DE102004044099B4 - Spread spectrum clock, memory system and clock delay method - Google Patents

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Abstract

Streuspektrum-Taktgeber mit
– einer Registerschaltung (54) zur Speicherung von Steuercodes entsprechend einer Mehrzahl von Adresssignalen und zum Ausgeben eines jeweiligen Steuercodes in Reaktion auf ein entsprechendes zugeführtes Adresssignal,
– einer Verzögerungsschaltung (52) zum Empfangen des eine vorgebbare Anzahl von Bits aufweisenden Steuercodes von der Registerschaltung, um ein festes Taktsignal um eine vom empfangenen Steuercode festgelegte Verzögerungsdauer zu verzögern, und
– einer Steuerschaltung (50) zum Empfangen des festen Taktsignals und zum davon abhängigen Abgeben des der Registerschaltung zugeführten Adresssignals.Scatter spectrum clock with
A register circuit (54) for storing control codes corresponding to a plurality of address signals and for outputting a respective control code in response to a corresponding supplied address signal,
A delay circuit (52) for receiving the control code having a predetermined number of bits from the register circuit to delay a fixed clock signal by a delay time set by the received control code, and
- A control circuit (50) for receiving the fixed clock signal and dependent thereon outputting the register circuit supplied address signal.

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Description

Die Erfindung betrifft einen Streuspektrum(Spread Spectrum)-Taktgeber, ein Speichersystem mit einem Streuspektrum-Taktgeber sowie ein Verfahren zum Verzögern eines Taktsignals.The invention relates to a spread spectrum clock, a memory system with a spread spectrum clock and a method for delaying a clock signal.

1 zeigt einen herkömmlichen Taktgeber 10, der üblicherweise eine Taktquelle 100 und einen Phasenregelkreis (PLL) 102 umfasst. Der Taktgeber 10 erzeugt üblicherweise einen Systemtakt mit Rechteckwellen mit einem Taktverhältnis von 1:1. Solche Taktgeber werden in einer Vielzahl verschiedener Systeme verwendet, wie beispielsweise in einem ebenfalls in 1 dargestellten Speichersystem, das ein Speichermodul 14 und eine Speichersteuereinheit 12 umfasst. 1 shows a conventional clock 10 , which is usually a clock source 100 and a phase locked loop (PLL) 102 includes. The clock 10 typically generates a system clock with square waves with a duty ratio of 1: 1. Such clocks are used in a variety of different systems, such as in a likewise in 1 illustrated storage system, which is a storage module 14 and a memory controller 12 includes.

Solche Systemtaktgeber können die Quelle von störenden elektromagnetischen Interferenzen (EMI) sein. Diese elektromagnetische Interferenzen können Probleme bei elektronischen Schaltungen verursachen, da sie mit der Signalübertragung interferieren. Mit fortschreitender Technik können Schaltungen unter Verwendung eines schnelleren Takts immer schneller arbeiten, wobei ein höheres Maß an elektromagnetischen Interferenzen erzeugt wird. Eine Technik zur Reduzierung elektromagnetischer Interferenzen ist die Verwendung von Streuspektrum-Taktgebern bzw. -Taktgeneratoren (SSCG). Diese werden so bezeichnet, da ihre Frequenz über einen Frequenzbereich gestreut ist, so dass Energiespitzen an Taktflanken vermieden werden.Such system clocks can be the source of interfering electromagnetic interference (EMI). These electromagnetic interferences can cause problems with electronic circuits because they interfere with the signal transmission. As technology advances, circuits can operate faster and faster using a faster clock, generating a higher level of electromagnetic interference. One technique for reducing electromagnetic interference is the use of spread spectrum (SSCG) clock generators. These are so called because their frequency is spread over a frequency range, so that energy peaks are avoided at clock edges.

In einigen Fällen werden Streuspektrum-Taktgeber unter Verwendung von Phasenregelkreisen (PLL) aufgebaut. Phasenregelkreise variieren die Spannung für einen spannungsgesteuerten Oszillator (VCO), wodurch variierende Verzögerungen im Takt verursacht werden. Beispiele für diese Vorgehensweise sind in den Patentschriften US 5.631.920 , US 6292507 und US 6.351.485 gezeigt. Die Verwendung eines PLL erlaubt üblicherweise, dass der Takt im Bereich zwischen zwei Frequenzen geschaltet wird, wobei die Taktfrequenz vorwärts und rückwärts zwischen diesen Frequenzen nachgestellt wird. Ein solches Vorgehen wird als eingeschränkt betrachtet, da es nur die Verwendung zweier fester Frequenzen erlaubt und keine programmierbare Steuerung gestattet.In some cases, spread spectrum clocks are constructed using phase locked loops (PLL). Phase locked loops vary the voltage for a voltage controlled oscillator (VCO), causing varying delays in the clock. Examples of this procedure are in the patents US 5,631,920 . US 6292507 and US 6,351,485 shown. The use of a PLL typically allows the clock to be switched in the range between two frequencies, with the clock frequency being adjusted forwards and backwards between these frequencies. Such a procedure is considered to be limited as it only allows the use of two fixed frequencies and does not allow programmable control.

Ein anderes Vorgehen ist in der Patentschrift US 6.501.307 gezeigt. Bei diesem Vorgehen, zu dem 2 ein zugehöriges Beispiel zeigt, werden zwei Kondensatoren als Lasten mittels eines Zählersequenzers 20 geschaltet, der von einem festen Takt FCLK getaktet wird. Der Zählersequenzer 20 leitet ein erstes Steuersignal CTL1 zum Gate eines lastschaltenden ersten Transistors 22 und ein zweites Steuersignal CTL2 zum Gate eines zweiten lastschaltenden Transistors 24. Wenn CTL1 hoch ist, muss ein erster Kondensator 26 mittels eines Eingangspuffers 28 geladen und entladen werden, bevor der Logikschwellwert eines Ausgabepuffers 30 erreicht wird, so dass die Taktflanken verzögert werden. Wenn CTL2 hoch ist, muss ein zweiter Kondensator 32 mittels des Eingabepuffers 28 geladen und entladen werden, bevor der Logikschwellwert des Ausgabepuffers 30 erreicht ist, so dass ebenfalls die Taktflanken verzögert werden. Wenn sowohl CTL1 als auch CTL2 hoch sind, müssen beide Kondensatoren 26, 32 geladen werden, was eine weitere Verzögerung der Taktflanken bedingt. Diese Lasten können jedoch nicht linear verändert werden, um die Taktfrequenz wie gewünscht zu verändern.Another approach is in the patent US 6,501,307 shown. In this approach, to the 2 As an accompanying example, two capacitors become loads by means of a counter sequencer 20 switched, which is clocked by a fixed clock FCLK. The counter sequencer 20 directs a first control signal CTL1 to the gate of a load switching first transistor 22 and a second control signal CTL2 to the gate of a second load switching transistor 24 , If CTL1 is high, a first capacitor must be used 26 by means of an input buffer 28 loaded and unloaded before the logic threshold of an output buffer 30 is reached, so that the clock edges are delayed. If CTL2 is high, a second capacitor must be used 32 by means of the input buffer 28 loaded and unloaded before the logic threshold of the output buffer 30 is reached, so that also the clock edges are delayed. If both CTL1 and CTL2 are high, both capacitors must be used 26 . 32 are loaded, which causes a further delay of the clock edges. However, these loads can not be changed linearly to change the clock frequency as desired.

In der Offenlegungsschrift EP 1 137 186 A1 ist eine Vorrichtung zum Erzeugen eines Streuspektrum-Taktsignals offenbart, die eine variable Verzögerungsleitung zum Empfangen eines festen Taktsignals und Verzögern desselben um eine variable Verzögerungsdauer, die mindestens einen vorgebbaren Verzögerungsschritt umfasst, um das Streuspektrum-Taktsignal bereitzustellen, sowie eine Steuereinheit zum Steuern der variablen Verzögerungsdauer und eine mit der Steuereinheit gekoppelte Lerneinheit zum Empfangen des festen Taktsignals und Einstellen des Verzögerungsschrittes derart umfasst, dass die Periode des zu erzeugenden Streuspektrum-Taktsignals in einem vorgegebenen Intervall um die Periode des festen Taktsignals herum liegt. Dazu beinhaltet die variable Verzögerungsleitung mehrere Verzögerungseinheiten, die jeweils durch einen Steuercode bestimmter Bitlänge von der Steuereinheit gesteuert werden. Die Lerneinheit lernt kontinuierlich einen entsprechenden Steuercodesatz und stellt bei Bedarf die Steuercodes so nach, dass die Verzögerungsdauerinkremente auch bei Änderungen des Verhaltens der Vorrichtung oder des festen Taktsignals beibehalten werden. Dazu weist sie eine Emulationseinheit auf, welcher das Ausgangssignal der Steuereinheit parallel zur variablen Verzögerungsleitung zugeführt wird. Ein so gewonnenes emuliertes Signal wird von der Lerneinheit mit dem ihr ebenfalls zugeführten festen Taktsignal verglichen, um ein entsprechendes Ausgangssignal an die Steuereinheit abzugeben, speziell an eine in dieser implementierte Übersetzungstabelleneinheit, in welcher Bitfolgemuster, die von der Steuereinheit zufällig erzeugt werden, mit den Steuercodesignalen in Beziehung gesetzt sind.In the published patent application EP 1 137 186 A1 discloses an apparatus for generating a spread spectrum clock signal comprising a variable delay line for receiving a fixed clock signal and delaying it by a variable delay duration comprising at least one predetermined delay step to provide the spread spectrum clock signal and a variable delay duration control unit and a learning unit coupled to the control unit for receiving the fixed clock signal and setting the delaying step such that the period of the spread spectrum clock signal to be generated lies at a predetermined interval around the period of the fixed clock signal. For this purpose, the variable delay line includes a plurality of delay units, which are each controlled by a control code of a certain bit length from the control unit. The learning unit continuously learns a corresponding control code set and, if necessary, adjusts the control codes so that the delay duration increments are maintained even with changes in the behavior of the device or the fixed clock signal. For this purpose, it has an emulation unit to which the output signal of the control unit is supplied in parallel to the variable delay line. An emulated signal thus obtained is compared by the learning unit with the fixed clock signal also supplied thereto to output a corresponding output signal to the control unit, specifically to a translation table unit implemented therein, in which bit sequence patterns generated randomly by the control unit with the control code signals are related.

In der Offenlegungsschrift WO 01/17102 A1 ist ein Streuspektrum-Taktgeber offenbart, bei dem das Streuspektrum-Taktsignal von einem Phasenregelkreisblock abgegeben wird, an den hierzu eingangsseitig ein taktgebender Oszillator angeschlossen ist, wobei der Phasenregelkreisblock andererseits mit einer Steuereinheit gekoppelt ist, die ihrerseits an eine Verzögerungskette angekoppelt ist, von der sie verschiedene parallele Verzögerungskettenausgangssignale empfängt. In the published patent application WO 01/17102 A1 discloses a spread spectrum clock in which the spread spectrum clock signal is output from a phase locked loop to which a clock oscillator is connected on the input side, the phase locked loop block being coupled to a control unit which in turn is coupled to a delay chain from which it is connected receives different parallel delay chain output signals.

Die der Erfindung zugrundeliegende Aufgabe liegt in der Bereitstellung eines Streuspektrum-Taktgebers, eines entsprechenden Speichersystems sowie eines Verfahrens zum Verzögern eines Taktsignals, bei denen die oben genannten Schwierigkeiten des Standes der Technik wenigstens teilweise vermieden werden und bei denen insbesondere die Verzögerung vergleichsweise genau vorgegeben und so die Taktfrequenz in gewünschter Weise eingestellt werden kann.The object underlying the invention is to provide a spread spectrum clock, a corresponding memory system and a method for delaying a clock signal, in which the above-mentioned difficulties of the prior art are at least partially avoided and in which in particular the delay specified comparatively accurate and so the clock frequency can be set in the desired manner.

Diese Aufgabe wird durch einen Streuspektrum-Taktgeber mit den Merkmalen des Anspruchs 1, durch ein Speichersystem mit den Merkmalen des Anspruchs 17 oder 18 und durch ein Verfahren zum Verzögern eines Taktsignals mit den Merkmalen des Anspruchs 20 gelöst. Vorteilhafte Weiterbildungen der Erfindung sind in den Unteransprüchen beschrieben.This object is achieved by a spread spectrum clock having the features of claim 1, by a memory system having the features of claim 17 or 18 and by a method for delaying a clock signal having the features of claim 20. Advantageous developments of the invention are described in the subclaims.

Vorteilhafte, nachfolgend beschriebene Ausführungsformen der Erfindung sowie die zu deren besserem Verständnis oben erläuterten herkömmlichen Ausführungsbeispiele sind in den Zeichnungen dargestellt, in denen zeigen:Advantageous embodiments of the invention described below and the conventional embodiments explained above for better understanding thereof are shown in the drawings, in which:

1 ein Blockschaltbild eines Speichersystems gemäß dem Stand der Technik, 1 a block diagram of a memory system according to the prior art,

2 ein Schaltbild eines Streuspektrum-Taktgebers gemäß dem Stand der Technik, 2 a circuit diagram of a spread spectrum clock according to the prior art,

3 ein Signal-Diagramm mit Energiepulsen verschiedener Taktgeber, 3 a signal diagram with energy pulses of different clocks,

4 ein Blockschaltbild eines erfindungsgemäßen Speichersystems, 4 a block diagram of a memory system according to the invention,

5 ein Blockschaltbild eines erfindungsgemäßen Speichersystems, welches einen Streuspektrum-Taktgeber gemäß der Erfindung verwendet, 5 a block diagram of a memory system according to the invention, which uses a spread spectrum clock according to the invention,

6 ein Blockschaltbild eines alternativen Speichersystems, welches einen Streuspektrum-Taktgeber gemäß der Erfindung verwendet, 6 a block diagram of an alternative memory system using a spread spectrum clock according to the invention,

7 ein Blockschaltbild eines Streuspektrum-Taktgebers gemäß der Erfindung, 7 a block diagram of a spread spectrum clock according to the invention,

8a und 8b je ein Schaltbild alternativer Ausführungsformen einer Verzögerungsschaltung gemäß der Erfindung, 8a and 8b each a circuit diagram of alternative embodiments of a delay circuit according to the invention,

9 ein Blockschaltbild einer Steuerschaltung für einen Streuspektrum-Taktgeber gemäß der Erfindung, 9 a block diagram of a control circuit for a spread spectrum clock according to the invention,

10 ein Schaltbild einer Ausführungsform eines Adressengenerators gemäß der Erfindung und 10 a circuit diagram of an embodiment of an address generator according to the invention and

11 ein Timing-Diagramm für einen Streuspektrum-Taktgeber gemäß der Erfindung. 11 a timing diagram for a spread spectrum clock according to the invention.

3 verdeutlicht den Ausgangspunkt des Problems mit nicht modulierten Taktsignalen. Die Energiespitze eines nicht modulierten Takts weist eine Amplitude auf, die zwischen zwei und achtzehn Dezibel über der eines modulierten Taktsignals, d. h. eines Streuspektrum-Taktsignals, liegt. Diese Differenz verursacht ein deutlich höheres Niveau von elektromagnetischen Interferenzen, welches negative Auswirkungen auf elektronische Komponenten und Systeme wie beispielsweise Speichersysteme haben kann. Im folgenden werden Speichersysteme und Speichermethoden beschrieben, die jedoch lediglich als Beispiele zu verstehen sind. Die Anwendung von Ausführungsformen der Erfindung ist nicht auf Speichersysteme begrenzt. 3 illustrates the starting point of the problem with non-modulated clock signals. The energy peak of an unmodulated clock has an amplitude that is between two and eighteen decibels above that of a modulated clock signal, ie, a spread spectrum clock signal. This difference causes a significantly higher level of electromagnetic interference, which can negatively affect electronic components and systems such as memory systems. The following describes memory systems and memory methods, which are to be understood as examples only. The application of embodiments of the invention is not limited to storage systems.

Ein Beispiel für ein solches System ist in 4 dargestellt. Ein Taktgeber 40 erzeugt ein festfrequentes Taktsignal FCLK, welches von einem Streuspektrum-Taktgeber (SSCG) 42 verwendet wird. Der Streuspektrum-Taktgeber 42 erzeugt einen Streuspektrum-Takt SSCLK, welcher von elektronischen Bauteilen 44a bis 44n verwendet wird. In einem Speichersystem können die Bauteile 44a bis 44n Speicherbänke, Speichermodule, Speichereinheiten oder Register sein, die zur Speicherung von Daten verwendet werden.An example of such a system is in 4 shown. A clock 40 generates a fixed frequency clock signal FCLK which is generated by a spread spectrum clock (SSCG) 42 is used. The spread spectrum clock 42 generates a spread spectrum clock SSCLK, which is from electronic components 44a to 44n is used. In a storage system, the components can 44a to 44n Memory banks, memory modules, memory units or registers that are used to store data.

Alternative Ausführungsformen eines Speichersystems, welches einen Streuspektrum-Taktgeber verwendet, sind in den 5 und 6 dargestellt. Bei diesen Ausführungsformen umfasst ein Taktgeber 90 eine festfrequente Taktquelle 900 und einen Phasenregelkreis (PLL) 902. Ein Speichermodul 94 steht mit einer Speichersteuereinheit 92 in Verbindung, um Adressen ADD, Daten DQ und Befehle COMMAND zu übertragen, und umfasst einzelne Speichereinheiten. Ein Streuspektrum-Taktgeber 904 ist beim Beispiel von 5 im Speichermodul 94 und beim Beispiel von 6 im Taktgeber 90 vorgesehen. Alternative embodiments of a memory system using a spread-spectrum clock are disclosed in U.S. Patent Nos. 4,778,774 5 and 6 shown. In these embodiments, a clock comprises 90 a fixed frequency clock source 900 and a phase locked loop (PLL) 902 , A memory module 94 is connected to a memory controller 92 to transfer addresses ADD, data DQ and COMMAND commands, and includes individual storage units. A spread spectrum clock 904 is the example of 5 in the memory module 94 and in the example of 6 in the clock 90 intended.

Der Streuspektrum-Taktgeber 904 ist in detaillierterer Art und Weise in 7 dargestellt. Bei dieser Ausführungsform hat der Streuspektrum-Taktgeber eine Steuerschaltung 50, eine programmierbare Verzögerungsschaltung 52 und eine Registerschaltung 54. In der Registerschaltung 54 sind Steuercodes zur Steuerung der Verzögerungsschaltung 52 abgelegt. Die Steuerschaltung 50 stellt Adressen für die Registerschaltung 54 zur Verfügung, welche die Verzögerungsschaltung 52 mit Steuercodes versorgt. Dies erlaubt der Verzögerungsschaltung 52, die Verzögerungsdauer, die auf ein festfrequentes Taktsignal FCLK angewendet wird, zu variieren, wodurch die Frequenz des Takts verändert wird, um die elektromagnetische Interferenz gegenüber der eines festfrequenten Takts zu verringern.The spread spectrum clock 904 is in more detail in 7 shown. In this embodiment, the spread spectrum clock has a control circuit 50 , a programmable delay circuit 52 and a register circuit 54 , In the register circuit 54 are control codes for controlling the delay circuit 52 stored. The control circuit 50 provides addresses for the register circuit 54 available, which the delay circuit 52 supplied with control codes. This allows the delay circuit 52 to vary the delay period applied to a fixed-frequency clock signal FCLK, thereby changing the frequency of the clock to reduce the electromagnetic interference from that of a fixed-frequency clock.

Die programmierbare Verzögerungsschaltung 52 kann aus einem beliebigen Satz von Verzögerungskomponenten aufgebaut sein. Zwei Beispiele sind in den hinsichtlich der vorhandenen Komponenten und deren Verschaltung selbsterklärenden 8a und 8b dargestellt, wobei jedoch erwähnt sein soll, dass diese lediglich Beispiele für Verzögerungskomponenten darstellen. Ausführungsformen der Erfindung weisen üblicherweise Komponenten auf, die von den Steuercodes ausgewählt werden können, welche von der Registerschaltung bereitgestellt werden. Auf diese Weise erlauben sie eine genaue Steuerung der Verzögerung in einem Streuspektrum-Taktgeber.The programmable delay circuit 52 can be constructed from any set of delay components. Two examples are self-explanatory in terms of the existing components and their interconnection 8a and 8b however, it should be noted that these are merely examples of delay components. Embodiments of the invention typically include components that may be selected from the control codes provided by the register circuit. In this way, they allow accurate control of the delay in a spread spectrum clock.

Bei dem Beispiel von 8a sind die Verzögerungskomponenten einander entgegengesetzt angeordnete Kondensatoren, wie NMOS- und PMOS-Kondensatoren 64a bis 64c bzw. 62a bis 62c, die von Steuercodes CO1 bis CO3 gesteuert werden. Der feste Takt FCLK wird von einem invertierenden Eingangspuffer 60 gepuffert. Wenn das FCLK-Signal hoch ist, ist das invertierte Signal niedrig. Dies führt zu einem niedrigen Signal an einem Anschluss jedes der PMOS-Kondensatoren 62a, 62b, 62c. Wenn der Steuercode für eine spezifische Komponente niedrig ist, stellt der jeweilige PMOS-Kondensator dieser Komponente 100% der Kapazität zur Verfügung, wodurch eine Verzögerungszeit entsprechend der Ladezeit der Komponente verursacht wird.In the example of 8a For example, the delay components are opposing capacitors, such as NMOS and PMOS capacitors 64a to 64c respectively. 62 to 62c controlled by control codes CO1 to CO3. The fixed clock FCLK is from an inverting input buffer 60 buffered. When the FCLK signal is high, the inverted signal is low. This results in a low signal at one terminal of each of the PMOS capacitors 62 . 62b . 62c , When the control code for a specific component is low, the respective PMOS capacitor of that component provides 100% of the capacity, causing a delay time corresponding to the charging time of the component.

Wenn beispielsweise der Steuercode CO1 niedrig ist, stellt der Kondensator 62a 100% der Kapazität dar, die geladen werden muss, bevor das Signal einen Ausgangsinverter 66 passieren kann. Wenn der Steuercode CO1 hoch ist, stellt der Kondensator 62a im Wesentlichen ein Drittel der Kapazität dar, die geladen werden muss, bevor das Signal den Ausgangsinverter 66 passieren kann.For example, if the control code CO1 is low, the capacitor will turn off 62 100% of the capacity that needs to be charged before the signal has an output inverter 66 can happen. When the control code CO1 is high, the capacitor turns off 62 essentially one-third of the capacity that needs to be charged before the signal is sent to the output inverter 66 can happen.

Wenn das Taktsignal FCLK niedrig ist, so ist das Ausgangssignal des Inverters 60 hoch. Dies verursacht, dass die NMOS-Kondensatoren 64a bis 64c Leitungslasten für das Signal vor Erreichen des Ausgabeinverters 66 darstellen. Auf diese Art und Weise kann die Verzögerungsdauer durch die Steuercodes in Verbindung mit dem Eingangstaktsignal FCLK gesteuert werden.When the clock signal FCLK is low, the output of the inverter is 60 high. This causes the NMOS capacitors 64a to 64c Line loads for the signal before reaching the output inverter 66 represent. In this way, the delay time can be controlled by the control codes in conjunction with the input clock signal FCLK.

Bei dem in 8b dargestellten Beispiel für eine Verzögerungsschaltung weist jede Verzögerungskomponente einen Zugriffstransistor 72a, 72b, 72c und einen Kondensator 74a, 74b, 74c auf. Wenn der Steuercode CO1, CO2, CO3 für eine bestimmte Komponente hoch ist, schaltet der Zugriffstransistor 72a, 72b, 72c leitend und der entsprechende Kondensator wird geladen, was eine Verzögerung verursacht. Wenn beispielsweise der Steuercode CO1 hoch ist, schaltet der Transistor 72a und der Kondensator 74a wird geladen. Dies führt zu einer Verzögerung in der Übertragung des Signals vom invertierenden Eingangspuffer 70 zum invertierenden Ausgangspuffer 76. Jeder zusätzliche Transistor 72b, 72c, der leitend geschaltet ist, bewirkt das Laden des zugehörigen Kondensators 74b, 74c, so dass sich die Verzögerungsdauer vergrößert.At the in 8b As shown in the example of a delay circuit, each delay component has an access transistor 72a . 72b . 72c and a capacitor 74a . 74b . 74c on. When the control code CO1, CO2, CO3 is high for a particular component, the access transistor switches 72a . 72b . 72c conductive and the corresponding capacitor is charged, causing a delay. For example, when the control code CO1 is high, the transistor turns on 72a and the capacitor 74a Loading. This results in a delay in the transmission of the signal from the inverting input buffer 70 to the inverting output buffer 76 , Every additional transistor 72b . 72c , which is turned on, causes the charging of the associated capacitor 74b . 74c so that the delay time increases.

Die Kondensatoren in den 8a und 8b können alle die gleiche oder voneinander abweichende Kapazitäten aufweisen. So kann z. B. jeder Kondensator eine Ladedauer aufweisen, die einer Verzögerungsdauereinheit d entspricht. Alternativ dazu können die Ladezeiten der Kondensatoren gemäß einem binären Äquivalent ausgebildet sein. So können z. B. die Kondensatoren 62a, 64a, 74a eine Ladezeit entsprechend einer Verzögerungsdauereinheit d aufweisen, die Kondensatoren 62b, 64b, 74b eine Ladezeit entsprechend zweier Verzögerungsdauereinheiten 2d oder d + 1 aufweisen und die Kondensatoren 62c, 64c, 74c eine Ladezeit entsprechend der vierfachen Dauer einer Verzögerungsdauereinheit 4d oder d + 3 aufweisen.The capacitors in the 8a and 8b can all have the same or different capacities. So z. For example, each capacitor has a charge duration that corresponds to a delay duration unit d. Alternatively, the charging times of the capacitors may be designed according to a binary equivalent. So z. As the capacitors 62 . 64a . 74a have a charging time corresponding to a delay duration unit d, the capacitors 62b . 64b . 74b a charging time corresponding to two delay duration units 2d or d + 1 and the capacitors 62c . 64c . 74c a charging time corresponding to four times the duration of a delay duration unit 4d or d + 3.

Eine Ausführungsform der Steuerschaltung 50 des Streuspektrum-Taktgebers ist in 9 dargestellt. Die Steuerschaltung 50 kann einen Frequenzteiler 80 zur Erzeugung eines Takts DFCLK geringerer Frequenz und einen Adressengenerator 82 umfassen. Der Adressengenerator 82 kann als Zustandsmaschine ausgebildet sein, bei der die Ausgabe eines neuen Adresssignals einen Wechsel aus ihrem bisherigen Zustand zu einem Folgezustand verursacht. Die Zahl der benötigten Adressen kann bekannt sein, da die Anzahl der Kombinationen der Werte von Steuercodes bzw. Steuerwörtern endlich sein kann. An embodiment of the control circuit 50 of the spread spectrum clock is in 9 shown. The control circuit 50 can be a frequency divider 80 for generating a clock DFCLK lower frequency and an address generator 82 include. The address generator 82 can be configured as a state machine in which the output of a new address signal causes a change from its previous state to a subsequent state. The number of required addresses may be known since the number of combinations of the values of control codes or control words may be finite.

So können beispielsweise lediglich vier Steuerwörter zur Steuerung der Verzögerungsschaltung Anwendung finden, wobei vier Adressen 1000, 0100, 0010 und 0001 Verwendung finden können. Ein Ausführungsbeispiel für den Adressengenerator 82 zur Erzeugung der Adressen ist in 10 dargestellt. Wenn ein Rücksetzsignal anliegt, werden Adresssignale A1 bis A4 auf 1000 gesetzt. Ein Flip-Flop zur Erzeugung des Adresssignals A1 erzeugt in Reaktion auf ein Setzsignal SE ein hohes Signal. Wenn das Adresssignal A1 erzeugt wurde, wird der hohe Wert des Signals A1 jeweils zur nächsten Adresse weiter verschoben, wenn der heruntergeteilte Takt DFCLK umschaltet. Dies führt zu den Adresssignalen A1 bis A4 mit den Werten 0100, 0010 und 0001. Diese werden in dieser Reihenfolge freigegeben, wenn ein Vorwärtsfreigabesignal FCON aktiviert ist.For example, only four control words may be used to control the delay circuit, four addresses 1000, 0100, 0010 and 0001 may be used. An embodiment for the address generator 82 to generate the addresses is in 10 shown. When a reset signal is applied, address signals A1 to A4 are set to 1000. A flip-flop for generating the address signal A1 generates a high signal in response to a set signal SE. When the address signal A1 has been generated, the high value of the signal A1 is further shifted to the next address each time the divided clock DFCLK is switched. This results in the address signals A1 to A4 having the values 0100, 0010 and 0001. These are enabled in this order when a forward enable signal FCON is asserted.

Nachdem für die letzte Adresse das Adresssignal A4 freigegeben wurde (A1 bis A4 0001), wird ein Rückwärtsfreigabesignal BCON aktiviert. Dies gestattet es dem hohen Datenwert des Signals A4, in umgekehrter Reihenfolge A3, A2, A1 ausgegeben zu werden. Dementsprechend werden die Adresssignale A1 bis A4 in die Reihenfolge 0010, 0100 und 1000 geändert. Dies erfolgt durch Schalter in Form von Vorwärtsschaltern FSW1 bis FSW3 bzw. Rückwärtsschaltern BSW1 bis BSW3. Dieser Vorgang der Adresserzeugung wird fortlaufend wiederholt, um in Reaktion auf das geteilte Taktsignal DFLCK Adresssignale zu erzeugen. Der Wert der Verzögerungslast kann zusammen mit einer Flankenvariation geändert werden, wie im Folgenden bezugnehmend auf 11 beschrieben wird.After the address signal A4 has been released for the last address (A1 to A4 0001), a backward enable signal BCON is activated. This allows the high data value of the signal A4 to be output in reverse order A3, A2, A1. Accordingly, the address signals A1 to A4 are changed to the order of 0010, 0100 and 1000. This is done by switches in the form of forward switches FSW1 to FSW3 and reverse switches BSW1 to BSW3. This process of address generation is continuously repeated to generate address signals in response to the divided clock signal DFLCK. The value of the delay load may be changed together with an edge variation, as discussed below 11 is described.

11 zeigt das Timing der Signale für die Adresserzeugung. Der Vorgang wird durch das Rücksetzsignal ausgelöst. Das Taktsignal FCLK und der geteilte Takt DFCLK sind ebenfalls dargestellt. Bei dieser speziellen Ausführungsform hat der geteilte Takt DFCLK eine Frequenz, die halb so hoch ist wie die Frequenz des festen Taktes. Andere Frequenzteilungen können ebenfalls benutzt werden. 11 shows the timing of the address generation signals. The process is triggered by the reset signal. The clock signal FCLK and the divided clock DFCLK are also shown. In this particular embodiment, the divided clock DFCLK has a frequency that is half the frequency of the fixed clock. Other frequency divisions can also be used.

Das Vorwärts-Steuersignal FCON und das Rückwärts-Steuersignal BCON werden von Signalen B2F und F2B, wie in 10 dargestellt, erzeugt. Ihre jeweiligen Timingsignale sind in 10 dargestellt. Das sich ergebende Streuspektrum-Taktgebersignal SSCLK weist eine damit verbundene Verzögerung auf. So entspricht z. B. die Taktlänge T der Taktlänge des festen Taktsignals plus einer Verzögerungsdauereinheit d. Die Anzahl der Verzögerungsdauereinheiten, um die das Taktsignal verzögert werden soll, ist so programmiert, dass sie gemäß den Wünschen des Systemdesigners variabel ist. Im Beispiel der 11 hat die Taktlänge T + 1 eine Verzögerung von d + 1, die Taktlänge T + 2 eine Verzögerung von d + 3 und die Taktlänge T + 1 eine Verzögerung von d + 4. Wenn die Adressen rückwärts durchlaufen, so werden auch die Verzögerungen in umgekehrter Reihenfolge verwendet, wie in 11 dargestellt.The forward control signal FCON and the reverse control signal BCON are received by signals B2F and F2B, as in FIG 10 represented, produced. Their respective timing signals are in 10 shown. The resulting spread spectrum clock signal SSCLK has a delay associated therewith. So z. For example, the clock length T of the clock length of the fixed clock signal plus a delay duration unit d. The number of delay duration units by which the clock signal is to be delayed is programmed to be variable according to the desires of the system designer. In the example of 11 For example, the clock length T + 1 has a delay of d + 1, the clock length T + 2 has a delay of d + 3, and the clock length T + 1 has a delay of d + 4. If the addresses go backward, the delays will also be in reverse Order used as in 11 shown.

Die dargestellten Verzögerungen werden von Steuercodes bestimmt, die an den Adressen A1 bis A4 abgelegt sind. Die unten dargestellte Tabelle zeigt die Steuercodes CO1, CO2 und CO3 in ihren jeweiligen Steuerwörtern und ihre korrespondierenden Adressen. Nochmals bezugnehmend auf 7 ist zu erkennen, dass die jeweilige Adresse, die der Adressschaltung zur Verfügung gestellt wird, in einem bestimmten Steuercode resultiert, der den Verzögerungskomponenten in der oben beschriebenen Art und Weise zur Verfügung gestellt wird. Ein Beispiel einiger Steuercodes ist der unten dargestellten Tabelle zu entnehmen. Steuercode CO1 CO2 CO3 Adresse 0001 0 0 0 0010 1 0 0 0100 1 1 0 1000 0 0 1 The illustrated delays are determined by control codes stored at the addresses A1 to A4. The table below shows the control codes CO1, CO2 and CO3 in their respective control words and their corresponding addresses. Referring again to 7 It will be appreciated that the particular address provided to the address circuitry results in a particular control code provided to the delay components in the manner described above. An example of some control codes is shown in the table below. tax code CO1 CO2 CO3 address 0001 0 0 0 0010 1 0 0 0100 1 1 0 1000 0 0 1

Dieses spezielle Beispiel geht davon aus, dass drei Verzögerungskomponenten, wie in 8a und 8b dargestellt, vorgesehen sind. Es sei jedoch bemerkt, dass alternativ eine beliebige Anzahl an Verzögerungskomponenten und eine beliebige Zahl von Steuercodes vorgesehen sein kann. Darüber hinaus kann die Art der Steuercodes selbst variieren. Die Steuercodes können eine binäre Darstellung der Verzögerung sein, wobei ein Verzögerungs-Steuercode von 001 in einer Verzögerung von 1 resultieren würde, während ein Verzögerungs-Steuercode von 100 eine Verzögerung von 4 verursachen würde.This particular example assumes that three delay components, as in 8a and 8b shown, are provided. It should be noted, however, that alternatively any number of delay components and any number of control codes may be provided. In addition, the nature of the tax codes themselves may vary. The control codes may be a binary representation of the delay, with a delay control code of 001 resulting in a delay of 1 while a delay control code of 100 would cause a delay of 4.

Alternativ dazu können die Steuercodes gleichmäßig gewichtete Darstellungen sein. Der Steuercode 100 kann so eine Verzögerung von 2 bedeuten. Als Beispiel sind gleichmäßig gewichtete Darstellungen in der unten dargestellten Tabelle aufgenommen. Steuercode CO1 CO2 CO3 Binär Gleichmäßig Adresse 0001 0 0 0 0 1 0010 1 0 0 4 2 0100 1 1 0 5 3 1000 0 0 1 1 4 Alternatively, the control codes may be equally weighted representations. The tax code 100 can mean a delay of 2 As an example, evenly weighted representations are included in the table below. tax code CO1 CO2 CO3 Binary evenly address 0001 0 0 0 0 1 0010 1 0 0 4 2 0100 1 1 0 5 3 1000 0 0 1 1 4

In beiden Fällen kann der Steuercode eine Anzahl von Wiederholungen der Verzögerung darstellen.In either case, the control code may represent a number of repetitions of the delay.

Bei einer anderen Ausführungsform kann auf die Registerschaltung verzichtet werden, wobei die Adresse direkt als Steuercode verwendet wird. Damit entfällt jedoch ein Element der Modularisierung, das anderenfalls eine höhere Flexibilität in der Programmierbarkeit der Verzögerungsschaltung ermöglicht. So kann z. B. die Registerschaltung neu programmiert oder durch eine andere Registerschaltung ersetzt werden, die für die jeweiligen Adressen andere Verzögerungswerte aufweist.In another embodiment, the register circuit may be omitted, the address being used directly as the control code. However, this eliminates an element of modularization that otherwise allows greater flexibility in the programmability of the delay circuit. So z. For example, the register circuit may be reprogrammed or replaced with another register circuit having different delay values for the respective addresses.

Wenn beispielsweise die mit der Adresse 0001 verbundene Verzögerung 4 statt 0 betragen sollte, so wäre dies möglich, wenn ein Entfernen oder Neuprogrammieren der vorhandenen Registerschaltung mit den Steuercodes möglich ist, da in diesem Fall die Registerschaltung vom Adressengenerator getrennt ist. Die Registereinheit kann dabei jeden Typ nichtflüchtigen Speichers umfassen, wie z. B. elektronisch löschbare und programmierbare Nur-Lese-Speicher (EEPROM), Schmelzsicherungs-Array-Speicher, elektronisch programmierbare Nur-Lese-Speicher (EPROM), Nur-Lese-Speicher (ROM) usw.For example, if the delay associated with address 0001 4 instead of 0, this would be possible if removal or reprogramming of the existing register circuit with the control codes is possible, since in this case the register circuit is disconnected from the address generator. The register unit may comprise any type of non-volatile memory, such. Electronic erasable and programmable read only memory (EEPROM), fuse array memory, electronically programmable read only memory (EPROM), read only memory (ROM), etc.

Claims (23)

Streuspektrum-Taktgeber mit – einer Registerschaltung (54) zur Speicherung von Steuercodes entsprechend einer Mehrzahl von Adresssignalen und zum Ausgeben eines jeweiligen Steuercodes in Reaktion auf ein entsprechendes zugeführtes Adresssignal, – einer Verzögerungsschaltung (52) zum Empfangen des eine vorgebbare Anzahl von Bits aufweisenden Steuercodes von der Registerschaltung, um ein festes Taktsignal um eine vom empfangenen Steuercode festgelegte Verzögerungsdauer zu verzögern, und – einer Steuerschaltung (50) zum Empfangen des festen Taktsignals und zum davon abhängigen Abgeben des der Registerschaltung zugeführten Adresssignals.Scatter spectrum clock with - a register circuit ( 54 ) for storing control codes corresponding to a plurality of address signals and for outputting a respective control code in response to a corresponding supplied address signal, - a delay circuit ( 52 ) for receiving the control code having a prescribable number of bits from the register circuit for delaying a fixed clock signal by a delay period set by the received control code, and a control circuit ( 50 ) for receiving the fixed clock signal and for outputting therefrom the address signal supplied to the register circuit. Streuspektrum-Taktgeber nach Anspruch 1, dadurch gekennzeichnet, dass die Steuerschaltung (50) einen Frequenzteiler (80) zum Empfang des festen Taktsignals und einen Adressengenerator (82) aufweist, der ein Ausgangssignal des Frequenzteilers empfängt.Scatter spectrum clock according to claim 1, characterized in that the control circuit ( 50 ) a frequency divider ( 80 ) for receiving the fixed clock signal and an address generator ( 82 ) receiving an output signal of the frequency divider. Streuspektrum-Taktgeber nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass die Registereinheit (54) einen nicht-flüchtigen Speicher aufweist.Scatter spectrum clock according to claim 1 or 2, characterized in that the register unit ( 54 ) has a non-volatile memory. Streuspektrum-Taktgeber nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass die Registereinheit (54) einen Schmelzsicherungs-Array-Speicher, einen Nur-Lese-Speicher (ROM), einen elektrisch löschbaren und programmierbaren Nur-Lese-Speicher (EEPROM) oder einen elektrisch programmierbaren Nur-Lese-Speicher (EPROM) aufweist.Scatter spectrum clock according to one of Claims 1 to 3, characterized in that the register unit ( 54 ) comprises a fuse array memory, a read only memory (ROM), an electrically erasable and programmable read only memory (EEPROM), or an electrically programmable read only memory (EPROM). Streuspektrum-Taktgeber nach einem der Ansprüche 2 bis 4, dadurch gekennzeichnet, dass der Adressengenerator (82) ein Schieberegister oder einen Zähler aufweist. Scatter spectrum clock according to one of Claims 2 to 4, characterized in that the address generator ( 82 ) has a shift register or a counter. Streuspektrum-Taktgeber nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass die Verzögerungsschaltung (52) einen Inverter (60; 70) zur Invertierung des festen Taktsignals und eine Reihe von Verzögerungselementen umfasst.Scatter spectrum clock according to one of Claims 1 to 5, characterized in that the delay circuit ( 52 ) an inverter ( 60 ; 70 ) for inverting the fixed clock signal and a series of delay elements. Streuspektrum-Taktgeber nach Anspruch 6, dadurch gekennzeichnet, dass die Verzögerungsschaltung MOS-Kondensatoren (62a, 62b, 62c, 64a, 64b, 64c; 74a, 74b, 74c) umfasst, die elektrisch mit einem Ausgang des Inverters (60; 70) verbunden sind und die jeweils zum Empfang eines Bits des Steuercodes ausgebildet sind.Scatter spectrum clock according to claim 6, characterized in that the delay circuit MOS capacitors ( 62 . 62b . 62c . 64a . 64b . 64c ; 74a . 74b . 74c ) electrically connected to an output of the inverter ( 60 ; 70 ) and each adapted to receive a bit of the control code. Streuspektrum-Taktgeber nach Anspruch 7, dadurch gekennzeichnet, dass die Kondensatoren (62a, 62b, 62c, 64a, 64b, 64c; 74a, 74b, 74c) PMOS- und/oder NMOS-Kondensatoren umfassen.Scatter spectrum clock according to claim 7, characterized in that the capacitors ( 62 . 62b . 62c . 64a . 64b . 64c ; 74a . 74b . 74c ) Comprise PMOS and / or NMOS capacitors. Streuspektrum-Taktgeber nach Anspruch 8, dadurch gekennzeichnet, dass die Kondensatoren einen NMOS-Kondensator (64a, 64b, 64c) als eine erste Last und einen PMOS-Kondensator (62a, 62b, 62c) als eine zweite Last umfassen.Scatter spectrum clock according to Claim 8, characterized in that the capacitors comprise an NMOS capacitor ( 64a . 64b . 64c ) as a first load and a PMOS capacitor ( 62 . 62b . 62c ) as a second load. Streuspektrum-Taktgeber nach einem der Ansprüche 6 bis 9, dadurch gekennzeichnet, dass die Verzögerungselemente für jedes Bit des Steuercodes jeweils einen Zugriffstransistor (72a, 72b, 72c) und einen Kondensator (74a, 74b, 74c) aufweisen.Scatter spectrum clock according to one of claims 6 to 9, characterized in that the delay elements for each bit of the control code each have an access transistor ( 72a . 72b . 72c ) and a capacitor ( 74a . 74b . 74c ) exhibit. Streuspektrum-Taktgeber nach einem der Ansprüche 7 bis 10, dadurch gekennzeichnet, dass die Kondensatoren für jedes Steuercodebit identische Kapazitäten aufweisen.Scatter spectrum clock according to one of Claims 7 to 10, characterized in that the capacitors have identical capacitances for each control code bit. Streuspektrum-Taktgeber nach einem der Ansprüche 7 bis 10, dadurch gekennzeichnet, dass die Kondensatoren für jedes Steuercodebit unterschiedliche Kapazitäten aufweisen.Scatter spectrum clock generator according to one of claims 7 to 10, characterized in that the capacitors have different capacities for each control code bit. Streuspektrum-Taktgeber nach einem der Ansprüche 1 bis 12, dadurch gekennzeichnet, dass der Steuercode einen bezogen auf unterschiedliche Verzögerungsdauern binär gewichteten Wert umfasst.Scattering spectrum clock generator according to one of claims 1 to 12, characterized in that the control code comprises a binary weighted value relative to different delay durations. Streuspektrum-Taktgeber nach einem der Ansprüche 1 bis 13, dadurch gekennzeichnet, dass der Steuercode einen bezogen auf unterschiedliche Verzögerungsdauern gleichmäßig gewichteten Wert umfasst.Scattering spectrum clock according to one of claims 1 to 13, characterized in that the control code comprises a reference to different delay times uniformly weighted value. Streuspektrum-Taktgeber nach einem der Ansprüche 1 bis 14, dadurch gekennzeichnet, dass der Steuercode eine Anzahl von Wiederholungen einer Einheitsverzögerungsdauer repräsentiert.A spread spectrum clock according to any one of claims 1 to 14, characterized in that the control code represents a number of repetitions of a unit delay time. Streuspektrum-Taktgeber nach Anspruch 15, dadurch gekennzeichnet, dass die Einheitsverzögerungsdauer von der Frequenz des festen Taktsignals abhängt.A spread spectrum clock according to claim 15, characterized in that the unit delay time depends on the frequency of the fixed clock signal. Speichersystem mit einer Speichersteuereinheit (92) und einem Speichermodul (94), welches eine Mehrzahl von Speichereinheiten umfasst, dadurch gekennzeichnet, dass das Speichermodul (94) einen Streuspektrum-Taktgeber (904) gemäß einem der Ansprüche 1 bis 16 aufweist.Storage system with a storage control unit ( 92 ) and a memory module ( 94 ), which comprises a plurality of storage units, characterized in that the storage module ( 94 ) a spread spectrum clock ( 904 ) according to one of claims 1 to 16. Speichersystem mit einem Taktgeber (90), einer Speichersteuereinheit (92) und einem Speichermodul (94), welches eine Mehrzahl von Speichereinheiten umfasst, dadurch gekennzeichnet, dass der Taktgeber (90) einen Streuspektrum-Taktgeber (904) gemäß einem der Ansprüche 1 bis 16 umfasst und die Speichersteuereinheit (92) und das Speichermodul (94) zum Empfang eines Streuspektrum-Taktsignals vom Streuspektrum-Taktgeber (904) ausgebildet sind.Memory system with a clock ( 90 ), a memory controller ( 92 ) and a memory module ( 94 ) comprising a plurality of storage units, characterized in that the clock ( 90 ) a spread spectrum clock ( 904 ) according to one of claims 1 to 16 and the memory control unit ( 92 ) and the memory module ( 94 ) for receiving a spread spectrum clock signal from the spread spectrum clock ( 904 ) are formed. Speichersystem nach Anspruch 18, dadurch gekennzeichnet, dass der Taktgeber (90) eine Taktquelle (900) zum Bereitstellen eines festfrequenten ersten Taktsignals und einen Phasenregelkreis (PLL) umfasst, der zum Empfang des ersten Taktsignals und zur Ausgabe eines zweiten Taktsignals mit gegenüber dem ersten Taktsignal höherer Frequenz ausgebildet ist, wobei der Streuspektrum-Taktgeber (904) zum Empfang des zweiten Taktsignals und zum Bereitstellen des Streuspektrum-Taktsignals ausgebildet ist.Memory system according to claim 18, characterized in that the clock ( 90 ) a clock source ( 900 ) for providing a fixed-frequency first clock signal and a phase-locked loop (PLL), which is designed to receive the first clock signal and to output a second clock signal with respect to the first clock signal of higher frequency, wherein the spread-spectrum clock ( 904 ) is adapted to receive the second clock signal and to provide the spread spectrum clock signal. Verfahren zum Verzögern eines Taktsignals mit folgenden Schritten: – Empfangen eines festen Taktsignals und sequentielles Erzeugen einer Mehrzahl von Adresssignalen in Reaktion auf das feste Taktsignal, – Speichern von Steuercodes entsprechend der Mehrzahl von Adresssignalen und Bereitstellen eines Steuercodes in Reaktion auf ein jeweiliges Adresssignal und – Verzögern des festen Taktsignals in Reaktion auf den eine vorgebbare Anzahl von Bits aufweisenden Steuercode um eine durch den Steuercode bestimmte Verzögerungsdauer, um ein Streuspektrum-Taktsignal zu erzeugen.A method of delaying a clock signal comprising the steps of: receiving a fixed clock signal and sequentially generating a plurality of address signals in response to the fixed clock signal storing control codes corresponding to the plurality of address signals and providing a control code in response to a respective address signal and Delaying the fixed clock signal in response to the control code having a presettable number of bits by a delay period determined by the control code to generate a spread spectrum clock signal. Verfahren nach Anspruch 20, dadurch gekennzeichnet, dass das Empfangen des festen Taktsignals folgende Schritte umfasst: – Anwenden einer Frequenzteilung auf das feste Taktsignal, so dass ein Taktsignal mit geringerer Frequenz erzeugt wird, – Bereitstellen des Taktsignals geringerer Frequenz für einen Adressengenerator und – Erzeugen von Adressen zum Adressieren einer Registerschaltung in sequentieller Weise.A method according to claim 20, characterized in that receiving the fixed clock signal comprises the steps of: Applying a frequency division to the fixed clock signal, so that a clock signal with a lower frequency is generated, Providing the clock signal of lower frequency for an address generator and Generating addresses for addressing a register circuit in a sequential manner. Verfahren nach Anspruch 20 oder 21, dadurch gekennzeichnet, dass das Verzögern des festen Taktsignals folgende Schritte umfasst: – Empfangen des Steuercodes durch eine Verzögerungsschaltung und – sequentielles und variables Verzögern des festen Taktsignals gemäß dem Steuercode durch die Verzögerungsschaltung.A method according to claim 20 or 21, characterized in that the delaying of the fixed clock signal comprises the steps of: Receiving the control code by a delay circuit and Sequentially and variably delaying the fixed clock signal according to the control code by the delay circuit. Verfahren nach einem der Ansprüche 20 bis 22, dadurch gekennzeichnet, dass eine Verzögerungsschaltung mit dem Steuercode gesteuert wird, wobei die verschiedenen Steuercodes verschiedene Verzögerungsdauern repräsentieren, die ein Vielfaches einer Einheitsverzögerungsdauer sind.A method according to any one of claims 20 to 22, characterized in that a delay circuit is controlled with the control code, the different control codes representing different delay times which are a multiple of a unit delay time.
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