WO2007074556A1 - アクティブマトリクス基板、表示装置、テレビジョン受像機、アクティブマトリクス基板の欠陥修正方法 - Google Patents

アクティブマトリクス基板、表示装置、テレビジョン受像機、アクティブマトリクス基板の欠陥修正方法 Download PDF

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Yoshihiro Okada
Atsushi Ban
Toshinori Sugihara
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Sharp Kabushiki Kaisha
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    • H01L2924/19041—Component type being a capacitor

Definitions

  • the present invention relates to an active matrix substrate used for a display device such as a liquid crystal display device.
  • FIG. 15 shows a configuration of a conventional active matrix substrate used in a liquid crystal display device.
  • the active matrix substrate 100 is formed in the vicinity of the intersection of a plurality of scanning signal lines 116 and a plurality of data signal lines 115 arranged in an intersecting manner and each signal line (115 ⁇ 116).
  • a TFTl 12 Thin Film Transistor
  • the TFT 112 has its source electrode 119 connected to the data signal line 115 and its drain electrode 108 connected to the pixel electrode 117 via the drain lead electrode 107.
  • the scanning signal line 116 also serves as a gate electrode of the TFT 112.
  • a hole is formed in the insulating film disposed between the drain extraction electrode 107 and the pixel electrode 117, and thereby, a contact hole 110 that connects the drain extraction electrode 107 and the pixel electrode 117 is formed. Is formed.
  • the pixel electrode 117 is a transparent electrode such as ITO, and transmits light (backlight light) under the active matrix substrate.
  • TFT 112 turns TFT 112 on (source electrode 119 and drain electrode 108 are in a conductive state), and in this state a data signal (signal voltage) sent to data signal line 115 1S source electrode 119, drain electrode Data is written to the pixel electrode 117 via 108 and the drain extraction electrode 107.
  • the storage capacitor (Cs) wiring 118 has a function of avoiding self-discharge of the liquid crystal layer during the OFF period of the TFT 112.
  • a short circuit may occur between the source electrode 119 and the drain electrode 108 of the TFT 112 due to foreign matter or film residue.
  • a normal voltage drain
  • Voltage is not applied and appears as a pixel defect (bright spot or black spot) in the liquid crystal display device! Thereby, the manufacturing yield of the liquid crystal display device is lowered.
  • Patent Document 1 Japanese Published Patent Publication “Japanese Unexamined Patent Publication No. 7-199221 (Publication Date: August 4, 1995)”
  • the liquid crystal display device described in Patent Document 1 provides redundancy by arranging a plurality of TFTs (active elements) in parallel.
  • TFTs active elements
  • the parasitic capacitance between the TFT and the scanning signal line increases.
  • Such a redundant structure has a problem that when the signal writing frequency is increased as in recent years, the display quality (particularly, moving image display) is lowered.
  • the power consumption increases due to an increase in capacitive load, and the aperture ratio decreases because a plurality of TFTs are provided in parallel.
  • the present invention has been made in view of the above problems, and an object of the present invention is to correct a TFT defect (for example, a short circuit between a source electrode and a drain electrode) and to cope with high-speed display and consume power.
  • An object of the present invention is to provide an active matrix substrate capable of realizing power suppression.
  • the active matrix substrate of the present invention is an active matrix substrate including a transistor, a pixel electrode connected to one conduction electrode of the transistor, and a storage capacitor wiring in order to solve the above-described problem.
  • the correction wiring and the lead-out wiring are connected through the insulating layer, and the lead-out wiring is connected to the pixel electrode connection portion ( For example, the pixel electrode of the defective pixel is disconnected from the transistor force by disconnecting between the contact hole) and the one conductive electrode, and the pixel electrode is connected to the storage capacitor wiring through the correction wiring and the extraction wiring. Can do. As a result, the pixel electrode of the defective pixel can be dropped to the potential of the storage capacitor wiring. Gatsutsu Thus, when this active matrix substrate is used in, for example, a normally black liquid crystal display device, a pixel (defective pixel) in which an operation failure has occurred is blackened, and this can be made inconspicuous.
  • the transistor can be a field effect transistor (including a TFT), and the lead-out wiring can be connected to the drain electrode (the one conduction electrode) of the field effect transistor.
  • the lead-out wiring is connected to the pixel electrode by a contact hole formed between a portion overlapping with the correction wiring and one conductive electrode.
  • the end of the correction wiring and the end of the lead-out wiring overlap each other.
  • the pixel electrode has a notch (or an autopsy part), and at least a part of the notch overlaps with the portion of the lead-out wiring up to the contact hole. In this way, when a malfunction occurs in the transistor, the lead-out wiring can be cut at a portion that overlaps with the cut-out portion (a portion that does not have a pixel electrode thereon), and the cutting process is facilitated. Further, it is preferable that the notch is formed at the edge portion of the pixel electrode.
  • the influence of the notch on the display can be minimized.
  • the lead-out wiring may be configured to have a through hole where no electrode is formed in the contact hole.
  • the original shading part A light transmitting portion can be formed in the contact hole. Therefore, the aperture ratio of the active matrix substrate can be improved.
  • the opening of the contact hole has an extended shape that intersects with the piercing portion. In this way, it is possible to realize a contact hole that is strong against misalignment that occurs in the manufacturing process and can sufficiently secure the contact area between the lead-out wiring and the pixel electrode while having a light transmission portion.
  • the storage capacitor wiring extends along the data signal line connected to the other conductive electrode of the transistor, and this extended portion overlaps the edge of the pixel electrode. It is preferable. In this way, the electric field between the pixel electrode and the data signal line can be shielded or weakened by the extended portion. Therefore, when this active matrix substrate is applied to a display device, the display quality can be improved.
  • the pixel electrode is provided with a slit for controlling the alignment of liquid crystal molecules in which no electrode is formed, and (when viewed from the normal direction of the substrate surface) at least one of the correction wirings. Partial force It is preferable to overlap the liquid crystal molecule alignment control slit.
  • the fringe field effect can be enhanced by forming the correction wiring under the slit of the pixel electrode.
  • the slit of the pixel electrode functions as a light transmission area (opening)! Since it is a region, it is possible to avoid a decrease in the aperture ratio due to stretching (drawing) of the storage capacitor wiring by forming the correction wiring so as to overlap with the slit.
  • the active matrix substrate can be combined with a counter substrate having a liquid crystal molecular alignment control protrusion, and at least a part of the correction wiring overlaps with the liquid crystal molecular alignment control protrusion. It is preferred to be formed.
  • the liquid crystal molecular alignment control protrusion By providing the liquid crystal molecular alignment control protrusion on the counter substrate (counter electrode) in this way, it is possible to realize a wide viewing angle when the active matrix substrate is applied to a liquid crystal display device. Can do. Also, the liquid crystal molecular alignment control protrusion functions as a light transmission region (opening), and is a region, so the correction wiring overlaps with the liquid crystal molecular alignment control protrusion. By forming it in this way, it is possible to avoid a decrease in the aperture ratio due to stretching (drawing) of the storage capacitor wiring.
  • the pixel electrode is provided with an electrode and is provided with a liquid crystal molecular alignment control slit, and at least a part of the lead-out wiring is controlled by the liquid crystal molecular alignment control. It is preferable to overlap with the slit for use.
  • liquid crystal molecular alignment control slit in the pixel electrode as described above, it is possible to realize a wide viewing angle when the active matrix substrate is applied to a liquid crystal display device.
  • the slit of the pixel electrode functions as a light transmission region (opening) and is a region
  • the aperture ratio of the extraction wiring can be increased by forming the extraction wiring so as to overlap with the slit. Can be avoided.
  • the active matrix substrate can be combined with a counter substrate having a liquid crystal molecule alignment control protrusion, and at least a part of the lead-out wiring overlaps with the liquid crystal molecule alignment control protrusion. It is preferred to be formed.
  • the liquid crystal molecular alignment control protrusion on the counter substrate (counter electrode) in this way, the wide viewing angle can be realized when the active matrix substrate is applied to a liquid crystal display device. Can do.
  • the liquid crystal molecular alignment control projection is a region that does not function as a light transmission region (opening)
  • the lead-out wiring light shielding property
  • the lead-out wiring can be formed so as to overlap with the liquid crystal molecular alignment control projection. Therefore, it is possible to avoid a decrease in the aperture ratio due to the lead-out wiring.
  • the active matrix substrate is an active matrix substrate including a transistor, a pixel electrode connected to one conduction electrode of the transistor, and a storage capacitor wiring.
  • the extended portion of the storage capacitor wiring and the lead-out wiring are insulating layers. By providing an overlapping portion that overlaps through the insulating layer, it is possible to express that the extension portion and the lead-out wiring can be connected through the insulating layer.
  • the first and second transistors, the first pixel electrode connected to one conduction electrode of the first transistor, and one conduction of the second transistor are provided in each pixel region.
  • An active matrix substrate having a second pixel electrode connected to the electrode and first and second storage capacitor lines, wherein the first extraction line is drawn out from one conductive electrode of the first transistor.
  • one pixel is divided into two or more sub-pixels, and each sub-pixel is individually driven (so-called multi-pixel driving).
  • multi-pixel driving since the display is performed with the total luminance of the sub-pixels, for example, even if one sub-pixel is corrected to become a black spot, the entire pixel does not become a black spot. Therefore, the defective pixel can be made more conspicuous.
  • a display device of the present invention includes the active matrix substrate.
  • a front television receiver of the present invention includes the display device and a tuner unit that receives a television broadcast.
  • the defect correction method for an active matrix substrate is an active matrix substrate that includes a transistor, a pixel electrode connected to one conduction electrode of the transistor, and a storage capacitor wiring.
  • a defect correction method for a matrix substrate wherein a bow I lead-out wiring connected to one conduction electrode of the transistor is formed, and the storage capacitor wiring or a correction wiring connected to the holding capacitance wiring is connected to one of the lead-out wirings.
  • the lead-out wiring is connected to the pixel electrode through a contact hole, and if the transistor malfunctions, the insulating layer is The lead wire and the storage capacitor wire are connected through the lead wire, and the lead wire is connected to the one conductive electrode and the contour. Characterized in that disconnected at between Tohoru And
  • the pixel electrode and the correction wiring are connected via the bow I lead-out wiring, and the pixel electrode of the defective pixel is connected to the storage capacitor wiring. Can be dropped to potential. Therefore, for example, when used in a normally black liquid crystal display device, it is possible to make a pixel (defective pixel) in which a malfunction has occurred become a black spot and make it inconspicuous.
  • the disconnection is preferably performed at a position overlapping the edge portion of the pixel electrode. In addition, it is preferable to form a notch in the pixel electrode so as to overlap with the location where the disconnection is performed.
  • the position force for performing the above disconnection is the slit for controlling the liquid crystal molecule alignment. It is preferable to form the lead-out wiring so as to overlap with the wiring. In this way, the disconnection process is easy.
  • the pixel electrode and the storage capacitor wiring can be connected via the correction wiring and the extraction wiring.
  • a pixel with defective operation defective pixel
  • a yield can be improved.
  • an increase in capacitive load can be significantly suppressed as compared with the conventional configuration in which active elements are arranged in parallel. As a result, it is possible to cope with high-speed driving, and an unnecessary increase in power consumption can be avoided.
  • FIG. 1 is a plan view showing a configuration of an active matrix substrate according to the present embodiment.
  • FIG. 2 is a cross-sectional view showing the structure of the active matrix substrate.
  • FIG. 3 is a cross-sectional view showing the structure of the active matrix substrate.
  • FIG. 4 is a plan view showing a configuration of an active matrix substrate (after defect correction) according to the present embodiment.
  • FIG. 5 is a plan view showing a configuration example of the active matrix substrate.
  • FIG. 6 is a plan view showing a configuration example of the present active matrix substrate.
  • FIG. 7 is a plan view showing a configuration example of the present active matrix substrate.
  • FIG. 8 is a plan view showing a configuration example of the active matrix substrate.
  • FIG. 9 is a plan view showing a configuration example of the present active matrix substrate.
  • FIG. 10 is a cross-sectional view of a liquid crystal panel including the present active matrix substrate.
  • FIG. 11 is a block diagram showing a configuration of a liquid crystal display device according to the present embodiment.
  • FIG. 12 is a block diagram showing a configuration of a television receiver according to the present embodiment.
  • FIG. 13 is a perspective view showing a configuration of a television receiver according to the present embodiment.
  • FIG. 14 is a plan view showing a configuration example of the present active matrix substrate.
  • FIG. 15 is a plan view showing a configuration of a conventional active matrix substrate.
  • FIG. 1 is a perspective plan view (from the back side of the substrate) showing the configuration of the active matrix substrate according to the present embodiment.
  • the active matrix substrate 10 has a plurality of scanning signal lines 16 formed in the left-right direction in the figure so as to be orthogonal to each other and data signals formed in the up-down direction in the figure.
  • TFT12 Thin Film
  • the TFT 12 has its source electrode 9 connected to the data signal line 15 and its drain electrode 8 connected to the pixel electrode 17 via the drain lead wiring 7 (lead wiring).
  • the scanning signal line 16 also serves as the gate electrode of the TFT12. This TFT on-gate structure can improve the aperture ratio.
  • the pixel electrode 17 is a transparent electrode such as ITO, and transmits light (backlight) from the active matrix substrate 10.
  • the TFT 12 is turned on (the source electrode 9 and the drain electrode 8 are in a conductive state) by the scanning signal (gate ON voltage) sent to the scanning signal line 16, and in this state, the data signal A data signal (signal voltage) sent to the line 15 is written to the pixel electrode 17 via the source electrode 9, the drain electrode 8 and the drain lead wiring 7.
  • the scanning signal gate ON voltage
  • the data signal A data signal signal (signal voltage) sent to the line 15 is written to the pixel electrode 17 via the source electrode 9, the drain electrode 8 and the drain lead wiring 7.
  • the pixel electrode 17 is provided with a slit (liquid crystal molecule alignment control slit) 55 for controlling the alignment of liquid crystal molecules in a horizontal V shape (a shape obtained by rotating the V shape by 90 degrees).
  • a slit liquid crystal molecule alignment control slit
  • This is a configuration used for an MVA (Multi-Domes in Vertical Alignment) system used for a large liquid crystal TV or the like for the purpose of wide viewing angle (see, for example, JP-A-2001-83523).
  • a slit electrode cutting pattern
  • rib liquid crystal molecular alignment control protrusion
  • the alignment direction of the liquid crystal molecules can be dispersed in a plurality of directions, and a wide viewing angle is realized.
  • a belt-like shape bent in a zigzag manner with a certain period can be considered.
  • the storage capacitor (Cs) wiring 18 is formed so as to cross the pixel electrode 17 orthogonal to the data signal line 15 (parallel to the scanning signal line 16) in FIG.
  • a correction wiring 19 is drawn out from the storage capacitor wiring 18, and a storage capacitor wiring extending portion 20 is extended.
  • the correction wiring 19 is drawn obliquely from the middle of the storage capacitor wiring 18 (near the lower center of the pixel electrode 17), and its end portion is an overlapping portion 57. In this overlapping portion 57, the end portion of the drain lead wiring 7 and the end portion of the correction wiring 19 are overlapped.
  • the storage capacitor wiring extension 20 straddles the edge of the pixel electrode 17 along the data signal line 15 (a part of the storage capacitor wiring extension 20 overlaps the pixel electrode 17 and the other part does not overlap). Is formed.
  • a storage capacitor is formed by the storage capacitor wiring 18 and the pixel electrode 17 and the (interlayer) insulating film located between them, and the storage capacitor wiring extending portion 20 and the pixel electrode 17 are both A storage capacitor is formed by the (interlayer) insulating film positioned between them. A storage capacitor is also formed by the correction wiring 19, the pixel electrode 17, and the (interlayer) insulating film located between them. These storage capacitors function as auxiliary capacitors for holding the potential written in the pixel electrode 17 until the next data signal is input to the pixel electrode 17.
  • the correction wiring 19 is used for correcting TFT defects (described in detail later), and the storage capacitor wiring extending portion 20 is used for the electric field between the data signal line 15 and the pixel electrode 17. Used for shielding or reduction.
  • correction wiring 19 is obliquely drawn from the storage capacitor wiring 18 because the liquid crystal molecular orientation provided on the correction wiring 19 and the counter substrate (counter electrode) of the active matrix substrate 10. This is for superimposing the control protrusions (ribs).
  • rib control protrusions
  • the drain lead-out wiring 7 includes a contact region C1.C2 between the overlapping portion 57 (one end portion) and the drain electrode 8 (the other end portion).
  • a contact hole 11a is formed in the contact region C1, and the drain lead wiring 7 and the pixel electrode 17 are connected in the contact hole 11a.
  • a contact hole l ib is formed in the contact region C2, and the drain lead-out wiring 7 and the pixel electrode 17 are formed in the contact hole l ib.
  • the drain lead-out wiring 7 is also formed so as to overlap with the liquid crystal molecular orientation control protrusion (rib) of the counter substrate (counter electrode) described above. In this way, by forming the light-shielding drain lead wiring 7 under the same light-shielding rib, it is possible to avoid a decrease in the aperture ratio due to the drain lead wiring 7. In addition, light leakage can be prevented.
  • FIG. 2 is a cross-sectional view of the TFT 12 of FIG.
  • a scanning signal line 16 that also serves as a gate electrode is formed on a glass substrate 60, and a gate insulating film 23 is formed on the gate electrode.
  • a semiconductor layer (i layer) 50 is formed on the gate insulating film 23, and a drain electrode 8 and a source electrode 9 are formed on the semiconductor layer 50.
  • a drain lead wiring 7 is formed on the drain electrode 8, and a data signal line 15 is formed on the source electrode 9.
  • a passivation film 26 is formed on the drain lead wiring 7, between the drain electrode 8 and the source electrode 9, and on the data signal line 15.
  • the area of the overlapping portion 57 As described above, by setting the area of the overlapping portion 57 to about 200 ⁇ m 2 , a sufficient laser irradiation region can be obtained when the insulating film is melted with an yttrium aluminum gannet (YAG) laser or the like. Therefore, the reliability of the conduction between the correction wiring 19 and the drain lead-out wiring 7 can be improved.
  • the area of the overlapped area varies due to the alignment deviation in the photolithographic process, the YAG laser irradiation beam diameter expands during laser irradiation, and the melting point of the correction wiring 19 and drain lead wiring 7 after laser irradiation taper. In view of the shape of the film to be formed, it is more preferable to increase the area of the overlapping portion to some extent, and more specifically, it is more preferably 400 ⁇ m 2 or more.
  • FIG. 4 shows the active matrix substrate after correcting the TFT 12 as having a defect.
  • drain lead wiring 7 is disconnected between drain electrode 8 and contact hole 1 lb, and gate insulating film 23 (see FIG. 3) is formed at overlapping portion 57.
  • the correction wiring 19 and the drain lead-out wiring 7 are made conductive.
  • the correction wiring 19 and the pixel electrode 17 are electrically connected to each other through a part 7r of the drain I discharge wiring and the contact hole 1 la ⁇ 1 lb.
  • a gate electrode connected to the scanning signal line 16 is provided on a transparent insulating substrate 60 such as glass or plastic.
  • the scanning signal line 16 functions as a gate electrode of the TFT 12.
  • the scanning signal line 16 (gate electrode) is made of a metal film such as titanium, chromium, aluminum, molybdenum, tantalum, tungsten, copper, an alloy film thereof, or a laminated film thereof having a film thickness of 1000 A to 3000 A. The film is formed by this method, and this is patterned into a required shape by a photoetching method or the like.
  • the gate insulating film 23 is provided so as to cover the scanning signal line 16 (gate electrode), the storage capacitor wiring 18, the correction wiring 19, and the storage capacitor wiring extending portion 20. .
  • the gate insulating film 23 is formed of an insulating film such as silicon nitride or silicon oxide.
  • a high-resistance semiconductor layer 50 having an amorphous silicon or polysilicon force is provided on the scanning signal line 16 (gate electrode) so as to overlap the scanning signal line 16 (gate electrode).
  • the source electrode 9 and the drain electrode 8 A low-resistance semiconductor layer such as n + amorphous silicon doped with an impurity such as phosphorus is provided.
  • the data signal line 15 and the drain lead wiring 7 are formed by the same process.
  • the data signal line 15 and the drain lead-out wiring 7 are made of a metal film such as titanium, chromium, aluminum, molybdenum, tantalum, tungsten, copper, an alloy film thereof, or a laminated film thereof having a thickness of 1000 A to 3000 A.
  • the film is formed by a method such as sputtering, and a pattern is formed in a necessary shape by a photo etching method or the like.

Description

明 細 書
アクティブマトリクス基板、表示装置、テレビジョン受像機、アクティブマトリ タス基板の欠陥修正方法
技術分野
[0001] 本発明は、液晶表示装置等の表示装置に用いられるアクティブマトリクス基板に関 する。
背景技術
[0002] 図 15は、液晶表示装置に用いられる従来のアクティブマトリクス基板の構成である 。同図に示されるように、アクティブマトリクス基板 100には、交差配置された複数の 走査信号線 116および複数のデータ信号線 115と、各信号線（115 · 116)の交点近 傍に形成された TFTl 12 (Thin Film Transistor：薄膜トランジスタ）と、画素電極 117とを備える。 TFT112は、そのソース電極 119がデータ信号線 115に接続され、 そのドレイン電極 108がドレイン引き出し電極 107を介して画素電極 117に接続され る。なお、走査信号線 116は、 TFT112のゲート電極を兼ねている。
[0003] ドレイン引き出し電極 107と画素電極 117との間に配される絶縁膜には穴が開けら れており、これによつてドレイン引き出し電極 107と画素電極 117とを接続するコンタ タトホール 110が形成されている。画素電極 117は ITO等の透明電極であり、ァクテ イブマトリクス基板下力もの光 (バックライト光）を透過させる。
[0004] このアクティブマトリクス基板 100においては、走査信号線 116に送られる走査信号
(ゲート ON電圧）によって TFT112が ON (ソース電極 119とドレイン電極 108とが導 通状態)状態となり、この状態においてデータ信号線 115に送られるデータ信号 (信 号電圧） 1S ソース電極 119、ドレイン電極 108およびドレイン引き出し電極 107を介 して画素電極 117に書き込まれる。なお、保持容量（Cs)配線 118は、 TFT112のォ フ期間中における液晶層の自己放電を回避する等の機能を有する。
[0005] このようなアクティブマトリクス基板 100の製造プロセスにおいては、異物や膜残り等 によって TFT112のソース電極 119とドレイン電極 108との間で短絡（リーク）が生じ ることがある。このような TFT不良が発生すると、画素電極 117に正常な電圧（ドレイ ン電圧)が印加されなくなり、液晶表示装置にお!、て画素欠陥 (輝点や黒点）となつ て現れる。これにより、液晶表示装置の製造歩留りが低下してしまう。
[0006] この TFT不良を救済する手法として、 1つの画素に対して複数の TFTを並列に接 続し、冗長構造とする構成が提案されている (特許文献 1参照)。
特許文献 1 :日本国公開特許公報「特開平 7— 199221号公報 (公開日：1995年 8月 4日）」
発明の開示
[0007] 特許文献 1記載の液晶表示装置は複数の TFT (アクティブ素子）を並列配置するこ とで冗長性を持たせるものであるが、 TFTと走査信号線との間の寄生容量が増加す るこのような冗長構造は、近年のように信号書き込み周波数が高くなると、表示品位（ 特に動画表示）の低下を招来するという問題がある。力!]えて、容量負荷が増えるため に消費電力が増加し、また、 TFTを並列に複数設けるために開口率が低下するとい う問題もある。
[0008] 本発明は、上記課題に鑑みてなされたものであり、その目的は、 TFT不良（例えば 、ソース電極とドレイン電極との短絡）を修正でき、かつ、高速表示への対応および消 費電力の抑制を実現しうるアクティブマトリクス基板を提供する点にある。
[0009] すなわち、本発明のアクティブマトリクス基板は、上記課題を解決するために、トラン ジスタと、該トランジスタの一方の導通電極に接続する画素電極と、保持容量配線と を備えたアクティブマトリクス基板であって、上記トランジスタの一方の導通電極から 引き出された引き出し配線と、上記保持容量配線カゝら引き出された修正用配線とを 備え、該修正用配線は、絶縁層を介して上記引き出し配線の一部と重なっていること を特徴とする。
[0010] 本構成によれば、トランジスタに動作不良が発生した場合に、上記絶縁層を貫通さ せて修正用配線および引き出し配線を接続するとともに、この引き出し配線を、画素 電極との接続部（例えば、コンタクトホール)および上記一方の導通電極間にて断線 させることで、欠陥画素の画素電極をトランジスタ力 切り離しつつ該画素電極を上 記修正配線および引き出し配線を介して保持容量配線に接続することができる。これ により、欠陥画素の画素電極を保持容量配線の電位に落とすことができる。したがつ て、本アクティブマトリクス基板を例えばノーマリーブラックの液晶表示装置に用いた 場合には、動作不良が発生した画素 (欠陥画素)を黒点化し、これを目立ちにくくす ることがでさる。
[0011] さらに、上記構成では、保持容量配線カゝら修正用配線を引き出すものであるため、 アクティブ素子を並列に配置する従来の構成と比較して容量負荷増加を大幅に抑え ることができる。これにより、高速駆動への対応が可能となり、不要な消費電力増加も 回避することができる。
[0012] 本発明では、上記トランジスタが電界効果トランジスタ (TFT含む)であり、上記引き 出し配線が、電界効果トランジスタのドレイン電極 (上記一方の導通電極）に接続する 構成とすることができる。
[0013] 本発明においては、上記引き出し配線は、修正用配線と重畳する部分と一方の導 通電極との間に形成されるコンタクトホールによって上記画素電極に接続されている ことが好ましい。例えば、上記修正用配線の端部と上記引き出し配線の端部とが重な る構成とする。
[0014] こうすれば、コンタクトホールを別の場所に設ける場合と比較して引き出し配線 (遮 光性)を短くすることができる。したがって、本アクティブマトリクス基板の開口率を向 上させることができる。この場合、上記画素電極には切り欠き部（あるいは剖り貫き部） が形成され、該切り欠き部の少なくとも一部力 上記引き出し配線のコンタクトホール までの部分と重なっていることが好ましい。こうすれば、トランジスタに動作不良が発 生した場合に、引き出し配線を、切り欠き部と重畳する部分 (上に画素電極がない部 分)で切断することができ、切断工程が容易となる。さらに、この切り欠き部は、画素電 極のエッジ部分に形成されていることが好ましい。こうすれば、切り欠き部が表示に与 える影響を可及的に小さくすることができる。また、対向基板と組み合わされたときに 、上記切り欠き部の少なくとも一部が、該対向基板が有するブラックマトリクスと重畳 することが好ましい。こうすれば、切り欠き部による光漏れを、ブラックマトリクスによつ て防止することができる。
[0015] 本発明においては、上記引き出し配線は、上記コンタクトホール内に、電極が形成 されていない夸 !Jり貫き部を有する構成とすることもできる。こうすれば、本来遮光部分 であるコンタクトホールに光透過部分を形成することができる。したがって、本ァクティ ブマトリクス基板の開口率を向上させることができる。この場合、上記コンタクトホール の開口部は、上記剖り貫き部と交差する延伸形状であることが好ましい。こうすれば、 製造工程で起こる位置ずれに強くなり、光透過部分を有しつつも、引き出し配線およ び画素電極の接触面積を十分担保できるコンタクトホールを実現できる。
[0016] 本発明においては、上記保持容量配線は、トランジスタのもう一方の導通電極に接 続するデータ信号線に沿うように延伸しており、この延伸部分が上記画素電極のエツ ジと重畳していることが好ましい。こうすれば、この延伸部分によって画素電極および データ信号線間の電界を遮蔽あるいは弱めることができる。したがって、本アクティブ マトリクス基板を表示装置に適用したときに、その表示品位を向上させることが可能と なる。
[0017] 本発明においては、上記画素電極には、電極が形成されていない液晶分子配向 制御用スリットが設けられ、（基板面の法線方向から見たときに)修正用配線の少なく とも一部力 上記液晶分子配向制御用スリットと重畳していることが好ましい。
[0018] このように液晶分子配向制御用スリットを画素電極に設けることで、本アクティブマト リクス基板を液晶表示装置に適用したときに、その広視野角化を実現させることがで きる。
[0019] さらに、画素電極のスリット下に修正用配線を形成することで、フリンジフィールド効 果を高めることができる。また、画素電極のスリットは光透過領域（開口部）として機能 して！/、な 、領域であることから、修正用配線をこのスリットと重なるように形成すること で、保持容量配線の延伸（引き出し）による開口率低下を回避することができる。
[0020] 本アクティブマトリクス基板は、液晶分子配向制御用突起を有する対向基板との組 み合わせが可能であり、上記修正用配線は、少なくともその一部が上記液晶分子配 向制御用突起と重畳するように形成されて 、ることが好ま 、。
[0021] このように液晶分子配向制御用突起を対向基板 (対向電極）に設けることで、本ァク ティブマトリクス基板を液晶表示装置に適用したときに、その広視野角化を実現させ ることができる。また、液晶分子配向制御用突起は光透過領域 (開口部）として機能し て 、な 、領域であることから、修正用配線をこの液晶分子配向制御用突起と重なるよ うに形成することで、保持容量配線の延伸（引き出し）による開口率の低下を回避す ることがでさる。
[0022] 本発明にお 、ては、上記画素電極には、電極が形成されて 、な ヽ液晶分子配向 制御用スリットが設けられ、上記引き出し配線の少なくとも一部が、上記液晶分子配 向制御用スリットと重畳して 、ることが好ま 、。
[0023] このように液晶分子配向制御用スリットを画素電極に設けることで、本アクティブマト リクス基板を液晶表示装置に適用したときに、その広視野角化を実現させることがで きる。
[0024] また、画素電極のスリットは光透過領域（開口部）として機能して 、な 、領域である ことから、上記引き出し配線をこのスリットと重なるように形成することで、引き出し配線 による開口率の低下を回避することができる。この場合、上記引き出し配線を、上記 一方の導通電極と上記コンタクトホールとの間において上記液晶分子配向制御用ス リットと重畳するように形成しておくことが好ましい。こうすれば、トランジスタに動作不 良が発生した場合に、引き出し配線を、液晶分子配向制御用スリットとの重畳部分（ すなわち、上に画素電極がない部分)で切断することができ、便利である（切断工程 が容易である）。
[0025] 本アクティブマトリクス基板は、液晶分子配向制御用突起を有する対向基板との組 み合わせが可能であり、上記引き出し配線は、少なくともその一部が上記液晶分子 配向制御用突起と重畳するように形成されて ヽることが好ま ヽ。
[0026] このように液晶分子配向制御用突起を対向基板 (対向電極）に設けることで、本ァク ティブマトリクス基板を液晶表示装置に適用したときに、その広視野角化を実現させ ることができる。また、液晶分子配向制御用突起は光透過領域 (開口部）として機能し ていない領域であることから、上記引き出し配線 (遮光性)をこの液晶分子配向制御 用突起と重なるように形成することで、引き出し配線による開口率の低下を回避する ことができる。
[0027] 本アクティブマトリクス基板は、トランジスタと、該トランジスタの一方の導通電極に接 続する画素電極と、保持容量配線とを備えたアクティブマトリクス基板であって、上記 保持容量配線を延伸し、この保持容量配線の延伸部と上記引き出し配線とが絶縁層 を介して重畳する重畳部を設けることで、上記絶縁層の貫通による上記延伸部およ び引き出し配線の接続を可能にしたことを特徴とすると表現することもできる。
[0028] 本アクティブマトリクス基板は、各画素領域に、第 1および第 2のトランジスタと、第 1 のトランジスタの一方の導通電極に接続する第 1の画素電極と、第 2のトランジスタの 一方の導通電極に接続する第 2の画素電極と、第 1および第 2の保持容量配線とを 備えたアクティブマトリクス基板であって、上記第 1のトランジスタの一方の導通電極 力 引き出された第 1の引き出し配線と、上記第 1の保持容量配線力 引き出された 第 1の修正用配線と、上記第 2のトランジスタの一方の導通電極から引き出された第 2 の引き出し配線と、上記第 2の保持容量配線から引き出された第 2の修正用配線とを 備え、上記第 1の修正用配線は、絶縁層を介して上記第 1の引き出し配線の一部と 重なり、上記第 2の修正用配線は、絶縁層を介して上記第 2の引き出し配線の一部と 重なって!/ヽる構成とすることもできる。
[0029] 上記構成においては、 1つの画素が 2以上の副画素に分割され、副画素それぞれ が個別に駆動される（いわゆるマルチ画素駆動)。該構成では、副画素の総輝度でも つて表示を行うため、例えば 1つの副画素を修正して黒点化しても画素全体は黒点 にはならない。したがって、欠陥画素をより目立ちに《することができる。
[0030] 本発明の表示装置は、上記アクティブマトリクス基板を備えることを特徴とする。
[0031] 本発明の表テレビジョン受像機は、上記表示装置と、テレビジョン放送を受信する チューナ部とを備えることを特徴とする。
[0032] 本発明のアクティブマトリクス基板の欠陥修正方法は、トランジスタと、該トランジスタ の一方の導通電極に接続する画素電極と、保持容量配線とを備えたアクティブマトリ タス基板の欠陥を修正する、アクティブマトリクス基板の欠陥修正方法であって、上記 トランジスタの一方の導通電極に接続する弓 Iき出し配線を形成するとともに、上記保 持容量配線あるいはこれに接続する修正用配線を、上記引き出し配線の一部と絶縁 層を介して重畳するように形成し、かつ、上記引き出し配線をコンタクトホールによつ て画素電極に接続しておき、上記トランジスタに動作不良が発生した場合には、上記 絶縁層を貫通させて引き出し配線および保持容量配線を接続するとともに、この引き 出し配線を上記一方の導通電極およびコンタクトホール間にて断線させることを特徴 とする。
[0033] 上記方法によれば、上記トランジスタに動作不良が発生した場合に、画素電極と修 正用配線とを弓 Iき出し配線を介して接続し、欠陥画素の画素電極を保持容量配線の 電位に落とすことができる。したがって、例えばノーマリーブラックの液晶表示装置に 用いた場合には、動作不良が発生した画素 (欠陥画素）を黒点化し、これを目立ちに くくすることができる。上記方法では、上記断線を、画素電極のエッジ部分と重畳する 位置で行うことが好ましい。また、上記画素電極に、上記断線を行う箇所と重畳する 切り欠き部を形成しておくことが好まし 、。
[0034] 上記方法にお!、ては、画素電極に、電極が形成されて!、な 、液晶分子配向制御 用スリットが設けられる場合に、上記断線を行う箇所力この液晶分子配向制御用スリ ットと重畳するように上記引き出し配線を形成しておくことが好ましい。こうしておけば 、断線工程が容易である。
[0035] 以上のように、本アクティブマトリクス基板によれば、トランジスタに動作不良が発生 した場合に、画素電極と保持容量配線とを、修正用配線および引き出し配線を介し て接続することができる。これにより、例えばノーマリーブラックの液晶表示装置に用 いた場合には、動作不良のある画素 (欠陥画素）を黒点化し、これを目立ちにくくする ことができる。これにより、歩留りを向上させることができる。さらに、上記構成では、ァ クティブ素子を並列に配置する従来の構成と比較して容量負荷増加を大幅に抑える ことができる。これにより、高速駆動への対応が可能となり、不要な消費電力増加も回 避することができる。
図面の簡単な説明
[0036] [図 1]本実施の形態に係るアクティブマトリクス基板の構成を示す平面図である。
[図 2]本アクティブマトリクス基板の構造を示す断面図である。
[図 3]本アクティブマトリクス基板の構造を示す断面図である。
[図 4]本実施の形態に係るアクティブマトリクス基板 (欠陥修正後）の構成を示す平面 図である。
[図 5]本アクティブマトリクス基板の構成例を示す平面図である。
[図 6]本アクティブマトリクス基板の構成例を示す平面図である。 [図 7]本アクティブマトリクス基板の構成例を示す平面図である。
[図 8]本アクティブマトリクス基板の構成例を示す平面図である。
[図 9]本アクティブマトリクス基板の構成例を示す平面図である。
[図 10]本アクティブマトリクス基板を備える液晶パネルの断面図である。
[図 11]本実施の形態に係る液晶表示装置の構成を示すブロック図である。
[図 12]本実施の形態に係るテレビジョン受像機の構成を示すブロック図である。
[図 13]本実施の形態に係るテレビジョン受像機の構成を示す斜視図である。
[図 14]本アクティブマトリクス基板の構成例を示す平面図である。
[図 15]従来のアクティブマトリクス基板の構成を示す平面図である。
符号の説明
5a - 5b 夸 !jり貫き部
7 ドレイン引き出し配線（引き出し配線）
8 ドレイン電極
10 アクティブマトリクス基板
11 コンタクトホール
18 · 18a- 18b 保持容量配線
19 修正用配線
20 保持容量配線延伸部
12 TFT
15 データ信号線
16 走査信号線
17 画素電極
55 スリット
57 重畳部
66 切り欠き部
86x 液晶分子配向制御用突起
99 ブラックマトリクス
発明を実施するための最良の形態 [0038] 本発明の実施の一形態を図 1〜図 14に基づいて説明すれば以下のとおりである。
[0039] 図 1は、本実施の形態に係るアクティブマトリクス基板の構成を示す (基板裏面から の）透視平面図である。
[0040] 図 1に示されるように、アクティブマトリクス基板 10には、互いに直交するように図中 左右方向に形成された複数の走査信号線 16および図中上下方向に形成されたデ ータ信号線 15と、各信号線（15 · 16)の交点近傍に形成された TFT12 (Thin Film
Transistor:薄膜トランジスタ）と、画素電極 17とを備える。 TFT12は、そのソース 電極 9がデータ信号線 15に接続され、そのドレイン電極 8がドレイン引き出し配線 7 ( 引き出し配線)を介して画素電極 17に接続される。なお、走査信号線 16は、 TFT12 のゲート電極を兼ねている。この TFTオンゲート構造によって開口率を向上させるこ とができる。画素電極 17は ITO等の透明電極であり、アクティブマトリクス基板 10下 力もの光 (バックライト光）を透過させる。
[0041] このアクティブマトリクス基板 10においては、走査信号線 16に送られる走査信号（ ゲート ON電圧）によって TFT12が ON (ソース電極 9とドレイン電極 8とが導通状態） 状態となり、この状態においてデータ信号線 15に送られるデータ信号 (信号電圧）が 、ソース電極 9、ドレイン電極 8およびドレイン引き出し配線 7を介して画素電極 17に 書き込まれる。本アクティブマトリクス基板 10の各部の詳細は以下のとおりである。
[0042] 画素電極 17には、液晶分子の配向を制御するためのスリット (液晶分子配向制御 用スリット） 55が横 V字形状 (V字を 90度回転させた形状）に設けられている。これは 、広視野角化を目的として、特に大型液晶 TV等に用いられる MVA (Multi— doma in Vertical Alignment)方式に用いられる構成である（例えば、特開 2001— 835 23号公報参照)。この MVA方式は、アクティブマトリクス基板の画素電極にスリット（ 電極切除パターン)を設けるとともに、対向基板の対向電極に液晶分子配向制御用 突起（リブ)を設け、これによつて形成されるフリンジフィールド (Fringe Field)を利用 するものである。このフリンジフィールドによって液晶分子の配向方向を複数方向に 分散させることができ、広視野角が実現される。なお、スリット 55の（基板面垂直方向 力も見たときの）平面形状としては、図 1に示すように、一定の周期でジグザクに屈曲 した帯状等が考えられる。 [0043] 保持容量 (Cs)配線 18は、図 1において、データ信号線 15と直交して（走査信号線 16に平行に)画素電極 17を横切るように形成されている。保持容量配線 18からは修 正用配線 19が引き出され、また保持容量配線延伸部 20が延伸している。
[0044] 修正用配線 19は、保持容量配線 18の中程 (画素電極 17の中央部下付近)から斜 めに引き出され、その端部が重畳部 57となっている。この重畳部 57において、ドレイ ン引き出し配線 7の端部と修正用配線 19の端部とが重畳する。一方、保持容量配線 延伸部 20は、データ信号線 15に沿って画素電極 17のエッジを跨ぐ (保持容量配線 延伸部 20の一部が画素電極 17に重畳し、他の部分が重畳しない）ように形成されて いる。
[0045] ここで、保持容量配線 18と画素電極 17と両者間に位置する (層間）絶縁膜とによつ て保持容量が形成され、また、保持容量配線延伸部 20と画素電極 17と両者間に位 置する (層間)絶縁膜とによって保持容量が形成される。なお、修正用配線 19と画素 電極 17と両者間に位置する (層間)絶縁膜とによっても保持容量が形成される。これ らの保持容量は、画素電極 17に次のデータ信号が入力されるまでの間、画素電極 1 7に書き込まれた電位を保持するための補助的な容量として機能する。
[0046] さらに、本アクティブマトリクス基板 10では、修正用配線 19が TFT不良の修正用と して (後に詳述）、保持容量配線延伸部 20がデータ信号線 15および画素電極 17間 の電界の遮蔽あるいは低減用として利用される。
[0047] なお、修正用配線 19が保持容量配線 18から斜めに引き出されているのは、この修 正用配線 19と、アクティブマトリクス基板 10の対向基板 (対向電極）に設けられる液 晶分子配向制御用突起（リブ）とを重畳させるためである。このように、遮光性の修正 用配線 19を、同じく遮光性の配向制御用突起（リブ）下に形成することで、修正用配 線 19による開口率低下を回避することができる。また、光漏れも防止できる。
[0048] ドレイン引き出し配線 7は、重畳部 57 (—方の端部）とドレイン電極 8 (もう一方の端 部）との間に、コンタクト領域 C1.C2を備える。このコンタクト領域 C1にはコンタクトホ ール 11aが形成され、このコンタクトホール 11a内においてドレイン引き出し配線 7と 画素電極 17とが接続される。また、コンタクト領域 C2にはコンタクトホール l ibが形成 され、このコンタクトホール l ib内においてドレイン引き出し配線 7と画素電極 17とが 接続される。ここで、ドレイン引き出し配線 7も、上記した対向基板 (対向電極)の液晶 分子配向制御用突起（リブ）と重畳するように形成されている。このように、遮光性のド レイン引き出し配線 7を、同じく遮光性のリブ下に形成することで、ドレイン引き出し配 線 7による開口率低下を回避することができる。また、光漏れも防止できる。
[0049] 図 2は、図 1の TFT12の断面図である。同図に示すように、ガラス基板 60上にゲー ト電極を兼ねる走査信号線 16が形成され、このゲート電極上にゲート絶縁膜 23が形 成される。このゲート絶縁膜 23上には半導体層（i層） 50が形成され、この半導体層 5 0上に、ドレイン電極 8およびソース電極 9が形成される。このドレイン電極 8上にはド レイン引き出し配線 7が形成され、ソース電極 9上にはデータ信号線 15が形成される 。そして、ドレイン引き出し配線 7上、ドレイン電極 8およびソース電極 9間、およびデ ータ信号線 15上にパッシベーシヨン膜 26が形成されている。
[0050] 図 3は、図 1の重畳部（57)を含む断面図である。同図に示すように、ガラス基板 60 上に修正用配線 19が形成され、この修正用配線 19上にゲート絶縁膜 23を介してド レイン引き出し配線 7が形成される。この修正用配線 19とドレイン引き出し配線 7とが ゲート絶縁膜 23を介して重なる部分が重畳部 57である。本実施の形態では、上記 重畳部 57の面積を約 200 m2としており、 TFT12に短絡等の不良が発生した場合 に絶縁層（ゲート絶縁膜) 23を貫通させて修正用配線 19およびドレイン引き出し配 線 7を導通させることが可能である。
[0051] このように、重畳部 57の面積を約 200 μ m2とすることで、イットリウムアルミニウムガ 一ネット (YAG)レーザ等にて絶縁膜の溶融加工を行う場合に、充分なレーザ照射 領域が確保され、修正用配線 19とドレイン引き出し配線 7との導通の信頼性を向上さ せることができる。また、フォトリソグラフイエ程でのァライメントずれによる重畳部の面 積の変動、レーザ照射時における YAGレーザの照射ビーム径の広がり、レーザ照射 後の修正用配線 19やドレイン引き出し配線 7の溶融箇所がテーパ状となる膜形状を 考慮した場合には、重畳部の面積をある程度大きくすることがより好ましぐ具体的に は、 400 μ m2以上であることがより好ましい。
[0052] ドレイン引き出し配線 7上にはパッシベーシヨン膜 26が形成される。なお、図 1の場 合は、重畳部 57がスリット 55に重ならないため、パッシベーシヨン膜 26上に画素電 極 (ITO)が形成される（この点、図示せず)。
[0053] 以下に、本実施の形態における TFT不良（画素欠陥）の修正方法について説明す る。
[0054] TFT12に不良があったものとして、これを修正した後のアクティブマトリクス基板を 図 4に示す。同図に示されるように、 TFT12に不良が認められた場合、ドレイン引き 出し配線 7をドレイン電極 8およびコンタクトホール 1 lb間で断線させるとともに、重畳 部 57においてゲート絶縁膜 23 (図 3参照）を貫通させ、修正用配線 19およびドレイン 引き出し配線 7を導通させる。これにより、修正用配線 19と画素電極 17とがドレイン Iき出し配線の一部 7rおよびコンタクトホール 1 la · 1 lbを介して電気的に接続され る。これにより、画素電極 17の電位を常に保持容量配線 18に等しくすることができ、 ノーマリーブラックの液晶表示装置にぉ 、て黒点 (輝点に比べて目立たな 、）とする ことができる。上記断線箇所は、ドレイン電極 8およびコンタクトホール l ib (あるいは コンタクトホール 11a)間であればどこでも良い。もっとも、断線 (切断)箇所を決定して おき、その箇所を予め細く形成する等、カットをし易くしておいても構わない。
[0055] ここで、ドレイン引き出し配線 7を切断する際、その上部に ITO (画素電極 17)が存 在しない方力 切断工程が容易である。そこで、図 7のように、ドレイン引き出し配線 7 を、ドレイン電極 8およびコンタクトホール 11a (l ib)間においてスリット 55下を経由 するように引き回しておき、このスリット 55の下で切断を行うことも可能である。また、 図 9のように、画素電極 17のエッジ部分に切り欠き部（あるいは夸 !Jり貫き部） 66を形成 しておき、この下でドレイン引き出し配線 7を切断することもできる。画素電極 17のェ ッジを対向基板のブラックマトリクス（図 10参照）と重畳させれば、切り欠き部 66による 光漏れも防止できる。ここで、ブラックマトリクスは TFTの遮光用のブラックマトリクスと 兼用させることができるため、開口率の低下を抑制することができる。
[0056] ドレイン引き出し配線 7のカットは、例えば、切断箇所に対してアクティブマトリクス基 板 10の表面または裏面力もレーザを照射することによって行われる (破壊分離)。使 用するレーザ波長としては、例えば、 YAGレーザの第 4高調波（波長 266nm)が挙 げられる。一方、ドレイン引き出し配線 7と修正用配線 19との導通（重畳部 57のメルト )には、導通箇所 (重畳部 57)に対してアクティブマトリクス基板 10の表面または裏面 力 レーザを照射することによって行われる。使用するレーザ波長としては、例えば、
YAGレーザの第 2高調波（波長 532nm)が挙げられる。
[0057] アクティブマトリクス基板の欠陥は、外観検査や電気的検査などによって特定できる 。この電気的検査の一例として、結晶を電界中に設置すると電界強度に応じて結晶 の光透過率が変化するという電気光学効果を応用した手法がある。すなわち、電界 強度に応じて透過率が線形的に変化するモデュレータの一面に透明電極が形成さ れ、その反対面は光が反射するように反射面が形成されている。モデュレータは、こ の反射面側がアクティブマトリクス基板 10と対向するように設置され、モデュレータの 電極側から照射された光は、モデュレータ内を透過し、前記反射面で反射される。こ の反射光を CCD (電荷結合素子： Charge Coupled Devices)カメラで受光する。 この反射光の強度に基づいて、アクティブマトリクス基板の欠陥箇所を特定する。また 、外観検査の一例としては、パターン認識により隣接する絵素同士でパターンを比較 し、差のある場合に欠陥と判定する方法がある。
[0058] なお、アクティブマトリクス基板の欠陥修正は、少なくとも画素電極を形成した後に 行うことができ、ドレイン引き出し配線 7形成後、チャネルエッチング後に行うこともで きる。ただ、リークしているチャネルを確実に電気的に切り離し、迂回経路を形成する には、パネル点灯確認ができる液晶層形成後（アクティブマトリクス基板とカラーフィ ルタ基板とを貼り合わせ、液晶を注入 '封止し、液晶パネル状態にした後）の方がより 好ましい。
[0059] 以下、本アクティブマトリクス基板の製造方法の一例について説明する。本実施の 形態では、ガラス、プラスチック等の透明絶縁性基板 60上に、走査信号線 16に接続 されたゲート電極が設けられる。ただし、本実施の形態では走査信号線上 16に TFT 12が設けられているため、走査信号線 16が TFT12のゲート電極として機能している 。走査信号線 16 (ゲート電極）は、チタン、クロム、アルミニウム、モリブデン、タンタル 、タングステン、銅等の金属膜、それらの合金膜、あるいはそれらの積層膜を 1000 A 〜3000Aの膜厚でスパッタリング法等の方法にて成膜し、これをフォトエッチング法 等にて必要な形状にパターユングすることで形成される。
[0060] また、走査信号線 16 (ゲート電極)の形成と同一工程にて保持容量配線 18、修正 用配線 19、保持容量配線延伸部 20が形成される。このように同一工程にて形成す ることで、製造工程の短縮及び製造コストの低減が可能になる。修正用配線 19およ び保持容量配線延伸部 20は、後工程にて上層に形成されるドレイン引き出し配線 7 と重なるように形成しておく。
[0061] さらに、本実施の形態では、走査信号線 16 (ゲート電極）、保持容量配線 18、修正 用配線 19および保持容量配線延伸部 20上を覆うようにゲート絶縁膜 23が設けられ ている。ゲート絶縁膜 23は、窒化シリコンや酸ィ匕シリコン等の絶縁膜により形成される 。その上には走査信号線 16 (ゲート電極）と重なるように、アモルファスシリコンやポリ シリコン等力もなる高抵抗半導体層 50が設けられ、さらにォーミックコンタクト層として 、ソース電極 9およびドレイン電極 8となる、リン等の不純物をドープした n+ァモルファ スシリコン等カゝらなる低抵抗半導体層が設けられる。これら窒化シリコンや酸化シリコ ン等のゲート絶縁膜 23、アモルファスシリコン等の高抵抗半導体層 50、 n+ァモルフ ァスシリコン等の低抵抗半導体層 (8 - 9)は、それぞれプラズマ CVD (化学的気相成 長)法等により成膜され、フォトエッチング法等によりパターン形成される。
[0062] 本実施の形態では、例えば、ゲート絶縁膜 23としての窒化シリコン膜の膜厚を 300 OA〜5000A程度、高抵抗半導体層 50としてのアモルファスシリコン膜の膜厚を 10 00A〜3000A程度、低抵抗半導体層 (8 - 9)として n+アモルファスシリコン膜の膜 厚を 400A〜700A程度とした。
[0063] データ信号線 15およびドレイン引き出し配線 7は同一工程により形成される。デー タ信号線 15およびドレイン引き出し配線 7は、チタン、クロム、アルミニウム、モリブデ ン、タンタル、タングステン、銅等の金属膜、それらの合金膜、あるいはそれらの積層 膜を 1000 A〜 3000 Aの膜厚でスパッタリング法等の方法にて形成し、フォトエッチ ング法等にて必要な形状にパターン形成することで形成される。 TFT12は、ァモル ファスシリコン膜等の高抵抗半導体層 50、 n+アモルファスシリコン膜等の低抵抗半 導体層 8 · 9に対して、データ信号線 15およびドレイン引き出し配線 7のパターンをマ スクにし、ドライエッチングにてチャネルエッチングを行うことで形成する。
[0064] 本実施形態では、ノ^シベーシヨン膜 26 (層間絶縁膜)として、窒化シリコン、酸ィ匕 シリコン等の無機絶縁膜、が設けられる。例えば、プラズマ CVD法等により成膜した 2000A〜5000A程度の膜厚の窒化シリコン膜を用いることができる。
[0065] 本実施の形態では、コンタクトホール 11 (l la' l ib)は、 TFT12、走査信号線 16、 データ信号線 15、ドレイン引き出し配線 7の上部を覆うように形成されたパッシベー シヨン膜 26を貫いて形成されている。コンタクトホール 11は、フォトエッチング法等に て必要な形状にパッシベーシヨン膜 26をパターユングすることで形成される。
[0066] 本実施の形態では、画素電極 17は、ノッシベーシヨン膜 26の上層に形成され、例 えば、 ΙΤΟ、 ΙΖΟ、酸化亜鉛、酸化スズ等の透明性を有する導電膜を、スパッタリング 法等により 1000 Α〜2000 Α程度の膜厚で成膜し、これをフォトエッチング法等にて 必要な形状にパターユングすることで形成される。
[0067] 本アクティブマトリクス基板 10を液晶パネルイ匕したときの構成を図 10に示す。同図 に示すように、本アクティブマトリクス基板 10を備える液晶パネル 80は、ノ ックライト光 源側から順に、偏光板 81、本アクティブマトリクス基板 10、配向膜 82、液晶層 83、力 ラーフィルタ基板 84、および偏光板 85を備える。カラーフィルタ基板 84は、液晶層 8 3側から順に、配向膜 85、共通（対向）電極 86、着色層 87 (ブラックマトリクス 99を含 む）、ガラス基板 88を備える。そして、この共通（対向）電極 86に液晶分子配向制御 用突起（リブ) 86xが設けられている。液晶分子配向制御用突起 86xは、例えば、感 光性榭脂等により形成される。リブ 86xの (基板面垂直方向から見たときの）平面形状 としては、一定の周期でジグザクに屈曲した帯状 (横 V字形状)等が挙げられる。
[0068] ここで、液晶パネルイ匕する際の、アクティブマトリクス基板とカラーフィルタ基板との 間に液晶を封入する方法を説明しておく。液晶の封入方法については、基板周辺に 液晶注入のため注入口を設けてぉ ヽて真空で注入口を液晶に浸し、大気開放する ことによって液晶を注入した後 UV硬化榭脂などで注入口を封止する、真空注入法 などの方法で行ってもよい。し力しながら、垂直配向の液晶パネルでは、水平配向パ ネルに比べ注入時間が非常に長くなることから、以下に示す液晶滴下貼り合せ法を 用いることが好ましい。まず、アクティブマトリクス基板の周囲に UV硬化型シール榭 脂を塗布し、カラーフィルタ基板に滴下法により液晶の滴下を行う。液晶滴下法によ り液晶によって所望のセルギャップとなるよう最適な液晶量をシールの内側部分に規 則的に滴下する。次に、上記のようにシール描画および液晶滴下を行ったカラーフィ ルタ基板とアクティブマトリクス基板とを貼合せるため、貼り合わせ装置内の雰囲気を lPaまで減圧し、この減圧下において基板の貼合せを行う。その後、雰囲気を大気 圧にしてシール部分を押しつぶし、所望のセルギャップを得る。ついで UV照射によ つてシール榭脂を仮硬化した後、シール榭脂の最終硬化を行うためにベータを行う。 この時点でシール榭脂の内側に液晶が行き渡り液晶がセル内に充填された状態とな る。そして、ベータ完了後にパネル単位への分断を行い、偏光板を貼り付ける。以上 により、図 10に示すような液晶パネルが完成する。
[0069] 本実施の形態では、アクティブマトリクス基板を図 5のように構成することも可能であ る。すなわち、 1つの画素 Pの中に 2つの副画素 Ρ1 ·Ρ2を設ける。副画素 P1におい て、 TFT12aと、 TFT12aのドレイン電極に接続するドレイン引き出し配線 7aと、画素 電極 17aと、保持容量配線 18aとが設けられるとともに、画素電極 17aがコンタクトホ ール 1 la' l ibを介してドレイン引き出し配線 7aに接続され、かつ、保持容量配線 18 aから引き出された修正用配線 19aとドレイン引き出し配線 7aとが絶縁層を介して重 畳する重畳部 57aが設けられる。また、副画素 P2において、 TFT12bと、 TFT12b のドレイン電極に接続するドレイン引き出し配線 7bと、画素電極 17bと、保持容量配 線 18bと力設けられるとともに、上記画素電極 17bがコンタクトホール l lx' l lyを介し てドレイン引き出し配線 7bに接続され、かつ、保持容量配線 18bから引き出された修 正用配線 19bとドレイン引き出し配線 7bとが絶縁層を介して重畳する重畳部 57bが 設けられる。なお、 TFT12a ' 12bのゲート電極は、ともに走査信号線 16が兼ねてい る。
[0070] ここで、保持容量配線 18aは、画素電極 17aの、走査信号線 16の反対側にあって データ信号線 15と直角をなすエッジに重畳するように形成され、修正用配線 19aは 、保持容量配線 18aにおけるデータ信号線 15との交差部分近傍から、画素電極 17a 内に横 V字 (V字を 90度回転させた形状)を描くように引き出され、その端部が重畳 部 57aとなっている。また、保持容量配線 18bは、画素電極 17bの、走査信号線 16 の反対側にあってデータ信号線 15と直角をなすエッジに重畳するように形成され、 修正用配線 19bは、保持容量配線 18bにおけるデータ信号線 15との交差部分近傍 から、画素電極 17b内に横 V字 (V字を 90度回転させた形状)を描くように引き出され 、その端部が重畳部 57bとなっている。
[0071] 図 5のような構成は、マルチ画素構造と呼ばれる。このような 2以上の副画素により 画素を構成することで、画素欠陥が発生し修正を行っても、正常画素の割合の低下 が抑えられる。本構成によれば、例えば 37インチ 960 X 540ドットの表示装置の場合 、 1画素サィズは284 ！!1 854 )« 111でぁるが、 2つの副画素から構成すれば 1画素 サイズはその 2分の 1となり、正常画素の割合の低下を抑えることができる。
[0072] このマルチ画素構造が適用される場合には、副画素 Ρ1 ·Ρ2の輝度が互いに異なる ように駆動することが好ましい。こうすれば、 1つの画素内に明るい副画素および暗い 副画素の両方が存在するため、面積階調によって中間調を表現することができ、液 晶ディスプレイ画面の斜め視角における白浮きを改善できる。
[0073] このマルチ画素構成においては、 1つの画素 Ρに、互いに逆の位相の信号電圧が 印加される 2以上の保持容量配線（18a， 18b)が設けられる。そして、各保持容量配 線（18a' 18b)は、異なる副画素（P1 ·Ρ2)の画素電極（17a' 17b)と絶縁層を介して 重畳する。これにより、明るい副画素および暗い副画素を形成することができる。なお 、各保持容量配線（18a ' 18b)に印加される互いに逆の位相の信号電圧とは、複数 の副画素を有する画素にぉ ヽて、面積階調を操作するために用いられる Cs波形電 圧のことを意味し、ゲート信号のオフ後に、容量結合を行うタイミングで、ソース力 供 給されるドレイン信号電圧 (Vs)の突き上げに寄与する Cs波形電圧 (Cs極性が + )と 、 Vsの突き下げに寄与する Cs波形電圧 (Cs極性が—）との 2種類がある。このような マルチ画素構造 (面積階調技術）においては、 Cs波形電圧、 Cs容量及び液晶容量 の容量結合により、画素への実効電圧を副画素毎に変えて明 ·暗の副画素を形成さ せ、これらのマルチ駆動を実現することができる。なお、マルチ画素構造 (面積階調 技術）については、例えば、特開 2004— 62146号公報等に詳細が開示されている
[0074] なお、マルチ画素構造にする場合、例えば、明る!、副画素の面積が喑 、副画素の 面積と等しい 1 : 1画素分割構造や、明るい副画素の面積が暗い副画素の面積の 1Z 3である 1 : 3画素分割構造等が挙げられる。中でも、 1 : 3画素分割構造が液晶ディス プレイ画面の斜め視角における白浮き対策 (視野角改善)として特に有効である。 [0075] なお、明るい副画素を Pl、暗い副画素を P2として、暗い副画素 P2の TFT12bにて チャネルリークした場合は、明るい副画素 P1よりも比較的欠陥として認識されにくい。 したがって、明るい副画素 P1のみに修正用配線 19aとドレイン引き出し配線 7aとが 重なる部分 57aを設け (すなわち、図 5において、画素 P2には重畳部 57bを設けない )、欠陥画素修正を実施するようにしても構わない。こうすれば、画素欠陥修正工程を 削減でき、また、開口率の低下を抑えることもできる。
[0076] 本実施の形態では、アクティブマトリクス基板を図 6のように構成することも可能であ る。すなわち、修正用配線 19を画素電極 17のスリット 55に重なるように形成する。こ のように、画素電極スリット 55下に画素電極 17と異なる電位の修正用配線 19を配設 することで、スリット 55におけるフリンジフィールド効果がより効果的に発現し、液晶の 配向規制力が向上する。また、光漏れも防止できる。さらに、開口率に寄与しないスリ ット 55の下に遮光性の修正用配線 19を形成することで、修正用配線 19による開口 率低下を回避することができる。この場合、図 14のように、画素電極 17のスリット 55の できるだけ多くの部分の下 (好ましくはスリット 55の下すベて）に保持容量配線 18の 延伸部 21を設けておけば、一層効果的である。
[0077] さらに、図 6のように、ドレイン引き出し配線 7の（できるだけ多くの部分)を画素電極 17のスリット 55に重なるように形成することが好ましい。こうすれば、開口率に寄与し ない液晶分子配向制御用スリット 55の下に遮光性のドレイン引き出し配線 7を形成す ることで、ドレイン引き出し配線 7による開口率低下を回避することができる。また、光 漏れも防止できる。また、トランジスタ 12に動作不良が発生した場合に、ドレイン引き 出し配線 7を、液晶分子配向制御用スリット 55との重畳部分 (すなわち、上に画素電 極 17がない部分)で切断することが可能となり、切断工程が容易となる。
[0078] 本実施の形態では、アクティブマトリクス基板を図 8のように構成することも可能であ る。すなわち、コンタクト領域 C1 (のドレイン引き出し配線 7)に、図中上下方向を長手 方向とする長方形形状の剖り貫き部 5a (電極非形成領域)を設ける。そして、ドレイン 引き出し配線 7と画素電極 17との間に配される絶縁膜 (図示せず）に、上記剖り貫き 部 5aとその中程部分で略直角に交差する、図中左右方向を長手方向とする長方形 形状の穴を設ける。これにより、上記絶縁膜の穴がホール開口部となって、コンタクト ホール 11aが形成され、このコンタクトホール 11a内においてドレイン引き出し配線 7 と画素電極 17とが接続される。また、コンタクト領域 C2 (のドレイン引き出し配線 7)に 、図中左右方向を長手方向とする長方形形状の剖り貫き部 5b (電極非形成領域)を 設ける。そして、ドレイン引き出し配線 7と画素電極 17との間に配される絶縁膜 (図示 せず）に、上記剖り貫き部 5bとその中程部分で略直角に交差する、図中上下方向を 長手方向とする長方形形状の穴を設ける。これにより、上記絶縁膜の穴がホール開 口部となって、コンタクトホール l ibが形成され、このコンタクトホール l ib内において ドレイン引き出し配線 7と画素電極 17とが接続される。このように、光が透過しないド レイン引き出し配線 7に電極が形成されて 、な ヽ夸 !Jり貫き部 5a · 5b (光透過部）を設 けることで、光透過率（開口率）を向上させることができる。カロえて、コンタクトホール 1 1を、その開口部が上記剖り貫き部 5と交差する延伸形状となるように形成しているた め、製造工程 (フォトリソグラフ等)での位置ずれに強ぐ電極領域および画素電極間 のコンタクト面積の変動（減少）を回避あるいは大幅に抑えることができる。この図 8の 構成は、ドレイン引き出し配線 7のコンタクト領域力 画素電極 17のスリット 55や液晶 分子配向制御用突起（リブ)の下に形成しない（できない)場合に特に好適といえる。
[0079] 本実施の形態では、図 1に示すように、重畳部 57の形状を四角形としているがこれ に限定されない。例えば、円形、三角形、半円形、台形等であってもよい。すなわち、 修正用配線 19の一部力 ゲート絶縁膜 23を介してドレイン引き出し配線 7のパター ンに重なるように設けられ、少なくともレーザ照射用の領域が確保されていれば良い 。また、重畳部 57の配置場所も特に限定されるものではない。また、保持容量配線 1 8、修正用配線 19、あるいは保持容量配線延伸部 20の形成位置も上記した各構成 に限定されない。
[0080] 上記実施の形態で得られるアクティブマトリクス基板と、アクティブマトリクス基板の 各画素に対応するようにマトリクス状に設けられた赤、緑、青のうちのいずれか 1つの 着色層と、各着色層の間に設けられた遮光性のブラックマトリクス力 なるように形成 されたカラーフィルタ基板を貼り合わせ、液晶を注入 ·封止することで、液晶表示パネ ルが形成される（図 10参照)。この液晶パネルにドライバ (液晶駆動用 LSI)等を接続 し、偏光板やバックライトを装着することで本発明の液晶表示装置が形成される。 [0081] この液晶表示装置を適用したテレビジョン受信機について、図 11〜図 13を参照し ながら以下に説明する。
[0082] 図 11は、テレビジョン受信機用における液晶表示装置 601の回路ブロックである。
液晶表示装置 601は、図 11に示すように、 YZC分離回路 500、ビデオクロマ回路 5 01、 A/Dコンバータ 502、液晶コントローラ 503、液晶ノネル 504、バックライト駆動 回路 505、バックライト 506、マイコン 507、階調回路 508を備えた構成となっている。 上記構成の液晶表示装置 601において、まず、テレビ信号の入力映像信号は、 Ύ/ C分離回路 500に入力され、輝度信号と色信号に分離される。輝度信号と色信号は ビデオクロマ回路 501にて光の 3原色である、 R、 G、 Bに変換され、さらに、このアナ ログ RGB信号は AZDコンバータ 502により、デジタル RGB信号に変換され、液晶コ ントローラ 503に入力される。液晶パネル 504では液晶コントローラ 503からの RGB 信号が所定のタイミングで入力されると共に、階調回路 508からの RGBそれぞれの 階調電圧が供給され、画像が表示されることになる。これらの処理を含め、システム 全体の制御はマイコン 507が行うことになる。なお、映像信号として、テレビジョン放 送に基づく映像信号、カメラにより撮像された映像信号、インターネット回線を介して 供給される映像信号など、様々な映像信号に基づ 、て表示可能である。
[0083] さらに、本テレビジョン受像機は、図 12に示すように、チューナ部 600と液晶表示装 置 601を備えており、チューナ部 600はテレビジョン放送を受信して映像信号を出力 し、液晶表示装置 601はチューナ部 600から出力された映像信号に基づいて画像（ 映像)表示を行う。
[0084] また、本テレビジョン受信機は、例えば、図 13に示すように、液晶表示装置 601を 第 1筐体 301と第 2筐体 306とで包み込むようにして挟持した構成となっている。第 1 筐体 301は、液晶表示装置 601で表示される映像を透過させる開口部 301aが形成 されている。また、第 2筐体 306は、液晶表示装置 601の背面側を覆うものであり、該 液晶表示装置 601を操作するための操作用回路 305が設けられるとともに、下方に 支持用部材 308が取り付けられている。
[0085] 表示装置としては、図 11に示した液晶表示装置を適用できるが、有機 EL表示装置 などの他の表示装置でも適用可能である。 [0086] なお、本発明は液晶表示装置に限定されるものではなぐ例えば、カラーフィルタ 基板と、カラーフィルタ基板と対向するように本発明のアクティブマトリクス基板を配置 し、それら基板と基板との間に有機 EL層を配置することで有機 ELパネルとし、パネ ルの外部引き出し端子にドライバ等を接続することにより有機 EL表示装置を構成す ることも可能である。また、液晶表示装置や有機 EL表示装置以外であっても、ァクテ イブマトリクス基板で構成される表示装置であれば、本発明は適用可能である。 産業上の利用可能性
[0087] 本発明のアクティブマトリクス基板は、例えば液晶テレビに好適である。

Claims

請求の範囲
[1] トランジスタと、該トランジスタの一方の導通電極に接続する画素電極と、保持容量 配線とを備えたアクティブマトリクス基板であって、
上記トランジスタの一方の導通電極から引き出された引き出し配線と、上記保持容 量配線から引き出された修正用配線とを備え、該修正用配線は、絶縁層を介して上 記引き出し配線の一部と重なっていることを特徴とするアクティブマトリクス基板。
[2] 上記引き出し配線は、修正用配線と重畳する部分と一方の導通電極との間に形成 されるコンタクトホールによって上記画素電極に接続されていることを特徴とする請求 項 1に記載のアクティブマトリクス基板。
[3] 上記修正用配線の端部と上記引き出し配線の端部とが重なっていることを特徴とす る請求項 1に記載のアクティブマトリクス基板。
[4] 上記画素電極には切り欠き部が形成され、該切り欠き部の少なくとも一部力 上記 引き出し配線のコンタクトホールまでの部分と重なっていることを特徴とする請求項 2 記載のアクティブマトリクス基板。
[5] 上記切り欠き部は、画素電極のエッジ部分に形成されていることを特徴とする請求 項 4記載のアクティブマトリクス基板。
[6] ブラックマトリクスを有する対向基板との組み合わせが可能であり、
上記切り欠き部は、少なくともその一部が上記ブラックマトリクスと重畳するように形 成されていることを特徴とする請求項 4記載のアクティブマトリクス基板。
[7] 上記引き出し配線は、上記コンタクトホール内に、電極が形成されていない剖り貫き 部を有することを特徴とする請求項 2記載のアクティブマトリクス基板。
[8] 上記コンタクトホールの開口部は、上記剖り貫き部と交差する延伸形状であることを 特徴とする請求項 7記載のアクティブマトリクス基板。
[9] 上記保持容量配線は、トランジスタのもう一方の導通電極に接続するデータ信号線 に沿うように延伸しており、この延伸部分が上記画素電極のエッジと重畳していること を特徴とする請求項 1記載のアクティブマトリクス基板。
[10] 上記画素電極には、電極が形成されて!、な 、液晶分子配向制御用スリットが設け られ、 上記修正用配線の少なくとも一部力 上記液晶分子配向制御用スリットと重畳して いることを特徴とする請求項 1記載のアクティブマトリクス基板。
[11] 液晶分子配向制御用突起を有する対向基板との組み合わせが可能であり、
上記修正用配線は、少なくともその一部が上記液晶分子配向制御用突起と重畳す るように形成されて ヽることを特徴とする請求項 1記載のアクティブマトリクス基板。
[12] 上記画素電極には、電極が形成されて!、な 、液晶分子配向制御用スリットが設け られ、
上記引き出し配線の少なくとも一部が、上記液晶分子配向制御用スリットと重畳して いることを特徴とする請求項 1記載のアクティブマトリクス基板。
[13] 上記引き出し配線は、修正用配線に重畳する部分と一方の導通電極との間に形成 されるコンタクトホールによって上記画素電極に接続され、かつ、このコンタクトホール および上記一方の導通電極間において上記液晶分子配向制御用スリットと重畳する 部分を有していることを特徴とする請求項 12記載のアクティブマトリクス基板。
[14] 液晶分子配向制御用突起を有する対向基板との組み合わせが可能であり、
上記引き出し配線は、少なくともその一部が上記液晶分子配向制御用突起と重畳 するように形成されて ヽることを特徴とする請求項 1記載のアクティブマトリクス基板。
[15] 各画素領域に、第 1および第 2のトランジスタと、第 1のトランジスタの一方の導通電 極に接続する第 1の画素電極と、第 2のトランジスタの一方の導通電極に接続する第 2の画素電極と、第 1および第 2の保持容量配線とを備えたアクティブマトリクス基板 であって、
上記第 1のトランジスタの一方の導通電極から引き出された第 1の引き出し配線と、 上記第 1の保持容量配線力 引き出された第 1の修正用配線と、上記第 2のトランジ スタの一方の導通電極から引き出された第 2の引き出し配線と、上記第 2の保持容量 配線から引き出された第 2の修正用配線とを備え、
上記第 1の修正用配線は、絶縁層を介して上記第 1の引き出し配線の一部と重なり 、上記第 2の修正用配線は、絶縁層を介して上記第 2の引き出し配線の一部と重なつ て 、ることを特徴とするアクティブマトリクス基板。
[16] トランジスタと、該トランジスタの一方の導通電極に接続する画素電極と、保持容量 配線とを備えたアクティブマトリクス基板であって、
上記保持容量配線を延伸し、この保持容量配線の延伸部と上記引き出し配線とが 絶縁層を介して重畳する重畳部を設けることで、上記絶縁層の貫通による上記延伸 部および引き出し配線の接続を可能にしたことを特徴とするアクティブマトリクス基板
[17] 請求項 1から 16のいずれ力 1項に記載のアクティブマトリクス基板を備えることを特 徴とする表示装置。
[18] 請求項 17に記載の表示装置と、テレビジョン放送を受信するチューナ部とを備えた テレビジョン受像機。
[19] トランジスタと、該トランジスタの一方の導通電極に接続する画素電極と、保持容量 配線とを備えたアクティブマトリクス基板の欠陥を修正する、アクティブマトリクス基板 の欠陥修正方法であって、
上記トランジスタの一方の導通電極に接続する弓 Iき出し配線を形成するとともに、 上記保持容量配線ある 、はこれに接続する修正用配線を、上記引き出し配線の一 部と絶縁層を介して重畳するように形成し、かつ、上記引き出し配線をコンタクトホー ルによって画素電極に接続しておき、
上記トランジスタに動作不良が発生した場合には、上記絶縁層を貫通させて引き出 し配線および保持容量配線を接続するとともに、この引き出し配線を上記一方の導 通電極およびコンタクトホール間にて断線させることを特徴とするアクティブマトリクス 基板の欠陥修正方法。
[20] 上記断線を、画素電極のエッジ部分と重畳する位置で行うことを特徴とする請求項
19記載のアクティブマトリクス基板の欠陥修正方法。
[21] 画素電極に、上記断線を行う箇所と重畳する切り欠き部を形成しておくことを特徴と する請求項 19記載のアクティブマトリクス基板の欠陥修正方法。
[22] 上記画素電極に、電極が形成されて!、な 、液晶分子配向制御用スリットが設けら れる場合に、上記断線を行う箇所力 Sこの液晶分子配向制御用スリットと重畳するよう に上記引き出し配線を形成しておくことを特徴とする請求項 19記載のアクティブマト リクス基板の欠陥修正方法。
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