WO2007034542A1 - 半導体装置 - Google Patents

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WO2007034542A1
WO2007034542A1 PCT/JP2005/017352 JP2005017352W WO2007034542A1 WO 2007034542 A1 WO2007034542 A1 WO 2007034542A1 JP 2005017352 W JP2005017352 W JP 2005017352W WO 2007034542 A1 WO2007034542 A1 WO 2007034542A1
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temperature
semiconductor device
voltage
pulse
node
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PCT/JP2005/017352
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Kenichi Osada
Naoki Kitai
Takayuki Kawahara
Kazumasa Yanagisawa
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Renesas Technology Corp.
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Definitions

  • the present invention relates to a semiconductor device, and more particularly to a semiconductor device such as a system LSI (microcomputer or the like) having an on-chip memory or a single nonvolatile memory.
  • a semiconductor device such as a system LSI (microcomputer or the like) having an on-chip memory or a single nonvolatile memory.
  • phase change memory is described in Non-Patent Document 1 and Patent Documents 1 and 2.
  • Non-Patent Document 1 in a phase change memory, information is stored by utilizing the fact that a phase change element called a chalcogenide material has different resistance depending on the state. Rewriting of the phase change element is performed by causing a current to flow through the phase change element to generate heat.
  • the reset operation is an operation to bring the phase change element to a high resistance state (amorphous state) by keeping it at a relatively high temperature.
  • the set operation is an operation in which the phase change element is brought into a low resistance state (crystalline state) by maintaining a relatively low temperature for a sufficient period. Note that reading of the phase change element is performed by passing a current in a range where the state of the phase change element is not changed and identifying the high resistance Z and low resistance.
  • Patent Document 1 describes a method of performing a set operation by first maintaining a phase change element at a relatively high temperature and then gradually lowering the phase change element to a relatively low temperature.
  • Patent Document 2 describes a method of changing the write condition and the read condition depending on the outside air temperature.
  • the necessary set current and reset current vary depending on the outside air temperature. If the set current is fixed to the maximum value, malfunctions are reset by the set current depending on the outside air temperature, and the operation margin is reduced. It has been pointed out that it will disappear. It has also been pointed out that if the reset current is fixed at the maximum value, an over-reset may occur depending on the outside air temperature.
  • Non-Patent Document 1 “2002 IEEE International Solid-State Circuits Conference, Digest” of Tecnnical Papers), p. 202-203
  • Patent Document 1 U.S. Patent No. 6487113
  • Patent Document 2 US Patent Application Publication No. 2004Z0151023
  • the condition for keeping the phase change element at a relatively high temperature is that the applied current which is no problem under almost the same write condition as at the time of resetting is hardly affected by the outside air, and the operation margin is wide.
  • the optimal voltage and current conditions change depending on the outside air temperature when the temperature is kept relatively low. Therefore, it is possible to widen the operating margin by performing temperature correction with attention paid at this time.
  • a method for performing temperature correction for example, a method using a phase change element as a temperature sensor as shown in Patent Document 2 is conceivable. Then, since the phase change element is required to change its resistance value depending on temperature, it must be in an amorphous state. Is desirable. However, since this state is not a stable state, the characteristics of the temperature sensor itself change with the passage of time, and there is a concern that this error may reduce the operating margin.
  • a semiconductor device has a storage element that is in a crystalline state by a set operation and is in a amorphous state by a reset operation, and various inputs for performing a set operation, a reset operation, and a read operation on the storage element. It has an output circuit. Then, during the set operation, after applying the first pulse to the memory element, the second pulse is continuously applied, and the second pulse is changed depending on the temperature of the outside air.
  • the operation margin which is the difference between the write current value (voltage value) associated with the set operation and the write current value (voltage value) associated with the reset operation, is improved. The decrease due to temperature dependence can be suppressed by adding temperature correction to the second pulse.
  • the configuration as described above has a temperature characteristic in which the voltage value of the second pulse is negative with respect to the temperature when the first and second pulses are voltage pulses. It becomes. The same applies when a current pulse is used instead of a voltage pulse. Furthermore, instead of changing the voltage value of the second pulse, it is also possible to change the pulse width or change the falling speed (slope) of the first pulse.
  • the circuit that generates the voltage value is not a MOS transistor that uses a temperature-dependent resistor element. It is better to use a method that uses the temperature characteristics of the transistor. As a result, a voltage value depending on temperature can be stably supplied with high accuracy over time.
  • the semiconductor device further includes a verify operation in addition to the configuration including the set operation, the reset operation, and the read operation as described above.
  • This verify operation is performed after the reset operation and is performed in order to determine the resistance value of the memory element accompanying the reset operation.
  • This verify operation is performed, for example, by obtaining a voltage level or a current level corresponding to the resistance value of the memory element by applying a voltage or a current to the memory element, and comparing this level with the determination reference level. .
  • the above-described temperature correction is added to the determination reference level.
  • the resistance value of the memory element that accompanies the reset operation has temperature dependence, a resistance value that differs for each temperature is obtained by performing the verify operation with temperature correction as described above. It can be used as a criterion. As a result, the resistance value of the memory element at the time of reset can be controlled so that it does not fall below the resistance value specified at any temperature, so that the operating margin associated with the reset operation is improved.
  • the read operation is performed in the same manner as the verify operation. It is desirable that no temperature correction is applied to the determination reference level in the read operation. In other words, since the resistance value of the memory element at the time of resetting may change (decrease) with time, it is desirable to ensure a large determination operation margin when determining the reset side. If the judgment reference level in the read operation is made constant regardless of the temperature, this judgment operation margin can be secured.
  • FIG. 1 is a schematic diagram showing an example of the configuration of a memory array in a semiconductor device according to an embodiment of the present invention.
  • FIG. 3 is a waveform diagram illustrating an example of a write operation method for the storage element of FIG.
  • FIG. 2 is a circuit diagram showing an example of the configuration of the memory cell in the semiconductor device of FIG. , (A), and (b) show different configuration examples.
  • FIG. 3 is a waveform diagram illustrating an example of a writing operation method for the storage element of FIG. [4]
  • FIG. 4 is a waveform diagram showing an example of the operation of the semiconductor device of FIG.
  • FIG. 5 is a circuit diagram showing an example of a circuit for generating various voltages used in the semiconductor device of FIG.
  • FIG. 6 is a circuit diagram illustrating an example of a control signal generation circuit in the circuit example of FIG. 5. [7] FIG. 6 is a diagram illustrating the characteristics of the transistors used in FIG.
  • FIG. 6 is a diagram illustrating a voltage generated by the power supply circuit of FIG.
  • FIG. 10 is a graph showing an example of the resistance value in each state of the memory element and its temperature characteristic in the semiconductor device according to one embodiment of the present invention.
  • FIG. 11 is a schematic view showing another example of the memory array configuration in the semiconductor device according to one embodiment of the present invention.
  • FIG. 12 is a waveform diagram showing an example of the operation of the semiconductor device of FIG.
  • ⁇ 13] is a circuit diagram showing an example of a circuit for generating various voltages used in the semiconductor device of FIG. 11
  • ⁇ 14] is a circuit diagram showing an example of the configuration of each reference voltage generating circuit in the power supply circuit of FIG. .
  • FIG. 15 is a diagram showing the characteristics of the transistor used in FIG.
  • FIG. 16 is a diagram showing a voltage generated by the power supply circuit of FIG.
  • FIG. 17 is an explanatory diagram of a read operation margin in the semiconductor device of FIG. 11.
  • FIG. 18 is a layout diagram showing an example in which the semiconductor device of one embodiment of the present invention is applied to a system LSI (SOC).
  • SOC system LSI
  • FIG. 19 is a schematic diagram showing an example of the configuration of a memory array that realizes the operation waveform of FIG. 9 (a).
  • FIG. 20 is a schematic diagram showing an example of the configuration of a memory array that realizes the operation waveform of FIG. 9 (b).
  • FIG. 21 is a schematic diagram showing an example of the configuration of the memory array that realizes the operation waveform of FIG. 9 (c).
  • FIG. 22 shows an example of the configuration of the memory array that realizes the operation waveform of FIG. 9 (e).
  • FIG. 1 is a schematic view of the best mode for carrying out the invention
  • each functional block of the embodiment are not particularly limited, but are formed on a single semiconductor substrate such as a single crystal silicon by a known integrated circuit technology such as CMOS (complementary MOS transistor). Is done.
  • CMOS complementary MOS transistor
  • the PMOS transistor is distinguished from the NMOS transistor by adding a circle symbol to the gate.
  • the connection of the substrate potential of the MOS transistor is not specified, but the connection method is not particularly limited as long as the MOS transistor can operate normally.
  • the signal low level is set to “L” or “0”, and the high level is set to “H” or “1”.
  • FIG. 1 is a schematic diagram showing an example of the configuration of a memory array in a semiconductor device according to an embodiment of the present invention.
  • FIG. 2 is a circuit diagram showing an example of the configuration of the memory cell in the semiconductor device of FIG. 1, and (a) and (b) show different configuration examples.
  • FIG. 3 is a waveform diagram illustrating an example of a write operation method for the storage element of FIG.
  • the memory array ARRAY of FIG. 1 is mounted on a microcomputer or the like as on-chip memory, or mounted on a single nonvolatile memory.
  • the memory cell array MEM—ARY is composed of a plurality of word lines WL and a plurality of bit lines BL, and a memory cell CELL is connected to the intersection of the word lines WL and the bit lines BL.
  • Each memory cell CELL is illustrated as a memory cell CELL00!
  • the node N1 is connected to the word line WL
  • the node N2 is connected to the bit line BL
  • the node N3 is connected to the source line SL (here, the ground voltage). Yes.
  • Each of the memory cells CELL is composed of an N-channel MOS transistor MNOO and a memory element PCMOO as shown in FIGS. 2 (a) and 2 (b).
  • Fig. 2 (a) shows a configuration in which one end of the memory element PCM00 is connected to N3 (ground voltage), and Fig. 2 (b) shows that one end of the memory element PCM00 is connected to node N2 (bit line). It becomes the configuration connected to.
  • the memory element PCM00 is an element called, for example, a phase change element, and is characterized by, for example, a low resistance of about 10 k ⁇ in the crystalline state and a resistance, and a high resistance of 100 k ⁇ or more in the amorphous state. Element.
  • the storage element PCM00 can change its state by the temperature applied to the storage element. Specifically, as shown in Fig. 3, a high temperature is added to the memory element to melt it, and then the amorphous state is obtained by a reset operation (Reset) that rapidly cools, and a crystal is obtained by a set operation (Set) that applies a low temperature for a relatively long time. State (this is called the current control mode).
  • Reset reset operation
  • Set set operation
  • the word line WL is connected to the gate electrode of the N-channel MOS transistor MNOO via the node N1, so that the MNOO is turned on when the WL is selected and turned off when the WL is not selected. Be controlled.
  • the memory cell of this embodiment reads information according to the resistance value of the storage element PCMO 0, in other words, the magnitude of the current value flowing through the bit line BL force source line SL. Therefore, even if one terminal of phase change element PCMOO is connected to the ground voltage via node S3 as shown in Fig. 2 (a), one terminal of PCMOO is connected to the node as shown in Fig. 2 (b). It may be connected to the bit line via N2.
  • the memory cell shown in FIG. 2 (b) is used unless otherwise specified.
  • a word driver circuit is connected to the word line WL.
  • the word driver circuits are arranged in rows to form a word driver array WD ARY. Decor
  • the X circuit address XADD is input to the decoder circuit ADEC, and the word driver circuit selects one word line WL by the output of the decoder circuit ADEC.
  • a read precharge circuit PCR is connected to the bit line BL.
  • Read precharge circuits PCR are arranged in rows to form a precharge circuit array PC-ARY.
  • the precharge circuit PCRO is composed of a P-channel MOS transistor MP20, a bit line for the drain electrode, a BLO power gate electrode, a precharge signal PCO for the gate electrode, and a read electrode for the source electrode.
  • Each power supply potential line Vread is connected.
  • every other read precharge circuit PCR is connected to precharge signals (PCO, PCI).
  • a column selection circuit YS is further connected to the bit line BL.
  • the column selection circuits YS are arranged in rows to form a column selection circuit array YS-ARY.
  • the column selection circuit YSO is composed of P-channel MOS transistors (MP30, MP31), and the drain electrode of the P-channel MOS transistor MP30 has a bit line BLO and the gate electrode thereof.
  • Control signal YSRO force The read amplifier circuit RAMP 0 is connected to the source electrode.
  • the drain electrode of the P-channel MOS transistor MP31 is connected to the bit line BLO power gate electrode, the control signal YSWO power, and the write amplifier circuit WAMPO to the source electrode.
  • the column selection circuit YS is connected to every other control signal line (YSRO or YSR1, and YSWO or YSW1). Therefore, every other bit line BL read or written in parallel is controlled. That is, a memory cell adjacent to a memory cell that is performing a read operation or a write operation is always in a non-selected state. As a result, every other memory cell that generates heat can be prevented, and heat can be prevented from being generated locally, and stable operation of the semiconductor device can be improved.
  • the precharge signal PC and the control signals YSR and YSW are generated via the control circuit CNTL based on the Y system address YADD.
  • the read amplifier circuit RAMP amplifies the data on the bit line BL and outputs the amplified data to the data bus RDATA.
  • the write amplifier circuit WAMP receives the data bus WDATA and supplies an appropriate write voltage to the bit line BL.
  • Read amplifier circuit RAMP and write amplifier circuit WAMP are arranged in rows in an amplifier array A. MP—Opens ARY.
  • the write amplifier circuit WAMPO includes a P-channel MOS transistor MP40 that supplies a reset voltage Vreset to the bit line BL, a P-channel MOS transistor MP41 that supplies a set voltage Vset to the bit line BL, and a P-channel M
  • the control circuit WCON is configured to control the gate electrodes (Creset, Cset) of the OS transistors (MP40, MP41) based on the value of the data bus WDA TAO.
  • FIG. 4 is a waveform diagram showing an example of the operation of the semiconductor device of FIG. In Fig. 4, the voltage of the bit line BL0 is enlarged for easy viewing.
  • data “1” is written to memory cell CELL00 and then read, and then data “0” is written and read.
  • Data '1' means that the phase change element is reset and the resistance value is between 100k ⁇ and 1 ⁇ .
  • Data “0” means that the phase change element is set and the resistance value is set to lk ⁇ to 10 k ⁇ .
  • address ADD is divided into an X system address XADD input to the decoder circuit ADEC and a Y system address YADD input to the control circuit CNTL.
  • the X-system address is decoded by the decoder circuit ADEC, and one selected word line WL transits from 'L' to 'H'.
  • Y system address YADD becomes a signal (YSW, YSR) for selecting a column decoded by control circuit CNTL.
  • the write control signal YSW0 is selected, and YSW0 transitions from 'H' to 'L'.
  • the write data WDATA0 is input to the write amplifier circuit WAMP0, and the WAMP0 supplies a corresponding voltage to the bit line BL0 according to whether the WDATA0 force 0 “force” 1 ”.
  • MP40 is turned on and voltage Vreset is supplied to bit line BL0.
  • the word line WL0 is turned off and the write operation is terminated.
  • the read operation from the memory cell CELL00 is made READ! /, And the word line WL0 and the control signal YSR0 are selected by the address ADD. Note that word line WL0 is selected.
  • the precharge control signal PCO is changed from “H” to “L”, and the bit line BLO is precharged to the read voltage Vread in advance.
  • Vread is a voltage that can be read without destroying the memory element, so it is usually smaller than Vse.
  • control signal PCO is changed from “L” to “ ⁇ ”, and the charge of the bit line BLO is discharged to the source line SL (here, the ground voltage) through the memory cell CEL LOO.
  • the memory element PCM of the memory cell CE LLOO is in a reset state and its resistance is high, for example, 10 (3 ⁇ 4 ⁇ to 1 ⁇ ), the voltage of the bit line BLO hardly changes.
  • the read amplifier circuit RAMP uses this voltage. Amplifies and outputs “1” to the data bus RDATAO.
  • the address ADD and the write data WDATAO are input to the SET operation SET and the word line WLO and the control signal YSWO are selected.
  • the write amplifier circuit WAMPO power the voltage Vreset is supplied to the bit line BLO. Since Vreset needs to melt the memory element, it is usually higher than voltage Vset. After a voltage is applied for a sufficient period (Treset) during which the storage element is melted, Vset is supplied to the bit line BLO. The melted memory element is gradually cooled and crystallized by the Vset voltage. The optimum temperature for crystallization varies depending on the characteristics of the device, but is about 300 ° C, for example.
  • the temperature of the storage element depends on the electric power generated by itself and the temperature of the outside air.
  • the difference between the crystallization temperature and the crystallization temperature is 150 ° C.
  • the difference is 350 ° C, and the temperature difference is more than doubled. Therefore, the power required to reach the crystallization temperature is more than doubled.
  • Vset is higher than that at room temperature (TR)
  • TL room temperature
  • Vreset is a voltage for melting the element, and the melting temperature is very high compared to the outside air temperature, for example, 600 ° C. Therefore, the voltage depends on the outside air temperature like Vset. There is no need to change. Since Vreset is usually a high voltage, if this voltage is changed depending on the temperature as in Patent Document 2 of the prior art, for example, the MOS transistor is reversed. There is a risk that the need to increase the pressure resistance of the device may arise. Therefore, it is desirable not to provide temperature correction for Vreset.
  • the read operation from the memory cell CELLOO is made READ! /, And the word line WLO and the control signal YSRO are selected by the address ADD.
  • the bit line BLO is precharged to the read voltage Vread in advance by changing the precharge control signal PCO from 'H' to 'L' before the word line WLO is selected.
  • the control signal PCO is changed from “L” to “H”, and the charge of the bit line BLO is discharged to the ground voltage via the memory cell CELLOO.
  • the memory element of the memory cell CELLOO is in a set state and its resistance is low, for example, 10 kQ to lk Q, the voltage of the bit line BLO is lowered.
  • the read amplifier circuit RAMPO amplifies this voltage and outputs “0” to the data bus RDATAO.
  • Vreset is 1.5 V
  • Vset is 1.
  • Vread is 0.5 V
  • Vset varies the voltage according to the temperature of the outside air.
  • FIG. 5 is a circuit diagram showing an example of a circuit for generating various voltages used in the semiconductor device of FIG.
  • the voltage has a magnitude relationship of VDD> Vreset> Vset> Vread.
  • a power supply circuit that generates the reset voltage Vreset and the set voltage Vset from the power supply voltage VDD will be described in detail.
  • the power supply circuit VGEN includes, for example, a reset power supply circuit REG—RESET, a set power supply circuit REG—SET, a reset reference voltage generation circuit VRESET—REF, and a set reference voltage generation circuit VSET—REF.
  • Reset power supply circuit REG—RESET is composed of a comparator CMP 0 and a P-channel MOS transistor MP52. Then, the reset reference voltage Vreset—ref and the reset voltage Vreset are compared by the comparator CMPO, and based on this result, the gate electrode of the P-channel MOS transistor MP52 is controlled to supply a stable reset voltage Vreset. .
  • Set power supply circuit REG_SET3 ⁇ 4 Similarly, set reference Voltage Vset—Ref and set voltage Vset are compared by comparator CMP1, and based on this result, the gate electrode of P-channel MOS transistor MP54 is controlled to supply stable set voltage Vset.
  • Reset reference voltage generation circuit VRESET is a voltage generator that generates N-channel MOS transistors (MN53, MN54, MN55) and P-channel MOS transistors MP51 that supply a constant current II regardless of temperature. It consists of channel type MOS transistors (MN50, MN51, MN52) and depletion MOS transistors (DM10, DM11, DM12).
  • Figure 7 shows the gate voltage dependence of the drain current of the N-channel MOS transistor and depletion MOS transistor.
  • the depletion MOS transistor DMOS has a threshold value set lower than that of the N-channel MOS transistor NMOS, and the gate voltage difference when the current II flows is Vrl.
  • VRESET-REF in Figure 5 is a circuit that triples this Vrl, and a voltage that is three times Vrl is output to Vreset-ref.
  • Signal VNI1 is controlled so that current II flows through the gate electrode of the N-channel MOS transistor (MN53, MN54, MN55). Control is performed so that current II flows through the gate electrode of the P-channel MOS transistor MP51.
  • Signal VPI1 is connected to each other.
  • the set reference voltage generation circuit VSET—REF has almost the same circuit configuration as VRESET—REF, but N-channel MOS transistors (MN58, MN59) and P-channel MOS transistors MP53 have temperature characteristics. It is controlled by control signals (VNI2, VPI2) to supply the provided current 12. As shown in FIG. 7, the current 12 is set to a higher value at a high temperature (TH) than at a low temperature (TL). The gate electrode potential difference when the current 12 flows through the N-channel MOS transistor and the depletion MOS transistor at high temperature (TH) is Vr2. At low temperature (TL), Vrl is a large value. As a result, the set reference voltage Vset—ref is 2 times Vrl at low temperature (TL) and 2 times Vr2 at high temperature (T H).
  • FIG. 6 is a circuit diagram showing an example of a circuit for generating the control signals (VNI1, VPI1, VNI2, VPI2) in the circuit example of FIG.
  • N-channel MOS transistor MN60 has a gate length and gate width set so that current I 2 flows.
  • the gate length and width of M15 are set so that current II flows.
  • 12 is the main component of off-current
  • II is the main component of on-current. For this reason, 12 has a large temperature dependency (with positive temperature characteristics), and II has a small temperature dependency.
  • control signals (gate voltages) VNI1 and VPI1 for supplying such current II to the circuit of FIG. 5 are connected to the N-channel MOS transistor MN63 and the P-channel MOS transistor MP63 of FIG. Generated by.
  • control signal (gate voltage) VNI2 and VPI2 forces for passing the current 12 are generated by the N-channel MOS transistor MN61 and the P-channel MOS transistor MP61 in FIG.
  • Vreset becomes constant regardless of temperature as shown in FIG. 8, and Vset becomes a small value at high temperature.
  • a reset power supply circuit REG-RESET is provided to supply a stable Vreset.
  • the power supply voltage VDD can also be used. It is.
  • the circuit area required by the Vreset generation circuit can be reduced.
  • Vreset does not particularly require high-precision voltage adjustment depending on temperature unlike Vset, and therefore, a reference voltage may be generated by a general circuit such as a bandgap reference circuit.
  • Vset As described in FIG. 5 and FIG. 6, a method of generating a reference voltage Vset—ref (and set voltage Vset) having temperature characteristics using the characteristics of the MOS transistor is used. Yes.
  • Vset a method of generating a reference voltage Vset—ref (and set voltage Vset) having temperature characteristics using the characteristics of the MOS transistor is used. Yes.
  • this method it is possible to always stably generate a high-accuracy voltage having temperature dependence that eliminates errors due to changes over time. As a result, a write operation margin between the set operation and the reset operation can always be secured stably.
  • the resistance value of the phase change element as in Patent Document 2 of the prior art, for example, since the resistance value needs to be temperature-dependent, as shown in FIG. State) phase change element. However, this state is expected to approach the crystalline state with the passage of time, and the accuracy may decrease with time, and the operating margin may decrease.
  • Vset is first applied after Vreset is applied, and this Vset is applied to this Vset.
  • a method of adding temperature correction has been described.
  • a method different from that shown in Fig. 1 for expanding the operating margin in the slow cooling mode will be described.
  • FIG. 9 shows various methods for controlling the slow cooling mode depending on the outside air temperature in the semiconductor device according to the embodiment of the present invention.
  • (A) to (e) FIG. 6 is a waveform diagram showing an example of operation waveforms in different systems.
  • Fig. 9 (a) is a method for controlling the falling speed of the bit line BL, and crystallization is performed by slowing the falling speed when the outside air temperature is low (TL) compared to when the outside temperature is high (TH).
  • the inside temperature is controlled to be constant regardless of the outside air temperature.
  • FIG. 19 is a schematic diagram showing an example of the configuration of a memory array that realizes the operation waveforms of FIG. 9 (a).
  • the memory array ARRAY9a shown in FIG. 19 is different from the configuration of FIG. 1 in the write amplifier circuit WAMP0.
  • the voltage (current) of the bit line BL applied by the initial reset is gradually connected to the ground voltage via the P-channel MOS transistor MP 99, thereby gradually.
  • the configuration can be reduced.
  • the MP99 is controlled by a control signal C-Vset having the same temperature characteristics as the gate voltage set of MP99.
  • the voltage (current) force S of the bit line BL is reduced as the temperature (TH) is increased.
  • Fig. 9 (b) is a method for controlling the voltage of the word line.
  • the temperature during crystallization is increased by increasing the voltage when the outside air temperature is low (TL) compared to when the outside air temperature is high (TH). It is controlled to be constant without depending on the temperature.
  • TL outside air temperature
  • TH outside air temperature
  • FIG. 20 is a schematic diagram showing an example of the configuration of a memory array that realizes the operation waveforms of FIG. 9 (b).
  • the memory array ARRAY9b shown in FIG. 20 is different from the configuration of FIG. 1 in the word driver array WD-ARY and the write amplifier circuit WAMP0.
  • the word driver WD0 in the WD-ARY can generate two levels of voltage without including the MOS transistor for applying Vset in the WAMP0. That is, in WD0, the voltage of the word line WL0 in the initial reset stage is applied through the P-channel MOS transistor MP100, and then the second stage WLO voltage is P Applied through channel type MOS transistor MP101. At this time, the source voltage of the MP101 is the power supply voltage V—Vset, which has the same temperature characteristics as Vset. Will be applied.
  • Fig. 9 (c) shows a method for controlling the voltage of the source line SL.
  • the temperature during crystallization is reduced by lowering the voltage when the outside air temperature is low (TL) compared to when the outside temperature is high (TH). Is controlled to be constant regardless of the outside air temperature.
  • TL the voltage when the outside air temperature is low
  • TH the outside temperature is high
  • FIG. 21 is a schematic diagram showing an example of the configuration of a memory array that realizes the operation waveforms of FIG. 9 (c).
  • the memory array ARRAY9c shown in FIG. 21 differs from the configuration of FIG. 1 in its word driver array WD-ARY and write amplifier circuit WAMPO.
  • a MOS transistor that applies Vset is not provided in WAMPO, but a word driver WDO and a source driver SDO each including an inverter circuit are provided in WDARY.
  • This SDO is configured to output the power supply voltage V-IVset, which has a temperature characteristic opposite to that of Vset described in Fig. 8 etc., to the source line SLO.
  • V-IVset which has a temperature characteristic opposite to that of Vset described in Fig. 8 etc.
  • Fig. 9 (d) is a method for controlling the current flowing through the element, and flows to the bit line by lowering the voltage of the control signal Cset when the outside air temperature is low (TL) compared to when it is high (TH).
  • the current IBL is increased and the temperature during crystallization is controlled to be constant regardless of the outside temperature.
  • the voltage of the control signal Cset may be a voltage having a temperature characteristic opposite to that of Vset described in FIG.
  • FIG. 9 (e) shows a method in which the melted element is crystallized by the residual heat by increasing the melting time and warming the periphery of the element, and the temperature is lower (TL) than when the outside temperature is high (TH). ), The surroundings of the device are warmed by increasing the pulse width, and the temperature during crystallization after the pulse application is controlled to be constant without depending on the outside air temperature.
  • FIG. 22 is a schematic diagram showing an example of the configuration of a memory array that realizes the operation waveforms of FIG. 9 (e).
  • the memory array ARRAY9e shown in FIG. 22 is different from the configuration of FIG. 1 in its write amplifier circuit WAMPO.
  • FIG. 10 is a graph showing an example of the resistance value in each state of the memory element and its temperature characteristic in the semiconductor device according to one embodiment of the present invention.
  • the resistance value of the phase change element that serves as the memory element has a temperature dependency.
  • the resistance value in the reset state has a temperature dependency of one digit Z100 ° C.
  • the resistance value in the set state has almost no temperature dependence.
  • the target value of the reset resistance is set to 100 k ⁇ or more, for example, and the target value of the set resistance is set to 10 k ⁇ or less.
  • the resistance value of one element is 1 ⁇ ⁇ (R3) and the resistance value of another element is 100k due to writing variations. Assume ⁇ (R1).
  • the resistance value of the R1 and R3 elements decreases when they reach a high temperature (TH) (for example, 95 ° C).
  • TH high temperature
  • the element of R3 becomes R4 close to 100k ⁇ , but this is within the target value range, so there is no problem.
  • the element with the force R1 is smaller than 100 k ⁇ and becomes R2, which falls outside the target value range.
  • writing may be performed so that the resistance becomes 3 ⁇ 43, that is, greater than 1 ⁇ ⁇ ⁇ ⁇ at any temperature.
  • TH high temperatures
  • the target is always 100 k ⁇ or more and the target can be achieved.
  • a device with a resistance of 1 M ⁇ at a high temperature (TH) has a low temperature (TL ) Has a resistance of 10 ⁇ , which is much more excessive than a low temperature (TL) of 1 ⁇ .
  • the target resistance value to be written is 1 ⁇ or more at low temperatures (TL) and 100 k ⁇ at high temperatures (TH). If this method is used, the element written at low temperature will be 100k ⁇ or higher at the high temperature, and the target resistance will be achieved. Even when the element written at high temperature (TH) is further increased in resistance at low temperature (TL), it becomes 100k ⁇ or more and becomes the target resistance value.
  • FIG. 11 is a schematic diagram showing another example of the memory array configuration in the semiconductor device according to one embodiment of the present invention.
  • the memory array ARRY1 shown in FIG. 11 has a detailed configuration of an example of the read amplifier circuit RAMP with respect to FIG.
  • the read amplifier circuit RAMP0 includes a sense amplifier circuit S A and P-channel MOS transistors (MP 42 and MP43).
  • the P-channel MOS transistor MP42 is a transistor that supplies the reference voltage Vref to the sense amplifier circuit SA during normal reading, and is controlled by a control signal CR.
  • the P-channel MOS transistor MP43 is a transistor that supplies the reference voltage Vref-verify to the sense amplifier circuit SA during verification, and is controlled by the control signal CV.
  • the sense amplifier activation signal SA—EN is connected to the sense amplifier circuit SA.
  • FIG. 12 is a waveform diagram showing an example of the operation of the semiconductor device of FIG. Since the reset and set operations are the same as those in Figure 4, the verify operation VERIFY and read operation READ will be described in detail.
  • FIG. 12 illustrates a case where data “1” is written to the memory cell CELL00, then verification is performed, normal reading is performed, data “0” is further written, and normal reading is performed.
  • data '1' Is to reset the phase change element and set the resistance to 100k ⁇ to 1M ⁇ .
  • Data '0' means that the phase change element is set and the resistance value is lk ⁇ to 10k ⁇ .
  • the same word line WLO and the control signal YSRO are selected and the value written in the memory cell CE LLOO Is verified.
  • the precharge control signal PCO is changed from “H” to “L” before the word line WLO is selected, and the bit line BLO is precharged to the read voltage Vread in advance.
  • the control signal PCO is changed from “L” to “H”, and the charge of the bit line BLO is discharged to the ground voltage via the memory cell CELLOO.
  • the memory element of the memory cell CELLOO is in a reset state. Therefore, the reference voltage Vref_verify (TH) can be detected without any problem if the resistance is higher than lOOkQ at high temperature (TH), and is supplied to the sense amplifier circuit SA by the amplifier activation signal SA-EN.
  • the sense amplifier circuit SA is activated. As shown in Figure 12, if the potential of the bit line BL0 is higher than the reference voltage Vref—verify (TH), the reset has been performed correctly. In this case, data '1' amplified by SA is output to RD ATA0, and it is determined that verification is completed by this value.
  • the target resistance value at each temperature can be realized. This makes it possible to secure an operating margin with respect to temperature.
  • a set operation SET is performed, and then a read operation is performed.
  • the precharge signal PCO is changed from “H” to “L”, and the bit line BLO is precharged to the read voltage Vread in advance.
  • the control signal PCO is changed from “L” to “H”, and the charge of the bit line BLO is discharged to the ground voltage via the memory cell CELLOO.
  • the memory element of the memory cell CELLOO is in a set state, and a reference voltage Vref that does not depend on the temperature of the outside air is supplied to the sense amplifier SA.
  • FIG. 13 is a circuit diagram showing an example of a circuit for generating various voltages used in the semiconductor device of FIG.
  • the voltage has a magnitude relationship of ⁇ 00> ⁇ 561;> ⁇ 561;> ⁇ & (1> ⁇ ; [.
  • the power supply circuit VGEN1 shown in FIG. 13 is different from the power supply circuit VGEN in FIG.
  • Read power supply circuit REG—READ, reference power supply circuit REG—REF, reference power supply circuit during verification REG—REF—VERIFY, read reference voltage generation circuit VREAD—REF, reference reference voltage generation circuit VREF—REF, during verification Reference reference voltage generator circuit VREF—VERIFY—REF is added.
  • the read power supply circuit REG-READ is composed of a comparator CMP2 and a P-channel MOS transistor MP72, and supplies a read voltage Vread based on a read reference voltage Vread-ref.
  • the reference power supply circuit REG—REF consists of a comparator CMP3 and a P-channel MOS transistor MP73, and supplies the reference voltage Vref based on the reference reference voltage Vref—ref.
  • Reference power supply circuit during verification REG REF VERIF Y is composed of comparator CMP4 and ⁇ channel MOS transistor ⁇ ⁇ ⁇ ⁇ ⁇ ⁇ 74, and supplies reference voltage Vref-verify during verification based on reference reference voltage Vref-verify-ref during verification.
  • FIG. 14 is a circuit diagram showing an example of the configuration of each reference voltage generation circuit in the power supply circuit of FIG.
  • Reset reference voltage generator circuit VRESET—REF is a current source that supplies temperature-independent current II, N-channel MOS transistors (MN 50, MN51, MN52) that generate voltage, and depletion MOS transistors (DM10, DM11) DM12).
  • Figure 15 (a) shows the gate voltage dependence of the drain current of the N-channel MOS transistor and depletion MOS transistor.
  • the depletion MOS transistor DMOS1 has a lower threshold value than the N-channel MOS transistor NMOS, and the gate voltage difference when current II flows is Vrl.
  • VRESET—REF is a circuit that triples Vr 1, and Vreset—ref outputs a voltage that is three times Vr 1.
  • the set reference voltage generation circuit VSET—REF is a current source that supplies a current 12 having a positive temperature characteristic, an N-channel MOS transistor (MN56, MN57) that generates a voltage, and a depletion MOS transistor (DM13). DM14).
  • Figure 15 (a) shows the gate voltage dependence of the drain current of the N-channel MOS transistor and depletion MOS transistor.
  • the depletion MOS transistor DMOS1 has a threshold value set lower than that of the N-channel MOS transistor NMOS, and when the current 12 flows, the difference in gate voltage is Vrl at low temperature (TL) and at high temperature (TH).
  • VSET_REF is a circuit that doubles Vrl or Vr2.
  • Vset—ref outputs twice the voltage of Vrl at low temperature (TL) and twice the voltage of Vr 2 at high temperature (TH). Is output.
  • Read reference voltage generation circuit VREAD—REF is composed of a current source that supplies current 12 having a positive temperature characteristic, an N-channel MOS transistor MN70 that generates a voltage, and a diffusion MOS transistor DM15.
  • Figure 15 (a) shows the gate voltage dependence of the drain current of the N-channel MOS transistor and depletion MOS transistor.
  • the depletion MOS transistor DMOS1 is set to have a threshold value lower than that of the N-channel MOS transistor NMOS. It is Vrl at low temperature (TL) and Vr2 at high temperature (TH).
  • VREAD_REF is a circuit that increases Vrl or Vr 2 by one, and Vread—ref outputs a voltage that is one time Vr 1 at low temperature (TL) and one time Vr2 at high temperature (TH). Voltage is output.
  • the reference reference voltage generating circuit VREF—REF includes a current source that supplies a current 13 that does not depend on temperature, an N-channel MOS transistor MN71 that generates a voltage, and a depletion MOS transistor DM21.
  • Figure 15 (b) shows the gate voltage dependence of the drain current of the N-channel MOS transistor and the depletion MOS transistor.
  • the depletion MOS transistor DMOS2 has a threshold value set lower than that of the N-channel MOS transistor NMOS, and the gate voltage difference when the current 13 flows is Vr4.
  • VREF—REF is a circuit that increases Vr4 by one, and Vref—ref outputs a voltage that is one times V.
  • Reference reference voltage generation circuit for verification VREF—VERIFY—REF is a current source that supplies current 12 with positive temperature characteristics, an N-channel MOS transistor MN72 that generates voltage, and a depletion MOS transistor Consists of DM22.
  • Figure 15 (b) shows the gate voltage dependence of the drain current of the N-channel MOS transistor and the depletion MOS transistor.
  • the depletion MOS transistor DMOS2 has a lower threshold value than the N-channel MOS transistor NMOS, and the difference in gate voltage when current 12 flows is Vr3 at low temperature (TL) and Vr4 at high temperature (TH). It has become.
  • VRE F—VERIFY—REF is a circuit that doubles Vr3 or Vr4, and Vref—veri fy_ref outputs a voltage that is 1x Vr3 at low temperature (TL) and Vr4 at high temperature (TH). 1x the voltage is output.
  • Vreset and Vref are constant regardless of temperature, and Vset, Vread, and Vref-verify are small values at high temperatures.
  • Vreset that does not require temperature correction can use the power supply voltage VDD.
  • FIG. 17 is an explanatory diagram of the read operation margin in the semiconductor device of FIG. As shown in Figure 17, the resistors described in Figure 10 As the value changes, the read voltage in the reset state decreases as the temperature rises, and the read voltage in the set state is considered to be constant regardless of the temperature.
  • the temperature correction is applied to Vref as in Patent Document 2 of the conventional technology, the read determination level in FIG. 17 becomes Vref-v, and at first glance, low temperature (TL) and high temperature (TH ) It seems that the read operation margin between the reset state and the reset state is kept constant.
  • Vread also performs temperature correction. This is because the reset element resistance decreases and the flowing current increases when the outside temperature is high, and the temperature of the element tends to rise because the outside temperature is high. It is trying to become.
  • FIG. 18 is a layout diagram showing an example when the semiconductor device of one embodiment of the present invention is applied to a system LSI (SOC).
  • FIG. 18 shows a system LSI (SOC) that performs image processing, for example.
  • the configuration is not particularly limited, but the central processing unit CPU, phase change memory PCM, volatile memory RAM, image processing accelerator ACC, image compression processing unit JPEG, 3D graphic accelerator 3DG-ACC, peripheral circuit PERI It includes a digital signal processing circuit for a camera DSP, etc., and is formed on a single semiconductor substrate by a known semiconductor manufacturing technique.
  • ACC and 3DG The ACC performs various calculations when displaying images and 3D graphics.
  • JPEG performs processing such as image compression and decompression.
  • the DSP performs various digital signal processing when capturing images.
  • Such an accelerator and DSP assist the CPU processing.
  • PERI performs overall chip control and external data input / output.
  • the PCM has the configuration shown in the above description, and is arranged adjacent to the CPU, for example.
  • a power supply circuit VGEN having a temperature correction function as described above with reference to FIG. 5 and FIG. 6 or FIG. 13 is arranged.
  • the VGEN is arranged in the PCM at the position farthest from the arithmetic processing unit such as the CPU and the accelerator.
  • the semiconductor device of the present invention is applied as an on-chip memory of a system LSI (SOC) mounted on a product that may be used under all temperature conditions, for example, a mopile device.
  • SOC system LSI
  • This is a particularly useful technology, and is not limited to this, but can be widely applied to system LSIs or microcomputers used in various fields, and single memory products.

Abstract

　例えば、相変化素子を結晶状態にするセット動作（ＳＥＴ）の際に、相変化素子に対して、始めに素子を溶融するために必要な電圧Ｖｒｅｓｅｔのパルスを印加後、続けて、Ｖｒｅｓｅｔよりも低く素子を結晶化するために必要な電圧Ｖｓｅｔのパルスを印加する。そして、この電圧Ｖｓｅｔの大きさを外気の温度に依存して変化させ、高温（ＴＨ）になる程電圧Ｖｓｅｔの大きさが小さくなるようにする。これによって、セット動作と、素子をアモルファス状態にするリセット動作（ＲＥＳＥＴ）との間の書き込み動作マージンが向上する。

Description

半導体装置
技術分野
[0001] 本発明は、半導体装置に関し、特にオンチップメモリを有するシステム LSI (マイクロ コンピュータ等)や単体の不揮発メモリといった半導体装置に関するものである。 背景技術
[0002] 高速で高集積な不揮発性メモリを目指して、相変化メモリの開発が進められている 。相変化メモリについては、非特許文献 1や特許文献 1、 2で述べられている。
[0003] 例えば非特許文献 1に示されるように、相変化メモリでは、カルコゲナイド材料と呼 ばれる相変化素子が状態により抵抗が異なることを利用して情報を記憶する。相変 化素子の書き換えは、相変化素子に電流を流して発熱させることで行われる。このよ うな書き換え動作には、リセット (RESET)動作と呼ばれるものと、セット（SET)動作と 呼ばれるものが存在する。リセット動作は、相変化素子を比較的高温に保つことで高 抵抗状態 (アモルファス状態）にする動作である。セット動作は、相変化素子を十分な 期間で比較的低温に保つことにより低抵抗状態 (結晶状態）にする動作である。なお 、相変化素子の読み出しは、相変化素子の状態を変化させない範囲で電流を流し、 その高抵抗 Z低抵抗を識別することで行われる。
[0004] また、特許文献 1では、はじめに相変化素子を比較的高温に保ち、その後、段階的 に比較的低温な状態に下げていくことによりセット動作を行なう方法が記載されてい る。また、特許文献 2では、外気温度によって書き込み条件および読み出し条件を変 える方式が記載されている。この特許文献 2では、必要なセット電流やリセット電流が 外気温度によって変化するため、セット電流を最大値に固定すると、外気温度によつ てはセット電流によって誤動作のリセットが行われ、動作マージンがなくなることが指 摘されている。また、リセット電流を最大値に固定すると、外気温度によってはオーバ 一リセットが生じることが指摘されている。さらに、リセット状態の抵抗値が外気温度に よって変化するため、読み出し判定時の動作マージンがなくなることが指摘されてい る。 [0005] そこで、これらを解決するため、メモリセル材料と同じカルコゲナイド抵抗を用いて 温度センサを構成し、これによつて、温度補正を行う手段が示されている。すなわち、 この手段では、メモリアレイの近くに置かれた温度センサによってメモリセルの温度変 化を検出し、これを反映した基準電圧を生成し、この基準電圧を用いて温度に依存 する（逆比例する）セット電流、リセット電流および読み出し判定電流を生成している。 非特許文献 1 :「2002年 'アイ'ィ一'ィ一'ィー、インターナショナル'ソリッドステート' サーキッッ.コンファレンス、ダイジェスト.ォブ.テクニカル.ペーパーズ（2002 IEEE In ternational Solid— State circuits Conference, Digest of Tecnnical Papers)」、 p. 202 - 203
特許文献 1 :米国特許第 6487113号明細書
特許文献 2 :米国特許出願公開第 2004Z0151023号明細書
発明の開示
発明が解決しょうとする課題
[0006] ところで、前記のような相変化メモリの書き込み技術について本発明者等が検討し た結果、以下のようなことが明ら力となった。
[0007] まず、本発明者等は、本願に先立って相変化素子の特性評価を行った結果、素子 等のばらつきを考えた場合、温度補正だけでは動作マージンを確保できな 、ことを 見出した。そこで、はじめに相変化素子を比較的高温に保ちその後比較的低温に保 つことによりセット動作を行う方法を検討し、外気の温度を変えて相変化素子の特性 評価を行った。
[0008] この結果、相変化素子を比較的高温に保つ条件は、ほぼリセット時と同一書き込み 条件で問題なぐ印加する電流も外気の影響をほとんど受けず、動作マージンが広 力 ¾ことを見出した。しかしながら、比較的低温に保つ時に、外気温度によって最適 な電圧 ·電流条件が変わることが判明した。そこで、この時に着目して温度補正を行う と動作マージンを広げることが可能となる。
[0009] 一方、温度補正を行う方式としては、例えば、特許文献 2に示されるような、相変化 素子を温度センサとして利用した方式が考えられる。そうすると、相変化素子は、温 度に依存して抵抗値が変化することが要求されるため、アモルファス状態であること が望ましい。し力しながら、この状態は安定した状態ではないため、時間の経過と共 に温度センサ自体の特性が変化し、この誤差によって動作マージンが低下する可能 性が懸念される。
[0010] 本発明は、このような問題等を鑑みてなされたものである。本発明の前記ならびに その他の目的と新規な特徴は、本明細書の記述および添付図面力 明らかになるで あろう。
課題を解決するための手段
[0011] 本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、 次のとおりである。
[0012] 本発明による半導体装置は、セット動作により結晶状態となり、リセット動作によりァ モルファス状態となる記憶素子と、この記憶素子に対してセット動作、リセット動作お よび読み出し動作を行うための各種入出力回路を有するものとなっている。そして、 セット動作時に、記憶素子に対して第 1パルスを印加後、連続して第 2パルスを印加 し、この第 2パルスを外気の温度に依存して変化させるものとなっている。この 2段階 パルスを用いることで、セット動作に伴う書き込み電流値 (電圧値）とリセット動作に伴 う書き込み電流値 (電圧値)の差となる動作マージンが向上し、更に、この動作マー ジンの温度依存に伴う低下を、第 2パルスに温度補正をカ卩えることで抑制することが 可能となる。
[0013] なお、リセット動作に対しては、温度依存性が動作マージンに及ぼす影響力 、さぐ このような温度補正をカ卩えない方が望ましい。これによつて、 MOSトランジスタの耐圧 確保や回路面積の低減などの点でメリットが得られる。
[0014] また、前述したような構成は、より具体的には、第 1および第 2パルスを電圧パルスと した場合、第 2パルスの電圧値が温度に対して負の温度特性を備えるものとなって ヽ る。また、電圧パルスの代わりに電流パルスを用いた場合も同様である。更に、第 2パ ルスの電圧値を変化させる代わりに、パルス幅を変化させたり、または第 1パルスの 立ち下がり速度 (傾き）を変化させることも可能である。
[0015] ここで、例えば電圧パルスの電圧値を変化させる方式とした場合、この電圧値を生 成する回路は、温度依存性を備えた抵抗素子などを利用した方式ではなぐ MOSト ランジスタの温度特性を利用した方式などとした方がよい。これによつて、温度に依存 した電圧値を、高精度で経時的にも安定して供給することが可能となる。
[0016] また、本発明による半導体装置は、前述したようなセット動作、リセット動作および読 み出し動作を備えた構成に対して、更にべリファイ動作を備えたものとなっている。こ のべリファイ動作は、リセット動作後に行われ、リセット動作に伴う記憶素子の抵抗値 を判定するために行われる。このべリファイ動作は、例えば、記憶素子に電圧や電流 を印加するなどで記憶素子の抵抗値に応じた電圧レベルや電流レベルを得て、この レベルと判定基準レベルとを比較することで行われる。ここで、本発明においては、こ の判定基準レベルに対して、前述したような温度補正を加える。
[0017] すなわち、リセット動作に伴う記憶素子の抵抗値は、温度依存性を備えているため 、前述したような温度補正を備えたベリファイ動作を行うことで、各温度毎に異なる抵 抗値を判定基準とすることが可能となる。これによつて、リセット時の記憶素子の抵抗 値力 リセットとして規定する抵抗値を、いかなる温度においても下回らないように制 御できるため、リセット動作に伴う動作マージンが向上する。
[0018] 一方、読み出し動作は、このべリファイ動作と同様にして行われる力 この読み出し 動作における判定基準レベルには、温度補正を加えない方が望ましい。すなわち、リ セット時の記憶素子の抵抗値は、時間と共に変化する (低下する）可能性が考えられ るため、リセット側を判定する際の判定動作マージンを大きく確保しておくことが望ま しい。読み出し動作における判定基準レベルを温度によらず一定にすると、この判定 動作マージンの確保が実現可能となる。 発明の効果
[0019] 本願において開示される発明のうち、代表的なものによって得られる効果を簡単に 説明すれば、相変化素子に対する動作マージンを向上させることが可能となる。 図面の簡単な説明
[0020] [図 1]図 1は、本発明の一実施の形態による半導体装置において、そのメモリアレイの 構成の一例を示す概略図である。図 3は、図 2の記憶素子に対する書き込み動作方 式の一例を説明する波形図である。
[図 2]図 1の半導体装置において、そのメモリセルの構成の一例を示す回路図であり 、 (a)、 (b)は、それぞれ異なる構成例を示すものである。
圆 3]図 2の記憶素子に対する書き込み動作方式の一例を説明する波形図である。 圆 4]図 1の半導体装置において、その動作の一例を示す波形図である。
圆 5]図 1の半導体装置で用いる各種電圧の生成回路の一例を示す回路図である。
[図 6]図 5の回路例において、その制御信号の生成回路の一例を示す回路図である 圆 7]図 5で使用されるトランジスタの特性を示す図である。
圆 8]図 5の電源回路で生成される電圧を示す図である。
圆 9]本発明の一実施の形態による半導体装置において、外気温度に依存して徐冷 モードを制御する際の各種方式を示すものであり、（a)〜(e)は、それぞれ異なる方 式での動作波形の一例を示す波形図である。
圆 10]本発明の一実施の形態による半導体装置において、記憶素子の各状態での 抵抗値と、その温度特性の一例を示すグラフである。
[図 11]本発明の一実施の形態による半導体装置において、そのメモリアレイ構成の 他の一例を示す概略図である。
[図 12]図 11の半導体装置において、その動作の一例を示す波形図である。
圆 13]図 11の半導体装置で用いる各種電圧の生成回路の一例を示す回路図である 圆 14]図 13の電源回路において、その各基準電圧発生回路の構成の一例を示す回 路図である。
[図 15]図 14で使用されるトランジスタの特性を示す図である。
[図 16]図 13の電源回路で生成される電圧を示す図である。
[図 17]図 11の半導体装置において、その読み出し動作マージンについての説明図 である。
圆 18]本発明の一実施の形態の半導体装置をシステム LSI (SOC)に適用した場合 の一例を示す配置図である。
[図 19]図 9 (a)の動作波形を実現するメモリアレイの構成の一例を示す概略図である [図 20]図 9 (b)の動作波形を実現するメモリアレイの構成の一例を示す概略図である
[図 21]図 9 (c)の動作波形を実現するメモリアレイの構成の一例を示す概略図である [図 22]図 9 (e)の動作波形を実現するメモリアレイの構成の一例を示す概略図である 発明を実施するための最良の形態
[0021] 以下、本発明に係わる半導体装置の好適ないくつかの事例につき、図面を用いて 説明する。実施の形態の各機能ブロックを構成する回路素子は、特に制限がないが 、公知の CMOS (相補型 MOSトランジスタ)等の集積回路技術によって、単結晶シリ コンのような一つの半導体基板上に形成される。また、図面において、 PMOSトラン ジスタにはゲートに丸印の記号を付すことで、 NMOSトランジスタと区別することとす る。なお、図面において、 MOSトランジスタの基板電位の接続は特に明記しないが、 MOSトランジスタが正常に動作可能な範囲であれば、その接続方法は特に限定し ない。また、特に断りのない場合、信号のロウレベルを' L，または' 0'、ハイレベルを' H'または' 1 'とする。
[0022] くメモリアレイ構成 >
図 1は、本発明の一実施の形態による半導体装置において、そのメモリアレイの構 成の一例を示す概略図である。図 2は、図 1の半導体装置において、そのメモリセル の構成の一例を示す回路図であり、（a)、（b)は、それぞれ異なる構成例を示すもの である。図 3は、図 2の記憶素子に対する書き込み動作方式の一例を説明する波形 図である。
[0023] 図 1のメモリアレイ ARRAYは、マイクロコンピュータ等にオンチップメモリとして搭載 される力、または、単体の不揮発メモリに搭載される。メモリセルアレイ MEM— ARY は、複数のワード線 WLと複数のビット線 BLより構成されており、ワード線 WLとビット 線 BLの交点にメモリセル CELLが接続されている。各メモリセル CELLは、メモリセ ル CELL00で例示されて!、るようにノード N1でワード線 WLと、ノード N2でビット線 B Lと、ノード N3でソース線 SL (ここでは接地電圧）と接続されている。 [0024] メモリセル CELLの夫々は、図 2 (a) , (b)に示すように、 Nチャネル型 MOSトランジ スタ MNOOと記憶素子である PCMOOで構成されている。図 2 (a)は、記憶素子 PCM 00の一端力 ード N3 (接地電圧）に接続された構成となっており、図 2 (b)は、記憶 素子 PCM00の一端がノード N2 (ビット線）に接続された構成となって 、る。
[0025] 記憶素子 PCM00は、たとえば相変化素子と呼ばれる素子であり、例えば、結晶状 態では 10k Ω程度の低!、抵抗で、アモルファス状態では 100k Ω以上の高!、抵抗で あることを特徴とする素子である。記憶素子 PCM00は、記憶素子に加える温度でそ の状態を変化させることができる。具体的には図 3に示すように、高い温度を記憶素 子に加えて溶融させ、急冷するリセット動作 (Reset)によってアモルファス状態となり 、低い温度を比較的長時間加えるセット動作 (Set)によって結晶状態となる（これを 電流制御モードと呼ぶ)。一方、はじめに高い温度を記憶素子に加えて溶融させ、そ の後ゆっくりと冷却するセット動作によって結晶状態を形成することも可能である（こ れを徐冷モードと呼ぶことにする）。
[0026] 電流制御モードでは、セット動作時に電流を流しすぎると誤リセットするのに対し、 徐冷モードでは、セット動作、リセット動作ともー且記憶素子を溶融させるため最大電 流量をセット動作、リセット動作で変化させる必要はない。そのため、動作マージンが 大きくなるという特徴がある。なお、素子にカ卩える温度は、記憶素子 PCMOOに流す 電流値、及び、電流を流す時間を変更することにより変えることができる。
[0027] Nチャネル型 MOSトランジスタ MNOOのゲート電極には、ノード N1を介してワード 線 WLが接続され、 MNOOは、 WLの選択状態ではオン状態に、非選択状態ではォ フ状態となるように制御される。また、本実施の形態のメモリセルは、記憶素子 PCMO 0の抵抗値、言い換えれば、ビット線 BL力 ソース線 SLに流れる電流値の大小によ り情報を読み出す。従って、図 2 (a)に示すように相変化素子 PCMOOの一方の端子 力 Sノード N3を介して接地電圧に接続されても、図 2 (b)に示すように PCMOOの一方 の端子がノード N2を介してビット線に接続されてもよい。本明細書では、特に言及し ない限り、図 2 (b)に示されるメモリセルを用いる。
[0028] ワード線 WLには、図 1に示すように、ワードドライバ回路が接続されている。ワードド ライバ回路は列状に並べられ、ワードドライバアレイ WD ARYを形成する。デコー ダ回路 ADECには、 X系アドレス XADDが入力され、ワードドライバ回路は、デコー ダ回路 ADECの出力により、ひとつのワード線 WLを選択する。
[0029] ビット線 BLには、読み出し用プリチャージ回路 PCRが接続されている。読み出し用 プリチャージ回路 PCRは、行状に配置されプリチャージ回路アレイ PC— ARYを構 成する。具体的には、例えば、プリチャージ回路 PCROは、 Pチャネル型 MOSトラン ジスタ MP20で構成されており、ドレイン電極にはビット線 BLO力 ゲート電極にはプ リチャージ信号 PCOが、ソース電極には読み出し用電源電位線 Vreadがそれぞれ接 続される。また、読み出し用プリチャージ回路 PCRは、一つおきにプリチャージ信号（ PCO、 PCI)に接続される。
[0030] ビット線 BLには、さらに、カラム選択回路 YSが接続されている。カラム選択回路 YS は、行状に配置されカラム選択回路アレイ YS—ARYを構成する。具体的には、例え ば、カラム選択回路 YSOは、 Pチャネル型 MOSトランジスタ（MP30、 MP31)で構成 されており、 Pチャネル型 MOSトランジスタ MP30のドレイン電極にはビット線 BLOが 、ゲート電極には制御信号 YSRO力 ソース電極には読み出し用アンプ回路 RAMP 0がそれぞれ接続される。また、 Pチャネル型 MOSトランジスタ MP31のドレイン電極 にはビット線 BLO力 ゲート電極には制御信号 YSWO力 ソース電極には書き込み 用アンプ回路 WAMPOがそれぞれ接続される。
[0031] カラム選択回路 YSは、一つ置きに制御信号線 (YSROまたは YSR1と、 YSWOま たは YSW1)に接続される。従って、並列して読み出し、または書き込みされるビット 線 BLは、 1つ置きに制御される。即ち、読み出し動作又は書き込み動作を行ってい るメモリセルに隣接するメモリセルは、必ず非選択状態となる。これにより熱を発生す るメモリセルは 1つ置きとなり、熱が局所的に発生することを防止でき、半導体装置の 安定動作の向上を図ることができる。なお、プリチャージ信号 PCおよび制御信号 YS R, YSWは、 Y系アドレス YADDに基づいて制御回路 CNTLを介して生成される。
[0032] 読み出し用アンプ回路 RAMPは、ビット線 BLのデータを増幅し、その増幅したデ ータをデータバス RDATAへ出力する。書き込み用アンプ回路 WAMPは、データバ ス WDATAを受け、ビット線 BLに適切な書き込み電圧を供給する。読み出し用アン プ回路 RAMPと書き込み用アンプ回路 WAMPは、行状に並べられアンプアレイ A MP— ARYを开成する。書き込み用アンプ回路 WAMPOは、リセット用電圧 Vreset をビット線 BLに供給する Pチャネル型 MOSトランジスタ MP40と、セット用電圧 Vset をビット線に BLに供給する Pチャネル型 MOSトランジスタ MP41と、 Pチャネル型 M OSトランジスタ（MP40、 MP41)のゲート電極（Creset、 Cset)をデータバス WDA TAOの値に基づいて制御する制御回路 WCONより構成される。
[0033] <動作方式 >
図 4は、図 1の半導体装置において、その動作の一例を示す波形図である。図 4に おいては、ビット線 BL0の電圧を見やすいように拡大して示してある。ここでは、メモリ セル CELL00にデータ' 1 'を書き込み、その後読み出しを行い、さらにデータ' 0'を 書き込み、読み出す場合を例として説明する。データ' 1 'とは、相変化素子をリセット し、抵抗値を 100k Ω〜1Μ Ωとすることである。データ' 0'とは相変化素子をセットし 、抵抗値を lk Ω〜 10k Ωとすることである。
[0034] まず、データ' 1，の書き込みに伴うリセット動作 RESETにおいて、アドレス ADDと 書き込みデータ WDATA0が入力される。アドレス ADDは、デコーダ回路 ADECに 入力される X系アドレス XADDと、制御回路 CNTLに入力される Y系アドレス YADD に分かれている。 X系アドレスはデコーダ回路 ADECでデコードされ、選択された 1 つのワード線 WLが、 'L'から 'H'に遷移する。ここでは、ワード線 WL0が選択される ものとする。 Y系アドレス YADDは、制御回路 CNTLでデコードされカラムを選択す る信号 (YSW、 YSR)となる。ここでは、書き込み制御信号 YSW0が選択されるもの とし、 YSW0が 'H'から' L'に遷移する。
[0035] 書き込みデータ WDATA0は、書き込み用アンプ回路 WAMP0に入力され、 WA MP0は、 WDATA0力 0 '力 ' 1 'かに応じて対応する電圧をビット線 BL0に供給する 。データ' 1 'を書き込む場合は、 MP40がオンとなり、ビット線 BL0に電圧 Vresetが 供給される。記憶素子 PCMをリセットするのに十分な期間 (Treset)で電圧 Vreset を印加した後、ワード線 WL0をオフし書き込み動作を終了する。以上の動作により素 子は溶融後急冷されアモルファス化する。
[0036] 続、て、メモリセル CELL00からの読み出し動作 READにお!/、て、アドレス ADD によりワード線 WL0と制御信号 YSR0が選択される。なお、ワード線 WL0が選択され る前に、プリチャージ制御信号 PCOを 'H'から' L'にし、予めビット線 BLOを読み出し 用電圧 Vreadにプリチャージしておく。 Vreadは、記憶素子を破壊せずに読み出しを 行なえる電圧であるため、通常は Vse り小さ 、値である。
[0037] その後、制御信号 PCOを' L，から 'Η'にして、ビット線 BLOの電荷をメモリセル CEL LOOを介してソース線 SL (ここでは接地電圧）へ放電させる。ここでは、メモリセル CE LLOOの記憶素子 PCMがリセット状態で、その抵抗が例えば 10(¾Ω〜1Μ Ωと高い ため、ビット線 BLOの電圧はほとんど変化しない。読み出し用アンプ回路 RAMPは、 この電圧を増幅し、データバス RDATAOに ' 1，を出力する。
[0038] 続、て、セット動作 SETにお!/、て、アドレス ADDと書き込みデータ WDATAOが入 力され、ワード線 WLOと制御信号 YSWOが選択される。ここで、データ' 0'を書き込 むため、書き込み用アンプ回路 WAMPO力 まず、ビット線 BLOに電圧 Vresetを供 給する。 Vresetは記憶素子を溶融させる必要があるため、通常は電圧 Vsetより高い 電圧である。記憶素子が溶融される十分な期間 (Treset)で電圧を印加した後、今度 はビット線 BLOに Vsetを供給する。溶融した記憶素子は、この Vsetの電圧によりゆつ くりと冷却され結晶化する。結晶化に最適な温度は素子の特性によって異なるが例 えば 300°C程度である。
[0039] ここで、記憶素子の温度は、自身で発生する電力と外気の温度に依存する。例え ば外気温度が 150°Cの時には結晶化温度との差が 150°Cとなる力 外気温度が— 5 0°Cの時は差が 350°Cとなり、温度差は倍以上となる。従って、結晶化温度にするた めに必要な電力は倍以上違うことになる。このため、外気温度が高い (TH)ときには Vsetを室温の時 (TR)の時の Vsetより低くし、外気温度が低い（TL)ときには Vsetを 高くすることにより、結晶化に最適な温度を維持する。記憶素子が結晶化される十分 な時間 (Tset)で電圧 Vsetを印加した後、ワード線 WLOをオフし書き込み動作を終 了する。
[0040] なお、 Vresetは、素子を溶融させるための電圧であり、外気温度に比べて溶融温 度は非常に高く例えば 600°Cであるので、 Vsetのように外気温度に依存して電圧を 変える必要はない。また、 Vresetは、通常高い電圧となるため、例えば従来技術の 特許文献 2のようにこの電圧を温度に依存して変動させると、逆に MOSトランジスタ の耐圧を強化する必要性などが生じる恐れがある。したがって、 Vresetには、温度補 正を設けない方が望ましい。
[0041] 続、て、メモリセル CELLOOからの読み出し動作 READにお!/、て、アドレス ADD によりワード線 WLOと制御信号 YSROが選択される。なお、ワード線 WLOが選択され る前に、プリチャージ制御信号 PCOを 'H，から' L'にすることで、予めビット線 BLOを 読み出し用電圧 Vreadにプリチャージしておく。その後、制御信号 PCOを' L'から 'H ，にし、ビット線 BLOの電荷をメモリセル CELLOOを介して接地電圧へ放電させる。こ こでは、メモリセル CELLOOの記憶素子がセット状態で、その抵抗が例えば 10k Q〜 lk Qと低いため、ビット線 BLOの電圧は低下する。読み出し用アンプ回路 RAMPO は、この電圧を増幅し、データバス RDATAOに' 0，を出力する。
[0042] なお、図 4において、例えば、 Vresetは 1. 5V、 Vsetは 1. OV、 Vreadは 0. 5Vで ある。ただし Vsetは、外気の温度により電圧を変動させる。また、動作マージンを大き く拡大する為には、図 4のような徐冷モードのセット動作に対して前述したような温度 補正を適用することが望ましいが、はじめ力 比較的低温にする図 2の電流制御モー ドのようなセット動作を用いて、これに対して温度補正を適用してもある程度の効果は 得られる。
[0043] <電源回路方式 >
図 5は、図 1の半導体装置で用いる各種電圧の生成回路の一例を示す回路図であ る。本実施の形態では、電圧は VDD> Vreset > Vset > Vreadの大小関係がある。 ここでは、電源電圧 VDDからリセット電圧 Vresetおよびセット電圧 Vsetを生成する 電源回路について詳述する。
[0044] 電源回路 VGENは、例えば、リセット電源回路 REG— RESET、セット電源回路 R EG— SET、リセット基準電圧発生回路 VRESET— REF、セット基準電圧発生回路 VSET— REFより構成される。リセット用電源回路 REG— RESETは、比較器 CMP 0と Pチャネル型 MOSトランジスタ MP52で構成される。そして、リセット基準電圧 Vre set— refとリセット電圧 Vresetを比較器 CMPOで比較し、この結果に基づいて、 Pチ ャネル型 MOSトランジスタ MP52のゲート電極をコントロールすることにより安定した リセット電圧 Vresetを供給する。セット用電源回路 REG_SET¾同様に、セット基準 電圧 Vset— refとセット電圧 Vsetを比較器 CMP1で比較し、この結果に基づいて、 P チャネル型 MOSトランジスタ MP54のゲート電極をコントロールすることにより安定し たセット電圧 Vsetを供給する。
[0045] リセット基準電圧発生回路 VRESET— REFは、温度によらず一定の電流 IIを供給 する Nチャネル型 MOSトランジスタ（MN53、 MN54、 MN55)および Pチャネル型 MOSトランジスタ MP51と、電圧を発生させる Nチャネル型 MOSトランジスタ（MN5 0、 MN51、 MN52)およびディプリーション MOSトランジスタ（DM10、 DM11、 D M12)より構成される。ここで、 Nチャネル型 MOSトランジスタとディプリーション MO Sトランジスタのドレイン電流のゲート電圧依存性を図 7に示す。
[0046] ディプリーション MOSトランジスタ DMOSは、しきい値が Nチャネル型 MOSトラン ジスタ NMOSより低く設定されており、電流 IIが流れるときのゲート電圧の差が Vrlと なっている。この特性を利用して、図 5の VRESET— REFは、この Vrlを 3倍にする 回路となっており、 Vreset— refには Vrlの 3倍の電圧が出力される。なお、 Nチヤネ ル型 MOSトランジスタ（MN53、 MN54、 MN55)のゲート電極には電流 IIが流れる ように制御する信号 VNI1力 Pチャネル型 MOSトランジスタ MP51のゲート電極に は電流 IIが流れるように制御する信号 VPI1がそれぞれ接続されている。
[0047] セット基準電圧発生回路 VSET— REFは、 VRESET— REFとほぼ同様の回路構 成であるが、 Nチャネル型 MOSトランジスタ（MN58、 MN59)および Pチャネル型 M OSトランジスタ MP53は、温度特性を備えた電流 12を供給するようにそれぞれ制御 信号 (VNI2、 VPI2)により制御される。電流 12は、図 7に示すように、高温 (TH)で、 低温 (TL)のときより大きな値となるように設定される。高温 (TH)で電流 12が Nチヤネ ル型 MOSトランジスタとディプリーション MOSトランジスタとに流れるときのゲート電 極の電位差は Vr2である力 低温 (TL)の時には Vrlと大きな値となる。この結果、セ ット基準電圧 Vset— refには、低温 (TL)では Vrlの 2倍の電圧が出力され、高温 (T H)では Vr2の 2倍の電圧が出力される。
[0048] 図 6は、図 5の回路例において、その制御信号 (VNI1、 VPI1、 VNI2、 VPI2)の生 成回路の一例を示す回路図である。 Nチャネル型 MOSトランジスタ MN60は、電流 I 2が流れるようにゲート長やゲート幅が設定され、ディプリーション MOSトランジスタ D M15は、電流 IIが流れるようにゲート長やゲート幅が設定される。ここで、 12はオフ電 流が主な成分であり、 IIはオン電流が主な成分となっている。このため、 12は温度依 存性が大きく（正の温度特性を備え）、 IIは温度依存性が小さい。
[0049] そして、図 5の回路に対して、このような電流 IIを流すための制御信号 (ゲート電圧 )VNI1および VPI1が、図 6の Nチャネル型 MOSトランジスタ MN63および Pチヤネ ル型 MOSトランジスタ MP63によって生成される。同様に、電流 12を流すための制 御信号（ゲート電圧） VNI2および VPI2力 図 6の Nチャネル型 MOSトランジスタ M N61および Pチャネル型 MOSトランジスタ MP61によって生成される。
[0050] 以上のような回路構成により、図 8に示すように Vresetは温度に依存せず一定とな り、 Vsetは高温で小さい値となる。なお、本実施の形態では、安定した Vresetを供 給するためリセット用電源回路 REG— RESETを設けて ヽるが、 Vresetは温度補正 を行なう必要がないため、電源電圧 VDDを使用することも可能である。これによつて 、 Vresetの生成回路が必要なぐ回路面積を低減できる。また、 Vresetは、 Vsetの ように温度に依存する高精度な電圧調整を特に必要としないため、例えばバンドギヤ ップリファレンス回路のような一般的な回路で基準電圧を生成してもよい。
[0051] また、 Vsetに関しては、図 5および図 6で説明したように MOSトランジスタの特性を 利用して温度特性を備えた基準電圧 Vset— ref (およびセット電圧 Vset)を生成する 方式となっている。この方式を用いると、経時変化による誤差がなぐ温度依存性を 備えた高精度な電圧を常に安定して生成することが可能となる。そして、これによつて 、セット動作とリセット動作間の書き込み動作マージンを常に安定して確保できる。一 方、例えば従来技術の特許文献 2のような相変化素子の抵抗値を利用した方式では 、抵抗値に温度依存性が必要なことから、後述する図 10に示すようにアモルファス状 態 (リセット状態)の相変化素子を用いる必要がある。しかしながら、この状態は、時間 の経過と共に結晶状態に近づくことが予想され、経時変化によって精度が低下し、動 作マージンが低下する恐れがある。
[0052] <その他の実施の形態 >
図 1の構成例では、徐冷モードのセット動作を用いて動作マージンの拡大を実現す るため、図 4に示したように、はじめに Vresetを印加後に Vsetを印加し、この Vsetに 温度補正を加える方式を説明した。ここでは、同様に徐冷モードの動作マージンを拡 大するための、図 1等とは異なる方式について説明する。
[0053] 図 9は、本発明の一実施の形態による半導体装置において、外気温度に依存して 徐冷モードを制御する際の各種方式を示すものであり、（a)〜(e)は、それぞれ異な る方式での動作波形の一例を示す波形図である。
[0054] 図 9 (a)は、ビット線 BLの立ち下げ速度を制御する方式であり、外気温度が高温 (T H)の時に比べ低温 (TL)の時に立ち下げ速度を遅くすることにより結晶化中の温度 を外気温度に依存せず一定とするように制御している。このような方式は、例えば図 1 9に示すような構成を用いて実現できる。図 19は、図 9 (a)の動作波形を実現するメ モリアレイの構成の一例を示す概略図である。
[0055] 図 19に示すメモリアレイ ARRAY9aは、その書き込み用アンプ回路 WAMP0にお いて、図 1の構成と異なっている。図 19の構成例では、例えば、初期のリセットによつ て印加したビット線 BLの電圧（電流）を、その後、 Pチャネル型 MOSトランジスタ MP 99を介して接地電圧へ接続することで、徐々に低減可能な構成となっている。そして 、この MP99のゲート電圧力 setと同様の温度特性を備えた制御信号 C— Vsetによ つて制御される。これによつて、図 9 (a)のように、高温 (TH)になる程早くビット線 BL の電圧 (電流）力 S低減されること〖こなる。
[0056] 図 9 (b)は、ワード線の電圧を制御する方式であり、外気温度が高温 (TH)の時に 比べ低温 (TL)の時に電圧を高くすることにより結晶化中の温度を外気温度に依存 せず一定とするように制御している。このような方式は、例えば図 20に示すような構 成を用いて実現できる。図 20は、図 9 (b)の動作波形を実現するメモリアレイの構成 の一例を示す概略図である。
[0057] 図 20に示すメモリアレイ ARRAY9bは、そのワードドライバアレイ WD— ARYおよ び書き込み用アンプ回路 WAMP0において、図 1の構成と異なっている。図 20の構 成例では、例えば、 WAMP0内に Vsetを印加する MOSトランジスタを備えずに、 W D—ARY内のワードドライバ WD0が 2段階の電圧を発生可能な構成となっている。 すなわち、 WD0において、初期のリセット段階のワード線 WL0の電圧が Pチャネル 型 MOSトランジスタ MP100を介して印加され、その後 2段階目の WLOの電圧が P チャネル型 MOSトランジスタ MP101を介して印加される。この際に、 MP101のソー ス電圧は、 Vsetと同様の温度特性を備えた電源電圧 V— Vsetとなっており、これに よって、図 9 (b)のように高温になる程低!、電圧が印加されることになる。
[0058] 図 9 (c)は、ソース線 SLの電圧を制御する方式であり、外気温度が高温 (TH)の時 に比べ低温 (TL)の時に電圧を低くすることにより結晶化中の温度を外気温度に依 存せず一定とするように制御している。このような方式は、例えば図 21に示すような 構成を用いて実現できる。図 21は、図 9 (c)の動作波形を実現するメモリアレイの構 成の一例を示す概略図である。
[0059] 図 21に示すメモリアレイ ARRAY9cは、そのワードドライバアレイ WD— ARYおよ び書き込み用アンプ回路 WAMPOにおいて、図 1の構成と異なっている。図 21の構 成例では、例えば、 WAMPO内に Vsetを印加する MOSトランジスタを備えずに、 W D— ARY内に、インバータ回路からなるワードドライバ WDOとソースドライバ SDOを 備えた構成となっている。そして、この SDOは、図 8等で述べた Vsetと反対の温度特 性を備えた電源電圧 V— IVsetをソース線 SLOに出力する構成となって 、る。これに よって、図 9 (c)のように高温になる程高 、電圧がソース線 SLが印加されることになる
[0060] 図 9 (d)は素子に流す電流を制御する方式であり、外気温度が高温 (TH)の時に 比べ低温 (TL)の時に制御信号 Csetの電圧を低くすることによりビット線に流れる電 流 IBLを増やし、結晶化中の温度を外気温度に依存せず一定とするように制御して いる。このような方式は、例えば図 1と同様な構成を用いて実現できる。すなわち、図 1において、その制御信号 Csetの電圧を、図 8等で述べた Vsetと反対の温度特性を 備えた電圧とすればよい。
[0061] 図 9 (e)は、溶融時間を長くして、素子周辺を暖めることにより溶融した素子をその 余熱により結晶化させる方式であり、外気温度が高温 (TH)の時に比べ低温 (TL)の 時にパルス幅を長くすることにより素子周辺を暖め、パルス印加後に結晶化中の温 度を外気温度に依存せず一定とするように制御している。このような方式は、例えば 図 22に示すような構成を用いて実現できる。図 22は、図 9 (e)の動作波形を実現す るメモリアレイの構成の一例を示す概略図である。 [0062] 図 22に示すメモリアレイ ARRAY9eは、その書き込み用アンプ回路 WAMPOにお いて、図 1の構成と異なっている。図 22の構成例では、始めに Pチャネル型 MOSトラ ンジスタ MP40を介して印加したビット線 BLの電圧（電流）を、その後、 Pチャネル型 MOSトランジスタ MP99を介して接地電圧へ接続することで、急速に低減する構成 となっている。そして、 MP99のゲート電圧は、制御回路 WCON内のインバータ回路 INV100によって駆動される。更に、この INV100の入力力 Pチャネル型 MOSトラ ンジスタ MP104によって入力され、この MP104のゲート力 Vsetと同様の温度特 性を備えた制御電圧 C2— Vsetによって駆動される。これによつて、 INV100の入力 には、正の温度特性を備えた 'H'信号が入力されるため、温度が高い程 INV100の 'L'へのスイッチング速度が速くなる。したがって、図 9 (e)のように、温度が高い程、 ビット線 BLの電圧 (電流)を早く低減させることが可能となる。
[0063] <相変化素子抵抗の温度特性を考慮した読み出し方式 >
図 10は、本発明の一実施の形態による半導体装置において、記憶素子の各状態 での抵抗値と、その温度特性の一例を示すグラフである。記憶素子となる相変化素 子の抵抗値は、温度依存性を持っており、図 10に示す例ではリセット状態での抵抗 値が 1桁 Z100°Cの温度依存性を持っている。一方、セット状態での抵抗値は、ほと んど温度依存性を持たない。ここで、リセット抵抗の目標値を例えば 100k Ω以上、セ ット抵抗の目標値を 10k Ω以下とする。
[0064] 例えば、低温 (TL) (例えば 20°C)でリセットの書き込みを行なった際、書き込み ばらつきにより、ある素子の抵抗値が 1Μ Ω (R3)であり、別の素子の抵抗値が 100k Ω (R1)であったとする。いずれの場合でもリセット抵抗の目標値に達している力 素 子の温度特性のため、 R1および R3の素子は、高温 (TH) (例えば 95°C)の状態に なると抵抗値が低下してしまう。そうすると、 R3の素子は、 100k Ωに近い R4となるが 、これは目標値の範囲内であるため問題は生じない。ところ力 R1の素子は、 100k Ωより小さ 、R2となり、目標値の範囲から外れてしまう。
[0065] この問題を解決するためには、いかなる温度でも抵抗力 ¾3、つまり 1Μ Ωより大きく なるように書き込みを行なえば良い。これにより、高温 (TH)の時でも必ず 100k Ω以 上となり目標を達成できる。しかし、高温 (TH)で抵抗が 1M Ωとした素子は低温 (TL )では抵抗が 10Μ Ωとなり、低温 (TL)で 1Μ Ωとする場合に比べてかなり過剰な書 さ込みをすること〖こなる。
[0066] そこで新たな方式を考案した。これは、低温 (TL)では書き込む抵抗値の目標を 1 Μ Ω以上とし、高温 (TH)では 100k Ωとする方式である。この方式であれば、低温で 書き込みを行った素子も、高温で 100k Ω以上となり目標の抵抗値となる。高温 (TH )で書 、た素子も低温 (TL)時にさらに抵抗が上がるので 100k Ω以上となり目標の 抵抗値となる。
[0067] このような書き込みを実現するためには、書き込みができたかべリファイを行なうこと が重要となる。ベリファイ時に高温 (TH)の場合、抵抗が 100k Ω以上かをチェックし 、低温 (TL)の場合、抵抗が 1Μ Ω以上かをチェックする。 目標に達していない場合 は再度書き込み条件を変えて書き込む。これを実現するためのメモリアレイを図 11に 示す。
[0068] 図 11は、本発明の一実施の形態による半導体装置において、そのメモリアレイ構 成の他の一例を示す概略図である。図 11に示すメモリアレイ ARRY1は、図 1に対し て、読み出し用アンプ回路 RAMPの一例を詳述した構成となっている。読み出し用 アンプ回路 RAMP0は、センスアンプ回路 S Aと Pチャネル型 MOSトランジスタ（MP 42, MP43)で構成されている。 Pチャネル型 MOSトランジスタ MP42は、通常の読 み出し時にセンスアンプ回路 SAにリファレンス電圧 Vrefを供給するトランジスタであ り制御信号 CRにより制御される。 Pチャネル型 MOSトランジスタ MP43は、ベリファイ 時にセンスアンプ回路 SAにリファレンス電圧 Vref— verifyを供給するトランジスタで あり制御信号 CVにより制御される。センスアンプ活性ィ匕信号 SA— ENは、センスァ ンプ回路 SAに接続される。
[0069] <動作方式 >
図 12は、図 11の半導体装置において、その動作の一例を示す波形図である。リセ ット動作およびセット動作は図 4と同一動作のため、ベリファイ動作 VERIFYおよび読 み出し動作 READについて詳細に説明する。図 12では、メモリセル CELL00にデ ータ' 1 'を書き込み、その後べリファイを行い、さらに通常の読み出しを行い、さらに データ' 0'を書き込み、通常の読み出しを行う場合について説明する。データ' 1 'と は相変化素子をリセットし抵抗値を 100k Ω〜 1M Ωとすることである。データ ' 0 'とは 相変化素子をセットし、抵抗値を lk Ω〜 10k Ωとすることである。
[0070] まず、アドレス ADDによりワード線 WLOと制御信号 YSWOが選択されてリセット動 作が行われた後、同一のワード線 WLOと制御信号 YSROが選択されてメモリセル CE LLOOに書かれた値がベリファイされる。このべリファイを行う際、ワード線 WLOが選 択される前にプリチャージ制御信号 PCOを 'H'から' L'にし、予めビット線 BLOを読 み出し用電圧 Vreadにプリチャージしておく。その後、制御信号 PCOを' L'から 'H' にし、ビット線 BLOの電荷をメモリセル CELLOOを介して接地電圧へ放電させる。
[0071] ここで、メモリセル CELLOOの記憶素子は、リセット状態となって 、る。したがって、 高温 (TH)の時には lOOkQ以上の抵抗であれば問題なぐこの値を検出することが できるリファレンス電圧 Vref_verify (TH)がセンスアンプ回路 SAに供給され、アン プ活性ィ匕信号 SA—ENによりセンスアンプ回路 SAが活性ィ匕される。図 12に示すよう に、ビット線 BL0の電位がリファレンス電圧 Vref— verify (TH)より高ければ、リセット は正しく行なわれていることになる。この場合、 SAによって増幅したデータ' 1 'が RD ATA0に出力され、この値によってべリファイが完了と判断される。
[0072] 一方、低温 (TL)の時には 1Μ Ω程度の抵抗であることが必要であり、リファレンス 電圧として Vref_verify (TH)より高!、Vref_verify (TL)がセンスアンプ回路 SA に供給される。図示して 、な 、がビット線 BL0の電位がリファレンス電圧 Vref— verif y (TL)より高ければ、リセットは正しく行なわれていることになる。図 12では、ビット線 BL0の電位がリファレンス電圧 Vref_verify(TL)より低ぐ正しくリセットされていな い場合を示している。正しくリセットされない場合は、条件を変えて再度リセットを行な
[0073] このように低温の時にリファレンス電圧を高く設定することにより、各温度での目標の 抵抗値を実現できる。そして、これによつて、温度に対する動作マージンを確保する ことが可能となる。
[0074] 続いて通常の読み出し動作について説明する。ワード線 WLが選択される前にプリ チャージ制御信号 PC0を 'H'から' L'にし、予めビット線 BL0を読み出し用電圧 Vre adにプリチャージしておく。その後、制御信号 PC0を' L'から 'Η'にし、ビット線 BL0 の電荷をメモリセル CELLOOを介して接地電圧へ放電させる。ここで、メモリセル CE LL00の記憶素子はリセット状態である。また、リファレンス電圧として、外気の温度に 依存しない Vrefをセンスアンプ回路 SAに供給する。この場合、ビット線 BLOの電位 が Vre;fより高くなるため、この電位差を増幅し、データ' 1 'を RDARAOへ出力する。 なお、この読み出し動作においては、前述したベリファイ動作によって予め抵抗値が 調整させているため、温度によらず確実な読み出しデータを得ることが可能である。
[0075] 次にセット動作 SETが行われ、その後、読み出し動作が行われる。ここで、ワード線 WLが選択される前にプリチャージ信号 PCOを 'H'から' L'にし、予めビット線 BLOを 読み出し用電圧 Vreadにプリチャージしておく。その後、制御信号 PCOを' L'から 'H ，にし、ビット線 BLOの電荷をメモリセル CELLOOを介して接地電圧へ放電する。メモ リセル CELLOOの記憶素子はセット状態であり、外気の温度に依存しないリファレン ス電圧 Vrefがセンスアンプ回路 SAに供給される。この場合、ビット線 BLOの電圧が Vre;fより低くなるため、この電位差を増幅し、データ' 0'を RDARAOに出力する。な お、セット状態の抵抗値は、ほとんど温度依存性を備えないため、特にべリファイ動 作を行わずとも温度によらず確実な読み出しデータを得ることが可能である。
[0076] <電源回路方式 >
図 13は、図 11の半導体装置で用いる各種電圧の生成回路の一例を示す回路図 である。本実施の形態では、電圧は¥00>¥ 561; >¥561; >¥ &(1>¥ ;[の大小 関係がある。図 13に示す電源回路 VGEN1は、図 5の電源回路 VGENに対して、読 み出し電源回路 REG— READ、リファレンス電源回路 REG— REF、ベリファイ時リフ アレンス電源回路 REG— REF— VERIFY,読み出し基準電圧発生回路 VREAD— REF、リファレンス基準電圧発生回路 VREF— REF、ベリファイ時のリファレンス基準 電圧発生回路 VREF— VERIFY— REFを追加した構成となっている。
[0077] 読み出し用電源回路 REG— READは、比較器 CMP2と Pチャネル型 MOSトラン ジスタ MP72で構成され、読み出し基準電圧 Vread— refを基に読み出し電圧 Vrea dを供給する。リファレンス電源回路 REG— REFは、比較器 CMP3と Pチャネル型 M OSトランジスタ MP73で構成され、リファレンス基準電圧 Vref— refを基にリファレン ス電圧 Vrefを供給する。ベリファイ時のリファレンス電源回路 REG REF VERIF Yは、比較器 CMP4と Ρチャネル型 MOSトランジスタ ΜΡ74で構成され、ベリファイ 時のリファレンス基準電圧 Vref— verify— refを基にベリファイ時のリファレンス電圧 Vref— verifyを供給する。
[0078] 図 14は、図 13の電源回路において、その各基準電圧発生回路の構成の一例を示 す回路図である。リセット基準電圧発生回路 VRESET— REFは、温度に依存しない 電流 IIを供給する電流源と、電圧を発生させる Nチャネル型 MOSトランジスタ（MN 50、 MN51、 MN52)とディプリーション MOSトランジスタ（DM10、 DM11、 DM12 )より構成される。 Nチャネル型 MOSトランジスタとディプリーション MOSトランジスタ のドレイン電流のゲート電圧依存性を図 15 (a)に示す。ディプリーション MOSトラン ジスタ DMOS1はしきい値が Nチャネル型 MOSトランジスタ NMOSより低く設定され ており、電流 IIが流れるときのゲート電圧の差が Vrlとなっている。 VRESET— REF は Vr 1を 3倍にする回路となっており、 Vreset— refには Vr 1の 3倍の電圧が出力さ れる。
[0079] セット基準電圧発生回路 VSET— REFは、正の温度特性を備える電流 12を供給す る電流源と、電圧を発生させる Nチャネル型 MOSトランジスタ（MN56、 MN57)とデ ィプリーシヨン MOSトランジスタ（DM13、 DM14)より構成される。 Nチャネル型 MO Sトランジスタとディプリーション MOSトランジスタのドレイン電流のゲート電圧依存性 を図 15 (a)に示す。ディプリーション MOSトランジスタ DMOS1は、しきい値が Nチヤ ネル型 MOSトランジスタ NMOSより低く設定されており、電流 12が流れるときのゲー ト電圧の差が低温 (TL)では Vrl、高温 (TH)では Vr2となっている。 VSET_REF は、 Vrlまたは Vr2を 2倍にする回路となっており、 Vset— refには低温 (TL)で Vrl の 2倍の電圧が出力され、高温 (TH)で Vr 2の 2倍の電圧が出力される。
[0080] 読み出し基準電圧発生回路 VREAD— REFは、正の温度特性を備える電流 12を 供給する電流源と、電圧を発生させる Nチャネル型 MOSトランジスタ MN70とデイブ リーシヨン MOSトランジスタ DM15より構成される。 Nチャネル型 MOSトランジスタと ディプリーション MOSトランジスタのドレイン電流のゲート電圧依存性を図 15 (a)に 示す。ディプリーション MOSトランジスタ DMOS1はしきい値が Nチャネル型 MOSト ランジスタ NMOSより低く設定されており、電流 12が流れるときのゲート電圧の差が 低温 (TL)では Vrl、高温 (TH)では Vr2となっている。 VREAD_REFは Vrlまた は Vr 2を 1倍にする回路となっており、 Vread— refには低温 (TL)で Vr 1の 1倍の電 圧が出力され、高温 (TH)で Vr2の 1倍の電圧が出力される。
[0081] リファレンス基準電圧発生回路 VREF— REFは、温度に依存しない電流 13を供給 する電流源と、電圧を発生させる Nチャネル型 MOSトランジスタ MN71とディプリ一 シヨン MOSトランジスタ DM21より構成される。 Nチャネル型 MOSトランジスタとディ プリーシヨン MOSトランジスタのドレイン電流のゲート電圧依存性を図 15 (b)に示す 。ディプリーション MOSトランジスタ DMOS2はしきい値が Nチャネル型 MOSトラン ジスタ NMOSより低く設定されており、電流 13が流れるときのゲート電圧の差が Vr4と なっている。 VREF— REFは、 Vr4を 1倍にする回路となっており、 Vref— refには V の 1倍の電圧が出力される。
[0082] ベリファイ用リファレンス基準電圧発生回路 VREF— VERIFY— REFは、正の温 度特性を備える電流 12を供給する電流源と、電圧を発生させる Nチャネル型 MOSト ランジスタ MN72とディプリーション MOSトランジスタ DM22より構成される。 Nチヤネ ル型 MOSトランジスタとディプリーション MOSトランジスタのドレイン電流のゲート電 圧依存性を図 15 (b)に示す。ディプリーション MOSトランジスタ DMOS2は、しきい 値が Nチャネル型 MOSトランジスタ NMOSより低く設定されており、電流 12が流れる ときのゲート電圧の差が低温 (TL)では Vr3、高温 (TH)では Vr4となっている。 VRE F— VERIFY— REFは、 Vr3または Vr4を 1倍にする回路となっており、 Vref— veri fy_refには低温 (TL)で Vr3の 1倍の電圧が出力され、高温 (TH)で Vr4の 1倍の 電圧が出力される。
[0083] 以上のような回路構成により、図 16に示すように Vreset、 Vrefは温度に依存せず 一定となり、 Vset、 Vread, Vref— verifyは高温で小さい値となる。なお、図 5の構成 と同様に、温度補正を行なう必要がない Vresetは、電源電圧 VDDを使用することも 可能である。
[0084] また、 Vrefに関しては、温度補正を行わない方が望ましぐこれによつて動作マー ジンを確保することが可能となる。図 17は、図 11の半導体装置において、その読み 出し動作マージンについての説明図である。図 17に示すように、図 10で述べた抵抗 値の変化に伴い、リセット状態時の読み出し電圧は温度上昇と共に低下し、セット状 態時の読み出し電圧は温度によらず一定になると考えられる。ここで、例えば従来技 術の特許文献 2のように Vrefに温度補正をカ卩えると、図 17において、読み出し判定 レベルが Vref—vのようになり、一見、低温 (TL)および高温 (TH)共にリセット状態と の間の読み出し動作マージンが一定に保たれるように思われる。
[0085] し力しながら、リセット状態 (アモルファス状態）は、前述したように安定状態とは言え ないため、経時変化と共にこの読み出し動作マージンが低下することが予想させる。 したがって、常にリセット状態との間の読み出し動作マージンを大きく確保できるよう にすることが望ましい。そこで、図 17の Vrefのように読み出し判定レベルを温度によ らず一定にすると、このリセット状態との間の読み出し動作マージンを大きく確保でき 、また、セット状態との間の読み出し動作マージンは温度によらず一定に保てるため 、安定した読み出し動作が可能となる。
[0086] なお、本実施の形態では、 Vreadも温度補正を行なって 、る。これは外気が高温で はリセット素子の抵抗が下がり流れる電流が増大し、また外気も高温のため素子の温 度が上昇しやすく素子が結晶化する可能性が高くなるため、高温ほど電圧を低くなる ようにしている。
[0087] 図 18は、本発明の一実施の形態の半導体装置をシステム LSI (SOC)に適用した 場合の一例を示す配置図である。図 18は、例えば画像処理を行うシステム LSI (SO C)となっている。その構成は、特に制限はされないものの、中央処理装置 CPU、相 変ィ匕メモリ PCM、揮発性メモリ RAM、画像処理ァクセラレータ ACC、画像圧縮処理 部 JPEG、 3Dグラフィックァクセラレータ 3DG—ACC、周辺回路 PERI、カメラ用ディ ジタル信号処理回路 DSPなどを含み、公知の半導体製造技術により 1つの半導体 基板上に形成される。
[0088] ACCおよび 3DG— ACCは、画像や 3Dグラフィックを表示する際の各種計算処理 を行う。 JPEGは、画像の圧縮および伸長といった処理を行う。 DSPは、画像撮影す る際の各種ディジタル信号処理を行う。なお、このようなァクセラレータおよび DSPは 、 CPUの処理を補助するものとなっている。 PERIは、チップ全体の制御や外部との データ入出力などを行う。 [0089] PCMは、これまでの説明で示したような構成を備え、例えば、 CPUに隣接して配 置される。そして、 PCM内には、図 5および図 6、または図 13で前述したような温度 補正機能を備えた電源回路 VGENが配置される。ここで、 VGENは、 PCM内で、 C PUやァクセラレータなどの演算処理部から最も離れた位置に配置されて 、る。すな わち、これらの演算処理部（特に CPU) 1S その電力消費によって高温となる一方、 P CM内では、温度補正によって高温になる程セット動作の書き込み電流が低下するこ とになる。そうすると、過剰な温度補正により書き込み電流が不足するという最悪の事 態を避けるためには、 PCM内のメモリセルアレイの温度を反映できる場所で、その中 でもできるだけ低温となる箇所に VGENを配置することが望ましい。
[0090] 以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが 、本発明は前記実施の形態に限定されるものではなぐその要旨を逸脱しない範囲 で種々変更可能であることは 、うまでもな!/、。
[0091] 例えば、前述したような温度補正機能を利用することにより、リセット素子の抵抗の 温度勾配が素子によってばらつきがある場合に、特に低温 (TL)で書き込みを行な い、高温 (TH)で読むことにより、想定した以上の温度勾配を持つ素子を出荷のテス ト時に不良ビットとして選別できる。また、エラー訂正回路を搭載して、温度変化に対 してエラーが生じてしまう素子を救済することも効果的である。また、相変化素子を使 用する環境温度が常に一定の場合は、特に書き込み動作に温度特性を持たせる必 要がな!ヽが、本発明を適用しても問題は生じな ヽ。
産業上の利用可能性
[0092] 本発明の半導体装置は、例えばモパイル機器を代表とする、あらゆる温度条件で 使用される可能性がある製品において、それに搭載されるシステム LSI (SOC)のォ ンチップメモリとして適用して特に有益な技術であり、これに限らず、各分野で使用さ れるシステム LSIまたはマイクロコンピュータや、単体のメモリ製品等に対しても広く適 用可能である。

Claims

請求の範囲
[1] 第 1方向に延在する複数のワード線と、前記複数のワード線と交差する第 2方向に 延在する複数のビット線と、前記複数のワード線と前記複数のビット線の交点に配置 される複数のメモリセルとを含むメモリセルアレイと、
前記複数のワード線に接続される複数のワードドライバ回路と、
前記複数のビット線に接続される複数の読み出し回路および複数の書き込み回路 とを備え、
前記複数のメモリセルの夫々は、
前記複数のワード線のうち対応する 1本に接続される第 1ノードと、
前記複数のビット線のうち対応する 1本に接続される第 2ノードと、
前記第 2ノードに対応して設けられる第 3ノードと、
セット動作によって結晶状態が形成され、リセット動作によってアモルファス状態が 形成される記憶素子と、
前記第 1ノードの制御を受けて、前記第 2ノードから前記記憶素子を経て前記第 3ノ ードに至るまでの電流経路を形成するスィッチ素子とを有し、
前記セット動作時には、はじめに前記記憶素子に第 1パルスが入力され、その後連 続して第 2パルスが入力され、前記第 2パルスの大きさを外部の温度に依存して変化 させることを特徴とする半導体装置。
[2] 請求項 1記載の半導体装置において、
前記リセット動作時には、第 3パルスが入力され、
前記第 3パルスの大きさは、外部の温度によらず一定であることを特徴とする半導 体装置。
[3] 請求項 1記載の半導体装置において、
前記第 1および第 2パルスは電圧パルスであり、
前記第 2パルスの電圧値は、前記第 1パルスの電圧値よりも小さぐ外部の温度が 高くなる程小さくなることを特徴とする半導体装置。
[4] 請求項 1記載の半導体装置において、
前記第 1および第 2パルスは電流パルスであり、 前記第 2パルスの電流値は、前記第 1のパルス電流値よりも小さぐ外部の温度が 高くなる程小さくなることを特徴とする半導体装置。
[5] 請求項 2記載の半導体装置において、
前記第 1パルスと前記第 3パルスは同一であることを特徴とする半導体装置。
[6] 請求項 3記載の半導体装置において、
前記第 2パルスの電圧値を発生する電源回路を備え、
前記電源回路は、 MOSトランジスタの温度特性を利用して温度に依存する電圧値 を生成することを特徴とする半導体装置。
[7] 請求項 6記載の半導体装置において、
前記電源回路は、
MOSトランジスタのオフ電流の温度特性を利用して温度に依存する電流を生成す る回路と、
ドレイン電流—ゲート電圧特性の傾きがそれぞれ異なる 2種類の MOSトランジスタ に対して前記生成した電流を供給し、それぞれの MOSトランジスタで生じるゲート電 圧の差分を抽出する回路とを含むことを特徴とする半導体装置。
[8] 請求項 6記載の半導体装置において、
前記電源回路は、前記メモリセルアレイに近接する箇所の中で、比較的温度が低く なる箇所に配置されることを特徴とする半導体装置。
[9] 第 1方向に延在する複数のワード線と、前記複数のワード線と交差する第 2方向に 延在する複数のビット線と、前記複数のワード線と前記複数のビット線の交点に配置 される複数のメモリセルとを含むメモリセルアレイと、
前記複数のワード線に接続される複数のワードドライバ回路と、
前記複数のビット線に接続される複数の読み出し回路および複数の書き込み回路 とを備え、
前記複数のメモリセルの夫々は、
前記複数のワード線のうち対応する 1本に接続される第 1ノードと、
前記複数のビット線のうち対応する 1本に接続される第 2ノードと、
前記第 2ノードに対応して設けられる第 3ノードと、 セット動作によって結晶状態が形成され、リセット動作によってアモルファス状態が 形成される記憶素子と、
前記第 1ノードの制御を受けて、前記第 2ノードから前記記憶素子を経て前記第 3ノ ードに至るまでの電流経路を形成するスィッチ素子とを有し、
前記セット動作時には、はじめに前記記憶素子に第 1パルスが入力され、その後前 記第 1パルスが徐々に立ち下げられ、
前記第 1パルスを徐々に立ち下げる際の速度を、温度が高くなる程早くすることを 特徴とする半導体装置。
[10] 第 1方向に延在する複数のワード線と、前記複数のワード線と交差する第 2方向に 延在する複数のビット線と、前記複数のワード線と前記複数のビット線の交点に配置 される複数のメモリセルとを含むメモリセルアレイと、
前記複数のワード線に接続される複数のワードドライバ回路と、
前記複数のビット線に接続される複数の読み出し回路および複数の書き込み回路 とを備え、
前記複数のメモリセルの夫々は、
前記複数のワード線のうち対応する 1本に接続される第 1ノードと、
前記複数のビット線のうち対応する 1本に接続される第 2ノードと、
前記第 2ノードに対応して設けられる第 3ノードと、
セット動作によって低抵抗となる結晶状態が形成され、リセット動作によって高抵抗 となるアモルファス状態が形成される記憶素子と、
前記第 1ノードの制御を受けて、前記第 2ノードから前記記憶素子を経て前記第 3ノ ードに至るまでの電流経路を形成するスィッチ素子とを有し、
前記リセット動作後には、判定基準レベルが供給される前記読み出し回路を用い、 前記記憶素子から生成したレベルと前記判定基準レベルとを比較することで、前記 記憶素子の抵抗値を判定するべリファイ動作が行われ、前記判定基準レベルを、外 気の温度に応じて変化させることを特徴とする半導体装置。
[11] 請求項 10記載の半導体装置において、
前記セット動作時には、はじめに前記記憶素子に第 1パルスが入力され、その後連 続して第 2パルスが入力され、
前記リセット動作時には、前記記憶素子に第 3パルスが入力され、
前記リセット動作時の第 3パルスを、外気の温度によらず一定とし、前記セット動作 時の第 2パルスの大きさと前記判定基準レベルとを、外気の温度に応じて変化させる ことを特徴とする半導体装置。
[12] 請求項 10記載の半導体装置において、
前記読み出し回路は、読み出し動作時および前記べリファイ動作時に、前記ビット 線に対して電圧を供給し、その後、一定時間経過後の前記ビット線の電圧を前記判 定基準レベルとなる判定基準電圧と比較する方式となっており、
前記べリファイ動作時の判定基準電圧を外気の温度に応じて変化させ、 前記読み出し動作時の判定基準電圧を外気の温度によらず一定とすることを特徴 とする半導体装置。
[13] 請求項 12記載の半導体装置において、
前記読み出し動作時および前記べリファイ動作時に前記ビット線に対して供給する 電圧を、外気の温度応じて変化させることを特徴とする半導体装置。
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