WO2007032128A1 - 薄膜トランジスタ - Google Patents

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WO2007032128A1
WO2007032128A1 PCT/JP2006/310999 JP2006310999W WO2007032128A1 WO 2007032128 A1 WO2007032128 A1 WO 2007032128A1 JP 2006310999 W JP2006310999 W JP 2006310999W WO 2007032128 A1 WO2007032128 A1 WO 2007032128A1
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semiconductor layer
gate insulating
insulating film
thin film
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PCT/JP2006/310999
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Hiroshi Matsukizono
Tadayoshi Miyamoto
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Sharp Kabushiki Kaisha
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    • H01L29/78675—Polycrystalline or microcrystalline silicon transistor with normal-type structure, e.g. with top gate

Definitions

  • the present invention relates to a thin film transistor. More specifically, an active matrix substrate used in a display device such as a liquid crystal display device or an organic electroluminescence display device, a thin film transistor suitable for a semiconductor device or the like, a manufacturing method thereof, and a semiconductor device obtained using the same, The present invention relates to an active matrix substrate and a display device.
  • MOS-FET Metal Oxide Semiconductor
  • Many MOS transistors are used for most of memories, microprocessors, and the like because the MOS structure is suitable for integrated circuits.
  • thin film transistors hereinafter also referred to as “TFTs” that use a semiconductor thin film layer that also has silicon or the like as an active layer are widely used in the field, such as being used as a switching element in a liquid crystal display device.
  • TFTs In display devices such as liquid crystal display devices using such TFTs, there has been a strong demand for further reduction in power consumption along with an increase in screen size and a higher definition of image display. Even TFTs used require low power consumption. In order to reduce the power consumption of TFTs, it is essential to reduce the gate insulating film that constitutes the TFTs to, for example, about 70 nm or less and operate the TFTs at a low threshold.
  • the gate insulating film an oxide silicon film having excellent interface characteristics is usually used. However, when the gate insulating film also has a single-layer structure force of the oxide silicon film, it is simply an oxide silicon film.
  • the breakdown voltage that is, the transistor withstand voltage is lowered, and problems such as a leak failure between the semiconductor layer and the gate electrode layer are likely to occur. Therefore, when a TFT having a gate insulating film composed of a single layer of silicon oxide film is used as a switching element in a liquid crystal display device, defects such as point defects in the initial panel state and poor device reliability increase. However, the yield will be reduced. On the other hand, by reducing the deposition temperature of the silicon oxide film, it is possible to improve the coverage of the silicon oxide film. Although the flat band voltage of the silicon oxide film is lowered and the threshold value is increased as the film formation temperature is lowered, it is difficult to obtain a gate insulating film having both coverage and a low threshold value. there were.
  • a TFT having a gate insulating film having a two-layer structure in which a lower layer (gate electrode side) silicon nitride film and an upper layer (semiconductor layer side) oxide silicon film are stacked is disclosed (for example, see Patent Document 1).
  • the thickness of the silicon oxide film is as thick as 120 nm or more, so that it is possible to realize the low threshold operation of the transistor and the manufacture of the low power consumption liquid crystal display device. was difficult.
  • Patent Document 1 Japanese Patent Laid-Open No. 11 111991
  • the present invention has been made in view of the above situation, a thin film transistor capable of low threshold operation and having a high transistor breakdown voltage, a manufacturing method thereof, a semiconductor device obtained using the same, an active device
  • An object of the present invention is to provide a matrix substrate and a display device.
  • the inventors of the present invention have studied various thin film transistors that can operate at a low threshold and have a high transistor breakdown voltage, and have focused on the form of the gate insulating film.
  • the gate insulating film includes a silicon oxide film provided on the semiconductor layer side and an acid provided on the gate electrode side.
  • the gate insulating film has a film thickness on the semiconductor layer A and the film thickness on the side of the semiconductor layer is B.
  • 0.5 ⁇ B ZA the thin film transistor can be operated with a low threshold voltage and a high transistor withstand voltage.
  • the inventors have conceived that the above problems can be solved brilliantly. Has reached
  • the present invention is a thin film transistor in which a semiconductor layer, a gate insulating film, and a gate electrode are laminated in this order on a substrate, and the semiconductor layer has a forward tapered shape in cross section, and the semiconductor The top and sides of the layer are covered with a gate insulating film.
  • the gate insulating film includes a silicon oxide film provided on the semiconductor layer side, and a film made of a material having a dielectric constant higher than that of silicon oxide.
  • This is a thin film transistor having a laminated structure provided on the side and satisfying 0.5 ⁇ BZA where A is the upper film thickness in the semiconductor layer and B is the side film thickness.
  • the TFT of the present invention has a so-called top gate structure on the substrate. That is, in the thin film transistor of the present invention, the semiconductor layer, the gate insulating film, and the gate electrode are stacked in this order from the substrate side on the substrate.
  • the semiconductor layer preferably has a channel region in a region under the gate electrode and a source / drain region in a region other than under the gate electrode.
  • a material constituting the semiconductor layer it can be formed by a low-temperature process and has excellent field effect mobility.
  • the gate electrode is preferably composed of a metal from the viewpoint of suppressing phonon oscillation inside the upper gate insulating film.For example, aluminum (A1), tantalum (Ta), tungsten (W), molybdenum ( A compound containing Mo) or the like is used. Further, the gate electrode may be a stacked body including the plurality of material covers.
  • the substrate is preferably made of glass or the like, preferably made of an insulating material.
  • the semiconductor layer has a forward tapered shape in cross section, The top and sides are covered with a gate insulating film. As a result, it is possible to suppress the occurrence of cracks or the like in the gate insulating film that is an upper layer than the semiconductor layer.
  • the forward tapered shape means that the width of the cross section of the semiconductor layer decreases upward, and that the width of the cross section of the semiconductor layer is substantially constant upward.
  • the gate insulating film has a stacked structure in which a silicon oxide film is provided on the semiconductor layer side, and a film having a material force having a dielectric constant higher than that of silicon oxide is provided on the gate electrode side.
  • a silicon oxide film is provided on the semiconductor layer side, and a film having a material force having a dielectric constant higher than that of silicon oxide is provided on the gate electrode side.
  • the transistor breakdown voltage is a voltage at which the insulation between the semiconductor layer and the gate electrode is broken, that is, a breakdown voltage.
  • the gate insulating film satisfies 0.5 ⁇ BZA when the upper film thickness in the semiconductor layer is A and the lateral film thickness is B. Preferably 0.5.5 ⁇ B / A is satisfied.
  • the gate insulating film of the present invention is excellent in step coverage and can suppress the occurrence of defects such as cracks in the gate insulating film and leakage current, so that the reliability of the TFT can be improved. It becomes possible.
  • the film thickness ratio BZA is less than 0.5, problems such as leakage failure may occur between the semiconductor layer and the gate electrode layer.
  • the upper film thickness A and the lateral film thickness B in the semiconductor layer are the average film thickness 20 of the gate insulating film on the upper surface of the semiconductor layer.
  • the thinnest part 21 of the gate insulating film on the end face of the semiconductor layer is used.
  • the film forming temperature of the gate insulating film in order to satisfy the film thickness ratio BZA, when an oxide silicon single layer film or the like is used as the gate insulating film, the film forming temperature of the gate insulating film must be set low (for example, 370 ° C. or lower).
  • the gate insulating film since the gate insulating film has the above-described laminated structure, it is possible to set the film forming temperature of the gate insulating film to a high value (for example, 400 ° C or higher), and the flat band voltage. Can be improved. For this reason, according to the present invention, it is possible to achieve both the improvement of the step coverage and the improvement of the flat band voltage. It is possible to realize the low threshold operation of TFT.
  • silicon oxide constituting the silicon oxide film for example, silicon dioxide
  • a silicon nitride film is preferable as the film having a material force having a dielectric constant higher than that of silicon oxide.
  • Examples of the silicon nitride constituting the silicon nitride film include SiNx (x is an arbitrary number).
  • Reconoxynitride is preferably used.
  • materials having a dielectric constant higher than that of silicon oxide other than silicon nitride include, for example, titanium dioxide (TiO 2), triacid
  • tantalum oxide such as nickel aluminum (Al 2 O 3), tantalum pentoxide (Ta 2 O 3),
  • the dielectric constant of the material constituting the film having a higher material constant than that of the capacitor is preferably 1.5 times or more that of the silicon oxide.
  • the film having a dielectric constant higher than that of the above-mentioned silicon oxide and having a material strength may be a laminate composed of a plurality of the above-mentioned compounds, but from the viewpoint of simplifying the production process, it is simple.
  • the form which consists of a layer is preferable.
  • the average value of the dielectric constant of each compound is relative to the dielectric constant of silicon oxide. 1. It is preferably 5 times or more.
  • the method for forming the silicon oxide film and the film having a material force having a dielectric constant higher than that of the silicon oxide is not particularly limited, and is a normal pressure CVD (Chemical Vapor Deposition) method, a low pressure A CVD method, a plasma CVD method, a remote plasma CVD method, or the like can be used.
  • the raw material gas for forming the oxysilicon film is not particularly limited, but ethoxylate (TEOS) is preferable.
  • TEOS ethoxylate
  • a mixed gas of monosilane (SiH 2) and ammonia (NH 2) can be used as the source gas.
  • the configuration of the thin film transistor of the present invention is particularly limited as long as such components are formed as essential, and other components may or may not be included. is not.
  • the gate insulating film of the present invention is excellent in lower layer coverage, a TFT having a structure in which the gate electrode is disposed under the gate insulating film, that is, a bottom gate type structure. It can also be used for the same effect as the present invention. In this case
  • the cross-sectional shape of the gate electrode is preferably a forward tapered shape.
  • the semiconductor layer preferably has a lateral taper angle of 60 ° or more, more preferably 80 ° or more.
  • a drastic increase in drain current that is, a kink phenomenon, which occurs in a thin film transistor having a semiconductor layer having a gentle slope.
  • the area of the semiconductor layer when viewed from the normal direction of the substrate can be reduced, the size of the TFT can be reduced.
  • the pixel aperture ratio can be increased, and high-definition image display is possible.
  • the gate insulating film of the present invention even when the taper angle of the semiconductor layer is as large as 60 ° or more due to the laminated structure and excellent coverage of the semiconductor layer, cracks, etc.
  • the semiconductor layer can be sufficiently covered without generating. If the taper angle on the side of the semiconductor layer is less than 60 °, the TFT characteristics may be significantly degraded due to the kink phenomenon.
  • the present invention is also a method for manufacturing the thin film transistor, wherein the manufacturing method forms a gate insulating film having a laminated structure continuously in the same apparatus without breaking a vacuum while maintaining a temperature of 400 ° C. or higher. It is also a manufacturing method.
  • a more preferable film formation temperature of the gate insulating film is 430 ° C. or higher. According to this, it is possible to form a gate insulating film having a laminated structure according to the present invention, which is not particularly complicated as compared with the step of forming a gate insulating film composed of a single layer. Therefore, the manufacturing process of the TFT substrate of the present invention can be simplified, productivity can be ensured, and an increase in manufacturing cost can be prevented.
  • a high-quality gate insulating film can be formed by preventing contamination of the interface between the silicon oxide film and the film having a higher dielectric constant and higher material strength than silicon oxide. It can also be formed. Furthermore, since the gate insulating film is formed while maintaining the temperature at 400 ° C. or higher, it is possible to suppress the flat band voltage drop of the silicon oxide film, and as a result, the TFT can operate at a low threshold. Become. If the deposition temperature is less than 400 ° C, the TFT threshold increases due to an increase in the flat band voltage. As a result, defects such as increased leakage current due to high addition to the gate insulating film occur. Sometimes. Book In the specification, vacuum means 500 Pa or less, and preferably 300 Pa or less.
  • the present invention is also a method for manufacturing the thin film transistor, wherein the manufacturing method is also a method for manufacturing a thin film transistor in which an oxidation treatment of a semiconductor layer is performed using ozone before forming a gate insulating film.
  • the surface of the semiconductor layer can be oxidized and a silicon oxide layer can be formed in advance, so that a TFT having excellent interface characteristics between the semiconductor layer and the gate insulating film can be manufactured.
  • the ozone concentration, treatment time, etc. are not particularly limited and may be set as appropriate.
  • the present invention is also a semiconductor device or an active matrix substrate provided with the above thin film transistor substrate.
  • the semiconductor device of the present invention include a device in which a circuit including a CMOS is formed, an integrated circuit (IC), a solar cell, and the like.
  • the active matrix substrate of the present invention can be suitably used for a monolithic liquid crystal display device in which peripheral circuits are integrated with a thin film transistor substrate.
  • the present invention is also a display device including the active matrix substrate.
  • a liquid crystal display device, an organic electroluminescence display device and the like are preferable. According to the semiconductor device, the active matrix substrate, and the display device of the present invention, since the TFT of the present invention is included, the transistor with a low threshold voltage can be achieved while ensuring the transistor breakdown voltage. As a result, low power consumption can be realized.
  • the material strength of the gate insulating film is higher than that of the silicon oxide film provided on the semiconductor layer side and the silicon oxide provided on the gate electrode side.
  • the upper film thickness in the semiconductor layer of the gate insulating film is A and the lateral film thickness is B, 0.5 ⁇ BZA is satisfied.
  • Low threshold operation and high transistor breakdown voltage can be achieved.
  • Such a thin film transistor of the present invention is useful for reducing the power consumption of various semiconductor devices.
  • FIG. 1 is a schematic cross-sectional view showing the TFT structure of this example.
  • FIGS. 2A to 2F are schematic cross-sectional views showing a manufacturing process flow of the TFT of this example.
  • the TFT of the present embodiment is a TFT having a top gate structure.
  • the gate insulating film 13 a stacked layer of a silicon oxide (SiO 2) film 13a and a silicon nitride (SiNx) film 13b is used.
  • a membrane is used. More specifically, on the glass substrate (insulating substrate) 10, (upper layer) silicon oxide (SiO 2) as the base coat insulating film 11.
  • SiNO Silicon oxynitride laminated film
  • semiconductor layer 12 including channel region 17, source region 16a and drain region 16b, gate insulating film 13, gate electrode 14, and interlayer insulating film 18
  • the source region 16a and the drain region 16b of the semiconductor layer 12 are electrically connected to the source electrode 20a and the drain electrode 20b on the interlayer insulating film 18 through the contact holes 19a and 19b, respectively.
  • the cross section of the semiconductor layer 12 has a forward taper shape, and the taper angle between the glass substrate 10 and the side surface of the semiconductor layer 12 is 80 °.
  • the amorphous silicon (a-Si) film 2 was formed.
  • a SiO film, a SiNx film, or a SiNO film may be formed, or a laminate of these films may be formed.
  • the thickness of the a-Si film 2 is, for example, 50 nm.
  • the method for forming the a-Si film 2 is not particularly limited, and for example, it can be formed by a PCVD (Plasma Chemical Vapor Deposition) method or the like.
  • a-Si film 2 was crystallized to form a polysilicon (poly-Si) film.
  • the a-Si film 2 can be crystallized by light irradiation using an excimer laser (excimer laser annealing method). Or heat treatment at 600 ° ⁇ for & -31 film 2 May be crystallized (solid-phase growth method: Solid-phase crystallizatio n).
  • a resist layer is formed on the poly-Si film, and the poly-Si film is patterned by dry etching using the resist layer as a pattern mask. As a result, as shown in FIG. 2B, an island-shaped semiconductor layer 12 having a taper angle of 80 ° was obtained.
  • the gas used for dry etching is not particularly limited, and examples thereof include a mixed gas of carbon tetrafluoride gas and oxygen gas, a mixed gas of sulfur hexafluoride gas and hydrogen chloride gas, and the like.
  • a plasma etching (PE) mode, a reactive ion etching (RIE) mode, or the like can be used as an etching method.
  • a gate insulating film 13 covering the semiconductor layer 12 was formed at a film forming temperature of 430 ° C. using a CVD method or the like.
  • the gate insulating film 13 consists of a lower SiO film 13a and an upper SiN
  • the gate insulating film thickness for setting the gate insulating film for realizing a low power consumption liquid crystal display device is set to 70 nm in terms of oxide silicon capacitance, and the gate insulating film of this example is formed of the lower SiO film.
  • the film 13a has a thickness of 50 nm, and the upper SiNx film 13b
  • the film thickness was 40 nm.
  • the silicon oxide capacity equivalent film thickness means that the film thickness of the silicon oxide film is Tl, the dielectric constant of silicon oxide is ⁇ 1, and the film has a higher dielectric constant than silicon oxide and has a material strength (this T1 + T2 X ⁇ 1 // when the thickness of the silicon nitride film in the embodiment is ⁇ 2 and the dielectric constant of the material (silicon nitride in this embodiment) having a dielectric constant higher than that of silicon oxide is ⁇ 2 Formula force of ⁇ 2 The calculated film thickness.
  • ethoxy silicate (TEOS) is preferable,
  • SiNx film 13b use a mixed gas of monosilane (SiH) and ammonia (NH).
  • SiH monosilane
  • NH ammonia
  • SiO film 13a and SiNx film 13b are the same equipment (chamber without breaking the vacuum).
  • the gate insulating film 13 having a film thickness ratio BZA of 0.55 when the thickness of the gate insulating film 13 above the semiconductor layer is A and the thickness of the gate insulating film 13 on the side of the semiconductor layer is B is shown. Formed.
  • the semiconductor layer 12 is covered so as to cover a portion that becomes a channel region.
  • a gate electrode 14 was formed on the gate insulating film 13.
  • the gate electrode 14 can be formed by depositing a conductive film on the gate insulating film 13 using a sputtering method, a CVD method, or the like and patterning the same into a predetermined shape.
  • a metal compound containing aluminum (A1), tantalum (Ta), tungsten (W), molybdenum (Mo), or the like is preferable. It may be a body.
  • the source region 16a and the drain region 16b were formed by implanting the impurity ions 15 into the semiconductor layer 12 using the gate electrode 14 as a mask.
  • phosphorus ions were used as impurity ions 15 to form an N-channel TFT.
  • Impurity ions 15 are not limited to phosphorus ions, but include ions having group 15 elements other than phosphorus, group 13 elements such as boron, etc., and ions composed of group 13 elements such as boron as source regions 16a and drains. When implanted in region 16b, it becomes a P-channel TFT.
  • a passivation film covering the TFT and a pixel electrode (ITO) connected to the drain electrode 2 Ob are provided after the above-described steps. Electrode).
  • TFT thin film transistor
  • Example 2 The TFT of this example was fabricated in the same manner as in Example 1 except that the gate insulating film deposition temperature was changed from 430 ° C to 400 ° C. As a result, a gate insulating film having a thickness ratio BZA of 0.55 when the thickness of the gate insulating film above the semiconductor layer is A and the thickness of the gate insulating film on the side of the semiconductor layer is B is formed.
  • Example 3 Next, the thin film transistor (TFT) of Example 3 will be described.
  • the TFT of this example was fabricated in the same manner as Example 1 except that the gate insulating film deposition temperature was changed from 430 ° C to 370 ° C.
  • a gate insulating film having a thickness ratio BZA of 0.55 when the thickness of the gate insulating film above the semiconductor layer is A and the thickness of the gate insulating film on the side of the semiconductor layer is B is formed.
  • TFT thin film transistor
  • the TFT of this example was implemented except that the gate insulating film deposition temperature was changed from 430 ° C to 400 ° C and the semiconductor layer was oxidized before the gate insulating film was formed.
  • the oxidation treatment was performed by applying spin water for 60 seconds at room temperature with ozone water (concentration lOppm) in which ozone was dissolved in pure water.
  • the TFT structure of this comparative example is composed of an oxide silicon (SiO 2) film and silicon nitride (Si
  • the laminated film with the Nx) film is changed to a single-layer film of an oxide silicon (SiO 2) film. That
  • the thickness of the silicon oxide (SiO 2) film as the gate insulating film was set to lOOnm.
  • the film formation temperature was 400 ° C.
  • a gate insulating film having a film thickness ratio BZA of 0.36 where A is the thickness of the gate insulating film above the semiconductor layer and B is the thickness of the gate insulating film on the side of the semiconductor layer, was formed.
  • the TFT of Comparative Example 2 was fabricated in the same manner as in Comparative Example 1 except that the gate insulating film thickness was changed from lOOnm to 70 nm and the gate insulating film temperature was 430 ° C. did. As a result, a gate insulating film having a thickness ratio BZA of 0.28 when the thickness of the gate insulating film above the semiconductor layer is A and the thickness of the gate insulating film on the side of the semiconductor layer is B is formed. .
  • the TFT of this comparative example is The gate insulating film was fabricated in the same manner as Comparative Example 2 except that the film formation temperature was changed from 430 ° C to 400 ° C. As a result, a gate insulating film having a thickness ratio BZA of 0.36 when the thickness of the gate insulating film above the semiconductor layer is A and the thickness of the gate insulating film on the side of the semiconductor layer is B is formed.
  • the TFT of this comparative example was fabricated in the same manner as Comparative Example 2 except that the gate insulating film deposition temperature was changed from 430 ° C to 370 ° C. As a result, a gate insulating film having a thickness ratio BZA of 0.43 when the thickness of the gate insulating film above the semiconductor layer is A and the thickness of the gate insulating film on the side of the semiconductor layer is B is formed.
  • Table 1 below shows the results of comparing the transistor breakdown voltage of the TFTs of Example 1, Comparative Example 1, and Comparative Example 3.
  • the TFT of Example 1 is approximately compared to Comparative Example 3 in which the conventional single-layer gate insulating film is formed. It was confirmed that double the withstand voltage was achieved.
  • the breakdown voltage is a voltage at which the insulation between the semiconductor layer and the gate electrode is broken, that is, a breakdown voltage.
  • Capacity film thickness is equivalent to silicon oxide capacity film thickness
  • Fig. 3 is a graph showing the results of verifying the relationship between the film thickness ratio of the semiconductor layer lateral film thickness BZ semiconductor layer upper film thickness A of Example 2 and Comparative Example 3 and the transistor breakdown voltage, which is an index of insulation resistance. is there.
  • Figure 3 shows that the gate insulating film of Example 2 has a film thickness ratio of BZA of 0.5 or more and coverage. The transistor breakdown voltage is 50V or more, which is practically sufficient.
  • the gate insulating film of Comparative Example 3 had a film thickness ratio BZA of about 0.35, and the transistor breakdown voltage, which was poor in coverage, was about 30V, which was insufficient in practical use.
  • the film thickness ratio of the semiconductor layer side film thickness BZ semiconductor layer upper film thickness A was measured using a film thickness ratio measurement sample prepared separately under the same conditions as in Example 1 and Comparative Example 2. .
  • the measurement condition is that a gate insulating film 13 (as in Example 2) is formed on a silicon wafer substrate 25 having a pattern formed by etching a silicon oxide layer 24 having a thickness of 500 ⁇ m substantially at right angles.
  • the oxide silicon film has a force of 70 nm), and then the horizontal portion 26 of the oxide silicon layer 24 is formed. Measure and calculate the film thickness A and the film thickness B on the vertical part 27.
  • FIG. 5 shows the results of verifying the relationship between the film formation temperature and the semiconductor layer side film thickness BZ in the semiconductor layer upper film thickness A and the flat band voltage (Vfb) in Example 2 and Example 3. It is a graph to show. From Fig. 5, even if the film formation temperature is increased to 70 ° C, 400 ° C, and 430 ° C as in Example 3, Example 2, and Example 1, the film thickness ratio BZA does not decrease and the coverage is improved. It was hard to get worse. On the other hand, when the film formation temperature was increased, the flat band voltage tended to approach zero. Therefore, it was possible to form a TFT having a gate insulating film having both a low threshold and a high breakdown voltage in a region where the film forming temperature is 400 ° C. or higher.
  • FIG. 6 verified the relationship between the film formation temperature, the semiconductor layer side film thickness B / the semiconductor layer upper film thickness A, and the flat band voltage in Comparative Example 2, Comparative Example 3 and Comparative Example 4. It is a graph which shows a result. From FIG. 6, it can be seen that the acid-silicon monolayer films of Comparative Example 2, Comparative Example 3 and Comparative Example 4 are in a trade-off relationship between the film thickness ratio BZA, that is, coverage and flat band voltage. I could't do it.
  • FIG. 7 is a graph showing the results of verifying the relationship between the ozone oxidation treatment in Example 2 and Example 4 and the threshold voltage (Vth) of the TFT. From FIG. 7, it can be seen that TFTs can be made to have a low threshold by using ozone acid before the gate insulating film is formed. It was.
  • FIG. 1 is a schematic cross-sectional view showing a configuration of a thin film transistor (TFT) of Example 1.
  • TFT thin film transistor
  • FIG. 2] (a) to (f) are schematic cross-sectional views showing a manufacturing process flow of the thin film transistor (TFT) of Example 1.
  • FIG. 3 is a graph showing the relationship between the film thickness ratio of the semiconductor layer side film thickness BZ semiconductor layer upper film thickness A and the transistor breakdown voltage in Example 2 and Comparative Example 3.
  • FIG. 4 is a schematic cross-sectional view showing the film thickness A above the semiconductor layer on the silicon wafer substrate and the film thickness B on the side of the semiconductor layer.
  • FIG. 5 is a graph showing the relationship between the film forming temperature and the semiconductor layer side film thickness BZ semiconductor layer upper film thickness A and flat band voltage in Example 1, Example 2 and Example 3. .
  • FIG. 6 is a graph showing the relationship between the film formation temperature and the semiconductor layer lateral film thickness BZ semiconductor layer upper film thickness A and the flat band voltage in Comparative Example 2, Comparative Example 3 and Comparative Example 4. .
  • FIG. 7 is a graph showing the relationship between ozone oxidation treatment and threshold voltage (Vth) in Example 2 and Example 4.
  • FIG. 8 is a schematic cross-sectional view showing a film thickness A above the semiconductor layer and a film thickness B on the side of the semiconductor layer of the present invention.
  • Gate insulation film a Acidic silicon (SiO 2) film
  • SiNx Silicon nitride

Abstract

本発明は、低閾値動作が可能でありかつ高トランジスタ耐圧を有する薄膜トランジスタ及びその製造方法、並びに、それを用いて得られる半導体装置、アクティブマトリクス基板及び表示装置を提供する。本発明は、基板上に、半導体層、ゲート絶縁膜及びゲート電極がこの順に積層された薄膜トランジスタであって、上記半導体層は、断面に順テーパ形状を有し、上記半導体層の上と側方とがゲート絶縁膜に覆われており、上記ゲート絶縁膜は、酸化シリコン膜が半導体層側に設けられ、酸化シリコンよりも誘電率が高い材料からなる膜がゲート電極側に設けられた積層構造を有し、かつ上記半導体層における上方の膜厚をＡとし、側方の膜厚をＢとしたときに、０．５≦Ｂ／Ａを満たす薄膜トランジスタである。

Description

明 細 書
薄膜トランジスタ
技術分野
[0001] 本発明は、薄膜トランジスタに関する。より詳しくは、液晶表示装置、有機エレクトロル ミネセンス表示装置等の表示装置に用いられるアクティブマトリクス基板、半導体装 置等に好適な薄膜トランジスタ及びその製造方法、並びに、それを用いて得られる半 導体装置、アクティブマトリクス基板及び表示装置に関するものである。
背景技術
[0002] MOS (Metal Oxide Semiconductor)トランジスタは、 MOS構造をゲートに用い た電界効果トランジスタのことであり、 MOS— FETと略称される。 MOSトランジスタは 、 MOS構造が集積回路化に適していることから、メモリ、マイクロプロセッサ等の大部 分に多数用いられている。中でも、シリコン等力もなる半導体薄膜層を活性層として 用いる薄膜トランジスタ（以下、「TFT」ともいう）は、液晶表示装置におけるスィッチン グ素子等として用いられる等、幅広 、分野で利用されて 、る。
[0003] このような TFTが用いられる液晶表示装置等の表示装置においては、画面サイズの 大型化や画像表示の高精細化とともに、更なる低消費電力化が強く望まれており、 表示装置に用いられる TFTにお 、ても低消費電力化が求められて 、る。 TFTの低 消費電力化のためには、 TFTを構成するゲート絶縁膜を例えば 70nm以下程度に 薄膜化し、 TFTを低閾値動作させることが必須となる。ゲート絶縁膜としては、通常、 界面特性に優れた酸ィ匕シリコン膜が用いられているが、ゲート絶縁膜が酸ィ匕シリコン 膜の単層構造力もなる場合には、単に酸ィ匕シリコン膜を薄膜ィ匕することによって、低 閾値動作は可能となるが、一方で破壊耐圧、すなわちトランジスタ耐圧が低下し、半 導体層とゲート電極層との間のリーク不良等の不具合が生じやすくなる。したがって、 酸ィ匕シリコン膜の単層からなるゲート絶縁膜を有する TFTを液晶表示装置における スイッチング素子として用いた場合には、パネル初期状態での点欠陥不良、デバイス の信頼性不良といった不良が増加し、歩留りの低下を招くこととなる。これに対し、酸 化シリコン膜の成膜温度をさげることで、酸ィ匕シリコン膜の被覆性を向上させることは 可能であるが、成膜温度の低下に伴い酸ィ匕シリコン膜のフラットバンド電圧は低くなり 、閾値が大きくなるため、被覆性と低閾値とを兼ね備えたゲート絶縁膜を得ることは困 難であった。
[0004] そこで近年、窒化シリコン等の酸ィ匕シリコンよりも誘電率が高い材料をゲート絶縁膜 に用いることが検討されてきている。これによれば、窒化シリコン膜の単層構造力もな るゲート絶縁膜、酸ィ匕シリコン膜と窒化シリコン膜とを積層した 2層構造力もなるゲート 絶縁膜等では、酸ィ匕シリコンと窒化シリコンとの誘電率の違いから、酸ィ匕シリコン膜の 単層構造カゝらなるゲート絶縁膜を用いる場合と比べ、同等の静電容量を得るのに必 要な膜厚が大きくなり、絶縁耐圧の低下を抑制することができ、更にはトランジスタ耐 圧の向上を図ることも可能となる。そこで、例えば、下層（ゲート電極側）の窒化シリコ ン膜と上層（半導体層側)の酸ィ匕シリコン膜とを積層した 2層構造を有するゲート絶縁 膜を備えた TFTが開示されている (例えば、特許文献 1参照)。しカゝしながら、この TF Tによれば、酸ィ匕シリコンの膜厚は 120nm以上と厚いため、トランジスタの低閾値動 作ィ匕と、低消費電力液晶表示装置の製造とを実現することは困難であった。
したがって、積層構造のゲート絶縁膜を有する TFTにおいても、被覆性向上による 高トランジスタ耐圧を実現しょうとすると、低閾値動作が困難となるという点で更に改 善に余地があった。
特許文献 1 :特開平 11 111991号公報
発明の開示
発明が解決しょうとする課題
[0005] 本発明は、上記現状に鑑みてなされたものであり、低閾値動作が可能でありかつ高ト ランジスタ耐圧を有する薄膜トランジスタ及びその製造方法、並びに、それを用いて 得られる半導体装置、アクティブマトリクス基板及び表示装置を提供することを目的と するものである。
課題を解決するための手段
[0006] 本発明者らは、低閾値動作が可能でありかつ高トランジスタ耐圧を有する薄膜トラン ジスタについて種々検討したところ、ゲート絶縁膜の形態に着目した。そして、ゲート 絶縁膜が、半導体層側に設けられた酸化シリコン膜と、ゲート電極側に設けられた酸 化シリコンよりも誘電率が高い材料力もなる膜との積層構造を有し、また、ゲート絶縁 膜が、半導体層上の膜厚を Aとし、半導体層側方の膜厚を Bとしたときに、 0. 5≤B ZAを満たすことにより、薄膜トランジスタの低閾値動作化と高トランジスタ耐圧化とが 可能であることを見 、だし、上記課題をみごとに解決することができることに想到し、 本発明に到達したものである。
[0007] すなわち、本発明は、基板上に、半導体層、ゲート絶縁膜及びゲート電極がこの順 に積層された薄膜トランジスタであって、上記半導体層は、断面に順テーパ形状を有 し、上記半導体層の上と側方とがゲート絶縁膜に覆われており、上記ゲート絶縁膜は 、酸化シリコン膜が半導体層側に設けられ、酸化シリコンよりも誘電率が高い材料か らなる膜がゲート電極側に設けられた積層構造を有し、かつ上記半導体層における 上方の膜厚を Aとし、側方の膜厚を Bとしたときに、 0. 5≤BZAを満たす薄膜トラン ジスタである。
以下に本発明を詳述する。
[0008] 本発明の薄膜トランジスタは、基板上に、半導体層、ゲート絶縁膜及びゲート電極が この順に積層される。このように本発明の TFTは、いわゆるトップゲート構造を基板上 に有するものである。すなわち、本発明の薄膜トランジスタは、基板上に、半導体層、 ゲート絶縁膜及びゲート電極が基板側からこの順に積層される。ここで、半導体層は 、ゲート電極の下の領域にチャネル領域、ゲート電極の下以外の領域にソース'ドレ イン領域を有することが好ましい。また、半導体層を構成する材料としては、低温プロ セスで成膜することができるとともに、電界効果移動度に優れることから、連続粒界結 晶シリコン (CGシリコン）、多結晶シリコン (ポリシリコン)等が好ましい。なお、半導体 層のうち、ソース及びドレイン領域には、通常、不純物がドーピングされる。ゲート電 極は、上層ゲート絶縁膜の内部におけるフオノン振動を抑える観点から、金属を含ん で構成されることが好ましぐ例えば、アルミニウム (A1)、タンタル (Ta)、タングステン (W)、モリブデン (Mo)等を含んだ化合物が用いられる。また、ゲート電極は、上記 複数の材料カゝらなる積層体としてもよい。基板は、絶縁材料により構成されることが好 ましぐガラス等が好適に用いられる。
[0009] 本発明において、上記半導体層は、断面に順テーパ形状を有し、上記半導体層の 上と側方とがゲート絶縁膜に覆われている。これにより、半導体層よりも上層の膜であ るゲート絶縁膜にクラック等が生じることを抑制することができる。なお、本発明におい て、順テーパ形状とは、半導体層の断面の幅が上方に向かって小さくなるもの、及び 、半導体層の断面の幅が上方に向かって略一定のものをいう。
[0010] 本発明において、上記ゲート絶縁膜は、酸化シリコン膜が半導体層側に設けられ、 酸ィ匕シリコンよりも誘電率が高い材料力 なる膜がゲート電極側に設けられた積層構 造を有する。これにより、酸ィ匕シリコン膜の単層構造カゝらなるゲート絶縁膜よりも、同じ 静電容量での膜厚を大きくすることができるので、ゲート絶縁膜の被覆性とトランジス タ耐圧とを向上させて TFTの信頼性を向上させることができる。また、半導体層側に 酸ィ匕シリコン膜が設けられていることから、半導体層とゲート絶縁膜との間の優れた 界面特性を確保することができる。なお、トランジスタ耐圧とは、半導体層とゲート電 極との絶縁が破壊されるときの電圧、すなわち破壊耐圧のことである。
[0011] また、本発明において、上記ゲート絶縁膜は、上記半導体層における上方の膜厚を Aとし、側方の膜厚を Bとしたときに、 0. 5≤BZAを満たす。好ましくは 0. 55≤B/ Aを満たす。このように本発明のゲート絶縁膜は段差被覆性に優れており、ゲート絶 縁膜にクラックが生じリーク電流が流れる等の不良発生を抑えることができることから 、 TFTの信頼性を向上させることが可能となる。膜厚比 BZAが 0. 5未満であると、半 導体層とゲート電極層との間においてリーク不良等の不具合が生じることがある。な お、半導体層における上方の膜厚 A及び側方の膜厚 Bは、図 8に示すように、半導体 層における上方の膜厚 Aについては半導体層上面上のゲート絶縁膜の平均膜厚 20 を、半導体層における側方の膜厚 Bにつ 、ては半導体層端面上のゲート絶縁膜の 最も薄 、部分の膜厚 21を用いる。
また、上記膜厚比 BZAを満たすためには、ゲート絶縁膜として酸ィ匕シリコン単層膜 等を用いた場合、ゲート絶縁膜の成膜温度を低く（例えば、 370°C以下)設定する必 要があるが、本発明においてはゲート絶縁膜が上述の積層構造を有することから、ゲ ート絶縁膜の成膜温度を高 例えば、 400°C以上)設定することが可能となり、フラッ トバンド電圧を向上させることができる。このため、本発明によれば、段差被覆性の向 上とフラットバンド電圧の向上とを両立させることができ、その結果、 TFTの耐圧を確 保したうえで、 TFTの低閾値動作を実現することができる。
[0012] 上記酸ィ匕シリコン膜を構成する酸ィ匕シリコンとしては、例えば、二酸化ケイ素 ば) )
2 等が挙げられる。上記酸ィ匕シリコンよりも誘電率が高い材料力もなる膜としては、窒化 シリコン膜であることが好ましい。窒化シリコン膜を構成する窒化シリコンとしては、例 えば、 SiNx (xは、任意の数字)等が挙げられ、中でも、四窒化三ケィ素（Si N )、シ
3 4 リコンォキシナイトライド等が好適に用いられる。また、本発明では、窒化シリコン以外 の酸ィ匕シリコンよりも誘電率が高い材料として、例えば、二酸化チタン (TiO )、三酸
2 ィ匕ニアルミニウム（Al O )、五酸化二タンタル (Ta O )等の酸化タンタル、二酸化ハ
2 3 2 5
フニゥム (HfO )、二酸ィ匕ジルコニウム (ZrO )等を用いることができる。上記酸化シリ
2 2
コンよりも誘電率が高い材料力 なる膜を構成する材料の誘電率としては、酸化シリ コンの誘電率に対して 1. 5倍以上であることが好ましい。更に、上記酸ィ匕シリコンより も誘電率が高 、材料力 なる膜の形態としては、上記化合物の複数からなる積層体 であってもよいが、製造工程の簡略ィ匕の観点からは、単層からなる形態が好ましい。 なお、上記酸ィ匕シリコンよりも誘電率が高い材料力 なる膜を上記化合物の複数から なる積層構造とした場合には、各化合物の誘電率の平均値が、酸化シリコンの誘電 率に対して 1. 5倍以上であることが好ましい。
[0013] 上記酸ィ匕シリコン膜と、上記酸ィ匕シリコンよりも誘電率が高い材料力 なる膜との成膜 方法としては、特に限定されず、常圧 CVD (Chemical Vapor Deposition)法、 低圧 CVD法、プラズマ CVD法、リモートプラズマ CVD法等を用いることができる。ま た、酸ィ匕シリコン膜形成の原料ガスとしては特に限定されないが、ケィ酸ェチル (TE OS ;tetra ethoxy silane)が好ましい。更に、酸化シリコンよりも誘電率が高い材 料力もなる膜を窒化シリコンにより形成した場合には、原料ガスとしては、モノシラン（ SiH )とアンモニア（NH )との混合ガス等を用いることができる。
4 3
[0014] 本発明の薄膜トランジスタの構成としては、このような構成要素を必須として形成され るものである限り、その他の構成要素を含んでいても含んでいなくてもよぐ特に限定 されるものではない。
なお、本発明のゲート絶縁膜は、下層被覆性に優れていることから、ゲート電極がゲ ート絶縁膜の下層に配置された構造、すなわちボトムゲート型の構造を有する TFT にも用いることができ、本発明と同様の作用効果を奏することができる。この場合には
、ゲート電極の断面形状を順テーパ形状とすることが好ま 、。
[0015] 本発明において、上記半導体層は、側方のテーパ角度が 60° 以上であることが好 ましぐ 80° 以上であることがより好ましい。これにより、なだらかな傾斜を有する半導 体層を備えた薄膜トランジスタにお ヽて発生する急激なドレイン電流の増加、すなわ ちキンク現象を効果的に抑制することができる。また、基板法線方向から見たときの 半導体層の面積を小さくすることができるので、 TFTの小型化が可能となる。更にそ の結果として、本発明の TFTを液晶表示装置等のアクティブマトリクス基板に用いた 場合には、画素開口率を大きくすることができ、高精細な画像表示が可能となる。な お、本発明のゲート絶縁膜によれば、積層構造を有し半導体層の被覆性に優れてい ること力ら、半導体層のテーパ角度が 60° 以上と非常に大きくなつても、クラック等を 生じることなく半導体層を充分に被覆することができる。また、半導体層側方のテー パ角度が 60° 未満であると、キンク現象により TFT特性が著しく悪ィ匕してしまうことが ある。
[0016] 本発明はまた、上記薄膜トランジスタの製造方法であって、上記製造方法は、 400°C 以上を保ちながら真空を破らず同一装置内で連続的に積層構造のゲート絶縁膜を 形成する薄膜トランジスタの製造方法でもある。また、ゲート絶縁膜のより好ましい成 膜温度としては 430°C以上である。これによれば、単層からなるゲート絶縁膜の成膜 工程と比べ、特に複雑化させることなぐ本発明における積層構造のゲート絶縁膜を 形成することができる。したがって、本発明の TFT基板の製造プロセスを簡略化する ことができ、生産性を確保することができるとともに、製造コストの増大を防止すること ができる。また、ゲート絶縁膜の成膜時に、酸ィ匕シリコン膜と酸ィ匕シリコンよりも誘電率 が高 、材料力もなる膜との界面が汚染されることを防止して、良質なゲート絶縁膜を 形成することも可能となる。更に、 400°C以上を保ちながらゲート絶縁膜の成膜を行う ことから、酸ィ匕シリコン膜のフラットバンド電圧の低下を抑えることができるので、その 結果として、 TFTの低閾値動作が可能となる。なお、成膜温度が 400°C未満であると 、フラットバンド電圧の増大により TFTの閾値が増加し、その結果として、ゲート絶縁 膜に高付加がかかりリーク電流が増大する等の不良が発生することがある。なお、本 明細書中において真空とは、 500Pa以下を意味し、 300Pa以下であることが好まし い。
[0017] 本発明はまた、上記薄膜トランジスタの製造方法であって、上記製造方法は、ゲート 絶縁膜の形成前に、オゾンを用いて半導体層の酸ィ匕処理を行う薄膜トランジスタの 製造方法でもある。これにより、半導体層の表面を酸化し、予め酸化シリコン層を形 成することができるので、半導体層とゲート絶縁膜との間の界面特性に優れた TFTを 作製することができる。また、酸ィ匕種としては、純水にオゾンを溶存させたオゾン水を 用いることが好ましぐこれにより、酸素を用いて半導体層を熱酸ィ匕する場合に比べ て、より低温で半導体層の酸化処理を行うことができるので、製造プロセスの低温ィ匕 が可能となる。なお、オゾン濃度、処理時間等は特に限定されず、適宜設定すれば よい。
[0018] 本発明はまた、上記薄膜トランジスタ基板を備えた半導体装置又はアクティブマトリク ス基板でもある。本発明の半導体装置としては、例えば、 CMOSを含む回路が形成 された装置、集積回路 (IC)、太陽電池等が挙げられる。また、本発明のアクティブマ トリタス基板は、薄膜トランジスタ基板に周辺回路を一体化させたモノリシック液晶表 示装置等に好適に用いることができる。本発明は更に、上記アクティブマトリクス基板 を含んで構成される表示装置でもある。本発明の表示装置としては、液晶表示装置、 有機エレクトロルミネセンス表示装置等が好ましい。本発明の半導体装置、アクティブ マトリクス基板及び表示装置によれば、本発明の TFTを含んで構成されることから、ト ランジスタ耐圧を確保した上で、トランジスタの低閾値動作ィ匕を図ることができ、これ により低消費電力化を実現することができる。
発明の効果
[0019] 本発明の薄膜トランジスタによれば、ゲート絶縁膜が半導体層側に設けられた酸ィ匕シ リコン膜と、ゲート電極側に設けられた酸ィ匕シリコンよりも誘電率が高い材料力 なる 膜との積層構造を有し、更に、ゲート絶縁膜の半導体層における上方の膜厚を Aとし 、側方の膜厚を Bとしたときに、 0. 5≤BZAを満たすことにより、薄膜トランジスタの 低閾値動作化と高トランジスタ耐圧化とが可能となる。このような本発明の薄膜トラン ジスタは、各種半導体装置の低消費電力化に有用である。 発明を実施するための最良の形態
[0020] 以下に実施例を掲げ、本発明を図面を参照して更に詳細に説明するが、本発明はこ れらの実施例のみに限定されるものではない。
[0021] (実施例 1)
図 1を用いて、本発明を用いた薄膜トランジスタ (TFT)について説明する。図 1は、 本実施例の TFT構成を示す断面模式図である。また、図 2 (a)〜(f)は、本実施例の TFTの製造工程フローを示す断面模式図である。
本実施例の TFTは、図 1に示すように、トップゲート構造を有する TFTであり、ゲート 絶縁膜 13として、酸化シリコン (SiO )膜 13aと窒化シリコン (SiNx)膜 13bとの積層
2
膜が用いられている。より具体的には、ガラス基板 (絶縁基板） 10上に、ベースコート 絶縁膜 11としての（上層）酸化シリコン（SiO )
2 / (下層）酸窒化シリコン (SiNO)積層 膜と、チャネル領域 17、ソース領域 16a及びドレイン領域 16bからなる半導体層 12と 、ゲート絶縁膜 13と、ゲート電極 14と、層間絶縁膜 18とがこの順に積層されるととも に、半導体層 12のソース領域 16a及びドレイン領域 16bが、それぞれコンタクトホー ル 19a、 19bを介して、層間絶縁膜 18上のソース電極 20a及びドレイン電極 20bに電 気的に接続された構造を有して 、る。ここで半導体層 12の断面は順テーパ形状を有 し、ガラス基板 10と半導体層 12の側面とのテーパ角度が 80° になっている。
[0022] 以下に、図 2 (a)〜 (f)に基づき、実施例 1の TFT基板における TFTの製造方法を説 明する。
まず、図 2 (a)に示すように、ガラス基板 10の表面に、ベースコート絶縁膜 11を形成 した後、アモルファスシリコン (a— Si)膜 2を形成した。ベースコート絶縁膜 11としては 、 SiO膜、 SiNx膜又は SiNO膜を形成してもよいし、これらの膜の積層体を形成して
2
もよい。 a— Si膜 2の厚さは、例えば 50nmとする。 a— Si膜 2の形成方法としては特に 限定されず、例えば、 PCVD (Plasma Chemical Vapor Deposition)法等で形 成することができる。
[0023] 続いて、 a— Si膜 2を結晶化させることにより、ポリシリコン (poly— Si)膜を形成した。
具体的には、 a— Si膜 2の結晶化は、エキシマレーザを用いた光照射によって行うこ とができる（エキシマレーザァニール法)。又は、 &ー31膜2に対して600°〇の熱処理 を行うことによって結晶化させてもよい（固相成長法： Solid— phase crystallizatio n)。次いで、 poly— Si膜の上にレジスト層を形成し、レジスト層をパター-ングマスク として、ドライエッチングすることにより、 poly— Si膜のパターユングを行う。これによつ て、図 2 (b)に示すように、テーパ角度が 80° の島状の半導体層 12が得られた。ここ で、ドライエッチングに使用されるガスとしては、特に限定されず、四フッ化炭素ガス 及び酸素ガスの混合ガス、六フッ化硫黄ガス及び塩ィヒ水素ガスの混合ガス等が挙げ られる。また、エッチング方式としては、プラズマエッチング（PE ; plasma etching) モード、反応性イオンエッチング（RIE ; reactive ion etching)モード等を用いるこ とがでさる。
[0024] 続いて、図 2 (c)に示すように、半導体層 12を覆うゲート絶縁膜 13を CVD法等を用 いて、成膜温度 430°Cで形成した。ゲート絶縁膜 13は、下層 SiO膜 13aと上層 SiN
2
X膜 13bとの積層構造とした。また、低消費電力液晶表示装置を実現するためのゲー ト絶縁膜の設定膜厚を酸ィ匕シリコン容量換算膜厚 70nmとし、これに合わせて本実 施例のゲート絶縁膜は、下層の SiO膜 13aの膜厚を 50nm、上層の SiNx膜 13bの
2
膜厚を 40nmとした。ここで、酸化シリコン容量換算膜厚とは、酸ィ匕シリコン膜の膜厚 を Tl、酸化シリコンの誘電率を ε 1とし、酸ィ匕シリコンよりも誘電率が高い材料力もな る膜 (本実施例においては窒化シリコン膜)の膜厚を Τ2、酸化シリコンよりも誘電率が 高い材料 (本実施例においては窒化シリコン)の誘電率を ε 2としたときに、 T1 +T2 X ε 1/ ε 2の式力 算出される膜厚のことである。また、成膜に用いる各原料ガスと しては、 SiO膜 13aではケィ酸ェチル (TEOS ;tetra ethoxy silane)が好ましく、
2
SiNx膜 13bではモノシラン（SiH )とアンモニア（NH )との混合ガス等を用いること
4 3
ができる。なお、 SiO膜 13aと SiNx膜 13bとは、真空を破らず同一装置 (チャンバ
2 一
)内で連続的に形成することが好ましい。分割して処理すると、 SiO膜 13aと SiNx膜
2
13bとの界面が汚染される恐れもあるため、良質のゲート絶縁膜 13を形成するには、 連続処理が好ましい。これにより、半導体層上方のゲート絶縁膜 13の膜厚を Aとし、 半導体層側方のゲート絶縁膜 13の膜厚を Bとしたときの膜厚比 BZAが 0. 55のゲー ト絶縁膜 13を形成した。
[0025] 続いて、図 2 (d)に示すように、半導体層 12のうちチャネル領域となる部分を覆うよう に、ゲート絶縁膜 13の上にゲート電極 14を形成した。ゲート電極 14は、ゲート絶縁 膜 13の上に導電膜をスパッタ法、 CVD法等を用いて堆積し、これを所定の形状にパ ターニングすることによって形成することができる。ゲート電極 14の材質としては、例 えば、アルミニウム (A1)、タンタル (Ta)、タングステン (W)、モリブデン（Mo)等を含 んだ金属化合物が好ましぐまた、上記複数の材料力もなる積層体としてもよい。
[0026] 続いて、図 2 (e)に示すように、ゲート電極 14をマスクとして半導体層 12に不純物ィ オン 15を注入することにより、ソース領域 16a及びドレイン領域 16bを形成した。本実 施例では、 Nチャネルの TFTを形成するために、不純物イオン 15としてリンイオンを 用いた。なお、不純物イオン 15としては、リンイオンに限定されず、リン以外の 15族 元素、ホウ素等の 13族元素等力もなるイオンが挙げられ、ホウ素等の 13族元素から なるイオンをソース領域 16a及びドレイン領域 16bに注入した場合には Pチャネルの TFTとなる。
[0027] 続いて、基板 10全面を覆うように層間絶縁膜 18を形成した後、層間絶縁膜 18及び ゲート絶縁膜 13を貫通し、ソース領域 16a及びドレイン領域 16bにそれぞれ達するコ ンタクトホール 19a及び 19bを設けた。最後に、各コンタクトホール 19a、 19bの内部 及び層間絶縁膜 18上に、ソース領域 16a及びドレイン領域 16bとそれぞれ電気的に 接続されたソース電極 20a及びドレイン電極 20bを形成した。このようにして、 TFTが 完成する。
なお、本実施例の TFTを液晶表示装置の表示領域内のスイッチング素子として用い る場合には、上述した工程の後に、 TFTを覆うパッシベーシヨン膜と、ドレイン電極 2 Obに接続された画素電極 (ITO電極）とを更に形成する。
[0028] (実施例 2)
次に、実施例 2の薄膜トランジスタ (TFT)について説明する。本実施例の TFTは、ゲ ート絶縁膜の成膜温度を 430°Cから 400°Cに変更したこと以外は、実施例 1と同様に して作製した。これにより、半導体層上方のゲート絶縁膜の膜厚を Aとし、半導体層 側方のゲート絶縁膜の膜厚を Bとしたときの膜厚比 BZAが 0. 55のゲート絶縁膜を 形成した。
[0029] (実施例 3) 次に、実施例 3の薄膜トランジスタ (TFT)について説明する。本実施例の TFTは、ゲ ート絶縁膜の成膜温度を 430°Cから 370°Cに変更したこと以外は、実施例 1と同様に して作製した。これにより、半導体層上方のゲート絶縁膜の膜厚を Aとし、半導体層 側方のゲート絶縁膜の膜厚を Bとしたときの膜厚比 BZAが 0. 55のゲート絶縁膜を 形成した。
[0030] (実施例 4)
次に、実施例 4の薄膜トランジスタ (TFT)について説明する。本実施例の TFTは、ゲ ート絶縁膜の成膜温度を 430°Cから 400°Cに変更し、ゲート絶縁膜の形成前に半導 体層の酸化処理を行ったこと以外は、実施例 1と同様にして作製した。ここで、酸ィ匕 処理は、純水にオゾンを溶存させたオゾン水（濃度 lOppm)を、室温で、 60秒間、ス ピン塗布することによって行った。
[0031] (比較例 1)
次に、比較例 1の薄膜トランジスタ (TFT)について説明する。本比較例の TFTの構 成は、実施例 1においてゲート絶縁膜である酸ィ匕シリコン (SiO )膜と窒化シリコン (Si
2
Nx)膜との積層膜を酸ィ匕シリコン (SiO )膜の単層膜に変更した構成を有する。その
2
他の構成は実施例 1の TFTと同様である。ここで、ゲート絶縁膜である酸ィ匕シリコン（ SiO )膜の膜厚は lOOnmとした。また、本比較例においては、成膜温度を 400°Cと
2
した以外は、実施例 1と同様にして酸ィ匕シリコン (SiO )膜の成膜を行った。これにより
2
、半導体層上方のゲート絶縁膜の膜厚を Aとし、半導体層側方のゲート絶縁膜の膜 厚を Bとしたときの膜厚比 BZAが 0. 36のゲート絶縁膜を形成した。
[0032] (比較例 2)
次に、比較例 2の薄膜トランジスタ (TFT)について説明する。本比較例の TFTは、ゲ ート絶縁膜の膜厚を lOOnmカゝら 70nmに変更し、ゲート絶縁膜の成膜温度は 430°C としたこと以外は、比較例 1と同様にして作製した。これにより、半導体層上方のゲー ト絶縁膜の膜厚を Aとし、半導体層側方のゲート絶縁膜の膜厚を Bとしたときの膜厚 比 BZAが 0. 28のゲート絶縁膜を形成した。
[0033] (比較例 3)
次に、比較例 3の薄膜トランジスタ (TFT)について説明する。本比較例の TFTは、ゲ ート絶縁膜の成膜温度を 430°Cから 400°Cに変更したこと以外は、比較例 2と同様に して作製した。これにより、半導体層上方のゲート絶縁膜の膜厚を Aとし、半導体層 側方のゲート絶縁膜の膜厚を Bとしたときの膜厚比 BZAが 0. 36のゲート絶縁膜を 形成した。
[0034] (比較例 4)
次に、比較例 4の薄膜トランジスタ (TFT)について説明する。本比較例の TFTは、ゲ ート絶縁膜の成膜温度を 430°Cから 370°Cに変更したこと以外は、比較例 2と同様に して作製した。これにより、半導体層上方のゲート絶縁膜の膜厚を Aとし、半導体層 側方のゲート絶縁膜の膜厚を Bとしたときの膜厚比 BZAが 0. 43のゲート絶縁膜を 形成した。
[0035] 下記表 1に、実施例 1、比較例 1及び比較例 3の TFTのトランジスタ耐圧を比較した 結果を示す。これにより、ゲート絶縁膜の膜厚を酸ィ匕シリコン容量換算膜厚 70nmと した場合には、実施例 1の TFTが従来の単層のゲート絶縁膜からなる比較例 3に比 較して約 2倍の耐圧を実現することが確認できた。ここで耐圧とは、半導体層とゲート 電極との絶縁が破壊されるときの電圧、すなわち破壊耐圧のことである。
[0036] [表 1]
TFTのトランジスタ耐圧
Figure imgf000013_0001
※容量膜厚は酸化シリコン容量換算膜厚
[0037] 以下に、実施例 1〜4及び比較例 2〜4で得られた TFT等を用いて行った実験につ いて説明する。
<実験 1 > 半導体層側方膜厚 BZ半導体層上方膜厚 Aの膜厚比とトランジスタ耐 圧との関係の検証
図 3は、実施例 2及び比較例 3の半導体層側方膜厚 BZ半導体層上方膜厚 Aの膜厚 比と絶縁耐性の指標であるトランジスタ耐圧との関係について検証した結果を示すグ ラフである。図 3より、実施例 2のゲート絶縁膜では膜厚比 BZAが 0. 5以上と被覆性 に優れており、トランジスタ耐圧は 50V以上と実用上充分である。一方、比較例 3の ゲート絶縁膜では膜厚比 BZAが 0. 35程度と被覆性が悪ぐトランジスタ耐圧もおよ そ 30Vと実用上不充分な特性を示した。なお、半導体層側方膜厚 BZ半導体層上 方膜厚 Aの膜厚比は、実施例 1及び比較例 2と同様の条件で別に作製した膜厚比測 定用のサンプルを用いて測定した。測定条件としては、図 4に示すように、膜厚 500η mの酸ィ匕シリコン層 24をほぼ直角にエッチングして形成したパターンを有するシリコ ンウェハ基板 25上にゲート絶縁膜 13 (実施例 2の場合には酸ィ匕シリコン膜 50nm/ 窒化シリコン膜 40nmからなり、比較例 3の場合には酸ィ匕シリコン膜 70nm力もなる）を 成膜した後、酸ィ匕シリコン層 24の水平部 26上の膜厚 Aと垂直部 27上の膜厚 Bとを測 定して計算する。
[0038] <実験 2> 成膜温度と半導体層側方膜厚 BZ半導体層上方膜厚 Aの膜厚比及び フラットバンド電圧との関係の検証
図 5は、実施例 実施例 2及び実施例 3における成膜温度と半導体層側方膜厚 BZ 半導体層上方膜厚 Aの膜厚比及びフラットバンド電圧 (Vfb)との関係について検証 した結果を示すグラフである。図 5より、実施例 3、実施例 2、実施例 1と成膜温度が 3 70°C、 400°C、 430°Cに増加しても、膜厚比 BZAは低下せず、被覆性が悪化する ことはな力つた。一方で成膜温度を高くすると、フラットバンド電圧は 0に近づいていく 傾向を示した。したがって、成膜温度 400°C以上の領域で低閾値と高耐圧とを兼ね 備えたゲート絶縁膜を有する TFTを形成することが可能であった。
また、図 6は、比較例 2、比較例 3及び比較例 4における成膜温度と半導体層側方膜 厚 B/半導体層上方膜厚 Aの膜厚比及びフラットバンド電圧との関係について検証 した結果を示すグラフである。図 6より、比較例 2、比較例 3及び比較例 4の酸ィ匕シリコ ン単層膜は、膜厚比 BZA、すなわち被覆性とフラットバンド電圧とがトレードオフの 関係にあり、これらを両立することができな力つた。
[0039] <実験 3> オゾン酸化処理と閾値電圧との関係の検証
図 7は、実施例 2及び実施例 4におけるオゾン酸ィ匕処理と TFTの閾値電圧 (Vth)と の関係について検証した結果を示すグラフである。図 7より、ゲート絶縁膜形成前に、 半導体層をオゾン酸ィ匕することによって、 TFTの低閾値ィ匕が可能であることが分かつ た。
[0040] なお、本願は、 2005年 9月 16曰に出願された曰本国特許出願 2005— 270615号 と、 2005年 10月 14日に出願された日本国特許出願 2005— 300122号とを基礎と して、パリ条約ないし移行する国における法規に基づく優先権を主張するものである 。該出願の内容は、その全体が本願中に参照として組み込まれている。
[0041] また、本願明細書における「以上」及び「以下」は、当該数値を含むものである。
図面の簡単な説明
[0042] [図 1]実施例 1の薄膜トランジスタ (TFT)の構成を示す断面模式図である。
[図 2] (a)〜 (f)は、実施例 1の薄膜トランジスタ (TFT)の製造工程フローを示す断面 模式図である。
[図 3]実施例 2及び比較例 3の半導体層側方膜厚 BZ半導体層上方膜厚 Aの膜厚比 とトランジスタ耐圧との関係を示すグラフである。
[図 4]シリコンウェハ基板上の半導体層上方の膜厚 Aと半導体層側方の膜厚 Bとを示 す断面模式図である。
[図 5]実施例 1、実施例 2及び実施例 3における成膜温度と半導体層側方膜厚 BZ半 導体層上方膜厚 Aの膜厚比及びフラットバンド電圧との関係を示すグラフである。
[図 6]比較例 2、比較例 3及び比較例 4における成膜温度と半導体層側方膜厚 BZ半 導体層上方膜厚 Aの膜厚比及びフラットバンド電圧との関係を示すグラフである。
[図 7]実施例 2及び実施例 4におけるオゾン酸化処理と閾値電圧 (Vth)との関係を示 すグラフである。
[図 8]本発明の半導体層上方の膜厚 Aと半導体層側方の膜厚 Bとを示す断面模式図 である。
符号の説明
[0043] 2:アモルファスシリコン（a— Si)膜
10 :ガラス基板 (絶縁基板）
11 :ベースコート絶縁膜
12 :半導体層
13 :ゲート絶縁膜 a:酸ィヒシリコン（SiO )膜
2b:窒化シリコン（SiNx)膜
:ゲート電極
：リンイオン (不純物イオン）
a:ソース領域
b:ドレイン領域
:チャネル領域
:層間絶縁膜
a, 19b:コンタク卜ホール
a:ソース電極
b:ドレイン電極
：半導体層上部のゲート絶縁膜の平均膜厚 ：半導体層端面上の最小膜厚
:上層ゲート絶縁膜
:下層ゲート絶縁膜
:酸ィヒシリコン層
:シリコンウェハ基板
:酸化シリコン層の水平部
：酸化シリコン層の垂直部

Claims

請求の範囲
[1] 基板上に、半導体層、ゲート絶縁膜及びゲート電極がこの順に積層された薄膜トラン ジスタであって、
該半導体層は、断面に順テーパ形状を有し、該半導体層の上と側方とがゲート絶縁 膜に覆われており、
該ゲート絶縁膜は、酸化シリコン膜が半導体層側に設けられ、酸ィ匕シリコンよりも誘電 率が高い材料力 なる膜がゲート電極側に設けられた積層構造を有し、かつ 該半導体層における上方の膜厚を Aとし、側方の膜厚を Bとしたときに、 0. 5≤B/A を満たすことを特徴とする薄膜トランジスタ。
[2] 前記酸ィ匕シリコンよりも誘電率が高い材料力もなる膜は、窒化シリコン膜であることを 特徴とする請求項 1記載の薄膜トランジスタ。
[3] 前記半導体層は、側方のテーパ角度が 60° 以上であることを特徴とする請求項 1記 載の薄膜トランジスタ。
[4] 請求項 1記載の薄膜トランジスタの製造方法であって、
該製造方法は、 400°C以上を保ちながら真空を破らず同一装置内で連続的に積層 構造のゲート絶縁膜を形成することを特徴とする薄膜トランジスタの製造方法。
[5] 請求項 1記載の薄膜トランジスタの製造方法であって、
該製造方法は、ゲート絶縁膜の形成前に、オゾンを用いて半導体層の酸ィ匕処理を行 うことを特徴とする薄膜トランジスタの製造方法。
[6] 請求項 1記載の薄膜トランジスタを備えることを特徴とする半導体装置。
[7] 請求項 1記載の薄膜トランジスタを備えることを特徴とするアクティブマトリクス基板。
[8] 請求項 7記載のアクティブマトリクス基板を含んで構成されることを特徴とする表示装 置。
[9] 前記表示装置は、液晶表示装置であることを特徴とする請求項 8記載の表示装置。
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