WO2005045373A1 - メモリ装置、メモリ制御方法および表示装置 - Google Patents

メモリ装置、メモリ制御方法および表示装置 Download PDF

Info

Publication number
WO2005045373A1
WO2005045373A1 PCT/JP2004/010860 JP2004010860W WO2005045373A1 WO 2005045373 A1 WO2005045373 A1 WO 2005045373A1 JP 2004010860 W JP2004010860 W JP 2004010860W WO 2005045373 A1 WO2005045373 A1 WO 2005045373A1
Authority
WO
WIPO (PCT)
Prior art keywords
memory
error
cell
test
address
Prior art date
Application number
PCT/JP2004/010860
Other languages
English (en)
French (fr)
Inventor
Kyoji Marumoto
Yo Sawamura
Tatsuhiko Murata
Yoshiaki Suenaga
Original Assignee
Rohm Co., Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co., Ltd filed Critical Rohm Co., Ltd
Publication of WO2005045373A1 publication Critical patent/WO2005045373A1/ja
Priority to US11/146,339 priority Critical patent/US7286422B2/en

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/44—Indication or identification of errors, e.g. for repair
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/76—Masking faults in memories by using spares or by reconfiguring using address translation or modifications
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C2029/1208—Error catch memory

Definitions

  • Memory device Memory device, memory control method, and display device
  • the present invention relates to a memory device and related technology, and more particularly, to a memory device having a built-in test function, a control method thereof, and a display device equipped with the memory device.
  • Patent Literature 1 discloses a technology that uses a parity check and performs error correction in a redundant memory before an uncorrectable situation occurs.
  • Patent Document 1 JP-A-10-49448
  • the present invention has been made in view of these problems, and an object of the present invention is to provide a memory device suitable for large capacity and related technology.
  • a memory device includes a memory block in which a memory cell is arranged; A test circuit for executing a self-test for the memory cell, a substitute cell for replacing a memory cell having an error as a result of the self-test, and a bypass circuit for switching access to the memory cell having the error to access to the substitute cell.
  • This memory device may be a one-chip LSI. In that case, the LSI may be dedicated to the memory, or may include the memory and any system circuit or control circuit that uses the memory.
  • the alternative cell may be configured by a register circuit provided outside the memory block. Since it is sufficient to provide, for example, several substitute cells for the memory block, the redundancy can be reduced as compared with the parity method which requires a redundant bit for each predetermined bit length.
  • the bypass circuit includes an error address storage circuit that stores an address of the memory cell in which the error has occurred, and an address currently being accessed and the error address storage circuit.
  • a comparison circuit that compares the stored address; and a switching circuit that changes an access destination to the alternative cell when both addresses compared by the comparison circuit match.
  • Another embodiment of the present invention is a display device, comprising: a display memory; and a control circuit that reads data from the display memory and displays the data.
  • the display memory includes a memory in which memory cells are arranged. A block, a test circuit for performing a self-test on the memory cell, a substitute cell for substituting a memory cell having an error as a result of the self-test, and an access to the substitute cell for the memory cell having the error And a bypass circuit that switches to. Since the display memory immediately informs the user that there is an error cell even with one bit, it is effective to replace the error cell with the display memory of this mode.
  • Still another embodiment of the present invention relates to a memory control method, wherein a self-test is performed on a memory cell in the memory device according to a predetermined test start condition before using the memory device.
  • a self-test is performed on a memory cell in the memory device according to a predetermined test start condition before using the memory device.
  • a step of activating a substitute cell in place of the memory cell in which the error is detected; and when an access to the memory cell in which the error is detected occurs, To the alternative cell.
  • the memory device of the present invention is suitable for increasing the capacity. Also, the error cell can be used as a normal cell by the substitute cell. In other aspects of the invention, the advantages of this memory device can be enjoyed.
  • FIG. 1 is a diagram showing a configuration of a memory device according to an embodiment.
  • FIG. 2 is a diagram showing a correspondence relationship between a first alternative cell path, a second alternative cell path, and an internal structure of a memory block.
  • FIG. 3 is a diagram showing an internal configuration of a test circuit.
  • FIG. 4 is a diagram showing an internal configuration of a first address comparator.
  • FIG. 5 is a diagram showing an internal configuration of a register selector.
  • FIG. 6 is a flowchart showing a BIST processing procedure in the embodiment.
  • FIG. 7 is a flowchart showing a normal operation procedure after BIST in the embodiment.
  • FIG. 1 shows a configuration of a memory device 100 according to the embodiment.
  • the entity that reads and writes data from and to the memory device 100 is hereinafter referred to as a “processor”.
  • a processor The entity that reads and writes data from and to the memory device 100 is hereinafter referred to as a “processor”.
  • the memory device 100 or the memory device 100 and the processor are implemented as one integrated circuit device, that is, an LSI.
  • "WD” is write data
  • WE is a command signal indicating write when high, and read when low
  • A is an address
  • RD is a generic term for read data. Notation.
  • the memory block 10 is an SRAM including a large number of memory cells or any other RAM. Tess
  • the write circuit 12 is a circuit for so-called BIST (Built In Self Test), and the write selector 14 switches a path for writing test data to the memory block 10 by the test circuit 12 and a normal write access path. Normal write access is performed by the processor using the write bus 24.
  • Write bus 24 propagates WD, A, and WE.
  • the write memory bus 30 connects the write selector 14 and the memory block 10 and propagates WD, A, and WE. WD, A, and WE for test are input from the test circuit 12 to the write selector 14, and a test signal 36 indicating that the test is being performed is also input.
  • test signal 36 When the test signal 36 is active, WD, A, and WE output from the test circuit 12 are input to the memory block 10 via the write selector 14. On the other hand, when the test signal 36 is inactive, write data from the processor is input to the memory block 10 via the write selector 14.
  • the read selector 16 selects one of the read data from the memory block 10 and the later-described alternative data, and returns it to the processor via the read bus 26.
  • the first error address register 21 and the second error address register 22 store a memory address (hereinafter simply referred to as “error address”) at which an error is detected as a result of the BIST performed by the test circuit 12.
  • error address a memory address
  • the test circuit 12 asserts an error detection signal 38, and this signal becomes a write trigger.
  • the two systems of the first error address register 21 and the second error address register 22 are provided, as will be described later, by dividing the memory block 10 into a plurality of areas, and the first error address register 21 includes the first area and the second error This is because the address register 22 is in charge of each of the second areas.
  • the test circuit 12 asserts the error detection signal 38 for the first error address register 21 and the error detection signal 38 for the second error address register 22.
  • Signal 38 should be negated.
  • the error address stored in first error address register 21 is output to first address comparator 31.
  • the first address comparator 31 monitors the address of the memory block 10 when the processor accesses the memory block 10. When the address matches an error address, the first address comparator 31 reads “error memory cell (hereinafter simply referred to as error cell). Assert the first error cell access signal 61 indicating "access has occurred".
  • the enable register 18 inhibits or permits the operation of the first address comparator 31 itself. When operation is prohibited, the first error Re-access signal 61 is not asserted.
  • the first write logic circuit 41 is a logic circuit, and inputs WE, WD, and a first error cell access signal 61.
  • the first write logic circuit 41 has a built-in latch or buffer circuit (not shown) as required for timing, but of course, it may be a through circuit.
  • a through circuit is used for simplicity of explanation.
  • the register selector 20 refers to the first error cell access signal 61 and the second error cell access signal 62 to determine which correction register data to select.
  • the OR gate 34 outputs a high level when the first error cell access signal 61 or the second error cell access signal 62 is asserted, whereby the read selector 16 selects the output of the register selector 20 and reads it. Output to bus 26.
  • FIG. 2 shows a first alternative cell path formed by a first error address register 21, a first address comparator 31, a first write logic circuit 41, a first correction register 51, a second error address register 22, The correspondence relationship between the second alternative cell path formed by the second address comparator 32, the second write logic circuit 42, the second correction register 52, and the internal structure of the memory block 10 is shown.
  • These alternative cell circuits may be considered as “bypass circuits” because they bypass access to the memory block 10 for error recovery.
  • the first and second alternative cell paths correspond to the first and second regions, ie, the first RAM 10a and the second RAM 10b.
  • Memory block 10 may have multiple individual RAMs inside, in which case it is necessary to prepare alternate cells for each RAM. it can.
  • Providing alternative cells for individual RAMs has the advantage, for example, that individual RAMs can have alternative cells and related circuits located close to and in place. If the size of each individual RAM is different, you can decide the number of alternative cells according to the size. For example, two alternative cells may be provided in 8 KB of RAM and four alternative cells in 16 KB of RAM. This is because the number of error cells is considered to be proportional to the size of the RAM. In Fig. 2, there are three or more RAMs, and Fig. 1 shows two of them.
  • FIG. 3 shows an internal configuration of the test circuit 12.
  • the state management unit 102 controls the operation of the entire test circuit 12 and asserts the test signal 36 during the test.
  • the state is initialized by the reset input RST and advanced by the clock input CLK.
  • the address generation unit 104, the data generation unit 106, and the command generation unit 108 respectively generate necessary addresses, test data, write and read commands for each state under the control of the state management unit 102.
  • the address generator 104 has a built-in counter (not shown) that can be incremented and decremented for an address march test.
  • Converter 110 compares the read value of the test data with the expected value, and if they do not match, asserts error detection signal 38 as detecting an error address.
  • the error counter 112 counts the number of error detections, and notifies the state management unit 102 when the count value exceeds the number of prepared alternative cells.
  • the state management unit 102 receives the notification and forcibly ends the test.
  • the error counter 112 is configured as a system register so that the count value can be read from the processor, and the processor can know the number of errors and the presence or absence of forced termination due to errors as a result of the test.
  • the test by the test circuit 12 can be performed according to the following states, for example.
  • FIG. 4 shows an internal configuration of the first address comparator 31.
  • the size of the RAM is 118 kilobytes, and that the input address is 10 13 bits.
  • the comparator 120 compares the address A output from the processor with the error address stored in the first error address register 21. However, if a valid error address has not been written to the first error address register 21, the most significant bit MSB of the first error address register 21 should be set to an ⁇ error presence / absence flag '' to avoid accidental coincidence of both addresses.
  • the first error address register 21 is configured so that the MSB becomes zero after reset. When the test circuit 12 detects an error, it writes 1 to the MSB and simultaneously writes the error address. As a result, the MSB becomes 1 only when the error address stored in the first error address register 21 is valid.
  • the output of the enable register 18 and the MSB are input to the AND gate 122, and the comparator 120 is enabled by the output. I do. Only when the comparator 120 is enabled, the first error cell access signal 61 is asserted if both input addresses match.
  • FIG. 5 shows an internal configuration of the register selector 20.
  • the register selector 20 has a first selector 130 and a second selector 132, and is controlled by a first AND gate 136 and a second AND gate 138, respectively.
  • the WE and the first error cell access signal 61 and the WE and the second error cell access signal 62 are input to the first AND gate 136 and the second AND gate 138, respectively.
  • the first AND gate 136 outputs a high signal when WE is low and the first error cell access signal 61 is high, that is, when reading the error address assigned to the first correction register 51. And the data from the first correction register 51 labeled as “1” of the second selector 132 Is output.
  • the second AND gate 138 outputs a high signal when WE is low and the second error cell access signal 62 is high, that is, when the error address assigned to the second correction register 52 is read, the output goes high.
  • the data of the second correction register 52 which is labeled as "1" of the selector 130, is output.
  • the latch 134 holds the output of the second selector 132, and the output is input to the side of the first selector 130 labeled "0".
  • the data recorded by the latch 134 is output to the first selector 130 and the second selector 130. Loops through selector 132 and latch 134 and continues to be maintained. As described above, with the configuration of the register selector 20, data is properly selected from necessary substitute cells and output to the read selector 16.
  • Figure 6 shows the BIST processing procedure.
  • the power is supplied to the memory device 100, and the memory device 100 is reset by a hardware or software method (S10).
  • the state management unit 102 of the test circuit 12 starts state control, and BIST starts (S12). Since the test signal 36 is asserted during BIST, the write selector 14 selects the test circuit 12 side.
  • the test circuit 12 outputs the data to the WD, A, and WE S memory blocks 10.
  • the read data of the memory block 10 is input to the comparator 110 of the test circuit 12 to check for an error.
  • Figure 7 shows the normal operation procedure. Since BIST has been completed, the test circuit 12 does not operate, and the write selector 14 Bus 24 side is selected. As long as there is no access from the processor (S30N), the memory device 100 is in a standby state.
  • the first address comparator 31 and the second address comparator 32 determine whether the address being accessed is an error address (S32). If it is not an error address, it returns to the standby state (S32N). If it is an error address, the first error cell access signal 61 or the second error cell access signal 62 is asserted and the output is selected and output to the read bus 26, and the read operation is performed. Prepare for.
  • the first write logic circuit 41 monitors WE, and if the access to the error address is a write access (S34Y), writes WD to the first correction register 51 or the second correction register 52, which is a substitute cell (S3). 6).
  • the test time is short. Also, there is no need to put a load on the processor, and there is no need to run a test program.
  • the memory device 100 or the memory device 100 and the processor are mounted as one integrated circuit device.
  • this naturally has a degree of freedom, and the arbitrary configuration shown in FIG. 1 can be put in an LSI or mounted externally.
  • the entity that uses the memory block 10 is simply “processor”.
  • This processor may be, for example, a CPU (central processing unit) of a display device or another control device.
  • an application using the memory device 100 as a display memory is considered. If there is an error cell in the display memory, for example, a dot dropout occurs when displayed on an LCD, so that the user tends to recognize it as “defective”. If the memory device 100 according to the embodiment is used as the display memory, the error cell can be repaired, so that not only the failure of the display memory can be avoided, but also the failure of the LCD and the display device itself can be avoided. The effect is great.
  • the substitute cell circuit is considered as a “bypass circuit”.
  • bypass circuit only the first correction register 51 and the second correction register 52, and only the first address comparator 31 and the second address comparator 32, and furthermore, those and the first error register Only the address register 21 and the second error address register 22 may be considered.
  • the present invention can be used for a memory device. Further, it can be used for a display device using the same.

Landscapes

  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Static Random-Access Memory (AREA)

Abstract

　パリティビットを設けてメモリセルのエラーを救済するためには、相当量のハードウエア増加を覚悟しなければならない。テスト回路１２はメモリブロック１０のメモリセルに対してハードウエアでテストを実行する。エラーセルが検出されるとき、そのアドレスが第１エラーアドレスレジスタ２１または第２エラーアドレスレジスタ２２に記録される。プロセッサがエラーセルのアドレスにアクセスすると、第１アドレスコンパレータ３１または第２アドレスコンパレータ３２がこれを検出し、代替セルとしての第１補正レジスタ５１または第２補正レジスタ５２へデータを書き込み、またはそれらからデータを読み出す。これにより、エラーセルが代替セルでカバーされる。

Description

明 細 書
メモリ装置、メモリ制御方法および表示装置
技術分野
[0001] 本発明はメモリ装置とその関連技術に関し、とくに、テスト機能を内蔵したメモリ装置 とその制御方法、およびそのメモリ装置を搭載した表示装置に関する。
背景技術
[0002] 近年、システムの構築に大容量のメモリは不可欠である。ユーザはより多様な機能 をより高い性能で、し力もよりコンパクトな形態で実現するシステムを求めるため、メモ リの大容量化に対する要望は高まるば力りである。しかし、メモリの大容量化に伴い、 当然ながらメモリセルの不良または故障の問題が顕著になる。不良または故障のメモ リセル（以下これを単に「エラーセル」ともいう）の存在は、システムの異常動作その他 の不具合の原因となる。
[0003] 従来、エラーセルの検出のためにパリティチェックが知られている。パリティチェック において、所定のビット長に対して冗長ビットであるパリティビットをどのようにもたせる かにより、エラーセルの検出のみが可能な場合と、検出だけでなぐ訂正まで可能な 場合がある。例えば特許文献 1には、パリティチェックを利用し、冗長化されたメモリに おいて、訂正不可能な事態に陥る前にエラー訂正をする技術が開示されている。 特許文献 1：特開平 10 - 49448号公報
発明の開示
発明が解決しょうとする課題
[0004] パリティチェックによれば、エラーセルの検出や訂正が可能である力 そのために必 要な冗長度は決して低くなぐメモリの大容量ィ匕を妨げる要因となる。また、ノ^テイビ ットの計算に要する時間により、メモリのアクセスタイムが制約される場合もある。本発 明はこうした課題に鑑みてなされたものであり、その目的は、大容量化に向くメモリ装 置とその関連技術を提供することにある。
課題を解決するための手段
[0005] 本発明のメモリ装置は、メモリセルが配置されたメモリブロックと、前記メモリセルに 対するセルフテストを実行するテスト回路と、前記セルフテストの結果エラーとなったメ モリセルを代替する代替セルと、前記エラーとなったメモリセルに対するアクセスを前 記代替セルへのアクセスに切り換えるバイパス回路とを内蔵する。このメモリ装置は 1 チップ化された LSIであってもよレ、。その場合、その LSIはメモリ専用であってもよいし 、メモリとそれを利用する任意のシステム回路や制御回路を備えてもよい。
[0006] 前記代替セルは、前記メモリブロック外に設けられたレジスタ回路によって構成され てもよレ、。メモリブロックに対して代替セルを例えば数個設ける程度でよいので、所定 のビット長ごとに冗長ビットを必要とするバリティ方式よりも冗長度を下げることができ る。
[0007] 本発明のメモリ装置のある態様では、前記バイパス回路は、前記エラーとなったメモ リセルのアドレスを記憶するエラーアドレス記憶回路と、現在アクセスされているァドレ スと前記エラーアドレス記憶回路に記憶されたアドレスとを比較する比較回路と、比 較回路によって比較される両アドレスが一致したとき、前記代替セルへアクセス先を 変更する切換回路とを備える。
[0008] 本発明の別の態様は表示装置であり、表示メモリと、その表示メモリからデータを読 み出して表示する制御回路とを備え、前記表示メモリは、メモリセルが配置されたメモ リブロックと、前記メモリセルに対するセルフテストを実行するテスト回路と、前記セル フテストの結果エラーとなったメモリセルを代替する代替セルと、前記エラーとなった メモリセルに対するアクセスを前記代替セルへのアクセスに切り換えるバイパス回路と を内蔵する。表示メモリは 1ビットでもエラーセルがあるとユーザにすぐ知られるため、 本態様の表示メモリでエラーセルを置換することは効果的である。
[0009] 本発明のさらに別の態様はメモリ制御方法であり、メモリ装置の使用に先立ち、所 定のテスト開始条件にしたがって前記メモリ装置内のメモリセルに対してセルフテスト を実施するステップと、前記セルフテストでエラーが検出されたとき、そのエラーが検 出されたメモリセルに替えて代替セルを有効化するステップと、前記エラーが検出さ れたメモリセルに対するアクセスが発生したとき、アクセス先を前記代替セルへ切り換 えるステップとを備える。
[0010] なお、以上の構成要素の任意の組合せや、本発明の構成要素や表現を方法、装 置、回路などの間で相互に置換したものもまた、本発明の態様として有効である。 発明の効果
[0011] 本発明のメモリ装置は大容量化に向く。また、エラーセルを代替セルによって正常 なセルとして利用できる。本発明のその他の態様では、このメモリ装置の利点を享受 できる。
図面の簡単な説明
[0012] [図 1]実施の形態に係るメモリ装置の構成を示す図である。
[図 2]第 1の代替セル経路、第 2の代替セル経路、およびメモリブロックの内部構造の 対応関係を示す図である。
[図 3]テスト回路の内部構成を示す図である。
[図 4]第 1アドレスコンパレータの内部構成を示す図である。
[図 5]レジスタセレクタの内部構成を示す図である。
[図 6]実施の形態における BISTの処理手順を示すフローチャートである。
[図 7]実施の形態において、 BIST後の通常動作の手順を示すフローチャートである 符号の説明
[0013] 10 メモリブロック、 12 テスト回路、 21 第 1エラーアドレスレジスタ、 22 第 2 エラーアドレスレジスタ、 31 第 1アドレスコンパレータ、 32 第 2アドレスコンパレ ータ、 51 第 1補正レジスタ、 52 第 2補正レジスタ。
発明を実施するための最良の形態
[0014] 図 1は、実施の形態に係るメモリ装置 100の構成を示す。メモリ装置 100に対してデ ータのリードライトをする主体を以下「プロセッサ」とよぶ。ここでは、メモリ装置 100だ け、またはメモリ装置 100とプロセッサがひとつの集積回路装置、すなわち LSIとして 実装されている。図中、「WD」はライトデータ、「WE」はハイでライト、ローでリードを 示すコマンド信号、「A」はアドレス、「RD」はリードデータの総称であり、必要に応じて これらの記号で表記する。
[0015] メモリブロック 10は多数のメモリセルを含む SRAMその他任意の RAMである。テス ト回路 12は、いわゆる BIST (Built In Self Test)用の回路であり、ライト用セレクタ 14 はテスト回路 12によってメモリブロック 10へテストデータを書き込むための経路と通常 のライトアクセス経路を切り換える。通常のライトアクセスはプロセッサがライトバス 24 を用いて実施する。ライトバス 24は、 WD、 A、 WEを伝搬する。ライト用メモリバス 30 はライト用セレクタ 14とメモリブロック 10を結び、 WD、 A、 WEを伝搬する。テスト回路 12からテスト用の WD、 A、 WEがライト用セレクタ 14へ入力され、テスト中であること を示すテスト信号 36も入力される。テスト信号 36がアクティブのとき、テスト回路 12か ら出力された WD、 A、 WEがライト用セレクタ 14を経てメモリブロック 10へ入力される 。一方、テスト信号 36がインアクティブのとき、プロセッサからのライトデータがライト用 セレクタ 14を経てメモリブロック 10へ入力される。
[0016] リード用セレクタ 16はメモリブロック 10からのリードデータと、後述の代替データの 一方を選択し、リードバス 26を介してプロセッサへ返す。
[0017] 第 1エラーアドレスレジスタ 21、第 2エラーアドレスレジスタ 22はテスト回路 12による BISTの結果、エラーが検出されたメモリアドレス（以下単に「エラーアドレス」という）を 記憶する。テスト回路 12はエラー発生時、エラー検出信号 38をアサートし、この信号 が書込トリガとなる。第 1エラーアドレスレジスタ 21と第 2エラーアドレスレジスタ 22の 2 系統設けたのは、後述のごとぐメモリブロック 10を複数の領域に分け、第 1エラーァ ドレスレジスタ 21が第 1の領域、第 2エラーアドレスレジスタ 22が第 2の領域をそれぞ れ担当するためである。したがって、第 1の領域をテスト中にエラーが発生すれば、よ り厳密には、テスト回路 12は第 1エラーアドレスレジスタ 21に対するエラー検出信号 38をアサートし、第 2エラーアドレスレジスタ 22に対するエラー検出信号 38はネゲー トしておく。以下、両系列とも構造は同等であるから、第 1の系列のみ説明する。
[0018] 第 1エラーアドレスレジスタ 21に記憶されたエラーアドレスは第 1アドレスコンパレー タ 31へ出力される。第 1アドレスコンパレータ 31はプロセッサからメモリブロック 10へ のアクセスが発生したとき、そのアドレスを監視し、エラーアドレスと一致したとき、「ェ ラーのあるメモリセル（以下単にエラーセルとレ、う）へのアクセス発生」を示す第 1エラ 一セルアクセス信号 61をアサートする。ィネーブルレジスタ 18は第 1アドレスコンパレ ータ 31の動作自体を禁止または許可する。動作が禁止されているとき、第 1エラーセ ルアクセス信号 61はアサートされなレ、。
[0019] 第 1ライトロジック回路 41は論理回路であり、 WE, WD、第 1エラーセルアクセス信 号 61を入力する。 WDに対して、第 1ライトロジック回路 41はタイミング上の必要に応 じて図示しないラッチまたはバッファ回路を内蔵するが、もちろん、スルー回路であつ てもよレ、。ここでは説明の簡単のためスルー回路とする。第 1ライトロジック回路 41は 、 WEがアクティブ、すなわちライトサイクルであり、かつ第 1エラーセルアクセス信号 6 1がアサートされれば、そのときの WDを第 1補正レジスタ 51へ書き込む。これにより、 エラーセルへのライトデータ書込に替えて、代替セルとして機能する第 1補正レジスタ 51へのデータ書込が実現する。以下、代替セルに記録されたデータを「代替データ 」ともレ、う。
[0020] 一方、エラーアドレスに対するアクセスがリードのとき、第 1補正レジスタ 51への書込 は発生しなレ、。そのかわり、第 1補正レジスタ 51に記憶された代替データがレジスタ セレクタ 20とリード用セレクタ 16を経てプロセッサへ返される。このため、メモリブロッ ク 10からのリードデータは無視され、エラーアドレスが代替セルによって完全に置換 される。レジスタセレクタ 20は第 1エラーセルアクセス信号 61と第 2エラーセルァクセ ス信号 62を参照し、いずれの補正レジスタのデータを選択するか決定する。オアゲ ート 34は、第 1エラーセルアクセス信号 61または第 2エラーセルアクセス信号 62がァ サートされるとハイを出力し、これにより、リード用セレクタ 16がレジスタセレクタ 20の 出力を選択してリードバス 26へ出力する。
[0021] 図 2は、第 1エラーアドレスレジスタ 21、第 1アドレスコンパレータ 31、第 1ライトロジッ ク回路 41、第 1補正レジスタ 51によって形成される第 1の代替セル経路、第 2エラー アドレスレジスタ 22、第 2アドレスコンパレータ 32、第 2ライトロジック回路 42、第 2補 正レジスタ 52によって形成される第 2の代替セル経路、およびメモリブロック 10の内 部構造の対応関係を示す。これらの代替セル回路は、エラー修復のためにメモリブ口 ック 10へのアクセスをバイパスするため、「バイパス回路」と考えてもよい。
[0022] 同図のごとぐ第 1、第 2の代替セル経路は、それぞれ第 1、第 2の領域である第 1R AM10a、第 2RAM10bに対応している。メモリブロック 10は内部に複数の個別な R AMを持っている場合があり、そうした場合、 RAMごとに代替セルを準備することが できる。個別の RAMごとに代替セルを準備する場合、たとえば個別の RAMごとに、 それに近レ、場所に代替セルや関連回路をおくことができるなどのメリットがある。個別 の RAMごとにサイズが異なる場合、サイズに応じて代替セルの数を決めてもよレ、。た とえば、 8キロバイトの RAMに 2個、 16キロバイトの RAMに 4個の代替セルなど、お よそ比例して代替セルを設けてもよレ、。エラーセルの数は、 RAMのサイズに比例す ると考えられるためである。なお、図 2では 3以上の RAMが存在しており、図 1ではそ のうちふたつを描いている。
[0023] 図 3は、テスト回路 12の内部構成を示す。ステート管理部 102はテスト回路 12全体 の動作を制御するとともに、テスト中はテスト信号 36をアサートする。ステートはリセッ ト入力 RSTによって初期化され、クロック入力 CLKによって進行する。アドレス生成 部 104、データ生成部 106、コマンド生成部 108はそれぞれ、ステート管理部 102の 制御下、ステートごとに必要なアドレス、テストデータ、ライトおよびリードコマンドを発 生する。
[0024] アドレス生成部 104はアドレスマーチテストのためにインクリメントおよびデクリメント 可能なカウンタ（図示せず）を内蔵する。コンバータ 110は、テストデータのリード値と 期待値を比較し、両者が不一致であればエラーアドレスを検出したとしてエラー検出 信号 38をアサートする。エラーカウンタ 112はエラー検出の回数をカウントし、カウン ト値が準備した代替セルの数を超えればこれをステート管理部 102へ通知する。ステ ート管理部 102は通知を受けテストを強制終了する。エラーカウンタ 112はカウント値 をプロセッサから読み出し可能にシステムレジスタとして構成され、プロセッサはテスト の結果、エラーの数やエラーによる強制終了の有無を知ることができる。テスト回路 1 2によるテストは例えば以下のステートに従って行うことができる。
1. アドレス 00→最終アドレスへオール 0をライト
2. アドレス 00→最終アドレスへ（オール 0を）リードしながらオール 1をライト
3.リードしたデータがオール 0であるか比較チェック
4.最終アドレス→アドレス 00へ（オール 1を）リードしながらオール 0をライト
5.リードしたデータがオール 1であるか比較チェック
6. アドレス 00→最終アドレスへオール 1をライト 7. アドレス 00→最終アドレスへ（オール 1を）リードしながらオール 0をライト
8.リードしたデータがオール 1であるか比較チェック
9.最終アドレス→アドレス 00へ（オール 0を）リードしながらオール 1をライト
10.リードしたデータがオール 0であるか比較チェック
11.全 RAMへの BIST終了
12.エラーの数が代替セルの数を超えたら強制終了
[0025] 図 4は第 1アドレスコンパレータ 31の内部構成を示す。ここでは RAMのサイズが 1 一 8キロバイトであるとし、それらにした力 Sい、入力されるアドレスが 10 13ビットのい ずれかであるとする。コンパレータ 120はプロセッサが出力しているアドレス Aと第 1ェ ラーアドレスレジスタ 21に記憶されたエラーアドレスを比較する。ただし、第 1エラー アドレスレジスタ 21に有効なエラーアドレスが書き込まれていなレ、ときに両アドレスの 偶然の一致を避けるベぐ第 1エラーアドレスレジスタ 21の最上位ビット MSBを「エラ 一存否フラグ」として利用する。第 1エラーアドレスレジスタ 21はリセット後 MSBがゼロ になるよう構成し、テスト回路 12がエラーを検出したとき、 MSBに 1を書き込み、同時 にエラーアドレスを書き込む。これにより、第 1エラーアドレスレジスタ 21に記憶された エラーアドレスが有効なときに限り、 MSBが 1となる。
[0026] さらに、ィネーブルレジスタ 18によって BIST動作が許可されている必要があるため 、ィネーブルレジスタ 18の出力と MSBをアンドゲート 122に入力し、その出力によつ てコンパレータ 120をイネ一ブルする。コンパレータ 120がイネ一ブルのときに限り、 入力された両アドレスが一致すれば第 1エラーセルアクセス信号 61がアサートされる
[0027] 図 5はレジスタセレクタ 20の内部構成を示す。レジスタセレクタ 20は第 1セレクタ 13 0、第 2セレクタ 132を有し、それぞれ第 1アンドゲート 136、第 2アンドゲート 138によ つて制御される。第 1アンドゲート 136、第 2アンドゲート 138はそれぞれ WEと第 1ェ ラーセルアクセス信号 61、 WEと第 2エラーセルアクセス信号 62が入力される。
[0028] 第 1アンドゲート 136は、 WEがローで第 1エラーセルアクセス信号 61がハイ、すな わち、第 1補正レジスタ 51が担当しているエラーアドレスへのリードの際、出力がハイ になり、第 2セレクタ 132の「1」とラベリングされた、第 1補正レジスタ 51からのデータ が出力される。第 2アンドゲート 138は、 WEがローで第 2エラーセルアクセス信号 62 力 Sハイ、すなわち、第 2補正レジスタ 52が担当しているエラーアドレスへのリードの際 、出力がハイになり、第 1セレクタ 130の「1」とラベリングされた、第 2補正レジスタ 52 力 のデータが出力される。その際、第 1アンドゲート 136の出力はローなので、第 2 セレクタ 132では「0」とラベリングされた第 1セレクタ 130からのパスが選択され、結果 的に、第 2補正レジスタ 52からのデータが第 2セレクタ 132から出力される。
[0029] ラッチ 134は、第 2セレクタ 132の出力を保持しており、その出力は第 1セレクタ 130 の「0」とラベリングされた側へ入力される。第 1アンドゲート 136の出力も第 2アンドゲ ート 138の出力もローのとき、すなわち、代替セルがデータを出力しなくてよいとき、ラ ツチ 134が記録したデータが第 1セレクタ 130、第 2セレクタ 132、ラッチ 134でルー プし、維持されつづける。以上、レジスタセレクタ 20の構成により、必要な代替セルか ら正しくデータが選択され、リード用セレクタ 16へ出力される。
[0030] 以上の構成による動作を説明する。図 6は BISTの処理手順である。まず、メモリ装 置 100に電源が入り、その他ハードウェア的またはソフトウェア的な方法でリセットが かかる（S10)。これを契機としてテスト回路 12のステート管理部 102がステート制御 を開始し、 BISTがはじまる（S12)。 BIST中はテスト信号 36がアサートされるため、ラ イト用セレクタ 14はテスト回路 12の側を選択する。 BIST中のライト動作では、テスト 回路 12から WD、 A、 WE力 Sメモリブロック 10へ出力される。一方、リード動作では、メ モリブロック 10力 のリードデータがテスト回路 12のコンパータ 110へ入力され、エラ 一の有無がチェックされる。
[0031] BISTの詳細手順は前述のとおりで、その間、エラーが検出されると（S14Y)、まず エラーカウンタ 112でエラーがカウントアップされる（S16)。その結果、エラーの数が 代替セルよりも多くなると（S18Y)、 BISTは強制終了される（S24)。エラーの数が代 替セル以下であると（S18N)、第 1エラーアドレスレジスタ 21または第 2エラーァドレ スレジスタ 22にエラーアドレスが記録される（S20)ここで BISTが終了条件を満たせ ば（S22Y)終了し、そうでなければ（S22N) S14に戻ってテストが続けられる。
[0032] つぎに、 BISTが終わった後の通常動作を説明する。図 7は通常動作の手順である 。 BISTが終わっているため、テスト回路 12は動作せず、ライト用セレクタ 14はライト バス 24の側を選択している。プロセッサからのアクセスがない限り（S30N)、メモリ装 置 100は待機状態にある。
[0033] プロセッサからアクセスが発生すると（S30Y)、アクセス中のアドレスがエラーァドレ スか否かが第 1アドレスコンパレータ 31と第 2アドレスコンパレータ 32で判定される（S 32)。エラーアドレスでなければ待機状態にもどり（S32N)、エラーアドレスであれば 第 1エラーセルアクセス信号 61または第 2エラーセルアクセス信号 62がアサートされ 出力を選択してリードバス 26へ出力し、リード動作に備える。第 1ライトロジック回路 4 1は、 WEを監視し、エラーアドレスへのアクセスがライトアクセスであれば（S34Y)、 代替セルである第 1補正レジスタ 51または第 2補正レジスタ 52に WDを書き込む（S3 6)。一方、ライトアクセスでなければ（S34N)、リードアクセスであるから、第 1補正レ ジスタ 51または第 2補正レジスタ 52の必要なほうからレジスタセレクタ 20、リード用セ レクタ 16を経てプロセッサへデータが返される（S38)。
[0034] 以上の実施の形態には以下のような利点がある。
まず、 BISTカ モリ装置 100内部のハードウェアで行われるため、テスト時間が短 レ、。また、プロセッサに負荷を掛ける必要がないし、テストのためのプログラムを走ら せる必要もない。
[0035] つぎに、メモリブロック 10に対していくつかの代替セルを準備すれば足りるため、パ リティビットを設けてエラー修復まで実施するメモリ装置に比べ、ハードウェアの増加 量を極めて低く抑えることができる。
[0036] さらに、通常のメモリの出荷テストでは、エラーセルが見つかると、これを強制的に 別のセルに置き換え、その置換のためにヒューズや配線を恒久的にカットすることが あるが、その方法では出荷後のエラーに対応できない。実施の形態によれば、出荷 後のエラーに対して動的に対応できるため、実効性が高レ、。逆に、仮に出荷時にェ ラーセルがあっても、実施の形態では当然これをカバーできるので、従来の方法に 比べ劣るところがない。
[0037] 加えて、代替セルをメモリブロック 10の外部においたため、メモリブロック 10自体は 従来のまま冗長度なく利用することができ、設計上メリットがある。 [0038] 以上、本発明を実施の形態をもとに説明した。これらの実施の形態は例示であり、 それらの各構成要素の組合せにレ、ろレ、ろな変形例や応用例が可能なこと、またそう した変形例等も本発明の範囲にあることは当業者に理解されるところである。そうした 変形例等を例示する。
[0039] 実施の形態では、メモリ装置 100だけ、またはメモリ装置 100とプロセッサがひとつ の集積回路装置として実装されているとした。しかし、当然これには自由度があり、図 1の任意の構成を LSIの中に入れ、または外部に実装することができる。
[0040] 実施の形態では、メモリブロック 10を利用する主体を単に「プロセッサ」とした。この プロセッサは例えば表示装置の CPU (中央処理装置）その他の制御装置であっても よぐその場合、メモリ装置 100を表示メモリとして利用するアプリケーションが考えら れる。表示メモリにエラーセルがあると、例えば LCDに表示したときドット抜けが生じる ため、ユーザに「不良」と認識されがちである。実施の形態に力、かるメモリ装置 100を 表示メモリとすれば、エラーセルが修復できるため、たんに表示メモリの不良を回避 するだけでなぐ LCDその他表示装置自体の不良を回避することができ、その効果 は大きい。
[0041] 実施の形態では、図 2の説明において、代替セル回路を「バイパス回路」と考えた。
しかし、バイパス回路の解釈はほかにもあり、例えば第 1補正レジスタ 51および第 2補 正レジスタ 52だけ、それらと第 1アドレスコンパレータ 31および第 2アドレスコンパレー タ 32だけ、さらにそれらと第 1エラーアドレスレジスタ 21および第 2エラーアドレスレジ スタ 22だけ、などと考えてもよい。
産業上の利用可能性
[0042] 本発明はメモリ装置に利用できる。また、それを用いた表示装置に利用できる。

Claims

請求の範囲
[1] メモリセルが配置されたメモリブロックと、
前記メモリセルに対するセルフテストを実行するテスト回路と、
前記セルフテストの結果エラーとなったメモリセルを代替する代替セルと、 前記エラーとなったメモリセルに対するアクセスを前記代替セルへのアクセスに切り 換えるバイパス回路と、
を内蔵することを特徴とするメモリ装置。
[2] 前記代替セルは、前記メモリブロック外に設けられたレジスタ回路によって構成され ることを特徴とする請求項 1に記載のメモリ装置。
[3] 前記バイパス回路は、
前記エラーとなったメモリセルのアドレスを記憶するエラーアドレス記憶回路と、 現在アクセスされているアドレスと前記エラーアドレス記憶回路に記憶されたァドレ スとを比較する比較回路と、
比較回路によって比較される両アドレスが一致したとき、前記代替セルへアクセス 先を変更する切換回路と、
を備えることを特徴とする請求項 2に記載のメモリ装置。
[4] 前記メモリブロックの領域ごとに前記代替セルを設けることを特徴とする請求項 1に 記載のメモリ装置。
[5] 前記メモリブロックの各領域のサイズに応じて、該領域ごとの前記代替セルの数を 決定することを特徴とする請求項 4に記載のメモリ装置。
[6] 前記テスト回路は、前記エラー検出をカウントし、前記代替セルの数を超えたとき、 前記セルフテストを終了することを特徴とする請求項 1に記載のメモリ装置。
[7] 表示メモリと、その表示メモリからデータを読み出して表示する制御回路とを備え、 前記表示メモリは、
メモリセルが配置されたメモリブロックと、
前記メモリセルに対するセルフテストを実行するテスト回路と、
前記セルフテストの結果エラーとなったメモリセルを代替する代替セルと、 前記エラーとなったメモリセルに対するアクセスを前記代替セルへのアクセスに切り 換えるバイパス回路と、
を内蔵することを特徴とする表示装置。
メモリ装置の使用に先立ち、所定のテスト開始条件にしたがって前記メモリ装置内 のメモリセルに対してセルフテストを実施するステップと、
前記セルフテストでエラーが検出されたとき、そのエラーが検出されたメモリセルに 替えて代替セルを有効化するステップと、
前記エラーが検出されたメモリセルに対するアクセスが発生したとき、アクセス先を 前記代替セルへ切り換えるステップと、
を備えることを特徴とするメモリ制御方法。
PCT/JP2004/010860 2003-11-06 2004-07-29 メモリ装置、メモリ制御方法および表示装置 WO2005045373A1 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US11/146,339 US7286422B2 (en) 2003-11-06 2005-06-06 Memory device with built-in test function and method for controlling the same

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2003377503A JP3889391B2 (ja) 2003-11-06 2003-11-06 メモリ装置および表示装置
JP2003-377503 2003-11-06

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US11/146,339 Continuation US7286422B2 (en) 2003-11-06 2005-06-06 Memory device with built-in test function and method for controlling the same

Publications (1)

Publication Number Publication Date
WO2005045373A1 true WO2005045373A1 (ja) 2005-05-19

Family

ID=34567150

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2004/010860 WO2005045373A1 (ja) 2003-11-06 2004-07-29 メモリ装置、メモリ制御方法および表示装置

Country Status (5)

Country Link
US (1) US7286422B2 (ja)
JP (1) JP3889391B2 (ja)
CN (1) CN100437527C (ja)
TW (1) TW200523947A (ja)
WO (1) WO2005045373A1 (ja)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4979060B2 (ja) * 2006-03-03 2012-07-18 ルネサスエレクトロニクス株式会社 表示制御用半導体集積回路
US20070294588A1 (en) * 2006-05-09 2007-12-20 Coulson Richard L Performing a diagnostic on a block of memory associated with a correctable read error
JP5065618B2 (ja) * 2006-05-16 2012-11-07 株式会社日立製作所 メモリモジュール
JP2008262630A (ja) * 2007-04-11 2008-10-30 Matsushita Electric Ind Co Ltd 半導体集積回路及びメモリ検査方法
JP2008299962A (ja) * 2007-05-31 2008-12-11 Oki Electric Ind Co Ltd 半導体記憶装置
US8006166B2 (en) * 2007-06-12 2011-08-23 Micron Technology, Inc. Programming error correction code into a solid state memory device with varying bits per cell
JP5251142B2 (ja) * 2008-01-25 2013-07-31 富士通株式会社 転送装置、転送装置の制御方法及び情報処理装置
CN102681930B (zh) * 2012-05-15 2016-08-17 浪潮电子信息产业股份有限公司 一种芯片级错误记录方法
US10127101B2 (en) * 2015-08-28 2018-11-13 Intel Corporation Memory device error check and scrub mode and error transparency
KR102633091B1 (ko) * 2016-09-19 2024-02-06 삼성전자주식회사 메모리 셀의 에러 확인 기능을 갖는 메모리 장치 및 이를 포함하는 메모리 모듈
JP6841698B2 (ja) * 2017-03-21 2021-03-10 ルネサスエレクトロニクス株式会社 半導体装置
CN111951876B (zh) * 2019-05-15 2022-06-03 上海磁宇信息科技有限公司 具有写检测功能和动态冗余的mram芯片及其数据读写方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001266589A (ja) * 2000-03-21 2001-09-28 Toshiba Corp 半導体記憶装置およびそのテスト方法
JP2001352038A (ja) * 2000-06-06 2001-12-21 Matsushita Electric Ind Co Ltd 半導体集積回路装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5265055A (en) * 1988-10-07 1993-11-23 Hitachi, Ltd. Semiconductor memory having redundancy circuit
JPH08152867A (ja) * 1994-11-30 1996-06-11 Toshiba Corp 表示制御装置及び表示制御方法
US5631868A (en) * 1995-11-28 1997-05-20 International Business Machines Corporation Method and apparatus for testing redundant word and bit lines in a memory array
JP3068009B2 (ja) 1996-08-06 2000-07-24 日本電気株式会社 冗長化メモリのエラー訂正機構
DE10026993B4 (de) 1999-06-03 2014-04-03 Samsung Electronics Co., Ltd. Flash-Speicherbauelement mit einer neuen Redundanzansteuerschaltung
JP2002319298A (ja) * 2001-02-14 2002-10-31 Mitsubishi Electric Corp 半導体集積回路装置
JP2002032996A (ja) 2001-06-04 2002-01-31 Hitachi Ltd マイクロコンピュータシステム

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001266589A (ja) * 2000-03-21 2001-09-28 Toshiba Corp 半導体記憶装置およびそのテスト方法
JP2001352038A (ja) * 2000-06-06 2001-12-21 Matsushita Electric Ind Co Ltd 半導体集積回路装置

Also Published As

Publication number Publication date
CN100437527C (zh) 2008-11-26
TW200523947A (en) 2005-07-16
JP2005141505A (ja) 2005-06-02
CN1723449A (zh) 2006-01-18
JP3889391B2 (ja) 2007-03-07
US7286422B2 (en) 2007-10-23
US20050219886A1 (en) 2005-10-06

Similar Documents

Publication Publication Date Title
US7286422B2 (en) Memory device with built-in test function and method for controlling the same
US7447974B2 (en) Memory controller method and system compensating for memory cell data losses
US5745673A (en) Memory architecture for solid state discs
US6259639B1 (en) Semiconductor integrated circuit device capable of repairing defective parts in a large-scale memory
US8689041B2 (en) Method for protecting data in damaged memory cells by dynamically switching memory mode
US7055054B2 (en) Fail-over of multiple memory blocks in multiple memory modules in computer system
US7246269B1 (en) Efficient memory check architecture and method
US5606662A (en) Auto DRAM parity enable/disable mechanism
US20080181035A1 (en) Method and system for a dynamically repairable memory
US9042191B2 (en) Self-repairing memory
WO2014047225A1 (en) Substitute redundant memory
TWI655637B (zh) 記憶體裝置
US20180060239A1 (en) Disabling cache portions during low voltage operations
JP2013196393A (ja) 演算処理装置及び演算処理装置の制御方法
JP4627411B2 (ja) メモリ装置及びメモリのエラー訂正方法
US20080148114A1 (en) Redundancy programming for a memory device
Wang et al. Variation-aware and adaptive-latency accesses for reliable low voltage caches
JP2005050442A (ja) 冗長メモリ回路
JP2001307497A (ja) 半導体集積回路装置
JP2005141838A (ja) メモリ装置および集積回路装置
JP2001167002A (ja) 電子ディスク装置の書き込み／読み出し制御方法及びその装置
KR200185007Y1 (ko) 이중화 프로세서의 메모리오류 보완장치
JPH07325763A (ja) 自己修復型メモリ回路
JPH1166883A (ja) メモリインタフェース回路

Legal Events

Date Code Title Description
AK Designated states

Kind code of ref document: A1

Designated state(s): AE AG AL AM AT AU AZ BA BB BG BR BW BY BZ CA CH CN CO CR CU CZ DE DK DM DZ EC EE EG ES FI GB GD GE GH GM HR HU ID IL IN IS KE KG KP KR KZ LC LK LR LS LT LU LV MA MD MG MK MN MW MX MZ NA NI NO NZ OM PG PH PL PT RO RU SC SD SE SG SK SL SY TJ TM TN TR TT TZ UA UG US UZ VC VN YU ZA ZM ZW

AL Designated countries for regional patents

Kind code of ref document: A1

Designated state(s): GM KE LS MW MZ NA SD SL SZ TZ UG ZM ZW AM AZ BY KG KZ MD RU TJ TM AT BE BG CH CY CZ DE DK EE ES FI FR GB GR HU IE IT LU MC NL PL PT RO SE SI SK TR BF BJ CF CG CI CM GA GN GQ GW ML MR NE SN TD TG

WWE Wipo information: entry into national phase

Ref document number: 11146339

Country of ref document: US

WWE Wipo information: entry into national phase

Ref document number: 20048017469

Country of ref document: CN

121 Ep: the epo has been informed by wipo that ep was designated in this application
122 Ep: pct application non-entry in european phase