WO2004061812A1

WO2004061812A1 - 半導体装置およびそれを用いた表示装置

Info

Publication number: WO2004061812A1
Application number: PCT/JP2003/016358
Authority: WO
Inventors: Hajime Kimura
Original assignee: Semiconductor Energy Laboratory Co., Ltd.
Priority date: 2002-12-27
Filing date: 2003-12-19
Publication date: 2004-07-22
Also published as: US20090021299A1; CN1732502A; US9620060B2; TWI351674B; US7345657B2; US20060187730A1; US7940239B2; JP4364803B2; EP1577870A1; KR101025777B1; CN100565637C; US20150138049A1; US8866714B2; EP1577870A4; TW200502905A; KR20050094826A; EP1577870B1; DE60334405D1; JPWO2004061812A1; AU2003289451A1

Abstract

　直列に接続された２つのトランジスタにおいて、設定動作（信号書き込み）の時には、そのうちの１つのトランジスタのソース・ドレイン間の電圧が非常に小さくなり、もう１つのトランジスタに対して、設定動作を行うようになる。そして、出力動作の時には、２つのトランジスタがマルチゲートのトランジスタとして動作するため、出力動作の時の電流値を小さくできる。逆にいうと、設定動作の時の電流を大きくすることが出来る。したがって、配線などに寄生する交差容量や配線抵抗の影響を受けにくくして、すばやく、設定動作が行うことが出来る。また、設定動作と出力動作とで、同一のトランジスタを１つ用いるため、隣接間ばらつきの影響も小さくなる。

Description

明細書半導体装置およびそれを用いた表示装置

技術分野

本発明は、半導体装置の構成に関する。本発明は特に、ガラス、プラスチック等の絶縁体上に作製される薄膜トランジス夕（以後、 T F Tと表記する）を有するァクティブマ卜リクス型半導体装置の構成に関する。背景技術

近年、エレクト口ルミネッセンス（Electro Luminescence： E L)表示装置や FED (Field Emission Display)等、自発光型の表示装置の開発が活発化している。自発光型の表示装置の利点として、視認性が高く、液晶表示装置（L CD)等において必要なバックライトを必要としないために薄型化に適しているとともに、視野角にほとんど制限が無い等の点が挙げられる。

ここで、 EL素子とは、電場を加えることで発生するルミネッセンスが得られる発光層を有する素子を指す。この発光層においては、一重項励起状態から基底状態に戻る際の発光（蛍光）と、三重項励起状態から基底状態に戻る際の発光（燐光）とがあるが、本発明の半導体装置は、上述したいずれの発光形態であっても良い。

EL素子は、一対の電極（陽極と陰極）間に発光層が挟まれる形で構成され、通常、積層構造をとつている。代表的には「陽極ノ正孔輸送層/発光層 Z 電子輸送層 Z陰極」という積層構造が挙げられる。この構造は非常に発光効率が高く、現在研究が進められている E L素子の多くはこの構造が採用されている。

また、これ以外にも、陽極と陰極との間に、「正孔注入層 Z正孔輸送層発光層/電子輸送層」または「正孔注入層 Z正孔輸送層 Z発光層ノ電子輸送層 Z電子注入層」の順に積層する構造がある。本発明の半導体装置に用いる E L素子の構造としては、上述の構造のいずれを採用していても良い。また、発光層に対して蛍光性色素等をドーピングしても良い。

本明細書においては、 E L素子において、陽極と陰極との間に設けられる全ての層を総称して E L層と呼ぶ。よって、上述の正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層は、全て E L層に含まれ、陽極、 E L層、および陰極で構成される発光素子を E L素子と呼ぶ。

図 5に、一般的な半導体装置における画素の構成を示す。なお、代表的な半導体装置として、 E L表示装置を例とする。図 5に示した画素は、ソース信号線 5 0 1、ゲ一ト信号線 5 0 2、スィツチング用 T F T 5 0 3、駆動用 T F T 5 0 4、保持容量 5 0 5、 E L素子 5 0 6、電源 5 0 7、 5 0 8を有している。

各部の接続関係について説明する。ここで、 T F Tはゲート、ソース、ドレインの 3端子を有するが、ソース、ドレインに関しては、 T F Tの構造上、明確に区別が出来ない。よって、素子間の接続について説明する際は、ソ —ス、ドレインのうち一方を第 1の電極、他方を第 2の電極と表記する。 T F Tの〇N、 O F Fについて、各端子の電位等について説明する際には、ソース、ドレイン等と表記する。スイッチング用 TFT 503のゲート電極は、ゲート信号線 502に接続され、第 1の電極はソース信号線 50 1に接続され、第 2の電極は駆動用 T FT 504のゲ一ト電極に接続されている。駆動用 T FT 504の第 1の電極は、電源 507に接続され、第 2の電極は EL素子 506の一方の電極に接続されている。 EL素子 506の他方の電極は、電源 508に接続されている。保持容量 505は、駆動用 T FT 504のゲ一ト電極と第 1の電極との間に接続され、駆動用 T FT 504のゲ一ト ·ソース間電圧を保持する。ゲ一ト信号線 502の電位が変化してスイッチング用 T F T 503が〇 Nすると、ソース信号線 50 1に入力されている映像信号は、駆動用 TFT 504のゲート電極へと入力される。入力された映像信号の電位に従って、駆動用 TFT 504のゲート ·ソース間電圧が決定し、駆動用 TFT 504 のソース · ドレイン間を流れる電流（以下、ドレイン電流と表記）が決定する。この電流は EL素子 506に供給されて発光する。

ところで、多結晶シリコン（ポリシリコン以下 P— S i)で形成された T FTは電界効果移動度が高く、 ON電流が大きいため、半導体装置に用いるトランジスタとしてより適している。反面、ポリシリコンで形成された TF Tは、結晶粒界における欠陥に起因して、その電気的特性にばらつきが生じやすいといった問題点を有している。

図 5に示した画素において、画素を構成する TFTのしきい値や ON電流等の特性が画素ごとにばらつくと、同じ映像信号を入力した場合にも、それに応じて T FTのドレイン電流の大きさが異なってくるため、 EL素子 50 6の輝度がばらつく。このような問題を解決するには、 TFTの特性によらず、所望の電流を E L素子に供給するようにすれば良い。このような点から、 TFTの特性に左右されずに EL素子に流れる電流の大きさを制御することが出来る、様々な種類の電流書き込み型の画素が提案されてきている。

電流書き込み型とは、ソース信号線より画素に入力される映像信号が、通常はアナログもしくはデジタルの電圧情報で入力されるのに対し、電流で入力される方式を言う。この方式によると、 EL素子に供給したい電流値を外部で信号電流として設定し、画素においてはそれに等しい電流が流れるため、 T F Tの特性ばらつきの影響を受けないという利点がある。

以下に、代表的な電流書き込み型の画素を数例示し、それらの構成と動作および特徴について説明する。

図 6に第 1の構成例を示す（特許文献 1参照）。図 6の画素は、ソース信号線 601、第 1〜第 3のゲ一卜信号線 602〜 604、電流供給線 605 、 TFT606〜609、保持容量 6 1 0、 EL素子 6 1 1、信号電流入力用電流源 6 12を有する。

(特許文献 1 )

特表 2002- 5178G6号公報

TFT 606のゲート電極は、第 1のゲート信号線 602に接続され、第 1の電極はソース信号線 60 1に接続され、第 2の電極は、 TFT 607の第 1の電極、 T F T 608の第 1の電極、および T F T 609の第 1の電極に接続されている。 TFT 607のゲ一ト電極は、第 2のゲート信号線 60 3に接続され、第 2の電極は TFT 608のゲート電極に接続されている。 TFT 608の第 2の電極は、電流供給線 60 5に接続されている。 TFT 609のゲート電極は、第 3のゲート信号線 604に接続され、第 2の電極は EL素子 6 1 1の陽極に接続されている。保持容量 61 0は TFT 608 のゲ一卜電極と入力電極との間に接続され、 TFT 608のゲー卜 · ソース間電圧を保持する。電流供給線 605および EL素子 6 1 1の陰極には、それぞれ所定の電位が入力され、互いに電位差を有する。

図 7を用いて、信号電流の書き込みから発光までの動作について説明する。図中、各部を示す図番は、図 6に準ずる。図 7 (A)〜（C)は、電流の流れを模式的に示している。図 7 (D)は、信号電流の書き込み時における各経路を流れる電流の関係を示しており、図 7 (E)は、同じく信号電流の書き込み時に、保持容量 6 10に蓄積される電圧、つまり TFT608のゲート ·ソース間電圧について示している。

まず、第 1のゲート信号線 602および第 2のゲート信号線 603にパルスが入力され、 TFT 606、 607が ONする。このとき、ソース信号線を流れる電流、すなわち信号電流を I _dalaとする。

ソース信号線には、電流 I_da が流れているので、図 7 (A)に示すように、画素内では、電流の経路は I ,と 1₂とに分かれて流れる。これらの関係を図 7 (D)に示している。なお、 I _data= I I ₂であることは言うまでもない。

TFT 606が ONした瞬間には、まだ保持容量 6 1 0には電荷が保持されていないため、 TFT 608は OF Fしている。よって、 1₂=0となり、 Ida - I !となる。すなわちこの間は、保持容量 6 1 0における電荷の蓄積による電流のみが流れている。その後、徐々に保持容量 6 10に電荷が蓄積され、両電極間に電位差が生じ始める（図 7 (E))。両電極の電位差が V t hとなると（図 7 (E) A点）、 TFT 608が ONして、 1₂が生ずる。先に述べたように、 ^ニ + であるので、 I ,は次第に減少するが、依然電流は流れており、さらに保持容量には電荷の蓄積が行われる。

保持容量 6 10においては、その両電極の電位差、つまり TFT 608のゲ—ト ·ソース間電圧が所望の電圧、つまり TFT 608が I _dataの電流を流すことが出来るだけの電圧（VGS)になるまで電荷の蓄積が続く。やがて電荷の蓄積が終了する（図 7 (E) B点）と、電流 1₂は流れなくなり、さらに T FT 608はそのときの VGSに見合った電流が流れ、 I _dala= I ₂となる（図 7 (B))。以上で信号の書き込み動作が完了する。最後に第 1のゲート信号線 602および第 2のゲ一ト信号線 603の選択が終了し、 T F T 606、 607が OFFする。

このように、保持容量に電荷を蓄積させ、 TFT 608が I_dataの電流を流すことが出来るようにする動作を、設定動作と呼ぶことにする。

続いて、発光動作に移る。第 3のゲ一卜信号線 604にパルスが入力され、 TFT 609が ONする。保持容量 6 10には、先ほど書き込んだ VGS が保持されているため、 TFT 608は ONしており、電流供給線 605から、 I _daiaの電流が流れる。これにより EL素子 6 1 1が発光する。このとき、 TFT 608が飽和領域において動作するようにしておけば、 TFT 60 8のソース ' ドレイン間電圧が変化したとしても、 I_dalaは変わりなく流れることが出来る。このように、設定動作によって設定した電流を出力する動作を、出力動作と呼ぶことにする。

図 1 7に第 2の構成例を示す（特許文献 2参照）。図 1 7の画素は、ソース信号線 1 7 0 1、第 1〜第 3のゲート信号線 1 7 0 2〜 1 704、電流供給線 1 7 0 5、 TFT 1 7 0 6〜 1 7 0 9、保持容量 1 7 1 0、 EL素子 1 7 1 1、信号電流入力用電流源 1 7 1 2を有する。

(特許文献 2 )

特表 2002-514320号公報

TFT 1 7 06のゲート電極は、第 1のゲート信号線 1 Ί 02に接続され、第 1の電極はソース信号線 1 7 0 1に接続され、第 2の電極は T FT 1 7 08の第 1の電極と、 TFT 1 7 0 9の第 1の電極とに接続されている。 T FT 1 7 0 8のゲ一ト電極は、第 2のゲート信号線 1 7 0 3に接続され、第 2の電極は電流供給線 1 70 5に接続されている。 TFT 1 70 7のゲート電極は、第 3のゲート信号線 1 7 04に接続され、第 1の電極は、 TFT 1 7 0 9のゲート電極に接続され、第 2の電極は T FT 1 7 0 9の第 2の電極と、 EL素子 1 7 1 1の一方の電極とに接続されている。保持容量 1 7 1 0 は、 TFT 1 7 0 9のゲート電極と第 1の電極との間に接続され、 TFT 1 70 9のゲート ·ソース間電圧を保持する。電流供給線 1 7 0 5および E L 素子 1 7 1 1の他方の電極には、それぞれ所定の電位が入力され、互いに電位差を有する。

図 1 8を用いて、信号電流の書き込みから発光までの動作について説明する。図中、各部を示す図番は、図 1 7に準ずる。図 1 8 (A)〜（C)は、電流の流れを模式的に表している。図 1 8 (D)は、信号電流の書き込み時における各経路を流れる電流の関係を示しており、図 1 8 (E)は、同じく信号電流の書き込み時に、保持容量 1 7 1 0に蓄積される電圧、つまり TFT 1 7 0 9のゲート ·ソース間電圧について示している。

まず、第 1のゲート信号線 1 7 0 2および第 3のゲ一ト信号線 1 7 04にパルスが入力され、 TFT 1 70 6、 1 7 0 7が ONする。このとき、ソ一ス信号線 1 7 0 1を流れる電流、すなわち信号電流を I_dataとする。

ソース信号線 1 7 0 1を流れる電流 I _dataは、図 1 8 (A)に示すように、画素内では、電流の経路は I tと I ₂とに分かれて流れる。これらの関係を図 1 8 (D)に示している。なお、 I _data= I I ₂であることは言うまでもない。

TFT 1 7 0 6が ONした瞬間には、まだ保持容量 1 7 1 0には電荷が保持されていないため、 TFT 1 7 0 9は OF Fしている。よって、 I ₂= 0となり、ニとなる。すなわちこの間は、保持容量 1 7 1 0における電荷の蓄積による電流のみが流れている。

その後、徐々に保持容量 1 7 1 0に電荷が蓄積され、両電極間に電位差が生じ始める（図 1 8 (E))。両電極の電位差が V t hとなると（図 1 8 (E) A点）、 TFT 1 7 0 9が ONして、 I ₂が生ずる。先に述べたように、 I _da Ι ,+ Ιϋであるので、 I ,は次第に減少するが、依然電流は流れており、さらに保持容量には電荷の蓄積が行われる。

保持容量 1 7 1 0においては、その両電極の電位差、つまり TFT 1 7 0 9のゲート ·ソース間電圧が所望の電圧、つまり TFT 1 7 0 9が I _da の電流を流すことが出来るだけの電圧（VGS)になるまで電荷の蓄積が続く。やがて電荷の蓄積が終了する（図 1 8 (E) B点）と、電流 1₂は流れなくなり、さらに TFT 1 709はそのときの VGSに見合った電流が流れ、 I _da = I ₂となる（図 1 8 (B)：)。以上で信号の書き込み動作が完了する。最後に第 1のゲ一卜信号線 1 702および第 3のゲート信号線 1 704の選択が終了し、 TFT 1706 , 1 707が OFFする。このようにして、設定動作が完了する。

そして次に、出力動作に入る。つまり、保持容量 1 71 0には、先ほど書き込んだ VGSが保持されているため、 TFT 1709は ONしており、電流供給線 1705から、 I_da の電流が流れる。これにより EL素子 17 1 1 が発光する。このとき、 TFT 1 709が飽和領域において動作するようにしておけば、 TFT 1709のソース · ドレイン間電圧が多少変化したとしても、 I _dataは変わりなく流れることが出来る。

図 1 9に第 3の構成例を示す（特許文献 1参照）。図 1 9の画素は、ソース信号線 1 90 1、第 1および第 2のゲート信号線 1 902、 1 903、電流供給線 1 704、 TFT 1905〜1 908、保持容量 1 909、 E L素子 19 10、信号電流入力用電流源 1 91 1を有する。

(特許文献 1)

国際公開第 01/06484号パンフレット

TFT 1 905のゲート電極は、第 1のゲート信号線 1 902に接続され、第 1の電極はソース信号線 1 90 1に接続され、第 2の電極は TFT 1 9 06の第 1の電極と、 TFT 1 907の第 1の電極とに接続されている。 T FT 1 906のゲート電極は、第 2のゲート信号線 1 903に接続され、第 2の電極は TFT 1 907のゲ一ト電極と、 TFT 1908のゲ一ト電極とに接続されている。 TFT 1907の第 2の電極と 1 908の第 1の電極とはともに電流供給線 1 904に接続され、 TFT 1 908の第 2の電極は E L素子 1910の陽極に接続されている。保持容量 1909は、 TFT 19 07、 1 908のゲート電極と、 TFT 1907の第 2の電極および TFT 1 908の第 1の電極との間に接続され、 TFT 1907, 1908のゲート ·ソ一ス間電圧を保持する。電流供給線 1904および EL素子 19 10 の陰極には、それぞれ所定の電位が入力され、互いに電位差を有する。

図 20を用いて、信号電流の書き込みから発光までの動作について説明する。図中、各部を示す図番は、図 20に準ずる。図 20 (A)〜（C)は、電流の流れを模式的に表している。図 20 (D)は、信号電流の書き込み時における各経路を流れる電流の関係を示しており、図 20 (E)は、同じく信号電流の書き込み時に、保持容量 1 909に蓄積される電圧、つまり TFT 1 90 7、 1 908のゲート ·ソース間電圧について示している。

まず、第 1のゲート信号線 1902および第 2のゲート信号線 1 903にパルスが入力され、 TFT 1905、 1 906が ONする。このとき、ソース信号線 1 90 1を流れる電流、すなわち信号電流を I _daiaとする。

ソース信号線 190 1を流れる電流 I _da は、図 20 (A)に示すように、画素内では、電流の経路は I ,と 1₂とに分かれて流れる。これらの関係を図 2 0 (D)に示している。なお、 I _dala= I i+ I ₂であることは言うまでもない。

TFT 1 905が ONした瞬間には、まだ保持容量 1909には電荷が保持されていないため、 TFT 1707、 1 708は OF Fしている。よって、 I₂=0となり、 I_da = I ,となる。すなわちこの間は、保持容量 1 709 における電荷の蓄積による電流のみが流れている。

その後、徐々に保持容量 1909に電荷が蓄積され、両電極間に電位差が生じ始める（図 20 (Ε))。両電極の電位差が V t hとなると（図 20 (E) A点）、 TFT 1 907が ONして、 I ₂が生ずる。先に述べたように、 I _da = I _t+ I₂であるので、は次第に減少するが、依然電流は流れており、さらに保持容量には電荷の蓄積が行われる。

ここで、 TFT 1 907が ONする一方、 TFT 1 908も ONし、電流が流れ始める。ただし、この電流は、図 20 (A)に示すように独立したパスで流れるため、 I _dalaの値は変わらず、 1 ,、 I ₂にも影響しない。

保持容量 1 909においては、その両電極の電位差、つまり TFT 1 90 7、 1 908のゲート ·ソース間電圧が所望の電圧、つまり TFT 1 907 が I _dalaの電流を流すことが出来るだけの電圧（ V G S )になるまで電荷の蓄積が続く。やがて電荷の蓄積が終了する（図 1 8 (E) B点）と、電流 1₂は流れなくなり、さらに TFT 1907はそのときの VGSに見合った電流が流れ、 I_dala= I ₂となる（図 18 (B))。以上で信号の書き込み動作が完了する。最後に第 1のゲ一ト信号線 1 902および第 2のゲート信号線 1 903の選択が終了し、 TFT 1 905、 1906が OFFする。

今、保持容量 1 909には、 TFT 1 907に I d a t aの電流を流すことが出来るだけの電圧をゲート ·ソース間に与えるだけの電荷が保持されている。 TFT 1 907, 1908はカレントミラ一を形成しているので、その電圧が TFT 1 908にも与えられ、 TFT 1 908を電流が流れる。図 20においては、この電流を I _ELで表している。

TFT 1907と TFT 1908のゲート長およびチャネル幅が等しければ、 I_EL= I_dalaとなる。つまりカレントミラーを構成する TFT 1 907、 1908のサイズの決定の仕方によって、信号電流 I _dataと、 EL素子を流れる電流 I_ELとの関係を決定することが出来る。

このように、第 3の構成例の場合は、設定動作を行いながら、同時に、出力動作も行うことが出来る。

以上に一例示した、電流書き込み型のメリットとして、 TFT 608の特性等にばらつきがあった場合であっても、保持容量 6 1 0には、電流 I_data を流すのに必要なゲート · ソース間電圧が保持されるため、所望の電流を正確に E L素子に供給することが出来、よって T F Tの特性ばらつきに起因した輝度ばらつきを抑えることが可能になる点がある。発明の開示

(発明が解決しょうとする課題）

ここで、各構成の特徴を表 1に示す

(表 1)

まず、信号電流 I _dataと、 EL素子を流れる電流 I _Etの関係について考える。アナログ階調方式の半導体装置においては、階調が電流値で表されるため、高階調のときは大きい電流が流れ、低階調のときは小さい電流が流れる。つまり、階調によって、信号電流を書き込む信号電流の大きさが異なることになる。その場合、低階調の信号を画素に書き込む場合には、高階調の信号を画素に書き込む場合よりも長い時間を要することになつてしまう。また、低階調の信号は、電流が小さいため、ノイズの影響を極めて受けやすくなつてしまう。

続いて、電流—電圧変換用 T FTと駆動用 T FTとの関係について考える。ここで、電流一電圧変換用 TFTとは、ソース信号線から入力される信号電流を、電圧信号に変換するのに用いている T FTであり、馬'区動用 TFTとは、保持容量に保持された電圧に従って電流を流すための TFTである。表 1には、各構成における電流一電圧変換用 T FT (変換用 T FTと表記）と、駆動用 T FTの図番を示している。

変換用 TFTと、駆動用 TFTとが共通であるとはすなわち、書き込み動作と発光動作を共通の TFTが担当するということである。よって、 TFT のばらつきの影響が少ない。一方、第 3の構成のように、変換用 T F Tと駆動用 T F Tとが別である場合、画素内の特性ばらつきの影響を受けることになってしまう。

続いて、信号電流の書き込み時の経路について考える。第 1の構成および第 3の構成においては、信号電流は、電流源から電流供給線、あるいは電流供給線から電流源へと流れる。一方、第 2の構成によると、信号電流の書き込み時に、信号電流は電流源から、 E L素子を通って流れている。このような構成においては、低階調の信号が書き込まれた後に高階調の信号を書き込む場合、あるいはその逆の動作において、 E L素子自体が負荷となるため、書き込み時間を長くする必要が生ずる。

本発明は、上述の様々な問題点を解決することの出来る半導体装置を提供するものである。

(課題を解決するための手段）

本発明は、第 1のトランジスタと第 2のトランジスタとスィッチとを有する半導体装置であって、前記第 1のトランジスタは、ゲート端子と第 1の端子と第 2の端子とを有し、前記第 2のトランジスタは、ゲート端子と第 1の端子と第 2の端子とを有し、前記第 1のトランジスタのゲート端子と、前記第 1のトランジスタの第 1の端子とは、前記スィツチを介して接続されており、前記第 1のトランジスタの第 2の端子は、前記第 2のトランジスタの第 1の端子と接続されており、前記第 1のトランジスタのゲ一ト端子は、前記第 2のトランジスタのゲート端子と接続されており、前記第 1のトランジス夕の第 1の端子と前記第 1のトランジスタの第 2の端子との間、または、前記第 2のトランジスタの第 1の端子と前記第 2のトランジスタの第 2の端子との間を、短絡状態にする手段を有することを特徴とする半導体装置が提供される。

また、本発明は、第 1のトランジスタと第 2のトランジスタと第 1のスィツチと第 2のスィツチとを有する半導体装置であって、前記第 1のトランジス夕は、ゲート端子と第 1の端子と第 2の端子とを有し、前記第 2のトランジス夕は、ゲ一ト端子と第 1の端子と第 2の端子とを有し、前記第 1のトランジス夕のゲート端子と、前記第 1のトランジスタの第 1の端子とは、前記第 1のスィッチを介して接続されており、前記第 1のトランジスタの第 2の端子は、前記第 2のトランジスタの第 1の端子と接続されており、前記第 1 のトランジスタのゲ一ト端子は、前記第 2のトランジスタのゲート端子と接続されており、前記第 1のトランジスタの第 1の端子と前記第 1のトランジス夕の第 2の端子とは、または、前記第 2のトランジスタの第 1の端子と前記第 2のトランジスタの第 2の端子とは、前記第 2のスィッチを介して接続されていることを特徴とする半導体装置が提供される。

また、本発明は、第 1のトランジスタと第 2のトランジスタと第 1のスィツチと第 2のスィツチと第 3のスィツチと配線とを有する半導体装置であつて、前記第 1のトランジスタは、ゲート端子と第 1の端子と第 2の端子とを有し、前記第 2のトランジスタは、ゲート端子と第 1の端子と第 2の端子とを有し、前記第 1のトランジスタのゲート端子と、前記第 1のトランジス夕の第 1の端子とは、前記第 1のスィッチを介して接続されており、前記第 1のトランジスタの第 2の端子は、前記第 2のトランジスタの第 1の端子と接続されており、前記第 1のトランジスタのゲート端子は、前記第 2のトランジス夕のゲート端子と第 2のスィツチを介して接続されており、前記第 2 のトランジスタのゲート端子は、前記配線と第 3のスィツチを介して接続されていることを特徴とする半導体装置が提供される。

また、本発明は、上記構成において、前記第 1のトランジスタと前記第 2 のトランジス夕とは、同じ導電型を有することを特徴とする半導体装置が提供される。

また、本発明は、上記構成において、容量素子を有しており、前記第 1のトランジス夕のゲ一ト端子と容量素子の一方の端子と接続されていることを特徴とする半導体装置が提供される。

また、本発明は、上記構成において、前記第 1のトランジスタのゲート端子は、前記容量素子の一方の端子と接続されており、且つ前記容量素子の他方の端子が、前記第 2のトランジスタの第 2の端子と接続されていることを特徴とする半導体装置が提供される。

また、本発明は、上記構成において、前記第 1のトランジスタの第 1の端子、または、前記第 2のトランジスタの第 2の端子は、電流源回路と接続されていることを特徴とする半導体装置が提供される。

また、本発明は、上記構成において、前記第 1のトランジスタの第 1の端子、または、前記第 2のトランジスタの第 2の端子は、表示素子と接続されていることを特徴とする半導体装置が提供される。

つまり、本発明では、直列に接続された 2つのトランジスタ（第 1のトランジス夕と第 2のトランジスタ）において、設定動作の時には、そのうちの 1つのトランジスタ（例えば第 2のトランジスタ）のソース · ドレイン間の電圧が非常に小さくなり、もう 1つのトランジスタ（例えば第 1のトランジス夕）に対して、設定動作を行うようになる。そして、出力動作の時には、 2つのトランジスタ（第 1のトランジスタと第 2のトランジスタ）がマルチゲートのトランジスタとして動作するため、出力動作の時の電流値を小さくできる。逆にいうと、設定動作の時の電流を大きくすることが出来る。したがって、配線などに寄生する交差容量や配線抵抗の影響を受けにくくして、すばやく、設定動作が行うことが出来る。

また、出力動作のときの電流を大きくできるので、ノイズなどによる微小電流の影響を受けにくくできる。

また、設定動作の時と、出力動作の時とで、一部に共通のトランジスタを用いるため、隣接間のトランジスタの特性ばらつきの影響を少なくすることができる。

なお、本発明におけるトランジスタは、どのような材料、手段、製造方法によりできたトランジスタでもよいし、どうのようなタイプのトランジスタでもよい。例えば、薄膜トランジスタ（T F T ) でもよい。 T F Tのなかでも、半導体層が非晶質（アモルファス）のものでもよいし、多結晶（ポリクリスタル）でも、単結晶のものでもよい。その他のトランジスタとして、単結晶基板において作られたトランジスタでもよいし、 S O I基板において作られたトランジスタでもよいし、プラスチック基板の上に形成されたトランジス夕でもよいし、ガラス基板上に形成されたトランジスタでもよい。その他にも、有機物やカーボンナノチューブで形成されたトランジスタでもよい。また、 M O S型トランジスタでもよいし、バイポーラ型トランジスタでもよい。

なお、本発明において、接続されているとは、電気的に接続されていることと同義である。したがって、間に、別の素子やスィッチなどが配置されていてもよい。

(発明の効果）

本発明では、直列に接続された 2つのトランジスタにおいて、設定動作の時には、そのうちの 1つのトランジスタのソース · ドレイン間の電圧が非常に小さくなり、もう 1つのトランジスタに対して、設定動作を行うようになる。そして、出力動作の時には、 2つのトランジスタがマルチゲートのトランジス夕として動作するため、出力動作の時の電流値を小さくできる。逆にいうと、設定動作の時の電流を大きくすることが出来る。したがって、配線などに寄生する交差容量や配線抵抗の影響を受けにくくして、すばやく、設定動作が行うことが出来る。

また、設定動作の時と、出力動作の時とで、一部に共通のトランジスタを用いるため、隣接間のトランジスタの特性ばらつきの影響を少なくすることができる。図面の簡単な説明

図 1は本発明の電流源回路の構成を説明する図である。

図 2は本発明の電流源回路の動作を説明する図である。

図 3は本発明の電流源回路の動作を説明する図である。

図 4は本発明の電流源回路の構成を説明する図である。

図 5は従来の画素の構成を説明する図である。

図 6は従来の画素の構成を説明する図である。

図 7は従来の画素の動作を説明する図である。

図 8は本発明の電流源回路の接続状態を説明する図である。図 9は本発明の電流源回路の接続状態を説明する図である。図 1 0は本発明の電流源回路の構成を説明する図である。図 1 1は本発明の電流源回路の構成を説明する図である。図 1 2は本発明の電流源回路の構成を説明する図である。図 1 3は本発明の電流源回路の構成を説明する図である。図 1 4は本発明の電流源回路の構成を説明する図である。図 1 5は本発明の電流源回路の動作を説明する図である。図 1 6は本発明の電流源回路の動作を説明する図である。図 1 7は従来の画素の構成を説明する図である。

図 1 8は従来の画素の動作を説明する図である。

図 1 9は従来の画素の構成を説明する図である。

図 2 0は従来の画素の動作を説明する図である。

図 2 1は本発明の電流源回路の接続状態を説明する図である。図 2 2は本発明の電流源回路の接続状態を説明する図である。図 2 3は本発明の電流源回路の構成を説明する図である。図 2 4は本発明の電流源回路の動作を説明する図である。図 2 5は本発明の電流源回路の動作を説明する図である。図 2 6は本発明の電流源回路の構成を説明する図である。図 2 7は本発明の電流源回路の動作を説明する図である。図 2 8は本発明の電流源回路の動作を説明する図である。図 2 9は本発明の電流源回路の接続状態を説明する図である。図 3 0は本発明の電流源回路の接続状態を説明する図である。図 3 1は本発明の電流源回路の構成を説明する図である。図 3 2は本発明の電流源回路の構成を説明する図である。図 3 3は本発明の電流源回路の構成を説明する図である。図 3 4は本発明の電流源回路の接続状態を説明する図である。図 3 5は本発明の電流源回路の接状態を説明する図である。図 3 6は本発明の電流源回路の構成を説明する図である。図 3 7は本発明の電流源回路の動作を説明する図である。図 3 8は本発明の電流源回路の動作を説明する図である。図 3 9は本発明の電流源回路の接続状態を説明する図である。図 4 0は本発明の電流源回路の接続状態を説明する図である。図 4 1は本発明の表示装置の構成を示す図である。

図 4 2は本発明の表示装置の構成を示す図である。

図 4 3は本発明の電流源回路の構成を説明する図である。図 4 4は本発明の電流源回路の構成を説明する図である。

図 4 5は本発明の画素の構成を説明する図である。

図 4 6は本発明の画素の構成を説明する図である。

図 4 7は本発明の画素の構成を説明する図である。

図 4 8は本発明の画素の構成を説明する図である。

図 4 9は本発明の画素の構成を説明する図である。

図 5 0は本発明の画素の構成を説明する図である。

図 5 1は本発明の画素の構成を説明する図である。

図 5 2は本発明が適用される電子機器の図である。発明を実施するための最良の形態

(実施の形態 1 )

本発明は、 E L素子を有する画素だけでなく、電流源を有する様々なアナログ回路に適用することが出来る。そこでまず、本実施の形態では、本発明の基本原理について述べる。

まず、図 1に、本発明の基本原理に基づく構成について示す。常に電流源 (または、その一部）として動作する電流源トランジスタ 1 01と、状態によつて、動作が異なる切り替えトランジスタ 102とがあり、電流源トランジス夕 101と切り替えトランジスタ 102と配線 1 1 0とは、直列に接続されている。電流源トランジスタ 1 01のゲート端子には、容量素子 1 04の一方の端子が接続されている。容量素子 104の他方の端子は、配線 1 1 1に接続されている。そのため、電流源トランジスタ 1 01のゲート端子の電位を保持することが出来る。また、電流源トランジスタ 101のゲート端子とドレイン端子とは、スィッチ 105を介して接続されており、スィツチ 105のオンオフによって、容量素子 104 の電荷の保持を制御できる。電流源トランジスタ 101と配線 112とは、基本電流源 108とスィッチ 106を介して接続されている。また、それと並列に、電流源トランジスタ 101と配線 113とは、負荷 109とスィッチ 107を介して接続されている。なお、配線 110と配線 111は別々の配線で構成されているが、電気的に接続されていてもよい。なお、配線 112と配線 113は別々の配線で構成されているが、電気的に接続されていてもよい。

また、切り替えトランジスタ 102には、状態によって、電流源として動作する場合と、ソース，ドレイン間で電流が流れないように動作する場合（または、スィッチとして動作する場合）とで、切り替えを行うことが出来る手段が接続されている。ここで、切り替えトランジスタ 102が、電流源（の一部）として動作する場合を、電流源動作と呼ぶことにする。また、切り替えトランジスタ 102が、ソース · ドレイン間で電流が流れないような状態で動作する場合（または、スィッチとして動作する場合）、または、ソース · ドレイン間の電圧が小さい状態で動作する場合を、短絡動作と呼ぶことにするこのように、切り替えトランジスタ 102に関して、電流源動作や短絡動作を実現するために、様々な構成を用いることが出来る。

そこで、本実施の形態では、一例として、図 1に構成を示す。図 1では、切り替えトランジスタ 102のソース端子とドレイン端子とを、スィツチ 103を介して、接続できるようにしている。そして、切り替えトランジスタ 102のゲート端子は、電流源トランジスタ 101のゲート端子と接続されている。スィツチ 103を用いて、切り替えトランジスタ 102の動作を、電流源動作か短絡動作かに切り替えることが出来る。

そこで、図 1の動作について述べる。まず、図 2に示すように、スィッチ 103 、 105、 106をオンにし、スィッチ 107をオフにする。その時の電流の経路を破線矢印 201で示す。すると、切り替えトランジスタ 102のソース端子とドレイン端子とは、概ね同じ電位となる。つまり、切り替えトランジスタ 102のソース · ドレイン間では、ほとんど電流が流れず、スィッチ 103の方に電流が流れるようになる。そのため、基本電流源 108に流れる電流 lbが、容量素子 104や電流源トランジスタ 101に流れる。そして、電流源トランジスタ 101 のソース，ドレイン間に流れる電流と、基本電流源 108に流れる電流 lbとが等しくなると、容量素子 104には、電流が流れなくなる。つまり、定常状態になる。そしてそのときのゲート端子の電位が、容量素子 104に蓄積される。つまり、電流源トランジスタ 101のソース · ドレイン間に電流 lbを流すのに必要な電圧が、ゲート端子に加わるようになる。以上の動作は、設定動作に相当する。そしてその時、切り替えトランジスタ 102は、短絡動作を行っていることになる。

このように、容量素子 104に電流が流れなくなり、定常状態になれば、設定動作は完了したと考えることが出来る。

次に、図 3に示すように、スィッチ 103、 105、 106をオフにし、スィッチ 107 をオンにする。その時の電流の経路を破線矢印 301で示す。すると、スイツチ 103はオフになっているので、切り替えトランジスタ 102のソ一ス · ドレイン間に電流が流れることになる。一方、容量素子 104には、設定動作において蓄積した電荷が保存されており、それが、電流源トランジスタ 101と切り替えトランジスタ 102のゲート端子に、加わる。そして、電流源トランジス夕 101と切り替えトランジスタ 102のゲ一ト端子は、互いに接続されている。以上のことから、電流源トランジスタ 101と切り替えトランジスタ 102は、マルチゲートのトランジスタとして動作することになる。したがって、電流源トランジスタ 101と切り替えトランジスタ 102を 1つのトランジスタであると考えると、そのトランジスタのゲート長 Lは、電流源トランジスタ 101の Lよりも大きくなる。一般に、トランジスタのゲート長 Lが大きくなると、そこを流れる電流は小さくなる。したがって、負荷 109の方に流れる電流は、 lbよりも小さくなる。以上の動作は、出力動作に相当する。そしてその時、切り替えトランジスタ 102は、電流源動作を行つていることになる。

このように、スィッチ 103のオンオフを制御することにより、出力動作において負荷 109などに流れる電流よりも、設定動作において流れる電流 lbの方を、大きくすることが出来る。したがって、設定動作において流れる電流を大きくすることができるため、すばやく、定常状態にすることが出来る。つまり、電流が流れる配線に寄生している負荷（配線抵抗や交差容量など）による影響を少なくし、設定動作をすばやく行うことが出来る。

また、設定動作において流れる電流 lbが大きいため、ノイズなどの影響が小さくなる。つまり、多少、ノイズなどによる微小電流が流れてしまっても、 lbの値が大きいため、ほとんどノイズなどの影響を受けない。

したがって、例えば、負荷 109が E L素子で有る場合、 E L素子を低階調で発光させたい場合の信号書き込み時にも、 E L素子に流す電流よりも大きな電流 l bを用いて書き込むことが出来る。よって、信号電流がノイズに埋もれる等のトラブルを回避し、かつ迅速な書き込み動作が可能となる。

なお、負荷 109は、何でもよい。抵抗などのような素子でも、トランジス夕でも、 E L素子でも、トランジスタと容量とスィッチとで構成された電流源回路でもよい。信号線や信号線とそれに接続された画素でもよい。その画素には、 E L素子や F E Dで用いる素子など、どのような表示素子を含んでいてもよい。

なお、容量素子 104は、電流源トランジスタ 101や切り替えトランジスタ 102 などのゲート容量によって、代用することが出来る。その場合は、容量素子 104を省略できる。

なお、配線 1 10と配線 1 11とは、高電位側電源 Vddが供給されているが、これに限定されない。各々の配線の電位が同じでもよいし、異なっていても良い。配線 1 1 1は、容量素子 104の電荷を保存できるようになっていればよい。また、配線 1 10または配線 1 1 1は、常に同じ電位のまま保たれている必要はない。設定動作と出力動作とで、電位が異なっていても、正常に動作する場合は、問題ない。

なお、配線 1 13と配線 112とは、低電位側電源 Vssが供給されているが、これに限定されない。各々の配線の電位が同じでもよいし、異なっていても良い。また、配線 1 1 3または配線 1 12は、常に同じ電位のまま保たれている必要はない。設定動作と出力動作とで、電位が異なっていても、正常に動作する場合は、問題ない。なお、容量素子 1 04は、電流源トランジスタ 101のゲート端子と配線 1 1 1とに接続されているが、これに限定されない。最も望ましいのは、電流源トランジス夕 1 01のゲ一ト端子とソース端子に接続されていることが望ましい。なぜなら、トランジスタの動作は、ゲート ·ソース間電圧によって決定されるため、ゲート端子とソース端子の間で、電圧を保持していると、他の影響を受けにくいからである。もし、容量素子 104が電流源トランジスタ 101のゲ一ト端子と別の配線との間に配置されていた場合、その別の配線における電圧降下量によって、電流源トランジスタ 101のゲート端子の電位が変ってしまう可能性がある。

なお、出力動作の時に、電流源トランジスタ 1 01と切り替えトランジスタ

102とは、マルチゲートのトランジスタとして動作するため、これらのトランジス夕は同極性（同じ導電型を有する）とすることが望ましい。

なお、出力動作の時に、電流源トランジスタ 101と切り替えトランジスタ 102とは、マルチゲートのトランジスタとして動作するが、各々のトランジス夕のゲート幅 Wは、同じであってもよいし、異なっていても良い。同様に、ゲート長しも、同じであってもよいし、異なっていても良い。ただし、ゲ ―ト幅 Wは、通常のマルチゲートのトランジスタと同じだと考えてもよいため、同じ大きさであることが望ましい。ゲート長 Lは、切り替えトランジス夕 102の方を大きくすれば、負荷 109に流れる電流が、より小さくなる。よつて、その状況に合わせて、設計すればよい。

なお、 1 03、 1 05、 1 06、 107などのようなスィッチは、電気的スィッチでも機械的なスィッチでも何でも良い。電流の流れを制御できるものなら、何でも良い。トランジスタでもよいし、ダイオードでもよいし、それらを組み合わせた論理回路でもよい。よって、スィッチとしてトランジスタを用いる場合、そのトランジスタは、単なるスィッチとして動作するため、トランジス夕の極性（導電型）は特に限定されない。ただし、オフ電流が少ない方が望ましい場合、オフ電流が少ない方の極性のトランジスタを用いることが望ましい。オフ電流が少ないトランジスタとしては、 L D D領域を設けているもの等がある。また、スィッチとして動作させるトランジスタのソース端子の電位が、低電位側電源（Vss、 Vgnd、 OVなど）に近い状態で動作する場合は nチャネル型を、反対に、ソース端子の電位が、高電位側電源（Vddなど）に近い状態で動作する場合は pチャネル型を用いることが望ましい。なぜなら、ゲート ·ソ一ス間電圧の絶対値を大きくできるため、スィッチとして、動作しやすいからである。なお、 nチャネル型と pチャネル型の両方を用いて、 C M〇 S型のスィッチにしてもよい。

なお、本発明の回路として、図 1に示したが、構成はこれに限定されない。スィッチの配置や数、各トランジスタの極性、電流源トランジスタ 101の数や配置、切り替えトランジスタ 102の数や配置、各配線の電位、電流の流れる向きなどを変更することにより、様々な回路を用いて構成することが出来る。また、各々の変更を組み合わせることにより、様々な回路を用いて構成することが出来る。

例えば、 103、 105、 106、 107などのようなスィッチは、対象とする電流のオンオフを制御できるなら、どこに配置しても良い。具体的には、スィッチ 107は、負荷 109に流れる電流を制御するため、それと直列に配置されていれば良い。同様に、スィッチ 106は、基本電流源 108に流れる電流を制御するため、それと直列に配置されていれば良い。また、スィッチ 103は、切り替えトランジスタ 102に流れる電流を制御するため、それと並列に配置されていれば良い。スィッチ 105は、容量素子 104の韹荷を制御できるように配置されていればよい。

そこで、スィッチ 105の配置を変更した場合の例を、図 4に示す。つまり、設定動作の時には、図 8のように接続され、基本電流源 108から流れる電流 lb が電流源トランジスタ 101に流れ、切り替えトランジスタ 102は短絡動作をしており、出力動作の時には、図 9のように接続され、切り替えトランジスタ 102は電流源動作をしており、切り替えトランジスタ 102と電流源トランジス夕 101に流れる電流は、負荷 109の方に流れる、というようになっていれば、 103、 105、 106、 107などのようなスィッチは、どこに配置してもよい。

次に、スィッチ 103の接続を変更した場合の例を図 10に示す。スィッチ 103 は、配線 1002に接続される。配線 1002の電位は Vddでもよいし、別の値でもよい。また、図 10の場合、スィッチ 1001を追加してもよいし、追加しなくてもよい。スィッチ 1001は、切り替えトランジスタ 102のソース端子側に配置しても良いし、ドレイン端子側に配置しても良い。スィッチ 1001は、スイツチ 103と逆の状態でオンオフすればよい。このように、様々な場所にスイツチを配置することにより回路を構成することができる。

次に、電流源トランジスタ 101と切り替えトランジスタ 102の配置を入れ替えた場合について、図 11に示す。図 1では、配線 110、切り替えトランジスタ 102、電流源トランジスタ 101の順に配置されていたが、図 11では、配線 110、電流源トランジスタ 101、切り替えトランジスタ 102の順に配置されている。ここで、図 1の回路と、図 11の回路の違いについて考える。図 1では、切り替えトランジスタ 102が短絡動作のとき、切り替えトランジスタ 102のゲート端子とソース端子（ドレイン端子）の間に、電位差が生じる。したがって、切り替えトランジスタ 102のチャネル領域には、電荷が存在するので、そのゲート容量には、電荷が保存される。そして、電流源動作の時にも、ゲート容量に電荷が保存されたままになる。よって、短絡動作（設定動作）の時と、電流源動作（出力動作）の時とで、電流源トランジスタ 101のゲート端子の電位は、ほとんど変化しない。

一方、図 11では、切り替えトランジスタ 102が短絡動作のとき、切り替えトランジスタ 102のゲート端子とソース端子（ドレイン端子）の間に、電位差がほとんど生じない。したがって、切り替えトランジスタ 102のチャネル領域には電荷はほとんど存在せず、そのゲート容量には、電荷が保存されない。そして、電流源動作の時には、スィッチ 105、 103がオフになるため、切り替えトランジスタ 102のゲート容量に電荷がたまり、切り替えトランジス夕 102が電流源の一部として動作する。このときの電荷は、容量素子 104ゃ電流源トランジスタ 101のゲート容量に蓄積されていたものである。その電荷が、切り替えトランジスタ 102のゲート部に移動することになる。よって、短絡動作（設定動作）の時と、電流源動作（出力動作）の時とで、電流源トランジス夕 101のゲート端子の電位は、移動した電荷分だけ、変化する。その結果、出力動作の時に、電流源トランジスタ 101と切り替えトランジスタ 102のゲ一ト ·ソース間電圧の絶対値は小さくなり、負荷 109に流れる電流も小さくなる。

よって、電流源トランジスタ 101と切り替えトランジスタ 102の配置をどのようにするかは、状況によって設計すればよい。例えば、負荷 109が E L素子の場合、黒表示をしたいときに、わずかでも光ってしまうと、コントラストを低下させてしまう。そのような場合、図 11のような構成にすることにより、電流がわずかに小さくなるため、より好適である。

次に、図 1では、電流源トランジスタ 101と切り替えトランジスタ 102は、 1つづつ配置されていたが、どちらか、あるいは、両方とも、複数個を配置してもよい。また、その並べ方も、任意に選択してもよい。図 12には、第 2 の切り替えトランジスタ 1201とスィツチ 1202を配置した場合の例を示す。なお、電流源トランジスタ 101と切り替えトランジスタ 102は、図 1では、どちらも Pチャネル型であるが、これに限定されない。図 1の回路に関して、電流源トランジスタ 101と切り替えトランジスタ 102の極性（導電型）を変更して、回路の接続構造を変更ない場合の例を、図 13に示す。図 1と図 13を比較すると分かるように、図 1の配線 112、 113、 110、 111の電位を、配線 1312 、 1313、 1310、 1311のように変更し、基本電流源 108の電流の向きを変更すれば、容易に変更できる。電流源トランジスタ 1301、切り替えトランジスタ 1302, スィッチ 1303、 1305、 1306、 1307、基本電流源 1308、負荷 1309などの接続は、変更されていない。なお、配線 1310と配線 1311は別々の配線で構成されているが、電気的に接続されていてもよい。なお、配線 1312と配線 1313 は別々の配線で構成されているが、電気的に接続されていてもよい。

また、電流の向きを変更せずに、回路の接続構造を変更することにより、図 1の回路に関して、電流源トランジスタ 101と切り替えトランジスタ 102の極性（導電型）を変更した場合の例を図 14に示す。この場合は、電流源トランジス夕 101と切り替えトランジスタ 102において、ソース端子とドレイン端子とが逆になる。そのため、それに合わせて容量素子 1404とスィッチ 1405の接続を変更すればよい。

常に電流源（または、その一部）として動作する電流源トランジスタ 1401 と、状態によって、動作が異なる切り替えトランジスタ 1402とがあり、電流源トランジスタ 1401と切り替えトランジスタ 1402と配線 110とは、直列に接続されている。電流源トランジスタ 1401のゲート端子には、容量素子 1404の一方の端子が接続されている。容量素子 1404の他方の端子 1406は、切り替えトランジスタ 1402 (電流源トランジスタ 1401) のソ一ス端子に接続されている。そのため、電流源トランジスタ 1401のゲート ·ソース間電圧を保持することが出来る。また、電流源トランジスタ 1401のゲート端子とドレイン端子とは、スィッチ 1405を介して接続されており、スィッチ 1405のオンオフによつて、容量素子 1404の電荷の保持を制御できる。

そこで、図 14の動作について述べる。ただし、図 1の動作と同様であるため、簡単に説明する。まず、図 15に示すように、スィッチ 1403、 1405、 106 をオンにし、スィツチ 107をオフにする。その時の電流の経路を破線矢印 1501 で示す。そして、定常状態になると、容量素子 1404には、電流が流れなくなる。そしてそのとき、電流源トランジスタ 1401のゲート ·ソース間電圧が容量素子 1404に蓄積される。つまり、電流源トランジスタ 1401のソース · ドレイン間に電流 lbを流すのに必要な電圧が、ゲート ·ソース間に加わるようになる。以上の動作は、設定動作に相当する。そしてその時、切り替えトランジス夕 1402は、短絡動作を行っていることになる。

次に、図 16に示すように、スィッチ 1403、 1405、 106をオフにし、スイツチ 107をオンにする。その時の電流の経路を破線矢印 1601で示す。すると、電流源トランジスタ 1401と切り替えトランジスタ 1402は、マルチゲートのトランジスタとして動作することになる。したがって、負荷 109の方に電流が流れ、その大きさは、 lbよりも小さくなる。以上の動作は、出力動作に相当する。そしてその時、切り替えトランジスタ 1402は、電流源動作を行っていることになる。

なお、容量素子 1404の端子 1406の電位は、設定動作の時と、出力動作の時とで、異なる場合が多い。しかし、容量素子 1404の両端の電圧（電位差）は変化しないため、負荷 109には、所望の電流が流れる。

なお、この場合も、設定動作の時には、図 21のように接続され、出力動作の時には、図 22のように接続される、というようになっていれば、スィッチは、どこに配置してもよいことは、もちろんである。

なお、図 14には、図 1に対応させた回路を示したが、図 23には、図 11に対応させた回路を示す。図 23では、短絡動作のとき、切り替えトランジスタ 1402 のゲート容量に、電荷が蓄積されない、という特徴がある。

なお、これまでは、切り替えトランジスタ 102、 1402は、設定動作のときに短絡 K作をして、出力動作のときには電流源動作をしていた。しかし、これに限定されない。例えば、図 24において電流の経路を破線矢印 2401で示すが、設定動作のときに電流源動作をしてもよい。また、図 25において電流の経路を波線矢印 2501で示すが、短絡動作のときには電流源動作をしてもよい。この場合は、出力動作の時の方が、電流が大きい。したがって、信号を増幅していることになり、さまざまなアナログ回路に適用することが出来る。このように、図 1の回路だけでなく、スィッチの配置や数、各トランジス夕の極性、電流源トランジスタの数や配置、切り替えトランジスタの数や配置、各配線の電位、電流の流れる向きなどを変更することにより、様々な回路を用いて、本発明を構成することができ、各々の変更を組み合わせることにより、さらに様々な回路を用いて本発明を構成することが出来る。 (実施の形態 2 )

実施の形態 1では、切り替えトランジスタ 102に関して、電流源動作や短絡動作を実現するために、図 1の構成を用いた。そこで、本実施の形態では、実施の形態 1とは異なる構成で、電流源動作や短絡動作を実現する構成の一例を示す。

なお、実施の形態 1と同様の内容が多いため、そのような部分については、説明は省略する。

まず、図 26に、切り替えトランジスタ 102に関して、電流源動作や短絡動作を実現した第 2の構成について示す。

図 1では、切り替えトランジスタ 1 02が短絡動作できるようにするため、スイッチ 1 03を用いていた。このスィッチ 103を制御することにより、切り替えトランジスタ 102のソース . ドレイン間に電流が流れず、切り替えトランジスタ 102のソース端子とドレイン端子とを概ね同じ電位にしていた。それに対して、図 26では、切り替えトランジスタ 102のゲート端子の電圧を制御して、切り替えトランジスタ 102に多くの電流が流すことができるようにする。具体的には、スィッチ 2601を用いることにより、切り替えトランジス夕 102のゲート ·ソース間電圧の絶対値を大きくする。その結果、ある値の電流が流れる場合、切り替えトランジスタ 102のソース · ドレイン間電圧が小さくてすむようになる。つまり、切り替えトランジスタ 102は、スィツチとして動作するようになる。

そして、電流源動作の場合は、図 1では、スィッチ 103をオフにして、電流源トランジスタ 101と切り替えトランジスタ 102は、ゲート端子が互いに接続されていることにより、マルチゲートのトランジスタとして動作した。それに対し、図 26では、電流源トランジスタ 101と切り替えトランジスタ 102は、ゲート端子が互いに接続されていないため、スィッチ 2602を用いることにより、接続されるようにする。その結果、マルチゲートのトランジス夕として動作できるようにする。

そこで、図 26の動作について述べる。まず、図 27に示すように、スィッチ 2601、 105、 106をオンにし、スィッチ 107、 2602をオフにする。その時の電流の経路を破線矢印 2701で示す。すると、切り替えトランジスタ 102のゲート端子は、配線 2603に接続される。配線 2603には、低電位側電源（Vs s)が供給されているため、切り替えトランジスタ 102のゲート ·ソース間電圧の絶対値は、非常に大きくなる。よって、切り替えトランジスタ 102は、非常に大きな電流駆動能力をもつことになるので、切り替えトランジスタ 102のソース端子とドレイン端子とは、概ね同じ電位となる。そのため、基本電流源 108に流れる電流 lbが、容量素子 104や電流源トランジスタ 101に流れ、電流源トランジスタ 101のソ一ス端子は、配線 1 10と概ね同じ電位になる。そして、電流源トランジスタ 101のソース · ドレイン間に流れる電流と、基本電流源 108に流れる電流 l bとが等しくなると、容量素子 104には、電流が流れなくなる。つまり、定常状態になる。そしてそのときのゲート端子の電位が、容量素子 104に蓄積される。つまり、電流源トランジスタ 101のソース · ドレイン間に電流 lbを流すのに必要な電圧が、ゲート端子に加わるようになる。以上の動作は、設定動作に相当する。そしてその時、切り替えトランジスタ 102 は、スィッチとして動作し、短絡動作を行っていることになる。

次に、図 28に示すように、スィッチ 2601、 105、 106をオフにし、スィッチ 107、 2602をオンにする。その時の電流の経路を破線矢印 2801で示す。すると、切り替えトランジスタ 102のゲート端子と電流源トランジスタ 101のゲ一ト端子は、互いに接続される。一方、容量素子 104には、設定動作において蓄積した電荷が保存されており、それが、電流源トランジスタ 101と切り替えトランジスタ 102のゲート端子に、加わることになる。以上のことから、電流源トランジスタ 101と切り替えトランジスタ 102は、マルチゲートのトランジス夕として動作することになる。したがって、電流源トランジスタ 101 と切り替えトランジスタ 102を 1つのトランジスタであると考えると、そのトランジスタのゲート長 Lは、電流源トランジスタ 101のょりも大きくなる。したがって、負荷 109の方に流れる電流は、 lbよりも小さくなる。以上の動作は、出力動作に相当する。そしてその時、切り替えトランジスタ 102 は、電流源動作を行っていることになる。なお、配線 2603の電位は、 Vssに限定されない。切り替えトランジスタ 102 が十分にオン状態になるような値であればよい。

なお、本実施の形態の回路として、図 26に示したが、構成はこれに限定されない。実施の形態 1と同様、スィッチの配置や数、各トランジスタの極性、電流源トランジスタ 101の数や配置、切り替えトランジスタ 102の数や配置、各配線の電位、電流の流れる向きなどを変更することにより、様々な回路を用いて構成することが出来る。また、各々の変更を組み合わせることにより、様々な回路を用いて構成することが出来る。

例えば、設定動作の時には、図 29のように接続され、出力動作の時には、図 30のように接続される、というようになっていれば、各スィッチは、どこに配置してもよい。

また、電流源トランジスタ 101と切り替えトランジスタ 102の配置を入れ替えた場合について、図 31に示す。図 31では、配線 110、電流源トランジスタ 101、切り替えトランジスタ 102の順に配置されている。

また、図 26の回路に関して、電流源トランジスタ 101と切り替えトランジス夕 102の極性（導電型）を変更して、回路の接続構造を変更ない場合の例を、図 32に示す。図 26と図 32を比較すると分かるように、図 26の配線 112、 113、 1 10、 111、 2603の電位を、配線 3212、 3213、 3210、 3211、 3223のように変更し、基本電流源 108の電流の向きを変更すれば、容易に変更できる。電流源トランジスタ 3201、切り替えトランジスタ 3202、スィッチ 3221、 3222 、 3205、 3206、 3207、基本電流源 3208、負荷 3209などの接続は、変更されていない。なお、配線 3210と配線 3211は別々の配線で構成されているが、電気的に接続されていてもよい。なお、配線 321 2と配線 321 3は別々の配線で構成されているが、電気的に接続されていてもよい。

また、電流の向きを変更せずに、回路の接続構造を変更することにより、図 26の回路に関して、電流源トランジスタ 101と切り替えトランジスタ 102の極性（導電型）を変更した場合の例を図 33に示す。

常に電流源（または、その一部）として動作する電流源トランジスタ 1401 と、状態によって、動作が異なる切り替えトランジスタ 1402とがあり、電流源トランジスタ 1401と切り替えトランジスタ 1402と配線 1 10とは、直列に接続されている。電流源トランジスタ 1401のゲート端子には、容量素子 1404の一方の端子が接続されている。容量素子 1404の他方の端子 1406は、切り替えトランジスタ 1402 (電流源トランジスタ 1401 ) のソース端子に接続されている。そのため、電流源トランジスタ 1401のゲート ·ソース間電圧を保持することが出来る。また、電流源トランジスタ 1401のゲート端子とドレイン端子とは、スィッチ 1405を介して接続されており、スィッチ 1405のオンオフによつて、容量素子 1404の電荷の保持を制御できる。また、切り替えトランジス夕 1401のゲ一ト端子と配線 3303はスィツチ 3301を介して接続されており、スィツチの 3301のオンオフによって切り替えトランジスタ 1402を制御する。また、電流源トランジスタ 1401のゲート端子と切り替えトランジスタ 1402のゲ —ト端子は、スィッチ 3302を介して接続される。

なお、この場合も、設定動作の時には、図 34のように接続され、出力動作の時には、図 35のように接続されるように動作させる。よって、そのようになっていれば、スィッチは、どこに配置してもよい。なお、配線 3303には、 Vddよりも高い Vdd 2が供給されている。これに限定されないが、切り替えトランジスタ 1402が短絡動作の時に、より電流駆動能力が大きくなるようにするため、出来るだけ高い電位を供給するほうがよいこのように、図 26の回路だけでなく、スィッチの配置や数、各トランジス夕の極性、電流源トランジスタの数や配置、切り替えトランジスタの数や配置、各配線の電位、電流の流れる向きなどを変更することにより、様々な回路を用いて、本発明を構成することができ、各々の変更を組み合わせることにより、さらに様々な回路を用いて本発明を構成することが出来る。

本実施の形態で説明した内容は、実施の形態 1で説明した内容の一部を変更したものに相当する。したがって、実施の形態 1で説明した内容は、本実施の形態にも適用できる。

(実施の形態 3 )

本実施の形態では、実施の形態 1、 2で説明した回路を、一部変更した場合について述べる。

ここでは、簡単のため、図 1の回路を一部変更した場合について述べる。よって、実施の形態 1と同様の内容が多いため、そのような部分については、説明は省略する。ただし、実施の形態 1、 2で説明した様々な回路にも、適用することが出来る。

まず、図 1の構成を一部変更したものを、図 36に示す。異なるのは、図 1のスィツチ 1 07が、図 36のマルチトランジスタ 3601に変更されている点である。マルチトランジスタ 3601は、電流源トランジスタ 101や切り替えトランジス夕 102と同じ極性（導電型）のトランジスタである。そして、マルチトランジス夕 3601のゲ一ト端子は、電流源トランジスタ 101のゲ一ト端子と接続されている。マルチトランジスタ 3601は、状況によって、動作が切り替わる。つまり、設定動作の時には、スィッチとして動作し、出力動作の時には、電流源トランジスタ 101や切り替えトランジスタ 102とともに、マルチゲートのトランジスタの一部として、電流源として動作する。

次に、図 36の回路の動作について説明する。まず、図 37に示すように、スイッチ 103、 105、 106をオンにする。すると、基本電流源 108に流れる電流 lb が、容量素子 104や電流源トランジスタ 101に流れる。その時の電流の経路を破線矢印 3701で示す。このとき、マルチトランジスタ 3601のゲート端子とソース端子は、概ね同じ電位となる。つまり、マルチトランジスタ 3601のゲート 'ソース間電圧は、概ね 0 Vとなる。したがって、マルチトランジスタ 3601 はオフする。そして、定常状態になって、電流源トランジスタ 101のソース · ドレイン間に流れる電流と、基本電流源 108に流れる電流 lbとが等しくなり、容量素子 104には、電流が流れなくなる。以上の動作は、設定動作に相当する。そしてその時、マルチトランジスタ 3601は、オフ状態のスィッチとして動作していることになる。

次に、図 38に示すように、スィッチ 103、 105、 106をオフにする。そして、容量素子 104には、設定動作において蓄積した電荷が保存されており、それが、電流源トランジスタ 101と切り替えトランジスタ 102とマルチトランジス夕 3601のゲート端子に、加わる。そして、電流源トランジスタ 101と切り替されている。その時の電流の経路を破線矢印 3801で示す。以上のことから、電流源トランジスタ 101と切り替えトランジスタ 102とマルチトランジスタ 3601は、マルチゲートのトランジスタとして動作することになる。したがつて、電流源トランジスタ 101と切り替えトランジスタ 102とマルチトランジス夕 3601を 1つのトランジスタであると考えると、そのトランジスタのゲ一ト長 Lは、電流源トランジスタ 101の Lよりも大きくなる。したがって、負荷 109の方に流れる電流は、 lbよりも小さくなる。つまり、負荷 109の方に流れる電流は、図 1の場合よりも小さくなる。以上の動作は、出力動作に相当する。そしてその時、マルチトランジスタ 3601は、マルチゲートのトランジス夕の一部として動作していることになる。

このように、図 1のスィッチ 107を、図 36のマルチトランジスタ 3601に変更し、マルチトランジスタ 3601のゲ一ト端子を電流源トランジスタ 101のゲート端子と接続することにより、電流の制御を自動的に行うことができ、また、負荷 109の方に流れる電流を小さくすることが出来る。図 1の場合は、負荷 109の方に、出力動作のときに電流を流し、設定動作の時には流さない、という動作を切り替えるため、スィッチ 107を制御するための配線が必要になるが、図 36の場合は、自動的に行えるため、制御するための配線を省略することができる。

なお、出力動作の時に、電流源トランジスタ 101と切り替えトランジスタ 102とマルチトランジスタ 3601とは、マルチゲートのトランジスタとして動作するため、これらの卜ランジス夕は同極性（同じ導電型を有する）とすることが望ましい。

なお、出力動作の時に、電流源トランジスタ 101と切り替えトランジスタ 102とマルチトランジスタ 3601とは、マルチゲートのトランジスタとして動作するが、各々のトランジスタのゲート幅 Wは、同じであってもよいし、異なっていても良い。同様に、ゲート長 Lも、同じであってもよいし、異なつていても良い。ただし、ゲート幅 Wは、通常のマルチゲートのトランジスタと同じだと考えてもよいため、同じ大きさであることが望ましい。ゲート長 Lは、切り替えトランジスタ 102やマルチトランジスタ 3601の方を大きくすれば、負荷 109に流れる電流が、より小さくなる。よって、その状況に合わせて、設計すればよい。

なお、本実施の形態の回路として、図 36に示したが、構成はこれに限定されない。スィッチの配置や数、各卜ランジス夕の極性、電流源トランジスタ 101の数や配置、切り替えトランジスタ 102の数や配置、マルチトランジスタ 3601の数や配置、各配線の電位、電流の流れる向きなどを変更することにより、様々な回路を用いて構成することが出来る。また、各々の変更を組み合わせることにより、様々な回路を用いて構成することが出来る。

例えば、 103、 105、 106などのようなスィッチは、対象とする電流のオンオフを制御できるなら、どこに配置しても良い。つまり、設定動作の時には、図 39のように接続され、出力動作の時には、図 40のように接続される、というようになっていれば、 103、 105、 106などのようなスィッチは、どこに配置してもよい。

なお、本実施の形態で説明した内容は、実施の形態 1で説明した内容の一部を変更したものに相当する。したがって、本実施の形態で説明した内容は、実施の形態 1、 2にも適用できる。

(実施の形態 4 )

本実施の形態では、表示装置、および、信号線駆動回路などの構成とその動作について、説明する。信号線駆動回路の一部や画素に、本発明の回路を適用することができる。

表示装置は、図 41に示すように、画素配列 4101、ゲ一卜線駆動回路 4102、信号線駆動回路 4110を有している。ゲート線駆動回路 4102は、画素配列 4101 に選択信号を順次出力する。信号線駆動回路 4110は、画素配列 4101にビデオ信号を順次出力する。画素配列 4101では、ビデオ信号に従って、光の状態を制御することにより、画像を表示する。信号線駆動回路 4110から画素配列 4101へ入力するビデオ信号は、電流である。つまり、各画素に配置された表示素子や表示素子を制御する素子は、信号線駆動回路 4110から入力されるビデォ信号（電流）によって、状態を変化させる。画素に配置する表示素子の例としては、 E L素子や F E D (フィールドェミッションディスプレイ）で用いる素子などがあげられる。

なお、ゲート線駆動回路 4102や信号線駆動回路 4110は、複数配置されていてもよい。

信号線駆動回路 41 10は、構成を複数の部分に分けられる。大まかには、一例として、シフトレジス夕 4103、第 1ラッチ回路（LAT1 ) 4104、第 2ラッチ回路（LAT2) 4105、デジタル .アナログ変換回路 4106に分けられる。デジ夕ル ·アナログ変換回路 4106には、電圧を電流に変換する機能も有しており、ガンマ補正を行う機能も有していてもよい。つまり、デジタル ·アナログ変換回路 41 06には、画素に電流（ビデオ信号）を出力する回路、すなわち、電流源回路を有しており、そこに本発明を適用することが出来る。

また、画素は、 E L素子などの表示素子を有している。その表示素子に電流（ビデオ信号）を出力する回路、すなわち、電流源回路を有しており、そこにも、本発明を適用することが出来る。

そこで、信号線駆動回路 41 1 0の動作を簡単に説明する。シフトレジスタ 41 03は、フリップフロップ回路（FF) 等を複数列用いて構成され、クロック信号（S- CLK) 、スタートパルス（SP)、クロック反転信号（S-CLKb)が入力される、これらの信号のタイミングに従って、順次サンプリングパルスが出力される。

シフトレジス夕 41 03より出力されたサンプリングパルスは、第 1ラッチ回路（LAT1 ) 4104に入力される。第 1ラッチ回路（LAT1 ) 4104には、ビデオ信号線 4108より、ビデオ信号が入力されており、サンプリングパルスが入力されるタイミングに従って、各列でビデオ信号を保持していく。なお、デジ夕ル 'アナログ変換回路 4106を配置している場合は、ビデオ信号はデジタル値である。また、この段階でのビデオ信号は、電圧であることが多い。

ただし、第 1ラッチ回路 41 04や第 2ラッチ回路 4105が、アナログ値を保存できる回路である場合は、デジタル ·アナログ変換回路 4106は省略できる場合が多い。その場合、ビデオ信号は、電流であることも多い。また、画素配列 41 01に出力するデータが 2値、つまり、デジタル値である場合は、デジ夕ル ·アナログ変換回路 4106は省略できる場合が多い。

第 1ラッチ回路（LAT1) 4104において、最終列までビデオ信号の保持が完了すると、水平帰線期間中に、ラッチ制御線 4109よりラッチパルス（Latch Pulse) が入力され、第 1ラッチ回路（LAT1) 4104に保持されていたビデオ信号は、一斉に第 2ラッチ回路（LAT2) 4105に転送される。その後、第 2ラツチ回路（LAT2) 4105に保持されたビデオ信号は、 1行分が同時に、デジ夕ル ·アナログ変換回路 4106へと入力される。そして、デジタル ·アナログ変換回路 4106から出力される信号は、画素配列 4101へ入力される。

第 2ラッチ回路（LAT2) 4105に保持されたビデオ信号がデジタル ·アナ口グ変換回路 4106に入力され、そして、画素 4101に入力されている間、シフトレジス夕 4103においては再びサンプリングパルスが出力される。つまり、同時に 2つの動作が行われる。これにより、線順次駆動が可能となる。以後、この動作を繰り返す。

なお、デジタル 'アナログ変換回路 4106が有している電流源回路が、設定動作と出力動作とを行うような回路である場合、その電流源回路に、電流を流す回路が必要となる。そのような場合、リファレンス用電流源回路 4114が配置されている。

なお、信号線駆動回路やその一部は、画素配列 4101と同一基板上に存在せず、例えば、外付けの I Cチップを用いて構成されることもある。その場合、 I Cチップと基板には COG (Ch i p On G l a s s) や TAB ( Ta p e Au t o B o n d i n g) やプリント基板などを用いて接続される。なお、信号線駆動回路などの構成は、図 41に限定されない。

例えば、第 1ラッチ回路 4104や第 2ラッチ回路 4105が、アナログ値を保存できる回路である場合、図 42に示すように、リファレンス用電流源回路 41 14 から第 1ラッチ回路（LAT1 ) 4104に、ビデオ信号（アナログ電流）が入力されることもある。また、図 42において、第 2ラッチ回路 4105が存在しない場合もある。

(実施の形態 5 )

次に、実施の形態 4において説明した信号線駆動回路 41 10の具体的な構成について説明する。

まず、信号線駆動回路に適用した場合の例を図 43に示す。電流源回路 4301 は、配線 4302、 4303、 4304、 4305によって、設定動作と出力動作、および、短絡動作と電流源動作とを切り替えている。基本電流源 1308から、設定動作の時に電流が入力される。そして、出力動作のときに、電流源回路 4301から負荷 1309の方に電流を出力する。

そこでまず、図 41の場合について、説明する。リファレンス用電流源回路 41 14における電流源は、図 43における基本電流源 1 308に相当する。そして、図 43における負荷 1309は、スィッチや、信号線 4902や信号線 4902に接続された画素に相当する。基本電流源 1 308からは、一定の電流が出力されている。なお、図 4 3の構成の場合、設定動作を行いながら、同時に出力動作を行うことができない。したがって、同時に行いたい場合には、電流源回路を 2つ以上配置して、それらを切り替えて用いればよい。つまり、一方の電流源回路に対して設定動作を行い、同時に他方の電流源回路で出力動作を行う。そして、それを任意の周期ごとに切り替える。これにより、設定動作と出力動作とを同時に行うことができる。

さらに、画素にビデオ信号としてアナログ電流を出力する場合は、デジ夕ル値をアナログ値に変換する必要があるため、図 44に示すような構成となる。なお、図 44では、簡単のため、 3ビットの場合について説明する。すなわち、基本電流源 1308A、 1308B、 1308Cがあり、その電流の大きさは、 I c、 2* I c 、 4* I cというようになっている。そして、電流源回路 4301A、 4301B、 4301 C が各々接続されている。したがって、出力動作の時には、電流源回路 4301A、 4301 B, 4301 Cは、 I c、 2=M c、 4* I cの大きさの電流を出力することになる。そして、各電流源回路と直列に、スィッチ 4401 A、 4401B, 4401Cが接続されている。このスィッチは、第 2ラッチ回路（LAT2) 4105から出力されるビデオ信号によって制御される。そして、各電流源回路とスィッチから出力される電流の合計が、負荷 1309、すなわち、信号線 4902に出力される。以上のように動作させることにより、画素にビデオ信号としてアナログ電流を出力している。

なお、図 44では、簡単のため、 3ビットの場合について説明したが、これに限定されない。同様に構成すれば、ビット数を容易に変更して構成することが出来る。なお、図 4 4の構成の場合においても、電流源回路を並列に配置して、切り替えて動作させることにより、設定動作を行いながら、同時に出力動作を行うことができる。

なお、電流源回路に対して設定動作を行う場合、そのタイミングを制御する必要がある。その場合、設定動作を制御するために、専用の駆動回路（シフトレジス夕など）を配置してもよい。あるいは、 LAT1回路を制御するためのシフトレジス夕から出力される信号を用いて、電流源回路への設定動作を制御してもよい。つまり、一つのシフトレジスタで、 LAT1回路と電流源回路とを両方制御するようにしてもよい。その場合は、 LAT1回路を制御するためのシフトレジス夕から出力される信号を直接、電流源回路に入力してもよいし、 LAT 1回路への制御と電流源回路への制御を切り分けるため、その切り分けを制御する回路を介して、電流源回路を制御してもよい。あるいは、 LAT2回路から出力される信号を用いて、電流源回路への設定動作を制御してもよい。 LAT2回路から出力される信号は、通常、ビデオ信号であるため、ビデオ信号として使用する場合と電流源回路を制御する場合とを切り分けるため、その切り替えを制御する回路を介して、電流源回路を制御すればよい。このように、設定動作や出力動作を制御するための回路構成や、回路の動作等については、国際公開第 0 3 / 0 3 8 7 9 3号パンフレツト、国際公開第 0 3 / 0 3 8 7 9 4号パンフレツト、国際公開第 0 3 / 0 3 8 7 9 5号パンフレット、に記載されており、その内容を本発明に適用することが出来る。

次に、図 42の場合について、説明する。リファレンス用電流源回路 4114における電流源は、図 43における基本電流源 1308に相当する。そして、図 43における負荷 1309は、第 2ラッチ回路（LAT2) 4105に配置されている電流源回路に相当する。この場合は、リファレンス用電流源回路 4114における電流源からは、ビデオ信号が電流で出力される。なお、その電流は、デジタル値の場合も、アナログ値の場合もある。

なお、各ビットに対応したデジタルビデオ信号（電流値）を第 1ラッチ回路 4 1 0 4に入力してもよい。なお、その後、各ビットに対応したデジタルビデオ信号電流を足し合わせることによって、デジタル値からアナログ値に変換することができる。その塲合、桁数の小さなビットの信号を入力する場合に、本発明を適用することは、より好適である。なぜなら、桁数の小さなビットの信号の場合、信号の電流値が小さくなつてしまう。そこで、本発明を適用すれば、信号の電流値を大きくすることができる。そのため、信号の書き込み速度が向上する。なお、図 4 2において、第 2ラッチ回路 4 1 0 5 が存在しない場合については、第 1ラッチ回路 4 1 0 4において、電流源回路が並列に 2つ以上配置して、それらを切り替えて用いてもよい。これにより、設定動作と出力動作を同時に行うことができ、その結果、第 2ラッチ回路 4 1 0 5を省くことが可能となる。このような回路の構成や動作については、国際公開第 0 3 / 0 3 8 7 9 6号パンフレツト、国際公開第 0 3 / 0 3 8 7 9 7号パンフレット、に記載されており、その内容を本発明に適用することが出来る。

また、第 1ラッチ回路 4104に配置されている電流源回路が、図 43における基本電流源 1308に相当し、第 2ラツチ回路 4105に配置されている電流源回路が、図 43における負荷 1309に相当すると考えることもできる。

またさらに、図 41、 42に示したリファレンス用電流源回路 41 14に対して、適用してもよい。つまり、リファレンス用電流源回路 4114が図 43における負荷 1309に相当し、さらに別の電流源が、図 43における基本電流源 1308に相当すると考えることもできる。

また、画素が図 43における負荷 1309に相当し、信号線駆動回路 41 10における、画素に電流を出力する電流源回路が、図 43における基本電流源 1308に相当すると考えることもできる。

また、図 24、 25に示したように、設定動作の時よりも、出力動作の時の方が電流が大きくなるように動作させる場合は、信号を増幅していることになるので、さまざまなアナログ回路に適用することが出来る。

このように、様々な部分に、本発明を適用することが出来る。

なお、図 43において、電流源回路 4301の構成として、図 13の構成を用いたが、これに限定されない。本発明における様々な構成を用いることが出来るなお、本実施の形態で説明した内容は、実施の形態 1 ~ 4で説明した内容を利用したものに相当する。したがって、実施の形態 1〜4で説明した内容は、本実施の形態にも適用できる。

(実施の形態 6 )

本実施の形態では、画素配列 41に配列状に配置されている画素の具体的な構成について説明する。

まず、図 1で示した構成を画素に適用した場合について、図 45に示す。図 1 における負荷 109は、図 45における E L素子 4501に相当する。図 45における基本電流源 108は、図 41の場合は、デジタル ·アナログ変換回路 4106に配置されている電流源回路に相当し、図 42の場合は、第 2ラッチ回路 4105に配置されている電流源回路に相当する。

ゲート線 4503〜4506を用いて、各スィッチ（図 45ではトランジスタ）のォンオフを制御する。なお、詳しい動作については、図 1と同様であるので、省略する。

また、図 4で示した構成を画素に適用した場合について、図 46に示す。同様に、図 36で示した構成を画素に適用した場合について、図 47に示す。なお、画素に適用する構成として、図 45〜図 47で示した構成に限定されない。実施の形態 1〜 3で説明した様々な構成を用いて、画素を構成することが出来る。

例えば、図 45〜図 47におけるトランジスタの極性（導電型）は、これに限定されない。特に、スィッチとして動作させる場合は、接続関係を変更せずに、トランジスタの極性（導電型）を変更することが出来る。

また、図 45〜図 47において、電源線 4901から配線 1 1 3の方に向かって電流が流れているが、これに限定されない。電源線 4901と配線 1 13の電位を制御することにより、配線 1 1 3から電源線 4901の方に向かって電流が流れてもよい。ただし、その場合は、 E L素子 4501の向きを反対にする必要がある。なぜなら、通常は、 E L素子 4501は、陽極から陰極の方に電流が流れるためである。

なお、 E L素子は、陽極側から光が出ても、陰極側から光が出ても、どちらでも良い。

なお、図 45〜図 47において、ゲート線 4503〜4506や電源線 4901を用いて接続しているが、限定されない。例えば、図 45の回路に対して、図 48や図 49のように、ゲート線の数を削減することが可能である。そのためには、各スィッチのオンオフとトランジス夕の極性（導電型）を考慮することにより、実現できる。

また、図 45〜図 47において、容量素子 104は、電源線 4901に接続されているが、別の配線、例えば、別の画素のゲート線などに接続してもよい。

また、図 45〜図 47において、電源線 4901が配置されているが、それを削除し、別の画素のゲート線などで代用してもよい。

このように、画素は、様々な構成を用いることが出来る。

なお、これらの画素を用いて画像を表示する場合、様々な手法を用いて、階調を表現することが出来る。

例えば、信号線 4902から画素へ、アナログのビデオ信号（アナログ電流）を入力し、そのビデオ信号に応じた電流を表示素子に流して、階調を表現できる。あるいは、信号線 4902から画素へ、デジタルのビデオ信号（デジタル電流）を入力し、そのビデオ信号に応じた電流を表示素子に流して、 2階調を表現できる。ただしこの場合、時間階調方式や面積階調方式などを組み合わせて、多階調化を図ることが多い。

なお、強制的に発光しないようにする場合は、表示素子に電流が流れないようにすればよい。よって、例えば、トランジスタ 107やトランジスタ 3601 がオフ状態になるようにすればよい。あるいは、容量素子 104の電荷の状態を制御することにより、結果として、表示素子に電流が流れないようにしてもよい。それを実現するため、スィッチなどを追加してもよい。

なお、ここでは特に時間階調方式について詳細な説明は省略するが、特願 2 0 0 1— 5 4 2 6号、特願 2 0 0 0— 8 6 9 6 8号等に記載されている方法によれば良い。

また、信号線 5005から画素へ、デジタルのビデオ信号（デジタル電圧）を入力し、そのビデオ信号に応じて、電流を表示素子に流すかどうかを制御して、 2階調を表現するような画素構成にしてもよい。よって、この場合も、時間階調方式や面積階調方式などを組み合わせて、多階調化を図ることが多い。図 50に、概略図を示す。ゲート線 5006を制御して、スィッチ 5004をオンオフして、信号線 5005より、電圧（ビデオ信号）を容量素子 5003に入力する。そして、その値によって、電流源回路 5001と直列に配置されているスイツチ 5002を制御して、 E L素子 4501に電流を流すかどうかを決定する。そして、電流源回路 5001に対して、本発明を適用できる。つまり、基本電流源 108 から電流源回路 5001の方に電流を流して、設定動作を行い、電流源回路 5001 から負荷である E L素子 4501の方に電流を流す。このようにすることにより、電流源回路 5001はトランジスタの電流特性のばらつきの影響を低減して、一定の電流を出力することが可能となる。

また、別の電流源から基本電流源 108に電流を流して、設定動作を行い、基本電流源 108から負荷である電流源回路 5001の方に電流を流してもよい。このようにすることにより、基本電流源 108は、一定の電流を出力することが可能となる。

そこで、電流源回路 4801として、図 1に示す回路を適用した例を、図 51に示す。

なお、図 50で示した回路について、詳細な説明は省略するが、国際公開第 03/027997等に記載されている方法によれば良く、本発明と組み合わせることができる。なお、構成は、図 51に示した回路に限定されない。本発明で説明した様々な構成を適用することが出来る。

なお、本実施の形態で説明した内容は、実施の形態 1〜 5で説明した内容を利用したものに相当する。したがって、実施の形態 1〜5で説明した内容は、本実施の形態にも適用できる。

(実施の形態 7 )

本発明を用いた電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナピゲ一シヨンシステム、音響再生装置（力一オーディオ、オーディオコンポ等）、ノート型パーソナルコンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュー夕、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的には Digi t al Versat i l e Di sc (D V D ) 等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置）などが挙げられる。それらの電子機器の具体例を図 52に示す。

図 52 (A) は発光装置であり、筐体 1 3 0 0 1、支持台 1 3 0 0 2、表示部 1 3 0 0 3、スピーカ一部 1 3 0 0 4、ビデオ入力端子 1 3 0 0 5等を含む。本発明は表示部 1 3 0 0 3を構成する電気回路に用いることができる。また本発明により、図 52 (A) に示す発光装置が完成される。発光装置は自発光型であるためバックライ卜が必要なく、液晶ディスプレイよりも薄い表示部とすることができる。なお、発光装置は、パソコン用、 T V放送受信用、広告表示用などの全ての情報表示用表示装置が含まれる。

図 52 (B) はデジタルスチルカメラであり、本体 1 31 0 1、表示部 13 102、受像部 13 103、操作キー 1 3 104、外部接続ポー卜 1 3 10 5、シャッター 1 3 106等を含む。本発明は、表示部 1 3 102を構成する電気回路に用いることができる。また本発明により、図 52 (B) に示すデジ夕ルスチルカメラが完成される。

図 52 (C) はノート型パーソナルコンピュータであり、本体 1 320 1、筐体 1 3202、表示部 1 3203、キ一ポ一ド 13204、外部接続ポ一ト 1 3205、ボインティングマウス 1 3206等を含む。本発明は、表示部 1 3203を構成する電気回路に用いることができる。また本発明により、図 52 (C) に示す発光装置が完成される。

図 52 (D) はモバイルコンピュ一夕であり、本体 1 330 1、表示部 13 302、スィッチ 1 3303、操作キ一 13304、赤外線ポート 1330 5等を含む。本発明は、表示部 1 3302を構成する電気回路に用いることができる。また本発明により、図 52 (D) に示すモバイルコンピュー夕が完成される。

図 52 (E) は記録媒体を備えた携帯型の画像再生装置（具体的には DVD 再生装置）であり、本体 1 340 1、筐体 1 3402、表示部 A 1 3403 、表示部 B 1 3404、記録媒体（DVD等）読み込み部 1 3405、操作キ一 1 3406、スピーカ一部 1 3407等を含む。表示部 A 1 3403は主として画像情報を表示し、表示部 B 1 3404は主として文字情報を表示するが、本発明は、表示部 A、 B 1 3403, 13404を構成する電気回 - -

55 路に用いることができる。なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。また本発明により、図 52 ( E ) に示す D V D再生装置が完成される。

図 52 ( F ) はゴーグル型ディスプレイ（ヘッドマウントディスプレイ）であり、本体 1 3 5 0 1、表示部 1 3 5 0 2、アーム部 1 3 5 0 3を含む。本発明は、表示部 1 3 5 0 2を構成する電気回路に用いることができる。また本発明により、図 52 ( F ) に示すゴーグル型ディスプレイが完成される。図 52 ( G ) はビデオカメラであり、本体 1 3 6 0 1、表示部 1 3 6 0 2、筐体 1 3 6 0 3、外部接続ポ一ト 1 3 6 0 4、リモコン受信部 1 3 6 0 5、受像部 1 3 6 0 6、バッテリー 1 3 6 0 7、音声入力部 1 3 6 0 8、操作キ — 1 3 6 0 9等を含む。本発明は、表示部 1 3 6 0 2を構成する電気回路に用いることができる。また本発明により、図 52 ( G) に示すビデオカメラが完成される。

図 52 (H) は携帯電話であり、本体 1 3 7 0 1、筐体 1 3 7 0 2、表示部 1 3 7 0 3、音声入力部 1 3 7 0 4、音声出力部 1 3 7 0 5、操作キ一 1 3 7 0 6、外部接続ポート 1 3 7 0 7、アンテナ 1 3 7 0 8等を含む。本発明は、表示部 1 3 7 0 3を構成する電気回路に用いることができる。なお、表示部 1 3 7 0 3は黒色の背景に白色の文字を表示することで携帯電話の消費電流を抑えることができる。また本発明により、図 52 (H) に示す携帯電話が完成される。

なお、将来的に発光材料の発光輝度が高くなれば、出力した画像情報を含む光をレンズ等で拡大投影してフロント型若しくはリァ型のプロジェクタ —に用いることも可能となる。

また、上記電子機器はイン夕一ネットや C A T V (ケ一ブルテレビ）などの電子通信回線を通じて配信された情報を表示することが多くなり、特に動画情報を表示する機会が増してきている。発光材料の応答速度は非常に高いため、発光装置は動画表示に好ましい。

また、発光装置は発光している部分が電力を消費するため、発光部分が極力少なくなるように情報を表示することが望ましい。従って、携帯情報端末、特に携帯電話や音響再生装置のような文字情報を主とする表示部に発光装置を用いる場合には、非発光部分を背景として文字情報を発光部分で形成するように駆動することが望ましい。

以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。また本実施の形態の電子機器は、実施の形態 1〜 6に示したいずれの構成の半導体装置を用いても良い。

Claims

請求の範囲

1 . 第 1のトランジスタと、第 2のトランジスタと、スィッチとを有する半導体装置であって、

前記第 1のトランジスタは、ゲート端子と第 1の端子と第 2の端子とを有し前記第 2のトランジスタは、ゲート端子と第 1の端子と第 2の端子とを有し前記第 1のトランジスタのゲート端子と、前記第 1のトランジスタの第 1の端子とは、前記スィッチを介して接続されており、

前記第 1のトランジスタの第 2の端子は、前記第 2のトランジスタの第 1の端子と接続されており、

前記第 1のトランジスタのゲート端子は、前記第 2のトランジスタのゲート端子と接続されており、

前記第 1のトランジスタの第 1の端子と前記第 1のトランジスタの第 2の端子との間を、短絡状態にする手段を有することを特徴とする半導体装置。

2. 第 1のトランジスタと第 2のトランジスタと第 1のスィッチと第 2のスィッチとを有する半導体装置であって、

前記第 1のトランジスタは、ゲート端子と第 1の端子と第 2の端子とを有し前記第 2のトランジスタは、ゲート端子と第 1の端子と第 2の端子とを有し前記第 1のトランジスタのゲ一ト端子と、前記第 1のトランジス夕の第 1の端子とは、前記第 1のスィッチを介して接続されており、

前記第 1のトランジス夕のゲート端子は、前記第 2のトランジスタのゲ一ト端子と接続されており、

前記第 1のトランジスタの第 1の端子と前記第 1のトランジスタの第 2の端子とは、前記第 2のスィツチを介して接続されていることを特徴とする半導体装置。

3. 請求項 1または請求項 2において、前記第 1のトランジスタの第 2の端子は、第 3のトランジスタを介して前記第 2のトランジスタの第 1の端子と接続されていることを特徴とする半導体装置。

4. 請求項 1または請求項 2において、前記第 2のトランジスタの第 1の端子と前記第 2のトランジスタの第 2の端子との間を短絡状態にする手段を有することを特徴とする半導体装置。

5. 第 1のトランジスタと、第 2のトランジスタと、スィッチとを有する半導体装置であって、

前記第 1のトランジスタは、ゲート端子と第 1の端子と第 2の端子とを有し前記第 2のトランジスタは、ゲート端子と第 1の端子と第 2の端子とを有し前記第 1のトランジスタのゲート端子と、前記第 1の卜ランジス夕の第 1の端子とは、前記スィッチを介して接続されており、

前記第 1のトランジスタのゲ一ト端子は、前記第 2のトランジスタのゲ一ト端子と接続されており、

前記第 2のトランジスタの第 1の端子と前記第 2のトランジスタの第 2の端子との間を、短絡状態にする手段を有することを特徴とする半導体装置。

6. 第 1のトランジスタと第 2のトランジスタと第 1のスィッチと第 2のスィツチとを有する半導体装置であって、

前記第 1のトランジスタは、ゲート端子と第 1の端子と第 2の端子とを有し前記第 2のトランジスタは、ゲート端子と第 1の端子と第 2の端子とを有し前記第 1のトランジスタのゲート端子と、前記第 1のトランジスタの第 1の端子とは、前記第 1のスィッチを介して接続されており、

前記第 1のトランジス夕のゲート端子は、前記第 2のトランジスタのゲ一卜端子と接続されており、

前記第 2のトランジスタの第 1の端子と前記第 2のトランジスタの第 2の端子とは、前記第 2のスィツチを介して接続されていることを特徴とする半導体装置。

7. 請求項 5または請求項 6において、前記第 1のトランジスタの第 2の端子は、第 3のトランジスタを介して前記第 2のトランジスタの第 1の端子と接続されていることを特徴とする半導体装置。

8. 第 1のトランジスタと第 2のトランジスタと第 1のスィッチと第 2のスィツチと第 3のスィツチと配線とを有する半導体装置であって、前記第 1のトランジスタは、ゲート端子と第 1の端子と第 2の端子とを有し前記第 2のトランジスタは、ゲート端子と第 1の端子と第 2の端子とを有し前記第 1のトランジスタのゲート端子と、前記第 1のトランジスタの第 1の端子とは、前記第 1のスィッチを介して接続されており、

前記第 1のトランジスタのゲート端子は、前記第 2のトランジスタのゲート端子と第 2のスィツチを介して接続されており、

前記第 2のトランジスタのゲート端子は、前記配線と第 3のスィッチを介して接続されていることを特徴とする半導体装置。

9. 第 1のトランジスタと、第 2のトランジスタと、スィッチとを有する半導体装置であって、

前記第 1のトランジスタは、ゲート端子と第 1の端子と第 2の端子とを有し前記第 2のトランジスタは、ゲート端子と第 1の端子と第 2の端子とを有し前記第 1のトランジス夕のゲ一ト端子と、前記第 1のトランジス夕の第 1の端子とは、前記スィッチを介して接続されており、

前記第 1のトランジスタの第 1の端子と前記第 1のトランジスタの第 2の端子との間、または、前記第 2のトランジスタの第 1の端子と前記第 2のトランジス夕の第 2の端子との間の少なくともどちらか一方を、短絡状態にする手段を有することを特徴とする半導体装置。

10. 第 1のトランジスタと、第 2のトランジスタと、第 1のスィッチと、第 2のスィツチとを有する半導体装置であって、

前記第 1のトランジスタの第 1の端子と前記第 1のトランジスタの第 2の端子との間、または、前記第 2のトランジスタの第 1の端子と前記第 2のトランジス夕の第 2の端子との間の少なくともどちらか一方に、前記第 2のスィツチを有することを特徴とする半導体装置。

11. 請求項 1、 2、 5、 6、 8、 9または 1 0のいずれか 1項において、前記第 1のトランジスタと前記第 2のトランジスタとは、同じ導電型を有することを特徴とする半導体装置。

12. 請求項 1、 2、 5、 6、 8、 9または 1 0のいずれか 1項において、容量素子を有しており、前記第 1のトランジス夕のゲート端子と容量素芋の一方の端子と接続されていることを特徴とする半導体装置。

13. 請求項 1 2において、前記第 1のトランジスタのゲート端子は、前記容量素子の一方の端子と接続されており、且つ前記容量素子の他方の端子が、前記第 2のトランジスタの第 2の端子と接続されていることを特徴とする半導体装置。

14. 請求項 1、 2、 5、 6、 8、 9または 1 0のいずれか 1項において、前記第 1のトランジスタの第 1の端子、または、前記第 2のトランジスタの第 2の端子は、電流源回路と接続されていることを特徴とする半導体装置。

15. 請求項 1、 2、 5、 6、 8、 9または 1 0のいずれか 1項において、前記第 1のトランジスタの第 1の端子、または、前記第 2のトランジスタの第 2の端子は、表示素子と接続されていることを特徴とする半導体装置。

16. 請求項 1 5において、前記表示素子は、 E L素子であることを特徴とする半導体装置。

17. 請求項 1、 2、' 5、 6、 9、 1 0または 1 1のいずれか一項に記載の半導体装置を有することを特徴とする表示装置。

18. 請求項 1 7に記載の表示装置を具備することを特徴とする電子機器。

19. 請求項 1、 2、 5、 6、 9、 1 0または 1 1のいずれか一項に記載の半導体装置を有することを特徴とするデジ夕ルスチルカメラ。

20. 請求項 1、 2、 5、 6、 9、 1 0または 1 1のいずれか一項に記載の半導体装置を有することを特徴とするパーソナルコンピュータ。

21. 請求項 1、 2、 5、 6、 9、 1 0または 1 1のいずれか一項に記載の半導体装置を有することを特徴とするビデオカメラ。

22. 請求項 1、 2、 5、 6、 9、 1 0または 1 1のいずれか一項に記載の半導体装置を有することを特徴とする携帯電話。

23. 請求項 1、 2、 5、 6、 9、 1 0または 1 1のいずれか一項に記載の半導体装置を有することを特徴とする記録媒体を備えた画像再生装置。