WO2004010508A1 - 不揮発性半導体記憶素子および製造方法 - Google Patents

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WO2004010508A1
WO2004010508A1 PCT/JP2003/009335 JP0309335W WO2004010508A1 WO 2004010508 A1 WO2004010508 A1 WO 2004010508A1 JP 0309335 W JP0309335 W JP 0309335W WO 2004010508 A1 WO2004010508 A1 WO 2004010508A1
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insulating film
nonvolatile semiconductor
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Mitsumasa Koyanagi
Masaaki Takata
Shinji Kondoh
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Asahi Glass Company, Limited
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Definitions

  • the present invention relates to a nonvolatile semiconductor memory device and a method for manufacturing the same, and more particularly, to a nonvolatile semiconductor memory device having a structure in which ultrafine particles composed of one or more single-element substances or compounds are dispersed at a high density in an insulating layer, and having excellent retention.
  • the present invention relates to a nonvolatile semiconductor memory device having a charge retention layer having characteristics and a method of manufacturing the device at low cost and with good reproducibility.
  • a storage element using a semiconductor such as a DRAM and an SRAM, or a rotating disk type recording medium such as a hard disk, a magneto-optical disk, and an optical disk.
  • DRAM which has features such as fast data writing and reading speeds and easy integration, has been widely used as a temporary storage element for personal computers and the like.
  • the volatility that is critical for memory (the property that stored data is lost when the external power supply is stopped) takes time to start up the personal computer, or suddenly stops power supply or saves data. Problems such as the data created due to forgetting etc. disappeared.
  • a hard disk system does not have a long-term volatility, but has drawbacks of slow writing and reading speed and relatively large power consumption. From the above, the appearance of a memory having characteristics such as high usability such as high writing / reading speed, low power consumption, and non-volatility is expected.
  • Non-volatile semiconductor storage devices such as flash memory, ferroelectric memory, MRAM (Magnetic Random Access Memory), and phase change memory are expected to meet the above requirements. is there.
  • MRAM memory-related nonvolatile memories
  • TMR tunnel magnetoresistive
  • TMR element tunnel magnetoresistive element
  • the structure is relatively complicated and disadvantageous in terms of manufacturing cost.
  • the challenge is to introduce ferromagnetic materials, which have many technical issues in the process. Above all, there is the problem that it is difficult to establish a manufacturing technology for TMR elements with small characteristic variations.
  • the memory cell of a flash memory is basically composed of one transistor, and its structure is simple, so that the cell size can be reduced.
  • highly integrated memory can be made relatively inexpensively by using the conventional DRAM process technology. Can be manufactured.
  • flash memory is attracting attention as a favorite memory for portable information terminals (portable devices).
  • higher speed and higher integration of semiconductor devices have been promoted, and as a result, researches on higher performance such as higher speed of devices, miniaturization or improvement of charge retention characteristics in flash memory have been actively conducted. Is being done.
  • the read operation of the data held in the specified memory cell is relatively short, about 100 ns (nanosecond) or less. Done fast in time.
  • the NOR flash memory accounts for more than half of the flash memory market for storing program codes for portable devices.
  • Hot electron injection has a high charge transfer speed but low charge injection efficiency (ratio of injection current to supply current).
  • Fowler-Nordhe im tunnel charge discharge has high charge injection efficiency but high charge transfer. In either case, the rewriting operation takes time because of the low speed.
  • writing requires a relatively long time of 1 s (microsecond), and erasing a few hundred ms (millisecond) to several s (second). For this reason, Large-capacity and low-cost memory are relatively easy to use, but their use is limited, and it is difficult to replace them with high-speed memory such as DRAM.
  • an oxide film which is a tunnel insulating film of a memory cell
  • a method of reducing the physical thickness of an oxide film can be considered.
  • a very strong electric field is applied to the tunnel oxide film during charging of the floating gate, which is inversely proportional to the film thickness.
  • the film is susceptible to dielectric breakdown (stress-induced leakage current).
  • the thickness of the tunnel oxide film must be increased to about 1 O nm in order to maintain the reliability of charge retention, and it is difficult to reduce the rewriting time.
  • the oxide film thickness and the dimensions of the entire device are similarly reduced, the miniaturization of the entire device is also prevented.
  • a nonvolatile semiconductor memory using this method includes a MONOS (Metal Ox i de itri de Oxide Semiconducer) There is memory.
  • Figure 3 shows an example of a conventional MONOS memory.
  • the MONOS memory has a structure in which a tunnel insulating film 2 and a SiN x film 5 are stacked on the tunnel insulating film 2 instead of a floating gate, and an interface state existing at the interface is provided.
  • 4 is a memory for holding the discretely distributed trap level 4 b in charge in a and S i N x film 5.
  • 1 is a p-type single crystal Si substrate
  • 4 is a charge holding region
  • 6 is a gate insulating film
  • 7 is a control gate
  • 9 is a source region
  • 10 is a drain region
  • 11 is a channel formation. Area.
  • the MONOS memory is superior to the floating gate type flash memory in terms of the number of times of rewriting, and the physical thickness of the tunnel insulating film can be made relatively thin. It is also advantageous in such respects.
  • the trap level depth of the SiN x film (the energy difference between the trap level and the bottom of the conduction band for electrons, and the energy difference between the trap level and the top of the valence band for holes)
  • the trapped charge can easily escape because the energy difference is not always sufficient, etc., and the absolute charge retention ability (the charge retention ability of the element in a normal state where no insulation breakdown has occurred) Has the disadvantage of being low.
  • FIG. 4 shows an example of a semiconductor memory element in which discrete ultrafine particles are formed from Si ultrafine particles, which is a typical element of this embodiment.
  • the same reference numerals as those in FIG. 3 indicate the same elements other than the charge holding region 4.
  • This type of memory is described in, for example, Japanese Patent Application Laid-Open No. H11-1866421. In this publication, as shown in FIG.
  • a large number of memory cells formed on the tunnel insulating film 2 by the CVD method are used.
  • a structure is described in which a floating gate 4 composed of a group of Si ultrafine particles is formed and its periphery is covered with a gate insulating film 6.
  • the Si ultrafine particles obtained at present have a size of about 5 to 10 nm and a distribution density (area density) in the plane of 1 to 2 ⁇ 10 12 / cm 2. Is not enough for the function of the memory.
  • the size of the floating gate must be reduced to about 1 nm in diameter in order for a single-electron memory to operate stably at room temperature, but the ultrafine particles currently available have the smallest particle size. It is only about 5 nm.
  • a high ultrafine particle formation density is required. The current area density of about 10 12 / cm 2 is not sufficient.
  • An object of the present invention is to solve the above problems to be solved in a conventional flash memory, that is, that a long time is required for a writing operation and an erasing operation in a short time and that a charge retention characteristic is deteriorated due to repetition of a rewriting operation.
  • An object of the present invention is to provide a nonvolatile semiconductor memory element having a structure that can be solved at the same time, and to provide a method for manufacturing the nonvolatile semiconductor memory element with good reproducibility. Disclosure of the invention
  • a source region and a drain region formed on a surface of a semiconductor substrate are provided.
  • a tunnel insulating film formed so as to connect the source region and the drain region, and in contact with a channel forming region sandwiched between the source region and the drain region; and a charge formed adjacent to the tunnel insulating film.
  • a non-volatile semiconductor memory device comprising: a holding layer; a gate insulating film formed adjacent to the charge holding layer; and a control gate formed adjacent to the gate insulating film.
  • the non-volatile semiconductor storage element contains one or more ultrafine particles of one or more single element substances or compounds having a particle diameter of 5 nm or less that function as a floating gate, or 10 per square centimeter of the charge holding layer. + 1 2-1 0 + 1 and dispersed independently min in four density to provide a nonvolatile semiconductor memory device characterized by comprising an insulating layer containing a plurality.
  • a non-volatile semiconductor memory element comprising a film and a control gate formed adjacent to the gate insulating film, wherein the charge retention layer promotes the movement of electrons from the channel formation region to the floating gate;
  • the charge retention layer 1 0 + 1 2-1 0 + 1 4 Density per square centimeter of the ultrafine particles composed of particle size 5 nm or more or less of one or a single element substance or of compounds the charge retaining layer and a nonvolatile semiconductor memory element comprising an insulating layer containing a plurality of insulating layers which are independently dispersed.
  • non-volatile material described above wherein the ultrafine particles constituting the charge retention layer are made of one or more single element substances or compounds selected from the group consisting of metals, oxides, carbides, nitrides, silicides, and borides
  • a semiconductor memory device Provided is a semiconductor memory device.
  • the insulating layer constituting the charge holding layer may be made of an oxide, a carbide, a nitride, or a boride.
  • the present invention provides the above nonvolatile semiconductor memory element comprising at least one compound selected from the group consisting of silicide and fluoride.
  • the present invention provides the nonvolatile semiconductor memory element, wherein the ultrafine particles constituting the charge holding layer are two-dimensionally or three-dimensionally dispersed in the insulating layer.
  • the charge holding layer includes the ultrafine particles and the insulating layer.
  • a method for manufacturing a nonvolatile semiconductor memory element wherein each constituent material is formed in a self-organizing manner using a physical vapor deposition method.
  • the present invention provides the above-mentioned method for manufacturing a nonvolatile semiconductor memory element, wherein the physical vapor deposition method is a sputtering method.
  • FIG. 1 is a schematic sectional view showing an example of the nonvolatile semiconductor memory element of the present invention.
  • FIG. 2 is a schematic sectional view showing another example of the nonvolatile semiconductor memory element of the present invention.
  • FIG. 3 is a schematic sectional view showing an example of a conventional MONOS memory.
  • FIG. 4 is a schematic cross-sectional view showing an example of a conventional semiconductor memory device including discrete Si ultrafine particles.
  • the charge holding layer contains one or more ultrafine particles of one or more single element substances or compounds having a particle diameter of 5 nm or less that function as a floating gate per nonvolatile semiconductor memory element, or the charge holding layer contains containing independently dispersed in square centimeters per 0 + 1 2-1 0 + 1 4 density.
  • a storage element per nonvolatile semiconductor storage element that is, a storage element containing one ultrafine particle per memory cell can be a single-electron device.
  • single-electron memory In which one of the single-electron devices is responsible for storing electrons, one electron is put into a floating gate, which contains electrons, or one electron is emitted from the floating gate.
  • a floating gate In single-electron memories, it is important that the number of electrons that move is as small as one, which ultimately minimizes the power consumption required for data rewriting operations. The stress on the data is minimized, and the number of possible data rewrites is dramatically increased.
  • the use of the Coulomb blockade effect is being considered to prevent the carrier from randomly entering the floating gate due to the thermal energy of the carrier.
  • the capacitance formed between the channel forming region or the source region and the floating gate must be sufficiently small, that is, the size of the floating gate must be reduced. Specifically, it is necessary to reduce the particle size to about 1 nm for thermal energy at room temperature.
  • control gate formation region is expected to be very small, on the order of about 1 Onm X 10 nm or less.
  • One method of reliably forming one floating gate in this size region is to form ultrafine particles one by one spontaneously or artificially in the formation region of each control gate of the integrated storage element. It is possible to remove the unnecessary ultrafine particles after forming at an unspecified position. At present, the more practical technology is the latter technology.However, as a result of being scattered at unspecified positions, ultrafine particles are surely arranged in the area with an area of 10 nm square or less as described above. In order to In both cases, a formed surface density of 10 12 / cm 2 or more is required.
  • FIG. 1 shows a schematic sectional view of an example of the nonvolatile semiconductor memory element of the present invention.
  • 1 is a p-type single crystal Si substrate
  • 2 is a tunnel insulating film
  • 3 is a charge retention layer
  • ultrafine particles 3a which are ultrafine particles, are included in a state dispersed in the insulating layer 3b.
  • 6 is a gate insulating film
  • 7 is a control gate.
  • Reference numeral 9 denotes a source region
  • 10 denotes a drain region
  • 11 denotes an approximate region where a channel is formed, that is, a channel formation region.
  • the type single crystal Si substrate 1 may use an S ⁇ I (Silic on On Insulator) substrate having a buried oxide film, especially when it is intended to improve operating speed and reduce power consumption. Can be suitably used.
  • the tunnel insulating film 2 is an oxide film having relatively good interface bonding with the p-type single-crystal Si substrate 1 or a material having a high dielectric constant because the controllability of the electric field distribution of the channel forming region 11 by the control gate voltage is improved. , for example, S i O x N y (0 ⁇ x ⁇ 2, 0 ⁇ y ⁇ 4 / 3) based material, such as is for suitably used.
  • the thickness of the tunnel insulating film is preferably as thin as possible, preferably 8 nm or less, and more preferably 5 nm or less for high speed.
  • the ultrafine particles 3 a constituting the charge retaining layer 3 are dispersed in large numbers to minimize the loss of accumulated charge due to the dielectric breakdown of the tunnel insulating film 2, and to a certain degree so that the ultrafine particles can be electrically insulated from each other. Preferably, an interval is provided.
  • the charge holding layer of the ultrafine particles is It is preferable that the areal density is high, and it is 10 12 to 10 14 / cm 2 . The value of this area density is the same as that of the single-electron memory element described above. The value here is the number of ultrafine particles per single electron memory element.
  • the ultrafine particles have a particle diameter of 5 nm or less.
  • the material of the ultrafine particles has a high electron affinity (when the material of the ultrafine particles is a semiconductor or an insulator) or a large work function (when the material of the ultrafine particles is a good conductor such as a metal), and the material of the insulating layer 3b. It is preferable to select a material having a small electron affinity. At the same time, it is preferable to apply a high melting point material having resistance to high-temperature treatment in the semiconductor manufacturing process to the ultrafine particles and the insulating layer 3b. Specific material names suitable for the ultrafine particles and the insulating layer will be described later.
  • the physical thickness of the insulating film 6 is preferably reduced to improve the controllability of the electric field distribution of the channel forming region 11 by the control gate voltage and to increase the speed of the discharging operation at the time of data erasing. It is preferable to select a substance having a high dielectric constant. Specifically, the thickness of 1 0 nm or less, other S i 0 2 as material, the S i O x N y based material or the like suitably laminated film of S I_ ⁇ 2 and S i O x, FIG. 2 shows a schematic sectional view of another example of the nonvolatile semiconductor memory element of the present invention which can be used. In FIG.
  • an SOI substrate is used for a substrate 1 for forming a memory element, and the substrate 1 has three layers, a P-type single crystal Si substrate 1a, a buried oxide film 1b, and a p-type SOI layer 1c. It is composed of Reference numeral 2 denotes a tunnel insulating film, and reference numeral 3 denotes a charge retaining layer. The ultrafine particles 3a are contained in a state dispersed in the insulating layer 3b. 4 is a floating gate, 6 is a gate insulating film, 7 is a control gate, and 8 is a side wall. 9 is a source region, 10 is a drain region, 9a and 10a are shallow junction regions, and 9b and 10b are contact regions in each region. Reference numeral 11 denotes an approximate region where a channel is formed, that is, a channel forming region.
  • the tunnel insulating film 2 is an oxide film having good interface bonding with the p-type SOI layer 1c, or a material having a high dielectric constant for the purpose of enhancing the controllability of the electric field distribution in the channel formation region 11 by the control gate voltage, for example, as described above. such as S i O x N y based materials can be used. Also write In order to perform the erase operation at a high speed, the thickness of the tunnel insulating film 2 is preferably made as small as possible, and is preferably 3 nm or less in consideration of the presence of the charge retaining layer 3 described later.
  • the charge retention layer 3 has a function of promoting the movement of electrons from the channel formation region 11 to the floating gate 4 and suppressing the movement of electrons from the floating gate 4 to the channel formation region 11. Hereinafter, this will be described in detail.
  • the charge holding layer 3 is a layer arranged for the purpose of suppressing the charge accumulated in the floating gate 4 located next to the substrate from helicopting on the substrate side. At the time of charge accumulation, the charges are dispersed and accumulated not only in the floating gate 4 but also in the ultra-fine particles 3 a in the charge holding layer 3. As a result, the charge accumulated in the floating gate 4 to the substrate side is suppressed because of the Coulomb opening effect.
  • This charge retaining layer 3 is also effective in increasing the writing speed.
  • a high voltage is applied between the channel formation region 11 and the control gate 7, and electrons are injected from the channel formation region 11 into the floating gate 4 by an electric field generated by this voltage. If the ultrafine particles 3a exist between the channel forming region 11 and the floating gate 4, electrons are injected into the floating gate 4 through the ultrafine particles 3a, so that the injection probability increases and the writing speed increases. .
  • the charge holding power of the ultrafine particles in the charge holding layer is preferably high. Dispersing a large number of the ultrafine particles enhances the charge holding power of the entire charge holding layer, and the fact is that the floating gate 4 This is preferable because the charge leakage is suppressed.
  • the ultrafine particles in order to improve the charge holding power of the ultrafine particles, it is also effective to improve the charge retention characteristics by forming the ultrafine particles into two or more stages, ie, a three-dimensional multi-layer structure.
  • the size of each of the ultrafine particles is small in order to produce a sufficient Coulomb opening effect on the accumulated charge of the floating gate. arbitrary preferred to as high as the 1 0 1 sl O 1 4 Z cm 2.
  • the material of the ultra-fine particles must have a high electron affinity or work function, and the material of the insulating layer must have a low electron affinity. It is preferable to select a material for the reason of increasing the charge holding power. At the same time, it is preferable to apply a high melting point material having resistance to high-temperature treatment in the semiconductor manufacturing process to the ultrafine particles and the insulating layer. Specific material names suitable for the ultrafine particles and the insulating layer will be described later.
  • the gate insulating film 6 is made of a material having a high dielectric constant, such as Si, to improve the controllability of the electric field distribution in the channel formation region 11 by the control gate voltage and to speed up the operation at the time of writing or erasing.
  • ⁇ x N y based material, or the like product layer film of oxide film and the S i N x film can be suitably used.
  • the thickness of the gate insulating film 6 is preferably as small as possible, and is preferably 1 O nm or less.
  • the charge retention layer is formed using a physical vapor deposition method.
  • a physical vapor deposition method in addition to physical vapor deposition, for example, chemical vapor deposition (chemical vapor deposition, also known as CVD) is well known.
  • CVD chemical vapor deposition
  • the CVD method requires a higher gas phase pressure during film formation compared to the physical film formation method, and the collision frequency of reactive atomic species and molecular species in the gas phase is higher, and the gas phase and substrate surface temperatures are higher. For such reasons, a single-phase film with no phase separation or a film with high crystallinity, that is, an equilibrium phase film, is likely to be formed.
  • the chemical vapor deposition method is not suitable.
  • the charge retention layer is formed in a single process using physical vapor deposition.
  • the physical vapor deposition method include a sputtering method, a thermal vapor deposition method, an electron beam vapor deposition method, a laser ablation method, and a molecular beam epitaxy method.
  • the sputtering method is particularly preferable because it has a wide selection of film forming materials, is easy to obtain a dense film, and is capable of obtaining a film having high adhesion to a base, and is excellent in mass productivity.
  • the spattering method is preferable because an appropriate substrate temperature or the like can be obtained for the self-organization in the present invention. For example, a suitable substrate temperature that is neither low nor high Therefore, self-assembly can be promoted by causing appropriate migration of the film-forming seed particles on the substrate surface.
  • an apparatus using an inductively coupled plasma or an electromagnetic wave coupled plasma, or an apparatus using an opposed target type apparatus is more preferable because the damage to the underlying tunnel oxide film is small.
  • a method for forming a target using a material forming a dispersed phase which is a phase of ultrafine particles and a material forming a matrix phase which is a phase of an insulating layer is as follows.
  • a material obtained by sintering material powders of both phases, or a material obtained by embedding an appropriate number of chip pieces of the material of the other phase in a single-phase target of the material of one phase so as to be exposed on the surface. can be used.
  • a chip piece of the material of the other phase is appropriately placed on a single phase of the material of one phase. It can be used as a target with only a few powers or with a mixed powder of both phases spread on a glass Petri dish.
  • the use of powder powder is not preferable for making semiconductor chips because the powder may be scattered in the film formation environment and adversely affect other semiconductor manufacturing processes.
  • the combination of the material of the dispersed phase and the matrix phase is such that the material of the dispersed phase and the material of the matrix phase undergo phase separation during film formation, and the work function or Any combination may be used as long as the electron affinity is larger than the electron affinity of the matrix phase.
  • the self-assembly in the present invention means that the atoms constituting the ultrafine particles and the atoms constituting the insulating layer are spontaneously separated from each other by a thermodynamic interaction or the like, and as a result, the This means that nanoscale ultrafine particles are organized. This phenomenon depends on the combination and existence ratio of the constituent materials of the ultrafine particles and the insulating layer, and the film forming conditions such as the film forming pressure and the substrate temperature.
  • the action of self-organization can be utilized relatively easily, and A retaining layer can be formed.
  • thermodynamic conditions it is possible to obtain thermodynamic conditions in a region suitable for the development of self-organization in the present invention.
  • the material of the dispersed phase can be selected from metals, semiconductors and insulators.For the purpose of improving charge retention characteristics, a substance with a work function or an electron affinity that is as large as possible, and stable in heat treatment in semiconductor processes It is more preferable to select a high melting point substance for the purpose of the above.
  • Ultrafine metal particles include Al, Ti, Zn, Ga, Zr, Nb, Mo, Re, Ru, In, Sn, La, Ta, Pt, W, Pb, Ag, Au, Pd, etc.
  • a 3d transition metal element such as V, Cr, Mn, Ni, Fe, Co, and Cu, and Z or an alloy containing the same as a main component can be preferably used.
  • the ultrafine particles of elemental semiconductor are preferably at least one of S, Ge, Se and Te.
  • at least one of Si, Ge, Se, and Te contains at least one of P, As, Sb, B, A, Ga, In, and Cu as an impurity. It may be something.
  • Ultrafine particles of a compound semiconductor or insulator include InAs, InGaAs, InGaNAs, InAlAs, InAsP, InGaAsP, InSb, InGaSb, InAlSb, InGaAsSb, S i C, Cu 2 0, Zn_ ⁇ , CdO, BaO, PbO, n i O, I n 2 ⁇ 3, Sb 2 0 3, Sn_ ⁇ 2, Ag 2 ⁇ , A G_ ⁇ , Ru0 2, V 3 Ga, Nb 3 Sn, Nb 3 Al, Nb 3 Ga, Nb 3 Ge, NbT i, NbMo 6 S 8 , ZnS, CdS, HgS, PbS, Sb 2 S 3 , Bia S 3 , ZnS e, CdS e, HgS e, SnS e, PbS e, I n 2 S e 3, S b 2 S e 3, B i S e 3,
  • I n 2 0 3 Among these groups of substances, Sb 2 ⁇ 3, S n0 2, ZnO, G At least one compound of a As may contain at least one element of Sn, Sb, Ga, Al, and In as an impurity.
  • Examples of the material of the insulating layer of the charge retention layer is silica, alumina, titania, beam lights, cordierite, spinel, Zeoraito, oxides such as forsterite, and carbides such as boron carbide (B 4 C),
  • Examples include at least one compound selected from nitrides such as silicon nitride / boron nitride and aluminum nitride, and fluorides such as magnesium fluoride and aluminum fluoride. At this time, it is more preferable to select a substance having as small an electron affinity as possible for the purpose of improving the charge retention property and a high melting point substance for the purpose of stabilizing by heat treatment in a semiconductor process.
  • the average particle diameter of the dispersed phase growing in the matrix phase changes by controlling the composition and film formation conditions.
  • the charge of the nonvolatile semiconductor memory element of the present invention in which a material having a large work function or electron affinity is made into ultrafine particles having a particle diameter of 5 nm or less and a thin film in which the ultrafine particles are dispersed at a high density in an insulating layer is used.
  • the holding layer can hold many electric charges independently dispersed. Due to this independent dispersion retention, only a small part of the total charge held by the charge retention layer leaks even if the dielectric breakdown of the tunnel insulating film occurs, and it is sufficient to read data even after the dielectric breakdown occurs. The amount of shift of the threshold voltage can be secured. Also, by maintaining the independent dispersion, the tunnel insulating film can be made thinner, the size of the storage element can be reduced, and the driving voltage can be reduced.
  • materials having various compositions can be selected as a dispersed phase and a matrix phase, and can be easily incorporated into a conventional semiconductor manufacturing process as a film forming process. Therefore, a high-performance nonvolatile semiconductor memory element with good reproducibility can be supplied without largely changing the conventional process.
  • a tunnel insulating film 2 was formed on a p-type single crystal Si substrate 1. This tunnel insulating film 2 is obtained by thermally oxidizing a semiconductor substrate at 800 and has a thickness of 3 nm.
  • the charge retention layer 3 composed of the insulating layer 3b containing the ultrafine particles 3a for charge retention was formed to a thickness of 7 nm by a capacitive coupling magnetron sputtering method in the following manner.
  • Metal C o as ultrafine particles were selected S i 0 2 as an insulating layer.
  • a composite target was used in which a 5-mm square SiO 2 glass chip was placed on a 6-inch (15.24 cm) diameter metal Co target. The amount of SiO 2 glass chips was adjusted so that 70% of the surface area of the surface exposed to the plasma of the target was occupied.
  • a phosphorus-containing polysilicon layer as a control gate 7 was formed by a CVD method.
  • a photoresist layer was used as a mask, and the unmasked polysilicon control gate 7, gate insulating film 6, charge retaining layer 3, and tunnel insulating film 2 were removed by dry etching to form a gate structure.
  • a source region 9 and a drain region 10 were formed by ion implantation of arsenic (or phosphorus) and annealing.
  • a MOS diode having a stacked structure of the tunnel oxide film 2, the charge retention layer 3, and the gate oxide film 6 described above was fabricated and its capacitance-voltage characteristics were measured. 2.2 V hysteresis due to injection of electrons into Co dots A phenomenon has occurred.
  • the nonvolatile semiconductor memory element of this example will be described with reference to FIG.
  • the SOI substrate consisting of the p-type single crystal Si substrate 1a, the buried oxide film 1b and the p-type SOI layer 1c is separated by the mesa separation method to form an element on the surface of the p-type SOI layer 1c.
  • An oxide film serving as the tunnel insulating film 2 was formed to a thickness of 1.5 nm by the thermal oxidation treatment.
  • a charge retention layer 3 composed of an insulating layer 3b three-dimensionally containing ultrafine particles 3a was formed to a thickness of 10 nm by a sputtering method in the following manner.
  • a sputtering method To form a thin film consisting of two phases of P t and S i 0 2.
  • the gate insulating film 6 was formed.
  • the control gate 7, gate insulating film 6, floating gate 4, charge retention layer 3, and tunnel insulating film 2 are partially removed by dry etching. As a result, a gate structure was formed.
  • phosphorus (a may be arsenic) to form a shallow ion implantation to a shallow junction regions 9 a and 1 0 a low-energy, by forming the S I_ ⁇ 2 film by a C VD method above the gate structure That is, the entirety of the tunnel insulating film 2, the charge retention layer 3, the floating gate 4, the gate insulating film 6, and the control gate 7 was once covered.
  • the S I_ ⁇ to form side The Wall 8 by partially etched (etched back) by 2 film Delahaye Tsuchingu method.
  • phosphorus (which may be arsenic) was ion-implanted a little deeply with high energy to form contact regions 9b and 10b, and annealed to form a source region 9 and a drain region 10.
  • the nonvolatile semiconductor memory element according to the present invention can reduce the time required for writing and erasing data overnight, can greatly increase the number of times of rewriting at the same time, and can reduce the power consumption compared to conventional memory elements of the same type. Can work.
  • a novel magnetic device or optical device can be manufactured by a quantum effect. Also, since the sputtering method is used, it can be easily incorporated into a conventional semiconductor process. In addition, artificial lattices can be formed by alternately laminating various types of materials.

Abstract

データの書込みや消去時間を短縮でき、同時に書き換え回数を大幅に増加させることができ、また低い消費電力で動作させることができる不揮発性半導体記憶素子を得る。　トンネル絶縁膜２に隣接して形成され電荷保持層３が、浮遊ゲートとして機能する粒子径５ｎｍ以下の一種以上の単元素物質または化合物からなる、超微粒子３ａを電荷保持層３の平方センチメートル当たり１０１２～１０１４個の面密度で独立分散して含有する、電気絶縁性の絶縁層３ｂから成る不揮発性半導体記憶素子とする。

Description

明 細 書
不揮発性半導体記憶素子および製造方法 技術分野
本発明は、 不揮発性半導体記憶素子および製造法に関し、 詳しくは、 一種以上 の単元素物質または化合物からなる超微粒子が絶縁層中に高密度に分散された構 造を有し、 かつ優れた保持特性の電荷保持層を有する不揮発性半導体記憶素子と その素子の安価で再現性の良い製造方法に関する。 技術背景
従来、 大容量のデータを記憶し書き換えできる記録媒体として、 DRAM、 S RAMなどの半導体を用いた記憶素子、 またはハードディスク、 光磁気ディスク 、 光ディスクなどの回転ディスク型記録媒体があり、 これらを用いたシステムが 開発 '使用されてきた。 このうち、 データの書き込み、 読み出し速度が速く高集 積化が容易などの特徴を有する D R A Mは、 パソコンなどの一時記憶素子として 広く用いられてきた。 しかし、 メモリにとって致命的である揮発性 （外部電源供 給を停止すると保持していた記録が消滅する性質） のため、 パソコンの起動に時 間を要する、 または突然の電源供給停止やデータの保存忘れなどにより作成した データが消滅するなどの不具合が生じていた。
一方、 ハードディスクシステムなどではデ一夕の揮発性はないが、 書き込み、 読み出し速度が遅くまた消費電力が比較的大きい欠点がある。 以上のことより、 書き込み、 読み出し速度が速いなど使い勝手がよく、 また消費電力が低く、 そし て不揮発性であるなどの特性を有するメモリの出現が待たれている。
上記の要求特性を満たすメモリとして、 フラッシュメモリ、 強誘電体メモリ、 MR AM (Magne t i c Random Ac c e s s Memo ry) 、 相変化メモリなどの不揮発性半導体型記憶素子が期待されており、 現在開発段階 にある。
これらの不揮発性メモリにはそれぞれ一長一短がある。 例えば MRAMは書き 込み速度が速いことや書き換え可能回数が多いなど優れた点が多く、 D R AMの 置き換えメモリとして最有力候補の一つと言われている。 しかし、 メモリセルが トランジスタと TMR (Tunn e l Magn e t o Re s i s t i v e) 素子 （トンネル磁気抵抗素子） とで構成されているため、 構造が比較的複雑であ り製造コス卜の面で不利であること、 プロセス上の技術的課題が多い強磁性材料 を導入しなければならないことが課題として挙げられている。 そして、 なにより も特性バラ付きの小さい TMR素子の製造技術の確立が困難という問題がある。 一方、 フラッシュメモリのメモリセルは基本的にトランジスタ 1つで構成され ており構造が単純であるためにセルサイズを小さくでき、 また従来の D R A Mプ ロセス技術を用いて高集積メモリを比較的安価に製造できる。 このような理由か ら、 フラッシュメモリが携帯型情報端末 （携帯機器） 用メモリの本命として注目 を集めている。 近年、 半導体素子の高速化、 高集積化が推進されており、 これに 伴いフラッシュメモリにおいても素子の高速化、 微細化または電荷保持特性の向 上など、 高性能化のための研究が盛んに行なわれている。
現在の主流である浮遊ゲート型フラッシュメモリにおいて、 NOR型フラッシ ュメモリを例に挙げると、 これは指定されたメモリセルの保持データの読み出し 動作が 100 n s (ナノ秒） 程度またはそれ以下の比較的短い時間で高速に行わ れる。 なおこの NOR型フラッシュメモリは、 携帯機器のプログラムコード格納 用などとしてフラッシュメモリ市場の半分以上を占めている。
一方、 データの書き込みはチャネルから浮遊ゲートへのホッ卜エレクトロン注 入により、 またデータの消去は浮遊ゲートからチャネル形成領域またはソースへ の Fowl e r— No r dh e i mトンネル電流による電荷放出によって行われ る。 ホットエレクトロン注入は、 電荷移動速度は速いが電荷注入効率 （供給電流 に対する注入電流の割合） が低く、 また Fowl e r— No r dhe imトンネ ル電流による電荷放出は、 電荷注入効率は高いが電荷移動速度が遅いためにいず れも書き換え動作に時間を要する。
具体的には書き込みには 1 s (マイクロ秒） 台、 消去にいたっては数百 ms (ミリ秒） から数 s (秒） 台の比較的長い時間が必要となる。 このため、 フラッ シュメモリの大容量化 ·低コスト化が比較的容易であるにもかかわらずその用途 が限定され、 DRAMなど高速メモリへの置換えは難しい状況にある。
この欠点を克服するべく書き換え時間の短縮化を図るため、 例えばメモリセル のトンネル絶縁膜である酸化膜の物理的厚さを薄くする方法も考えられる。 しか し薄くすると、 浮遊ゲート帯電時にはトンネル酸化膜にその膜厚に反比例した非 常に強い電界がかかるため、 書き換え動作の繰返しにより酸化膜を電荷が何度も 通過することによるストレスが発生し、 酸化膜が絶縁破壊 （ストレス誘起リーク 電流） を起こしやすくなる。
トンネル酸化膜のどこか 1ケ所でも絶縁破壊が生じると、 浮遊ゲ一卜に保持さ れている電荷の大部分がリークし、 以後そのメモリセルはデータ保持能力を失い 、 このことがフラッシュメモリの書き換え回数の増加を難しくしている。 従って 、 現状では電荷保持の信頼性を保っためにトンネル酸化膜の厚さを約 1 O nmと 厚くせざるを得ず、 書き換え時間の短縮化が困難な状況にある。 また酸化膜厚と 素子全体の寸法は相似的に縮小するという特性があるため、 素子全体の微細化を も妨げている。
高速動作を維持しながら絶縁破壊による電荷保持能力の低下を防ぐ手段として 、 電荷を空間的に離散させて保持する方法があり、 この方法を用いた不揮発性半 導体メモリに MONO S (Me t a l Ox i de i t r i de Ox i d e S emi c onduc t o r) メモリがある。 図 3に従来の MONO Sメモ リの例を示す。 この MONO Sメモリは、 図 3に示すようにトンネル絶縁膜 2と 、 その上に浮遊ゲートの代わりに S i Nx膜 5が積層された構造となっており、 その界面に存在する界面準位 4 aおよび S i Nx膜 5中に離散的に分布するトラ ップ準位 4 bに電荷を保持させるメモリである。 なお図 3において、 1は p型単 結晶 S i基板、 4は電荷保持領域、 6はゲート絶縁膜、 7は制御ゲート、 9はソ ース領域、 10はドレイン領域、 および 1 1はチャネル形成領域である。
電荷を保持する界面準位 4 aおよびトラップ 4bが空間的に離散して分布する ため、 前述のトンネル絶縁膜のどこか 1ケ所で絶縁破壊が生じたとしてもそれに よる電荷リークは局所的にしか生じず、 絶縁破壊の発生の前後においてメモリセ ルの電荷保持能力は大きくは変化しない。
このような理由から、 MO N O Sメモリは浮遊ゲート型フラッシュメモリに対 して書き換え回数の点で優れており、 またトンネル絶縁膜の物理的厚さも比較的 薄くすることができることからメモリセルの微細化などの点でも有利とされてい る。 しかし、 S i Nx膜の卜ラップ準位の深さ （電子に対しては卜ラップ準位と 伝導帯下端とのエネルギー差、 正孔に対してはトラップ準位と価電子帯上端との エネルギー差） が必ずしも充分ではないなどの理由により、 一旦卜ラップされた 電荷が逃げやすく絶対的な電荷保持能力 （絶縁破壊が全く生じていない、 正規な 状態の素子が有する電荷保持能力のこと） は低いという欠点がある。
一方、 MO N O Sメモリと同様に電荷を離散的に保持させることで酸化膜の絶 縁破壊に対処し、 さらに MO NO Sメモリよりも絶対的な電荷保持能力を高める 方法として、 浮遊ゲートを超微粒子としその超微粒子をゲート絶縁膜中に多数分 散させる形態が考えられている。 図 4にこの形態の代表的な素子である、 離散超 微粒子が S i超微粒子から形成された半導体記憶素子の例を示す。 なお図 4にお いて電荷保持領域 4以外、 図 3中の要素と同じ符号は同じ要素を示す。 この形態 のメモリについては例えば特開平 1 1一 1 8 6 4 2 1号に記載されており、 この 公報では図 4に示すようにトンネル絶縁膜 2の上に、 C VD法により形成された 多数の S i超微粒子群で構成される浮遊ゲート 4を形成し、 その周囲をゲート絶 縁膜 6で覆う構造が記載されている。
しかし、 現在得られている S i超微粒子は大きさが 5〜1 0 n m程度、 面内の 分布密度 （面密度） 数は 1〜2 X 1 0 1 2 / c m2 であり、 これらの値はメモリ の機能上充分ではない。
電荷保持部分として機能する超微粒子の数の面密度が低い場合、 保持される電 荷量の面密度も低くなるためフラッシュメモリのメモリウィンドウ （MO Sトラ ンジス夕におけるしきい値電圧のシフト幅） が狭くなる。 また同時に、 各半導体 記憶素子間に電荷量の面密度のバラ付きも相対的に大きくなりやすく、 これはメ モリウィンドウの大きさのバラ付きに悪影響を与える。 これらはいずれもデ一夕 の読み出し動作に不安定性を与える。 したがって、 超微粒子の互いの間隔を確保し離散状態を維持した上で面密度を 高めることが必要である。 しかし、 前記の特開平 1 1一 1 8 6 4 2 1号に記載さ れている C VD法による形成では、 超微粒子の面密度をあげるため製造条件を変 更すると隣り合う超微粒子が合体成長しやすく離散状態が維持できないことから 、 充分な面密度の超微粒子を形成できていない。
さらに、 最近では超高速かつ極低消費電力メモリである単電子メモリの研究が 盛んである。 この単電子メモリを実現させる条件の一つとして、 室温下において クーロンブ口ッケ一ド （蓄積電子の静電ポテンシャル場により、 その周囲の電子 の接近を抑制するエネルギー障壁;^発生し、 さらにはこのエネルギー障壁の高さ が電子の熱エネルギーを上回ることにより、 電子が統計熱力学的にそのエネルギ 一障壁を超えて移動しないようにすること） 効果を発現させる必要があり、 その ためには浮遊ゲ一卜 4のサイズを小さくすることが不可欠とされている。
単電子メモリが室温にて安定に動作するためには浮遊ゲートの大きさを直径 1 n m程度まで小さくしなければならないと言われているが、 現状得られている超 微粒子の粒子径は最も小さいもので 5 n m程度に留まっている。 また、 非常に微 細化された単電子メモリのゲート領域内に超微粒子が高い確率で 1個以上形成さ れることが必要であるために、 超微粒子形成密度が高いことが要求されるが、 現 状の 1 0 1 2 / c m2程度の面密度では不十分である。 さらにその面密度を達成 するためには非常に特殊な前処理を必要としているため作製プロセスを複雑にす る点でも問題がある。
本発明の目的は、 従来のフラッシュメモリにおいて解決すべき前記課題、 すな わちデ一夕の書き込み動作や消去動作に時間を要することおよび書き換え動作の 繰返しによる電荷保持特性が劣化すること、 を同時に解決する構造を有する不揮 発性半導体記憶素子を提供することであり、 さらに前記不揮発性半導体記憶素子 を再現性良く製造する方法を提供することである。 発明の開示
本発明は、 半導体基板表面に形成されたソース領域およびドレイン領域と、 前 記ソース領域および前記ドレイン領域を繋ぐように、 かつ前記ソース領域および 前記ドレイン領域に挟まれたチャネル形成領域に接して形成されたトンネル絶縁 膜と、 前記トンネル絶縁膜に隣接して形成された電荷保持層と、 前記電荷保持層 に隣接して形成されゲ一ト絶縁膜と、 前記ゲート絶縁膜に隣接して形成された制 御ゲートとを備える不揮発性半導体記憶素子において、 前記電荷保持層が、 浮遊 ゲー卜として機能する粒子径 5 n m以下の一種以上の単元素物質または化合物か らなる超微粒子を、 不揮発性半導体記憶素子当たり 1個含有するかまたは前記電 荷保持層の平方センチメートル当たり 1 0 + 1 2〜1 0 + 1 4個の密度で独立分 散して複数個含有する絶縁層から成ることを特徴とする不揮発性半導体記憶素子 を提供する。
また、 半導体基板表面に形成されたソース領域およびドレイン領域と、 前記ソ ース領域および前記ドレイン領域を繋げるように、 かつ前記ソース領域および前 記ドレイン領域に挟まれたチャネル形成領域に接して形成されたトンネル絶縁膜 と、 前記トンネル絶縁膜に隣接して形成された電荷保持層と、 前記電荷保持層に 隣接して形成され浮遊ゲートと、 前記浮遊ゲートに隣接して形成されたゲート絶 縁膜と、 前記ゲート絶縁膜に隣接して形成された制御ゲートを備える不揮発性半 導体記憶素子において、 前記電荷保持層は前記チャネル形成領域から前記浮遊ゲ 一卜へ向かう電子の移動を促進しかつ前記浮遊ゲー卜から前記チャネル形成領域 へ向かう電子の移動を抑制する機能を有することを特徴とする不揮発性半導体記 憶素子を提供する。
また、 前記電荷保持層が、 粒子径 5 n m以下の一種以上の単元素物質または化 合物からなる超微粒子を前記電荷保持層の平方センチメートルあたり 1 0 + 1 2 〜1 0 + 1 4個の密度で独立分散して複数個含有する絶縁層から成る上記の不揮 発性半導体記憶素子を提供する。
また、 前記電荷保持層を構成する超微粒子が、 金属、 酸化物、 炭化物、 窒化物 、 珪化物および硼化物からなる群から選ばれる 1種以上の単元素物質または化合 物からなる上記の不揮発性半導体記憶素子を提供する。
また、 前記電荷保持層を構成する絶縁層が、 酸化物、 炭化物、 窒化物、 硼化物 、 珪化物およびフッ化物からなる群から選ばれる 1種以上の化合物からなる上記 の不揮発性半導体記憶素子を提供する。
また、 前記電荷保持層を構成する前記超微粒子が前記絶縁層内において 2次元 的または 3次元的に分散している上記の不揮発性半導体記憶素子を提供する。 また、 上記の、 絶縁層中に超微粒子が 2次元的または 3次元的に分散された電 荷保持層を有する不揮発性半導体記憶素子の製造方法において、 前記電荷保持層 は超微粒子および絶縁層を構成するそれぞれの材料を物理的蒸着法を用いて自己 組織的に形成することを特徴とする不揮発性半導体記憶素子の製造方法を提供す る。
さらに、 前記物理的蒸着法はスパッタリング法である上記の不揮発性半導体記 憶素子の製造方法を提供する。 図面の簡単な説明
図 1は、 本発明の不揮発性半導体記憶素子の一例を示す断面概略図である。 図 2は、 本発明の不揮発性半導体記憶素子の他の例を示す断面概略図である。 図 3は、 従来の MO N O Sメモリの例を示す断面概略図である。
図 4は、 従来の離散 S i超微粒子を含む半導体記憶素子の例を示す断面概略図 である。
発明を実施するための最良の形態
本発明において、 電荷保持層が、 浮遊ゲートとして機能する粒子径 5 n m以下 の一種以上の単元素物質または化合物からなる超微粒子を、 不揮発性半導体記憶 素子当たり 1個含有するかまたは電荷保持層の平方センチメートル当たり 1 0 + 1 2 〜1 0 + 1 4個の密度で独立分散して含有する。
不揮発性半導体記憶素子当たり、 すなわち 1メモリセル当たり超微粒子を 1個 含有する記憶素子は、 単電子デバィスとすることができる。
単電子デバイスのうち電子 1つに記憶を担わせる単電子メモリでは、 電子の入 れものである浮遊ゲートに 1つの電子を入れ、 または浮遊ゲートから 1つの電子 を放出する。 単電子メモリにおいて、 移動する電子の数が 1つと究極的に少ないことが重要 であり、 このことによってデータの書換え動作に要する消費電力を極限まで低減 でき、 また電子の移動に伴ってトンネル絶縁膜に与えられるストレスも最小限に 抑えられ、 可能なデータの書換え回数が飛躍的に向上する。
単電子メモリの実用化のためにはいくつかの要素技術を確立しなければならな いが、 その一つに粒子径 （直径） 1 n m程度の超微粒子を形成する技術が挙げら れる。 この要素技術は、 単電子メモリの動作特性の安定化のために必要不可欠で あり、 その理由を以下に説明する。 単電子メモリの動作特性の安定化のためには 電子、 正孔などキャリアの運動が、 外部からの制御された電圧のみによって支配 されなければならず、 キャリアの運動の無秩序化を引き起こす熱揺らぎの影響は 極力抑制されなければならない。
キヤリァがもつ熱エネルギーによって無秩序に浮遊ゲー卜へキヤリァが侵入す ることを阻止するため、 現在クーロンブロッケード効果を利用することが検討さ れている。 しかし、 クーロンブロッケード効果を発現させるためには、 チャネル 形成領域またはソース領域と、 浮遊ゲートとの間で形成される電気容量を充分小 さく、 すなわち浮遊ゲートの大きさを小さくしなければならない。 具体的には、 室温における熱エネルギーに対しては粒子径を 1 n m程度まで小さくする必要が あるとされている。
また、 単電子メモリ素子の製造に関する要素技術として、 電荷の収納箱として の浮遊ゲートを一つ確実に制御ゲー卜の直下に形成する技術がある。 しかし単電 子メモリにおいては制御ゲートの形成領域サイズは非常に小さくなり、 約 1 O n m X 1 0 n m程度、 またはそれ以下になると予想されている。
この大きさの領域内に一つの浮遊ゲートを確実に形成する方法としては、 集積 された記憶素子の各制御ゲートの形成領域内に超微粒子が一つずつ自発的または 人為的に整列して形成させるか、 または不特定の位置に形成した後に不要な超微 粒子を除去する方法のいずれかが考えられる。 現状においてより実用な技術は後 者の技術であるが、 不特定の位置にばら撒かれた結果、 前述のような 1 0 n m四 方またはそれ以下の面積の領域に確実に超微粒子が配置されるためには、 少なく とも 101 2 /cm2 以上の形成面密度が必要である。
さらに配置分布の局所的なバラ付きを考慮すれば好ましくは 101 3 〜101 4 Zcm2程度の面密度で超微粒子が形成される必要がある。 このことから、 単 電子メモリ素子の製造技術としても超微粒子を非常に高い密度で、 具体的には例 えば 101 2 〜101 4 /cm2 の面密度で形成する技術が必要不可欠となる。 本発明の不揮発性半導体記憶素子の一例の概略的断面図を図 1に示す。 図 1に おいて、 1は p型単結晶 S i基板、 2はトンネル絶縁膜、 3は電荷保持層であり 、 超微粒子である超微粒子 3 aが絶縁層 3 b中に分散した状態で含まれる。 6は ゲート絶縁膜、 7は制御ゲートである。 また、 9はソース領域、 10はドレイン 領域、 11はチャネルが形成されるおよその領域、 すなわちチャネル形成領域を 示したものである。
型単結晶 S i基板 1は、 埋め込み酸化膜を有する S〇 I (S i l i c on On I n s u l a t o r) 基板を用いてもよく、 特に動作速度の向上や消費電 力の低減を実現しょうとする場合には好適に使用できる。 トンネル絶縁膜 2は p 型単結晶 S i基板 1と界面接合性が比較的よい酸化膜、 または制御ゲート電圧に よるチャネル形成領域 11の電界分布の制御性を高める理由から誘電率の高い物 質、 例えば S i Ox Ny (0≤x<2、 0<y≤4/3) 系材料などが好適に使 用できる。
またデータの書き込み 消去動作を高速に行わせるため、 トンネル絶縁膜の膜 厚はできるだけ薄くすることがよく、 8 nm以下が好ましい、 さらに 5 nm以下 とすることが高速化のため極めて好ましい。
電荷保持層 3を構成する超微粒子 3 aは、 トンネル絶縁膜 2の絶縁破壊による 蓄積電荷の損失量をできるだけ少なく抑えるために多数分散し、 また超微粒子相 互を電気的に絶縁できるようにある程度間隔を設けることが好ましい。 一方、 超 微粒子への蓄積電荷の有無によるしきい値電圧のシフト量 （AVt h ) を大きく し、 また前記しきい値電圧シフト量のバラ付きを抑制する目的から、 超微粒子の 電荷保持層における面密度は高いことが好ましく、 101 2 〜101 4 /cm2 であるとする。 なお、 この面密度の値は上記単電子メモリ素子の説明個所の面密 度の値と一致しているが、 ここでの値は超微粒子の数が単電子メモリ素子あたり
1個である必要は必ずしもない。
ここで、 超微粒子の密度を高めながら隣り合う超微粒子間でのトンネル効果に よる電荷の移動を抑制するために、 超微粒子の粒子径を 5 n m以下の超微粒子に する。 さらには超微粒子の材料として電子親和力 （超微粒子の材料が半導体また は絶縁体の場合） または仕事関数 （超微粒子の材料が金属などの良導体の場合） が大きいこと、 また絶縁層 3 bの材料として電子親和力の小さい材料を選択する ことが好ましい。 また同時に、 半導体製造プロセスにおける高温処理に対して耐 性をもつ高融点材料を、 超微粒子および絶縁層 3 bに適用することが好ましい。 なお、 超微粒子および絶縁層に適する具体的な材料名は後述する。
絶縁膜 6は、 制御ゲート電圧によるチャネル形成領域 1 1の電界分布の制御性 を高めること、 およびデータ消去時の放電動作を高速にする理由から、 物理的な 厚さを薄くすることがよく、 また誘電率の高い物質を選択することが好ましい。 具体的には、 厚さは 1 0 n m以下、 物質としては S i 02 の他、 前記 S i O x N y 系材料、 または S i〇2 と S i O x の積層膜などを好適に用いることができる 本発明の不揮発性半導体記憶素子の他の例の概略的断面図を図 2に示す。 図 2 において、 記憶素子形成用の基板 1は S O I基板を使用しており、 この基板 1は P型単結晶 S i基板 1 a、 埋め込み酸化膜 1 bおよび p型 S O I層 1 cの 3つの 層から構成されている。 2はトンネル絶縁膜、 3は電荷保持層であり、 超微粒子 3 aが絶縁層 3 b中に分散した状態で含まれる。 4は浮遊ゲート、 6はゲート絶 縁膜、 7は制御ゲート、 8はサイドウォールである。 また、 9はソース領域、 1 0はドレイン領域であり、 それぞれの領域において 9 aおよび 1 0 aは浅い接合 領域， 9 bおよび 1 0 bはコンタクト領域である。 1 1はチャネルが形成される およその領域、 すなわちチャネル形成領域を示したものである。
トンネル絶縁膜 2は p型 S O I層 1 cと界面接合性がよい酸化膜、 または制御 ゲート電圧によるチャネル形成領域 1 1の電界分布の制御性を高める理由から誘 電率の高い物質、 例えば前述の S i O x Ny系材料などが使用できる。 また書込 みノ消去動作を高速に行わせるため、 トンネル絶縁膜 2の膜厚はできるだけ薄く することがよく、 後述の電荷保持層 3が存在することも加味し 3 n m以下とする ことが好ましい。
電荷保持層 3は、 チャネル形成領域 1 1から浮遊ゲート 4へ向かう電子の移動 を促進し、 かつ浮遊ゲート 4からチャネル形成領域 1 1へ向かう電子の移動を抑 制する機能を有する。 以下に、 これを詳細に説明する。
電荷保持層 3はその隣に位置する浮遊ゲート 4に蓄積された電荷が基板側ヘリ —クすることを抑制する目的で配置される層である。 電荷蓄積時、 電荷は浮遊ゲ ート 4のみでなく電荷保持層 3中の超微粒子 3 aにも分散して蓄積されるが、 超 微粒子 3 aの蓄積電荷が浮遊ゲート 4の蓄積電荷に対してクーロンブ口ッケード 効果を有するため、 浮遊ゲート 4中の蓄積電荷の基板側へのリ一夕が抑制される 。 この電荷保持層 3は書き込み速度を高めるのにも効果的である。
データの書き込み動作時には、 チャネル形成領域 1 1と制御ゲー卜 7の間に高 い電圧が印加され、 この電圧により発生した電界により電子がチャネル形成領域 1 1から浮遊ゲート 4へと注入されるが、 チャネル形成領域 1 1と浮遊ゲート 4 との間に超微粒子 3 aが存在するとこの超微粒子 3 aを介して電子が浮遊ゲート 4へと注入されるので注入確率が増し、 書き込み速度が増加する。
また、 より低電圧での書き込みもできる。 なお、 電荷保持層中における超微粒 子の電荷保持力は高いことが好ましく、 超微粒子は多数に分散させることが電荷 保持層全体での電荷保持力を高め、 ひいてはそのことが浮遊ゲート 4に保持され る電荷のリークを抑制するという理由から好ましい。
同じく超微粒子の電荷保持力の向上のため、 超微粒子を 2段以上のすなわち 3 次元的な多重積層構造にすることも電荷保持特性を高めることにとって有効であ る。 一方、 浮遊ゲートの蓄積電荷に対して充分なクーロンブ口ッケ一ド効果を発 現させるために、 超微粒子一つ一つの大きさは小さいことが好ましく、 また上記 のように超微粒子の面密度は 1 0 1 s l O 1 4 Z c m2 と高くすることが好ま しい。
ここで、 超微粒子の密度を高めながらかつ超微粒子相互の電気的な絶縁性を確 保することを両立させるために、 粒子径を 5 n m以下の超微粒子にすること、 さ らには超微粒子の材料として電子親和力または仕事関数が大きいこと、 また絶縁 層の材料として電子親和力の小さい材料を選択することが電荷保持力を高める理 由により好ましい。 また同時に、 半導体製造プロセスにおける高温処理に対して 耐性をもつ高融点材料を超微粒子および絶縁層に適用することが好ましい。 なお 、 超微粒子および絶縁層に適する具体的な材料名は後述する。
ゲート絶縁膜 6は、 制御ゲート電圧によるチャネル形成領域 1 1の電界分布の 制御性を高めること、 および書込み時や消去時の動作を高速にするために、 誘電 率の高い物質、 例えば前記 S i〇x N y系材料、 または酸化膜と S i Nx膜の積 層膜などを好適に使用できる。 また同じく電界分布の制御性と高速動作性を高め るためにゲート絶縁膜 6の膜厚はできるだけ薄くすることがよく、 1 O n m以下 とすることが好ましい。
電荷保持層は、 物理的蒸着法を用いて形成される。 薄膜の形成法としては、 物 理的蒸着法の他、 例えば化学蒸着法 （化学気相蒸着法、 別称 C VD法） もよく知 られている。 しかし C VD法は、 物理的成膜法に対し成膜時の気相圧力が高く反 応原子種、 分子種の気相における衝突頻度が高いこと、 また気相および基板表面 温度が高くなることなどの理由により、 相が分離しない単一相の膜または結晶化 度の高い膜、 すなわち平衡相膜が形成されやすい。 したがって、 本発明の電荷保 持層のような超微粒子と絶縁層が分離した状態にあるすなわち準平衡相または非 平衡相の膜を形成する場合には化学蒸着法は適さない。
電荷保持層は、 物理的蒸着法を用いた一回のプロセスで形成される。 物理的蒸 着法としては、 スパッタリング法、 熱蒸着法、 電子ビーム蒸着法、 レーザアブレ ーシヨン法、 分子線エピタキシー法などが挙げられる。 このなかでもスパッタリ ング法は、 成膜材料を幅広く選択できること、 緻密な膜を得易いこと、 下地との 密着性が高い膜が得られることなどに加えて量産性に優れており、 特に好ましい またスパッ夕リング法は、 本発明における自己組織化にとつて適切な基板温度 などが得られるため好ましい。 例えば、 低くもなくかつ高くもない適切な基板温 度が得られるため、 基板表面上にて成膜種粒子が適度なマイグレーションを起す ことにより自己組織化を促進できる。
スパッタリング装置として、 下地のトンネル酸化膜に与えるダメージが少ない 理由により、 誘導結合型プラズマや電磁波結合型プラズマを用いるもの、 または 対向ターゲット方式の装置を用いるものがより好ましい。
スパッタリング法によって電荷保持層を形成する場合、 超微粒子の相である分 散相を形成する材料と、 絶縁層の相であるマトリックス相を形成する材料とを用 いて夕ーゲットを構成する方法としては特に限定されないが、 両相の材料粉末を 焼結させたもの、 または一方の相の材料の単一相ターゲッ卜に他方の相の材料の チップ片を表面に露出するように適当数埋め込んだものが使用できる。
また、 夕ーゲットのスパッタリング面が成膜装置の成膜室において鉛直上向き に設置される場合には、 一方の相の材料の単一相夕一ゲット上に他方の相の材料 のチップ片を適当数乗せただけのもの、 または両相の混合粉末をガラスシャーレ などに敷き詰めただけのものもターゲットとして利用できる。 ただし、 粉末夕一 ゲットは成膜環境において粉末が飛散し他の半導体製造プロセスに悪影響を及ぼ す恐れがあるなどの理由により、 半導体チップを作成する上ではあまり好ましく ない。
電荷保持層を作製する場合、 分散相とマトリックス相との材料の組み合わせと しては、 分散相の材料とマトリックス相との材料が成膜時に相分離を起こすこと 、 かつ分散相の仕事関数または電子親和力がマトリックス相の電子親和力よりも 大きくなる組み合わせであればよい。
本発明における自己組織化とは、 超微粒子を構成する原子群と絶縁層を構成す る原子群とが熱力学的相互作用などにより自発的にそれぞれ分離して配置し、 そ の結果絶縁層中にナノスケールの超微粒子が組織化されることを指す。 この現象 は超微粒子構成材料と絶縁層構成材料の組み合わせや存在比率、 および成膜圧力 や基板温度などの成膜条件などに依存する。
本発明における超微粒子および絶縁層の材料を適切に選択し、 スパッタリング の条件を適切に選ぶことにより比較的容易に自己組織化の作用を利用でき、 電荷 保持層を形成できる。 スパッタリング法を用いることにより、 本発明における自 己組織化の発現に適した領域の熱力学的条件を得ることができる。
分散相の材料としては、 金属、 半導体および絶縁体のいずれからも選択できる 力 電荷保持特性を良くする目的のために仕事関数または電子親和力のできるだ け大きい物質、 かつ半導体プロセスにおける熱処理においても安定とする目的の ために高融点物質を選択することがより好ましい。
金属の超微粒子としては、 A l、 T i、 Zn、 Ga、 Z r、 Nb、 Mo、 Re 、 Ru、 I n、 Sn、 La、 Ta、 P t、 W、 Pb、 Ag、 Au、 Pdなどの元 素、 または V、 Cr、 Mn、 N i、 Fe、 Co、 C uなどの 3 d遷移金属元素お よび Zまたはそれを主成分とする合金なども好適に使用できる。
元素半導体の超微粒子としては、 S し Ge、 S eおよび Teのうち少なくと も 1種であることが好ましい。 また、 S i、 Ge、 S eおよび T eのうち少なく とも 1種の半導体に P、 As、 Sb、 B、 Aし Ga、 I nおよび Cuのうち少 なくとも 1種の元素を不純物として含むものでもよい。
化合物半導体または絶縁体の超微粒子としては、 I nAs、 I nGaAs, I nGaNAs、 I nA lAs、 I nAs P、 I nGaAs P、 I nS b、 I nG aSb、 I nA l Sb、 I nGaAs Sb、 S i C、 Cu20、 Zn〇、 CdO 、 BaO、 PbO、 N i O、 I n2 〇3 、 Sb2 03 、 Sn〇2 、 Ag2 〇、 A g〇、 Ru02 、 V3 Ga、 Nb3 Sn、 Nb3 A l、 Nb3 Ga、 Nb3 Ge 、 NbT i、 NbMo6 S8 、 ZnS、 CdS、 HgS、 PbS、 Sb2 S3 、 B i a S3 、 ZnS e、 CdS e、 HgS e、 SnS e、 PbS e、 I n2 S e 3 、 S b2 S e3 、 B i S e3 、 ZnTe、 CdTe、 HgTe、 SnTe、 P bTe、 I n2 Te3 、 B i 2 Te3 、 BN、 GaN、 I nN、 T i N、 BP、 A 1 P、 GaP、 I nP、 Zn3 P2 、 Cd3 P2 、 ZnP2 、 CdP2 、 A 1 As、 GaAs、 Zn3 As 2 、 Cd3 As2 、 ZnAs 2 、 CdAs 2 、 A 1 S b、 GaSb、 ZnSb、 CdS b、 S i 3 N4 のうち少なくとも 1種の化合 物であることが好ましい。
また、 これらの物質群の中で I n 2 03 、 Sb2 〇3 、 S n02 、 ZnO、 G a A sのうち少なくとも 1種の化合物に S n、 S b、 G a、 A l、 I nのうち少 なくとも 1種の元素を不純物として含むものでもよい。
電荷保持層中の絶縁層の材料の例としては、 シリカ、 アルミナ、 チタニア、 ム ライト、 コーディエライト、 スピネル、 ゼォライト、 フォルステライトなどの酸 化物、 また炭化硼素 （B 4 C) などの炭化物、 窒化ケィ素ゃ窒化ホウ素、 窒化ァ ルミニゥムなどの窒化物、 フッ化マグネシウム、 フッ化アルミニウムなどのフッ 化物から選ばれる少なくとも 1種の化合物が挙げられる。 なおこのとき、 電荷保 持特性を良くする目的のために電子親和力ができるだけ小さい物質、 かつ半導体 プロセスにおける熱処理にて安定とする目的のために高融点物質を選択すること がより好ましい。
スパッタリング法による電荷保持層の形成プロセスにおいて、 夕一ゲット組成 および成膜条件を制御することにより、 マトリックス相中に成長する分散相の平 均粒子径が変化する。 特に、 分散相とマトリックス相の体積分率および成膜条件
(スパッ夕リング時の A rガス圧および基板温度など） によって変化することが 確認されている。 例えば、 C o— S i〇2 系のターゲットを用いて S i 02絶縁 層中に C o金属超微粒子が分散した膜を形成する場合、 C oと S i 02 の体積比 を 5 0 ： 5 0にして0 . 5 P aの A rガス圧で成膜した場合は C o粒子の粒径が 約 2 n mであるのに対して、 8 P aの A rガス圧で成膜した場合は C o粒子の粒 径が約 5 n mになることが確認されている。
仕事関数または電子親和力の大きい材料を粒子径 5 n m以下の超微粒子とし、 さらにその超微粒子を絶縁層中に高密度に分散させた薄膜を用いた、 本発明の不 揮発性半導体記憶素子の電荷保持層は、 多くの電荷を独立分散して保持できる。 この独立分散保持によって、 トンネル絶縁膜の絶縁破壊が生じた場合においても 電荷保持層が保持する全電荷量のうちのごく一部のみがリークするにとどまり、 絶縁破壊発生後もデータの読み取りに充分なしきい値電圧のシフ卜量を確保でき る。 また、 この独立分散保持によってトンネル絶縁膜の薄膜化、 記憶素子の寸法 の縮小化、 さらに駆動電圧の低圧化を実現できる。
仕事関数あるいは電子親和力の大きい材料を粒子径 5 n m以下の超微粒子とし 、 さらにその超微粒子を絶縁層中に高密度に分散させた薄膜を用いた、 本発明の 不揮発性半導体記憶素子の電荷保持層では、 個々の超微粒子間で形成される電気 容量や、 超微粒子と半導体基板との間に形成される電気容量、 または超微粒子と 浮遊ゲートとの間に形成される電気容量を小さくできる。
ここで、 超微粒子の帯電によるポテンシャルエネルギーの変化 （Δ ε ) は蓄積 電荷量 Q、 電気容量 Cを用いて、 Δ ε == Q 2 / 2 Cと表すことができるので、 保 持電荷量が多いほど、 また電気容量 Cが小さいほど、 帯電した超微粒子のポテン シャルエネルギーの変化は大きくなることが分かる。 したがって、 前記超微粒子 を含む電荷保持層は、 近接する超微粒子または隣に位置する浮遊ゲ一トが保持す る電荷に対してクーロンブロッケード効果を有効に作用させうる。
また、 前記電荷保持層を形成する際にスパッタリング法を用いることにより、 様々な組成の材料を分散相およびマトリックス相に選択でき、 また、 成膜プロセ スとして従来からある半導体製造プロセスに容易に組み込むことができるため、 従来のプロセスを大きく変更することなく、 再現性良く高性能の不揮発性半導体 記憶素子を供給できる。
以下実施例について、 説明する。
[例 1 ]
本例の不揮発性半導体記憶素子に関して、 図 1を用いて説明する。 p型単結晶 S i基板 1上にトンネル絶縁膜 2を形成した。 このトンネル絶縁膜 2は半導体基 板を 8 0 0でで熱酸化したもので、 厚さ 3 n mである。
その後、 電荷保持用の超微粒子 3 aを含有する絶縁層 3 bからなる電荷保持層 3を容量結合型マグネトロンスパッタリング法により以下の要領で厚さ 7 n m形 成した。 超微粒子として金属 C o、 絶縁層として S i 02 を選択した。 スパッ夕 リングに際しては、 直径 6インチ （1 5 . 2 4 c m) の金属 C oターゲット上に 5 mm角の S i 02 ガラスチップを置いた複合ターゲットを用いた。 ターゲット のプラズマに晒される面の表面積のうち、 7 0 %を占めるように S i 02 ガラス チップの量を調節した。
スパッタリング装置の成膜室を 5 X 1 0 _ 4 P aまで排気したのちに A rガス を導入し、 成膜室のガス圧が 0. 5 P aになるようにガス流量を調節した。 40 0Wの高周波 （13. 56MHz) 電力の入力によりプラズマを発生させた。 成 膜時には基板を約 200でに加熱した。 このようにして形成した Co— S i〇2 複合膜を TEM (透過型電子顕微鏡） で観察した結果、 アモルファスの S i〇2 の中に平均粒子径約 3 nmの Co結晶の超微粒子がおよそ 1 X 101 3 /cm2 の面密度で分散していることが確認された。
Co-S i 02 複合膜の上にゲート絶縁膜 6として S i Ox Ny膜を形成した 後、 制御ゲ一ト 7としてのリン含有ポリシリコン層を C V D法により形成した。 フォトレジスト層をマスクとして形成し、 マスクされていないポリシリコンの制 御ゲート 7、 ゲート絶縁膜 6、 電荷保持層 3、 トンネル絶縁膜 2をドライエッチ ング法により除去しゲート構造を形成した。 その後、 ヒ素 （リンであってもよい ) のイオン注入およびァニール処理によりソース領域 9、 ドレイン領域 10を形 成した。
上述のトンネル酸化膜 2、 電荷保持層 3、 ゲート酸化膜 6の積層構造を有する MOSダイオードを作成しその容量—電圧特性を測定したところ、 Coドッ卜へ の電子の注入による 2. 2Vのヒステリシス現象が生じた。
[例 2]
本例の不揮発性半導体記憶素子に関して、 図 2を用いて説明する。 p型単結晶 S i基板 1 a、 埋め込み酸化膜 1 bおよび p型 SO I層 1 cから成る SO I基板 をメサ分離法にて素子を分離し、 p型 SO I層 1 cの表面に 800 の熱酸化処 理によりトンネル絶縁膜 2である酸化膜を 1. 5nm形成した。
その後、 超微粒子 3 aを 3次元的に含有する絶縁層 3 bから成る電荷保持層 3 をスパッタリング法により以下の要領で厚さ 10 nm形成した。 P tと S i 02 の 2相からなる薄膜を形成した。 スパッタリングに際しては、 P t粉末と S i O 2粉末を体積比 20 ： 80の割合で混合し焼結させて作成した直径 6インチ （1 5. 24 cm) の複合ターゲットを用いた。
スパッタリング装置の成膜室を 5X 10" 4 P aまで排気したのちに Arガス を導入し、 成膜室のガス圧が 0. 5 P aになるようにガス流量を調節した。 40 0 Wの高周波 （1 3 . 5 6 MH z ) 電力の入力によりプラズマを発生させた。 成 膜時には基板を約 2 0 0 に加熱した。 このようにして形成した P t - S i〇2 複合膜を T E Mで観察した結果、 平均粒子径約 2 n mの P t結晶粒子がァモルフ ァスの絶縁層 S i 02 中に分散していることが確認された。
次に、 浮遊ゲート 4となる多結晶 S iを C VD法にて成膜し、 その上に S i 0 2 膜をさらに C VD法にて成膜したあと熱窒化により S i N x 層を形成しそれを ゲート絶縁膜 6とした。 制御ゲート 7としてリン含有ポリシリコン層を C VD法 により成膜した後、 制御ゲート 7、 ゲート絶縁膜 6、 浮遊ゲート 4、 電荷保持層 3、 トンネル絶縁膜 2をドライエッチング法により部分的に除去してゲート構造 を形成した。
その後、 リン （ヒ素であってもよい） を低エネルギーで浅くイオン注入し浅い 接合領域 9 aおよび 1 0 aを形成し、 C VD法により S i〇2 膜を成膜して前述 のゲート構造、 すなわちトンネル絶縁膜 2、 電荷保持層 3、 浮遊ゲート 4、 ゲー ト絶縁膜 6および制御ゲート 7の全体を一旦覆った。 この S i〇2膜をドライエ ツチング法により部分的にエッチング （エッチバック） することでサイドウォー ル 8を形成した。
さらにリン （ヒ素であってもよい） を高エネルギーでやや深くイオン注入しコ ンタクト領域 9 bおよび 1 0 bを形成、 ァニール処理を行ってソース領域 9、 ド レイン領域 1 0を形成した。 産業上の利用可能性
本発明における不揮発性半導体記憶素子は、 従来の同種の記憶素子に比し、 デ 一夕の書込みや消去時間を短縮でき、 同時に書き換え回数を大幅に増加させるこ とができ、 また低い消費電力で動作させることができる。
したがって、 従来の不揮発性半導体記憶素子では適用が困難であった機器や、 技術分野への応用ができるようになり、 特に携帯端末機器における広範囲な応用 、 また D R AMの置換えによるパソコン搭載メモリの不揮発化、 さらには究極の メモリデバイスと言われている単電子デバィスへの応用も可能になると思われる また、 スパッタリング法を使用しているため、 超微粒子を形成する材料として 様々な組成の物質を幅広く選ぶことができ、 作製条件を変更することにより超微 粒子の粒子径を比較的自由に制御できる。 このことによって目的に適した材料を 比較的自由に組み合わせることができ、 例えば超微粒子として磁性金属や磁性半 導体を選択した場合、 量子効果により新規な磁気デバイスや光学デバイスを作製 できる。 また、 スパッタリング法を用いているため、 従来からある半導体プロセ スに容易に組み込むことができる。 さらに、 様々な種類の材料を交互に積層して 人工格子を形成することもできる。

Claims

請 求 の 範 囲
1 . 半導体基板表面に形成されたソース領域およびドレイン領域と、 前記ソース 領域および前記ドレイン領域を繋ぐように、 かつ前記ソース領域および前記ドレ ィン領域に挟まれたチャネル形成領域に接して形成されたトンネル絶縁膜と、 前 記トンネル絶縁膜に隣接して形成された電荷保持層と、 前記電荷保持層に隣接し て形成されゲート絶縁膜と、 前記ゲー卜絶縁膜に隣接して形成された制御ゲート とを備える不揮発性半導体記憶素子において、 前記電荷保持層が、 浮遊ゲートと して機能する粒子径 5 n m以下の一種以上の単元素物質または化合物からなる超 微粒子を、 不揮発性半導体記憶素子当たり 1個含有するかまたは前記電荷保持層 の平方センチメートル当たり 1 0 1 2 〜1 0 1 4個の密度で独立分散して複数個 含有する絶縁層から成ることを特徴とする不揮発性半導体記憶素子。
2 . 半導体基板表面に形成されたソース領域およびドレイン領域と、 前記ソース 領域および前記ドレイン領域を繋げるように、 かつ前記ソース領域および前記ド レイン領域に挟まれたチャネル形成領域に接して形成されたトンネル絶縁膜と、 前記トンネル絶縁膜に隣接して形成された電荷保持層と、 前記電荷保持層に隣接 して形成され浮遊ゲートと、 前記浮遊ゲートに隣接して形成されたゲート絶縁膜 と、 前記ゲ一ト絶縁膜に隣接して形成された制御ゲートを備える不揮発性半導体 記憶素子において、 前記電荷保持層は前記チャネル形成領域から前記浮遊ゲート へ向かう電子の移動を促進しかつ前記浮遊ゲートから前記チャネル形成領域へ向 かう電子の移動を抑制する機能を有することを特徴とする不揮発性半導体記憶素 子。
3 . 前記電荷保持層が、 粒子径 5 n m以下の一種以上の単元素物質または化合物 からなる超微粒子を前記電荷保持層の平方センチメートルあたり 1 0 1 2 〜
1 0 1 4個の密度で独立分散して複数個含有する絶縁層から成る請求の範囲 2に 記載の不揮発性半導体記憶素子。
4. 前記電荷保持層を構成する超微粒子が、 金属、 酸化物、 炭化物、 窒化物、 珪 化物および硼化物からなる群から選ばれる 1種以上の単元素物質または化合物か らなる請求の範囲 1、 2または 3記載の不揮発性半導体記憶素子。
5 . 前記電荷保持層を構成する絶縁層が、 酸化物、 炭化物、 窒化物、 硼化物、 珪 化物およびフッ化物からなる群から選ばれる 1種以上の化合物からなる請求の範 囲 1、 2または 3記載の不揮発性半導体記憶素子。
6 . 前記電荷保持層を構成する前記超微粒子が前記絶縁層内において 2次元的ま たは 3次元的に分散している請求の範囲 1、 2または 3記載の不揮発性半導体記 憶素子。
7 . 請求の範囲 6に記載の、 絶縁層中に超微粒子が 2次元的または 3次元的に分 散された電荷保持層を有する不揮発性半導体記憶素子の製造方法において、 前記 電荷保持層は超微粒子および絶縁層を構成するそれぞれの材料を物理的蒸着法を 用いて自己組織的に形成することを特徴とする不揮発性半導体記憶素子の製造方 法。
8 . 前記物理的蒸着法はスパッタリング法である請求の範囲 7に記載の不揮発性 半導体記憶素子の製造方法。
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TW (1) TW200402849A (ja)
WO (1) WO2004010508A1 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100851553B1 (ko) 2006-10-02 2008-08-11 삼성전자주식회사 반도체 소자 및 그 구동방법
US7602011B2 (en) 2004-11-30 2009-10-13 Fujitsu Microelectronics Limited Semiconductor memory device having charge storage layer and method of manufacturing the same
US7829445B2 (en) 2008-10-24 2010-11-09 Samsung Electronics Co., Ltd. Method of manufacturing a flash memory device
CN109576659A (zh) * 2019-01-10 2019-04-05 广东省测试分析研究所（中国广州分析测试中心） 梯度自掺杂纯相多元金属氧化物薄膜的磁控溅射制备方法

Families Citing this family (78)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7121474B2 (en) * 2002-06-18 2006-10-17 Intel Corporation Electro-optical nanocrystal memory device
JP4056817B2 (ja) 2002-07-23 2008-03-05 光正 小柳 不揮発性半導体記憶素子の製造方法
EP1552489B1 (en) * 2002-08-23 2008-12-10 General Electric Company Rapidly responding, false detection immune alarm signal producing smoke detector
KR100446632B1 (ko) * 2002-10-14 2004-09-04 삼성전자주식회사 비휘발성 ｓｏｎｓｎｏｓ 메모리
EP1593163B1 (en) * 2003-01-30 2015-06-17 PST Sensors (Pty) Limited A thin film semiconductor device and method of manufacturing a thin film semiconductor device
US7083586B2 (en) * 2003-02-03 2006-08-01 Dj Orthopedics, Llc Patellofemoral brace
US20050095786A1 (en) * 2003-11-03 2005-05-05 Ting-Chang Chang Non-volatile memory and method of manufacturing floating gate
TWI276206B (en) * 2003-11-25 2007-03-11 Promos Technologies Inc Method for fabricating flash memory device and structure thereof
US7595528B2 (en) * 2004-03-10 2009-09-29 Nanosys, Inc. Nano-enabled memory devices and anisotropic charge carrying arrays
WO2005101488A1 (ja) * 2004-04-16 2005-10-27 Asahi Glass Company, Limited 高い電荷保持特性を有する不揮発性半導体記憶素子および製造方法
US8088483B1 (en) 2004-06-08 2012-01-03 Nanosys, Inc. Process for group 10 metal nanostructure synthesis and compositions made using same
TWI406890B (zh) * 2004-06-08 2013-09-01 Sandisk Corp 奈米結構之沉積後包封：併入該包封體之組成物、裝置及系統
US8563133B2 (en) * 2004-06-08 2013-10-22 Sandisk Corporation Compositions and methods for modulation of nanostructure energy levels
CN102064102B (zh) 2004-06-08 2013-10-30 桑迪士克公司 形成单层纳米结构的方法和器件以及包含这种单层的器件
US7968273B2 (en) 2004-06-08 2011-06-28 Nanosys, Inc. Methods and devices for forming nanostructure monolayers and devices including such monolayers
US7776758B2 (en) * 2004-06-08 2010-08-17 Nanosys, Inc. Methods and devices for forming nanostructure monolayers and devices including such monolayers
US7208793B2 (en) * 2004-11-23 2007-04-24 Micron Technology, Inc. Scalable integrated logic and non-volatile memory
US7355238B2 (en) * 2004-12-06 2008-04-08 Asahi Glass Company, Limited Nonvolatile semiconductor memory device having nanoparticles for charge retention
JP5481468B2 (ja) * 2004-12-10 2014-04-23 株式会社東芝 半導体装置
JP4744885B2 (ja) * 2005-01-18 2011-08-10 株式会社東芝 半導体装置の製造方法
KR100647318B1 (ko) 2005-02-03 2006-11-23 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조방법
KR20060095819A (ko) * 2005-02-28 2006-09-04 삼성전자주식회사 금속 질화물을 트랩 사이트로 이용한 메모리 소자를 그 제조 방법
US7575693B2 (en) * 2005-05-23 2009-08-18 Nantero, Inc. Method of aligning nanotubes and wires with an etched feature
US7541216B2 (en) * 2005-06-09 2009-06-02 Nantero, Inc. Method of aligning deposited nanotubes onto an etched feature using a spacer
US7956608B1 (en) 2005-06-27 2011-06-07 Northwestern University Method of using group III-V ferromagnetic/non-magnetic semiconductor heterojunctions and magnetodiodes
KR100683854B1 (ko) * 2005-09-06 2007-02-15 삼성전자주식회사 비휘발성 기억 소자의 형성 방법
JP4909552B2 (ja) 2005-09-12 2012-04-04 旭硝子株式会社 電荷保持特性に優れた不揮発性半導体記憶素子の製造方法
JP4876520B2 (ja) * 2005-10-07 2012-02-15 ソニー株式会社 不揮発性半導体メモリ及びその製造方法
JP2007227694A (ja) * 2006-02-24 2007-09-06 Sanyo Electric Co Ltd 半導体装置およびその製造方法
US20070221983A1 (en) * 2006-03-24 2007-09-27 Bohumil Lojek Dual gate memory with fast erase
US7786526B2 (en) 2006-03-31 2010-08-31 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile semiconductor memory device
KR100740613B1 (ko) * 2006-07-03 2007-07-18 삼성전자주식회사 비휘발성 기억 소자의 형성 방법
US7667260B2 (en) * 2006-08-09 2010-02-23 Micron Technology, Inc. Nanoscale floating gate and methods of formation
JP4282702B2 (ja) 2006-09-22 2009-06-24 株式会社東芝 不揮発性半導体記憶装置
US20080128786A1 (en) * 2006-12-04 2008-06-05 Electronics And Telecommunications Research Institute High density semiconductor memory device and method for manufacturing the same
KR100779566B1 (ko) * 2006-12-08 2007-11-28 한양대학교 산학협력단 나노 부유 게이트형 비휘발성 반도체 메모리 소자 및 이의제조방법
JP4594971B2 (ja) * 2007-01-19 2010-12-08 国立大学法人広島大学 半導体メモリ、それを用いた半導体メモリシステム、および半導体メモリに用いられる量子ドットの製造方法
KR101341571B1 (ko) 2007-04-30 2013-12-16 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조방법
JP2008288346A (ja) * 2007-05-16 2008-11-27 Hiroshima Univ 半導体素子
JP2009018403A (ja) * 2007-07-13 2009-01-29 Toyota Central R&D Labs Inc 貴金属ナノ粒子分散薄膜及びその製造方法
JP2009081203A (ja) 2007-09-25 2009-04-16 Toshiba Corp 不揮発性半導体記憶装置およびその製造方法
US7723186B2 (en) * 2007-12-18 2010-05-25 Sandisk Corporation Method of forming memory with floating gates including self-aligned metal nanodots using a coupling layer
US8193055B1 (en) 2007-12-18 2012-06-05 Sandisk Technologies Inc. Method of forming memory with floating gates including self-aligned metal nanodots using a polymer solution
JP2009231373A (ja) * 2008-03-19 2009-10-08 Toshiba Corp 不揮発性半導体記憶装置
JP5295606B2 (ja) 2008-03-28 2013-09-18 株式会社東芝 Ｎａｎｄ型不揮発性半導体メモリ装置
JP2010050168A (ja) * 2008-08-19 2010-03-04 Ulvac Japan Ltd ナノドットの作製方法、並びに浮遊ゲートトランジスタ及びその作製方法
JP5355980B2 (ja) * 2008-09-29 2013-11-27 株式会社東芝 不揮発性半導体記憶装置及びその駆動方法
US7897954B2 (en) 2008-10-10 2011-03-01 Macronix International Co., Ltd. Dielectric-sandwiched pillar memory device
WO2010077371A1 (en) * 2009-01-05 2010-07-08 Hewlett-Packard Development Company, L.P. Memristive device based on current modulation by trapped charges
US8093129B2 (en) * 2009-02-03 2012-01-10 Micron Technology, Inc. Methods of forming memory cells
JP4368934B1 (ja) 2009-02-09 2009-11-18 アイランド ジャイアント デベロップメント エルエルピー 液体収容システム、液体収容容器、および液体導出制御方法
JP5531252B2 (ja) * 2009-03-04 2014-06-25 株式会社東芝 不揮発性半導体メモリ
US8383479B2 (en) 2009-07-21 2013-02-26 Sandisk Technologies Inc. Integrated nanostructure-based non-volatile memory fabrication
JP5637712B2 (ja) * 2010-03-26 2014-12-10 公益財団法人電磁材料研究所 半導体ナノ複合構造薄膜材料およびその製造方法
US8575678B2 (en) 2011-01-13 2013-11-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device with floating gate
US8329543B2 (en) 2011-04-12 2012-12-11 Freescale Semiconductor, Inc. Method for forming a semiconductor device having nanocrystals
US8329544B2 (en) 2011-04-12 2012-12-11 Freescale Semiconductor, Inc. Method for forming a semiconductor device having nanocrystals
EP2724372B1 (en) 2011-06-24 2016-04-13 Hewlett-Packard Development Company, L.P. High-reliability high-speed memristor
US9001564B2 (en) 2011-06-29 2015-04-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and a method for driving the same
KR20130037063A (ko) * 2011-10-05 2013-04-15 에스케이하이닉스 주식회사 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법
US8679912B2 (en) 2012-01-31 2014-03-25 Freescale Semiconductor, Inc. Semiconductor device having different non-volatile memories having nanocrystals of differing densities and method therefor
JP5878797B2 (ja) * 2012-03-13 2016-03-08 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2013197269A (ja) 2012-03-19 2013-09-30 Toshiba Corp 不揮発性半導体記憶装置
US8822288B2 (en) 2012-07-02 2014-09-02 Sandisk Technologies Inc. NAND memory device containing nanodots and method of making thereof
US8994006B2 (en) 2012-10-02 2015-03-31 International Business Machines Corporation Non-volatile memory device employing semiconductor nanoparticles
US8823075B2 (en) 2012-11-30 2014-09-02 Sandisk Technologies Inc. Select gate formation for nanodot flat cell
US8987802B2 (en) 2013-02-28 2015-03-24 Sandisk Technologies Inc. Method for using nanoparticles to make uniform discrete floating gate layer
US9331181B2 (en) * 2013-03-11 2016-05-03 Sandisk Technologies Inc. Nanodot enhanced hybrid floating gate for non-volatile memory devices
WO2014150237A1 (en) * 2013-03-15 2014-09-25 Applied Materials, Inc. Buffer layers for metal oxide semiconductors for tft
US9177808B2 (en) 2013-05-21 2015-11-03 Sandisk Technologies Inc. Memory device with control gate oxygen diffusion control and method of making thereof
US8969153B2 (en) 2013-07-01 2015-03-03 Sandisk Technologies Inc. NAND string containing self-aligned control gate sidewall cladding
CN103824888A (zh) * 2014-02-28 2014-05-28 苏州大学 一种具有微浮结构的半导体器件
US9735359B2 (en) * 2014-04-23 2017-08-15 Micron Technology, Inc. Methods of forming a memory cell material, and related methods of forming a semiconductor device structure, memory cell materials, and semiconductor device structures
US9466731B2 (en) * 2014-08-12 2016-10-11 Empire Technology Development Llc Dual channel memory
EP3880602A4 (en) * 2018-11-13 2021-12-15 Khalifa University of Science and Technology NON-VOLATILE MEMORY SYSTEMS BASED ON SINGLE NANOPARTICLES FOR COMPACT AND HIGH ELECTRONIC DATA STORAGE DEVICES
CN111834393B (zh) * 2019-04-22 2022-12-02 辽宁冷芯半导体科技有限公司 基于铝纳米晶浮栅的柔性碳纳米管光电记忆存储器
CN112908999A (zh) * 2021-03-25 2021-06-04 复旦大学 半浮栅存储器的制造工艺及半浮栅存储器
CN112909000B (zh) * 2021-03-25 2022-10-21 复旦大学 半浮栅存储器及其制造工艺

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0936317A (ja) * 1995-07-17 1997-02-07 Matsushita Electric Ind Co Ltd メモリ素子およびその製造方法
JPH10256403A (ja) * 1997-03-14 1998-09-25 Toshiba Corp 半導体装置およびその製造方法
JP2000022092A (ja) * 1998-07-03 2000-01-21 Nippon Telegr & Teleph Corp <Ntt> 単電子メモリ素子
JP2000087233A (ja) * 1998-09-07 2000-03-28 Japan Science & Technology Corp 超微粒子分散膜の製造方法及び製造装置
JP2002100687A (ja) * 2000-09-21 2002-04-05 Toshiba Corp 半導体記憶素子

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3878549A (en) * 1970-10-27 1975-04-15 Shumpei Yamazaki Semiconductor memories
US4949136A (en) * 1988-06-09 1990-08-14 University Of Connecticut Submicron lightly doped field effect transistors
JPH1187544A (ja) * 1997-09-12 1999-03-30 Hiroshima Univ 量子構造体を用いた半導体記憶装置
US6670188B1 (en) 1998-04-24 2003-12-30 Crucell Holland B.V. Packaging systems for human recombinant adenovirus to be used in gene therapy
JP2001313342A (ja) 1999-06-04 2001-11-09 Matsushita Electric Ind Co Ltd 半導体素子およびその製造方法
US6548825B1 (en) * 1999-06-04 2003-04-15 Matsushita Electric Industrial Co., Ltd. Semiconductor device including barrier layer having dispersed particles
US6984842B1 (en) * 1999-10-25 2006-01-10 The Board Of Trustees Of The University Of Illinois Silicon nanoparticle field effect transistor and transistor memory device
AU2001241441A1 (en) * 2000-02-02 2001-08-14 The Board Of Trustees Of The University Of Illinois Silicon nanoparticle field effect transistor and transistor memory device
US6413819B1 (en) * 2000-06-16 2002-07-02 Motorola, Inc. Memory device and method for using prefabricated isolated storage elements
US6297095B1 (en) * 2000-06-16 2001-10-02 Motorola, Inc. Memory device that includes passivated nanoclusters and method for manufacture
US6646302B2 (en) * 2000-11-21 2003-11-11 Cornell Research Foundation, Inc. Embedded metal nanocrystals
US6444545B1 (en) * 2000-12-19 2002-09-03 Motorola, Inc. Device structure for storing charge and method therefore
JP2002222880A (ja) 2001-01-29 2002-08-09 Asahi Glass Co Ltd 電荷保持層形成用塗布液および不揮発性半導体記憶装置
US6918946B2 (en) * 2001-07-02 2005-07-19 Board Of Regents, The University Of Texas System Applications of light-emitting nanoparticles
US6656792B2 (en) * 2001-10-19 2003-12-02 Chartered Semiconductor Manufacturing Ltd Nanocrystal flash memory device and manufacturing method therefor
US6784480B2 (en) * 2002-02-12 2004-08-31 Micron Technology, Inc. Asymmetric band-gap engineered nonvolatile memory device
US7005697B2 (en) * 2002-06-21 2006-02-28 Micron Technology, Inc. Method of forming a non-volatile electron storage memory and the resulting device
JP4056817B2 (ja) 2002-07-23 2008-03-05 光正 小柳 不揮発性半導体記憶素子の製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0936317A (ja) * 1995-07-17 1997-02-07 Matsushita Electric Ind Co Ltd メモリ素子およびその製造方法
JPH10256403A (ja) * 1997-03-14 1998-09-25 Toshiba Corp 半導体装置およびその製造方法
JP2000022092A (ja) * 1998-07-03 2000-01-21 Nippon Telegr & Teleph Corp <Ntt> 単電子メモリ素子
JP2000087233A (ja) * 1998-09-07 2000-03-28 Japan Science & Technology Corp 超微粒子分散膜の製造方法及び製造装置
JP2002100687A (ja) * 2000-09-21 2002-04-05 Toshiba Corp 半導体記憶素子

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
KING YA-CHIN ET AL.: "Charge-trap memory device fabricated by oxidation of Si1-xGex", IEEE TRANSACTIONS ON ELECTRON DEVICES, vol. 48, no. 4, April 2001 (2001-04-01), pages 696 - 700, XP001093518 *
See also references of EP1536483A4 *
TIWARI SANDIP ET AL.: "Volatile and non-volatile memories in silicon with nano-crystal storage", IEDM 95, 10 December 1995 (1995-12-10) - 13 December 1995 (1995-12-13), pages 521 - 524, XP000624761 *

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7602011B2 (en) 2004-11-30 2009-10-13 Fujitsu Microelectronics Limited Semiconductor memory device having charge storage layer and method of manufacturing the same
KR100851553B1 (ko) 2006-10-02 2008-08-11 삼성전자주식회사 반도체 소자 및 그 구동방법
US7829445B2 (en) 2008-10-24 2010-11-09 Samsung Electronics Co., Ltd. Method of manufacturing a flash memory device
CN109576659A (zh) * 2019-01-10 2019-04-05 广东省测试分析研究所（中国广州分析测试中心） 梯度自掺杂纯相多元金属氧化物薄膜的磁控溅射制备方法

Also Published As

Publication number Publication date
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Liu et al. Metal nanocrystal memories. I. Device design and fabrication
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