WO2003105236A1 - 表示装置及びその製造方法、並びに投射型表示装置 - Google Patents

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silicon film
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牧村　真悟
橋本　誠
大川　善郎
和田　智宏
片岡　一典
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ソニー株式会社
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Definitions

  • the present invention relates to a flat display device represented by a liquid crystal display device (LCD), a method of manufacturing the flat display device, and a projection display device. More specifically, the present invention relates to an active matrix type display device in which a pixel array portion (display portion) having an active matrix configuration and a peripheral driving portion are integrally formed, a manufacturing method thereof, and a projection type display device. More specifically, the present invention relates to a structure of a thin film transistor included in a display portion and a drive portion.
  • LCD liquid crystal display device
  • FIG. 1 is a schematic perspective view showing the entire configuration of a general active matrix display device.
  • this display device includes a display panel 10 and has a flat structure including a pair of glass substrates 11 and 12 and an electro-optical material held between the two.
  • a liquid crystal layer 3 is used as the electro-optical material.
  • the drive unit formed on the glass substrate 11 includes a vertical drive circuit 15 and a horizontal drive circuit 16.
  • a terminal portion 17 for external connection is formed in a green portion around the substrate 11.
  • the terminal section 17 is connected to the vertical drive circuit 15 and the horizontal drive circuit 16 via the wiring 18.
  • a pixel circuit including a pixel electrode 14a and a thin film transistor (TFT) 14b for driving the pixel electrode 14a is formed in a matrix. Then, a gate wiring 19 G is formed for each row in the matrix arrangement of the pixel circuit. The signal wiring 19 S is formed for each column.
  • Each pixel circuit is arranged at the intersection of both wirings, the gate electrode of TFT 14b is connected to the corresponding gate wiring 19G, the drain region is connected to the corresponding pixel electrode 14a, and the source region is corresponding Connected to signal wiring 19 S.
  • the gate wiring 19 G is connected to the vertical drive circuit 15, and the signal wiring 19 S is connected to the horizontal drive circuit 16.
  • a counter electrode (not shown) is formed on the inner surface of the glass substrate 12 facing the glass substrate 11, and this counter electrode is arranged to face each pixel electrode 14a. Individual pixels are formed by the pixel electrode 14a, the counter electrode, and the liquid crystal 13 held between the two.
  • the TFT 14b is provided for each pixel as described above, and switches between the lighting and the turning off of the pixel.
  • the TFT for pixel switching formed on the display unit 14 may be referred to as a pixel transistor.
  • the peripheral vertical drive circuit 15 and the horizontal drive circuit 16 also include TFTs (thin film transistors) integrated in parallel with the pixel transistors.
  • TFTs constituting the peripheral drive circuits 15 and 16 may be referred to as peripheral transistors.
  • Each of the pixel transistor and the peripheral transistor is composed of a TFT (thin film transistor) in which a polycrystalline semiconductor thin film (for example, a polycrystalline silicon film) and a gate electrode are stacked via a gate insulating film.
  • FIG. 2 is a diagram showing a configuration example of a projection display device (hereinafter, a projector) to which the liquid crystal display panel # 0 shown in FIG. 1 is applied.
  • a projection display device hereinafter, a projector
  • the projector 20 includes a light source 21, a transmissive liquid crystal display panel 1 OA sandwiched between a pair of polarizing plates 22 and 23, and an enlarged projection optical system 24. It has a structure arranged in order along the optical axis.
  • the liquid crystal display panel 1OA has the flat configuration shown in FIG.
  • the light source 21 is composed of an elliptical reflection mirror 25 and a lamp 26 arranged in the center thereof, and emits high-intensity illumination light in the direction of arrangement (forward) of the liquid crystal display panel 1 OA.
  • Filter 27 on the front of light source 21 It is arranged and absorbs unnecessary ultraviolet light component and infrared light component contained in the illumination light.
  • a condenser lens 28 is disposed in front of the condenser lens 28, and collects the illumination light to be incident on the entire light incident side of the liquid crystal display panel 1OA.
  • a magnifying projection optical system 24 is arranged on the light transmitting side (front) of the liquid crystal display panel 1OA, and enlarges and projects an image formed by the display unit 14A of the liquid crystal display panel 1OA forward. The magnified image is projected on screen 29.
  • the liquid crystal display panel 1OA is divided into, for example, a display section 14A of a normally white mode and a peripheral non-display section 212.
  • the non-display section 14B includes peripheral driving circuits and the like.
  • the polarizing axes of the pair of polarizing plates 22 and 23 are orthogonal to each other.
  • the display section 14 A of the liquid crystal display panel 1 OA contains the twisted liquid B ⁇ ⁇ and has an optical rotation of 90 degrees with respect to incident light.
  • the pair of polarizing plates 22 and 23 are arranged in a cross Nicol arrangement.
  • the polarization axis of the linearly polarized light that has passed through the polarizing plate 22 on the incident side is rotated 90 degrees by the liquid B contained in the display unit 14A, and passes through the polarizing plate 23 on the emitting side. Therefore, a display of a normally white mode is obtained, and an enlarged and projected screen is displayed on the screen 29.
  • the projection display device (projector) using the liquid B display device (LCD) is rapidly spreading along with the improvement of the brightness because the large-screen display can be easily obtained.
  • the projector is a device that has a strong light source, controls the image by means of an LCD that becomes a light valve, and enlarges and projects image information.
  • the LCD receives strong light.
  • the amount of incident light per unit area with respect to the LCD is increasing due to the demand for miniaturization.
  • a light shielding structure for shielding the pixel transistor from above and below has been formed.
  • a metal film or silicide film so as to cover the incident side and the outgoing side of the pixel transistor, and by optimizing its shape and dimensions, light to the pixel transistor is blocked, and image quality is maintained or We have been working on improvement.
  • the light-shielding structure inevitably sacrifices the aperture ratio of the pixels, which conflicts with the demand for higher brightness of the screen.
  • the need to improve the aperture ratio of LCD panels has already made it difficult to ensure a sufficient light-shielding area. Disclosure of the invention
  • An object of the present invention is to improve the light resistance itself of a pixel transistor without depending on a light shielding structure, that is, a display device capable of achieving both a high aperture ratio of a pixel and a high light resistance of a pixel transistor, and a display device therefor.
  • the manufacturing method and the projection type display device are to be held.
  • a first aspect of the present invention provides a substrate on which a display unit and a peripheral drive unit are integrally formed, wherein the display unit includes pixels arranged in a matrix and lights and turns off the pixels.
  • a pixel transistor that switches in a pixel transistor is formed in an integrated manner, and the driving unit is formed integrally with a peripheral transistor forming a driving circuit for scanning a matrix of pixel transistors.
  • the peripheral transistor is a display device comprising a thin film transistor in which a polycrystalline semiconductor thin film and a gate electrode are stacked via a gate insulating film, and the average crystal grain size of the semiconductor thin film of the pixel transistor is The semiconductor thin film of the peripheral transistor has a different average crystal grain size.
  • the average crystal grain size of the semiconductor thin film of the pixel transistor is smaller than the average crystal grain size of the semiconductor thin film of the peripheral transistor.
  • the semiconductor thin film is polycrystalline silicon.
  • the average crystal grain size of the polycrystalline silicon constituting the semiconductor thin film of the pixel transistor is 30 O nm or less, and the average crystal grain size of the polycrystalline silicon constituting the semiconductor thin film of the peripheral transistor is 800 nm. nm or more. Further, the thickness of the polycrystalline silicon is 25 to 50 nm.
  • a substrate on which a display unit and a peripheral driving unit are integrally formed wherein the display unit includes pixels arranged in a matrix and lighting / extinguishing of the pixels.
  • a pixel transistor that switches between the pixel transistors a peripheral transistor that forms a driving circuit for scanning a matrix of the pixel transistors;
  • a polycrystalline silicon film is formed over a display portion and a drive portion of the substrate.
  • a method of manufacturing a display device comprising: an ion implantation step of converting the amorphous silicon film into a heat treatment; and a recrystallization step of obtaining a polycrystalline silicon film again by heating the amorphous silicon film.
  • the step is performed so that the ion implantation amount is different between the display unit and the driving unit.
  • the average crystal grain size of the polycrystalline silicon film of the pixel transistor and the polycrystalline silicon of the peripheral transistor obtained in the recrystallization step are different. It is characterized in that the average crystal grain size of the crystalline silicon film is different.
  • the recrystallization step is performed by a solid phase growth method in which the substrate is put into a furnace set at 580 ° C. or higher in a nitrogen atmosphere and a heat treatment is performed for a predetermined time.
  • the recrystallization step is performed by a laser annealing method in which a laser beam is applied to the substrate to perform a heat treatment.
  • the ion implantation step is performed such that the ion implantation amount of the display unit is smaller than that of the driving unit, and thus the recrystallization step is performed.
  • the average crystal grain size of the polycrystalline silicon film of the pixel transistor obtained in the above is smaller than the average crystal grain size of the polycrystalline silicon film of the peripheral transistor.
  • the average crystal grain size of the polycrystalline silicon film of the pixel transistor is 300 nm or less, and the average crystal grain size of the polycrystalline silicon film of the peripheral transistor is 800 nm or more. I do. Further, in the film forming step, the polycrystalline silicon film is formed in a thickness of 25 to 50 nm.
  • a substrate on which a display unit and a peripheral driving unit are integrally formed wherein the display unit includes pixels arranged in a matrix, and A pixel transistor for switching between the pixel transistors is formed integrally; and the driving unit is formed integrally with a peripheral transistor constituting a driving circuit for scanning a matrix of the pixel transistors;
  • the peripheral transistor forms a single-crystal silicon film or a polycrystalline silicon film over the display portion and the driving portion of the substrate in order to manufacture a display device including a thin film transistor using a polycrystalline silicon film as an active layer.
  • the polycrystalline silicon inert ions in electrical characteristics do not affect the film as an active layer in the multi-binding B 3 ⁇ 4 silicon film
  • a method for manufacturing a display device comprising: an ion implantation step of converting an amorphous silicon film into an amorphous silicon film by implanting the amorphous silicon film; and a recrystallization step of heating the amorphous silicon film to obtain a polycrystalline silicon film again.
  • the film is formed such that the thickness of the polycrystalline silicon forming the active layer of the pixel transistor is smaller than the thickness of the polycrystalline silicon forming the active layer of the peripheral transistor.
  • the average crystal grain size of the polycrystalline silicon film of the pixel transistor obtained in the recrystallization step is different from the average crystal grain size of the polycrystalline silicon film of the peripheral transistor.
  • the film forming step includes: a first step of forming a single-crystal silicon film or a polycrystalline silicon film to a first thickness over a display portion and a driving portion of the substrate; The single-crystal or polycrystalline silicon film deposited on the display And a second step of selectively removing up to.
  • the film forming step includes: a first step of forming a single-crystal silicon film or a polycrystalline silicon film to a predetermined thickness over a display portion and a driving portion of the substrate; A second step of temporarily removing the single-crystal silicon film or the polycrystalline silicon film formed in the portion, and further forming a single-crystal silicon film or a polycrystalline silicon film over the display portion and the drive portion of the substrate. And a third step.
  • a fourth aspect of the present invention is a projection display device that irradiates at least one display panel with light from a light source and projects an image formed by the display panel onto a screen, Includes a substrate on which a display unit and a peripheral driving unit are integrally formed, and the display unit includes pixels arranged in a matrix and pixel transistors for switching the pixels between ON and OFF.
  • peripheral transistors constituting a driving circuit for scanning a matrix of pixel transistors are formed in an integrated manner.
  • a display device comprising a thin film transistor in which a polycrystalline semiconductor thin film and a gate electrode are laminated via a green film, wherein a half of the pixel transistor is provided. The average crystal grain size of the body film and the average crystal grain diameter of the semiconductor thin film of the peripheral transistor are different.
  • the light resistance of the pixel transistor can be improved at each stage by optimizing the B grain size of the polycrystalline silicon film of the pixel transistor and the polycrystalline silicon film of the transistor of the peripheral driving circuit.
  • the electrical characteristics of the peripheral transistors can be maintained well.
  • light leakage current can be suppressed by controlling the average crystal grain size of the polycrystalline silicon film serving as the active layer of the pixel transistor to be relatively small. The smaller the crystal grain size, the more crystal defects. It is considered that the carrier excited by the light irradiation is quickly captured by the defect level, and as a result, the off-resistance of the transistor increases and the increase in the light leakage current is suppressed.
  • the average crystal grain size of the polycrystalline silicon film forming the peripheral transistor becomes relatively large. Is controlled. As the crystal grain size increases, the carrier mobility increases, and the driving capability of the peripheral transistor increases. Peripheral transistors are required to operate at higher speeds than pixel transistors in order to scan pixels and sample image signals. In the present invention, the driving capability of the peripheral transistor is secured to maintain the image quality.
  • FIG. 1 is a schematic perspective view showing the entire configuration of a general active matrix type display device.
  • FIG. 2 is a diagram showing a configuration example of a projector to which the liquid B display panel shown in FIG. 1 is applied.
  • FIG. 3 is a schematic diagram showing one embodiment of a display device according to the present invention
  • FIG. 3 (A) shows an arrangement configuration of a display unit and a drive unit formed on a display panel
  • FIG. 3A shows a cross-sectional structure of the display panel taken along a line BB of FIG.
  • FIG. 4A is a diagram showing a cross-sectional structure of a pixel transistor (pixel TFT: PXL-TFT), and FIG. 4B is a diagram showing a cross-sectional structure of a peripheral transistor (peripheral TFT: PRP-TFT). .
  • FIG. 5 is a graph showing the relationship between the average grain size of polycrystalline silicon, the light leakage current of the pixel TFT, and the on-current of the peripheral TFT.
  • FIG. 6 is a graph showing the relationship between the amount of implanted silicon ions and the average grain size of polycrystalline silicon after solid phase growth.
  • FIGS. 7A and 7D are process diagrams showing a first method for manufacturing a display device according to the present invention.
  • FIGS. 9A and 9B are process diagrams showing a first method for manufacturing a display device according to the present invention.
  • FIGS. 10A and 10B are process diagrams showing a second method for manufacturing a display device according to the present invention.
  • FIGS. 1A and 1B are process diagrams showing a second method for manufacturing a display device according to the present invention.
  • FIGS. 12A to 12C are process diagrams showing a third method for manufacturing a display device according to the present invention.
  • 13 (A) and 13 (B) are process diagrams showing a third method for manufacturing a display device according to the present invention.
  • FIG. 14 is a diagram showing an example of the overall configuration of a three-panel projection device (projection display device) to which the liquid crystal display panel according to the present embodiment is applied.
  • FIG. 3 is a schematic diagram showing one embodiment of a display device according to the present invention
  • FIG. 3 (A) shows an arrangement configuration of a display unit and a drive unit formed on a display panel
  • FIG. 3A shows a cross-sectional structure of the display panel taken along a line BB in FIG.
  • the display panel 100 has a flat structure in which a pair of glass substrates 101 and 102 are joined with a seal material 3.
  • the gap between the pair of glass substrates 1101, 102 is filled with, for example, a liquid crystal 104 as an electro-optical material. In some cases, other electro-optical materials can be used instead of the liquid crystal.
  • a display unit and a peripheral driving unit are integrally formed on the surface of the glass substrate 101, as shown in FIG. 3CA.
  • Opposite electrodes are formed on the inner surface of the glass substrate 102 opposed thereto.
  • Such a flat panel active matrix display device Basically, it has a structure similar to that shown in FIG. 1, and is used, for example, as a light valve of the projector shown in FIG. 2, that is, as a liquid crystal display panel 1OA.
  • a display portion (DSP) 105 and a peripheral driving portion are integrally formed on a glass substrate 101.
  • the peripheral drive unit scans the matrix of pixel transistors in the display unit 105, so that a pair of left vertical drive circuits (VDRV) 106L and 106R and horizontal drive circuits (HDRV) 107 And a level conversion circuit 108, and are arranged so as to surround the display unit 105.
  • VDRV left vertical drive circuits
  • HDRV horizontal drive circuits
  • the display portion 105 is formed by integrating pixel circuits arranged in a matrix and pixel transistors for switching the pixel circuits between on and off.
  • the display section 105 includes a pixel circuit 1051 including a pixel electrode 1051a and a TFT (thin film transistor) 1051b for driving the pixel electrode 105a. It is formed in a trix shape.
  • a gate wiring 109 is formed for each row, and a signal wiring 110 is formed for each column.
  • Each pixel circuit 1051 is arranged at the intersection of both wirings, the gate electrode of TFT105b is connected to the corresponding gate wiring 109, and the drain region is connected to the corresponding pixel electrode 105. 1 V, and the V region is connected to the corresponding signal wiring 110.
  • the gate wiring 109 is connected to the vertical drive circuits 106 L and 106 R, and the signal wiring 110 is connected to the horizontal drive circuit 107.
  • the level conversion circuit 108 converts the potential level of a clock signal or the like supplied from the outside and supplies it to the vertical drive circuits ⁇ 06 L and 106 R and the horizontal drive circuit 107.
  • the peripheral driver including these vertical drive circuit (VDRV) 106 L, 106 R, horizontal drive circuit (HDR V) 107 and level conversion circuit 108 is integrated in parallel with the pixel transistor. It is composed of peripheral transistors that are formed in an integrated manner.
  • the pixel transistor and the peripheral transistor according to the present embodiment are L
  • the TFT Thin Film Transistor
  • the average crystal grain size of the semiconductor thin film of the pixel transistor is different from the average crystal grain size of the semiconductor thin film of the peripheral transistor. Specifically, the average crystal grain size of the semiconductor thin film of the pixel transistor is smaller than the average crystal grain size of the semiconductor thin film of the peripheral transistor.
  • Polycrystalline silicon is mainly used for the semiconductor thin film. In this case, the average crystal grain size of the polycrystalline silicon forming the semiconductor thin film of the pixel transistor is controlled to 30 Onm or less, and the average crystal grain size of the polycrystalline silicon forming the semiconductor thin film of the peripheral transistor is controlled to 800 nm or more. I have. The thickness of polycrystalline silicon is controlled at 25-50.
  • FIG. 4 (A) is a diagram showing a cross-sectional structure of a pixel transistor (pixel TFT: PXL-TFT), and FIG. 4 (B) is a diagram showing a cross-sectional structure of a peripheral transistor (peripheral TFT: PRP-TFT). .
  • a first light-shielding film 113 is formed on a surface of a substrate 101.
  • a first interlayer insulating film 115 is formed on the substrate 101 and the first light-shielding film 113, and a polycrystalline silicon film 111 is formed on the first interlayer insulating film 115.
  • a gate electrode 112 is formed on the polycrystalline silicon film 111 via a gate insulating film 125.
  • the pixel TFT basically has a multilayer structure in which the polycrystalline silicon film 111 and the gate electrode 112 are stacked with the gate insulating film 125 interposed therebetween.
  • the pixel TFT is covered with a second interlayer insulating film 116, and a wiring 119 is formed thereon.
  • the wiring 119 includes a signal wiring, and is connected to the source region of the pixel TFT via a connection hole opened in the second interlayer insulating film 116.
  • This signal wiring 1 19 also serves as a second light shielding film.
  • the wiring 19 is covered with a third interlayer insulating film 7], and a third light-shielding film 114 is formed thereon.
  • the third light-shielding film 114 is covered with a fourth interlayer insulating film 118, and a transparent conductive film such as ITO is formed thereon.
  • the pixel electrode 120 is formed.
  • the pixel electrode 120 is electrically connected to the drain region of the pixel TFT via the third light-shielding film and the wiring 119.
  • a polycrystalline silicon film 111 is formed on a substrate 101 via a first interlayer green film 115.
  • a gate electrode 112 is formed thereon with a gate insulating film 125 interposed therebetween.
  • This structure is the basic structure of the peripheral TFT.
  • the peripheral TFT is covered with a second interlayer insulating film 116, and a wiring 119 is formed thereon.
  • the wirings 119 are covered with a third interlayer insulating film 117 and a fourth interlayer insulating film 118.
  • the peripheral TFT is formed in parallel with the pixel TFT, and has basically the same layer configuration. However, since the peripheral TFT does not require a high degree of light shielding unlike the pixel TFT, the first light shielding film 113 and the third light shielding film 114 are omitted.
  • the pixel TFT and the peripheral TFT shown in FIGS. 4A and 4B are basically manufactured simultaneously in parallel by a film forming process, an ion implantation process, and a recrystallization process.
  • a polycrystalline silicon film 111 is formed over the display portion and the drive portion of the substrate 101.
  • inactive ions that do not affect the electrical characteristics of the active layer are ion-implanted into the polycrystalline silicon film 111 to be converted into an amorphous silicon film.
  • Inactive ions that do not affect the electrical characteristics include, for example, Si + ions.
  • Si F 3 + ions can also be used.
  • recrystallization step a polycrystalline silicon film is obtained again by heating the amorphous silicon film.
  • the ion implantation step is performed, for example, so that the amount of ion implantation is different between the display unit and the driving unit, and thus the polycrystalline silicon film of the pixel TFT obtained in the recrystallization step.
  • the average crystal grain size of the polycrystalline silicon film # 1 of the peripheral TFT is made different from the average crystal grain size of the peripheral TFT.
  • the recrystallization step is performed by a solid phase growth method in which the substrate 1 is placed in a furnace set at a temperature of 600 ° C. or higher in a nitrogen atmosphere and subjected to a heat treatment for a predetermined time.
  • a laser annealing method in which a substrate is irradiated with laser light such as excimer laser light to perform heat treatment may be employed.
  • the ion implantation step is performed, for example, so that the display section has a smaller amount of ion implantation than the peripheral driving section, so that the average crystal grain size of the polycrystalline silicon film of the pixel TFT obtained in the recrystallization step is reduced. It should be smaller than the average crystal grain size of the polycrystalline silicon film of the peripheral transistor.
  • the recrystallization step is performed so that the average crystal grain size of the polycrystalline silicon film 11 of the pixel TFT is 300 or less and the average crystal grain size of the polycrystalline silicon film 11 of the peripheral TFT is 800 nm or more. Adjust to
  • FIG. 5 is a graph showing the relationship between the average grain size of polycrystalline silicon, the light leakage current of the pixel TFT, and the on-current of the peripheral TFT.
  • the horizontal axis represents the average grain size (grain size) GS of polycrystalline silicon
  • the left vertical axis represents the photo leak current ILK of the pixel TFT
  • the right vertical axis represents the pixel TFT.
  • the on-state current ION of the peripheral TFT is shown.
  • the curve indicated by L in the figure indicates the characteristics of the light leakage current of the pixel TFT with respect to the average grain size of polycrystalline silicon
  • the curve indicated by ⁇ indicates the on-current characteristics of the peripheral TFT with respect to the average grain size of polycrystalline silicon. Is shown.
  • the light is irradiated with an ultra-high pressure mercury lamp (for example, a UHP lamp (manufactured by Phi1iPS)) or a metal halide lamp, and the transistor is irradiated with about 3000 to 50001X.
  • an ultra-high pressure mercury lamp for example, a UHP lamp (manufactured by Phi1iPS)
  • a metal halide lamp for example, a metal halide lamp
  • the transistor is irradiated with about 3000 to 50001X.
  • a 5nm, 50% cut UV cut filter and an infrared (IR) cut filter were installed, and unnecessary light was measured under cutting conditions.
  • the photoreactive current of the pixel TFT increases.
  • the on-current of the peripheral TFT increases as the average grain size of polycrystalline silicon increases.
  • the average crystal grain size of the polycrystalline silicon of the pixel transistor and the polycrystalline silicon of the peripheral transistor are optimized and optimized.
  • control is performed before or after IpA.
  • Such a content forms an LCD panel having an active layer of pixel transistors corresponding to the grain size, and is used in actual commercial three-panel projectors or a commercial three-panel projector as shown in Figure 2.
  • the results were obtained by visually observing the image quality by projecting and irradiating on a screen in a dark room with an optical projection system close to the optical irradiation conditions.
  • the leak current of the pixel TFT can be sufficiently reduced to 2 PA or less even during light irradiation, preferably, ⁇ PA or less. Alternatively, it can be reduced to less.
  • a TFT using polycrystalline silicon having a small grain size as an active layer has a lower driving ability than a TFT using polycrystalline silicon having a large grain size as an active layer.
  • the peripheral TFT may be sufficiently shielded from light by a parting plate or the like due to the structure of the panel, and from the viewpoint of operating characteristics, the transistor characteristics of higher carrier mobility and higher on-current value than low light leakage current Is desired.
  • the desired operating characteristics are obtained by controlling the average grain size of the polycrystalline silicon of the peripheral TFT to 800 nm or more, where the on-current ION of the peripheral TFT starts to saturate, as shown in FIG. ing. Accordingly, a white light 5 XI 0 7 (1) to which can correspond to the amount of incident light to the phase equivalent, the L CD having both high light fastness and good image quality Obtainable.
  • FIG. 6 is a graph showing the relationship between the amount of implanted silicon ions and the average grain size of polycrystalline silicon after solid phase growth.
  • the horizontal axis represents the Si ion implantation amount (S i ⁇ i 0 n ⁇ AMT), and the vertical axis represents the grain size G SAG of the polycrystalline Si after solid phase growth.
  • the particle size of the multi-binding B 3 ⁇ 4 silicon after recrystallisation enough to increase the injection amount of the silicon ions has been expanding.
  • the average grain size of the polycrystalline silicon is approximately 1 0 0 nm.
  • the implantation amount of silicon ions becomes 1.2 ⁇ 10 15 atms / cm 2
  • the average crystal grain size of polycrystalline silicon reaches 100 ⁇ Onm, and depending on the conditions, it becomes about 2000 nm. In some cases.
  • the display unit is more effective than the drive unit.
  • the ion implantation process is performed so that the ion implantation amount is reduced, so that the average crystal grain size of the crystal silicon film of the pixel transistor obtained in the recrystallization process is reduced to the average crystal grain of the polycrystalline silicon film of the peripheral transistor. Controlled to be smaller than the diameter
  • pixel TFTs and peripheral TFTs are integrated and formed simultaneously and in parallel in both the pixel TFT forming region and the peripheral TFT forming region.
  • a first light-shielding film 13 made of a silicide film such as i or a metal film is formed with a thickness of, for example, 200 nm.
  • a first interlayer insulating film 115 made of SiC or the like is formed on the entire surface of the substrate 101 by a CVD method or the like.
  • a polycrystalline silicon film 111 serving as an active layer of the pixel transistor and the peripheral transistor is formed thereon by a CVD method.
  • the thickness of the polycrystalline silicon be adjusted between 20 and 80 nm.
  • the thickness of the polycrystalline silicon film 111 is 40 nn! It is set to ⁇ 45 nm.
  • an appropriate amount of electrically inactive impurities containing silicon as a component is ion-implanted into the polycrystalline silicon film 111 to obtain a homogeneous amorphous film.
  • L + which does not affect the energy level of the active layer of the TFT, is implanted as an inactive impurity by an ion implantation apparatus.
  • the injection amount at this time is adjusted so that a desired crystal grain size is obtained in the pixel transistor after the solid phase growth.
  • the ion implantation amount is set to 4 ⁇ 10 14 atms / cm 2 , and the average crystal grain size of the polycrystalline silicon film after the solid phase growth is adjusted to be about 100 nm.
  • the acceleration energy of S i + ions is set at 30 keV-50 keV.
  • the pixel transistor formation region is covered with a resist 121 or the like, and silicon is mainly formed only in the peripheral transistor formation region in the same manner as in the previous step.
  • An appropriate amount of electrically inactive impurities is ion-implanted.
  • the sum of the implantation amount at this time and the implantation amount in the previous step is adjusted so that a desired crystal grain size is obtained in the peripheral transistor after the solid phase growth.
  • the sum of the first injection amount and the second injection amount is about 1.2 ⁇ 10 15 at nis Z cm 2 , so that the polycrystalline silicon
  • the average crystal grain size of the film is set to exceed 100 nm.
  • the acceleration energy at this time is 30 keV to 50 keV, as in the first injection.
  • the implantation amount is made different by dividing the implantation of silicon ions into two stages.
  • scanning control may be performed so that the implantation amount is different between the pixel TFT formation region and the peripheral TFT formation region.
  • various measures can be adopted in order to make the implantation amount different between regions.
  • a polycrystalline silicon film can be obtained by subjecting the amorphous silicon film to solid-phase growth at about 600 T;
  • the substrate 101 is put into a furnace set at about 600 ° C. for 12 hours to perform a recrystallization treatment by solid phase growth.
  • the average grain size in the pixel transistor formation region was about 100 ⁇ ⁇ .
  • a polycrystalline silicon film 111 of about 100 nm could be obtained at the same time.
  • amorphous silicon may be recrystallized into polycrystalline silicon by annealing with laser light irradiation using an excimer laser light source or the like.
  • the polycrystalline silicon film 111 is patterned by photolithography and dry etching to the features of the element region of each transistor. Place the gate electrode 1 1 2 via the gate Zemmidorimaku 1 25 made of S i 0 2 thereon, fabricated the basic structure of the pixel transistor and the peripheral transistor. At this time, the thickness of the gate insulating film 125 is about 80 nm.
  • polycrystalline silicon or a silicide compound such as WSi is used for the gate electrode 112
  • a second interlayer Zemmidorimaku 1 1 6 made of S i 0 2 by C VD method it is formed to a thickness of, for example, 600 nm.
  • a contact hole for interlayer connection is formed on the second interlayer insulating film 116 by dry etching, and then a wiring 119 is formed.
  • the wiring 119 includes a second light shielding film also serving as a data wiring.
  • the wiring 119 is made of a single-layer or multi-layer film of a metal such as W, Al, Cu, Ti or a silicide compound having a light shielding property.
  • the thickness of the wiring 119 is generally about 400-80 O nm.
  • the wiring 119 is patterned by photolithography and dry etching as appropriate according to the design.
  • FIG. 9 (B) depositing a third interlayer Zemmidorimaku 1 1 7 consisting of S i 0 2 by plasma C VD method. Further, the surface of the third interlayer insulating film 117 is smoothed by CMP (chemical mechanical polishing) or the like. Here, a contact hole for interlayer connection is formed in the third interlayer insulating film 117 by dry etching, and then a third light-shielding layer made of a metal such as W, Ti, Cr, A1, or a silicide compound is formed. A film 114 is formed. The third light-shielding film 14 is formed so as to cover the pixel TFT, and has a thickness sufficient to shield light.
  • CMP chemical mechanical polishing
  • the thickness be 200 nm or more.
  • a pixel electrode 120 made of a transparent conductive film such as ITO is formed via the fourth interlayer insulating film 118.
  • the pixel TFT and the peripheral TFT are integrated and formed simultaneously on the green substrate 101, and the TFT substrate is completed.
  • the liquid crystal display device is completed by joining the TFT substrate and the counter substrate and injecting liquid crystal into the space between them.
  • the average crystal grain size of the semiconductor thin film of the pixel transistor and the average crystal grain size of the semiconductor thin film of the peripheral transistor are separately optimized. As a result, in a display device having the same aperture ratio or light-shielding structure as in the past, it has become possible to improve the image quality deterioration such as flicker, roughness, and reduced contrast due to light leakage in each step.
  • the allowable amount of incident light of LCD is expanded, and a brighter and smaller projector can be realized.
  • the present invention is not limited to this.
  • the thickness of the amorphous silicon layer in the pixel transistor and the peripheral transistor is changed.
  • a first light-shielding film 13 made of a silicide film such as WSi or a metal film is formed with a thickness of, for example, 200 nm.
  • a first interlayer insulating film 115 made of SiC or the like is formed on the entire surface of the substrate 101 by a CVD method or the like.
  • a polycrystalline silicon film 1] 1 serving as an active layer of the pixel transistor and the peripheral transistor is formed by a low pressure Si CVD method.
  • the thickness of the polycrystalline silicon is adjusted to, for example, 50 nm.
  • the temperature in the furnace is about 6 2 0 ° C, vacuum degree of 0. l T orr, S i H 4 is set to 1 5 0 sc cm * SJ o
  • the thickness of the polycrystalline silicon film 11 is set to 30 nm at the pixel transistor and the thickness of the peripheral transistor is maintained at 50 nm.
  • selective patterning is performed by, for example, photolithography and dry etching.
  • a parallel plate RIE device is used.
  • the RF power is set to 15 OW / cm 2
  • the degree of vacuum is set to 0.2 to 0.4 Pa
  • the flow rate is set to 18 Om 1 / min for C Li gas, and to 6 m 1 / min for C gas.
  • a suitable amount of electrically inactive impurities containing silicon as a main component is ion-implanted into the polycrystalline silicon film 111 to obtain a homogeneous film. Amorphous silicon film is obtained.
  • Si + is ion-implanted as an inert impurity which does not affect the energy level of the TFT active layer. I'm driving with a device. The injection amount at this time is adjusted so that a desired crystal grain size is obtained in the pixel transistor after the solid phase growth. In this case, for example, the ion implantation amount is set to 2 ⁇ 10 15 atms / cm 2, and the acceleration energy of Si + ions is set to 30 keV to 50 keV, preferably to 40 keV. Is done.
  • a polycrystalline silicon film can be obtained by performing solid phase growth on the amorphous silicon film by heat treatment.
  • the recrystallization treatment by solid-phase growth is performed by being introduced in an atmosphere of N 2 gas at a temperature of 600 ° C. for 24 hours.
  • the average crystal grain size after solid phase growth in the pixel TFT formation region was about 250 ⁇
  • the average crystal grain size after solid phase growth in the peripheral TFT formation region was about 1500 nm.
  • the polycrystalline silicon film 111 is patterned by photolithography and dry etching to form features of the element region of each transistor.
  • a gate electrode 112 is disposed thereon via a gate insulating film 125 made of SiC or the like to form a basic structure of a pixel transistor and a peripheral transistor. At this time, the thickness of the gate insulating film 125 is about 8 Onm.
  • the gate electrode 112 is made of polycrystalline silicon or a silicide compound such as WSi.o
  • a pixel transistor formation region is prevented from being incident on the pixel transistor.
  • a first light-shielding film 13 made of a silicide film such as WSi or a metal film is formed with a thickness of, for example, 200 nm.
  • a first interlayer insulating film 115 made of SiC or the like is formed on the entire surface of the substrate 101 by C It is formed by a VD method or the like.
  • the pixel transistor and the active layer of the peripheral transistor a- S i layer 1 1 1 a is formed by S i 2 H B-based pressure CVD method.
  • the thickness of the a-si film is adjusted to, for example, 20 nm.
  • the temperature in the furnace is set to about 425 ° C
  • the degree of vacuum is set to 1.2 Torr
  • the Si 2 He is set to 300 sccm o
  • the thickness of the a-Si film 1] la in the pixel transistor and the thickness of the peripheral transistor are kept at 20 nm, and for example, selectively by etching, for example.
  • a parallel plate RIE device is used.
  • the RF power is set to 15 OW / cm 2
  • the vacuum degree is set to 0.2 to 0.4 Pa
  • the CL 2 gas is set to 18 Om 1 / mi ii
  • the C gas is set to 6 m 1 / min. It is set.
  • the thickness of the a-si film is adjusted to, for example, 3 O nm. Therefore, the thickness of the a-si film 11b in the pixel TF.T forming region is, for example, 30 nm, and the thickness of the a-Si film 11b in the peripheral TFT forming region is 50 nm. Also in this case, for example, the temperature in the furnace is set to about 425 ° C., the degree of vacuum is set to 1.2 Torr, and S is He is set to 300 sccm.
  • a uniform amount of electrically inactive impurities mainly containing silicon are ion-implanted into the a—Si film 11 1]
  • a crystalline silicon film is obtained.
  • Si + is implanted by an ion implantation apparatus as L, an inert impurity which does not affect the energy level of the active layer of the TFT.
  • the injection amount at this time is adjusted so that a desired crystal grain size is obtained in the pixel transistor after the solid phase growth.
  • ion injection The input is set to 5 XI 0 13 atms / cm 2 and the acceleration energy of the S i + ions is
  • a polycrystalline silicon film can be obtained by performing solid phase growth on the amorphous silicon film by heat treatment.
  • the re-solidification B treatment by solid phase growth is performed by charging the mixture in an atmosphere of N 2 gas at a temperature of 600 ° C. for 10 to 30 hours, preferably for 24 hours.
  • the average crystal grain size after solid phase growth in the pixel TFT formation region was about 20 Onm
  • the average crystal grain size after solid phase growth in the peripheral TFT formation area was about 00 Onm.
  • nucleation occurs at the interface with the substrate from the inside of the film.
  • the interface between the first and second layers On the surface of a-Si film, or when two layers are grown, the interface between the first and second layers. There are many. In this case, it is considered that the effect of the interface is large and the average crystal grain size is small when the film thickness is reduced.
  • LPCVD low-pressure CVD
  • ion implantation of 1 ⁇ 10 12 to 10 15 at ms Zcm 2 can be performed on the a—Si film by LPC VD. This is to completely amorphize the small nuclei. In particular, it is effective in the case of two-layer growth. In this case, it is preferable to perform ion implantation of 1 ⁇ 10 13 atmsZcm 2 .
  • the polycrystalline silicon film 111 is patterned into the shape of the element region of each transistor by photolithography and dry etching. Place the gate electrode 1 12 through the gate Zemmidorimaku 125 made of S i 0 2 thereon, write no make the basic structure of the pixel transistor and the peripheral transistor. At this time, the thickness of the gate insulating film 125 is about 80 nm.
  • the gate electrode 112 is made of polycrystalline silicon or a silicide compound such as WSi. JP03 / 07208
  • the second manufacturing method it may be formed by an a-Si system
  • the third manufacturing method it may be formed by a polycrystalline Si system.
  • the process of forming the gate oxide film employs the LPCVD method of SiH *, the normal high-temperature (thermal) oxidation may of course be used.
  • the peripheral TFT formation region must be 80 nm in total, and the pixel TFT formation region should be about 5 Onm, so that it is necessary to convert it to polycrystalline Si and adjust the thickness of the oxide film.
  • the thickness of the oxide film in the peripheral TFT formation region is 50 nm
  • the thickness of the oxide film in the pixel TFT formation region is 50 nm
  • the remaining polycrystalline Si film is 55 nm in the peripheral TFT formation region
  • the pixel TFT is 25 nm in the formation area o
  • the average particle size of the active layer in the pixel TFT forming region was 150 nm to 200 nm, and the average particle size of the active layer in the peripheral TFT forming region was about 2,000 to 2500 nm.
  • the display device manufactured as described above can be used as a light valve of the projector shown in FIG. 2, that is, as a liquid crystal display panel, but it uses three transmissive liquid crystal display panels.
  • the present invention can be applied to a so-called three-plate type projector as shown in FIG. 14 for displaying a color image.
  • FIG. 14 is a diagram showing an example of the overall configuration of a three-panel projection device (projection display device) which is an application example of the display device (liquid crystal display panel) according to the present embodiment.
  • the projector 200 shown in FIG. 14 is of a so-called three-panel type in which color images are displayed using three transmissive liquid crystal display panels, and the liquid crystal display panels 225R, 225G, and 225B shown in FIG. Has the structure shown in (A) and (CB) in Fig. 3 and Fig. 4, respectively.
  • the projector includes a light source 211 for emitting light and a pair of first and second lensers.
  • the optical path (optical axis 210) is provided between the first and second lens arrays 21 and 21 and the optical path (optical axis 210) is substantially 9 A total reflection mirror 2 14 arranged so as to be bent by 0 degrees.
  • a plurality of micro lenses 2 12 M and 2 13 M are arranged two-dimensionally.
  • the first and second lens arrays 2 12 and 2 13 are for equalizing the illuminance distribution of light, and have a function of dividing incident light into a plurality of small light beams.
  • the light source 211 emits white light including red light, blue light, and green light required for color image display.
  • the light source 211 includes a light emitting body (not shown) that emits white light, and a concave mirror that reflects and condenses the light emitted from the light emitting body.
  • a luminous body for example, a halogen lamp, a metal halide lamp, a xenon lamp, or the like is used.
  • the concave mirror desirably has a shape with good light-collecting efficiency, and has a surface shape to be rotated, such as a spheroid / spindle parabolic mirror.
  • a PS combining element 2 15, a condenser lens 2 16, and a dichroic mirror 2 17 are arranged in this order on the light emission side of the second lens array 2 13.
  • the dike mouth mirror 217 separates the incident light into, for example, red light LR and other color lights.
  • the PS synthesizing element 2 15 is provided with a plurality of half-wave plates 2 15 A at positions corresponding to between the adjacent micro lenses 2 13 M in the second lens array 2 13.
  • the PS synthesizing element 215 has a function of separating incident light into P-polarized light and S-polarized light. Further, the PS combining element 215 emits one of the two polarized light beams from the PS combining element 215 while maintaining its polarization direction (for example, P-polarized light), It has the function of converting the other polarized light (for example, S-polarized light) into another polarized light component (P-polarized light component) by the action of the ⁇ Z 2 wave plate 2 15 A and emitting the same.
  • a total reflection mirror 218, a field lens 224R, and a liquid crystal display panel 225R are arranged in this order.
  • the total reflection mirror 218 reflects the red light LR separated by the dichroic mirror 217 toward the liquid crystal display panel 225R.
  • the liquid crystal display panel 225R spatially modulates the red light LR incident via the field lens 224R according to the image signal.
  • a dichroic mirror 219 is provided along the optical path of the other color light separated by the dichroic mirror 217.
  • the dichroic mirror 219 separates the incident light into, for example, green light LG and blue light LB.
  • a field lens 224 G and a liquid crystal display panel 225 G are sequentially arranged along the optical path of the green light LG separated by the dichroic mirror 219.
  • the liquid crystal display panel 225G spatially modulates the green light LG incident through the field lens 224G according to the image signal.
  • a relay lens 220, a total reflection mirror 221, a relay lens 222, a total reflection mirror 223, and a field lens 2 24B And a liquid crystal display panel 225B are arranged in this order.
  • the total reflection mirror 21 reflects the blue light LB incident through the relay lens 220 toward the total reflection mirror 223.
  • the total reflection mirror 223 reflects the blue light LB reflected by the total reflection mirror 221 and incident via the relay lens 222 toward the liquid crystal display panel 25B.
  • the liquid crystal display panel 225B spatially modulates the blue light LB reflected by the total reflection mirror 223 and incident via the field lens 224B according to the image signal.
  • a cross prism 226 having a function of synthesizing the three color lights LR, LG, and LB is disposed at a position where the optical paths of the red light LR, the blue light LG, and the blue light LB intersect.
  • a projection lens 227 for projecting the combined light emitted from the cross prism 226 toward the screen 228 is provided.
  • the cross prism 2 26 has three incident surfaces 226 R, 226 G, and 226 B, And two output surfaces 2 26 T.
  • the red light LR emitted from the liquid crystal display panel 225R enters the incident surface 226R.
  • the green light LG emitted from the liquid crystal display panel 222G is incident on the incident surface 222G.
  • the blue light LB emitted from the liquid crystal display panel 222B enters the incident surface 222B.
  • the cross prism 2 26 combines the three color lights incident on the incident surfaces 2 26 R, 2 26 G, and 2 26 B and emits the light from the exit surface 2 26 T.
  • the active layer of the pixel transistor that requires higher light resistance than high-speed driving has a low light sensitivity. Since crystalline or amorphous non-single-crystal silicon is used, the circuit characteristics are relatively resistant to malfunction due to light, and high-speed driving is required rather than light resistance. Since single-crystal silicon is used for the active layer of the driving transistor, Both light fastness and high-speed driving can be achieved, and the display quality of the projector can be improved.
  • the display device and the method of manufacturing the same according to the present invention provide a low light leakage property required for a pixel transistor by separately forming polycrystalline silicon in a pixel transistor and an active layer of a peripheral transistor. Since high mobility required for peripheral transistors can be achieved at the same time, it can be applied to a liquid crystal display device having a general aperture ratio or light shielding structure.

Abstract

　遮光構造に依存することなく、画素トランジスタの耐光性自体を高めことが可能な表示装置及びその製造方法において、画素トランジスタの活性層となる多結晶シリコン膜１１１の平均結晶粒径を比較的小さく制御することで、光リーク電流を抑制する。結晶粒径が小さい程結晶欠陥を多く含む。光照射によって励起したキャリアは欠陥準位によって速やかに補足され、光リーク電流の増大を抑制している。一方、周辺トランジスタを構成する多結晶シリコン膜１１１の平均結晶粒径は比較的大きくなるように制御されている。結晶粒径が拡大する程キャリアの移動度が増大し、周辺トランジスタの駆動能力が高くなる。画素トランジスタに比べ周辺トランジスタは画素のスキャニングや画像信号のサンプリングのため、高速動作を要求されるからである。

Description

明 糸田 書 表示装置及びその製造方法、 並びに投射型表示装置 技術分野
本発明は、 液晶表示装置 （L C D ) によって代表されるフラット型の表示装置 及びその製造方法、 並びに投射型表示装置に関する。 詳しくは、 アクティブマト リクス構成の画素アレイ部 （表示部） と周辺の駆動部が一体的に形成されたァク ティブマトリクス型の表示装置及びその製造方法、 並びに投射型表示装置に関す る。 更に具体的には、 表示部及び駆動部に含まれる薄膜トランジスタの構成に関 する。 背景技術
図 1は、 一般的なァクティブマトリクス型表示装置の全体構成を示す模式的な 斜視図である。
図 1に示すように、 この表示装置は表示パネル 1 0からなり、 一対のガラス基 板 1 1， 1 2と両者の間に保持された電気光学物質とを備えたフラッ ト構造を有 する。 電気光学物質としては、 例えば液晶〗 3が用いられる。
ガラス基板 1 1には、 表示部 1 4と周辺の駆動部とが集積化して形成されてい る。 ガラス基板 1 1に形成された駆動部は、 垂直駆動回路 1 5と水平駆動回路 1 6とを含む。 基板 1 1の一周緑部には、 外部接続用の端子部 1 7が形成されてい る。 端子部 1 7は配線 1 8を介して垂直駆動回路 1 5及び水平駆動回路 1 6に接 続されている。
表示部 1 4には、 画素電極 1 4 aとこれを駆動する薄膜トランジスタ （T F T ： Thin Fi lm Transistor) 1 4 bを含む画素回路がマトリクス状に形成されてい る。 そして、 画素回路のマトリクス配列に対して行毎にゲート配線 1 9 Gが形成 され、 列毎に信号配線 1 9 Sが形成されている。 両配線の交差部に各画素回路が 配置され、 T F T 1 4 bのゲート電極は対応するゲート配線 1 9 Gに接続され、 ドレイン領域は対応する画素電極 1 4 aに接続され、 ソース領域は対応する信号 配線 1 9 Sに接続されている。 ゲート配線 1 9 Gは垂直駆動回路 1 5に接続され 、 信号配線 1 9 Sは水平駆動回路 1 6に接続されている。
一方、 ガラス基板 1 1に対向するガラス基板 1 2の内表面には、 図示しないが 対向電極が形成されており、 この対向電極は各画素電極 1 4 aと対面配置してい る。 画素電極 1 4 aと対向電極と両者の間に保持された液晶 1 3とで個々の画素 が形成される。
T F T 1 4 bは、 上述したように、 各画素毎に対応して設けられており、 各画 素を点灯と消灯の間でスイッチングする。 本明細書では、 表示部 1 4に形成され た画素スイッチング用の T F Tを画素トランジスタと呼ぶ場合がある。 一方、 周 辺の垂直駆動回路 1 5及び水平駆動回路 1 6も画素トランジスタと同時並列的に 集積形成された T F T (薄膜トランジスタ） を含む。 以下この明細書では周辺の 駆動回路 1 5， 1 6を構成する T F Tを周辺トランジスタと呼ぶ場合がある。 画 素トランジスタ及び周辺トランジス夕はいずれも、 ゲート絶緑膜を介して多結晶 性の半導体薄膜 （例えば多結晶シリコン膜） とゲート電極を積層した T F T (薄 膜トランジスタからなる。
図 2は、 図 1に示した液晶表示パネル〗 0を応用した投射型表示装置 （以下、 プロジュクタ） の構成例を示す図である。
このプロジェクタ 2 0は、 図 2に示すように、 光源 2 1と、 一対の偏光板 2 2 ， 2 3に挟まれた透過型の液晶表示パネル 1 O Aと、 拡大投射光学系 2 4とを、 光軸に沿って順に配置した構造を有している。 ここで、 液晶表示パネル 1 O Aは 、 図 1に示したフラッ ト構成を有している。 光源 2 1は楕円反射鏠 2 5とその中 心に配置されたランプ 2 6とから構成されており、 高強度の照明光を液晶表示パ ネル 1 O Aの配置方向 （前方） に放射する。 光源 2 1の前面にはフィルタ 2 7が 配置されており、 照明光に含まれる不要な紫外光成分及び赤外光成分を吸収する
。 更にその前方には、 コンデンサレンズ 2 8が配置されており、 照明光を集光し て液晶表示パネル 1 O Aの光入射側全面に入射する。 液晶表示パネル 1 O Aの光 透過側 （前方） には、 拡大投射光学系 2 4が配置されており、 液晶表示パネル 1 O Aの表示部 1 4 Aにより形成される画像を前方に拡大投射する。 拡大投射され た画像はスクリーン 2 9上に映し出される。
液晶表示パネル 1 O Aは、 例えばノーマリホワイトモ一ドの表示部 1 4 Aと、 周辺の非表示部 2 1 2とに分かれている。 非表示部 1 4 Bは周辺の駆動回路など を含んでいる。 一対の偏光板 2 2， 2 3はその偏光軸が互いに直交配置されてい る。 液晶表示パネル 1 O Aの表示部 1 4 Aはツイスト配向した液 B¾を含んでおり 入射光に対して 9 0度の旋光能を有している。 一方、 一対の偏光板 2 2 , 2 3は クロスニコル配置されている。 従って、 入射側の偏光板 2 2を通過した直線偏光 は表示部 1 4 Aに含まれる液 B により 9 0度その偏光軸が回転し、 出射側の偏光 板 2 3を通過する。 従って、 ノーマリホワイ トモ一ドの表示が得られ、 スクリー ン 2 9上には拡大投射された画面が映し出される。
以上のように液 B表示装置 （L C D ) を応用したプロジュクシヨン表示装置 （ プロジェクタ） は、 大画面表示が容易に得られることなどから、 明るさの向上と ともに急速に普及している。
プロジュクタは、 強力な光源を有し、 ライ トバルブとなる L C Dによって画像 制御を行ない、 画像情報を拡大投影する装置であり、 L C Dには強力な光が入射 することになる。 プロジュクタに対する更なる画面輝度の向上ある 、は小型化へ の要求から、 L C Dに対する単位面積当りの入射光量は益々大きくなりつつある 状況である。
一方、 強力な入射光により光学系あるいは L C D内部において生ずる反射光な どが、 一部画素トランジスタの活性層に当たることにより、 画素トランジスタは 光励起によるリーク電流 （以下、 光リーク電流） を生じてしまう。 光リーク電流 の増大は、 フリツ力や画面のざらつきの原因となり、 画品位に致命的な欠陥をも たらす。
従来、 入射光量の増大に対応すべく、 画素トランジスタを上下から遮光するた めの遮光構造を形成していた。 画素トランジスタの入射側及び出射側を覆うよう な形で金属膜あるいはシリサイ ド膜を配置し、 その形伏や寸法を最適化すること によって、 画素トランジスタへの光を遮光し、 画品位の保持あるいは改善に努め てきた。
しかしながら、 遮光構造は必然的に画素の開口率を犠牲とすることから、 画面 の高輝度化の要求には相反することになる。 L C Dパネルの開口率向上の必要性 から、 すでに遮光面積を十分に確保することは困難となっている。 発明の開示
本発明の目的は、 遮光構造に依存することなく、 画素トランジスタの耐光性自 体を高めた、 すなわち、 画素の高開口率と画素トランジスタの高い耐光性を両立 させることが可能な表示装置及びその製造方法、 並びに投射型表示装置を握供す る とにめる。
上記目的を達成するために以下の手段を講じた。 すなわち、 本発明の第 1の観 点は、 表示部及び周辺の駆動部が一体的に形成された基板を備え、 前記表示部は 、 マトリクス状に配置された画素と、 これを点灯 消灯の間でスイッチングする 画素トランジスタとが集積的に形成されており、 前記駆動部は、 画素トランジス 夕のマトリクスを走査するための駆動回路を構成する周辺トランジスタが集積的 に形成されており、 前記画素トランジスタ及び周辺トランジスタは L、ずれもゲー ト絶緑膜を介して多結晶性の半導体薄膜とゲート電極を積層した薄膜トランジス 夕からなる表示装置であつて、 前記画素トランジスタの半導体薄膜の平均結晶粒 径と前記周辺トランジスタの半導体薄膜の平均結晶粒径とが異なることを特徴と する。 具体的には、 前記画素トランジスタの半導体薄膜の平均結晶粒径が、 前記周辺 トランジスタの半導体薄膜の平均結晶粒径よりも小さい。 また、 前記半導体薄膜 が多結晶シリコンである。 また、 前記画素トランジスタの半導体薄膜を構成する 多結晶シリコンの平均結晶粒径が 3 0 O n m以下で、 前記周辺トランジスタの半 導体薄膜を構成する多結品シリコンの平均結晶粒径が 8 0 0 n m以上である。 ま た、 前記多結晶シリコンの膜厚が 2 5 ~ 5 0 n mである。
また、 本発明の第 2の観点は、 表示部及び周辺の駆動部が一体的に形成された 基板を備え、 前記表示部は、 マトリクス状に配置された画素と、 これを点灯/消 灯の間でスイッチングする画素トランジスタとが集積的に形成されており、 前記 駆動部は、 画素トランジスタのマトリクスを走査するための駆動回路を構成する 周辺トランジスタが集積的に形成されており、 前記画素トランジスタ及び周辺ト ランジス夕は L、ずれも多結晶シリコン膜を活性層とする薄膜トランジスタからな る表示装置を製造するため、 前記基板の表示部及び駆動部に亘つて多結晶シリコ ン膜を形成する成膜工程と、 活性層としての電気的な特性に影響を及ぼさない不 活性なイオンを前記多結 B¾シリコン膜にイオン注入することにより一旦非晶質シ リコン膜に転換するイオン注入工程と、 この非晶質シリコン膜を加熱処理するこ とによつて再び多結晶シリコン膜を得る再結晶化工程とを含む表示装置の製造方 法であって、 前記イオン注入工程は、 前記表示部と駆動部とでイオン注入量が異 なるように行ない、 もって、 前記再結晶化工程で得られる前記画素トランジスタ の多結晶シリコン膜の平均結晶粒径と前記周辺トランジスタの多結晶シリコン膜 の平均結晶粒径とが異なるようにしたことを特徴とする。
好ましくは、 前記再結晶化工程は、 窒素雰囲気中にて 5 8 0 °C以上に設定され た炉に前記基板を投入して所定時間加熱処理を行なう固相成長法による。 或いは 、 前記再結晶化工程は、 レーザー光を前記基板に照射して加熱処理を行なうレー ザ一ァニール法による。 また、 前記イオン注入工程は、 前記表示部の方が前記駆 動部よりもイオン注入量が少なくなるように行ない、 もって、 前記再結晶化工程 で得られる前記画素トランジスタの多結晶シリコン膜の平均結晶粒径が前記周辺 トランジスタの多結晶シリコン膜の平均結晶粒径より小さくなるようにする。 ま た、 前記再結晶化工程は、 前記画素トランジスタの多結晶シリコン膜の平均結晶 粒径が 3 0 0 n m以下で、 前記周辺トランジスタの多結晶シリコン膜の平均結晶 粒径が 8 0 0 以上にする。 また、 前記成膜工程は、 膜厚が 2 5 ~ 5 0 n mの 範囲で前記多結晶シリコン膜を形成する。
また、 本発明の第 3の観点は、 表示部及び周辺の駆動部が一体的に形成された 基板を備え、 前記表示部は、 マトリクス状に配置された画素と、 これを点灯 Z消 灯の間でスィッチングする画素トランジスタとが集積的に形成されており、 前記 駆動部は、 画素トランジスタのマトリクスを走査するための駆動回路を構成する 周辺トランジスタが集積的に形成されており、 前記画素トランジスタ及び周辺ト ランジスタは 、ずれも多結晶シリコン膜を活性層とする薄膜トランジスタからな る表示装置を製造するため、 前記基板の表示部及び駆動部に亘つて単結晶シリコ ン膜または多結晶シリコン膜を形成する成膜工程と、 活性層としての多結晶シリ コン膜の電気的な特性に影響を及ぼさない不活性なイオンを前記多結 B¾シリコン 膜にイオン注入することにより一旦非晶質シリコン膜に転換するイオン注入工程 と、 この非晶質シリコン膜を加熱処理することによって再び多結晶シリコン膜を 得る再結晶化工程とを含む表示装置の製造方法であって、 前記成膜工程は、 前記 画素トランジスタの活性層を構成する多結晶シリコンの膜厚が、 前記周辺トラン ジスタの活性層を構成する多結晶シリコンの膜厚より薄くなるように成膜を行な い、 もって、 前記再結晶化工程で得られる前記画素トランジスタの多結晶シリコ ン膜の平均結晶粒径と前記周辺トランジスタの多結晶シリコン膜の平均結晶粒径 とが異なるようにした。
好適には、 前記成膜工程は、 前記基板の表示部及び駆動部に亘つて単結晶シリ コン膜または多結晶シリコン膜を第 1の厚さまで成膜する第 1の工程と、 前記基 板の表示部に成膜された単結晶シリコン膜または多結晶シリコン膜を第 2の厚さ まで選択的に除去する第 2の工程と、 を含む。 また、 好適には、 前記成膜工程は 、 前記基板の表示部及び駆動部に亘つて単結晶シリコン膜または多結晶シリコン 膜を所定の厚さまで成膜する第 1の工程と、 前記基板の表示部に成膜された単結 晶シリコン膜または多結晶シリコン膜を一旦除去する第 2の工程と、 前記基板の 表示部及び駆動部に亘つて単結晶シリコン膜または多結晶シリコン膜をさらに成 膜する第 3の工程と、 を含む。
また、 本発明の第 4の観点は、 光源による光を少なく とも一つの表示パネルに 照射して当該表示パネルにより形成される画像をスクリーンに投射する投射型表 示装置であって、 上記表示パネルは、 表示部及び周辺の駆動部が一体的に形成さ れた基板を備え、 前記表示部は、 マトリクス状に配置された画素と、 これを点灯 /消灯の間でスィツチングする画素トランジスタとが集積的に形成されており、 前記駆動部は、 画素トランジスタのマトリクスを走査するための駆動回路を構成 する周辺トランジスタが集積的に形成されており、 前記画素トランジスタ及び周 辺トランジスタは 、ずれもゲート絶緑膜を介して多結晶性の半導体薄膜とゲート 電極を積層した薄膜トランジスタからなる表示装置であつて、 前記画素卜ランジ スタの半導体薄膜の平均結晶粒径と前記周辺トランジスタの半導体薄膜の平均結 晶粒径とが異なる。
本発明によれば、 画素トランジスタの多結晶シリコン膜と周辺駆動回路のトラ ンジスタの多結晶シリコン膜の結 B粒径をそれぞれ最適化することによって、 画 素トランジスタの耐光性が各段に改善できるとともに、 周辺トランジスタの電気 特性も良好に維持可能である。 具体的には、 画素トランジスタの活性層となる多 結晶シリコン膜の平均結晶粒径を比較的小さく制御することで、 光リーク電流を 抑制できる。 結晶粒径が小さい程結晶欠陥を多く含む。 光照射によって励起した キヤリアは欠陥準位によって速やかに捕捉され、 結果的にトランジスタのオフ抵 抗が増加し、 光リーク電流の増大を抑制しているものと考えられる。 一方、 周辺 トランジスタを構成する多結晶シリコン膜の平均結晶粒径は比較的大きくなるよ うに制御されている。 結晶粒径が拡大する程キャリアの移動度が増大し、 周辺ト ランジス夕の駆動能力が高くなる。 画素トランジスタに比べ周辺トランジスタは 画素のスキャニングや画像信号のサンプリングのため、 高速動作を要求される。 本発明では、 周辺トランジスタの駆動能力を確保して、 画品位を維持している。
図面の簡単な説明
図 1は、 一般的なァクティプマトリクス型表示装置の全体構成を示す模式的な 斜視図である。
図 2は、 図 1に示した液 B¾表示パネルを応用したプロジェクタの構成例を示す 図である。
図 3は本発明に係る表示装置の一実施形態を示す模式図であって、 図 3 (A) は表示パネルに形成される表示部及び駆動部の配置構成を示し、 図 3 (B) はた とえば図 3 (A) の B— B線に沿って切断した表示パネルの断面構造を示してい る 0
図 4 (A) は画素トランジスタ （画素 TFT： PXL-TFT)の断面構造を 示す図であり、 図 4 (B) は周辺トランジスタ （周辺 TFT： PRP-TFT) ) の断面構造を示す図である。
図 5は、 多結晶シリコンの平均粒径と、 画素 TFTの光リーク電流と周辺 TF Tのオン電流との関係を示すグラフである。
図 6はシリコンイオンの注入量と固相成長後の多結晶シリコンの平均粒径との 関係を示すグラフである。
図 7 (A) , (D) は本発明に係る表示装置の第 1の製造方法を示す工程図で ある O
図 8 (A)， (B) は本発明に係る表示装置の第 1の製造方法を示す工程図で ある o 図 9 (A)， （B) は本発明に係る表示装置の第 1の製造方法を示す工程図で ある o
図 1 0 (A)， (B) は本発明に係る表示装置の第 2の製造方法を示す工程図 である。
図 1 〗 （A)， CB) は本発明に係る表示装置の第 2の製造方法を示す工程図 である。
図 1 2 (A) ~ (C) は本発明に係る表示装置の第 3の製造方法を示す工程図 である。
図 13 (A)， （B) は本発明に係る表示装置の第 3の製造方法を示す工程図 である。
図 14は、 本実施形態に係る液晶表示パネルを適用した 3板方式プロジュク夕 (投射型表示装置） の全体構成の一例を示す図である。 発明を実施するための最良の形態
以下、 図面に関連付けて本発明の実施の形態を詳細に説明する。
図 3は本発明に係る表示装置の一実施形態を示す模式図であって、 図 3 (A) は表示パネルに形成される表示部及び駆動部の配置構成を示し、 図 3 (B) はた とえば図 3 (A) の B— B線に沿って切断した表示パネルの断面構造を示してい る。
表示パネル 1 00は、 図に示すように、 一対のガラス基板 1 01， 1 02をシ ール材 3で接合したフラッ ト構造を有している。 一対のガラス基板 1 01 1, 1 02の間隙には、 電気光学物質としてたとえば液晶 1 04が充塡されている。 場 合によっては、 液晶に代えて他の電気光学物質を用いることができる。 ガラス基 板 1 01の表面には、 図 3 CA) に示すように、 表示部や周辺の駆動部が一体的 に形成されている。 これに対向するガラス基板 1 02の内表面には対向電極が形 成されている。 このようなフラツ トパネル型のアクティブマトリクス表示装置は 、 基本的に図 1に示した構造と同様の構造を有し、 例えば図 2に示したプロジュ クタのライ トバルブ、 すなわち液晶表示パネル 1 OAとして用いられる。
本表示装置においては、 図 1 (A) に示すように、 ガラス基板 1 0 1には、 表 示部 （DSP) 1 05及び周辺の駆動部が一体的に形成されている。 周辺の駆動 部は、 表示部 1 0 5の画素トランジスタのマトリクスを走査するため、 左お一対 の垂直駆動回路 （VDRV) 1 0 6 L, 1 0 6 Rや水平駆動回路 （HDRV) 1 0 7とレベル変換回路 1 0 8を含んでおり、 表示部 1 0 5を取り囲むように配置 されている。
表示部 1 0 5は、 マトリクス状に配置された画素回路と、 これを点灯/消灯の 間でスィツチングする画素トランジスタとが集積化されて形成されている。 たと えば図 1を参照して説明すると、 表示部 1 0 5には、 画素電極 1 0 5 1 aとこれ を駆動する TFT (薄膜トランジスタ） 1 0 5 1 bを含む画素回路 1 0 5 1がマ トリクス状に形成されている。 そして、 画素回路 1 0 5 1のマトリクス配列に対 して行毎にゲート配線 1 0 9が形成され、 列毎に信号配線 1 1 0が形成されてい る。 両配線の交差部に各画素回路 1 0 5 1が配置され、 TFT 1 0 5 1 bのゲー ト電極は対応するゲート配線 1 0 9に接続され、 ドレイン領域は対応する画素電 極 1 0 5 1 aに接続され、 V ス領域は対応する信号配線 1 1 0に接続されてい る。 ゲート配線 1 0 9は垂直駆動回路 1 0 6 L， 1 0 6 Rに接続され、 信号配線 1 1 0は水平駆動回路 1 0 7に接続されている。
なお、 レベル変換回路 1 0 8は、 外部から供給されるクロック信号などの電位 レベルを変換して、 垂直駆動回路〗 0 6 L， 1 0 6 Rや水平駆動回路 1 0 7に供 給する。
これら垂直駆動回路 （VDRV) 1 0 6 L, 1 0 6 R、 水平駆動回路 （HDR V) 1 0 7及びレベル変換回路 1 0 8を含む周辺駆動部は、 画素トランジスタと 同時並列的にに集積化して形成された周辺トランジスタで構成されている。 本実 施形態に係る画素トランジスタ及び周辺トランジスタは、 L、ずれもゲ ^卜絶緑膜 を介して多結晶性の半導体薄膜とゲート電極を積層した T FT (薄膜トランジス 夕） 力、らなる。
本発明の特徴事項として、 画素トランジスタの半導体薄膜の平均結晶粒径と周 辺トランジスタの半導体薄膜の平均結晶粒径とが異なっている。 具体的には、 画 素トランジスタの半導体薄膜の平均結晶粒径が、 周辺トランジスタの半導体薄膜 の平均結晶粒径よりも小さい。 半導体薄膜は多結晶シリコンが主に用いられる。 この場合、 画素トランジスタの半導体薄膜を構成する多結晶シリコンの平均結晶 粒径が 30 Onm以下で、 周辺トランジスタの半導体薄膜を構成する多結晶シリ コンの平均結晶粒径が 800 nm以上に制御されている。 多結晶シリコンの膜厚 は 25〜50 に制御されている。
図 4 (A) は画素トランジスタ （画素 TFT： PXL-TFT) の断面構造を 示す図であり、 図 4 (B) は周辺トランジスタ （周辺 TFT： PRP-TFT) ) の断面構造を示す図である。
画素トランジスタにおいては、 図 4 (A) に示すように、 基板 1 01の表面に 第 1遮光膜 1 13が形成されている。 基板 1 01および第 1遮光膜 1 13上には 第 1層間絶緑膜 1 1 5が形成され、 第 1層間絶緑膜 1 15上に多結晶シリコン膜 1 1 1が形成されている。 多結晶シリコン膜 1 1 1上にはゲート絶緑膜 1 25を 介してゲート電極 1 1 2が形成されている。
このように、 画素 T FTは、 基本的にゲート絶緑膜 1 25を介して多結晶シリ コン膜 1 1 1とゲート電極 1 1 2を重ねた積層構造を有している。 画素 TFTは 、 第 2層間絶緑膜 1 1 6で被覆されており、 その上に配線 1 1 9が形成されてい る。 配線 1 1 9は信号配線を含んでおり、 第 2層間絶緑膜 1 1 6に開口したコン 夕ク トホールを介して画素 TFTのソース領域に接続している。 この信号配線 1 1 9は第 2遮光膜を兼ねている。 配線】 1 9は第 3層間絶緑膜】 】 7により被覆 されており、 その上に第 3遮光膜 1 14が形成されている。 第 3遮光膜 1 14は 第 4層間絶緑膜 1 1 8により被覆されており、 その上に I TOなどの透明導電膜 からなる画素電極 1 20が形成されている。 画素電極 1 20は第 3遮光膜及び配 線 1 1 9を介して画素 T FTのドレイン領域に電気接続している。
周辺 TFTにおいては、 図 4 (B) に示すように、 基板 1 0 1の上には第 1層 間絶緑膜 1 15を介して多結晶シリコン膜 1 1 1が形成されている。 その上には ゲート絶緑膜 1 25を介してゲート電極 1 1 2が形成されている。 この構造が、 周辺 TFTの基本構造である。 周辺 TFTは、 第 2層間絶緑膜 1 1 6により被覆 されており、 その上に配線 1 1 9が形成されている。 配線 1 1 9は第 3層間絶緑 膜 1 1 7及び第 4層間絶緑膜 1 1 8により被覆されている。
周辺 TFTは、 画素 TFTと同時並列的に形成され、 基本的には同一の層構成 となっている。 但し、 周辺 TFTは画素 TFTと異なり高度の遮光を要しないた め、 第 1遮光膜 1 1 3と第 3遮光膜 1 14が省かれている。
図 4 (A) 及び （B) に示した画素 TFT及び周辺 TFTは、 基本的に成膜ェ 程とイオン注入工程と再結晶化工程とにより同時並列的に作製される。
成膜工程では、 基板 1 0 1の表示部及び駆動部に亘つて多結晶シリコン膜 1 1 1を形成する。 イオン注入工程では、 活性層としての電気的な特性に影響を及ぼ さない不活性なイオンを多結晶シリコン膜 1 1 1にイオン注入することにより、 一旦非晶質シリコン膜に転換する。 電気的な特性に影響を及ぼさない不活性なィ オンとしては、 例えば S i+イオンが挙げられる。 その他、 S i F3 +イオンも使 用可能である。 再結晶化工程では、 非晶質シリコン膜を加熱処理することによつ て再び多結晶シリコン膜を得ている。
本発明の特徴事項として、 イオン注入工程は、 たとえば表示部と駆動部とでィ ォン注入量が異なるように行ない、 以って再結晶化工程で得られる画素 TFTの 多結晶シリコン膜 1 1の平均結晶粒径と周辺 TFTの多結晶シリコン膜〗 1の平 均結晶粒径とが異なるようにしている。
再結晶化工程は、 窒素雰囲気中にて 600°C以上に設定された炉に基板 1を投 入して所定時間加熱処理を行なう固相成長法による。 あるいは、 再結晶化工程は 、 エキシマレーザー光などのレーザ 光を基板に照射して加熱処理を行なうレー ザーァニール法を採用してもよい。
ィオン注入工程は、 たとえば表示部の方が周辺駆動部よりもィオン注入量が少 なくなるように行ない、 以って再結晶化工程で得られる画素 T F Tの多結晶シリ コン膜の平均結晶粒径が周辺トランジスタの多結晶シリコン膜の平均結晶粒径よ り小さくなるようにする。 好ましくは、 再結晶化工程は、 画素 TFTの多結晶シ リコン膜 1 1の平均結晶粒径が 300 以下で、 周辺 TFTの多結晶シリコン 膜 1 1の平均結晶粒径が 800 nm以上となるように調整する。
図 5は、 多結晶シリコンの平均粒径と、 画素 TFTの光リーク電流と周辺 TF Tのオン電流との関係を示すグラフである。 図 5において、 横軸が多結晶シリコ ンの平均粒径 (グレインサイズ) GSを、 図中の左側の縦軸が画素 TFTの光リ ーク電流 I LKを、 図中の右側の縦軸が周辺 TF Tのオン電流 I ONをそれぞれ表し ている。 また、 図中 Lで示す曲線が多結晶シリコンの平均粒径に対する画素 TF Tの光リーク電流の特性を、 ◦で示す曲線が多結晶シリコンの平均粒径に対する 周辺 T FTのオン電流の特性を示している。 なお、 測定は、 画素 T FT及び周辺 T FTのゲート ·ソース間電圧 Vg s=— 6V、 ドレイン ' ソース間電圧 Vd s = 10Vとし光照射下で行なった。 この場合、 光照射は、 超高圧水銀ランプ （例 えば、 UHPランプ （Ph i 1 i P s社製） 若しくはメタルハライ ドランプで、 トランジスタ上に約 3000〜50001 X照射する。 この際、 ランプには 42 5nm、 50%カツ ト紫外線カツトフィル夕、 及び、 赤外線 ( I R) カッ トフィ ル夕を設置し、 不要光はカツ トする条件で測定している。
図 5に示すように、 多結晶シリコンの平均粒径が大きくなる程画素 T FTの光 リ ク電流も大きくなつている。 また、 周辺 TFTのオン電流は多結晶シリコン の平均粒径が大きくなる程増加している。 これらの関係に基づいて、 本実施形態 では画素トランジスタの多結晶シリコンと周辺トランジスタの多結晶シリコンの 平均結晶粒径を巽ならせ、 それぞれ最適化している。 実験により多結 B¾シリコンの粒径を小さくすることによって、 光照射時のリ一 ク電流を抑制できることが確認されている。 光学系内での反射や L C D内部での 多重反射あるいは回折などにより、 逮光となった入射光の一部が、 画素 TFTの チャネル部に当たり易くなる。 これにより、 画素トランジスタの光リーク電流が 増大し、 画品位に悪影響を及ぼす。 画品位を維持するため、 光照射時のリ ク電 流は、 例えば 60Hzのリフレッシュレートにてフレーム画像情報を表示部に書 き込む LCDの場合、 2 p A以下に制御する必要がある。 好ましくは、 I pA前 後、 あるいはそれ以下に制御する。
このような内容は、 そのグレインサイズに相当する画素トランジスタの活性層 を持つ LCDパネルを形成し、 市販されている 3板式プロジェクタの実機、 ある いは、 図 2に示すような、 市販 3板式プロジュクタ光学照射条件に近い光学投影 系で、 暗室内でスクリーン上に投影照射して画質を目視観察した結果を求めたも のである。
したがって、 図 5のグラフに示すように、 多結晶シリコンの粒径を 300 nm 以下に制御することによって、 光照射時でも十分に画素 T F Tのリーク電流を 2 PA以下、 好ましくは、 〗 PA前後、 あるいはそれ以下に抑制することが可能で ある。
一方、 粒径の小さい多結晶シリコンを活性層とする T FTは、 粒径の大きな多 結晶シリコンを活性層とする TFTより、 駆動能力が低下する。 周辺 TFTはパ ネルの構造上見切り板などによつて十分に遮光されていることもあり、 動作特性 上からは低い光リーク電流よりも、 キヤリァの移動度が高くオン電流値の大きな トランジスタ特性が望まれている。
そこで、 本実施形態では、 周辺 TFTの多結晶シリコンの平均粒径を、 図 5に 示すように、 周辺 TFTのオン電流 IONが飽和し始める 800 nm以上に制御し て、 所望の動作特性を得ている。 これにより、 白色光で 5 X I 07 ( 1 ) に相 当する入射光量に対応可能な、 高い耐光性と良好な画品位を併せ持った L CDを 得ることができる。
図 6はシリコンイオンの注入量と固相成長後の多結晶シリコンの平均粒径との 関係を示すグラフである。 図 6において、 横軸が S iイオン注入量 （S i · i 0 n · AMT)を、 縦軸が固相成長後の多結晶 S iの粒径 G SAGをそれぞれ表して いる。
図から明らかなように、 シリコンイオンの注入量が増す程再結晶化後の多結 B¾ シリコンの粒径が拡大している。 例えば、 シリコンイオン注入量が 4. 0 1 0 14a tmsZcm2の場合、 多結晶シリコンの平均粒径は 1 0 0 nm程度である 。 これに対し、 シリコンイオンの注入量が 1. 2 X 1 015a tms/cm2にな ると、 多結晶シリコンの平均結晶粒径は 1 O O Onmに達し、 条件によっては 2 000 nm程度に至る場合もある。
シリコンイオンを注入すると、 成膜時の多結晶構造が破壊され、 一旦非晶質構 造になる。 その際、 後工程の再結晶化の際の核となる部分も残される。 シリコン イオンの注入量が少ないと核として残される部分が多くなる。 従って、 後工程で 再結晶化処理を行なった場合、 個々の核の周りで結晶成長が始まり、 比較的短時 間で結晶粒同士が境界で接するようになり、 個々の結晶粒径自体は小さい段階に 止まる。 一方、 シリコンイオンの注入量を増やしてより非晶質状態に近づけると 残された核の密度が下がる。 その結果、 後工程の再結晶化処理では個々の核の周 りに結晶が十分に成長できるようになり、 比較的大きな粒径が得られる。 但し、 シリコンイオンを過剰に注入すると完全に非晶質化し、 核が残らない状態となる 本実施形態は、 この現象を利用し、 第 1の方法として、 表示部の方が駆動部よ りもイオン注入量が少なくなるようにイオン注入工程を行ない、 以って再結晶化 工程で得られる画素トランジスタの結晶シリコン膜の平均結晶粒径が、 周辺トラ ンジス夕の多結晶シリコン膜の平均結晶粒径より小さくなるように制御している 以下、 図 7〜図 9の （A)， CB)を参照して、 本発明に係る表示装置の製造 方法の実施形態を詳細に説明する。 尚、 図 7〜図 9の （A)， (B) に示したェ 程図で、 図中、 左側の部分が画素 T FT形成領域を表わし、 右側が周辺 T FT形 成領域を表わしている。 本実施形態においては、 これら画素 T FT形成領域及び 周辺 T F T形成領域の両領域に対し同時並列的に画素 T F T及び周辺 T F Tを集 積形成していく。
まず、 図 7 (A) に示すように、 合成石英などの透明絶緑基板 101上に、 画 素トランジスタ形成領域においては裏面からの戾り光が画素トランジスタに入射 することを防ぐ目的で、 WS iなどのシリサイド膜あるいは金属膜などからなる 第 1遮光膜 13を、 例えば 200 nmの厚みで形成する。
この後、 S i C などからなる第 1層間絶緑膜 115を基板 101の全面に C VD法などで形成する。 その上に、 画素トランジスタ及び周辺トランジスタの活 性層となる多結晶シリコン膜 1 1 1を CVD法により形成する。 このとき、 多結 晶シリコンの膜厚は 20〜80 nmの間に調整されることが望ましい。 本実施形 態では、 多結晶シリコン膜 1 1 1の厚みを 40 nn！〜 45 nmに設定している。 次に、 図 7 (B) に示すように、 多結晶シリコン膜 1 1 1に、 シリコンをま成 分とする電気的に不活性な不純物を適量だけイオン注入することにより、 均質な 非晶質シリコン膜を得る。 本実施形態では、 TFTの活性層のエネルギー準位に 影響を及ぼさな L、不活性な不純物として S i+をイオンインプランテーション装 置で打ち込んでいる。 このときの注入量は、 固相成長後に画素トランジスタにお いて所望の結晶粒径が得られるように調整している。 本実施形態では、 イオン注 入量を 4 X 1014a tms/cm2として、 固相成長後の多結晶シリコン膜の平 均結晶粒径が 100 nm程度となるように調整している。 尚、 S i+イオンの加 速エネルギーは 30 k e V-50 k e Vに設定している。
続いて、 図 8 (A) に示すように画素トランジスタ形成領域をレジスト 121 などで被覆し、 周辺トランジスタ形成領域にのみ前工程と同様にシリコンを主成 分とする電気的に不活性な不純物を適量ィオン注入する。 このときの注入量と前 工程での注入量との和が、 固相成長後に周辺トランジスタにおいて所望の結晶粒 径が得られるように調整される。 本実施形態では、 一回目の注入量と二回目の注 入量との和が 1 . 2 X 1 0 1 5 a t ni s Z c m2程度となるようにして、 固相成長 後の多結晶シリコン膜の平均結晶粒径が 1 0 0 0 n mを超えるようにしている。 このときの加速エネルギーは、 一回目の注入と同様に 3 0 k e V~ 5 0 k e Vで ある。 このように、 本実施形態では画素 T F T形成領域にのみ選択的にレジスト を形成する一方、 シリコンイオンの打ち込みを二段階に分けることで、 注入量を 異ならせるようにしている。
これに代えて、 イオンインブランテーション装置で基板全面をスキャンしなが らイオン注入を行なう際、 画素 T F T形成領域と周辺 T F T形成領域とで注入量 を異ならせるようにスキャニング制御を行なってもよい。 あるいは、 あらかじめ 画素 T F T形成領域にのみ薄く酸化膜を形成した後、 基板全面に対して同一条件 でイオン注入を行なうことも考えられる。 この場合、 画素 T F T形成領域に照射 されたシリコンイオンは一部が酸化膜に捕捉されるため、 実質的な注入量は周辺 T F T形成領域に比べ低くなる。 このように、 本発明は領域間で注入量を異なら せるため、 種々の方策を採用することが可能である。
続いて、 レジスト 1 2 1を剝離後、 非晶質シリコン膜に 6 0 0 T；〜 6 5 0で程 度の熱処理による固相成長を行なうことによって、 多結晶シリコン膜を得ること ができる。 本実施例では、 6 0 0 °C程度に設定された炉に基板〗 0 1を 1 2時間 投入することで、 固相成長による再結晶化処理を行なっている。 この結果、 画素 トランジスタ形成領域では平均的な粒径が 1 0 0 η ιιι程度になった。 一方、 周辺 トランジスタ形成領域では 1 0 0 0 n m程度の多結晶シリコン膜 1 1 1を同時に 得ることができた。 尚、 場合によっては固相成長法に代え、 エキシマレーザー光 源などを用いたレーザー光照射によるァニールで、 非晶質シリコンを多結晶シリ コンに再結晶化してもよい。 続いて、 図 8 (B) に示すように、 多結晶シリコン膜 1 1 1をフォ トリソグラ フィ及びドライエツチング法で各トランジスタの素子領域の形伏にパタニングす る。 その上に S i 02などからなるゲート絶緑膜 1 25を介してゲート電極 1 1 2を配置し、 画素トランジスタ及び周辺トランジスタの基本的な構造を作り込む 。 この時、 ゲート絶縁膜 1 25の膜厚は 80 nm程度である。 また、 ゲート電極 1 1 2は多結晶シリコンあるいは WS iなどのシリサイ ド化合物などが用いられ る。
続いて、 図 9 (A) に示すように、 S i 02などからなる第 2層間絶緑膜 1 1 6を C VD法により、 例えば 600 nmの厚みで形成する。 この第 2層間絶緑膜 1 1 6に対し、 層間接続のためのコンタクトホールをドライエッチング法により 形成した上で、 配線 1 1 9を形成する。 画素 T FTの側では、 配線 1 1 9はデー 夕配線を兼ねた第 2遮光膜を含んでいる。 このため、 配線 1 1 9は遮光性を備え た W、 A l、 Cu、 T iなどの金属あるいはシリサイ ド化合物の単層もしくは多 層膜からなる。 配線 1 1 9の膜厚は一般的に 400- 80 O nm程度である。 配 線 1 1 9は、 適宜設計に応じてフォ トリソグラフィ及びドライエッチングにより パタニングされている。
最後に、 図 9 (B) に示すように、 プラズマ C VD法などにより S i 02から なる第 3層間絶緑膜 1 1 7を堆積する。 更に CMP法 （化学機械研磨法） などに より第 3層間絶緑膜 1 1 7の表面を平滑化する。 ここで第 3層間絶緑膜 1 1 7に 層間接続のためのコンタク トホールをドライエッチング法により形成した後、 W ， T i， Cr, A 1などの金属あるいはシリサイ ド化合物などからなる第 3遮光 膜 1 14を形成する。 この第 3遮光膜 14は画素 TFTを覆うように形成され、 その膜厚は遮光するに十分な値を有している。 例えば、 T iからなる第 3遮光膜 1 14の場合には、 200 nm以上の膜厚とすることが望ましい。 gに第 4層間 絶緑膜 1 1 8を介して I TOなどの透明導電膜などからなる画素電極 1 20を形 成する。 以上により、 絶緑基板 1 0 1の上に画素 T F Tと周辺 T F Tが同時に集積形成 され、 T F T基板が完成する。 尚、 この後図示しないが、 T F T基板と対向基板 を接合し、 両者の間隔に液晶を注入することによって液晶表示装置が完成する。 以上説明したように、 本実施形態によれば、 画素トランジスタの半導体薄膜の 平均結晶粒径と周辺トランジスタの半導体薄膜の平均結晶粒径をそれぞれ別個に 最適化している。 これにより、 従来と同じ開口率あるいは遮光構造を有する表示 装置において、 光リークに起因するフリッカ、 ざらつき、 コントラスト低下とい つた画品位の低下を各段に改善することが可能になつた。
また、 このような表示装置をプロジェクタに適用することで、 L C Dの入射光 の許容量が拡大し、 より明るく小型のプロジェクタを実現することができる。 ま た、 開口率を損なうことなく耐光性の改善を図ることが可能である。
画素トランジスタと周辺トランジスタの活性層における多結晶シリコンを作り 分けることによって、 画素トランジスタに求められる低光リーク性と、 周辺トラ ンジス夕に求められる髙移動度を両立させることができる。 本発明により、 領域 的に粒径の巽なる多結晶シリコン膜を有する T F T基板を均質に且つ大量に製造 することができる。
なお、 上述した実施形態において、 画素トランジスタの半導体薄膜 （活性層） の平均結晶粒径と周辺トランジスタの活性層 （半導体薄膜） の平均結晶粒径をそ れぞれ別個に最適化する方法として、 S iイオンの注入量が異なるように行う方 法を例に説明したが、 本発明はこれに限定されるものではない。 たとえば画素ト ランジス夕と周辺トランジスタの活性層 （半導体薄膜） の平均結晶粒径をそれぞ れ別個に最適化する方法として、 画素トランジスタと周辺トランジスタにおける 非晶質シリコン層の厚さを変えておき、 S iを固相成長させる第 2の製造方法、 あるいは、 アモルファスシリコン （a— S i ) から固相成長させる第 3の製造方 法を採用することができる。
以下に、 第 2の製造方法と第 3の製造方法について図面に関連付けて説明する 。 尚、 以下の説明では、 理解を容易にするために図 7〜図 9の （A) ， (B) と 同一構成部分につ t、ては同一符号を用いる。
まず、 図 1 0及び図 1 1の （A) ， （B) に関連付けて第 2の製造方法につい て説明する。
まず、 図 1 0 (A) に示すように、 合成石英などの透明絶緑基板 1 0 〗上に、 画素トランジスタ形成領域においては裏面からの戻り光が画素トランジスタに入 射することを防ぐ目的で、 WS iなどのシリサイ ド膜あるいは金属膜などからな る第 1遮光膜 1 3を、 例えば 20 0 nmの厚みで形成する。
この後、 S i C などからなる第 1層間絶緑膜 1 1 5を基板 1 0 1の全面に C VD法などで形成する。
その上に、 画素トランジスタ及び周辺トランジスタの活性層となる多結晶シリ コン膜 1 】 1を S i Ha 系の減圧 CVD法により形成する。 このとき、 多結晶シ リコンの膜厚はたとえば 5 0 nmに調整される。 この場合、 たとえば炉中の温度 は約 6 2 0° C、 真空度は 0. l T o r r、 S i H4 は 1 5 0 s c cmに設定さ れ *SJ o
次に、 図 1 0 (B) に示すように、 多結晶シリコン膜 1 1 1の膜厚を、 画素ト ランジス夕における厚さが 30 nmとなり、 周辺トランジスタの厚さは 50 nm に保持するように、 たとえばフォ トリソグラフィ及びドライエッチング法により 選択的にパターニングする。 たとえば平行平板型 R I E装置を用いる。 この場合 、 RFパワーが 1 5 OW/cm2 、 真空度は 0. 2〜0. 4 P aに設定され、 C Li ガスは 1 8 Om 1/m i n、 C ガスは 6m 1 /m i nに流量が設定される 次に、 図 1 ：1 (Α) に示すように、 多結晶シリコン膜 1 1 1に、 シリコンを主 成分とする電気的に不活性な不純物を適量だけィオン注入することにより、 均質 な非晶質シリコン膜を得る。 本実施形態では、 T FTの活性層のエネルギー準位 に影響を及ぼさない不活性な不純物として S i+をイオンインプランテーション 装置で打ち込んでいる。 このときの注入量は、 固相成長後に画素トランジスタに おいて所望の結晶粒径が得られるように調整している。 この場合、 たとえばィォ ン注入量が 2 X 1 015a tms/cm2に設定され、 S i+イオンの加速エネルギ 一は 30 k e V~50 k e V、 好適には 40に k e Vに設定される。
、て、 非晶質シリコン膜に対して熱処理による固相成長を行なうことによつ て、 多結晶シリコン膜を得ることができる。 この場合、 N2 ガス中において、 温 度 600 ° Cの雰囲気下に 24時間投入することで、 固相成長による再結晶化処 理を行なっている。 その結果、 画素 T FT形成領域における固相成長後の平均結 晶粒径が 250 ηηι程度となり、 周辺 T F T形成領域における固相成長後の平均 結晶粒径が 1500 nm程度となった。
続いて、 図 10 (B) に示すように、 多結晶シリコン膜 1 1 1をフォ トリソグ ラフィ及びドライエツチング法で各トランジスタの素子領域の形伏にパタニング する。 その上に S i C などからなるゲート絶緑膜 125を介してゲート電極 1 12を配置し、 画素トランジスタ及び周辺トランジスタの基本的な構造を作り込 む。 この時、 ゲート絶緑膜 125の膜厚は 8 Onm程度である。 また、 ゲート電 極 1 12は多結晶シリコンあるいは WS iなどのシリサイド化合物などが用いら る o
以降の工程は、 図 9 (A)， (B)の場合と同様に行われることから、 ここで はその詳細な説明は省略する。
次に、 図 12 (A：) 〜 （C)及び図 13 (A)， (B) に関連付けて第 3の製 造方法について説明する。
まず、 図 1.2 (A) に示すように、 合成石英などの透明絶緑基板 101上に、 画素トランジスタ形成領域にお L、ては裏面からの戾り光が画素トランジスタに入 射することを防ぐ目的で、 WS iなどのシリサイ ド膜あるいは金属膜などからな る第 1遮光膜 13を、 例えば 200 nmの厚みで形成する。
この後、 S i C などからなる第 1層間絶緣膜 1 15を基板 101の全面に C VD法などで形成する。
その上に、 画素トランジスタ及び周辺トランジスタの活性層となる a— S i膜 1 1 1 aを S i2 HB 系の減圧 CVD法により形成する。 このとき、 a— s i膜 の膜厚はたとえば 20 nmに調整される。 この場合、 たとえば炉中の温度は約 4 25 ° C、 真空度は 1. 2Tor r、 S i 2 He は 300 s c cmに設定される o
次に、 図 1 2 (B) に示すように、 画素トランジスタにおける a— S i膜 1 】 l aの膜厚を、 周辺トランジスタの厚さは 20 nmに保持したままで、 たとえば エッチングにより選択的に刹離する。 たとえば平行平板型 R I E装置を用いる。 この場合、 RFパワーが 15 OW/cm2 、 真空度は 0. 2〜0. 4 P aに設定 され、 CL2 ガスは 1 8 Om 1 /m i ii、 C ガスは 6m 1 /m i nに流量が設 定される。
次に、 たとえば HF系エツチャントで軽く自然酸化膜を剝離した後、 図 1 2 ( C) に示すように、 画素トランジスタ及び周辺トランジスタの活性層となる a— S i膜 1 1 l bを S is He系の減圧 CVD法により形成する。 このとき、 a— s i膜の膜厚はたとえば 3 O nmに調整される。 従って、 画素 TF.T形成領域の a— s i膜 1 1 1 bの膜厚はたとえば 30 nmとなり、 周辺 TFT形成領域の a — S i膜の膜厚 1 1 1 bは 50 nmとなる。 この場合も、 たとえば炉中の温度は 約 425° C、 真空度は 1. 2Tor r、 S is He は 300 s c cmに設定さ o
次に、 図 1 3 (A) に示すように、 a— S i膜 1 1 】 bに、 シリコンを主成分 とする電気的に不活性な不純物を適量だけイオン注入することにより、 均質な非 晶質シリコン膜を得る。 本実施形態では、 TFTの活性層のエネルギー準位に影 響を及ぼさな L、不活性な不純物として S i+をイオンインプランテーション装置 で打ち込んでいる。 このときの注入量は、 固相成長後に画素トランジスタにおい て所望の結晶粒径が得られるように調整している。 この場合、 たとえばイオン注 入量が 5 X I 013a tms/cm2に設定され、 S i +イオンの加速エネルギーは
30k e V〜50 k e V、 好適には 40に k e Vに設定される。
続いて、 非晶質シリコン膜に対して熱処理による固相成長を行なうことによつ て、 多結晶シリコン膜を得ることができる。 この場合、 N2 ガス中において、 温 度 600 ° Cの雰囲気下に 10〜30時間、 好適には 24時間投入することで、 固相成長による再結 B化処理を行なっている。 その結果、 画素 TFT形成領域に おける固相成長後の平均結晶粒径が 20 Onm程度となり、 周辺 TFT形成領域 における固相成長後の平均結晶粒径が〗 00 Onm程度となった。
a— S i膜から固相成長する場合、 核生成は膜中からより基板との界面、 a— S i膜表面、 若しくは 2層成長させた場合には第 1層と第 2層との界面からが多 い。 この場合、 膜厚を薄くすれば界面の効果が大きく平均結晶粒径は小さくなと ものと考えられる。 さらに a— S iの減圧 CVD (LPCVD) による成膜にお いては、 完全にアモルファス化しない極小領域が存在し、 そこから核生成する場 合がある。 したがって、 LP C VDによる a— S i膜に 1 X 1012〜 1015a t msZcm2のイオン注入を行なうことができる。 これは、 微小な核を完全にァ モルファス化するためである。 特に、 2層成長の場合には有効であり、 この場合 には、 1 X 1013 a tmsZcm2のイオン注入を行なうことが好ましい。
勿論、 LPCVD成長条件によってもこのような微小核領域は、 形成しにくく なる。 たとえば S i H4 系においては、 550° C弱、 S i2 Ha系においては
430 ° C弱が成長レートも考慮すると望ましい。
続いて、 図 13 (B) に示すように、 多結晶シリコン膜 1 1 1をフォ トリソグ ラフィ及びドライエツチング法で各トランジスタの素子領域の形状にパタニング する。 その上に S i 02などからなるゲート絶緑膜 125を介してゲート電極 1 12を配置し、 画素トランジスタ及び周辺トランジスタの基本的な構造を作り込 む。 この時、 ゲート絶緑膜 125の膜厚は 80 nm程度である。 また、 ゲート電 極 1 12は多結晶シリコンあるいは WS iなどのシリサイ ド化合物などが用いら JP03/07208
"る。
以降の工程は、 図 9 (A)， (B)の場合と同様に行われることから、 ここで はその詳細な説明は省略する。
なお、 第 2の製造方法において、 a— S i系により形成して良く、 また、 第 3 の製造方法において、 多結晶 S i系で形成しても良い。
また、 ゲート酸化膜の形成工程は、 S iH* の LPCVD法を採用しているが 、 通常の高温 （熱） 酸化でも勿論良い。 その際の周辺 T FT形成領域は、 計 80 nm、 画素 TFT形成領域は 5 Onm程度に、 多結晶 S i化し、 酸化膜の厚さを 調整する必要がある。 この場合、 たとえば周辺 T FT形成領域における酸化膜の 厚さは 50nm、 画素 TFT形成領域の酸化膜の厚さは 50 nm、 殘つた多結晶 S i膜は、 周辺 TFT形成領域で 55nm、 画素 TFT形成領域で 25nmとな る o
上記方法によって、 実際には、 画素 T FT形成領域における活性層の平均粒径 は 150nm〜 200 nm、 周辺 T F T形成領域における活性層の平均粒径は 2 000~2500 nm程度が得られた。
以上のように作製された表示装置は、 上述したように、 図 2に示したプロジェ クタのライトバルブ、 すなわち液晶表示パネルとして用いることができるが、 透 過型の液晶表示パネルを 3枚用いてカラー画像表示を行う、 図 14に示すような いわゆる 3板方式プロジュクタにも適用することもできる。
図 14は、 本実施形態に係る表示装置 （液晶表示パネル） の応用例である 3板 方式プロジュク夕 （投射型表示装置） の全体構成の一例を示す図である。
図 14に示すプロジェクタ 200は、 透過型の液晶表示パネルを 3枚用いて力 ラー画像表示を行ういわゆる 3板方式のものであって、 図 14に示す液晶表示パ ネル 225R, 225 G, 225 Bは、 それぞれ図 3及び図 4の （A)， CB) に示す構造を有している。
プロジェクタは、 光を出射する光源 211と、 一対の第 1および第 2レンズァ レイ 2 1 2， 2 1 3と、 第 1および第 2レンズアレイ 2 1 2， 2 1 3間に設けら れ、 光路 （光軸 2 1 0 ) を第 2レンズアレイ 2 1 3側に略 9 0度曲げるように配 置された全反射ミラー 2 1 4とを備えている。 第 1および第 2レンズアレイ 2 1 2 , 2 1 3には、 それぞれ複数のマイクロレンズ 2 1 2 M， 2 1 3 Mが 2次元的 に配列されている。 第 1および第 2レンズアレイ 2 1 2， 2 1 3は、 光の照度分 布を均一化させるためのものであり、 入射した光を複数の小光束に分割する機能 を有している。
光源 2 1 1は、 カラー画像表示に必要とされる、 赤色光、 青色光、 緑色光を含 んだ白色光を出射する。 光源 2 1 1,は、 白色光を発する図示しない発光体と、 発 光体から発せられた光を反射、 集光する凹面鏡とを含んで構成される。 発光体と しては、 例えば、 ハロゲンランプ、 メタルハライ ドランプまたはキセノンランプ 等が使用される。 凹面鏡は、 集光効率が良い形状であることが望ましく、 例えば 回転楕円面鏠ゃ回転放物面鏡等の回転対象な面形状となっている。
第 2レンズアレイ 2 1 3の光の出射側に、 P S合成素子 2 1 5と、 コンデンサ レンズ 2 1 6と、 ダイクロイックミラー 2 1 7とが順に配置されている。 ダイク 口イツクミラー 2 1 7は、 入射した光を、 例えば赤色光 L Rと、 その他の色光と に分離する。
P S合成素子 2 1 5には、 第 2レンズアレイ 2 1 3における隣り合うマイクロ レンズ 2 1 3 M間に対応する位置に、 複数の 1 / 2波長板 2 1 5 Aが設けられて いる。 P S合成素子 2 1 5は、 入射した光を P偏光成分および S偏光成分の偏光 光に分離する機能を有している。 また、 P S合成素子 2 1 5は、 分離された 2つ の偏光光のうち、 一方の偏光光を、 その偏光方向 （例えば、 P偏光） を保ったま ま P S合成素子 2 1 5から出射し、 他方の偏光光 （例えば、 S偏光） を、 〗Z 2 波長板 2 1 5 Aの作用により、 他の偏光成分 （P偏光成分） に変換して出射する 機能を有している。
ダイクロイックミラー 2 1 7によって分離された赤色光 L Rの光路に沿って、 8
全反射ミラー 2 1 8と、 フィールドレンズ 224Rと、 液晶表示パネル 225 R とが順に配置されている。 全反射ミラー 2 1 8は、 ダイクロイツクミラー 2 1 7 によって分離された赤色光 LRを液晶表示パネル 2 25 Rに向けて反射する。 液 晶表示パネル 2 25 Rは、 フィ一ルドレンズ 2 24 Rを介して入射した赤色光 L Rを、 画像信号に応じて空間的に変調する。
ダイクロイツクミラー 2 1 7によって分離された他の色光の光路に沿って、 ダ ィクロイツクミラー 2 1 9が設けられている。 ダイクロイツクミラー 2 1 9は、 入射した光を例えば緑色光 LGと青色光 L Bとに分離する。
ダイクロイツクミラー 2 1 9によって分離された緑色光 LGの光路に沿って、 フィールドレンズ 2 24 Gと、 液晶表示パネル 225 Gとが順に配置されている 。 液晶表示パネル 2 25Gは、 フィールドレンズ 2 24 Gを介して入射した緑色 光 LGを、 画像信号に応じて空間的に変調する。
ダイクロイックミラー 2 1 9によって分離された青色光 LBの光路に沿って、 リレーレンズ 2 2 0と、 全反射ミラー 2 2 1 と、 リレーレンズ 222と、 全反射 ミラー 223と、 フィールドレンズ 2 24 Bと、 液晶表示パネル 2 25 Bとが順 に配置されている。 全反射ミラー 2 1は、 リレーレンズ 2 2 0を介して入射し た青色光 LBを、 全反射ミラー 223に向けて反射する。 全反射ミラー 2 23は 、 全反射ミラー 2 2 1によって反射され、 リレーレンズ 2 2 2を介して入射した 青色光 LBを、 液晶表示パネル 2 5 Bに向けて反射する。 液晶表示パネル 22 5 Bは、 全反射ミラー 2 23によって反射され、 フィールドレンズ 2 24 Bを介 して入射した青色光 LBを、 画像信号に応じて空間的に変調する。
赤色光 LR、 綠色光 LGおよび青色光 LBの光路が交わる位置に、 3つの色光 LR， LG, LBを合成する機能を有するクロスプリズム 2 26が配置されてい る。 また、 クロスプリズム 2 2 6から出射された合成光を、 スクリーン 2 2 8に 向けて投射するための投射レンズ 22 7が設けられている。
クロスプリズム 2 2 6は、 3つの入射面 2 26 R， 2 2 6 G, 2 2 6 Bと、 一 つの出射面 2 2 6 Tとを有している。 入射面 2 2 6 Rには、 液晶表示パネル 2 2 5 Rから出射された赤色光 L Rが入射する。 入射面 2 2 6 Gには、 液晶表示パネ ル 2 2 5 Gから出射された緑色光 L Gが入射する。 入射面 2 2 6 Bには、 液晶表 示パネル 2 2 5 Bから出射された青色光 L Bが入射する。 クロスプリズム 2 2 6 は、 入射面 2 2 6 R， 2 2 6 G , 2 2 6 Bに入射した 3つの色光を合成して出射 面 2 2 6 Tから出射する。
本実施形態に係る液晶表示パネルを上記のような非常に強力な光源を用いるプ ロジュクタに適用した場合、 高速駆動よりも高い耐光性が要求される画素トラン ジスタの活性層に光感度の低い多結晶あるいは非晶質の非単結晶シリコンを用い 、 回路特性上比較的光による誤動作に強く、 耐光性よりも高速駆動が要求される 駆動トランジスタの活性層に単結晶シリコンを用いていることから、 耐光性と髙 速駆動とを両立させることができ、 プロジュクタの表示品質を高めることができ る。
産業上の利用可能性
以上説明したように、 本発明の表示装置およびその製造方法は、 画素トランジ ス夕と周辺トランジスタの活性層における多結晶シリコンを作り分けることによ つて、 画素トランジスタに求められる低光リーク性と、 周辺トランジスタに求め られる高移動度を両立させることができることから、 一般的な開口率あるいは遮 光構造を有する液晶表示装置ゃプ口ジ ク夕に適用すること可能である。

Claims

請求の範囲
1 . 表示部及び周辺の駆動部が一体的に形成された基板を備え、
前記表示部は、 マトリクス伏に配置された画素と、 これを点灯/消灯の間 でスィツチングする画素トランジスタとが集積的に形成されており、
前記駆動部は、 画素トランジスタのマトリクスを走査するための駆動回路 を構成する周辺トランジスタが集積的に形成されており、
前記画素トランジスタ及び周辺トランジスタはいずれもゲート絶緑膜を介 して多結晶性の半導体薄膜とゲート電極を積層した薄膜トランジスタからなる表 示装置であって、
前記画素トランジスタの半導体薄膜の平均結晶粒径と前記周辺トランジス 夕の半導体薄膜の 均結晶粒径とが異なる
2 . 前記画素トランジスタの半導体薄膜の平均結晶粒径が、 前記周辺トランジ ス夕の半導体薄膜の平均結晶粒径よりも小さい
請求項 1に記載の表示装匱。
3 . 前記半導体薄膜が多結晶シリコンである
請求項 1に記載の表示装置。
4 . 前記画素トランジスタの半導体薄膜を構成する多結晶シリコンの平均結晶 粒径が 3 0 O n m以下で、 前記周辺トランジスタの半導体薄膜を構成する多結晶 シリコンの平均結晶粒径が 8 0 0 n m以上である
請求項 3に記載の表示装置。
5 . 前記多結晶シリコンの膜厚が 2 5 ~ 5 0 n mである
請求項 3に記載の表示装置。
6 . 前記画素トランジスタの半導体薄膜を構成する多結晶シリコンの膜厚は、 前記周辺トランジスタの半導体薄膜を構成する多結晶シリコンの膜厚より薄い 請求項 3に記載の表示装置。
7 . 表示部及び周辺の駆動部が一体的に形成された基板を備え、 前記表示部は、 マトリクス状に配置された画素と、 これを点灯/消灯の間 でスイッチングする画素トランジスタとが集積的に形成されており、 前記駆動部 は、 画素トランジスタのマトリクスを走査するための駆動回路を構成する周辺ト ランジス夕が集積的に形成されており、 前記画素トランジスタ及び周辺トランジ ス夕は 、ずれも多結晶シリコン膜を活性層とする薄膜トランジスタからなる表示 装置を製造するため、
前記基板の表示部及び駆動部に亘って多結晶シリコン膜を形成する成膜工程と 活性層としての多結晶シリコン膜の電気的な特性に影響を及ぼさない不活 性なイオンを前記多結晶シリコン膜にイオン注入することにより一旦非晶質シリ コン膜に転換するイオン注入工程と、
この非晶質シリコン膜を加熱処理することによって再び多結晶シリコン膜 を得る再結晶化工程とを含む表示装置の製造方法であつて、
前記イオン注入工程は、 前記表示部と駆動部とでイオン注入量が巽なるように 行ない、
もって、 前記再結晶化工程で得られる前記画素トランジスタの多結晶シリ コン膜の平均結晶粒径と前記周辺トランジスタの多結晶シリコン膜の平均結晶粒 径とが巽なるようにした
表示装置の製造方法。
8 . 前記再結晶化工程が、 窒素雰囲気中にて 5 8 0 °C以上に設定された炉に前 記基板を投入して所定時間加熱処理を行なう固相成長法による
請求項 7に記載の表示装置の製造方法。
9 . 前記再結晶化工程が、 レーザー光を前記基板に照射して加熱処理を行なう レーザーァニール法による
請求項 Ίに記載の表示装置の製造方法。
1 0 . 前記イオン注入工程は、 前記表示部の方が前記駆動部よりもイオン注入量 が少なくなるように行ない、
もって、 前記再結晶化工程で得られる前記画素トランジスタの多結晶シリ コン膜の平均結晶粒径が前記周辺トランジスタの多結晶シリコン膜の平均結晶粒 径より小さくなるようにした
請求項 7に記載の表示装置の製造方法。
1 1 . 前記再結晶化工程は、 前記画素トランジスタの多結晶シリコン膜の平均結 晶粒径が 3 0 O n m以下で、 前記周辺トランジスタの多結晶シリコン膜の平均結 晶粒径が 8 0 0 n m以上にする
請求項 1 0に記載の表示装置の製造方法。
】 2 . 前記成膜工程は、 膜厚が 2 5〜5 0 n mの範囲で前記多結晶シリコン膜を 形成する
請求項 7に記載の表示装置の製造方法。
1 3 . 表示部及び周辺の駆動部が一体的に形成された基板を備え、
前記表示部は、 マトリクス状に配置された画素と、 これを点灯/消灯の間 でスィツチングする画素トランジスタとが集積的に形成されており、 前記駆動部 は、 画素トランジスタのマトリクスを走査するための駆動回路を構成する周辺ト ランジス夕が集積的に形成されており、 前記画素トランジスタ及び周辺トランジ スタは L、ずれも多結晶シリコン膜を活性層とする薄膜トランジスタからなる表示 装置を製造するため、
前記基板の表示部及び駆動部に亘つて単結晶シリコン膜または多結晶シリ コン膜を形成する成膜工程と、
活性層としての多結晶シリコン膜の電気的な特性に影響を及ぼさない不活 性なイオンを前記多結晶シリコン膜にイオン注入することにより一旦非晶質シリ コン膜に転換するイオン注入工程と、
この非晶質シリコン膜を加熱処理することによって再び多結晶シリコン膜 を得る再結晶化工程とを含む表示装匱の製造方'法であつて、
前記成膜工程は、 前記画素トランジスタの活性層を構成する多結晶シリコンの 膜厚が、 前記周辺トランジスタの活性層を構成する多結晶シリコンの膜厚より薄 くなるように成膜を行ない、
もって、 前記再結晶化工程で得られる前記画素トランジスタの多結晶シリ コン膜の平均結晶粒径と前記周辺トランジス夕の多結晶シリコン膜の平均結晶粒 径とが巽なるようにした
表示装置の製造方法。
1 . 前記成膜工程は、 前記基板の表示部及び駆動部に亘つて単結晶シリコン膜 または多結晶シリコン膜を第 1の厚さまで成膜する第 1の工程と、
前記基板の表示部に成膜された単結晶シリコン膜または多結晶シリコン膜 を第 2の厚さまで選択的に除去する第 2の工程と、 を含む
請求項 1 3に記載の表示装置の製造方法。
1 5 . 前記成膜工程は、 前記基板の表示部及び駆動部に亘つて単結晶シリコン膜 または多結晶シリコン膜を所定の厚さまで成膜する第 1の工程と、
前記基板の表示部に成膜された単結晶シリコン膜または多結晶シリコン膜 を一旦除去する第 2の工程と、
前記基板の表示部及び駆動部に亘って単結晶シリコン膜または多結晶シリ コン膜をさらに成膜する第 3の工程と、 を含む
請求項〗 3に記載の表示装置の製造方法。
1 6 . 前記再結晶化工程が、 窒素雰囲気中にて 5 8 0で以上に設定された炉に前 記基板を投入して所定時間加熱処理を行なう固相成長法による
請求項 1 3に記載の表示装置の製造方法。
1 7 . 前記再結晶化工程は、 前記画素トランジスタの多結晶シリコン膜の平均結 晶粒径が 3 0 O ii m以下で、 前記周辺トランジスタの多結晶シリコン膜の平均結 晶粒径が 8 0 0 n m以上にする 請求項 1 3に記載の表示装置の製造方法。
1 8 . 光源による光を少なく とも一つの表示パネルに照射して当該表示パネルに より形成される画像をスクリーンに投射する投射型表示装置であつて、
上記表示パネルは、
表示部及び周辺の駆動部が一体的に形成された基板を備え、 前記表示部は、 マトリクス状に配置された画素と、 これを点灯 消灯 の間でスィツチングする画素トランジスタとが集積的に形成されており、
前記駆動部は、 画素トランジスタのマトリクスを走査するための駆動 回路を構成する周辺トランジスタが集積的に形成されており、
前記画素トランジスタ及び周辺トランジスタはいずれもゲ ト絶緑膜 を介して多結晶性の半導体薄膜とゲ ト電極を積層した薄膜トランジスタからな る表示装置であって、
前記画素トランジスタの半導体薄膜の平均結晶粒径と前記周辺トラン ジス夕の半導体薄膜の平均結晶粒径とが異なる
1 9 . 前記画素トランジスタの半導体薄膜の平均結晶粒径が、 前記周辺トランジ ス夕の半導体薄膜の平均結晶粒径よりも小さい
請求項 1 8に記載の投射型表示装置。
2 0 . 前記半導体薄膜が多結晶シリコンである
請求項 1 8に記載の投射型表示装置。
2 1 . 前記画素トランジスタの半導体薄膜を構成する多結晶シリコンの平均結晶 粒径が 3 0 O n m以下で、 前記周辺トランジスタの半導体薄膜を構成する多結晶 シリコンの平均結晶粒径が 8 0 O n m以上である
請求項 2 0に記載の投射型表示装置。
2 2 . 前記多結品シリコンの膜厚が 2 5 ~ 5 0 n mである
請求項 2 0に記載の投射型表示装置。
2 3 . 前記画素トランジスタの半導体薄膜を構成する多結晶シリコンの膜厚は、 前記周辺トランジスタの半導体薄膜を構成する多結晶シリコンの膜厚より薄い 請求項 2 0に記載の投射型表示装置。
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