WO2003028324A2 - Verfahren und schaltungsanordnung zur anpassung des spannungspegels für die übertragung von daten - Google Patents

Verfahren und schaltungsanordnung zur anpassung des spannungspegels für die übertragung von daten Download PDF

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WO2003028324A2
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Uwe Brand
Wilhelm König
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    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/0264—Arrangements for coupling to transmission lines
    • H04L25/028—Arrangements specific to the transmitter end
    • H04L25/0286—Provision of wave shaping within the driver
    • H04L25/0288—Provision of wave shaping within the driver the shape being matched to the transmission line

Definitions

  • V experienced and circuit arrangement for adjusting the voltage level for the transmission of data
  • the invention relates to a method and a circuit arrangement for adjusting the voltage level at the electrical ⁇ 's transmission of data between a transmitting block and a receiving block of one or several modules.
  • Emitter Coupled Logic Emitter Coupled Logic
  • GTL Gunning Transceiver Logic
  • CML Current Mode Logic
  • LVDS Low Voltage Differential
  • Emitter Coupled Logic Emitter Coupled Logic
  • GTL Gunning Transceiver Logic
  • CML Current Mode Logic
  • LVDS Low Voltage Differential
  • This selection of the output level can lead to the generation of a considerably higher output current than is necessary for data transmission, which differs the more from the minimum required value for voltage, the more the maximum values for output current and terminating resistance differ from the values at the lower end distinguish the fluctuation ranges.
  • the higher output current leads to a higher power loss and for a given data rate to higher edge steepness of the signals and consequently to increased interference for neighboring channels.
  • the object of the invention is to provide a method and a circuit arrangement for setting the voltage level, the disadvantages of the known methods for reducing the fluctuation range being avoided.
  • the voltage level at the output of the transmitting module is increased step by step or continuously. At least one signal is transmitted from the sending to the receiving component using the respective voltage level. The voltage level for the representation of the signal at the receiving component is compared with a reference variable or the signal with a reference pattern and, when the voltage level has reached a sufficient level for the correct representation of the transmitted signal, information is transmitted to the sending component. Finally, upon receiving the information, the increase in the voltage level at the output of the transmitting module is stopped (claim 1).
  • the method according to the invention efficiently sets the minimum voltage level for the transmission of data in the receiving module. This minimizes the power loss of the modules or the system and interference on neighboring channels due to high voltage levels. The accuracy of the integrated current or voltage sources can be lower and no external elements are required to adjust the output current.
  • a bit pattern or a bit pattern sequence known to the receiving component is transmitted at least once from the sending to the receiving component using the respective voltage level.
  • the transmitted bit pattern or the transmitted bit pattern sequence is compared in the receiving module with the known bit pattern or the known bit pattern sequence, and the correct transmission is thus checked. If the transmission is correct, information is sent to the sending module, which causes the voltage level to stop increasing (claim 2).
  • the setting is made dynamically, i.e. at the full data rate to be transmitted. This can also be used to compensate for signal attenuations caused by dielectric losses in the module material and the skin effect on the cables at very high data rates in the Gbit / s range, i.e. the setting takes into account the frequency dependence of the signal level. Line interference due to reflections and crosstalk are also taken into account here.
  • the voltage level of the transmitted signal is determined by means of a
  • Level comparator in the receiving device compared with a reference voltage level that corresponds to the required minimum input voltage. If the minimum input voltage is equal or is exceeded, information is sent to the transmitting module, which causes the voltage level to continue to increase (claim 3).
  • the use of a level comparator makes it possible to check in a simple and efficient manner whether the signal level is sufficient for the error-free transmission of data.
  • the information for stopping the increase in the voltage level can be transmitted via a separate line (claim 4).
  • An additional line for transmitting the information can usually can be provided without major additional effort.
  • a solution without an additional line is to transmit the information for stopping the increase in the voltage level via the signal line itself (claim 5).
  • the information for stopping the increase in the voltage level can be transmitted via an existing line with the aid of a multiplexer switched appropriately during the setting phase for the receiving module and a correspondingly switched demultiplexer for the transmitting module.
  • a line is used over which no signals that do not serve to adjust the level are transmitted during the adjustment phase of the voltage level
  • the information can be transmitted to the receiving module using an additional current or voltage source.
  • the potential level of the line used is changed such that it exceeds or falls below a threshold voltage. Exceeding or falling below the threshold voltage is detected in the transmitting module and the increase in the voltage level is stopped (claim 8).
  • the voltage level can be increased with the aid of a counter operating according to a clock, an output stage of the transmitting module being controlled by the counter in such a way that the voltage level is increased according to the clock (claim 9).
  • the use of a clocked counter allows the voltage level to increase gradually increase.
  • the counter is switched on with the aid of an activation signal at the initialization input, this signal being generated in this way by logically combining the initialization signal indicating the setting phase with the potential value of the line for transmitting the information for stopping the rise in the voltage level that the counter is activated during the setting phase as long as the desired voltage level has not yet been reached.
  • the counter works according to a clock signal. As the count increases, the voltage level is gradually increased by activating various stages of a current or voltage source. Finally, when the desired voltage level is reached, the potential value of the line for transmitting the information for stopping the rise in the voltage level is changed, so that the signal at the initialization input changes, which causes the counter to be stopped (claim 10).
  • control block of the method according to the invention can be implemented efficiently with the aid of a shift register.
  • An output stage is controlled on the transmission side in accordance with a clock via a shift register in such a way that the voltage level is increased in accordance with the clock (claim 11).
  • the shift register can be reset with the aid of an edge detector which detects the initialization signal for initializing the setting phase.
  • the shift register works according to a clock. there - The clock signal is logically linked to the signal present on the line for transmitting the information for stopping the rise in the voltage level and the initialization signal indicating the setting phase in such a way that the clock signal is activated during the setting phase as long as the voltage level at the input of the '' receiving block is below the desired value,
  • the shift register activates, in accordance with the clock, the individual sources of a current source or voltage source formed from a number of individual sources such that the current value or voltage value of the current or voltage source and thus the voltage level is gradually increased, and
  • the power loss of the module can be minimized by switching off the circuit parts that are only active during the setting phase after the setting phase (claim 13).
  • the voltage level can be set for transmission to the most distant module and the voltage level determined in this way can be used for transmission to all receiving modules (claim 14). It will often provide the most distant receiving component for setting the transmission level (claim 15), in which the greatest attenuation of the signals usually occurs due to the length of the transmission path.
  • Such an operating case where, for example, a large number of signals are distributed from one transmission module to several reception modules, often occurs in switching systems in switching networks or in computers between processors and memory modules.
  • the addition- effort is particularly low in this case, because a single return from the th from the transmitter farthest eliminator ⁇ block is sufficient.
  • the transmitting module has a variable current or voltage source, with the aid of which different voltage levels of signals to be transmitted to the receiving module can be generated.
  • the receiving module has a level comparator, through which a reference voltage with the
  • the level comparator has an output which is connected to a gate of the transmitting component.
  • the gate is provided with a further input, via which a logic signal can be applied, through which the information about the start and end of a setting phase can be fed.
  • the output of the gate is connected to a control block through which the current or voltage source can be controlled (claim 16).
  • a differential signal two lines can be provided for the transmission (claim 17).
  • the current or voltage source is formed with a plurality of current or voltage generating elements and the control block with a counter, wherein
  • the output of the gate is connected to the initialization input of the counter
  • an edge detector is provided, at the input of which the signal for initializing the setting phase can be applied and the output of which is connected to the reset input of the counter,
  • the counter has an input for a clock signal
  • the counter has outputs which are connected to various stages of the current source or the voltage source in such a way that, as the count increases, the current value or voltage value supplied by the source increases step by step.
  • cash (claim 18). With the help of a counter and a multi-stage current or voltage source, the voltage level can be gradually increased.
  • the current source or voltage source is formed with a number of individual sources and the control block with a shift register, wherein
  • an edge detector is provided, at the input of which the signal for initializing the setting phase can be applied and the output of which is connected to the reset input of the shift register,
  • the shift register has outputs which are connected to the current source or voltage source formed with a number of individual sources in such a way that the number of individual sources which corresponds to the current value or voltage value of the current or. Contribute voltage source, is gradually increased (claim 19).
  • Fig. 1 Schematic representation of a realization of the subject matter of the invention for a single-ended signal with the help of an additional line
  • FIG. 2 Schematic representation of a realization of the object of the invention for a differential signal with the aid of an additional line
  • FIG. 3 Schematic representation of a realization of the object of the invention for a single-ended signal without an additional line
  • 4 Schematic representation of an implementation of the subject matter of the invention for a differential signal without an additional line
  • Figure 6 A realization of the controller for the inventive setting of the voltage level using a sliding Regis ⁇ ters
  • Fig. 7 A timing diagram for the signal states of relevant control parameters during the setting phase.
  • FIG. 1 and 2 show schematic representations of implementations of the subject matter of the invention with the aid of a separate return line R.
  • a separate return line R leads from the receiver module - called the receiver below - to the transmitter module - called the transmitter below. This return line R generally does not represent any significant additional effort.
  • FIG. 1 essential elements for setting the voltage level by level comparison are shown.
  • a level comparator PV which compares the current voltage level with a reference voltage Usoll, which is equal to the required minimum input voltage of the receiver.
  • the affiliation of the circuit elements of the transmitter and receiver are indicated by dashed lines and the reference symbols SE and EM.
  • the logical value, which is represented by the output signal of the level comparator PV, is inverted when the reference voltage Usoll is exceeded.
  • the changeover is reported back to the transmitter SE and has the effect that the rise in the output current is stopped.
  • the transmitter SE has a transmitter stage which contains a current source QS1 u which can be switched on and off with a switch SSI.
  • the resistance R ⁇ s is a possible terminating resistor at the transmitter ,. on the warped at low data rates can be tet.
  • Ll is a signal line that connects the output A of the transmitter SE with the input E of the receiver EM. For this signal line Ll, the voltage level is about wearing adjust ⁇ ner signals.
  • R TE is the terminating resistor of the receiver EM.
  • the termination voltages for the cons ⁇ R stands .tau..sub.S or R TE are U .tau..sub.S at the transmitter SE or UTE at the receiver EM.
  • U rs and U E should have the same values.
  • Bl is the input buffer that detects the signal for further processing in the block.
  • the setting of the voltage level is initiated by a signal EA (for: setting phase active), which is applied to the gate GS1 and represents a logical one.
  • the signal EA can, for example, be the signal for a restart, which is often also referred to as reset.
  • the output signal of the level comparator PV which represents a logic zero at the start of the setting phase, is present at the inverter INV via the line R.
  • the gate GS1 is designed as an AND gate. At the beginning of the setting phase, a logic one is present at one input of the gate GS1, which indicates the setting phase.
  • a logical one is also present at the other input as long as the voltage level has not yet reached the value Usoll for the correct display of transmitted signals.
  • the receiver EM applies a logic zero to the return line, which is inverted by an inverter INV, so that a logic one is applied to the control block ST.
  • the current source QS1 is up-controlled via this control block ST, for which implementations are indicated in FIGS. 5 and 6.
  • the SSI switch is closed at the beginning of the setting phase.
  • the one input of a level comparator PV which is indicated here as a comparator, is located on the signal line L1 on the receiver EM.
  • the level comparator PV compares the voltage level on the input line Ll with a reference voltage Usoll.
  • the reference voltage Usoll corresponds to the voltage value that is at least necessary for the detection of signals at the receiver EM, that is voltage value to be set.
  • the output of the level comparator PV supplies the feedback signal R.
  • the feedback signal R represents the logic value zero as long as the voltage level is below the reference voltage Usoll and assumes the logic value one when the input potential E falls below the value U TE -Usoll.
  • the voltage level is then sufficiently high to represent the logic value zero.
  • the reference voltage Usoll can be generated from the voltage U TE by voltage division. In many cases there is a local reference voltage, for example in the context of the generation of the quiescent current compensation, which can be used for this.
  • control block ST The function of the control block ST is to increase the current of the current source QS1 and thus the voltage level when the setting phase is activated by the signal EA until the feedback R comes from the receiver EM that the desired voltage value has been reached.
  • the control block ST interrupts the current rise and the current supplied by the current source QS1 is fixed at the value reached. This also fixes the voltage level to the value reached, with which transmission is then carried out.
  • active circuit parts can only be switched off after the setting phase during the setting phase, which is indicated in FIG. 1 by dashed lines.
  • FIG. 2 shows a schematic representation of an implementation of the subject matter of the invention for a differential signal with the aid of an additional line R.
  • the circuit elements shown correspond to those of a CML interface.
  • the principle of the implementation shown in FIG. 2 is not limited to CML interfaces, but other interface standards can also be used, e.g. LVDS interfaces.
  • Some LVDS interfaces work with current sources that can feed current in both directions at the terminating resistors.
  • the transmitter stage consists of a current source QS1 with two switches SSI and S S 2, which connect one or the other output with QS1 depending on the polarity of the transmission information. Accordingly, two termination resistors are RTS1 and RTS2 at the transmitter SE, two S ignal Kochen Ll and L2 and two terminating resistors RTE1 and RTE2 at the receiver EM available.
  • RTS1 and RTS2 at the transmitter SE
  • two S ignal ein Ll and L2 two terminating resistors
  • RTE1 and RTE2 at the receiver EM available.
  • the transmitter SE sends a constant signal such that the potential of the output AI to a logical zero and the poten ⁇ tial of the output A1N correspond to a logical one, which is also through the switch positions of SSI and expressed in figure 2 SS2.
  • level comparator PV By the level comparator PV of the tension ⁇ voltage level at the input El, located at logic zero, compared with the target value U target.
  • the other elements or functions shown in FIG. 2 correspond to those of FIG. 1.
  • the level comparator PV can also evaluate the differential voltage of the two signal lines L1 and L2 in a more complex implementation and compare it with the desired value, which is indicated by a broken line between the Line L2 or the input ON and the level comparator PV is indicated.
  • An existing line is used for feedback, e.g. a control line that does not transmit any relevant information during the adjustment phase.
  • This line contains a multiplexer on the receiver EM and a demultiplexer on the transmitter SE - not shown in the figure -,
  • the multiplexer and the demultiplexer are switched with the help of the initialization signal (EA) at the start of the setting phase so that during the setting phase the receiver gives his feedback information on this line and the transmitter evaluates this information at the corresponding demultiplexer output.
  • EA initialization signal
  • the feedback information can also be transmitted via the signal line itself or via a separate line.
  • FIG. 3 shows a schematic representation of a realization of the subject matter of the invention for a single-ended signal without an additional line.
  • Both lines L1 and L2 are used for the transmission of a differential signal (FIG. 4).
  • one or two separate current sources QE1 or QEl and QE2 are present on the receiver EM, which in the event of a report feed an additional current in such a way that the terminating resistors have both voltage and voltage sets a potential level on the transmission side that lies outside the normal range, for example in the case of the CML interface shown in FIG. 3, below a threshold value for the potential.
  • This potential level is detected and the feedback is passed on to the control block St of the transmitter SE.
  • the switch SEI and the current source QE1 are additionally provided on the receiver EM.
  • the comparator KE1 activates its output, the additional current generated by the current source QE1 is fed onto the signal line L1.
  • the transmitter SE is additionally provided with the comparator KS1, which compares the voltage level on the signal line L1 with a threshold voltage Uschw, the threshold voltage Uschw being below the voltage range provided for normal operation.
  • two additional current sources QE1 and QE2 with identical currents are provided on the receiver EM, which change the common mode level of the signal in the event of a signal.
  • the control block St reacts accordingly to a change in the common mode level during the setting phase (FIG. 4).
  • QEl and QE2 are the additional current sources that are connected with the switches SEI and SE2.
  • the AND gate GS2 links the comparator outputs in such a way that the current rise is stopped when the voltage levels on both signal lines L1 and L2 fall below the threshold value Uschw.
  • a known reference pattern can be transmitted and checked for correct transmission at the receiver.
  • a fixed bit pattern known to the receiver is sent several times in succession during the setting phase. This continuously analyzes the incoming data. If the voltage level for the transmission of data or the transmission level is still too low, bit errors will occur in the received data. If the bit pattern is recognized without errors, the transmission level is sufficient and the setting phase can be ended as described above. A certain additional effort is required for the transmitter to generate the bit pattern and for the receiver for analysis. In many cases, however, such functions are already provided in the blocks.
  • frame passwords are used for synchronization purposes or pseudo random bit sequences (PRBS) for test purposes.
  • PRBS pseudo random bit sequences
  • the corresponding circuit parts can advantageously be used. If the setting is carried out during the reset phase of the module, these circuit parts must not be reset during this time and it must be ensured that they start properly from any state.
  • FIG. 5 shows a realization of the control for setting the voltage level according to the invention with the aid of a counter Z.
  • the switching transistors are labeled Ml and M2 and correspond to the switches in Figure 1 and 2.
  • metal oxide field were commonly abbreviated as MOSFET, hen vorgese ⁇ .
  • Bipolar or gallium arsenide transistors can also be used.
  • the data signal D or the inverse data signal DN is located at the input of the switching transistors M1 and M2.
  • the current source consists of the transistors MBO, MB1, ..., MBn.
  • Each of the individual transistors for current generation MB1, ..., MBn has in its drain connection a series transistor MSI, .., MSn, with which the respective current can be switched on or off.
  • a further transistor MBx can be present which feeds in a basic current or minimum current that cannot be switched off.
  • a counter Z the counting outputs Q1, Q2 ... Qn of which are connected to the gates of the individual switching transistors MSI, ..., MSn. The current meter reading determines which of the
  • the clock Z is supplied with a clock CLK (for: clock) which must be active during the setting phase - for example the reset phase - that is, for example the clock with which the reset signal, which is asynchronously applied to most components, is clocked in.
  • CLK for: clock
  • the setting phase is activated by the signal EA (for: setting phase active), which is present at an edge detector FD and the gate GS1.
  • the edge detector FD reacts to the positive edge of the signal ⁇ A and sends a signal RES2 to the reset input RESZ of the counter Z, as a result of which the counter Z is reset to the initial state.
  • the counting is enabled by the signal EA via the gate GSl.
  • the counter Z is an up counter, ie the counter reading rises.
  • the current sources are dimensioned so that the output current increases as the meter reading increases.
  • the current rise is stopped.
  • the current rise is interrupted via the return line R by applying a signal to GS1, so that the activation of the Counting stopped at the counter input CE and the counter ⁇ stood at the value reached stops.
  • the counter Z can be designed as a 1-out-of-n counter. Then the dimensioning of the current source must be such that with each passing on of the counter signal to the next stage a new current source is switched on, which feeds a higher current than the previous one. This is usually done by dimensioning the transistor width.
  • the counting clock must be slow enough that the current sources can follow the changes. If the block clock is too fast, a slower clock can be derived from it using a frequency divider.
  • FIG. 6 shows an implementation of the control for setting the voltage level according to the invention with the aid of a shift register which consists of the D flip-flops (data latch flip-flops) FF1 ... FFn.
  • the clock inputs of the flip-flops FF1 ... FFn receive a slow clock CLK.
  • a logical one is permanently present at the D input of the first flip-flop FF1.
  • the flip-flops FF1 ... FFn are reset with the positive edge by the signal EA via the edge detector FD, ie the potential values of the outputs Ql ... Qn logically represent zeros.
  • the individual current sources are thus switched off; there is then only a basic current fed in via the transistor MBx.
  • the voltage level at the receiver EM is too low at the start of the setting phase and the feedback line is consequently set to a potential value that represents a logical zero. Since the signal EA represents a logic one during the setting phase, the clock CLK is released for the flip-flops via the gate GS2.
  • the edge detector FD sets the reset inputs of the flip-flops back to zero and the logic one is shifted further by the shift register in such a way that with each clock pulse a further flip-flop output becomes logic one and an additional current source becomes active, thus increasing the total output current.
  • the current sources are expediently all dimensioned the same, so that the output current then increases uniformly.
  • GS2 blocks the clock CLK of the shift register and the current state is fixed.
  • FIG. 7 shows a time diagram for the signal states of relevant control parameters during the setting phase for realizations of the control according to the invention in accordance with FIGS. 5 or 6.
  • CLK denotes the clock frequency.
  • the EA signal activates the adjustment phase. It can e.g. is the reset signal.
  • the signal RES2 is generated by the signal EA by means of an edge detector FD, by means of which the counter or the shift register are set to their initial position. With a certain delay, the too low voltage level is detected at the receiver and the feedback signal R is set to zero.
  • the counter or the shift register is activated via the signal CE.
  • the feedback signal R and the signal CE for activating the control block St can be in the logic states zero or one before they are set, which is indicated in FIG. 7 by two lines. When the desired voltage level is reached, the feedback signal R is set to 1, whereby the counter or the shift register are deactivated by the signal CE.

Abstract

Die Erfindung betrifft ein Verfahren und eine Schaltungsanordnung zum Einstellen des Spannungspegels bei der elektrischen Übertragung (L1) von Daten zwischen einem sendenden Baustein (SE) und einem empfangenden Baustein (EM) einer oder verschiedener Baugruppen. Dabei wird der Spannungspegel schrittweise oder kontinuierlich erhöht (st) , bis die erforderliche Höhe zur korrekten Darstellung zu übertragender Signale beim empfangenden Baustein (EM) erreicht ist. Die Erhöhung des Spannungspegels wird daraufhin durch das Übertragen einer Information (R) angehalten. Die Erfindung hat den Vorteil, dass der minimale zum Übertragen von Daten notwendige Spannungspegel präzise eingestellt werden kann. Die Verlustleistung kann dadurch gesenkt und Störungen auf Nachbarkanäle durch hohe Spannungspegel minimiert werden.

Description

Beschreibung
Verfahren und Schaltungsanordnung zur Anpassung des Spannungspegels für die Übertragung von Daten
Die Erfindung betrifft ein Verfahren und eine Schaltungsanordnung zum Einstellen des Spannungspegels bei der elektri¬ schen Übertragung von Daten zwischen einem sendenden Baustein und einem empfangenden Baustein einer oder verschiedener Baugruppen.
Effizienz bei der elektrischen Datenübertragung zwischen elektronischen Bauteilen spielt vor allem in den Bereichen eine große Rolle, wo wie in der Übermittlungstechnik Daten mit hoher Frequenz übertragen werden. Die Optimierung der Werte von den auftretenden Spannungen und Strömen ist dabei ein wichtiger Faktor um Verlustleistung zu minimieren.
Für die schnelle elektrische Datenübertragung zwischen Bausteinen auf einer Baugruppe oder über eine Rückwand auf eine andere Baugruppe haben sich bestimmte Schnittstellen- Standards wie beispielsweise Emitter Coupled Logic (ECL) , Gunning Transceiver Logic (GTL) , Current Mode Logic (CML) und Low Voltage Differential Signalling (LVDS) herausgebildet. Bei diesen Standards sind jeweils die Spannungspegel, bzw. Ausgangsströme, Abschlusswiderstände etc. genormt. Die Ausgangsschaltungen der Sendeeinheit der Bausteine arbeiten dabei häufig als geschaltete Stromquellen. Bei eingeschalteter Stromquelle entsteht ein Spannungsabfall am Abschluß- widerstand des Empfängers, der beispielsweise einer logischen Eins entspricht. Typische Werte für den Spannungsabfall, bzw. für die Spannungsdifferenz zur Definition der zwei Zustände für eine binäre Logik sind einige hundert mV. Aufgrund der Toleranzen der integrierten Stromquellen, die durch Ferti- gungstoleranzen, Variationen von Versorgungsspannungen und Temperatureinflüsse entstehen und aufgrund von Fertigungstoleranzen, Temperaturkoeffizienten und eventueller Nicht- linearitäten integrierter Abschlusswiderstände weist auch der durch den Spannungsabfall am Abschlußwiderstand erzeugte Spannungspegel erhebliche Toleranzen auf. Typische maximale Schwankungen für integrierte Stromquellen und Abschlusswider- stände liegen für die CMOS-Technologie im Bereich von 20%.
Für eine sichere Datenübertragung uss der Ausgangspegel so gewählt werden, dass am Empfängerbaustein auch im ungünstigsten Fall, d.h. bei Werten von Ausgangsstrom und Abschluss- iderstand, die am unteren Ende des jeweiligen Schwankungsbe¬ reichs liegen, noch ein Spannungspegel erzeugt wird, der sich beim Empfängerbaustein eindeutig detektieren lässt. Diese Wahl des Ausgangspegels kann dazu führen, dass ein erheblich höherer Ausgangsstrom als für die Datenübertragung notwendig erzeugt wird, der umso mehr von dem minimal notwendigen Wert für die Spannung differiert, je stärker sich die maximalen Werte für Ausgangsstrom und Abschlusswiderstand von den Werten am unteren Ende der Schwankungsbereiche unterscheiden. Der höhere Ausgangsstrom führt zu einer höheren Verlustleis- tung und bei gegebener Datenrate zu höherer Flankensteilheit der Signale und folglich zu erhöhten Störungen für benachbarte Kanäle.
Eine Verringerung der Toleranzen ist durch die Herstellung von genauen Referenzwiderständen und/oder -spannungsquellen durch spezielle Prozessschritte bei der Herstellung oder durch Laserabgleich im Anschluss an den Herstellungsprozess möglich. Diese Lösung zur Reduktion von Toleranzen und damit für eine bessere Einstellung des Spannungspegels ist aufwen- dig und teuer und wird in der Regel deshalb nur in Spezial- fallen verwendet.
Um den Ausgangsstrom anzupassen und die Pegelschwankungen zu verringern, werden teilweise externe genaue Referenzelemente verwendet, z.B. Widerstände und/oder Spannungsquellen. Dieses Vorgehen bringt den Nachteil von zusätzlichem Platzbedarf auf der Baugruppe und zusätzlichen Kosten mit sich. Außerdem werden zusätzliche Pins am Baustein benötigt. Integrierte Abschlusswiderstände werden auch oft mit Regelschaltungen auf einen genauen Referenzwiderstand geregelt. Dazu ist aber auch ein externes Element notwendig. Zudem erlauben die obigen Maßnahmen nur eine Reduzierung der Toleranzen und können signifikante Schwankungen von Spannungspegeln und Verlustleistung nicht verhindern.
Aufgabe der Erfindung ist es, ein Verfahren und eine Schal- tungsanordnung zur Einstellung des Spannungspegels anzugeben, wobei die Nachteile der bekannten Verfahren zur Reduzierung des Schwankungsbereichs vermieden werden.
Die Aufgabe wird durch ein Verfahren und eine Schaltungsan- ordnung entsprechend der Ansprüche 1 bzw. 16 jeweils durch deren kennzeichnende Teile gelöst.
Bei dem erfindungsgemäßen Verfahren wird der Spannungspegel am Ausgang des sendenden Bausteins schrittweise oder konti- nuierlich erhöht. Dabei wird wenigstens ein Signal unter Verwendung des jeweiligen Spannungspegels vom sendenden zum empfangenden Baustein übertragen. Der Spannungspegel für die Darstellung des Signals beim empfangenden Bausteins wird mit einer Referenzgröße oder das Signal mit einem Referenzmuster verglichen und bei Erreichen einer ausreichenden Höhe des Spannungspegels zur korrekten Darstellung des übertragenen Signals an den sendenden -Baustein eine Information übermittelt. Schließlich wird auf den Empfang der Information hin das Anhalten der Erhöhung des Spannungspegels am Ausgang des sendenden Bausteins bewirkt (Anspruch 1) . Durch das erfindungsgemäße Verfahren wird auf effiziente Weise beim empfangenden Baustein der minimale Spannungspegel für die Übertragung von Daten eingestellt. Dadurch werden die Verlustleistung der Bausteine bzw. des Systems und Störungen auf Nach- barkanäle durch hohe Spannungspegel minimiert. Die Genauigkeit der integrierten Strom- oder Spannungsquellen kann geringer sein und es werden zur Einstellung des Ausgangsstroms keine externen Elemente benötigt.
Bei einer Variante des erfindungsgemäßen Verfahrens wird ein dem empfangenden Baustein bekanntes Bitmuster bzw. eine Bitmusterfolge unter Verwendung des jeweiligen Spannungspegels wenigstens einmal vom sendenden zum empfangenden Baustein übertragen. Das übertragene Bitmuster bzw. die übertragene Bitmusterfolge wird beim empfangenden Baustein mit dem bekannten Bitmuster bzw. der bekannten Bitmusterfolge verglichen und so die korrekte Übertragung überprüft. Bei korrekter Übertragung wird eine Information an den sendenden Baustein geschickt, wodurch das Anhalten der Erhöhung des Spannungspegels bewirkt wird (Anspruch 2) . Bei dieser Variante erfolgt die Einstellung dynamisch, also bei der vollen zu übertragenden Datenrate. Man kann dadurch auch Dämpfungen des Signals kompensieren, die bei sehr hohen Datenraten im Bereich von Gbit/s von dielektrischen Verlusten des Baugruppenmaterials und dem Skineffekt auf den Leitungen verursacht werden, d.h. die Einstellung nimmt auf die Frequenzabhängigkeit des Signalpegels Rücksicht. Auch Leitungsstörungen auf Grund von Reflexionen und Übersprechen werden hier mitberücksichtigt.
Bei einer Realisierung des erfindungsgemäßen Verfahrens wird der Spannungspegel des übertragenen Signals mittels eines
Pegelvergleichers beim empfangenden Baustein mit einem Referenzspannungspegel verglichen, der der erforderlichen Mindesteingangsspannung entspricht. Bei Gleichheit bzw. Überschreiten der Mindesteingangsspannung wird eine Information an den sendenden Baustein geschickt, wodurch das Anhalten der Erhöhung des Spannungspegels bewirkt wird (Anspruch 3) . Die Verwendung eines Pegelvergleichers erlaubt auf einfache und effiziente Weise zu überprüfen,' ob der Signalpegel für die fehlerfreie Übertragung von Daten ausreicht. Die Information zum Anhalten der Erhöhung des Spannungspegels kann über eine eigene Leitung übertragen werden (Anspruch 4) . Eine zusätzliche Leitung zur Übertragung der Information kann in der Regel ohne größeren Zusatzaufwand vorgesehen werden. Eine Lösung ohne zusätzliche Leitung ist, die Information zum Anhalten der Erhöhung des Spannungspegels über die Signalleitung selbst zu übertragen (Anspruch 5) .
Es empfiehlt sich, das Verfahren während einer Einstellphase, insbesondere während eine's Neustarts des die Baugruppe bzw. die Baugruppen umfassenden Systems, durchzuführen (Anspruch 6) . Das Ausnützen von einer Einstellphase zur Durchführung des Verfahrens vermeidet zusätzliche Unterbrechungen beim Betrieb der Bausteine bzw. des Systems.
Alternativ kann die Information zum Anhalten der Erhöhung des Spannungspegels mit Hilfe eines während der Einstellphase entsprechend geschalteten Multiplexers beim empfangenden ' Baustein und eines entsprechend geschalteten Demultiplexers beim sendenden Baustein über eine vorhandene Leitung übermittelt werden. Dabei wird eine Leitung benutzt, über die während der Einstellphase des Spannungpegels keine nicht der Pegeleinstellung dienenden Signale übertragen werden
(Anspruch 7) . Bei dieser Alternative kommt man ohne zusätzliche Leitung aus. Dabei kann die Information mit Hilfe einer zusätzlichen Strom- oder Spannungsquelle bei dem empfangenden Baustein übermittelt werden. Zum Übermitteln der Information mit Hilfe der zusätzlichen Strom- bzw. Spannungsquelle wird der Potentialpegel der verwendeten Leitung so verändert, dass er eine Schwellenspannung über- oder unterschreitet. Das Über- bzw. Unterschreiten der Schwellenspannung wird beim sendenden Baustein detektiert und die Erhöhung des Spannungs- pegels angehalten (Anspruch 8) .
Die Erhöhung des Spannungspegels kann mit Hilfe eines nach Maßgabe eines Taktes arbeitenden Zählers erfolgen, wobei durch den Zähler eine Ausgangsstufe des sendenden Bausteins so angesteuert wird, dass nach Maßgabe des Taktes der Spannungspegel erhöht wird (Anspruch 9) . Die Verwendung eines getakteten Zählers erlaubt den Spannungspegel schrittweise zu erhöhen. Bei der Durchführung des Verfahrens während einer Einstellphase und der Benutzung einer eigenen Rückleitung kann das Verfahren auf folgende Weise durchgeführt werden: Der Zähler wird mit Hilfe eines Flankendetektors, der das Initialisierungs-Signal zur Initialisierung der Einstellphase detektiert, zurückgesetzt. Das Einschalten des Zählers erfolgt mit Hilfe eines Aktivierungs-Signals am Initialisie- rungs—Eingang, wobei dieses Signal so durch logische Verknüpfung des die -Einstellungsphase anzeigenden Initialisierungs- Signals mit dem Potentialwert der Leitung zum Übermitteln der Information zum Anhalten des Anstiegs des Spannungspegels erzeugt wird, dass der Zähler während der Einstellphase aktiviert ist, solange der gewünschte Spannungspegel noch nicht erreicht ist. Der Zähler arbeitet nach Maßgabe eines Taktsig- nals. Bei aufsteigender Zählung wird schrittweise der Spannungspegel durch Aktivierung verschiedener Stufen einer Strom- bzw. Spannungsquelle erhöht. Schließlich wird bei Erreichen des gewünschten Spannungspegels der Potentialwert der Leitung zum Übermitteln der Information zum Anhalten des Anstiegs des Spannungspegels geändert, so dass sich das Signal am Initialisierungs-Eingang ändert, wodurch das Anhalten des Zählers bewirkt wird (Anspruch 10) .
Alternativ zu einem Zähler kann der Steuerblock des erfin- dungsgemäßen Verfahrens effizient mit Hilfe eines Schieberegisters realisiert werden. Dabei wird auf der Sendeseite nach Maßgabe eines Taktes über ein Schieberegister eine Ausgangsstufe so angesteuert, dass nach Maßgabe des Taktes der Spannungspegel erhöht wird (Anspruch 11) .
Bei einer Einstellung des Spannungspegels während einer Einstellphase, wobei für die Übertragung der Information eine eigene Rückleitung verwendet wird, kann das Schieberegister mit Hilfe eines Flankendetektors, der das Initialisierungs- Signal zur Initialisierung der Einstellphase detektiert, zurück gesetzt werden. Das Schieberegister arbeitet nach Maßgabe eines Taktes. Dabei - ist das Taktsignal logisch so mit dem an der Leitung zum Übermitteln der Information zum Anhalten des Anstiegs des Spannungspegels anliegenden Signal und dem die Einstellphase anzeigenden Initialisierungs-Signal verknüpft, dass das Takt- signal während der Einstellphase aktiviert ist, solange der Spannungspegel am Eingang des ' empfangenden Bausteins unter dem gewünschten Wert liegt,
- aktiviert das Schieberegister nacheinander nach Maßgabe des Taktes die Einzelquellen einer aus einer Anzahl von Einzel- quellen gebildeten Stromquelle bzw. Spannungsquelle so, dass der Stromwert bzw. Spannungswert der Strom- bzw. Spannungsquelle und damit der Spannungspegel schrittweise erhöht wird, und
- wird bei Erreichen des gewünschten Spannungspegels ein Sig- nal an die Leitung zum Übermitteln der Information zum Anhalten des Anstiegs des Spannungspegels angelegt, wodurch das Anhalten des Schieberegisters bewirkt wird (Anspruch 12) .
Zusätzlich kann die Verlustleistung des Bausteins minimiert werden, indem man die nur während der Einstellphase aktiven Schaltungsteile nach der Einstellphase stromlos schaltet (Anspruch 13) .
Für den Fall, dass der Spannungspegel von dem sendenden Baustein zu mehreren empfangenden Bausteinen eingestellt wird kann der Spannungspegel zur Übertragung an dem am weitesten entfernten Baustein eingestellt und der so bestimmte Spannungspegel für die Übertragung an alle empfangenden Bausteine verwendet werden (Anspruch 14) . Dabei wird man häufig den am weitesten entfernten empfangenden Baustein für die Einstellung des Sendepegels vorsehen (Anspruch 15) , bei dem aufgrund der Länge der Übertragungsstrecke im Regelfall die größte Dämpfung der Signale auftritt. Ein solcher Betriebsfall, wo z.B. von einem Sendebaustein zu mehreren Empfangs- bausteinen sehr viele Signale verteilt werden, kommt vielfach in Vermittlungsanlagen in Koppelfeldern oder bei Computern zwischen Prozessoren und Speicherbausteinen vor. Der Zusatz- aufwand ist in diesem Fall besonders gering, weil eine einzige Rückleitung von dem vom Sender am weitesten entfern¬ ten Baustein genügt.
Bei der erfindungsgemäßen Schaltungsanordnung weist der sendende Baustein eine variable Strom- oder Spannungs¬ quelle auf, mit Hilfe derer unterschiedliche Spannungspegel von an den empfangenden Baustein zu übertragenden Signalen erzeugbar sind. Der empfangende Baustein weist einen Pegel- vergleicher auf, durch den eine Referenzspannung mit dem
Spannungspegel eines vom sendenden Baustein übertragenen Signals vergleichbar ist. Der Pegelvergleicher weist einen Ausgang auf, der mit einem Gatter des sendenden Bausteins verbunden ist. Das Gatter ist mit einem weiteren Eingang verse- hen, über den ein logisches Signal anlegbar ist, durch das die Information über Beginn und Ende einer Einstellphase einspeisbar ist. Der Ausgang des Gatters ist mit einem Steuerblock verbunden , durch den die Strom- bzw. Spannungsquelle aufsteuerbar ist (Anspruch 16) . Bei der Verwendung eines Dif- ferenzsignals können zwei Leitungen für die Übertragung vorgesehen sein (Anspruch 17) .
Bei einer Ausgestaltung der erfindungsgemäßen Schaltungsanordnung ist die Strom- bzw. Spannungsquelle mit mehreren Strom- bzw. Spannungserzeugungselementen und der Steuerblock mit einem Zähler gebildet , wobei
- der Ausgang des Gatters mit dem Initialisierungs-Eingang des Zählers verbunden ist,
- ein Flankendetektor vorgesehen ist, an dessen Eingang das Signal zur Initialisierung der Einstellphase anlegbar ist und dessen Ausgang mit dem- Rücksetz-Eingang des Zählers verbunden ist,
- der Zähler einen Eingang für ein Taktsignal aufweist,
- der Zähler Ausgänge aufweist, die so mit -verschiedenen Stu- fen der Stromquelle bzw. der Spannungsquelle verbunden sind, dass bei aufsteigender Zählung schrittweise der Stromwert bzw. Spannungswert, der von der Quelle geliefert wird, erhöh- bar ist (Anspruch 18) . Mit Hilfe eines Zählers und einer mehrstufigen Strom- bzw. Spannungsquelle kann so eine schrittweise Erhöhung des Spannungspegels realisiert werden.
Bei einer anderen Ausgestaltung mit Hilfe eines Schieberegis¬ ters ist die Stromquelle bzw. die Spannungsquelle mit einer Anzahl von Einzelquellen und der Steuerblock mit einem Schieberegister gebildet, wobei
- ein zusätzliches Gatter gegeben ist, dessen einer Eingang mit dem Ausgang des anderen Gatters verbunden ist, über dessen anderen Eingang ein Taktsignal einspeisbar ist und dessen Ausgang mit dem Schieberegister verbunden ist,
- ein Flankendetektor vorgesehen ist, an dessen Eingang das Signal zur Initialisierung der Einstellphase anlegbar ist und dessen Ausgang mit dem Rücksetz-Eingang des Schieberegisters verbunden ist,
- das Schieberegister Ausgänge aufweist, die so mit der mit einer Reihe von Einzelquellen gebildeten Stromquelle bzw. Spannungsquelle verbunden sind, dass die Anzahl der Einzel- quellen, die zu dem Stromwert bzw. Spannungswert der Strombzw. Spannungsquelle beitragen, schrittweise erhöhbar ist (Anspruch 19) .
Im folgenden wird der Anmeldungsgegenstand im Rahmen von Aus- führungsbeispielen anhand von Figuren näher erläutert. Es zeigen
Fig.l: Schematische Darstellung einer Realisierung des Erfindungsgegenstands für ein Eintaktsignal mit Hilfe einer zusätzlichen Leitung,
Fig.2: Schematische Darstellung einer Realisierung des Erfindungsgegenstands für ein Differenzsignal mit Hilfe einer zusätzlichen Leitung, Fig.3: Schematische Darstellung einer Realisierung des Erfin- dungsgegenstands für ein Eintaktsignal ohne zusätzliche Leitung, Fig.4: Schematische Darstellung einer Realisierung des Erfindungsgegenstands für ein Differenzsignal ohne zusätzliche Leitung,
Fig.5: Eine Realisierung der Steuerung zur erfindungsgemäßen Einstellung des Spannungspegels mit Hilfe eines Zählers,
Fig.6: Eine Realisierung der Steuerung zur erfindungsgemäßen Einstellung des Spannungspegels mit Hilfe eines Schieberegis¬ ters, und
Fig.7: Ein Zeitdiagramm für die Signalzustände relevanter Steuerparameter während der Einstellphase.
Dabei bezeichnen gleiche Bezugszeichen gleiche Elemente. In Figur 1 und 2 sind schematische Darstellungen von Realisierungen des Erfindungsgegenstands mit Hilfe einer separaten Rückleitung R dargestellt. Vom Empfängerbaustein - im folgenden Empfänger genannt - zum Sendebaustein - im folgenden Sender genannt - führt eine eigene Rückleitung R. Diese Rückleitung R stellt in der Regel keinen nennenswerten Zusatzaufwand dar .
In Figur 1 sind wesentliche Elemente zur Einstellung des Spannungspegels durch Pegelvergleich dargestellt. Am Eingang des Empfängers befindet sich ein Pegelvergleicher PV, der den momentanen Spannungspegel mit einer Referenzspannung Usoll vergleicht, die gleich der erforderlichen Mindesteingangsspannung des Empfängers ist. Die Zugehörigkeit der Schaltungselemente von Sender und Empfänger sind mit gestrichelten Linien und den Bezugszeichen SE und EM kenntlich gemacht. Der logische Wert, der durch das Ausgangssignal des Pegelverglei- chers PV repräsentiert wird, wird invertiert, wenn die Referenzspannung Usoll überschritten wird. Das Umschalten wird zum Sender SE zurückgemeldet und bewirkt, dass das Ansteigen des Ausgangsstroms gestoppt wird. Der Sender SE weist eine Sendestufe auf, die eine Stromquelle QS1 u fasst, welche mit einem Schalter SSI ein- und ausgeschaltet werden kann. Der Widerstand Rτs ist ein eventuell vorhandener Abschlußwiderstand am Sender, . auf den bei niedrigen Datenraten verzieh- tet werden kann. Ll ist eine Signalleitung, die den Ausgang A des Senders SE mit dem Eingang E des Empfängers EM verbindet. Für diese Signalleitung Ll ist der Spannungspegel übertrage¬ ner Signale einzustellen. RTE ist der Abschlußwiderstand des Empfängers EM. Die Terminierungsspannungen für die Wider¬ stände Rτs bzw. RTE sind Uτs am Sender SE bzw. UTE am Empfänger EM. Um einen dauernden Stromfluss zwischen UTs und UTE und da¬ mit einen unnötigen Leistungsverbrauch zu vermeiden, sollten Urs und UE gleiche Werte aufweisen. Bl ist der Eingangsbuf- fer, der das Signal zur Weiterverarbeitung im Baustein detektiert. Die Einstellung des Spannungspegels wird durch ein Signal EA (für: Einstellphase aktiv) initiiert, welches an dem Gatter GSl angelegt wird und eine logische Eins repräsentiert. Das Signal- EA kann z.B. das Signal zum Neustart sein, welches vielfach auch mit dem englischen Begriff reset bezeichnet wird. Über die Leitung R liegt an dem Inverter INV das Ausgangssignal des Pegelvergleichers PV an, welches bei Start der Einstellphase eine logische Null repräsentiert. Das Gatter GSl ist als UND-Gatter ausgestaltet. Bei Beginn der Einstellphase liegt an dem einen Eingang des Gatters GSl eine logische Eins an, die die Einstellphase anzeigt. An dem anderen Eingang liegt ebenfalls eine logische Eins an, solange der Spannungspegel den Wert Usoll für die korrekte Darstellung von übertragenen Signalen noch nicht erreicht hat. Dabei ist von dem Empfänger EM an der Rückleitung eine logische Null angelegt, die durch einen Invertierer INV invertiert wird, so dass an dem Steuerblock ST eine logische Eins anliegt. Über diesen Steuerblock- ST, für den in Figur 5 und 6 Realisierungen angegeben sind, wird die Stromquelle QS1 hoch- gesteuert. Der Schalter SSI ist am Anfang der Einstellphase geschlossen. Am Empfänger EM befindet sich an der Signalleitung Ll der eine Eingang eines Pegelvergleichers PV, der hier als Komparator angedeutet ist. Der Pegelvergleicher PV vergleicht den Spannungspegel auf der Eingangsleitung Ll mit einer Referenzspannung Usoll. Die Referenzspannung Usoll entspricht dabei dem Spannungswert, der für die Detektion von Signalen beim Empfänger EM mindestens notwendig ist, d.h. dem einzustellenden Spannungswert. Der Ausgang des Pegelvergleichers PV liefert das Rückmeldesignal R. Das Rückmeldesignal R repräsentiert den logischen Wert Null, solange der Spannungspegel unter der Referenzspannung Usoll liegt und nimmt den logischen Wert Eins an, wenn das Eingangspotential E den Wert UTE - Usoll unterschreitet. Der Spannungspegel ist dann hinreichend groß, um den logischen Wert Null darzustellen. Die Referenzspannung Usoll kann durch Spannungsteilung aus der Spannung UTE erzeugt werden. In vielen Fällen ist eine lokale Referenzspannung z.B. im Rahmen der Biaserzeugung zur Ruhestromkompensation vorhanden, die dafür genutzt werden kann. Die Funktion des Steuerblocks ST ist es, bei Aktivieren der Einstellphase durch das Signal EA den Strom der Stromquelle QS1 und damit den Spannungspegel zu erhöhen, bis die Rück el- düng R vom Empfänger EM kommt, dass der gewünschte Spannungswert erreicht ist. Auf die Rückmeldung R hin wird von dem Steuerblock ST der Stromanstieg unterbrochen und der von der Stromquelle QS1 gelieferte Strom auf dem erreichten Wert fixiert. Damit wird auch der Spannungspegel auf dem erreich- ten Wert fixiert, mit dem ab dann gesendet wird. Um die Verlustleistung zu verringern, können nur während der Einstellphase aktive Schaltungsteile nach der Einstellphase stromlos geschaltet werden, was in Figur 1 durch gestrichelte Linien angedeutet ist.
In Figur 2 ist eine scheiαatische Darstellung einer Realisierung des Erfindungsgegenstands für ein Differenzsignal mit Hilfe einer zusätzlichen Leitung R dargestellt. Dabei entsprechen die dargestellten Schaltungselemente denen einer CML-Schnittstelle. Das Prinzip der in Figur 2 gezeigten Realisierung ist aber nicht auf CML-Schnittstellen beschränkt, sondern es kann auch andere Schnittstellen-Standards angewendet werden, z.B. LVDS-Schnittstellen. LVDS-Schnittstellen arbeiten zum Teil mit Stromquellen, die an den Abschluss- widerständen Strom in beide Richtungen einspeisen können.
Aufgrund der differentiellen Arbeitsweise besteht die Sendestufe aus einer Stromquelle QS1 mit zwei Schaltern SSI und SS2, die je nach Polarität der Sendeinformationen den einen oder anderen Ausgang mit QS1 verbinden. Entsprechend sind zwei Abschlusswiderstände RTS1 und RTS2 am Sender SE, zwei Signalleitungen Ll und L2 und zwei Abschlusswiderstände RTE1 und RTE2 am Empfänger EM vorhanden. Während der Einstellphase sendet der Sender SE ein konstantes Signal so, dass das Potential des Ausgangs AI einer logischen Null und das Poten¬ tial des Ausgangs A1N einer logische Eins entsprechen, was auch durch die Schalterstellungen von SSI und SS2 in Figur 2 ausgedrückt ist. Durch den Pegelvergleicher PV wird der Span¬ nungspegel am Eingang El, der sich auf logisch Null befindet, mit dem Sollwert Usoll verglichen. Die weiteren in Figur 2 gezeigten Elemente bzw. Funktionen entsprechen denen der von Figur 1. Der Pegelvergleicher PV kann auch in einer aufwändi- geren Realisierung die Differenzspannung der beiden Signalleitungen Ll und L2 auswerten und mit dem Sollwert vergleichen, was durch eine gestrichelte Linie zwischen der Leitung L2 bzw. dem Eingang EIN und dem Pegelvergleicher PV angedeutet ist.
Zur Rückmeldung wird eine vorhandene Leitung verwendet, z.B. eine Steuerleitung, die während der Einstellphase keine relevante Information überträgt. An dieser Leitung befinden sich am Empfänger EM ein Multiplexer und am Sender SE ein Demul- tiplexer - in der Figur nicht dargestellt -,
Der Multiplexer und der Demultiplexer werden mit Hilfe des Initialisierung-Signals (EA) zum Start der Einstellphase so umgeschaltet, dass während der Einstellphase der Empfänger seine Rückmeldeinformationen auf diese Leitung gibt und der Sender am entsprechenden Demultiplexerausgang diese Information auswertet. Alternativ zur Verwendung einer vorhandenen Leitung kann auch die Rückmeldeinformation über die Signalleitung selber oder eine eigene Leitung übertragen werden.
In Figur 3 ist eine schematische Darstellung einer Realisierung des Erfindungsgegenstands für ein Eintaktsignal ohne zusätzliche Leitung gezeigt. Zur Rückmeldung wird die vorhan- dene Leitung Ll selbst- in der Folge Signalleitung genannt - benutzt. Bei der Übertragung eines differentiellen Signals werden beide Leitungen Ll und L2 genutzt (Figur 4) . In den in den Figuren 3 und 4 vorgestellten Realisierungen sind dazu am Empfänger EM eine bzw. zwei eigene Stromquellen QEl bzw. QEl und QE2 vorhanden, die im Meldefall einen Zusatzstrom in der Art einspeisen, dass sich an den Abschlusswiderständen sowohl e pfangs- als auch sendeseitig ein Potentialpegel einstellt, der außerhalb des normalen Bereichs liegt, beispielsweise bei der in der Figur 3 dargestellten CML-Schnittstelle unterhalb eines Schwellenwerts für das Potential. Dieser Potentialpegel wird detektiert und die Rückmeldung an den Steuerblock St des Senders SE weitergegeben. In Figur 3 ist im Vergleich zu Figur 1 am Empfänger EM zusätzlich der Schalter SEI und die Stromquelle QEl vorgesehen. Sobald der Komparator KEl seinen Ausgang aktiviert, wird der durch die Stromquelle QEl erzeugte Zusatzstrom auf die Signalleitung Ll eingespeist. Der Sender SE ist zusätzliche mit dem Komparator KS1 versehen, der den Spannungspegel auf der Signalleitung Ll mit einer Schwellenspannung Uschw vergleicht, wobei die Schwellenspannung Uschw unterhalb dem für den normalen Betrieb vorgesehenen Spannungsbereich liegt. Bei differentieller Übertragung sind am Empfänger EM zwei zusätzliche Stromquellen QEl und QE2 mit identischen Strömen vorgesehen, die im Melde- fall den Gleichtaktpegel des Signals ändern. Der Steuerblock St reagiert während der Einstellphase entsprechend auf eine Änderung des Gleichtaktpegels (Figur 4) . QEl und QE2 sind die zusätzlichen Stromquellen, die mit den Schaltern SEI und SE2 geschaltet sind. Auf der Senderseite befinden sich zwei Kom- paratoren KS1 und KS2. Das UND-Gatter GS2 verknüpft die Kom- paratorausgänge so, dass der Stromanstieg gestoppt wird, wenn die Spannungspegel auf beiden Signalleitungen Ll und' L2 den Schwellenwert Uschw unterschreiten.
Zu Figur 3 ist noch anzumerken, daß beim Start des Einstellvorganges in der Schleife aus den Elementen SEI, GE1 und KEl eine Blockierung auftreten könnte, wenn der Schalter SEI ge- schlössen wäre. In diesem Falle muß dafür gesorgt werden, daß SEI zu Beginn des Einstellvorgangs geöffnet wird und solange geöffnet bleibt, bis der Sender seinen Ausgang auf den Minimalwert gesetzt hat. Während des Einstellvorgangs wird SEI dann geschlossen und muß nach Beendigung des Einstellvorgangs, d.h. wenn EA auf logisch 0 geht, dann wieder geöffnet werden.
Zur Einstellung des Spannungspegels für hochfrequenten Daten- austausch kann anstelle des Vergleiches mit einer Referenzspannung ein bekanntes Referenzmuster übertragen und bei dem Empfänger auf korrekte Übertragung hin überprüft werden. Bei dieser Variante des Erfindungsgegenstands sendet man während der Einstellphase mehrfach hintereinander ein festes, dem Empfänger bekanntes Bitmuster. Dieser analysiert laufend die ankommenden Daten. Ist der Spannungspegel zur Übertragung von Daten bzw. der Sendepegel noch zu gering, so werden bei den empfangenen Daten Bitfehler auftreten. Ist das Bitmuster fehlerfrei erkannt, so ist der Sendepegel ausreichend und die Einstellphase kann wie oben beschrieben beendet werden. Es ist dabei zwar ein gewisser Zusatzaufwand beim Sender zur Erzeugung des Bitmusters und beim Empfänger zur Analyse notwendig. In vielen Fällen sind solche Funktionen aber bereits in den Bausteinen vorgesehen. Beispielsweise benutzt man für Synchronisierungszwecke Rahmenkennworte oder für Testzwecke Pseudozufalls-Bitmuster PRBS (pseudo random bit sequence) . Die entsprechenden Schaltungsteile können vorteilhaft mitbenutzt werden. Wenn die Einstellung während der Resetphase des Bausteins durchgeführt wird, dürfen diese Schaltungsteile währenddessen nicht rückgesetzt werden und es ist sicherzustellen, dass sie aus einem beliebigen Zustand richtig loslaufen.
In Figur 5 ist eine Realisierung der Steuerung zur erfin- dungsgemäßen Einstellung des Spannungspegels mit Hilfe eines Zählers Z dargestellt. Die Schalttransistoren sind mit Ml und M2 bezeichnet und entsprechen den Schaltern von Bild 1 bzw. 2. In der Realisierung wurden Metalloxidfeldeffekttransistoren, die üblicherweise mit MOSFET abgekürzt werden, vorgese¬ hen. Auch Bipolar- oder Galliumarsenidtransistoren können verwendet werden. Am Eingang der Schalttransistoren Ml und M2 liegt das Datensignal D bzw. das dazu inverse Datensignal DN. Die Stromquelle besteht aus den Transistoren MBO, MB1, ..., MBn. Jede der einzelnen Transistoren zur Stromerzeugung MB1, ..., MBn hat in seinem Drainanschluss jeweils einen Serientransistor MSI, .., MSn, mit dem der jeweilige Strom zu- bzw. abgeschaltet werden kann. Unabhängig davon kann noch ein weiterer Transistor MBx vorhanden sein, der einen nicht abschaltbaren Grundstrom bzw. Mindeststrom einspeist. Es ist ein Zähler Z gegeben, dessen Zählausgänge Ql, Q2...Qn mit den Gates der einzelnen Schalttransistoren MSI, ...,MSn verbunden sind. Der momentane Zählerstand bestimmt, welche von den
Schalttransistoren MSI, ...,MSn gesperrt und welche leitend sind, und damit den Ausgangsstrom. Dem Zähler Z wird ein Takt CLK (für: clock) zugeführt, der während der Einstellphase - z.B. der Resetphase - aktiv sein muss, also z.B. der Takt, mit dem auch das Resetsignal, das an den meisten Bausteinen asynchron anliegt, eingetaktet wird. Die Einstellphase wird durch das Signal EA (für: Einstellphase aktiv) aktiviert, das an einem Flankendetektor FD und dem Gate GSl anliegt. Der Flankendetektor FD reagiert auf die positive Flanke des Signals ΕA und gibt ein Signal RES2 an den Rücksetzeingang RESZ des Zählers Z, wodurch der Zähler Z auf den Anfangszustand zurückgesetzt wird. Bei dem Eingang CE (für: count enable) , des Zählers Z wird durch das Signal EA über das Gate GSl das Zählen freigegeben. Bei dem Zähler Z handelt es sich um einen Aufwärtszähler, d.h. der Zählerstand steigt an. Die Stromquellen sind so dimensioniert, dass mit steigendem Zählerstand der Ausgangsstrom zunimmt. Sobald die Rückmeldung erfolgt, dass der Spannungspegel am Empfängereingang genügend hoch ist, wird der Stromanstieg angehalten. Das Unterbrechen des Stromanstiegs geschieht über die Rückleitung R durch Anlegen eines Signals an GSl, so dass die Aktivierung des Zählvorgangs am Zählereingang CE unterbrochen und der Zähler¬ stand auf dem erreichten Wert stehen bleibt.
Der Zähler Z kann als 1-aus-n-Zähler ausgeführt sein. Dann muss die Dimensionierung der Stromquelle so sein, dass mit jedem Weitergeben des Zählersignals an die nächste Stufe eine neue Stromquelle eingeschaltet wird, die einen höheren Strom einspeist als die vorhergehende. Dies erfolgt üblicherweise über die Dimensionierung der Transistorweite. Der Zähltakt muss langsam genug sein, dass die Stromquellen den Änderungen folgen können. Falls der Bausteintakt zu schnell ist, kann durch einen Frequenzteiler ein langsamerer Takt daraus abgeleitet werden.
Figur 6 zeigt eine Realisierung der Steuerung zur erfindungsgemäßen Einstellung des Spannungspegels mit Hilfe eines Schieberegisters, das aus den D-Flipflops (Data Latch Flipflops) FF1 ...FFn besteht. Die Takteingänge der Flipflops FF1 ... FFn erhalten einen langsamen Takt CLK. Am D-Eingang des ersten Flipflops FF1 liegt permanent eine logische Eins an. Zu Beginn der Einstellphase werden die Flipflops FF1 ...FFn mit der positiven Flanke vom Signal EA über den Flankendetektor FD zurückgesetzt, d.h. die Pötentialwerte der Ausgänge Ql...Qn repräsentieren logisch Nullen. Die einzelnen Stro - quellen sind damit abgeschaltet; es ist dann nur noch ein über den Transistor MBx eingespeister Grundstrom vorhanden. Damit ist der Spannungspegel beim Empfänger EM zu Beginn der Einstellungsphase zu niedrig und die Rückmeldeleitung demzufolge auf einen Potentialwert gesetzt, der eine logische Null repräsentiert. Da das Signal EA während der Einstellungsphase eine logische Eins repräsentiert, wird über das Gatter GS2 der Takt CLK für die Flipflops freigegeben. Der Flankendetektor FD setzt die Rücksetzeingänge der Flipflops wieder auf Null und die logische Eins wird durch das Schieberegister so weitergeschoben, dass mit jedem Taktpuls jeweils ein weiterer Flipflopausgang logisch Eins und eine zusätzliche Stromquelle aktiv wird und damit der Gesamtausgangsstrom erhöht wird. Zweckmäßigerweise dimensioniert man in diesem Fall die Stromquellen alle gleich, so dass der Ausgangsstrom sich dann gleichmäßig erhöht. Wenn die Rückleitung R aktiviert wird, sperrt GS2 den Takt CLK des Schieberegisters und der momen- tane Zustand wird fixiert.
In Figur 7 ist ein Zeitdiagramm für die Signalzustände relevanter Steuerparameter während der Einstellphase für Realisierungen der erfindungsgemäßen Steuerung entsprechend der Figuren 5 oder 6 angegeben. Dabei bezeichnet CLK die Taktfrequenz. Das Signal EA aktiviert die Einstellungsphase. Es kann sich dabei z.B. um das Reset-Signal handeln. Durch das Signal EA wird mittels eines Flankendetektors FD das Signal RES2 erzeugt, durch das der Zähler bzw. das Schieberegister auf ihre Ausgangsstellung gesetzt werden. Mit einer gewissen Verzögerung wird bei dem Empfänger der zu niedrige Spannungspegel detektiert und das Rückmeldesignal R auf Null gesetzt. Durch setzen des Signals R wird über das Signal CE der Zähler bzw. das Schieberegister aktiviert. Das Rückmeldesignal R und das Signal CE zur Aktivierung des Steuerblocks St können sich bevor sie gesetzt werden, in den logischen Zuständen Null oder Eins befinden, was in Figur 7 durch zwei Linien kenntlich gemacht ist. Bei Erreichen des gewünschten Spannungspegels wird das Rückmeldesignal R auf 1 gesetzt, wodurch der Zähler bzw. das Schieberegister durch das Signal CE deaktiviert werden.

Claims

Patentansprüche
1. Verfahren zum Einstellen des Spannungspegels bei der elektrischen Übertragung von Daten zwischen einem sendenden Baustein (SE) und einem empfangenden Baustein (EM) einer oder verschiedener Baugruppen dadurch gekennzeichnet,
- dass der Spannungspegel am Ausgang des sendenden Bausteins (SE) schrittweise oder kontinuierlich erhöht wird, - dass wenigstens ein Signal unter Verwendung des jeweiligen Spannungspegels vom sendenden (SE) zum empfangenden Baustein (EM) übertragen wird,
- dass -der Spannungspegel für die Darstellung des Signals beim empfangenden Bausteins (EM) mit einer Referenzgröße (Usoll) oder das Signal mit einem Referenzmuster verglichen wird,
- dass bei Erreichen einer ausreichenden Höhe des Spannungspegels zur korrekten Darstellung des übertragenen Signals an den sendenden Baustein (SE) eine Information übermittelt wird, und
- dass auf den Empfang der Information hin das Anhalten der Erhöhung des Spannungspegels am Ausgang des sendenden Bausteins (SE) bewirkt wird.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet,
- dass ein dem empfangenden Baustein (EM) bekanntes Bitmuster bzw. eine Bitmusterfolge unter Verwendung des jeweiligen Spannungspegels wenigstens einmal vom sendenden (SE) zum emp- fangenden Baustein (EM) übertragen wird,
- dass das übertragene Bitmuster bzw. die übertragene Bitmusterfolge beim empfangenden Baustein (EM) mit dem bekannten Bitmuster bzw. der bekannten Bitmusterfolge verglichen und so die korrekte Übertragung überprüft wird, und - dass bei korrekter Übertragung eine Information an den sendenden Baustein (SE) geschickt wird, wodurch das Anhalten der Erhöhung des Spannungspegels bewirkt wird.
3. Verfahren nach Anspruch 1, dadurch gekennzeichnet,
- dass der Spannungspegel des übertragenen Signals mittels eines Pegelvergleichers (PV) beim empfangenden Baustein (EM) mit einem Referenzspannungspegel (Usoll) verglichen wird, der der erforderlichen Mindesteingangsspannung entspricht, und
- dass bei Gleichheit bzw. Überschreiten der Mindesteingangs¬ spannung erne Information an den sendenden Baustein (SE) geschickt wird, wodurch das Anhalten der Erhöhung des Spannungspegels bewirkt wird.
4. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, - dass die Information zum Anhalten der Erhöhung des Spannungspegels über eine eigene Leitung (R) übertragen wird.
5. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, - dass die Information zum Anhalten der Erhöhung des Spannungspegels über die Signalleitung selbst übertragen wird.
6. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, - dass das Verfahren während einer Einstellphase, insbesondere während eines Neustarts des die Baugruppe bzw. die Baugruppen umfassenden Systems, durchgeführt wird.
7. Verfahren nach Anspruch 6, dadurch gekennzeichnet,
- dass die Information zum Anhalten der Erhöhung des Spannungspegels mit Hilfe eines während der Einstellphase entsprechend geschalteten Multiplexer beim empfangenden Baustein und eines entsprechend geschalteten Demultiplexers beim sen- denden Baustein über eine vorhandene Leitung übermittelt wird, über die während der Einstellphase des Spannungpegels keine nicht der Pegeleinstellung dienenden Signale übertragen werden.
8. Verfahren nach Anspruch 7, dadurch gekennzeichnet,
- dass die Information mit Hilfe einer zusätzlichen Stromoder Spannungsquelle (QEl, QE2) bei dem empfangenden Baustein übermittelt wird,
- dass zum Übermitteln der Information mit Hilfe der zusätz- liehen Strom- bzw. Spannungsquelle (QEl, QE2) der Potential¬ pegel der verwendeten Leitung so verändert wird, dass er eine Schwellenspannuήg (Uschw) über- oder unterschreitet, und
- dass das Über- bzw. Unterschreiten der Schwellenspannung (Uschw) beim sendenden Baustein (SE) detektiert und die Erhö- hung des Spannungspegels angehalten wird.
9. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass der Spannungspegel mit Hilfe eines nach Maßgabe eines Taktes arbeitenden Zählers (Z) erhöht wird, wobei durch den Zähler (Z) eine Ausgangsstufe des sendenden Bausteins so angesteuert wird, ' dass nach Maßgabe des Taktes der Spannungspegel erhöht wird.
10. Verfahren nach den Ansprüchen 5, 6 und 9 dadurch gekennzeichnet,
- dass der Zähler (Z) mit Hilfe eines Flankendetektors (FD) , der das Initialisierungs-Signal (EA) zur Initialisierung der Einstellphase detektiert, zurückgesetzt wird, - dass der Zähler (Z) mit Hilfe eines Aktivierungs-Signals (CE) am Initialisierungs—Eingang eingeschaltet wird, wobei dieses Signal so durch logische Verknüpfung des die Einstellungsphase anzeigenden Initialisierungs-Signals (EA) und dem Potentialwert der Leitung (R) zum Übermitteln der Information zum Anhalten des Anstiegs des Spannungspegels erzeugt wird, dass der Zähler (Z) während der Einstellphase aktiviert ist, solange der gewünschte Spannungspegel noch nicht erreicht ist,
- dass der Zähler (Z) nach Maßgabe eines Taktsignals arbei¬ tet, - dass bei aufsteigender Zählung schrittweise der Spannungs¬ pegel durch Aktivierung verschiedener Stufen einer Strom¬ bzw. Spannungsquelle erhöht wird, und
- dass bei Erreichen des gewünschten Spannungspegels der Potentialwert der Leitung (R) zum Übermitteln der Information zum Anhalten des Anstiegs des Spannungspegels geändert wird, so dass sich das Signal (CE) am Initialisierungs-Eingang ändert, wodurch das Anhalten des Zählers bewirkt wird.
11. Verfahren nach einem der Ansprüche 2 bis 8, dadurch gekennzeichnet,
- dass auf der Sendeseite nach Maßgabe eines Taktes ein Schieberegister eine Ausgangsstufe so ansteuert, dass nach Maßgabe des Taktes der Spannungspegel erhöht wird.
12. Verfahren nach den Ansprüchen 5,6 und 11, dadurch gekennzeichnet,
- dass das Schieberegister mit Hilfe eines Flankendetektors (FD) , der das Initialisierungs-Signal (EA) zur Initialisierung der Einstellphase detektiert, zurückgesetzt wird, - dass das Schieberegister nach Maßgabe eines Taktsignals arbeitet, wobei
- das Taktsignal logisch so mit dem an der Leitung (R) zum Übermitteln der Information zum Anhalten des Anstiegs des Spannungspegels anliegenden Signal und dem die Einstellphase anzeigenden Initialisierungs-Signal (EA) verknüpft ist, dass das Taktsignal während der Einstellphase aktiviert ist, solange der Spannungspegel am Eingang des empfangenden Bausteins unter dem gewünschten Wert liegt,
- das Schieberegister nach Maßgabe des Taktes die Einzel- quellen einer mit einer Reihe von Einzelquellen gebildeten
Stromquelle bzw. Spannungsquelle so nacheinander aktiviert, dass der Stromwert bzw. Spannungswert der Strom- bzw. Span- nungsquelle und damit der Spannungspegel schrittweise erhöht wird, und
— bei Erreichen des gewünschten Spannungspegels ein Signal an die Leitung zum Übermitteln der Information zum Anhalten des Anstiegs des Spannungspegels angelegt wird, wodurch das Anhalten des Schieberegisters bewirkt wird.
13. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, dass die nur während der Einstellphase aktiven Schaltungsteile nach der Einstellphase stromlos geschaltet werden.
14. Verfahren nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, - dass der Spannungspegel von dem sendenden Baustein zu mehreren empfangenden Bausteinen eingestellt wird, wobei
— der Spannungspegel zur Übertragung an einen der empfangenden Bausteine eingestellt wird und
— der so bestimmte Spannungspegel für die Übertragung an alle empfangenden Bausteine verwendet wird.
15. Verfahren nach Anspruch 14, dadurch gekennzeichnet,
- dass der Spannungspegel zur Übertragung an dem am weitesten entfernten Baustein eingestellt wird.
16. Schaltungsanordnung zum Einstellen des Spannungspegels bei der elektrischen Übertragung von Daten zwischen einem sendenden Baustein (SE) und einem empfangenden Baustein (EM) einer oder verschiedener Baugruppen dadurch gekennzeichnet,
- dass der sendende Baustein (SE) eine variable Strom- oder Spannungsquelle aufweist, mit Hilfe derer unterschiedliche Spannungspegel von an den empfangenden Baustein (EM) zu über- tragenden Signalen erzeugbar sind,
- dass der empfangende Baustein (EM) einen Pegelvergleicher (PV) aufweist, durch den eine Referenzspannung (Usoll) mit dem Spannungspegel eines vom sendenden Baustein (SE) übertra¬ genen Signals vergleichbar ist,
- dass der Pegelvergleicher (PV) einen Ausgang aufweist, der mit einem Gatter (GSl) des sendenden Bausteins (SE) verbunden ist,
- dass das Gatter (GSl) mit einem weiteren Eingang versehen ist, über den ein logisches Signal anlegbar ist, durch das die Information über Beginn und Ende einer Einstellphase einspeisbar ist, und - dass der Ausgang des Gatters (GSl) mit einem Steuerblock
(St) verbunden ist, durch den die Strom- bzw. Spannungsquelle aufsteuerbar ist.
17. Schaltungsanordnung nach Anspruch 16, dadurch gekennzeichnet,
- dass zwei Leitungen (Ll, L2) zur Übertragung eines Differenzsignals vorgesehen sind.
18. Schaltungsanordnung nach Anspruch 17, dadurch gekennzeichnet,
- dass die Strom- bzw. Spannungsquelle mit mehreren Strombzw. Spannungserzeugungselementen gebildet ist,
- dass der Steuerblock (St) mit einem Zähler (Z) gebildet ist, wobei — der Ausgang des Gatters (GSl) mit dem Initialisierungs- Eingang (CE) des Zählers (Z) verbunden ist,
- ein Flankendetektor (FD) vorgesehen ist, an dessen Eingang das Signal (EA) zur Initialisierung der Einstellphase anlegbar ist und dessen Ausgang mit dem Rücksetz-Eingang des Zäh- lers (Z) verbunden ist,
- der Zähler (Z) einen Eingang für ein Taktsignal aufweist,
- der Zähler Ausgänge (Ql ... Qn) aufweist, die so mit verschiedenen Stufen der Stromquelle bzw. der Spannungsquelle verbunden sind, dass bei aufsteigender Zählung schrittweise der Stromwert bzw. Spannungswert, der von der Quelle geliefert wird, erhöhbar ist.
19. Schaltungsanordnung nach Anspruch 17, dadurch gekennzeichnet,
— dass die Stromquelle bzw. die Spannungsquelle mit einer Reihe von Einzelquellen gebildet ist, - dass der Steuerblock (St) mit einem Schieberegister gebildet ist, wobei
— ein zusätzliches Gatter (GS2) gegeben ist, dessen einer Eingang mit dem Ausgang des anderen Gatters (GSl) verbunden ist, über dessen anderen Eingang ein Taktsignal einspeisbar ist und dessen Ausgang mit dem Schieberegister verbunden ist,
— ein Flankendetektor (FD) vorgesehen ist, an dessen Eingang das Signal (EA) zur Initialisierung der Einstellphase anlegbar ist und dessen Ausgang mit dem Rücksetz-Eingang des Schieberegisters verbunden ist, — das Schieberegister Ausgänge (Ql ... Qn) aufweist, die so mit der mit einer Reihe von Einzelquellen gebildeten Stromquelle bzw. Spannungsquelle verbunden sind, dass die Anzahl der Einzelquellen, die zu dem Stromwert bzw. Spannungswert der Strom- bzw. Spannungsquelle beitragen, schrittweise erhöhbar ist.
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