WO2003007305A1 - Semiconductor storage, mobile electronic device, and detachable storage - Google Patents

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WO2003007305A1
WO2003007305A1 PCT/JP2002/006926 JP0206926W WO03007305A1 WO 2003007305 A1 WO2003007305 A1 WO 2003007305A1 JP 0206926 W JP0206926 W JP 0206926W WO 03007305 A1 WO03007305 A1 WO 03007305A1
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power supply
memory
semiconductor
circuit
refresh operation
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PCT/JP2002/006926
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Hiroshi Iwata
Akihide Shibata
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Sharp Kabushiki Kaisha
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    • G11C2211/406—Refreshing of dynamic cells
    • G11C2211/4067—Refresh in standby or low power modes

Definitions

  • the present invention relates to a semiconductor memory device, and more specifically, to a semiconductor memory device that performs a refresh operation to maintain stored data.
  • the present invention also relates to a portable electronic device and a removable storage device having such a semiconductor storage device.
  • DRAM Dynamic Random Access Memory
  • a semiconductor memory device of the present invention A memory unit for performing a refresh operation
  • a power supply / interruption circuit having a function of supplying or interrupting power to the memory unit, and a terminal for receiving a signal from an external clock circuit for generating the timing of the refresh operation;
  • the operation modes of the memory unit include:
  • the power supply cutoff circuit supplies power to the memory unit only during a period in which a refresh operation is performed in synchronization with a timing of the refresh operation generated by the external clock circuit. It is characterized in that the power supply to the section is cut off.
  • the “memory section” includes a memory element serving as a storage unit and a peripheral circuit for performing a refresh operation on each memory element (the same applies hereinafter).
  • the power supply cutoff circuit causes the memory unit to perform a refresh operation in synchronization with a timing of the refresh operation generated by the external clock circuit.
  • the power is supplied only during the period when the refresh operation is performed, and the power supply to the memory unit is cut off during the period when the refresh operation is not performed. Therefore, power consumption of the memory portion can be suppressed, and power consumption of the semiconductor memory device can be reduced. Further, in a system incorporating this semiconductor memory device, it is possible to reduce power consumption particularly when the system is in a standby state.
  • a power supply / interruption circuit having a function of supplying or interrupting power to the memory unit; and a clock circuit that generates timing of the refresh operation.
  • the operation modes of the memory unit include:
  • the power supply cutoff circuit supplies power to the memory unit only during a period in which the refresh operation is performed in synchronization with the timing of the refresh operation generated by the clock circuit, and supplies the memory during a period in which the refresh operation is not performed. It is characterized by shutting off power supply to the unit.
  • the power supply cutoff circuit when the memory unit is in the standby mode, performs a refresh operation on the memory unit in synchronization with a timing of the refresh operation generated by the clock circuit. Power is supplied only during the period, and power supply to the memory unit is cut off during the period when the refresh operation is not performed. Therefore, power consumption of the memory portion can be suppressed, and power consumption of the semiconductor storage device can be reduced. Further, in a system incorporating this semiconductor memory device, it is possible to reduce power consumption particularly when the system is in a standby state. Further, since the semiconductor memory device includes the clock circuit, it can operate alone without contact with an external device. Furthermore, a terminal for receiving a signal from an external clock circuit for generating the timing of the refresh operation is not required. Therefore, the number of parts can be reduced.
  • power to the memory unit and the clock circuit is supplied from one power supply.
  • the number of power supplies can be reduced, it is possible to reduce the manufacturing cost and the cost required for the battery when the device is used.
  • the first embodiment is characterized in that an external power supply terminal for receiving power supply from an external power supply is provided.
  • a secondary power supply that is charged by power supplied from the external power supply is provided.
  • the secondary power supply is charged with the power supplied from the external power supply, and power is supplied from the secondary grapes to the memory unit and the like. Since the charging to the secondary power supply can be performed at any time, it is possible to prevent the power supply from being consumed and the storage in the memory unit from being lost. In addition, since the secondary comfort field can be charged at any time, the capacity of the secondary power supply can be reduced from the viewpoint of design. As a result, the size of the semiconductor storage device can be reduced.
  • the memory unit includes a memory element that retains a memory for a time T or more without a refresh operation, and the clock circuit or the external clock circuit has a timing shorter than the time T and the refresh operation timing.
  • the generated, the time T is characterized in that at 1 X 1 0 one 3 seconds or more.
  • the refresh operation interval is sufficiently longer than the time required for the refresh operation, the effect of reducing the power consumption when the memory unit is in the standby mode can be sufficiently exhibited. Therefore, the power consumption of the semiconductor memory device can be sufficiently reduced.
  • the clock circuit is configured by a complementary circuit using a field effect transistor, and an absolute value of a power supply voltage for driving the clock circuit is smaller than an absolute value of a threshold value of the field effect transistor.
  • the power supply voltage for driving the B-type meter circuit is lower than the threshold value (the absolute value in the case of the P-type field-effect transistor) of the field-effect transistor constituting the phase-reduction circuit. Power consumption can be significantly reduced. Therefore, from a design point of view, it is possible to reduce the capacity of the power supply and downsize the device. Alternatively, it is possible to prevent the lightning source from being consumed and the memory in the memory unit from being lost.
  • the memory section flows through a conductive film or a semiconductor film.
  • a memory element comprising a field-effect transistor, wherein an insulating film thickness between the conductive film or the semiconductor film and a channel region of the field-effect transistor is less than 10 nm; or Alternatively, an insulating film thickness between the semiconductor film and the good electrode of the field effect transistor is less than 10 nm.
  • the operating voltage can be reduced because the insulating film sandwiching the floating gate of the field effect transistor is thin. Therefore, power consumption during memory operation can be reduced, and deterioration of the memory element can be reduced. Further, since the thickness of the insulating film is thin, the potential barrier is also thin, and writing and erasing operations can be sped up.
  • the memory unit includes a memory element including a field-effect transistor using floating dots as discrete dots formed of a conductor or a semiconductor.
  • the floating gate is a discrete dot, resistance to a defect due to a pinhole or the like in the insulating film increases.
  • the memory unit has a field-effect transistor type memory element having a floating gate
  • the floating gate is a composite of a conductor film or a semiconductor film and a discrete dot made of a conductor or a semiconductor. It is characterized by being composed of a body.
  • the device since the device operates at a low power supply voltage, power consumption during memory operation can be reduced and deterioration of a memory element can be reduced.
  • a portable electronic device includes the above-described semiconductor storage device.
  • the portable electronic device of the present invention when the portable electronic device is in the standby mode, that is, when the memory unit is in the standby mode, the power consumption of the memory unit can be significantly reduced. Therefore, the life of the battery mounted on the portable electronic device can be greatly extended.
  • a base that is detachably attached to the electronic device
  • the semiconductor device is mounted on the base, and the electronic device is mounted on the base. And a terminal for transmitting and receiving data.
  • the data transmitted from the electron ⁇ is received via the terminal and stored in the memory unit, while the data stored in the memory unit is stored in the terminal. It is possible to transmit to an electronic device via the Internet.
  • the removable storage device of the present invention when the memory unit is in the standby mode, the power consumption of the memory unit can be significantly reduced, so that the life of the battery mounted on the base can be greatly extended. Furthermore, if the removable storage device of the present invention is shared between a plurality of electronic devices, data sharing among the plurality of electronic devices can be realized.
  • FIG. 1 is a diagram showing a basic concept of the semiconductor memory device according to the first embodiment of the present invention.
  • FIG. 2 is a diagram showing a configuration of the semiconductor memory device according to the first embodiment of the present invention.
  • FIG. 3 is a diagram showing a configuration of the semiconductor memory device according to the second embodiment of the present invention.
  • FIG. 4 is a diagram showing the configuration of the semiconductor memory device according to the third embodiment of the present invention.
  • FIG. 5 is a graph showing the characteristics of the drain current versus the gate voltage of the ⁇ channel type MOSFET ⁇ , and is a graph illustrating the fourth embodiment of the present invention.
  • FIG. 6 is a graph showing the drain current in logarithmic form in FIG. 5 and illustrating a fourth embodiment of the present invention.
  • FIG. 7 is a schematic cross-sectional view of a first example of the memory element according to the fifth embodiment of the present invention.
  • FIG. 8 is a schematic sectional view of a second example of the memory element according to the fifth embodiment of the present invention.
  • FIG. 9 is a schematic sectional view of a third example of the memory device according to the fifth embodiment of the present invention.
  • FIG. 10 is a schematic cross-sectional view of a fourth example of the memory element according to the fifth embodiment of the present invention.
  • FIG. 11 is a graph showing hysteresis of a fourth example of the memory element according to the fifth embodiment of the present invention.
  • FIG. 12 is a diagram showing a configuration of a portable electronic device according to a sixth embodiment of the present invention.
  • a semiconductor memory device according to a first embodiment of the present invention will be described with reference to FIGS.
  • the present embodiment relates to a semiconductor memory device in which the supply of power to the memory unit is stopped while the refresh operation is not performed when the memory unit is in the stand-by mode.
  • This semiconductor memory device includes a memory circuit 1 as a memory unit, a power supply cutoff circuit 2, a clock circuit 3, and a power supply 4. Note that, in FIG. 1, an external logic circuit that requests the memory circuit 1 to take an active mode or a standby mode, which will be described later, and a data bus that connects the external logic circuit to the memory circuit 1 are omitted. .
  • the memory circuit 1 includes a memory cell array section and a peripheral circuit section.
  • the memory cells that make up the memory cell array consist of memory elements that require a refresh operation to maintain stored data.
  • a power supply cutoff circuit 2 including a switch for supplying or cutting off power to the memory circuit 1 is interposed between the power supply 4 and the memory circuit 1, a power supply cutoff circuit 2 including a switch for supplying or cutting off power to the memory circuit 1 is interposed.
  • the power supply cutoff circuit 2 is connected to a clock circuit 3 that generates the timing of the refresh operation.
  • the switching operation between power supply and cutoff by the power supply cutoff circuit 2 is controlled by the clock circuit 3 or an external input line.
  • the power supply cutoff circuit 2 may be formed on a different semiconductor chip from the memory circuit 1, or may be formed on the same chip. In FIG.
  • the power supply cutoff circuit 2 is provided on the high potential (VDD) side as viewed from the memory circuit, but may be on the low potential (GND) side, and switching between power supply and cutoff is possible. If possible, the position is not limited.
  • the clock circuit 3 may be built in the semiconductor storage device or may be provided outside the semiconductor storage device. When a clock circuit is provided externally, a terminal for receiving a signal generated by the B measuring circuit may be provided in this semiconductor memory device. When a clock circuit is built in this semiconductor memory device, it can be operated independently without contact with an external device. Further, a terminal for receiving a signal from the clock circuit becomes unnecessary, and the number of components can be reduced.
  • the operation modes of the memory circuit 1 include an active mode and a standby mode. is there.
  • a write operation, an erase operation, a read operation, and the like are performed on the memory circuit 1 from the external logic circuit.
  • the refresh operation is performed in a cycle shorter than the storage holding time of the memory element constituting the memory cell array.
  • the external logic circuit does not request the memory circuit 1 for a write operation, an erase operation, a read operation, and the like. That is, in the standby mode, the memory circuit 1 periodically and exclusively repeats the refresh operation.
  • FIG. 2 shows the configuration of the semiconductor memory device of the present embodiment in more detail.
  • the memory circuit 1 as the memory unit in FIG. 1 corresponds to the memory cell array 11 in FIG. 2 and the memory control circuit 14 connected to the memory cell array 11 via the signal line 20. . It should be noted that bus lines connecting the external logic circuits such as an MPU (Microprocessor Unit) and the memory unit are omitted.
  • the memory cell array 11 includes a plurality of memory elements of a type requiring a refresh operation and arranged in a matrix.
  • the memory control circuit 14 includes a circuit for controlling the memory cell array 11 and has a function of refreshing the memory cell array 11. Power is supplied to the memory cell array 11 and the memory control circuit 14 from a power supply 16 (which may be a battery) via a ground line 25 and a power supply line 24.
  • a power supply cutoff circuit 13 composed of a switch for supplying or stopping power to the memory cell array 11 and the memory control circuit 14 is inserted.
  • the clock circuit 12 has, for example, a function of emitting a signal at regular intervals or stopping the signal at regular intervals.
  • the clock circuit 12, the power supply cutoff circuit 13, and the memory control circuit 14 Line 18 and signal line 19 are connected.
  • the clock circuit 12 is supplied with power via a power supply 15 (which may be a battery) ⁇ a ground line 23 and a power line 22.
  • the power supply cutoff circuit 13 is connected to a signal line 21 from an external logic circuit 41 such as an MPU.
  • the signal sent to the signal line 19 reaches the memory control circuit 14, and upon receiving this signal, the memory control circuit 14 performs a refresh operation on the memory cell array 11.
  • each memory element can hold the stored data.
  • the clock supply circuit 12 does not generate a signal, so the power supply cutoff circuit 13 stops supplying power to the memory cell array 11 and the memory control circuit 14 I do.
  • the operations of the clock circuit 12 and the power supply cutoff circuit 13 may be performed as follows.
  • the clock circuit 12 temporarily stops the signal and the signal to the line 18 at a cycle of T or less, and the power supply cutoff circuit 13 is turned on while the signal is stopped. Even in this case, each memory element can hold stored data.
  • the power supply cutoff circuit 13 supplies power to the memory cell array 11 and the memory control circuit 14. Stop supplying.
  • the power consumption of the memory unit can be reduced.
  • the timing at which the clock circuit 12 emits (or stops) the signals on the signal lines 18 and 19 may be simultaneous, but the timing at which the signal is emitted (or stopped) on the signal line 18 may be used. After that, it is preferable to emit a signal to the signal line 19 after a predetermined time. In this case, after the power supply cutoff circuit 13 switch is turned on, After a fixed time, the signal reaches the memory control circuit 14. Therefore, after the voltage supplied to the power supply cutoff circuit 13 and the memory control circuit 14 is sufficiently stabilized, the memory control circuit 14 receives the signal from the clock circuit 12 and the memory control circuit. The operation stability of 14 is improved.
  • the memory control circuit 14 can perform an initialization operation and the like before the signal from the clock circuit 12 is received by the memory control circuit 14. Next, the operation when the memory unit is in the active mode, that is, when the storage data is rewritten or read, will be described.
  • the external logic circuit 41 such as the MPU sends a control signal to the power supply cutoff circuit 13 via the signal line 21 and cuts off the power supply according to the control signal.
  • the circuit 2 supplies power to the memory cell array 11 and the memory control circuit 14. Therefore, the power supply cutoff circuit 13 supplies power to the memory cell array 11 and the memory control circuit 14 regardless of the presence or absence of a signal from the clock circuit 12.
  • the refresh operation cycle is long.
  • each memory element constituting the memory cell array 11 has a long time during which the memory can be held without a refresh operation.
  • the following is an example in which there are 409 6 logical word lines and refresh is performed in a minimum cycle of 1 OO ns.
  • the refresh operation is a centralized refresh method in which all logical word lines are continuously performed. In this case, the refresh operation takes about 0.4 ms. Therefore, the interval of the refresh operation, 0. 4 ms than long enough, it is preferable for example lms (1 X 1 0- 3 seconds).
  • the power supply to the memory cell 11 and the memory control circuit 14 can be stopped for about 0.6 ms per cycle.
  • the interval between the refresh operations is 10 ms (1 X 10 -2 seconds) or more.
  • the centralized refresh method is preferable to the distributed refresh method.
  • the semiconductor memory device of the present embodiment when the memory unit is in the standby mode, that is, when the storage data is not rewritten or read, the memory cell array 11 and the memory cell array 11 are not operated during the refresh operation. ⁇ Memory control times The supply of power to the power supply to road 14 stops. Therefore, power consumption of the semiconductor memory device can be reduced. In a system incorporating the semiconductor memory device, it is possible to reduce power consumption particularly when the system is in a standby state.
  • a semiconductor memory device according to a second embodiment of the present invention will be described with reference to FIG.
  • This embodiment is different from the first embodiment in that a power supply 15 for the clock circuit 12 shown in FIG. 2 and a power supply 1 for the memory cell array 11 and the memory control circuit 14 shown in FIG. 6 is combined into one power supply 17. Note that the same components as those in FIG. 2 are denoted by the same reference numerals.
  • the operation method is the same as in the first embodiment.
  • the same operation and effect as those of the semiconductor memory device of the first embodiment can be obtained, and the number of power supplies can be reduced. Can be reduced.
  • a semiconductor memory device according to a third embodiment of the present invention will be described with reference to FIG.
  • This embodiment is different from the second embodiment in that the power supply to the memory cell array 11 and the memory control circuit 14 is performed not only from the internal power supply 17 but also from an external power supply (not shown). It is a point that is performed.
  • the same components as those in FIG. 3 are denoted by the same reference numerals.
  • the semiconductor memory device of the present embodiment includes a pair of external power supply terminals 29 and 30 for receiving power supply from the external power supply.
  • the external power supply terminal 29 is connected to the power supply cutoff circuit 32 through the power supply line 26, and the external power supply terminal 30 is connected to the ground line 23.
  • the power supply line 22 from the power supply 17 is connected to the memory cell array 11 and the memory control circuit 14 via the power supply cutoff circuit 32, and the power supply 1 Ground wire 23 from 7 is connected.
  • a signal terminal 31 from an external logic circuit such as an MPU is connected to a power supply cutoff circuit 32 through a signal line 28.
  • a clock circuit 12 for generating a timing of a refresh operation is connected to the power supply cutoff circuit 32 through a signal line 18. The switching operation between power supply and cutoff by the power supply cutoff circuit 32 is performed by the signal line 2 by an external logic circuit. 8 or by the clock circuit 12 through the signal line 18.
  • the operation method of the semiconductor memory device is performed as follows.
  • the memory unit When the memory unit is in the standby mode, power is supplied to the memory cell array 11 and the memory control circuit 14 only at the time of the refresh operation by the method described in the first embodiment.
  • the power supply cutoff circuit 32 is controlled so that power is supplied to the memory cell array 11 and the memory control circuit 14 from the external power supply, and the external power supply cannot be used.
  • the power supply cutoff circuit 32 is controlled so that power is supplied from the internal power supply 17.
  • a signal is sent from an external logic circuit such as an MPU to the power supply cutoff circuit 32 through the signal line 28 so that power from the external power supply is supplied. Therefore, the power supply cutoff circuit 32 supplies power from an external power supply to the memory cell array 11 and the memory control circuit 14 regardless of the presence or absence of a signal from the clock circuit 12.
  • the refresh operation cycle is preferably longer. lms and even preferred in (1 X 1 0 one 3 seconds) or more, more preferably 1 0 ms (IX 1 0-2 seconds).
  • the power supply 17 is a rechargeable secondary battery so that the power supply 17 can be charged by the external power supply, and the power supply cutoff circuit 32 supplies power to the power supply 17 You may have the function to do. In this case, it is possible to prevent the source 17 from being consumed and the memory in the memory unit from being lost. Further, from the viewpoint of design, the capacity of the power supply 17 can be reduced, so that the semiconductor memory device can be downsized.
  • the same operation and effect as those of the semiconductor memory device of the first embodiment can be obtained. Furthermore, since power can be supplied from the external power supply to the memory unit when the external power supply is available, consumption of the internal power supply can be minimized. Therefore, from the design point of view, it is possible to reduce the capacity of the internal power supply and downsize the device.
  • FIGS. A fourth embodiment of the present invention will be described with reference to FIGS.
  • the power consumption of the timepiece circuits of the first to third embodiments is significantly reduced.
  • the clock circuit 12 must be constantly operating in order to generate a signal for performing a refresh operation of the memory unit. Therefore, it is important to reduce the power consumption of the clock circuit 12. is there. Therefore, it is preferable to configure the B meter circuit 12 with a complementary MOS (CMOS) circuit with low power consumption.
  • CMOS complementary MOS
  • the threshold is based on the potential of the source electrode.
  • FIGS. 5 and 6 show the drain current vs. gate voltage characteristics of an N channel MOSFET (gate width ⁇ ⁇ ) on a linear scale.
  • Figure 6 shows the logarithm of the drain current on the vertical axis in Figure 5.
  • the threshold of this MOSFET is about 0.82V, and ordinary circuits use a power supply voltage (for example, 2V) that is sufficiently higher than this threshold.
  • the threshold is defined as the gate voltage when the gate width 1 / X m per drain current flows 1 X 10- 7 A.
  • the present embodiment is characterized in that the power supply voltage of the clock circuit 12 is smaller than the threshold.
  • the power supply voltage can be 0.7 V.
  • the threshold of the P-channel MOSFET is set to about 0.8 V (based on the potential of the source electrode) and these N-channel and P-channel MOSFETs constitute a complementary circuit, it is sufficient. It is possible to perform a logical operation. However, high-speed operation cannot be performed because the absolute value of the drain current is small, but there is no problem because the clock circuit 12 is sufficient to operate at low speed.
  • the clock circuit is constituted by a complementary circuit using a field effect transistor. Furthermore, drive the clock circuit! : Since the source voltage is smaller than the threshold value (the absolute value of the P-type field-effect transistor) of the field-effect transistor that forms the phase-trapping circuit, the power consumption of the clock circuit can be significantly reduced. Can be smaller. Therefore, the capacity of the power supply can be reduced to make the device smaller. Can be realized. Alternatively, it is possible to prevent the power supply (battery) from being consumed and the memory in the memory unit from being lost.
  • FIGS. A fifth embodiment of the present invention will be described with reference to FIGS.
  • This embodiment shows a specific example of a memory element constituting the memory cell array 11 in each of the above embodiments.
  • a volatile memory element such as DRAM can be used.
  • a field effect transistor type memory element which requires a refresh operation can be used.
  • FIG. 7 shows a first example of a field-effect transistor memory element employed in the present embodiment.
  • This field-effect transistor type memory element comprises a semiconductor substrate 111, a P-type well region 112, a source region 114 formed on the surface of the P-type well region 112 and spaced apart from each other.
  • the semiconductor device includes a drain region 115 and a gate electrode 116 formed on a channel region 118 between the source region 114 and the drain region 115.
  • 1 13 is an element isolation region.
  • Chiyaneno ⁇ gate insulating film 1 2 1 is formed between the S region 1 1 8 and the gate electrodes 1 1 6, the gate insulating film 1 2 1, the floating gate 1 2 made of a conductor film or semiconductor film There are two.
  • the thickness of a portion of the gate insulating film 122 between the floating gate 122 and the channel region 118 is D 1
  • the thickness of the floating gate of the gate insulating film 122 is D 1.
  • the thickness of the portion existing between 1 2 2 and the gate electrode 1 16 is defined as D 2.
  • D1 and D2 charge is transferred to and from the floating gate 1 2 2 from the channel 1 18 side, and in the case of D 1> D2, the floating gate 1 2 2 from the gate electrode 1 16 side Charges are taken in and out of the cell, but either may be used.
  • power consumption when the memory unit is in the standby mode can be significantly reduced.
  • the operating voltage can be reduced by reducing the thickness of the insulating films Dl and D2.
  • the power consumption during the re-operation is also reduced, and the deterioration of the device can be reduced.
  • the thickness of the insulating films Dl and D2 is reduced, the potential barrier is also reduced, and the writing and erasing operations are accelerated.
  • FIG. 8 shows a second example of the field-effect transistor memory element employed in the present embodiment.
  • the floating gate 123 is formed of particles made of a conductor or a semiconductor (hereinafter, referred to as “discrete dots”). It has been reported by academic societies and others that memories using discrete dots as the floating gate 123 can operate at low voltage and have a storage retention time of several seconds to several seconds. Therefore, when such a memory element is used in the semiconductor memory device of the present invention, power consumption when the memory unit is in the standby mode can be significantly reduced. In addition, by forming the floating gates 123 as discrete dots, there is an effect that resistance to defects due to pinholes or the like of the insulating film 121 is increased.
  • FIG. 9 shows a third example of the field-effect transistor memory element employed in the present embodiment.
  • the difference from the second example is that the discrete dots forming the floating gate 123 are formed in the insulating film 121 in two separate layers. It is known that a memory effect due to the Coulomb blockade phenomenon appears when discrete dots are formed in two layers in the insulating film 121. If this phenomenon is used, charges can be directly tunneled, and lower voltage operation can be achieved. Also, by using the direct tunneling phenomenon, the writing and erasing operations can be sped up. Furthermore, since the gate insulating film 121 can be made thinner, the short channel effect is suppressed, and the memory element can be further miniaturized.
  • FIG. 9 shows a third example of the field-effect transistor memory element employed in the present embodiment. The difference from the second example is that the discrete dots forming the floating gate 123 are formed in the insulating film 121 in two separate layers. It is known that a memory effect due to the Coulomb blockade phenomenon appears when
  • FIG. 10 shows a fourth example of the field-effect transistor memory element employed in the present embodiment.
  • the floating gate 130 is made of a composite of a conductor film or semiconductor film 124 and discrete dots 125.
  • the structure shown in Fig. 9 was also found to exhibit a memory effect at low voltage.
  • FIG. 11 shows the characteristic of the drain current versus the gate voltage after applying 3 V of earth to the gate electrode in the field-effect transistor having the structure shown in FIG. 10 and shows a clear hysteresis.
  • a memory element is also used in the semiconductor memory device of the present invention, it is possible to greatly reduce power consumption when the memory unit is in a standby mode.
  • a field effect transistor type memory element for example, there is an element using a Si 3 N 4 / Si 0 2 film or a Si 0 2 / Si 3 N 4 / Si 0 2 film (ONO film).
  • Devices using this include, for example, MNOS, SNOS, and SONOS.
  • the S i 3 N 4 silicon nitride film is a silicon oxide film that is described as S i 0 2, which are not intended to limit the component ratio of each element.
  • a ferroelectric memory film having hysteresis characteristics instead of a film that traps electric charges. When these memory elements are thinned, the retention time is short, and it is less than 10 years.
  • a portable electronic device according to a sixth embodiment of the present invention will be described with reference to FIG.
  • the portable electronic device of the present embodiment has a portable electronic device main body 214 in which a removable storage device 210 equipped with the semiconductor storage device of any of the first to fifth embodiments is incorporated.
  • the storage device 210 is incorporated in the main body 214 of a battery-powered portable electronic device (a mobile phone, a personal digital assistant, a portable game device, a video camera, a music reproduction device, etc.) as described above, when the device is in the standby mode Since the power consumption of the memory can be significantly reduced, the battery life can be greatly extended.
  • a battery-powered portable electronic device a mobile phone, a personal digital assistant, a portable game device, a video camera, a music reproduction device, etc.
  • a semiconductor storage device 221 shown in any of FIGS. 2 to 4 and a battery 220 as a power supply for the semiconductor storage device 221 are built in the base 211 of the storage device 210. Further, the base 211 is provided with a power supply, a terminal 212, and a terminal 213 for transmitting and receiving data.
  • the portable electronic device main body 214 includes a power supply line 217 and a main power supply 215 connected thereto, a data bus 218 and an external logic circuit 216 such as an MPU connected thereto.
  • the semiconductor storage device 221 mounted on the base 211 is supplied with power from the built-in battery 220, so that the semiconductor storage device 221 stores the stored data. Can be held. At this time, Since no power is supplied to the memory unit during the period between the operation and the flash operation, the life of the built-in battery 220 can be extended.
  • the storage device 210 when the storage device 210 is mounted on the portable electronic device main body 214, power is supplied from the main power supply 215 to the semiconductor storage device 221 mounted on the base 211. As a result, the consumption of the battery 220 built in the base body 211 can be minimized. Further, if the removable storage device 211 is shared by a plurality of electronic devices, data can be shared among the plurality of electronic devices.
  • the portable electronic device of the present embodiment when the device is in the standby mode (that is, when the memory unit is in the standby mode), the power consumption of the memory unit can be significantly reduced, so that the battery life is greatly reduced. It can be extended.
  • a nonvolatile memory has a problem that the writing and erasing time is long.
  • the memory element of the fifth embodiment is used, the writing and erasing time can be shortened to increase the operation speed of the device. Becomes possible.
  • the removable storage device of the present invention is shared between a plurality of electronic devices, data can be shared among the plurality of electronic devices.

Description

明 細 書 半導体記憶装置、 携帯電子 β及び着脱式記憶装置 技術分野
本発明は、 半導体記憶装置に関し、 より具体的には、 記憶データを維持するた めにリフレッシュ動作を行う半導体記憶装置に関する。 また、 この発明はそのよ うな半導体記憶装置を備えた携帯電子機器及び着脱式記憶装置に関する。 背景技術
D RAM (Dynamic Random Access Memory) などの揮発性メモリを駆動する場 合、 書込み動作後、 記憶データが失われる前にリフレッシュ動作を行い、 記憶デ ータを保持している。 例えば、 D RAMはキャパシタに蓄積された電荷の量の違 いで 0と 1を識別するが、 時間と共にキャパシタに蓄積された電荷が減少する。 したがって、 0と 1との区別がつく間にリフレッシュ動作により再書込みを行い、 記憶を保持することができる。
従来は、 書き込み動作、 消去動作、 読出し動作の何れの動作も行わないスタン ドバイモードにあるとき、 周期的にリフレツシュ動作を行うメモリ部に対して常 に電力が供給されていた。
しかしながら、 従来技術では、 スタンドバイモードであってもメモリ部に対し て常に電力が供給されているため、 消費電力が大きくなり、 機器の低消費電力化 が阻害されるという問題がある。 発明の開示
そこで、 この発明の課題は、 リフレッシュ動作を行うメモリ部の消費電力を抑 えることにより低消費電力化を実現できる半導体記憶装置を提供することにある。 また、 この発明の課題は、 そのような半導体記憶装置を備えた携帯電子機器及 び着脱式記憶装置を提供することにある。
上記課題を解決するため、 本発明の半導体記憶装置は、 リフレッシュ動作を行うメモリ部と、
前記メモリ部への電力を供給し又は遮断する機能を有する電源供給遮断回路と、 前記リフレッシュ動作のタイミングを発生する外部時計回路からの信号を受け るための端子を備え、
前記メモリ部の動作モードには、
外部論理回路からの要求に応じて書き込み動作、 消去動作、 読出し動作のうち 少なくとも 1動作を行うとともに、 その動作を行っていない期間にリフレッシュ 動作を行ぅァクティブモードと、
前記外部論理回路からの要求による書き込み動作、 消去動作、 読出し動作の何 れの動作も行わずリフレッシュ動作のみを行うスタンドバイモードとがあり、 前記メモリ部が前記スタンドバイモードにあるときには、
前記電源供給遮断回路は、 前記外部時計回路が発生する前記リフレッシュ動作 のタイミングに同期して前記メモリ部にリフレツシュ動作を行う期間だけ電力を 供給し、 前記リフレッシュ動作を行っていない期間には前記メモリ部への電力供 給を遮断することを特徴としている。
なお、 「メモリ部」 は、 記憶単位となるメモリ素子と、 各メモリ素子に対して リフレッシュ動作を行うための周辺回路とを含んでいる （以下同様） 。
本発明の半導体記憶装置では、 前記メモリ部が前記スタンドバイモードにある ときには、 前記電源供給遮断回路は、 前記外部時計回路が発生する前記リフレツ シュ動作のタイミングに同期して前記メモリ部にリフレツシュ動作を行う期間だ け電力を供給し、 前記リフレツシュ動作を行っていない期間には前記メモリ部へ の電力供給を遮断する。 したがって、 メモリ部の消費電力を抑えることができ、 半導体記憶装置の消費電力を低減することができる。 また、 この半導体記憶装置 を組み込んだシステムにおいては、 特にシステムが待機状態にある時の消費電力 を低減することが可能となる。
また、 本発明の半導体記憶装置は、
リフレッシュ動作を行うメモリ部と、
前記メモリ部への電力を供給し又は遮断する機能を有する電源供給遮断回路と、 前記リフレツシュ動作のタイミングを発生する時計回路とを備え、 前記メモリ部の動作モードには、
外部論理回路からの要求に応じて書き込み動作、 消去動作、 読出し動作のうち 少なくとも 1動作を行うとともに、 その動作を行っていない期間にリフレッシュ 動作を行ぅァクティブモードと、
前記外部論理回路からの要求による書き込み動作、 消去動作、 読出し動作の何 れの動作も行わずリフレツシュ動作のみを行うスタンドバイモードとがあり、 前記メモリ部が前記スタンドバイモードにあるときには、
前記電源供給遮断回路は、 前記時計回路が発生する前記リフレッシュ動作のタ ィミングに同期して前記メモリ部にリフレツシュ動作を行う期間だけ電力を供給 し、 前記リフレッシュ動作を行っていない期間には前記メモリ部への電力供給を 遮断することを特徴としている。
本発明の半導体記憶装置では、 前記メモリ部が前記スタンドバイモードにある ときには、 前記電源供給遮断回路は、 前記時計回路が発生する前記リフレッシュ 動作のタイミングに同期して前記メモリ部にリフレッシュ動作を行う期間だけ電 力を供給し、 前記リフレッシュ動作を行っていない期間には前記メモリ部への電 力供給を遮断する。 したがって、 メモリ部の消費電力を抑えることができ、 半導 体記憶装置の消費電力を低減することができる。 また、 この半導体記憶装置を組 み込んだシステムにおいては、 特にシステムが待機状態にある時の消費電力を低 減することが可能となる。 また、 この半導体記憶装置は、 時計回路を備えている ので、 外部装置との接触なしに単体で動作することができる。 さらに、 前記リフ レッシュ動作のタイミングを発生する外部時計回路からの信号を受けるための端 子が不要となる。 したがって、 部品数を減らすことができる。
1実施の形態では、 前記メモリ部及び前記時計回路への電力は 1つの電源から 供給されるようになっていることを特徴としている。
前記実施の形態によれば、 電源の数を減らすことができるので、 製造コスト及 び機器使用時の電池に要するコストを低減することが可能となる。
1実施の形態では、 外部電源から電力の供給を受けるための外部電源端子を備 えたことを特^¾としている。
前記実施の形態によれば、 外部電源が使用可能であるときは外部電源から上記 外部電源端子を介して前記メモリ部などへ電力を供給できるので、 内部電源の消 費を最小限に抑えることができる。 したがって、 設計上の観点から、 内部電源の 容量を小さくして装置を小型化することが可能となる。
1実施の形態では、 前記外部電源から供給された電力で充電される 2次電源を 備えたことを特徴としている。
前記実施の形態によれば、 前記外部電源から供給された電力で 2次電源が充電 され、 この 2次葡原から前記メモリ部などへ電力が供給される。 前記 2次電源へ の充電は随時可能であるから、 電源が消耗し、 メモリ部の記憶が消滅するのを防 止することができる。 また、 前記 2次慰原への充電は随時可能であるから、 設計 上の観点から、 この 2次電源の容量を小さくすることができる。 この結果、 半導 体記憶装置を小型化することが可能となる。
1実施の形態では、 前記メモリ部は、 リフレッシュ動作無しで時間 T以上記憶 を保持するメモリ素子を有し、 前記時計回路又は前記外部時計回路は時間 Tより も短 、周期で前記リフレツシュ動作のタイミングを発生し、 前記時間 Tは 1 X 1 0一3秒以上であることを特徴としている。
前記実施の形態によれば、 リフレッシュ動作に要する時間よりも、 リフレツシ ュ動作間隔が十分に長いので、 メモリ部がスタンドバイモードにあるときの消費 電力削減の効果を十分に発揮することができる。 したがって、 半導体記憶装置の 消費電力を十分に低減することができる。
1実施の形態では、 前記時計回路は、 電界効果トランジスタによる相補型の回 路で構成され、 前記時計回路を駆動する電源電圧の絶対値は前記電界効果トラン ジスタの閾値の絶対値より小さいことを特徴としている。
前記実施の形態によれば、 B寺計回路を駆動する電源電圧は、 相捕型回路を構成 する電界効果トランジスタの閾値 （ P型の電界効果トランジスタにおいてはその 絶対値） より低いので、 時計回路の消費電力を大幅に小さくすることができる。 したがって、 設計上の観点から、 電源の容量を小さくして装置を小型化すること が可能となる。 若しくは、 雷源が消耗し、 メモリ部の記憶が消滅するのを防止す ることができる。
1実施の形態では、 前記メモリ部は、 導体膜又は半導体膜をフロー 一トとする電界効果トランジスタからなるメモリ素子を有し、 前記導体膜又は半 導体膜と前記電界効果トランジスタのチヤネノ^域との間の絶縁膜厚が 1 0 n m 未満であり、 または前記導体膜又は半導体膜と前記電界効果トランジスタのグー ト電極との間の絶縁膜厚が 1 0 n m未満であることを特徴としている。
前記実施の形態によれば、 電界効果トランジスタのフローティングゲートを挟 む絶縁膜厚が薄いので動作電圧を下げることができる。 したがって、 メモリ動作 時の消費電力を低減し、 メモリ素子の劣化を小さくすることが可能となる。 更に また、 絶縁膜の厚さが薄いのでポテンシャル障壁も薄くなり、 書き込み及ぴ消去 動作を速くすることができる。
1実施の形態では、 前記メモリ部は、 導体又は半導体からなる離散ドットをフ ローティングゲ一トとする電界効果トランジスタからなるメモリ素子を有するこ とを特徴としている。
前記実施の形態によれば、 フローティングゲ一トが離散ドットであるから、 絶 縁膜のピンホール等による不良に対する耐性が増す。
1実施の形態では、 前記メモリ部は、 フローティングゲートを持つ電界効果ト ランジスタ型のメモリ素子を有し、 前記フローティングゲートは、 導体膜又は半 導体膜と、 導体又は半導体からなる離散ドットとの複合体からなることを特徴と している。
前記実施の形態によっても、 低電源電圧で動作するから、 メモリ動作時の消費 電力を低減し、 メモリ素子の劣化を小さくすることが可能となる。
また、 本発明の携帯電子機器は、 前記のような半導体記憶装置を備えたことを 特徴としている。
本発明の携帯電子機器によれば、 この携帯電子機器がスタンドバイモードにあ るとき、 つまり前記メモリ部がスタンドバイモードにあるときに、 前記メモリ部 の消費電力を大幅に低減できる。 したがって、 この携帯電子機器に搭載された電 池の寿命を大幅に延ばすことが可能となる。
また、 本発明の着脱式記憶装置は、
電子機器に着脱可能に装着される基体を備え、
上記基体に、 前記のような半導体記憶装置を搭載するとともに、 上記電子機器 とデータを送受信するための端子を備えたことを特徴としている。
本発明の着脱式記憶装置によれば、 前記電子 βから送られたデータを前記端 子を介して受信して前記メモリ部に記憶させる一方、 前記メモリ部が記憶したデ ータを前記端子を介して電子機器へ送信することが可能となる。
この着脱式記憶装置では、 前記メモリ部がスタンドバイモードにあるとき前記 メモリ部の消費電力を大幅に低減できるため、 上記基体に搭載された電池の寿命 を大幅に延ばすことが可能となる。 更にまた、 本発明の着脱式記憶装置を複数の 電子機器間で共用すれば、 複数の電子機器間でデータの共有を実現することがで さる。 図面の簡単な説明
図 1は本発明の第 1実施形態の半導体記憶装置の基本的な概念を示す図である。 図 2は本発明の第 1実施形態の半導体記憶装置の構成を示す図である。
図 3は本発明の第 2実施形態の半導体記憶装置の構成を示す図である。
図 4は本発明の第 3実施形態の半導体記憶装置の構成を示す図である。
図 5は Νチャネル型 MO S F Ε Τのドレイン電流対ゲート電圧の特性であり、 本発明の第 4実施形態を説明するグラフである。
図 6は図 5においてドレイン電流を対数表示したものであり、 本宪明の第 4実 施形態を説明するグラフである。
図 7は本発明の第 5実施形態のメモリ素子の第 1の例の概略断面図である。 図 8は本発明の第 5実施形態のメモリ素子の第 2の例の概略断面図である。 図 9は本発明の第 5実施形態のメモリ素子の第 3の例の概略断面図である。 図 1 0は本 明の第 5実施形態のメモリ素子の第 4の例の概略断面図である。 図 1 1は本発明の第 5実施形態のメモリ素子の第 4の例の、 ヒステリシスを表 すグラフである。
図 1 2は本発明の第 6実施形態の携帯電子機器の構成を示す図である。 発明を実施するための最良の形態
(第 1実施形態） 本発明の第 1実施形態の半導体記憶装置を、 図 1及び図 2を用いて説明する。 本実施形態は、 メモリ部がスタンドパイモードにあるとき、 リフレッシュ動作を 行っていない期間にはメモリ部への電力の供給を停止する半導体記憶装置に関す る。
まず、 本実施形態の半導体記憶装置の基本的な概念を図 1を用いて説明する。 この半導体記憶装置は、 メモリ部としてのメモリ回路 1と、 電源供給遮断回路 2 と、 時計回路 3と、 電源 4とを備えている。 なお、 図 1では、 メモリ回路 1に対 して後述するァタティブモードまたはスタンドバイモードをとることを要求する 外部論理回路や、 この外部論理回路とメモリ回路 1とを結ぶデータバス等は省略 している。
メモリ回路 1は、 メモリセルアレイ部と周辺回路部とを含んでいる。 メモリセ ルァレイを構成するメモリセルは、 記憶データを維持するためにリフレッシュ動 作を要するメモリ素子からなっている。 電源 4とメモリ回路 1との間には、 メモ リ回路 1への電力を供給し又は遮断するスィッチからなる電源供給遮断回路 2が 介揷されている。 電源供給遮断回路 2には、 リフレッシュ動作のタイミングを発 生する時計回路 3が接続されている。 電源供給遮断回路 2による電力供給と遮断 との切替動作は、 時計回路 3または外部入力ラインによって制御されるようにな つている。 なお、 電源供給遮断回路 2は、 メモリ回路 1と別の半導体チップ上に 形成されていてもよいし、 同一チップ上に形成されていてもよい。 また、 図 1中、 電源供給遮断回路 2は、 メモリ回路から見て高電位 (VD D) 側に設けられてい るが、 低電位 (GND) 側でもよいし、 電力供給と遮断との切替ができればその 位置は限定されない。 時計回路 3は、 この半導体記憶装置に内蔵されていてもよ いし、 この半導体記憶装置の外部に設けられていてもよレ、。 時計回路を外部に設 ける場合には、 この半導体記憶装置に、 Bき計回路が発生した信号を受けるための 端子を設ければよい。 この半導体記憶装置に時計回路が内蔵された場合、 外部装 置との接触なしに単体で動作させることが可能となる。 さらに、 前記時計回路か らの信号を受けるための端子が不要となり、 部品数を少なくすることが可能とな る。
メモリ回路 1の動作モードには、 ァクティブモードとスタンドバイモードとが ある。 メモリ回路 1がアクティブモードにあるときには、 外部論理回路からメモ リ回路 1に対して、 書き込み動作、 消去動作、 読出し動作等が行われる。 無論、 メモリセルァレイ部を構成するメモリ素子の記憶保持時間より短 、周期でリフレ ッシュ動作が行われる。 一方、 メモリ回路 1がスタンドバイモードにあるときに は、 外部論理回路からメモリ回路 1に対して書き込み動作、 消去動作、 読出し動 作等の要求は行われない。 すなわち、 スタンドバイモード時には、 メモリ回路 1 は専らリフレツシュ動作を周期的に繰り返している。
メモリ回路 1がァクティブモードにあるとき、 すなわち外部論理回路からメモ リ回路 1に対して書き込み動作、 消去動作、 読出し動作等が行われるときは、 外 部論理回路は上記外部入力ラインを通して電源供給遮断回路 2に対して制御信号 を送り、 その制御信号に応じて、 電源供給遮断回路 2はメモリ回路 1に電力を供 給する。 一方、 メモリ回路 1がスタンドバイモードにあるときには、 時計回路 3 がリフレッシュ動作のタイミングを発生した時のみ、 電源供給遮断回路 2はメモ リ回路 1に電力を供給し、 その他の期間は電力を遮断する。 そのため、 メモリ回 路 1がスタンドバイモードにあるときの消費電力を低減することができる。 図 2は、 本実施形態の半導体記憶装置の構成をより詳細に示している。 図 1中 のメモリ部としてのメモリ回路 1は、 図 2中の、 メモリセルアレイ 1 1と、 信号 線 2 0を介してメモリセルアレイ 1 1と結ばれているメモリ制御回路 1 4とに対 応する。 なお、 MP U (Microprocessor Unit) 等の外部論理回路とメモリ部と を結ぶバスライン等は省略している。 メモリセルアレイ 1 1は、 リフレッシュ動 作を必要とするタイプの、 行列状に配置された複数のメモリ素子で構成されてい る。 メモリ制御回路 1 4は、 メモリセルアレイ 1 1を制御する回路を含み、 メモ リセルアレイ 1 1をリフレッシュする機能を有している。 メモリセルアレイ 1 1 及ぴメモリ制御回路 1 4には、 電源 1 6 (電池であってもよい） から接地線 2 5 及び電源線 2 4を介して電力が供給される。 ただし、 電源線 2 4の途中には、 メ モリセルァレイ 1 1及びメモリ制御回路 1 4への電力を供給又は停止するスィッ チからなる電源供給遮断回路 1 3が介挿されている。 時計回路 1 2は、 例えば、 一定時間毎に信号を発したり、 又は、 一定時間毎に信号を停止する機能を持つ。 時計回路 1 2と電源供給遮断回路 1 3及びメモリ制御回路 1 4とは、 それぞれ信 号線 1 8及び信号線 1 9で結ばれている。 時計回路 1 2には、 電源 1 5 (電池で あってもよい） 力 ^接地線 2 3及び電源線 2 2を介して電力が供給される。 なお、 電源供給遮断回路 1 3には、 MP U等の外部論理回路 4 1からの信号線 2 1が接 続されている。
次に、 本実施形態の半導体記憶装置の動作方法を説明する。 まず、 メモリ部が スタンドバイモードにあるとき、 すなわち、 記憶データの書き換え又は読み出し が行われないときの動作を説明する。 メモリセルァレイ 1 1を構成する各メモリ 素子は、 周期 T以下でリフレッシュ動作が行われないと、 記憶データを保持でき ないとする。 このとき、 時計回路 1 2は、 T以下の周期で信号線 1 8及び信号線 1 9に信号を発する。 信号線 1 8に送られた信号は、 電源供給遮断回路 1 3に到 達し、 スィッチをオン状態にする。 電源供給遮断回路 1 3がオン状態になると、 メモリセルアレイ 1 1及びメモリ制御回路 1 4へ電力が供給される。 信号線 1 9 に送られた信号は、 メモリ制御回路 1 4に到達し、 この信号を受けてメモリ制御 回路 1 4はメモリセルアレイ 1 1に対してリフレッシュ動作を行う。 このように して、 各メモリ素子は記憶データを保持することができる。 リフレッシュ動作と リフレッシュ動作との間の期間は、 時計回路 1 2から信号は発せられないため電 源供給遮断回路 1 3はメモリセルァレイ 1 1及びメモリ制御回路 1 4への電力の 供給を停止する。 なお、 時計回路 1 2と電源供給遮断回路 1 3の動作は以下のよ うにしても良い。 時計回路 1 2は、 T以下の周期で信号,線 1 8への信号を一時停 止し、 電源供給遮断回路 1 3は信号が停止している期間オン状態となる。 このよ うにしてもまた、 各メモリ素子は記憶データを保持することができる。 無論、 リ フレツシュ動作とリフレツシュ動作との間の期間は、 時計回路 1 2から信号が発 せられているため電源供給遮断回路 1 3はメモリセルァレイ 1 1及びメモリ制御 回路 1 4への電力の供給を停止する。 このようにして、 メモリ部がスタンドバイ モードにあるときは、 メモリ部の消費電力を低減することができる。
なお、 上記説明において、 時計回路 1 2が信号線 1 8及び 1 9に信号を発する (又は停止する） タイミングは、 同時であっても良いが、 信号線 1 8に信号を発 した （又は停止した） 後、 所定時間の後に信号線 1 9に信号を発するのが好まし い。 この場合、 電源供給遮断回路 1 3のスィッチがオン状態になつてから上記所 定時間の後にメモリ制御回路 1 4に信号が到達する。 それゆえ、 電源供給遮断回 路 1 3カゝらメモリ制御回路 1 4に供給する電圧が十分安定してから、 時計回路 1 2からの信号をメモリ制御回路 1 4が受け取ることとなり、 メモリ制御回路 1 4 の動作の安定性が向上する。 更には、 時計回路 1 2からの信号をメモリ制御回路 1 4が受け取るまでに、 メモリ制御回路 1 4は初期化動作等行うことができる。 次に、 メモリ部がアクティブモードにあるとき、 すなわち、 記憶データの書き 換え又は読み出しが行われるときの動作を説明する。 メモリ部がァクティプモー ドにあるときは、 MP U等の外部論理回路 4 1は信号線 2 1を通じて電源供給遮 断回路 1 3に対して制御信号を送り、 その制御信号に応じて、 電源供給遮断回路 2はメモリセルァレイ 1 1及ぴメモリ制御回路 1 4へ電力を供給する。 したがつ て、 電源供給遮断回路 1 3は時計回路 1 2からの信号の有無にかかわらずメモリ セルァレイ 1 1及びメモリ制御回路 1 4へ電力を供給する。
なお、 メモリ部がスタンドバイモードにあるときの消費電力削減の効果が十分 に発揮されるためには、 リフレッシュ動作の周期は長い方が好ましい。 リフレツ シュの周期を長くするためには、 メモリセルアレイ 1 1を構成する各メモリ素子 がリフレッシュ動作なしで記憶を保持できる時間が長くなくてはならない。 論理 ワード線が 4 0 9 6本あり、 最小サイクル 1 O O n sでリフレッシュを行う場合 を例にとる。 ここで、 リフレッシュ動作は全ての論理ワード線を連続して行う集 中リフレッシュ方式とする。 この場合、 リフレッシュ動作は約 0 . 4 m sの時間 を要する。 したがって、 リフレッシュ動作の間隔は、 0 . 4 m sより十分長く、 例えば l m s ( 1 X 1 0— 3秒） 以上であるのが好ましい。 この場合、 メモリセ ルァレイ 1 1及ぴメモリ制御回路 1 4への電力供給を 1周期につき約 0 . 6 m s の間停止することができる。 なお、 消費電力低減の効果が顕著となるためには、 リフレツシュ動作の間隔は 1 0 m s ( 1 X 1 0 - 2秒) 以上であるのがより好ま しい。 無論、 リフレッシュ方式は、 分散リフレッシュ方式よりも集中リフレツシ ュ方式の方が好ましい。
本実施形態の半導体記憶装置によれば、 メモリ部がスタンドバイモードにある とき、 すなわち、 記憶データの書き換え又は読み出しが行われないときには、 リ フレッシュ動作を行っていない期間にはメモリセルアレイ 1 1及ぴメモリ制御回 路 1 4への電力供給への電力の供給が停止する。 したがって、 半導体記憶装置の 消費電力を低減することができる。 また、 この半導体記憶装置を組み込んだシス テムにおいては、 特にシステムが待機状態にある時の消費電力を低減することが 可能となる。
(第 2実施形態）
本発明の第 2実施形態の半導体記憶装置を、 図 3を用いて説明する。 本実施形 態が、 第 1実施形態と異なるのは、 図 2中に示した時計回路 1 2のための電源 1 5と、 メモリセルァレイ 1 1及びメモリ制御回路 1 4のための電源 1 6とを、 1 個の電源 1 7にまとめた点である。 なお、 図 2中の構成要素と同一の構成要素に は同一の符号を付している。 動作方法は第 1実施形態と同じである。
本実施形態の半導体記憶装置によれば、 第 1実施形態の半導体記憶装置と同様 の作用効果を奏する上に、 電源の数を減らすことができるので、 製造コスト及び 機器使用時の電池に要するコストを低減することが可能となる。
(第 3実施形態）
本発明の第 3実施形態の半導体記憶装置を、 図 4を用いて説明する。 本実施形 態が、 第 2実施形態と異なるのは、 メモリセルァレイ 1 1及ぴメモリ制御回路 1 4への電力の供給が、 内部の電源 1 7だけでなく、 図示しない外部電源からも行 われる点である。 なお、 図 3中の構成要素と同一の構成要素には同一の符号を付 している。
本実施形態の半導体記憶装置は、 上記外部電源から電力の供給を受けるための 一対の外部電源端子 2 9 , 3 0を備えている。 外部電源端子 2 9は電源線 2 6を 通じて電源供給遮断回路 3 2に接続され、 外部 ί原端子 3 0は接地線 2 3に接続 されている。 メモリセルァレイ 1 1及ぴメモリ制御回路 1 4には、 第2実施形態 と同様に、 電源 1 7からの電源線 2 2が電源供給遮断回路 3 2を介して接続され るとともに、 電源 1 7からの接地線 2 3が接続されている。 また、 MP U等の外 部論理回路からの信号端子 3 1が信号線 2 8を通じて電源供給遮断回路 3 2に接 続されている。 また、 電源供給遮断回路 3 2には、 リフレッシュ動作のタイミン グを発生する時計回路 1 2が信号線 1 8を通じて接続されている。 電源供給遮断 回路 3 2による電力供給と遮断との切替動作は、 外部論理回路によって信号線 2 8を通して又は時計回路 1 2によって信号線 1 8を通して制御されるようになつ ている。
本実施形態の半導体記憶装置の動作方法は以下のように行う。 メモリ部がスタ ンドバイモードにあるときは、 第 1実施形態で記述した方法で、 リフレッシュ動 作時のみメモリセルァレイ 1 1及びメモリ制御回路 1 4へ電力を供給する。 この 際、 外部電源が使用可能な時は、 メモリセルアレイ 1 1及びメモリ制御回路 1 4 へは外部電源から電力が供給されるよう電源供給遮断回路 3 2を制御し、 外部電 源が使用不可能な時は、 内部の電源 1 7から電力が供給されるよう電源供給遮断 回路 3 2を制御する。 また、 メモリ部がアクティブモードにあるときは、 MP U 等の外部論理回路から信号線 2 8を通じて電源供給遮断回路 3 2に、 外部電源か らの電力が供給されるように信号が送られる。 したがって、 電源供給遮断回路 3 2は時計回路 1 2からの信号の有無にかかわらず、 メモリセルアレイ 1 1及ぴメ モリ制御回路 1 4へ外部電源からの電力を供給する。
なお、 第 1実施形態で述べたように、 メモリ部がスタンドバイモードにあると きの消費電力削減の効果が +分に発揮されるためには、 リフレッシュ動作の周期 は長い方が好ましく、 例えば l m s ( 1 X 1 0一3秒） 以上であるのが好ましく、 1 0 m s ( I X 1 0—2秒） 以上であるのがより好ましい。
ところで、 外部電源が使用可能であるとき、 外部電源によって電源 1 7を充電 できるように、 電源 1 7を充電可能な 2次電池とし、 電源供給遮断回路 3 2が電 源 1 7に電力を供給する機能を持っていても良い。 この場合、 翁源 1 7が消耗し、 メモリ部の記憶が消滅するのを防止することができる。 また、 設計上の観点から、 電源 1 7の容量を小さくすることができるので、 半導体記憶装置を小型化するこ とが可能となる。
本実施形態の半導体記憶装置によれば、 第 1実施形態の半導体記憶装置と同様 の作用効果を奏する。 更にまた、 外部電源が使用可能であるときは外部電源から メモリ部へ電力を供給できるので、 内部電源の消費を最小限に抑えることができ る。 したがって、 設計上の観点から、 内部電源の容量を小さくして装置を小型化 することが可能となる。
(第 4実施形態） 本発明の第 4実施形態を、 図 5及び図 6を用いて説明する。 本実施形態は、 前 記第 1乃至第 3実施形態の時計回路の消費電力を大幅に削減したものである。 上記各実施形態で、 時計回路 12は、 メモリ部のリフレツシュ動作を行うため の信号を発生させるために、 常に動作していなければならないから、 時計回路 1 2の消費電力を小さくすることは重要である。 したがって、 Bき計回路 12を消費 電力が小さい相補型 MOS (CMOS) 回路で構成するのが好ましい。 更に、 消 費電力を小さくするためには、 電源電圧を MOSFETの閾値 （の絶対値） より も小さくするのが有効である。 ここで閾値は、 ソース電極の電位を基準とする。 例として、 図 5及ぴ図 6に示す特性を持つ MOSFETを用いる場合を考える。 図 5は、 Nチヤネノレ型の MOSFET (ゲート幅 Ι Ομπα) のドレイン電流対ゲ ート電圧特性をリニアスケールで示し、 図 6は、 図 5において縦軸のドレイン電 流を対数表示したものである。 この MOSFETの閾値は、 約 0. 82Vであり、 通常の回路ではこの閾値より十分大きい電源電圧 （例えば 2V) を用いている。 なお、 上記閾値はゲート幅 1 /X m当り ドレイン電流が 1 X 10—7 A流れる時の ゲート電圧と定義する。
しかしながら、 本実施形態では、 時計回路 12の電源電圧は前記閾値よりも小 さいことを特徴としている。 例えば、 電源電圧を 0. 7 Vとすることができる。 図 5によれば、 ゲート電圧が 0. 7Vの時、 ドレイン電流は約 1 X 10一7 Aと なり、 オフ電流 （ゲート電圧が 0Vの時のドレイン電流） に比べて桁違いに大き い。 同様に、 Pチャネル型の MOSFETの閾値を一0. 8 V程度 （ソース電極 の電位を基準とする） として、 これら Nチャネル型及び Pチャネル型の MOSF E Tで相補型回路を構成すれば、 十分に論理動作を行うことが可能である。 ただ し、 ドレイン電流の絶対値は小さいので高速動作をすることはできないが、 時計 回路 12は低速で動作すれば十分であるので問題とはならない。
本実施形態の半導体記憶装置によれば、 時計回路は電界効果トランジスタによ る相補型回路で構成されている。 更に、 時計回路を駆動する！:源電圧は、 相捕型 回路を構成する電界効果トランジスタの閾値 (P型の電界効果トランジスタにお いてはその絶対値） より小さいことを特徴とするので、 時計回路の消費電力を大 幅に小さくすることができる。 したがって、 電源の容量を小さくして装置を小型 化することが可能となる。 若しくは、 電源 （電池） が消耗し、 メモリ部の記憶が 消滅するのを防止することができる。
(第 5実施形態）
本発明の第 5実施形態を、 図 7〜図 1 1を用いて説明する。 本実施形態は、 上 記各実施形態におけるメモリセルァレイ 1 1を構成するメモリ素子の具体例を示 すものである。
メモリセルァレイ 1 1を構成するメモリ素子としては、 D R AM等の揮発性メ モリ素子を用いることができる。 その他に、 電界効果トランジスタ型メモリ素子 であって、 リフレッシュ動作を要するものを用いることもできる。
図 7は、 本実施形態で採用した電界効果トランジスタ型メモリ素子の第 1の例 を示している。 この電界効果トランジスタ型メモリ素子は、 半導体基板 1 1 1と、 P型ゥエル領域 1 1 2と、 この P型ゥエル領域 1 1 2の表面に互いに離間して形 成されたソース領域 1 1 4およびドレイン領域 1 1 5と、 ソース領域 1 1 4とド レイン領域 1 1 5との間のチャネル領域 1 1 8上に形成されたゲート電極 1 1 6 とを備えている。 1 1 3は素子分離領域である。 チヤネノ^ S域 1 1 8とゲート電 極 1 1 6との間にはゲート絶縁膜 1 2 1が形成され、 ゲート絶縁膜 1 2 1内には、 導体膜又は半導体膜からなるフローティングゲート 1 2 2が存在する。 ここで、 ゲート絶縁膜 1 2 1のうちフローティングゲ一ト 1 2 2とチャネル領域 1 1 8と の間に存在する部分の厚さを D 1、 ゲート絶縁膜 1 2 1のうちフローティングゲ ート 1 2 2とゲート電極 1 1 6との間に存在する部分の厚さを D 2とする。 D 1 及び D 2が共に 1 O n m以上あるときは、 記憶保持時間を 1 0年以上にすること ができるので、 実質的に不揮発性メモリとなる。 D 1又は D 2のいずれかが 1 0 n m未満のときは、 記憶保持時間はより短くなり、 リフレッシュ動作が必要とな る。 D 1く D 2の場合はチャネル 1 1 8側からフローティングゲート 1 2 2へ電 荷の出し入れが行われ、 D 1〉 D 2の場合は、 ゲート電極 1 1 6側からフローテ イングゲート 1 2 2へ電荷の出し入れが行われるが、 どちらであっても良い。 こ のようなメモリ素子を本発明の半導体記憶装置に用いると、 メモリ部がスタンド バイモードにあるときの消費電力を大幅に低減することが可能となる。 また、 絶 縁膜 D l , D 2の厚さを薄くすると、 動作電圧を下げることができるので、 メモ リ動作時の消費電力も低減し、 素子の劣化を小さくすることが可能となる。 更に また、 絶縁膜 D l , D 2の厚さが薄くなるとポテンシャル障壁も薄くなり、 書き 込み及び消去動作が速くなる。
図 8は、 本実施形態で採用した電界効果トランジスタ型メモリ素子の第 2の例 を示している。 第 1の例に対して、 フローティングゲート 1 2 3が導体又は半導 体からなる粒子 （以下 「離散ドット」 という。 ） で構成されている点が異なる。 フローティングゲ一ト 1 2 3として離散ドットを用いたメモリは、 低電圧動作が 可能で記憶保持時間が数秒〜数 程度という報告が学会等でなされている。 した がって、 このようなメモリ素子を本発明の半導体記憶装置に用いると、 メモリ部 がスタンドバイモードにあるときの消費電力を大幅に低減することが可能となる。 また、 フローティングゲート 1 2 3を離散ドットとすることにより、 絶縁膜 1 2 1のピンホール等による不良に対する耐性が増すという効果もある。
図 9は、 本実施形態で採用した電界効果トランジスタ型メモリ素子の第 3の例 を示している。 第 2の例に対して、 フローティングゲート 1 2 3を構成する離散 ドットが絶縁膜 1 2 1中で 2層に分離して形成されている点が異なる。 離散ドッ トが絶縁膜 1 2 1中で 2層に分離して形成されることにより、 クーロンブロッケ ィド現象によるメモリ効果が現れることが知られている。 この現象を用いれば、 電荷を直接トンネリングさせることが可能になり、 より低電圧動作化することが 可能となる。 また、 直接トンネリング現象を用いることにより、 書込み及び消去 動作を高速化することができる。 更にまた、 ゲート絶縁膜 1 2 1を更に薄くでき るので、 短チャネル効果が抑制され、 メモリ素子を更に微細化することができる。 図 1 0は、 本実施形態で採用した電界効果トランジスタ型メモリ素子の第 4の 例を示している。 この第 4の例では、 フローティングゲート 1 3 0は、 導体膜又 は半導体膜 1 2 4と、 離散ドット 1 2 5との複合体からなっている。 図 9に示す 構造でもまた、 低電圧でメモリ効果が現れることが分かった。 図 1 1は、 図 1 0 に示す構造の電界効果トランジスタにおいて、 ゲート電極に土 3 Vを印加した 後のドレイン電流対ゲート電圧の特性であり、 明瞭なヒステリシスを示している。 このようなメモリ素子もまた、 本発明の半導体記憶装置に用いると、 メモリ部が スタンドバイモードにあるときの消費電力を大幅に低減することが可能となる。 電界効果トランジスタ型メモリ素子としては、 例えば S i 3N4/S i 02膜や S i 02/S i 3N4/S i 02膜 （ONO膜） 、 を用いたものがあり、 これを用 いた素子としては、 例えば MNOS、 SNOS、 SONOSが挙げられる。 なお、 ここではシリコン窒化膜を S i 3N4と、 シリコン酸化膜を S i 02と表記してい るが、 これにより各元素の成分比を限定するものではない。 また、 電荷をトラッ プする膜のかわりにヒステリシス特性を有する強誘電メモリ膜を用いたものもあ る。 これらのメモリ素子も、 メモリ膜を薄くするなどした場合、 保持時間が短く、 10年未満になる。 したがって、 これらのメモリ素子を本発明の半導体記憶装置 に用いた場合、 メモリ部がスタンドバイモードにあるときの消費電力を大幅に低 減することが可能となる。 メモリ膜を薄くした場合、 短チャネル効果が抑制され、 メモリ素子を更に微細化することができる。
(第 6実施形態）
本発明の第 6実施形態の携帯電子機器を、 図 12を用いて説明する。 本実施形 態の携帯電子機器は、 携帯電子装置本体 214に、 前記第 1乃至第 5実施形態の いずれかの半導体記憶装置を搭載した着脱式記憶装置 210を組み込んだもので ある。
このように記憶装置 210を、 電池駆動の携帯電子機器 （携帯電話、 携帯情報 端末、 携帯ゲーム機器、 ビデオカメラ、 音楽再製装置等） 本体 214に組み込ん だ場合、 機器がスタンドバイモードにあるときのメモリ部の消費電力を大幅に低 減できるため、 電池寿命を大幅に延ばすことが可能となる。
本実施形態では、 記憶装置 210の基体 211内には、 図 2〜図 4のいずれか に示す半導体記憶装置 221と、 その半導体記憶装置 221のための電源として の電池 220が内蔵されている。 さらに、 基体 211には、 電源、端子 212と、 データを送受信するための端子 213が付属している。 一方、 携帯電子機器本体 214は、 電源線 217とそれにつながる本体電源 215、 データバス 218と それにつながる MP U等の外部論理回路 216を内蔵している。
携帯電子機器本体 214から記憶装置 210が取り外された状態であっても、 基体 211に搭載された半導体記憶装置 221には内蔵電池 220から電力が供 給されるので、 半導体記憶装置 221は記憶データを保持できる。 このときは、 シュ動作との間の期間にはメモリ部に電力が供給さ れないので、 内蔵電池 2 2 0の寿命を延ばすことができる。
また、 携帯電子機器本体 2 1 4に記憶装置 2 1 0が装着されているときは、 基 体 2 1 1に搭載された半導体記憶装置 2 2 1に対して本体電源 2 1 5から電力を 供給できるので、 基体 2 1 1に内蔵された電池 2 2 0の消耗を最小限にすること ができる。 また、 この着脱式記憶装置 2 1 1を複数の電子機器間で共用すれば、 複数の電子機器間でデータの共有を実現することができる。
本実施形態の携帯電子機器によれば、 機器がスタンドバイモードにあるとき (すなわち、 メモリ部がスタンドバイモードにあるとき） のメモリ部の消費電力 を大幅に低減できるため、 電池寿命を大幅に延ばすことが可能となる。 また、 一 般的に不揮発性メモリは書込み及び消去時間が長いという問題があるが、 例えば 第 5実施形態のメモリ素子を用いれば、 書込み及び消去時間を短くして機器の動 作速度を上げることが可能となる。 更にまた、 この発明の着脱式記憶装置を複数 の電子機器間で共用すれば、 複数の電子機器間でデータの共有を実現することが できる。

Claims

請 求 の 範 囲
1 . リフレッシュ動作を行うメモリ部と、
前記メモリ部への電力を供給し又は遮断する機能を有する電源供給遮断回路と、 前記リフレッシュ動作のタイミングを発生する外部時計回路からの信号を受け るための端子を備え、
前記メモリ部の動作モードには、
外部論理回路からの要求に応じて書き込み動作、 消去動作、 読出し動作のうち 少なくとも 1動作を行うとともに、 その動作を行っていない期間にリフレッシュ 動作を行うアクティブモードと、
前記外部論理回路からの要求による書き込み動作、 消去動作、 読出し動作の何 れの動作も行わずリフレツシュ動作のみを行うスタンドバイモードとがあり、 前記メモリ部が前記スタンドバイモードにあるときには、
前記電源供給遮断回路は、 前記外部時計回路が発生する前記リフレッシュ動作 のタイミングに同期して前記メモリ部にリフレッシュ動作を行う期間だけ電力を 供給し、 前記リフレッシュ動作を行っていない期間には前記メモリ部への電力供 給を遮断することを特徴とする半導体記憶装置。
2 . リフレッシュ動作を行うメモリ部と、
前記メモリ部への電力を供給し又は遮断する機能を有する電源供給遮断回路と、 前記リフレッシュ動作のタイミングを発生する時計回路とを備え、
前記メモリ部の動作モードには、
外部論理回路からの要求に応じて書き込み動作、 消去動作、 読出し動作のうち 少なくとも 1動作を行うとともに、 その動作を行っていない期間にリフレッシュ 動作を行ぅァクティブモードと、
前記外部論理回路からの要求による書き込み動作、 消去動作、 読出し動作の何 れの動作も行わずリフレツシュ動作のみを行うスタンドバイモードとがあり、 前記メモリ部が前記スタンドバイモードにあるときには、
前記電源供給遮断回路は、 前記時計回路が発生する前記リフレッシュ動作のタ ィミングに同期して前記メモリ部にリフレツシュ動作を行う期間だけ電力を供給 し、 前記リフレッシュ動作を行っていない期間には前記メモリ部への電力供給を 遮断することを特徴とする半導体記憶装置。
3. 請求項 2に記載の半導体記憶装置において、
前記メモリ部及び前記時計回路への電力は 1つの電源から供給されるようにな つていることを特徴とする半導体記憶装置。
4. 請求項 1乃至 3のいずれかに記載の半導体記憶装置において、
外部電源から電力の供給を受けるための外部 源端子を備えたことを特徴とす る半導体記憶装置。
5 . 請求項 4に記載の半導体記憶装置において、
前記外部電源から供給された電力で充電される 2次電池を備えたことを特徴と する半導体記憶装置。
6 . 請求項 1乃至 5のいずれかに記載の半導体記憶装置において、
前記メモリ部は、 リフレツシュ動作無しで時間 T以上記憶を保持するメモリ素 子を有し、
前記時計回路又は前記外部時計回路は時間 Tよりも短い周期で前記リフレツシ ュ動作のタイミングを発生し、
前記時間 Tは 1 X 1 0一3秒以上であることを特徴とする半導体記憶装置。
7. 請求項 2乃至 6のいずれかに記載の半導体記憶装置において、
前記時計回路は、 電界効果トランジスタによる相補型の回路で構成され、 前記 日寺計回路を駆動する 源電圧の絶対値は前記電界効果トランジスタの閾値の絶対 値より小さいことを特徴とする半導体記憶装置。
8 . 請求項 1乃至 7のいずれかに記載の半導体記憶装置において、
前記メモリ部は、 導体膜又は半導体膜をフローティングゲ一トとする電界効果 トランジスタからなるメモリ素子を有し、 前記導体膜又は半導体膜と前記電界効 果トランジスタのチャネル領域との間の絶縁膜厚が 1 0 n m未満であり、 または 前記導体膜又は半導体膜と前記電界効果トランジスタのゲート電極との間の絶縁 膜厚が 1 0 n m未満であることを特徴とする半導体記憶装置。
9. 請求項 1乃至 8のいずれかに記載の半導体記憶装置において、
前記メモリ部は、 導体又は半導体からなる離散ドットをフローティングゲート とする電界効果トランジスタからなるメモリ素子を有することを特徴とする半導
1 0 . 請求項 1乃至 9のいずれかに記載の半導体記憶装置において、
前記メモリ部は、 フローティングゲートを持つ電界効果トランジスタ型のメモ リ素子を有し、 前記フローティングゲートは、 導体膜又は半導体膜と、 導体又は 半導体からなる離散ドットとの複合体からなることを特 ί敷とする半導体記憶装置。
1 1 . 請求項 1乃至 1 0のいずれかに記載の半導体記憶装置を備えたことを特 徴とする携帯電子機器。
1 2 . 電子機器に着脱可能に装着される基体を備え、
上記基体に、 請求項 1乃至 1 0のいずれかに記載の半導体記憶装置を搭載する とともに、 上記電子機器とデータを送受信するための端子を備えたことを特徴と する着脱式記憶装置。
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