WO2001044960A1 - Interface with storage devices - Google Patents

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WO2001044960A1
WO2001044960A1 PCT/DE2000/004187 DE0004187W WO0144960A1 WO 2001044960 A1 WO2001044960 A1 WO 2001044960A1 DE 0004187 W DE0004187 W DE 0004187W WO 0144960 A1 WO0144960 A1 WO 0144960A1
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WO
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data
interface
signals
interface according
read
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Application number
PCT/DE2000/004187
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German (de)
French (fr)
Inventor
Jain Raj Kumar
Original Assignee
Infineon Technologies Ag
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies Ag filed Critical Infineon Technologies Ag
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4004—Coupling between buses
    • G06F13/4027—Coupling between buses using bus bridges
    • G06F13/405—Coupling between buses using bus bridges where the bridge performs a synchronising function
    • G06F13/4059—Coupling between buses using bus bridges where the bridge performs a synchronising function where the synchronisation uses buffers, e.g. for speed matching between buses

Definitions

  • the present invention relates to a device according to the preamble of claim 1, i. H. an interface between a data device writing data into a second device or data read from the second device and the second device.
  • Interfaces between institutions that have to communicate or cooperate with one another have been known in countless embodiments for many years. In particular, they serve to adapt the facilities connected to each other.
  • Such interfaces are, for example, the serial or parallel interfaces of program-controlled units such as microprocessors, microcontrollers, signal processors, etc., via which these can be or can be connected to storage devices for storing data.
  • Reading data from a storage device and writing data into a storage device must generally be carried out very quickly.
  • the reading out of data from a storage device and the writing of data into a storage device preferably take place in the clock period in which the device which has to read out data from the storage device or has to write data into the storage device has commanded the reading or writing ,
  • a possible alternative to this is that so-called ait states are inserted in the device which has to write data into the memory device or has to read data from the memory device. However, this also reduces the speed of work.
  • a further possibility for solving the problem addressed is to set up the device which has to write data into the memory device or has to read data from the memory device and Alignment or interconnection in the design of the same so that the problem mentioned does not occur.
  • this is generally associated with an immense development effort and, moreover, is often not possible at all.
  • the present invention is therefore based on the object of finding a way by which a device which has to write data into a memory device or has to read data from the memory device, in all circumstances, i. H. in particular, even if the storage device is, under normal circumstances, unable to carry out the commanded reading or writing of data during the cycle period in which it was commanded to do so, with little effort, without reducing the clock frequency and without Read longer pauses to read data from the memory device and / or write data into the memory device.
  • the interface at least partially caches the data and signals which the first device and the second device output to one another if the first device reads data from the second device or writes data into the second device and immediately or later forwards the respective destination.
  • Such an interface can be used to extend, shorten and / or shift the individual phases of the read and write processes independently of one another.
  • the read or write operations by the second device can no longer be completed in the clock period in which they were initiated by the first device, but it is through an interface designed as claimed possible that only very specific phases of the write and read accesses are extended and / or postponed, whereby the interface can ensure that the delays mentioned in reading and writing data are reduced in number and duration to a minimum.
  • the first device can work much faster on average than is possible by reducing the clock frequency or inserting wait states.
  • FIG. 2 clock signals used by the arrangement according to FIG. 1.
  • Example ended e ⁇ ignalvon&V ⁇ device for example, a RAM for storing data.
  • a Speichererrich ⁇ device for example, a RAM
  • Any other device that has to read data from a memory device or has to write it into a memory device can also replace the signal processor; instead of the memory device, a device containing a memory device can also be used.
  • the interface is a separate component. As a result, it can be optimally adapted to both the signal processor and the memory device with minimal effort. In principle, however, the interface can also be part of the signal processor or the memory device.
  • the signal processor is designated by the reference symbol 1, the memory device by the reference symbol 2, and the interface connecting the signal processor 1 by the memory device 2 by the reference symbol 3.
  • the interface 3 under consideration is distinguished in that it outputs the data and signals which the signal processor (or another first device) and the memory device (or another second device) output to one another if the signal processor wanted to read data from or into the memory device the storage device may write data, at least partially temporarily store it and forward it immediately or later to the respective destination.
  • the interface 3 can thus be used as a Pipelme stage and used to control the individual phases of the To independently lengthen, shorten and / or postpone reading and writing processes.
  • the data and signals temporarily stored and forwarded by the interface 3 include in the example under consideration
  • a write signal by means of which the signal processor 1 signals the memory device 2 that it may be writing data
  • the signal processor 1, the storage device 2 and the interface 3 generate or receive a common (system) clock SYSCLK.
  • the interface 3 generates or receives additional clock signals PHI1 and PHI2, which have the same period as the system clock SYSCLK, but a different phase position and / or a different duty cycle than the system clock SYSCLK.
  • the additional clock signals PHI1 and PHI2 are generated by the signal processor 1 and supplied to the interface 2 by the latter.
  • the additional clock signals PHI1 and PHI2 serve to define the times at which the interface 3 takes over signals and data
  • the clock signals are thus interface control signals using which the interface 3 can be controlled by the signal processor 1.
  • the interface 3 can thus be viewed as an external pipe stage of the signal processor 1.
  • the clock signals PHI1 and PHI2 or further or other interface control signals can at least partially also be generated by the memory device 2 and fed to the interface 3.
  • the clocks SYSCLK, PHI1, and PHI2 are illustrated in FIG. 2; the clock periods of the system clock SYSCLK are designated Pl, P2 ...
  • the signal processor 1 may read out data from the memory device 2. In this case, it outputs the read signal and the read address which have also already been mentioned. These signals and data are fed to the interface 3, which, after they are valid, temporarily stores them.
  • the read signal and the read address are output from the signal processor 1 during the system clock period Pl and are also taken over into the interface 3 in the same system clock period, more precisely with the rising edge of the clock signal PHI2, and temporarily stored there. Since the clock signal PHI2 is generated in the example under consideration by the signal processor 1, the interface 3 can assume without checking that the read signal and the read address are valid at the said transfer time.
  • the interface 3 forwards the read signal and the read address immediately or later to the memory device 2, which then begins reading out the requested data and outputs the read data.
  • the data output by the memory device 2 are fed to the interface 3, which takes them over and temporarily stores them in the system clock period P2 following the system clock period P1 with the rising edge of the clock signal PHI2.
  • the interface 3 preferably forwards this data immediately to the signal processor 1, with which the reading process can still be completed in the system clock period P2.
  • Reading data from the memory device can also be carried out reliably and error-free even at very high system clock frequencies because, unlike arrangements without the described interface, the memory device has almost a full system clock period (rising PHI2 edge to rising PHI2 edge) available for this ,
  • the signal processor 1 no longer receives the data requested by it in the system clock period P1 in which it requested it, but only in the following one System clock period P2. In the example considered, a reading process therefore takes two system clock periods.
  • the signal processor cannot operate as fast as would theoretically be possible.
  • the reduction in operating speed is, on average, very small compared to a system clock frequency reduction or an insertion of wait states.
  • Signal processors, but also other program-controlled units such as microprocessors and microcontrollers often work in so-called burst mode during read access, in which use is made of the ability of certain memory devices to not only store the data stored under the read address after creating a read address, but also - without a new read access - then automatically output the data that are stored at the addresses following the read address, as a result of which a large amount of data can be obtained by a single read request from the signal processor.
  • the memory devices which can be operated in burst mode, output the data which they output on a read access hm in the system clock, and since the interface 3 m is able to keep pace with the data output by the memory device as described ( to take over in the system cycle) from the storage device and forward it to the signal processor, the read access takes regardless of the amount of data that the
  • Memory device outputs a total of only a single system clock period longer than a read access, during which requested data can still be obtained in the clock period in which they were requested. This is especially important if the memory device outputs a larger amount of data per read access, a relatively low consumption. generation, which can be easily tolerated in most applications.
  • the signal processor 1 When the signal processor 1 wants to write data into the memory device 2, it outputs the write signal, the write address, and the data to be written. These signals and data are fed to the interface 3, which, after they are valid, temporarily stores them.
  • the write signal and the write address are output from the signal processor 1 during the system clock period Pl and are also taken over into the interface 3 in the same system clock period, more precisely with the rising edge of the clock signal PHI1, and temporarily stored there. Since the clock signal PHI1 is generated by the signal processor 1 in the example under consideration, the interface 3 can assume, without performing its own check, that the write signal and the write address are valid at the said transfer time.
  • the data to be written into the memory device are also output from the signal processor 1 during the system clock period Pl, but - because the output time in the example considered is shortly before the end of the system clock period Pl - only in the subsequent system clock period P2, more precisely with the rising edge of the system clock SYSCLK transferred to interface 3 and buffered there.
  • the interface 3 forwards the write signal, the write address and the data to be written to the memory device 2, which then carries out the required writing within the system clock period P2.
  • the data supplied to the storage device can be written into the storage device even at very high levels System clock frequencies can be carried out reliably without errors because, unlike arrangements without the described interface, the memory device has almost an entire system clock period (the system clock period P2) available for this.
  • the signal processor does not have to carry out another write access or a read access immediately after a write access, it can after the output of the
  • the signal processor may not be able to work as quickly as would theoretically be possible. However, this only applies in the event that the larger amount of data is stored by a correspondingly large number of successive memory accesses, and occurs relatively rarely in practice.
  • Signal processors, but also other program-controlled units such as microprocessors and microcontrollers, often also work in write access in the already mentioned burst mode, in which use is made of the ability of certain memory devices to not only store the data supplied to them during write access save them supplied write address, but also other data, which are then supplied to them by the signal processor, under the
  • the interface 3 is able is to take over the data sequence to be stored in the memory device in the manner described above in the system clock from the signal processor and to forward it to the memory device, and since the memory device is able to be supplied by the interface 3, that is to say at the very beginning of a system clock period Receiving and storing data in the system cycle, the write access takes as long as the corresponding write access in an arrangement in which data to be stored in the memory device is still in the memory, regardless of the amount of data that the memory device has to store Clock period can be stored in which this was caused by the signal processor.
  • the signal processor is therefore generally not slowed down by writing larger amounts of data into the memory device; it can continue to work before, during and after data has been written into the storage device with undiminished speed and without pauses.
  • Em writing data into the memory device as described only reduces the working speed if a write access is followed by another write access (if larger amounts of data are not written in burst mode) or if a write access em
  • the interface described enables the signal processor connected to the memory device to read data from the memory device and / or write data into the memory device without reducing the clock frequency and without long pauses.

Abstract

The invention relates to an interface between a first device that writes data in a second device or reads data from a second device and the second device. The invention is characterized in that said interface buffers at least partly the data and signals exchanged between the first and second devices when the first device is reading data from the second device or writes data in said second device and forwards them immediately or later on to the corresponding point of destination.

Description

Beschreibung description
SCHNITTSTELLE MIT SPEICHEREINRICHTUNGENINTERFACE WITH STORAGE DEVICES
Die vorliegende Erfindung betrifft eine Vorrichtung gemäß dem Oberbegriff des Patentanspruchs 1, d. h. eine Schnittstelle zwischen einer Daten in eine zweite Einrichtung einschreibenden oder Daten aus der zweiten Einrichtung auslesenden ersten Einrichtung und der zweiten Einrichtung.The present invention relates to a device according to the preamble of claim 1, i. H. an interface between a data device writing data into a second device or data read from the second device and the second device.
Schnittstellen zwischen Einrichtungen, die miteinander kommunizieren oder kooperieren müssen, sind seit vielen Jahren in unzähligen Ausfuhrungsformen bekannt. Sie dienen insbesondere dazu, die über sie verbundenen Einrichtungen aneinander an- zupassen. Solche Schnittstellen sind beispielsweise die seriellen oder parallelen Schnittstellen von programmgesteuerten Einheiten wie Mikroprozessoren MikroControllern, Signalprozessoren etc., über welche diese mit Speicher- emrichtungen zum Speichern von Daten zu verbinden sind oder verbunden werden können.Interfaces between institutions that have to communicate or cooperate with one another have been known in countless embodiments for many years. In particular, they serve to adapt the facilities connected to each other. Such interfaces are, for example, the serial or parallel interfaces of program-controlled units such as microprocessors, microcontrollers, signal processors, etc., via which these can be or can be connected to storage devices for storing data.
Das Auslesen von Daten aus einer Speichereinrichtung und das Einschreiben von Daten in e ne Speichereinrichtung müssen im allgemeinen sehr schnell vonstatten gehen. Vorzugsweise er- folgen das Auslesen von Daten aus einer Speicheremrichtung und das Einschreiben von Daten in eine Speicheremrichtung noch in der Taktperiode, in welcher die Einrichtung, die Daten aus der Speicheremrichtung auszulesen hat oder Daten in die Speicheremrichtung einzuschreiben hat, das Auslesen oder Einschreiben befohlen hat.Reading data from a storage device and writing data into a storage device must generally be carried out very quickly. The reading out of data from a storage device and the writing of data into a storage device preferably take place in the clock period in which the device which has to read out data from the storage device or has to write data into the storage device has commanded the reading or writing ,
Es wird mit großem Aufwand versucht, Speichereinrichtungen zu entwickeln, die hierzu in der Lage sind. Andererseits nimmt aber auch die Arbeitsgeschwindigkeit der Einrichtungen, die Daten in Speichereinrichtungen einzuschreiben haben oderIt is tried with great effort to develop storage devices that are capable of this. On the other hand, however, the speed of operation of the devices which have to write data into storage devices also increases
Daten aus Speichereinrichtungen auslesen müssen, immer mehr zu . Deshalb, und weil d e Einrichtungen, die Daten in Speicher- einnchtungen einzuschreiben haben oder Daten aus Speicher- emπchtungen auszulesen haben, die von den Speicheremnch- tungen zur Einleitung und Durchfuhrung eines Schreib- oder Lesevorganges erwarteten oder benotigten Daten und Signale bisweilen erst relativ spat innerhalb der Taktperiode, in welcher das Lesen oder das Schreiben von Daten ausgeführt werden sollen, zur Speicheremrichtung ausgibt, kommt es immer wieder vor, daß die Speichereinrichtungen das ihnen befohlene Auslesen oder Einschreiben von Daten nicht oder nicht zuverlässig fehlerfrei noch in der Taktperiode ausfuhren können, in welcher sie die entsprechende Anweisung erhalten haben.Read data from storage devices, more and more. For this reason, and because the devices which have to write data into memory devices or have to read data from memory devices, the data and signals expected or required by the memory devices to initiate and carry out a write or read operation can sometimes only be relatively late within the clock period in which the reading or writing of data is to be carried out to the memory device, it happens again and again that the memory devices cannot carry out the reading or writing of data they have been commanded to, or not reliably, without errors, even in the clock period which you have received the relevant instruction.
Zur Behebung dieses Problems kann vorgesehen werden, die Taktfrequenz, mit welcher die das Auslesen oder Einschreiben von Daten veranlassende Einrichtung und die Speicheremrichtung arbeiten, so weit zu reduzieren, bis die Speicher- emrichtung in der Lage ist, das Auslesen und Einspeichern von Daten noch in der Taktperiode durchzufuhren, m welcher es veranlaßt wurde. Dies verringert allerdings die Arbeitsgeschwindigkeit der Einrichtung, d e Daten in die Speicheremrichtung einzuschreiben hat oder Daten aus der Speicher- emrichtung auszulesen hat, und ist folglich em erheblicher Nachteil .To remedy this problem, provision can be made to reduce the clock frequency with which the device which reads or writes data and the memory device work until the memory device is able to read and store data still in the cycle period it was caused to perform. However, this reduces the operating speed of the device which has to write data into the memory device or has to read data from the memory device and is consequently a considerable disadvantage.
Eine mögliche Alternative hierzu besteht darin, daß in der Einrichtung, die Daten in die Speicheremrichtung em- zuschreiben hat oder Daten aus der Speicheremrichtung auszulesen hat, sogenannte ait States eingefügt werden. Dies verringert aber ebenfalls die Arbeitsgeschwindigkeit.A possible alternative to this is that so-called ait states are inserted in the device which has to write data into the memory device or has to read data from the memory device. However, this also reduces the speed of work.
Eine weitere Möglichkeit zur Behebung des angesprochenen Problems besteht darin, die Emrichtung, die Daten in die Speicheremrichtung einzuschreiben hat oder Daten aus der Speicheremrichtung auszulesen hat, und die Speichere rich- tung schon beim Entwurf derselben derart aneinander anzupassen oder zu verschalten, daß das genannte Problem gar nicht auftritt. Dies ist im allgemeinen jedoch mit einem immensen Entwicklungsaufwand verbunden und zudem auch häufig gar nicht möglich.A further possibility for solving the problem addressed is to set up the device which has to write data into the memory device or has to read data from the memory device and Alignment or interconnection in the design of the same so that the problem mentioned does not occur. However, this is generally associated with an immense development effort and, moreover, is often not possible at all.
Der vorliegenden Erfindung liegt daher die Aufgabe zugrunde, eine Möglichkeit zu finden, durch welche eine Einrichtung, die Daten in eine Speicheremrichtung einzuschreiben hat oder Daten aus der Speichererrichtung auszulesen hat, unter allen Umstanden, d. h. insbesondere auch dann, wenn die Speicheremrichtung unter normalen Umstanden nicht in der Lage ist, das befohlene Auslesen oder Einschreiben von Daten noch der Taktperiode durchzufuhren, in welcher ihr dies befohlen wurde, mit geringem Aufwand in die Lage versetzbar ist, ohne Verringerung der Taktfrequenz und ohne längere Pausen Daten aus der Speicheremrichtung auslesen und/oder Daten m die Speicheremrichtung einschreiben zu können.The present invention is therefore based on the object of finding a way by which a device which has to write data into a memory device or has to read data from the memory device, in all circumstances, i. H. in particular, even if the storage device is, under normal circumstances, unable to carry out the commanded reading or writing of data during the cycle period in which it was commanded to do so, with little effort, without reducing the clock frequency and without Read longer pauses to read data from the memory device and / or write data into the memory device.
Diese Aufgabe wird erfmdungsgemaß durch die im kennzeichnenden Teil des Patentanspruchs 1 beanspruchten Merkmale gelost.This object is achieved according to the invention by the features claimed in the characterizing part of patent claim 1.
Demnach ist vorgesehen, daß die Schnittstelle die Daten und Signale, die die erste Einrichtung und die zweite Einrichtung aneinander ausgeben, wenn die erste Einrichtung aus der zweiten Emrichtung Daten auslesen oder in die zweite Einrichtung Daten einschreiben mochte, zumindest teilweise zwischenspeichert und sofort oder spater an den jeweiligen Bestimmungsort weiterleitet.Accordingly, it is provided that the interface at least partially caches the data and signals which the first device and the second device output to one another if the first device reads data from the second device or writes data into the second device and immediately or later forwards the respective destination.
Eine solche Schnittstelle kann dazu verwendet werden, die einzelnen Phasen der Lese- und Schreibvorgange unabhängig voneinander zu verlangern, zu verkurzen und/oder zu verschieben .Such an interface can be used to extend, shorten and / or shift the individual phases of the read and write processes independently of one another.
Durch eine geeignete Wahl der Zeitpunkte, zu denen Daten oder Signale in die Schnittstelle übernommen und von dieser weitergeleitet werden, kann sichergestellt werden, daß das Einschreiben von Daten in die zweite Einrichtung und das Auslesen von Daten aus der zweiten Einrichtung zuverlässig fehlerfrei erfolgen können.Through a suitable choice of the times at which data or signals are transferred to and from the interface forwarded, it can be ensured that the writing of data into the second device and the reading of data from the second device can be carried out reliably without errors.
Unter besonders ungünstigen Umständen muß zwar eventuell in Kauf genommen werden, daß die Lese- oder Schreibvorgange durch die zweite Einrichtung nicht mehr in der Taktperiode abgeschlossen werden können, in welcher sie durch die erste Einrichtung veranlaßt wurden, doch ist es durch eine wie beansprucht ausgebildete Schnittstelle möglich, daß nur ganz bestimmte Phasen der Schreib- und Lesezugriffe verlängert und/oder verschoben werden, wodurch die Schnittstelle dafür sorgen kann, daß die genannten Verzögerungen beim Auslesen und Einschreiben von Daten in der Anzahl und der Dauer auf ein Minimum reduziert werden. Die erste Einrichtung kann dadurch im Durchschnitt erheblich schneller arbeiten als es bei einer Reduzierung der Taktfrequenz oder dem Einfugen von Wait States möglich ist.In particularly unfavorable circumstances, it may have to be accepted that the read or write operations by the second device can no longer be completed in the clock period in which they were initiated by the first device, but it is through an interface designed as claimed possible that only very specific phases of the write and read accesses are extended and / or postponed, whereby the interface can ensure that the delays mentioned in reading and writing data are reduced in number and duration to a minimum. As a result, the first device can work much faster on average than is possible by reducing the clock frequency or inserting wait states.
Vorteilhafte Weiterbildungen der Erfindung sind den Unter- anspruchen, der folgenden Beschreibung und den Figuren entnehmbar .Advantageous developments of the invention can be found in the subclaims, the following description and the figures.
Die Erfindung wird nachfolgend anhand eines Ausfuhrungsbeispiels unter Bezugnahme auf die Figuren naher erläutert. Es zeigenThe invention is explained in more detail below using an exemplary embodiment with reference to the figures. Show it
Figur 1 schematisch den Aufbau der nachfolgend naher be- schriebenen Anordnung, und1 schematically shows the structure of the arrangement described in more detail below, and
Figur 2 von der Anordnung gemäß Figur 1 verwendete Taktsignale .FIG. 2 clock signals used by the arrangement according to FIG. 1.
Die Einrichtungen, die es über die nachfolgend naher Geschriebene Schnittstelle zu verbinden gilt, sind im betrach- teten Beispiel e Ξignalprozessor und eine Speichererrich¬ tung (beispielsweise ein RAM) zum Speichern von Daten.The devices that are to be connected via the interface described in more detail below are Example ended e Ξignalprozessor and a Speichererrich ¬ device (for example, a RAM) for storing data.
Es sei jedoch bereits an dieser Stelle darauf hingewiesen, daß hierauf keine Einschränkung besteht. Anstelle des Signal¬ prozessors kann auch eine beliebige andere Einrichtung treten, die Daten aus einer Speicheremrichtung auszulesen hat oder in eine Speicheremrichtung einzuschreiben hat; anstelle der Speicheremrichtung kann auch eine eine Speichereinπch- tung enthaltende Einrichtung verwendet werden.Let j edoch already pointed out at this point that there is no restriction. Any other device that has to read data from a memory device or has to write it into a memory device can also replace the signal processor; instead of the memory device, a device containing a memory device can also be used.
Die Schnittstelle ist im betrachteten Beispiel em eigenes Bauteil. Dadurch kann sie mit minimalem Aufwand sowohl an den Signalprozessor als auch an die Speicheremrichtung optimal angepaßt werden. Die Schnittstelle kann prinzipiell aber auch Bestandteil des Signalprozessors oder der Speicheremrichtung sein.In the example considered, the interface is a separate component. As a result, it can be optimally adapted to both the signal processor and the memory device with minimal effort. In principle, however, the interface can also be part of the signal processor or the memory device.
Der prinzipielle Aufbau der vorliegenden betrachteten An- Ordnung ist in Figur 1 gezeigt. Dabei sind der Signalprozessor mit dem Bezugszeichen 1, die Speicheremrichtung mit dem Bezugszeichen 2, und die den Signalprozessor 1 mit der Speicheremrichtung 2 verbindende Schnittstelle mit dem Bezugszeichen 3 bezeichnet.The basic structure of the arrangement under consideration is shown in FIG. 1. The signal processor is designated by the reference symbol 1, the memory device by the reference symbol 2, and the interface connecting the signal processor 1 by the memory device 2 by the reference symbol 3.
Die betrachtete Schnittstelle 3 zeichnet sich dadurch aus, daß sie die Daten und Signale, die der Signalprozessor (oder eine andere erste Einrichtung) und die Speicheremrichtung (oder eine andere zweite Einrichtung) aneinander ausgeben, wenn der Signalprozessor aus der Speicheremrichtung Daten auslesen mochte oder in die Speicheremrichtung Daten einschreiben mochte, zumindest teilweise zwischenspeichert und sofort oder spater an den jeweiligen Bestimmungsort weiterleitet .The interface 3 under consideration is distinguished in that it outputs the data and signals which the signal processor (or another first device) and the memory device (or another second device) output to one another if the signal processor wanted to read data from or into the memory device the storage device may write data, at least partially temporarily store it and forward it immediately or later to the respective destination.
Die Schnittstelle 3 kann damit als eine Pipelme-Stufe eingesetzt und dazu verwendet werden, die einzelnen Phasen der Lese- und Schreibvorgange unabhängig voneinander zu verlangern, zu verkurzen und/oder zu verschieben.The interface 3 can thus be used as a Pipelme stage and used to control the individual phases of the To independently lengthen, shorten and / or postpone reading and writing processes.
Die von der Schnittstelle 3 zwischengespeicherten und weiter- geleiteten Daten und Signale umfassen im betrachteten BeispielThe data and signals temporarily stored and forwarded by the interface 3 include in the example under consideration
- im Fall, daß der Signalprozessor 1 Daten aus der Speicheremrichtung 2 auslesen mochte,in the event that the signal processor 1 wishes to read data from the memory device 2,
- em Lesesignal, durch welches der Signalprozessor 1 der Speicheremrichtung 2 signalisiert, daß er Daten auslesen mochte,an read signal, by means of which the signal processor 1 signals the memory device 2 that it wants to read out data,
- eine Leseadresse, durch welche der Signalprozessor 1 der Speicheremrichtung 2 signalisiert, von welcher Stelle innerhalb der Speicheremrichtung 2 er Daten auslesen mochte, unda read address, by means of which the signal processor 1 signals the memory device 2 from which location within the memory device 2 it should be reading data, and
- die Daten, die die Speicheremrichtung 2 auf eine Leseanforderung seitens des Signalprozessors 1 hm ausgibt, undthe data which the memory device 2 outputs on a read request from the signal processor 1 hm, and
- im Fall, daß der Signalprozessor 1 Daten m die Speicner- emrichtung 2 einschreiben mochte,in the event that the signal processor 1 wants to write data m into the memory device 2,
- ein Schreibsignal, durch welches der Signalprozessor 1 der Speicheremrichtung 2 signalisiert, daß er Daten einschreiben mochte,a write signal, by means of which the signal processor 1 signals the memory device 2 that it may be writing data,
Adreßdaten, durch welche der Signalprozessor 1 der Speicheremrichtung 2 signalisiert, an welche Stelle innerhalb der Speicheremrichtung 2 er Daten schreiben mochte, undAddress data, by means of which the signal processor 1 signals the memory device 2, to which location within the memory device 2 it would like to write data, and
die Daten, welche der Signalprozessor 1 die Speicheremrichtung 2 einschreiben mochte. Der Signalprozessor 1, die Speicheremrichtung 2 und die Schnittstelle 3 erzeugen oder erhalten einen gemeinsamen (System-) Takt SYSCLK. Die Schnittstelle 3 erzeugt oder erhalt zusätzliche Taktsignale PHI1 und PHI2, welche die selbe Periodendauer wie der Systemtakt SYSCLK, aber eine andere Phasenlage und/oder em anderes Tastverhaltnis als der Systemtakt SYSCLK aufweisen. Im betrachteten Beispiel werden die zusätzlichen Taktsignale PHI1 und PHI2 durch den Signal- prozessor 1 erzeugt und von diesem der Schnittstelle 2 zugeführt .the data which the signal processor 1 may write to the memory device 2. The signal processor 1, the storage device 2 and the interface 3 generate or receive a common (system) clock SYSCLK. The interface 3 generates or receives additional clock signals PHI1 and PHI2, which have the same period as the system clock SYSCLK, but a different phase position and / or a different duty cycle than the system clock SYSCLK. In the example under consideration, the additional clock signals PHI1 and PHI2 are generated by the signal processor 1 and supplied to the interface 2 by the latter.
Wie noch genauer erläutert werden wird, dienen die zusätzlichen Taktsignale PHI1 und PHI2 zur Definition der Zeitpunkte, zu denen die Schnittstelle 3 Signale und Daten übernimmtAs will be explained in more detail, the additional clock signals PHI1 and PHI2 serve to define the times at which the interface 3 takes over signals and data
(zwischenspeichert) und weiterleitet. Die Taktsignale sind also Schnittstellen-Steuersignale, unter Verwendung welcher die Schnittstelle 3 durch den Signalprozessor 1 steuerbar ist. Die Schnittstelle 3 kann damit als eine externe Pipe- lme-Stufe des Signalprozessors 1 angesehen werden.(cached) and forwards. The clock signals are thus interface control signals using which the interface 3 can be controlled by the signal processor 1. The interface 3 can thus be viewed as an external pipe stage of the signal processor 1.
Die Taktsignale PHI1 und PHI2 oder weitere oder andere Schnittstellen-Steuersignale können zumindest teilweise auch durch die Speicheremrichtung 2 erzeugt und der Schnittstelle 3 zugeführt werden.The clock signals PHI1 and PHI2 or further or other interface control signals can at least partially also be generated by the memory device 2 and fed to the interface 3.
Die Takte SYSCLK, PHI1, und PHI2 sind m Figur 2 veranschaulicht; die Taktperioden des Systemtaktes SYSCLK sind mit Pl, P2 ... bezeichnet .The clocks SYSCLK, PHI1, and PHI2 are illustrated in FIG. 2; the clock periods of the system clock SYSCLK are designated Pl, P2 ...
Es sei nun angenommen, daß der Signalprozessors 1 aus der Speicheremrichtung 2 Daten auslesen mochte. Er gibt in diesem Fall das bereits erwähnte Lesesignal und die ebenfalls bereits erwähnte Leseadresse aus. Diese Signale und Daten werden der Schnittstelle 3 zugeführt, welche sie, nachdem sie gültig sind, zwischenspeichert. Im betrachteten Beispiel werden das Lesesignal und die Leseadresse wahrend der Systemtaktperiode Pl aus dem Signalprozessor 1 ausgegeben und noch m der selben Systemtaktperiode, genauer gesagt mit der steigenden Flanke des Takt- Signals PHI2 in die Schnittstelle 3 übernommen und dort zwischengespeichert. Da das Taktsignal PHI2 im betrachteten Beispiel vom Signalprozessor 1 erzeugt wird, kann die Schnittstelle 3 ohne eigene Überprüfung davon ausgehen, daß das Lesesignal und die Leseadresse zum genannten Ubernahme- Zeitpunkt gültig sind.It is now assumed that the signal processor 1 may read out data from the memory device 2. In this case, it outputs the read signal and the read address which have also already been mentioned. These signals and data are fed to the interface 3, which, after they are valid, temporarily stores them. In the example under consideration, the read signal and the read address are output from the signal processor 1 during the system clock period Pl and are also taken over into the interface 3 in the same system clock period, more precisely with the rising edge of the clock signal PHI2, and temporarily stored there. Since the clock signal PHI2 is generated in the example under consideration by the signal processor 1, the interface 3 can assume without checking that the read signal and the read address are valid at the said transfer time.
Die Schnittstelle 3 leitet das Lesesignal und die Leseadresse sofort oder spater an die Speicheremrichtung 2 weiter, welche daraufhin mit dem Auslesen der angeforderten Daten be- ginnt, und die ausgelesenen Daten ausgibt.The interface 3 forwards the read signal and the read address immediately or later to the memory device 2, which then begins reading out the requested data and outputs the read data.
Die von der Speicheremrichtung 2 ausgegebenen Daten werden der Schnittstelle 3 zugeführt, welche sie in der auf die Systemtaktperiode Pl folgenden Systemtaktperiode P2 mit der steigenden Flanke des Taktsignals PHI2 übernimmt und zwischenspeichert.The data output by the memory device 2 are fed to the interface 3, which takes them over and temporarily stores them in the system clock period P2 following the system clock period P1 with the rising edge of the clock signal PHI2.
Die Schnittstelle 3 leitet diese Daten vorzugsweise sofort an den Signalprozessor 1 weiter, womit der Lesevorgang noch in der Systemtaktperiode P2 abschließbar ist.The interface 3 preferably forwards this data immediately to the signal processor 1, with which the reading process can still be completed in the system clock period P2.
Das Auslesen von Daten aus der Speicheremrichtung kann auch bei sehr hohen Systemtaktfrequenzen zuverlässig fehlerfrei durchgeführt werden, weil der Speicheremrichtung hierfür - anders als bei Anordnungen ohne die beschriebene Schnittstelle - fast eine volle Systemtaktperiode (steigende PHI2- Flanke bis steigende PHI2-Flanke) zur Verfugung steht.Reading data from the memory device can also be carried out reliably and error-free even at very high system clock frequencies because, unlike arrangements without the described interface, the memory device has almost a full system clock period (rising PHI2 edge to rising PHI2 edge) available for this ,
Der Signalprozessor 1 erhalt die von ihm angeforderten Daten allerdings nicht mehr in der Systemtaktperiode Pl, in welcher er sie angefordert hat, sondern erst in der darauf folgenden Systemtaktperiode P2. Ein Lesevorgang dauert im betrachteten Beispiel also zwei Systemtaktperioden.However, the signal processor 1 no longer receives the data requested by it in the system clock period P1 in which it requested it, but only in the following one System clock period P2. In the example considered, a reading process therefore takes two system clock periods.
Dadurch, daß sich ein Lesevorgang nicht in einer einzigen Systemtaktperiode ausfuhren laßt, kann der Signalprozessor nicht so schnell arbeiten wie es theoretisch möglich wäre. Die Verringerung der Arbeitsgeschwindigkeit ist jedoch - verglichen mit einer Systemtaktfrequenz-Reduzierung oder einer Einfügung von Wait States - im Durchschnitt sehr gering. In der Praxis kommt es kommt nämlich relativ selten vor, daß der Signalprozessor nur die Daten benotigt, die unter der Leseadresse gespeichert sind; Signalprozessoren, aber auch andere programmgesteuerte Einheiten wie Mikroprozessoren und Mikrocontroller arbeiten beim Lesezugriff häufig im sogenannten Burst-Modus, bei welchem von der Fähigkeit bestimmter Speichereinrichtungen Gebrauch gemacht wird, daß diese nach dem Anlegen einer Leseadresse nicht nur die unter der Leseadresse gespeicherten Daten, sondern - ohne einen erneuten Lesezugriff - im Anschluß daran automatisch auch die Daten ausgeben, die unter den auf die Leseadresse folgenden Adressen gespeichert sind, wodurch durch eine einzige Leseanforderung des Signalprozessors eine große Datenmenge erhalten werden kann. Da die Speicheremrichtun- gen, die im Burst-Modus betrieben werden können, die Daten, die sie auf einen Lesezugriff hm ausgeben, im Systemtakt ausgeben, und da die Schnittstelle 3 m der Lage ist, die von der Speicheremrichtung ausgegebenen Daten wie beschrieben schritthaltend (im Systemtakt) von der Speicheremrichtung zu übernehmen und an den Signalprozessor weiterzuleiten, dauert der Lesezugriff unabhängig von der Datenmenge, die dieBecause a read cannot be performed in a single system clock period, the signal processor cannot operate as fast as would theoretically be possible. However, the reduction in operating speed is, on average, very small compared to a system clock frequency reduction or an insertion of wait states. In practice it happens relatively rarely that the signal processor only needs the data that is stored under the read address; Signal processors, but also other program-controlled units such as microprocessors and microcontrollers often work in so-called burst mode during read access, in which use is made of the ability of certain memory devices to not only store the data stored under the read address after creating a read address, but also - without a new read access - then automatically output the data that are stored at the addresses following the read address, as a result of which a large amount of data can be obtained by a single read request from the signal processor. Since the memory devices, which can be operated in burst mode, output the data which they output on a read access hm in the system clock, and since the interface 3 m is able to keep pace with the data output by the memory device as described ( to take over in the system cycle) from the storage device and forward it to the signal processor, the read access takes regardless of the amount of data that the
Speicheremrichtung dabei ausgibt, insgesamt nur eine einzige Systemtaktperiode langer als ein Lesezugriff, bei welcnem angeforderte Daten noch m der Taktperiode erhalten werden können, in welcher sie angefordert wurden. Dies ist msbesor- dere dann, wenn die Speicheremrichtung pro Lesezugriff eine größere Datenmenge ausgibt, eine verhältnismäßig geringe Ver- zogerung, welche in den meisten Anwendungen problemlos tole- rierbar ist.Memory device outputs a total of only a single system clock period longer than a read access, during which requested data can still be obtained in the clock period in which they were requested. This is especially important if the memory device outputs a larger amount of data per read access, a relatively low consumption. generation, which can be easily tolerated in most applications.
Wenn der Signalprozessor 1 in die Speicheremrichtung 2 Daten emscnreiben mochte, gibt er das Schreibsignal, die Schreibadresse, und die einzuschreibenden Daten aus. Diese Signale und Daten werden der Schnittstelle 3 zugeführt, welche sie, nachdem sie gültig sind, zwischenspeichert.When the signal processor 1 wants to write data into the memory device 2, it outputs the write signal, the write address, and the data to be written. These signals and data are fed to the interface 3, which, after they are valid, temporarily stores them.
Im betrachteten Beispiel werden das Schreibsignal und die Schreibadresse wahrend der Systemtaktperiode Pl aus dem Signalprozessor 1 ausgegeben und noch m der selben Systemtaktperiode, genauer gesagt mit der steigenden Flanke des Taktsignals PHIl in die Schnittstelle 3 übernommen und dort zwischengespeichert. Da das Taktsignal PHIl im betrachteten Beispiel vom Signalprozessor 1 erzeugt wird, kann die Schnittstelle 3 ohne eigene Überprüfung davon ausgehen, daß das Schreibsignal und die Schreibadresse zum genannten Uber- nahmezeitpunkt gültig sind.In the example under consideration, the write signal and the write address are output from the signal processor 1 during the system clock period Pl and are also taken over into the interface 3 in the same system clock period, more precisely with the rising edge of the clock signal PHI1, and temporarily stored there. Since the clock signal PHI1 is generated by the signal processor 1 in the example under consideration, the interface 3 can assume, without performing its own check, that the write signal and the write address are valid at the said transfer time.
Die in die Speicheremrichtung einzuschreibenden Daten werden ebenfalls wahrend der Systemtaktperiode Pl aus dem Signalprozessor 1 ausgegeben, aber - weil der Ausgabezeitpunkt im betrachteten Beispiel schon kurz vor dem Ende der Systemtakt- periode Pl liegt - erst in der darauf folgenden Systemtaktperiode P2, genauer gesagt mit der steigenden Flanke des Systemtaktes SYSCLK in die Schnittstelle 3 übernommen und dort zwischengespeichert.The data to be written into the memory device are also output from the signal processor 1 during the system clock period Pl, but - because the output time in the example considered is shortly before the end of the system clock period Pl - only in the subsequent system clock period P2, more precisely with the rising edge of the system clock SYSCLK transferred to interface 3 and buffered there.
Im Anschluß daran, also zu Beginn der Systemtaktperiode P2, leitet die Schnittstelle 3 das Schreibsignal, die Schreibadresse, und die einzuschreibenden Daten an die Speicheremrichtung 2 weiter, welche daraufhin das geforderte Einschreiben noch innerhalb der Systemtaktperiode P2 durchfuhrt.Following this, that is to say at the beginning of the system clock period P2, the interface 3 forwards the write signal, the write address and the data to be written to the memory device 2, which then carries out the required writing within the system clock period P2.
Das Einschreiben der der Speicheremrichtung zugefuhrten Daten in die Speicheremrichtung kann auch bei sehr hohen Systemtaktfrequenzen zuverlässig fehlerfrei durchgeführt werden, weil der Speichereinrichtung hierfür - anders als bei Anordnungen ohne die beschriebene Schnittstelle - fast eine ganze Systemtaktperiode (die Systemtaktperiode P2) zur Ver- fugung steht.The data supplied to the storage device can be written into the storage device even at very high levels System clock frequencies can be carried out reliably without errors because, unlike arrangements without the described interface, the memory device has almost an entire system clock period (the system clock period P2) available for this.
Das Einschreiben der Daten erfolgt allerdings nicht mehr in der Systemtaktperiode Pl, in welcher der Signalprozessor dies eingeleitet hat, sondern erst in der darauf folgenden System- taktperiode P2. Em Schreibvorgang dauert im betrachteten Beispiel also zwei Systemtaktperioden.However, the data is no longer written in the system clock period P1 in which the signal processor initiated this, but only in the subsequent system clock period P2. In the example considered, a write process therefore takes two system clock periods.
Wenn der Signalprozessor nicht unmittelbar nach einem Schreibzugriff einen weiteren Schreibzugriff oder einen Lesezugriff auszuführen hat, kann er nach der Ausgabe desIf the signal processor does not have to carry out another write access or a read access immediately after a write access, it can after the output of the
Schreibsignals, der Schreibadresse und der einzuschreibenden Daten ohne jede Verzögerung weiterarbeiten; er muß ja - anders bei einem Lesevorgang - nicht warten, bis der Schreibvorgang beendet ist.Continue writing signal, the write address and the data to be written without any delay; unlike a reading process, it does not have to wait until the writing process has ended.
Wenn der Signalprozessor eine größere Datenmenge in die Speicheremrichtung einzuspeichern hat, kann er unter Umstanden nicht so schnell arbeiten wie es theoretisch möglich wäre. Dies gilt allerdings nur für den Fall, daß die größere Datenmenge durch eine entsprechend große Anzahl aufeinanderfolgender Speicherzugriffe gespeichert wird, und kommt in der Praxis relativ selten vor. Signalprozessoren, aber auch andere programmgesteuerte Einheiten wie Mikroprozessoren und MikroController arbeiten auch beim Schreibzugriff häufig in dem bereits erwähnten Burst-Modus, bei welchem von der Fähigkeit bestimmter Speichereinrichtungen Gebrauch gemacht wird, daß diese bei einem Schreibzugriff nicht nur die ihnen zu- gefuhrten Daten unter der ihnen zugefuhrten Schreibadresse speichern, sondern auch weitere Daten, die ihnen im Anschluß daran vom Signalprozessor zugeführt werden, unter denIf the signal processor has to store a larger amount of data in the storage device, it may not be able to work as quickly as would theoretically be possible. However, this only applies in the event that the larger amount of data is stored by a correspondingly large number of successive memory accesses, and occurs relatively rarely in practice. Signal processors, but also other program-controlled units such as microprocessors and microcontrollers, often also work in write access in the already mentioned burst mode, in which use is made of the ability of certain memory devices to not only store the data supplied to them during write access save them supplied write address, but also other data, which are then supplied to them by the signal processor, under the
Adressen speichern, die auf die ihnen anfangs zugefuhrten Schreibadresse folgen. Da die Schnittstelle 3 in der Lage ist, die in der Speichereinrichtung zu speichernde Datenfolge auf die vorstehend beschriebene Art und Weise im Systemtakt vom Signalprozessor zu übernehmen und an die Speicheremrichtung weiterzuleiten, und da die Speichereinrichtung in der Lage ist, von der Schnittstelle 3, also jeweils ganz zu Beginn einer Systemtaktperiode zugefuhrte Daten im Systemtakt entgegennehmen und speichern können, dauert der Schreibzugriff unabhängig von der Datenmenge, die die Speicheremrichtung dabei zu einspeichern hat, aus der Sicht des Signalprozessors genau so lange wie der entsprechende Schreibzugriff bei einer Anordnung, bei welcher in die Speicheremrichtung einzuspeichernde Daten noch in der Taktperiode eingespeichert werden können, in welcher dies durch den Signalprozessor veranlaßt wurde. Der Signalprozessor wird also in der Regel auch durch das Einschreiben größerer Datenmengen in die Speicheremrichtung nicht gebremst; er kann vor, wahrend, und nach dem Einschreiben von Daten in die Speicheremrichtung mit unverminderter Geschwindigkeit und ohne Pausen (weiter-) arbeiten.Save addresses that follow the write address initially supplied to them. Because the interface 3 is able is to take over the data sequence to be stored in the memory device in the manner described above in the system clock from the signal processor and to forward it to the memory device, and since the memory device is able to be supplied by the interface 3, that is to say at the very beginning of a system clock period Receiving and storing data in the system cycle, the write access takes as long as the corresponding write access in an arrangement in which data to be stored in the memory device is still in the memory, regardless of the amount of data that the memory device has to store Clock period can be stored in which this was caused by the signal processor. The signal processor is therefore generally not slowed down by writing larger amounts of data into the memory device; it can continue to work before, during and after data has been written into the storage device with undiminished speed and without pauses.
Em wie beschrieben erfolgendes Einschreiben von Daten in die Speicheremrichtung reduziert die Arbeitsgeschwindigkeit nur, wenn auf einen Schreibzugriff em weiterer Schreibzugriff folgt (wenn größere Datenmengen nicht im Burst-Modus em- geschrieben werden) oder wenn auf einen Schreibzugriff emEm writing data into the memory device as described only reduces the working speed if a write access is followed by another write access (if larger amounts of data are not written in burst mode) or if a write access em
Lesezugriff folgt, was in der Praxis aber relativ selten vorkommt und sich auch einfach vermeiden laßt.Read access follows, which occurs relatively rarely in practice and can also be easily avoided.
Die beschriebene Schnittstelle versetzt den über sie mit der Speichereinrichtung verbundene Signalprozessor also in die Lage, ohne Verringerung der Taktfrequenz und ohne längere Pausen Daten aus der Speicheremrichtung auslesen und/oder Daten in die Speicheremrichtung einschreiben zu können. The interface described enables the signal processor connected to the memory device to read data from the memory device and / or write data into the memory device without reducing the clock frequency and without long pauses.

Claims

Patentansprüche claims
1. Schnittstelle zwischen einer Daten in eine zweite Einrichtung (2) einschreibenden oder Daten aus der zweiten Einrichtung auslesenden ersten Einrichtung (1) und der zweiten Einrichtung, d a d u r c h g e k e n n z e i c h n e t, daß die Schnittstelle (3) die Daten und Signale, die die erste Einrichtung (1) und die zweite Einrichtung (2) an- einander ausgeben, wenn die erste Einrichtung aus der zweiten Einrichtung Daten auslesen oder m die zweite Einrichtung Daten einschreiben mochte, zumindest teilweise zwischenspeichert und sofort oder spater an den jeweiligen Bestimmungsort weiterleitet.1. Interface between a data in a second device (2) enrolling or reading data from the second device first device (1) and the second device, characterized in that the interface (3) the data and signals that the first device (1 ) and output the second device (2) to each other when the first device reads data from the second device or m the second device wants to write data, at least partially temporarily stores it and forwards it immediately or later to the respective destination.
2. Schnittstelle nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t, daß die Schnittstelle (3) ein eigener Baustein ist.2. Interface according to claim 1, so that the interface (3) is a separate component.
3. Schnittstelle nach einem der vorhergehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t, daß die Schnittstelle (3) in der Lage ist, die einzelnen Phasen der Lese- und Schreibvorgange zu verlangern, zu verkurzen und/oder zu verschieben.3. Interface according to one of the preceding claims, d a d u r c h g e k e n n z e i c h n e t that the interface (3) is able to lengthen, shorten and / or shift the individual phases of the reading and writing processes.
4. Schnittstelle nach einem der vorhergehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t, daß die Übernahme und/oder die Weiterleitung der Daten und Signale durch die Schnittstelle (3) zu Zeitpunkten erfolgen, die zumindest teilweise durch der Schnittstelle zugefuhrte Schnittstellen-Steuersignale (PHIl, PHI2) definiert werden.4. Interface according to one of the preceding claims, characterized in that the transfer and / or the forwarding of the data and signals through the interface (3) take place at times which are at least partially defined by the interface supplied interface control signals (PHI1, PHI2) ,
5. Schnittstelle nach Anspruch 4, d a d u r c h g e k e n n z e i c h n e t, daß die Schnittstellen-Steuersignale (PHIl, PHI2) Taktsignale sind, die zwar die selbe Periodendauer aufweisen wie em Systemtaktsignal (SYSCLK) , in Abhängigkeit von welchem die erste und/oder die zweite Einrichtung (1, 2) arbeiten, aber andere Tastverhaltnisse und/oder Phasenlagen.5. Interface according to claim 4, characterized in that the interface control signals (PHIl, PHI2) are clock signals which have the same period as em system clock signal (SYSCLK), depending on which the the first and / or the second device (1, 2) work, but different duty cycles and / or phase positions.
6. Schnittstelle nach Anspruch 5, d a d u r c h g e k e n n z e i c h n e t, daß die Zeitpunkte der Übernahme und/oder die Weiterleitung der Daten und Signale im Fall, daß die erste Einrichtung (1) Daten aus der zweiten Einrichtung (2) auslesen mochte, und die Zeitpunkte der Übernahme und/oder der Weiterleitung der Daten und Signale im Fall, daß die erste Einrichtung Daten in die zweiten Einrichtung einschreiben mochte, durch verschiedene Taktsignale (PHIl, PHI2) definiert werden.6. Interface according to claim 5, characterized in that the times of the takeover and / or the forwarding of the data and signals in the event that the first device (1) would like to read data from the second device (2), and the times of the takeover and / or the forwarding of the data and signals in the event that the first device wishes to write data into the second device, are defined by various clock signals (PHI1, PHI2).
7. Schnittstelle nach Anspruch 5 oder 6, d a d u r c h g e k e n n z e i c h n e t, daß die Schnittstellen-Steuersignale (PHIl, PHI2) in der ersten Einrichtung (1) erzeugt werden.7. Interface according to claim 5 or 6, so that the interface control signals (PHI1, PHI2) are generated in the first device (1).
8. Schnittstelle nach einem der vorhergehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t, daß die von der Schnittstelle (3) zwischengespeicherten und weitergeleiteten Daten und Signale im Fall, daß die erste Einrichtung (1) aus der zweiten Einrichtung (2) Daten auslesen mochte, em Lesesignal umfassen, durch welches die erste Einrichtung der zweiten Einrichtung signalisiert, daß sie Daten auslesen mochte.8. Interface according to one of the preceding claims, characterized in that the data and signals temporarily stored and forwarded by the interface (3) in the event that the first device (1) reads data from the second device (2) comprise em read signal, by which the first device signals to the second device that it wants to read out data.
9. Schnittstelle nach einem der vorhergehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t, daß die von der Schnittstelle (3) zwischengespeicherten und weitergeleiteten Daten und Signale im Fall, daß die erste Einrichtung (1) aus der zweiten Einrichtung (2) Daten auslesen mochte, Adreßdaten umfassen, durch welche die erste Einrichtung der zweiten Emrichtung signalisiert, von welcher Stelle innerhalb der zweiten Einrichtung sie Daten auslesen mochte . 9. Interface according to one of the preceding claims, characterized in that the data and signals temporarily stored and forwarded by the interface (3) in the event that the first device (1) from the second device (2) may read data, include address data which signals the first device of the second device from which point within the second device it would like to read out data.
10. Schnittstelle nach einem der vorhergehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t, daß die von der Schnittstelle (3) zwischengespeicherten und weitergeleiteten Daten und Signale im Fall, daß die erste Einrichtung (1) aus der zweiten Einrichtung (2) Daten auslesen mochte, die Daten umfassen, welche die zweite Einrichtung auf eine Leseanforderung seitens der ersten Einrichtung ausgibt .10. Interface according to one of the preceding claims, characterized in that the data and signals temporarily stored and forwarded by the interface (3) in the event that the first device (1) would like to read out data from the second device (2) which comprise data, which the second device issues on a read request from the first device.
11. Schnittstelle nach einem der vorhergehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t, daß die von der Schnittstelle (3) zwischengespeicherten und weitergeleiteten Daten und Signale im Fall, daß die erste Einrichtung (1) die zweite Einrichtung (2) Daten ein- schreiben mochte, em Schreibsignal umfassen, durch welches die erste Einrichtung der zweiten Einrichtung signalisiert, daß sie Daten einschreiben mochte.11. Interface according to one of the preceding claims, characterized in that the data and signals temporarily stored and forwarded by the interface (3) include em write signal in the event that the first device (1) the second device (2) wanted to write data , by which the first device signals to the second device that it wishes to write data.
12. Schnittstelle nach einem der vorhergehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t, daß die von der Schnittstelle (3) zwischengespeicherten und weitergeleiteten Daten und Signale im Fall, daß die erste Einrichtung (1) in die zweite Einrichtung (2) Daten einschreiben mochte, Adreßdaten umfassen, durch welche die erste Einrichtung der zweiten Einrichtung signalisiert, an welche Stelle innerhalb der zweiten Einrichtung sie Daten schreiben mochte .12. Interface according to one of the preceding claims, characterized in that the data and signals temporarily stored and forwarded by the interface (3) in the event that the first device (1) in the second device (2) may write data, include address data which signals the first device to the second device, to which point within the second device it would like to write data.
13. Schnittstelle nach einem der vorhergehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t, daß die von der Schnittstelle (3) zwischengespeicherten und weitergeleiteten Daten und Signale im Fall, daß die erste Einrichtung (1) in die zweite Einrichtung (2) Daten einschreiben mochte, die Daten umfassen, welche die erste Ein- richtung in die zweite Einrichtung einschreiben mochte.13. Interface according to one of the preceding claims, characterized in that the data and signals temporarily stored and forwarded by the interface (3) in the event that the first device (1) wants to write data into the second device (2) which comprise data, which might enroll the first facility in the second facility.
14. Schnittstelle nach einem der vorhergehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t, daß die Zeitpunkte, zu denen die Schnittstelle (3) von der ersten Einrichtung (1) ausgegebene Daten zwischenspeichert, und/oder die Zeitpunkte, zu denen die Schnittstelle die zwischengespeicherten Daten an die zweite Einrichtung (2) weiterleitet, davon abhangen, ob die erste Einrichtung Daten aus der zweiten Einrichtung auslesen mochte oder Daten in die zweite Einrichtung einschreiben mochte.14. Interface according to one of the preceding claims, characterized in that the times at which the interface (3) temporarily stores data output by the first device (1) and / or the times at which the interface forwards the temporarily stored data to the second device (2) depend on whether the first device may read data from the second device or write data into the second device.
15. Schnittstelle nach einem der vorhergehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t, daß die erste Einrichtung (1) eine programmgesteuerte Einheit ist .15. Interface according to one of the preceding claims, d a d u r c h g e k e n n z e i c h n e t that the first device (1) is a program-controlled unit.
16. Schnittstelle nach einem der vorhergehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t, daß die erste Einrichtung (1) em Signalprozessor ist.16. Interface according to one of the preceding claims, d a d u r c h g e k e n n z e i c h n e t that the first device (1) is em signal processor.
17. Schnittstelle nach einem der vorhergehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t, daß die zweite Einrichtung (2) eine Speicheremrichtung oder eine eine Speicheremrichtung enthaltende Einrichtung ist. 17. Interface according to one of the preceding claims, d a d u r c h g e k e n n z e i c h n e t that the second device (2) is a memory device or a device containing a memory device.
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