WO1995002884A1 - Element de memoire, memoire non volatile, dispositif de stockage non volatil et methode de stockage d'informations par ce dispositif - Google Patents

Element de memoire, memoire non volatile, dispositif de stockage non volatil et methode de stockage d'informations par ce dispositif Download PDF

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WO1995002884A1
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memory cell
nonvolatile memory
bit line
voltage
nonvolatile
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PCT/JP1994/000928
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Hiroshi Gotou
Mamoru Konndou
Hirofumi Abe
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Nkk Corporation
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    • G11C16/10—Programming or data input circuits

Definitions

  • the present invention relates to an electrically erasable / writable nonvolatile storage device and a storage method thereof, and more particularly, to a storage device in which a parasitic capacitance of a bit line and a portion electrically connected to the bit line is actively used as a storage capacitor.
  • the present invention relates to a nonvolatile memory device having a built-in DRAM (dynamic / random access / memory) function and a write / erase function using its storage capacitor at the same time.
  • Floating gate nonvolatile storage devices such as EPPROM (electrically erasable / writable nonvolatile read-only memory) and UVE PROM (ultraviolet erasable / writable nonvolatile read-only memory)
  • EPPROM electrically erasable / writable nonvolatile read-only memory
  • UVE PROM ultraviolet erasable / writable nonvolatile read-only memory
  • a method of providing a buffer memory composed of SRAM or DRAM outside the system of the floating gate type nonvolatile storage device That is, as shown in FIG. 10, after data from a CPU (central control unit) 20 is temporarily stored in a buffer memory (RAM) 21, a floating gate nonvolatile semiconductor memory device (EEP ROM) is used. 22 can be written at a relatively low speed, shortening the write time for the entire memory device Is being planned.
  • EEP ROM floating gate nonvolatile semiconductor memory device
  • the data erasing and writing operations of the conventional floating gate type non-volatile memory device can be roughly classified into 1) writing by hot / elect port, erasing by tunnel current, and 2) writing by tunnel current. Erasing method using tunnel current.
  • a typical example of the former is a so-called flash E EPR O M of an electric batch erasing type, and a typical example of the latter is a NAND type E E P R OM.
  • Those that do not fall into any of the categories include (3) UV EPROM, which employs a method of writing by using a hot / eject port and erasing by irradiating ultraviolet rays.
  • Figure 11 shows the threshold voltage V TH (vertical axis) and the threshold voltage of the transistor (hereinafter referred to as the memory transistor) that constitutes the memory cell for a typical nonvolatile memory device employing each method. shows the relationship between the frequency of V TH (horizontal axis).
  • the figures (a) to (d) correspond to the flash EEPROMs (a) and (b), the NAND-type EEPROM (c), and the UVEP ROM (d).
  • the charge is accumulated in the floating gate of the memory transistor, the threshold voltage of the memory transistor becomes large, and the drain current of the memory transistor does not flow or becomes hard to flow. That is, the state where data is written to the memory cell is represented as "0" data.
  • the threshold voltage of the memory transistor becomes small, and the drain current of the memory transistor flows or becomes easy to flow, that is, from the memory cell.
  • the state where data has been deleted is displayed as "1" data.
  • the distribution of the end voltage after writing and after erasure has large variations in any method except for the case of erasing the UVE PROM.
  • the hot electron and tunneling currents are very sensitive to channel length, channel width, tunnel insulating film thickness and uniformity, drain voltage and control gate voltage, etc. This is because a change in the threshold voltage of the memory transistor is caused.
  • a memory transistor Since the threshold voltage of the data varies, it was necessary to improve the distribution of the threshold voltage in order to improve the reliability of writing and erasing.
  • a typical method for solving this problem is to provide a special logic circuit in the device to converge the spread threshold voltage distribution to a desired range (for example, KNKynette et al., " An In-System Reprogrammable 32k 8 CMOS Flash Memory, IEEE J. Solid-State Circuits ", Vol.23, No.5, PP.595-598, Dec. 1992).
  • KNKynette et al. " An In-System Reprogrammable 32k 8 CMOS Flash Memory, IEEE J. Solid-State Circuits ", Vol.23, No.5, PP.595-598, Dec. 1992.
  • the operation of accumulating electric charge in the floating gate to the "0" data state for each memory cell until all the memory cells are completely in the "0" data state is performed.
  • the read operation for confirming whether or not is written is alternately repeated. After all the memory cells have reached the "0" data state, the data is erased in batch, and all the memory cells are set to the "1" data state. That is, writing before erasure is performed to prevent excessive erasure.
  • FIG. 12 is a non-volatile memory disclosed in Japanese Patent Application Laid-Open No. Sho 644-46297 (inventor: Winston Kaemley, applicant: Intel Corporation).
  • the present invention relates to a device for self-controlling the erasure of a volatile memory cell.
  • a special feedback amplifier circuit 13 and comparator 15 are provided between the drain electrode D of the nonvolatile memory cell 10 and the control gate 11 to erase.
  • a method has been proposed in which the final potential of the floating gate, that is, the voltage of the memory transistor is adjusted to a target value or a target range by controlling the voltage.
  • the above-described conventional techniques have the following problems.
  • the operation flow of the logic circuit that improves the distribution of the voltage values of the memory transistors in which writing and verification are repeated until the erasure is completed cannot be denied.
  • writing takes a long time, and as a result, there is a problem that it takes time to complete the batch erase.
  • an object of the present invention is to provide a nonvolatile memory device having a DRAM-like function that has a simple structure and a small size as a whole device system and does not require time for writing, and a storage method thereof.
  • Another object of the present invention is to provide a simple and simple method that makes it possible to make use of the main configuration of the DRAM-like function and converge the threshold voltage of the memory cell to a desired range, thereby greatly reducing the erasing time.
  • An object of the present invention is to provide a general-purpose nonvolatile storage device and a storage method thereof.
  • a storage element includes a transistor, a capacitor connected to a wiring electrically connected to the transistor and a parasitic capacitor having a portion electrically connected to the wiring. Is provided.
  • a non-volatile memory includes a non-volatile memory including a control gate and a floating gate, which is electrically connected to a storage node of a first storage element including a transistor and a capacitor. Memory.
  • the capacitor of the first storage element has a wiring and a portion connected to the wiring. It is preferable to use a parasitic capacitance.
  • a first nonvolatile memory device includes a nonvolatile memory cell including a transistor having a control gate and a floating gate, a bit line connected to the nonvolatile memory cell, and a selection switch for selecting the bit line. It has a capacitance element composed of an element, a bit line, and a parasitic capacitance included in a portion electrically connected to the bit line.
  • the first device it is preferable to have means for applying, for example, an AC voltage having positive and negative oscillations to the nonvolatile memory cell or the control gate of the transistor constituting the nonvolatile memory cell.
  • This AC voltage is preferably applied to the control gate of a nonvolatile memory cell having an initial threshold value of 4 V or more. It is desirable that the positive peak voltage of the AC voltage is smaller than the initial value of the memory cell, or that the negative peak voltage of the AC voltage is ⁇ 10 V or less.
  • the bit line may be connected to the main bit line via the selection switch element. Capacitors temporarily store data or information by accumulating electric charges.In addition to the parasitic capacitance, another capacitor placed in parallel with the non-volatile memory cell and connected to the bit line An element may be used together with this parasitic capacitance to accumulate charges.
  • a second device includes a non-volatile memory cell including a transistor having a main bit line, a control gate, and a floating gate; a sub-bit line to which the non-volatile memory cell is connected; and a main bit line and a sub-bit. And a capacitance element composed of the parasitic capacitance of the sub-bit line and the portion electrically connected to the sub-bit line, and the data stored in this capacitance element are stored in the nonvolatile memory cell. It has transfer means for transferring.
  • the second device may further include refresh means for maintaining the data stored in the capacitive element, or control means for alternately performing operations of the refresh means and the transfer means.
  • a first storage method uses a nonvolatile storage device having a bit line, and includes a bit line and a parasitic capacitance of a portion electrically connected to the bit line. For temporarily storing data using a storage element to be stored It is.
  • data may be temporarily stored by simultaneously storing charges on a plurality of bit lines.
  • a second storage method uses a nonvolatile storage device including a nonvolatile memory cell including a transistor having a control gate and a floating gate, and a bit line connected to the nonvolatile memory cell. Then, the bit line is set to a positive potential in advance, and data is written by a capacitance element including a parasitic capacitance of the bit line and a portion electrically connected to the bit line, and the data is written to the potential of the control gate. This is a method in which the data is transferred to the non-volatile memory cell by changing.
  • a third storage method uses a non-volatile storage device having a bit line connecting a non-volatile memory cell having a control gate and a floating gate.
  • an oscillating AC voltage is applied to the bit line, and data temporarily stored in a capacitance element including a bit line and a parasitic capacitance included in a portion electrically connected to the bit line is erased.
  • a nonvolatile memory cell including a transistor having a control gate and a floating gate, a bit line connected to the nonvolatile memory cell, and a selection switch element for selecting a bit line. Since the information stored in the capacitance element composed of the bit line and the parasitic capacitance of the portion electrically connected to the bit line is refreshed and transferred to the nonvolatile memory cell, Are performed alternately so that the refresh period and the transfer period do not overlap.
  • the storage element of the present invention it is possible to realize a new DRAM type storage element using wiring and parasitic capacitance electrically connected to the wiring.
  • the nonvolatile memory of the present invention it is possible to realize a new memory in which different types of storage elements such as a DRAM type storage element and a floating gate type nonvolatile memory cell are combined.
  • the former is characterized in that the capacitance element or the capacitor of the DRAM type memory element is made to have a parasitic capacitance of a wiring and a portion coupled to the wiring.
  • the capacitance element or the capacitor of the DRAM type memory element is made to have a parasitic capacitance of a wiring and a portion coupled to the wiring.
  • the DRAM type storage element utilizing the parasitic capacitance of the bit line and the portion electrically connected to the bit line is coupled to the floating gate type nonvolatile memory cell. Since it is possible to realize a device that incorporates a new memory cell, it is possible to realize a device that is not only a nonvolatile memory but also has the function of a DRAM.
  • a capacitance element constituting the DRAM type memory element is connected to a drain electrode of a memory transistor in a floating gate nonvolatile memory cell, and contributes to setting a drain potential. Focusing on this point, a new means for adjusting the threshold value of the floating gate type nonvolatile memory cell is added to the device, so that high operation performance can be expected. In addition, by appropriately adding a capacitor to the device, the shortage of the parasitic capacitance of the bit line and a portion electrically connected to the bit line can be compensated.
  • a DRAM memory element using a bit line and a parasitic capacitance of a portion electrically connected to the bit line as a capacitive element, and a floating gate nonvolatile memory cell can temporarily store data to be written to the floating-gate type nonvolatile memory cell because of the provision of data transfer means from the DRAM-type storage element to the floating gate type nonvolatile memory cell. This point is a part common to the second information storage method according to the present invention, and it becomes possible to hold a buffer memory inside the device and write data to the floating gate nonvolatile memory cell.
  • the device is further provided with a refreshing means for the DRAM type storage element and a control means for causing the data transfer means and the refreshing means to be alternately performed, a parasitic capacitance is added to the DRAM type storage element.
  • a parasitic capacitance is added to the DRAM type storage element.
  • the refresh is inserted during the transfer period, and the floating gate type, whereby the drain potential of the nonvolatile memory cell is always kept constant. Therefore, adverse effects due to charge leakage can be substantially eliminated.
  • the fourth information storage method according to the present invention since the refresh period and the transfer period do not overlap when performing the transfer alternately, it is possible to prevent the transfer failure due to the abnormal decrease in the value of the nonvolatile memory cell. Can be.
  • the data stored in the floating gate nonvolatile memory cell is erased by adjusting the threshold value of the floating gate nonvolatile memory cell.
  • a threshold voltage of the floating gate type non-volatile memory cell By lowering the threshold voltage of the floating gate type non-volatile memory cell and turning it on, a channel current flows and the electric charge stored in the capacitor connected to the drain electrode is discharged. As a result, the data stored in the capacitor can be erased.
  • FIG. 1A is a circuit diagram for explaining an embodiment of the nonvolatile memory device of the present invention.
  • FIG. 1B is an equivalent circuit diagram of a main part circuit diagram, and
  • FIG. Another equivalent circuit diagram in the figure, (d) is a waveform diagram showing the surface operation.
  • FIG. 2 (a) is a circuit diagram showing a main part of another embodiment of the nonvolatile memory device of the present invention.
  • FIG. 2 (b) is an equivalent circuit diagram of a structural unit, and
  • FIG. And (d) is another equivalent circuit diagram of the constituent unit.
  • FIG. 3 (a) shows the waveform of the parasitic capacitance on the sub-bit line
  • FIG. 3 (b) shows the waveform applied to the word line W '
  • FIG. 3 (c) shows the pulse waveform applied to the gate of the nonvolatile memory cell.
  • FIG. 4A is a block circuit diagram showing another embodiment of the nonvolatile memory device according to the present invention
  • FIG. 4B is a circuit diagram of a structural unit.
  • FIG. 5 (a) is the equivalent circuit diagram of the structural unit of Fig. 4 (b), and Fig. 5 (b) is the equivalent circuit diagram of Fig. 4 (b).
  • FIG. 10 is another equivalent circuit diagram of the unit.
  • FIG. 6 is a block diagram showing another embodiment of the nonvolatile memory device of the present invention.
  • FIGS. 7A to 7C are waveform diagrams for explaining changes in the threshold voltage of the nonvolatile memory cell.
  • FIG. 8 is a diagram showing the relationship between the initial threshold voltage of the nonvolatile memory cell and the adjusted threshold voltage.
  • FIG. 9 is a diagram showing the relationship between the initial threshold voltage of the nonvolatile memory cell and the adjusted threshold voltage.
  • Figure 1 1 is a proc diagram for explaining the writing and reading of a conventional data (a), (b) shows the frequency of the threshold voltage of the flag Mesh EEPR OM, the
  • FIG. 12A is a circuit diagram showing a conventional method of adjusting a threshold value of a nonvolatile memory cell
  • FIG. 12B is a circuit diagram showing another method of adjusting a threshold value of a conventional nonvolatile memory cell.
  • a nonvolatile memory in which a DRAM storage element and a DRAM storage element are combined with a floating gate nonvolatile memory cell hereinafter, referred to as a nonvolatile memory.
  • a combination type nonvolatile memory and a method of adjusting the voltage value of the nonvolatile memory cell.
  • FIG. 1 is a circuit diagram showing a main part of an embodiment of a nonvolatile memory device according to the present invention. A DRAM memory element and a combined nonvolatile memory will be described.
  • ⁇ ! V is a nonvolatile memory cell (having at least one memory transistor), and Trl is a selection switch element for selecting the bit line BL. When there are a plurality of bit lines, selection is performed according to the number.
  • a switch element is provided.
  • the selection switch element # 1 is a selection transistor composed of a MOS transistor.
  • Typical examples of nonvolatile memory cells ⁇ ⁇ , nonvolatile memory cells This is an electrically erasable and erasable nonvolatile memory cell having a control gate and a floating gate.
  • a plurality of nonvolatile memory cells connected to a common bit line BL are in a parallel relationship with each other.
  • Tutsi element T rl and Fu ⁇ nonvolatile memory cells M, ⁇ M n has one of the transistors with both small, the preparative transistor impurity diffusion layers on the side is connected to the bit line BL is mainly Parasitic capacitance C. , Co *.
  • bit line BL is long, the parasitic capacitance of the bit line BL is large, and the more nonvolatile memories M, to Mn electrically connected to the bit line BL, the more the nonvolatile memory cell M , ⁇ Mn increase in parasitic capacitance. If more non-volatile memory cells M 1 -M n are connected to bit line BL, bit line BL is typically longer and parasitic capacitance C. , C. * Becomes larger.
  • the parasitic capacitance C is large enough. And C. In some cases, it is not possible to secure *. In such a case, a parasitic capacitor C that covers this capacitor is provided by providing another capacitor electrically connected to the bit line BL. Can be increased.
  • the capacitive element may be electrically connected to the bit line BL in parallel with the non-volatile memory cell ⁇ M n beta
  • FIGS. 1 (b) and 1 (c) are equivalent circuit diagrams of FIG. 1 (a).
  • Storage node N That is, equivalent to a DRAM cell. Therefore, the nonvolatile memory device according to the present invention has both the essential functions of the nonvolatile memory cells to Mn and the function of the DRAM cell having the equivalent circuit shown in FIG. 1B as a unit. Then, independently of this nonvolatile memory device, and itself, it functions as a DRAM cell.
  • the known technique related to the DRAM can be applied to the nonvolatile memory device according to the present invention as it is.
  • the capacitance element C is set by turning on the selection switch element T # 1 .
  • the storage node N is set to a high potential by charging electric charges to the capacitor C by turning on the selection switch element Trl .
  • Data can be written to and erased from the storage element by lowering the potential of the storage node N by discharging electric charges from the storage node N, and data can be read by detecting the potential of the storage node N. be able to.
  • Capacitor C When it is difficult to hold data for a long time due to electric charge leakage, the data can be refreshed, that is, the same data can be rewritten by using a known method for DRAM.
  • the circuit in FIG. 1 (a) regards the parasitic capacitance Co * as a capacitance element, and is composed of a selection transistor Tr , and a capacitance element C0 *.
  • the storage element is configured.
  • a floating gate type non-volatile memory cell Mk is connected in parallel to the capacitive element Co *, and a special type of non-volatile memory cell having the connection point as a storage node N, that is, a coupled non-volatile memory cell is formed. Is done.
  • this memory cell Since this memory cell is formed by combining the operation of the DRAM cell and the operation of the floating gate nonvolatile memory cell, it has a special operation mode. That is, in the coupled nonvolatile memory cell, when data is written, the data is temporarily stored in the DRAM cell, and then the data can be transferred to the floating gate nonvolatile memory cell. Data stored in gated non-volatile memory cells can also be transferred to DRAM cells.
  • Non-volatile memory cell memory transistor of the non-volatile storage device in Fig. 1 (a)
  • a method for aligning the thresholds of (M, to Mn ) will be described based on the time chart in Fig. 1 (d).
  • This adjustment method adjusts the threshold by applying an AC voltage, for example, an AC voltage or an AC pulse signal that oscillates positively and negatively at a predetermined cycle (finite number of times) to the control gate of each nonvolatile memory cell. .
  • the electrode of the memory transistor on the side where the storage node N (see FIG. 1 (c)) is located will be described as a drain electrode, but in some cases it may be better to describe it as a source electrode. It is not limited to the description.
  • a tunnel current may flow between the floating gate and the channel.
  • the structure of the memory cell is considered in consideration of the fact that electrons extracted from the floating gate eventually move to the drain electrode because the potential of the drain electrode is relatively high. Regardless of the electric field strength distribution, the tunnel current conveniently flows between the floating gate and the drain electrode.
  • the selection transistor Tr is turned on, and the drain electrode of the memory transistor Mk is maintained at a higher potential than the source electrode.
  • the parasitic capacitance of the drain electrode and the bit line connected to the drain electrode is used as the capacitance element C.
  • This capacitance element C is used as The charge is accumulated in Alternatively, a capacitor may be separately connected to the drain electrode of the memory transistor Mk to store the electric charge there.
  • an alternating pulse signal that oscillates positively and negatively is applied to the control gate of the memory transistor Mk.
  • the value of a memory transistor having a threshold value lower than a certain value determined by the correlation with the applied voltage or a range of an allowable expected value (hereinafter referred to as an expected value) is determined. And the charge moves from the drain electrode of the memory transistor Mk to the source electrode. As a result, if the drain voltage drops sufficiently, the tunnel current will not flow even if a negative voltage is applied to the control gate, that is, electrons will not be extracted from the floating gate, and the memory transistor will not be drawn.
  • the threshold value does not change thereafter.
  • the floating gate of the memory transistor Mk is -The charge stored in the memory transistor is extracted to the drain electrode, and the threshold voltage of the memory transistor M k is reduced by the extracted amount.
  • the memory transistor M k having a threshold lower than the expected value set by the applied voltage is turned on, and charges move from the drain electrode to the source electrode. .
  • the drain voltage is sufficiently lowered, and thereafter, even if a negative voltage is applied to the control gate, electrons are not extracted from the floating gate, and thereafter, the threshold value of the memory transistor does not change.
  • the threshold values of all the nonvolatile memory cells eventually converge to the expected values. If the number of repetitions of the above operation is small, for example, the threshold value may not have a strict convergence to a constant value and may have a desired range. Even in such a case, it is clear that the threshold value of the nonvolatile memory cell is appropriately adjusted by using the above-described method, and whether to converge strictly to a constant value or to a desired range is determined. It is only a matter of degree.
  • the waveform of the AC pulse signal applied to the control gate of the nonvolatile memory cell is not particularly limited, and may be a rectangular wave, a sine wave, a triangular wave, or the like. Good.
  • the drain voltage of the selection transistor ⁇ ⁇ 1 is set to 5 V
  • the gate voltage is set to 5 V
  • the selection transistor Trl is turned on.
  • the capacitor composed of the bit line BL and the parasitic capacitance of the portion electrically connected to the bit line BL is charged.
  • the potential of the drain voltage of any memory transistor M k is increased.
  • the selection transistor Trl is turned off (gate voltage 0 V), and the AC pulse signal is applied to the control gate of the memory transistor Mk.
  • a positive voltage of 3 V is applied to the control gate of the memory transistor M k
  • the memory transistor having a threshold value equal to or less than an expected value determined by the correlation with the positive voltage is turned on, and the drain electrode is turned on.
  • a channel current flows toward the source electrode.
  • Stored in the capacitive element The drain voltage of the memory transistor decreases due to the release of the charged charges. In such a memory transistor, a tunnel current does not flow by the application of a negative voltage to the control gate thereafter.
  • the control gate voltage V CG shown in FIG. 3 (c) is an alternating voltage ((1) that is formed by successively combining a plurality of pulses oscillating between 5 V and 110 V. ), (2),-(6), .
  • the floating gate voltage V FG was different in the initial state, such as -6 V, -4 V, and 12 V. It converges to a predetermined potential (about 12 V) in 100 ⁇ seconds. Since the ⁇ value of the memory cell can be considered to be about twice the absolute value of the floating gate potential V FG , it is initially distributed as 12 V, 8 V, and 4 V by applying the AC voltage to the control gate. It can be seen that the threshold value converged to about 4 V.
  • the first pulse ((1) in Fig. 7 (c)) is applied to the memory cell having a low threshold value. Bits rapidly The line potential V BL has decreased and has gradually approached a constant value.
  • the bit line potential V BL does not decrease rapidly until the fourth pulse ((4) in FIG. 7 (c)) is applied.
  • the line voltage V BL falls slowly.
  • asymptotic to constant irrespective of the bit line potential V BL on the size of the threshold Therefore, according to FIG. 7, it is understood that when an AC voltage is applied to the control gate of the floating gate type memory transistor, the threshold value of the memory cell can be adjusted.
  • FIGS. 8 and 9 show this effect more clearly.
  • the horizontal axis represents the initial threshold voltage of the memory cell
  • the vertical axis represents the threshold voltage converged by applying an AC voltage composed of 10 pulses to the control gate.
  • Figure 8 shows a positive pulse with a peak value of 4 V, 3 V or 2 V (pulse width of 15 ⁇ s) and a negative pulse with a peak value of 10 V (pulse width of 10 s).
  • the figure shows the threshold values converged by applying the synthesized rectangular wave to the gate electrode of the memory transistor.
  • Figure 9 shows a positive pulse with a peak value of 3 V (pulse width of 15 // seconds) and a negative pulse of peak value of —13 V,-10 V, and 15 V (pulse width of 10 seconds).
  • the figure shows the threshold values that converged by applying the synthesized rectangular wave composed of the above pulses to the gate electrode of the memory transistor.
  • a convergence value or a convergence range (expected value) of the threshold can be expected using at least the initial threshold and the AC voltage applied to the control gate as parameters.
  • the expected value should be substantially constant regardless of the initial threshold.
  • the expected value is almost constant regardless of the initial threshold value.
  • the above method of adjusting the threshold value is based on the voltage of the lower pulse of the AC pulse applied to the control gate. In the case of a lower voltage and a higher voltage, that is, an alternating voltage that swings positively and negatively, a positive voltage is applied to verify and discriminate the threshold value of the memory cell.
  • the expected value at which the threshold of the memory cell should converge can be arbitrarily determined by the higher voltage of the pulse applied to the control gate. Also, the shorter the application time of the lower voltage of the pulse applied to the control gate, the smaller the tunnel current flowing during that period. In other words, since electrons can be extracted from the floating gate little by little, the accuracy of the convergence of the memory cell threshold to the expected value can be improved. On the other hand, if the application time of the higher voltage is short, the application of the lower voltage will start before the drain voltage of the memory transistor has fallen enough during this time, and the convergence of the threshold value of the memory cell will be appropriately controlled. You can't do that. Therefore, it is preferable that the application time of the higher voltage be long as long as the operation speed of the nonvolatile memory device itself is not hindered.
  • the absolute value of the positive voltage is preferably smaller than the absolute value of the negative voltage.
  • the absolute value of the positive voltage is greater than the absolute value of the negative voltage, then the injection of electrons into the floating gate is more likely to cause electrons to escape from the floating gate. In some cases, pullout may be exceeded, resulting in an increase in memory cell threshold.
  • the lower voltage of the pulse applied to the control gate of the memory transistor be sufficiently low with respect to the drain voltage of the memory transistor.
  • the lower voltage By applying the lower voltage, electrons are extracted from the floating gate.However, when the drain voltage gradually decreases in the process of applying the AC voltage, the floating gate responds accordingly. It becomes difficult to extract electrons. Therefore, it is necessary to set the lower voltage applied to the control gate sufficiently low with respect to the drain voltage of the memory transistor to facilitate the extraction of electrons, that is, the flow of the tunnel current. is important. Therefore, it is preferable that the amplitude of the lower voltage applied to the control gate changes in accordance with the fluctuation of the drain voltage.
  • the higher voltage positive voltage for positive and negative signal AC voltages
  • the lower voltage positive and negative signal AC voltage for negative voltage. It is preferable to apply the voltage to the control gate of the memory transistor before the voltage of This is because, if the target memory cell is an EEPROM, applying a negative voltage first will cause the threshold of a memory cell that already has a sufficiently low threshold to be even lower, and this memory cell will be overwritten. ⁇ There is a risk of becoming a state. As a result, the source electrode and the drain electrode are short-circuited, and the application of the drain voltage becomes impossible, resulting in troubles such as poor data reading and inability to charge the bit line. However, the lower voltage may be applied first.
  • the voltage is not as low as 10 V, but is about 1 V, it depends on the initial value of the memory cell, but the over-erase problem as described above does not actually occur. Since there are many negative voltages, a lower voltage may be applied first at this negative voltage. However, after applying 11 V first and then applying 3 V, it is better to apply a low voltage of about ⁇ 10 V. That is, it is preferable to apply a sufficiently low negative voltage with reference to the drain voltage of the memory transistor because a tunnel current easily flows.
  • the above-described threshold adjustment method is not limited to a new method of changing the threshold value of the floating gate type nonvolatile memory cell to converge to a desired value or a desired range. It is also a new way of erasing (or writing, by definition) memory cells. For this reason, in the following embodiments, this method is collectively referred to as the AC pulse method for convenience.
  • this method is collectively referred to as the AC pulse method for convenience.
  • the nonvolatile memory cell is a known floating gate nonvolatile memory cell.
  • a semiconductor substrate having a source / drain diffusion layer formed thereon, a gate oxide film or a tunnel oxide film formed on the main surface of the semiconductor substrate, and a floating layer comprising a conductive layer surrounded by the gate oxide film and the insulating film.
  • the tunnel oxide film has a thickness of about 100 A, and is formed by insulating films such as a tunnel oxide film and an ON0 film (a laminated film of a silicon oxide film, a silicon nitride film, and a silicon oxide film).
  • the floating gate made of a conductive polysilicon layer is covered.
  • a control gate is formed on the 0 N 0 film.
  • the floating gate has a size of 3 Hi X l ⁇ m and is arranged so as to sandwich the gate oxide film with a part of the channel-source-drain diffusion layer.
  • the size of the channel area is 1 m X l ⁇ m.
  • the floating gate type nonvolatile memory cell is not limited to this shape.
  • FIG. 2A shows nonvolatile memory cells M,..., Mn which are known floating gate nonvolatile memory cells.
  • the main bit line electrically connected to sense amplifier 2 is connected to sub-bit line BL sl via selection transistor Trl .
  • the sub bit line BL sl nonvolatile main Moriseru M is connected to drain of ⁇ M n, are connected to a ground line and a source connected in common.
  • ST is a gate selection line, which is connected to the gate of the selection transistor Trl , and word lines WW n are connected to control gates of the nonvolatile memory cells M, MM n , respectively.
  • a plurality of the structural units 1 are regularly arranged to form a main part of the nonvolatile storage device.
  • Figure 2 (b) shows the parasitic capacitance of the sub-bit line BL sl and the part electrically connected to it.
  • Amount C Is an equivalent circuit of the structural unit 1 by Nonvolatile memory cell M, when defining the parasitic capacitance C t -C n for ⁇ M n Noso respectively, the parasitic capacitance C in the source one scan of the select transistor T rl, the -C n are connected in parallel You can think. The sum of each parasitic capacitance is the parasitic capacitance C.
  • the equivalent circuit in FIG. 2 (b) is equivalent to the DRAM cell shown in FIG. 2 (c). That is, the gate selection line ST, in FIG. 2 (b) corresponds to the word line W ′ in FIG. 2 (c), and the bit line BL, in FIG. 2 (b) is the main bit line in FIG. 2 (c). It corresponds to BL 'and has a selection transistor ⁇ ⁇ 1 and a capacitor C. To form a D RAM cell.
  • the equivalent circuit shown in FIG. 2 (b) is equivalent to the coupled nonvolatile memory cell shown in FIG. 2 (d). That is, the word line W n in FIG. 2 (b) is a word line Wk of nonvolatile memory cell Mk, corresponds bit lines BL, the bit line BL '.
  • the DRAM cell has the same structure as that of FIG. Therefore, as shown in FIG. 3D, a coupled nonvolatile memory cell is formed in which the nonvolatile memory cell Mk is connected to the storage node N of the DRAM cell.
  • the nonvolatile memory cell Mk is an EEPROM
  • the feature is that the selection transistor # 1 is common to the DRAM.
  • the structural unit 1 can be regarded as one storage element. Therefore, in general, when a nonvolatile memory device is configured by m constituent units, m DRAM cells or combined nonvolatile memory cells can be configured in the device.
  • the above-described DRAM type storage element operates similarly to a conventional DRAM cell.
  • To write or erase data specify the row and column addresses (row: W ', column: BL') of the target DRAM cell, turn on the select transistor Trl , and set the bit line This is done by charging data (1 level or 0 level) to the capacitive element Co * via BL '.
  • the address of the target memory cell is specified.
  • the bit line BL ' is set to a potential between the high threshold value and the low threshold value of the DRAM cell corresponding to the presence or absence of data storage.
  • the selection transistor Trl is turned on to connect the storage node N to the bit line BL ′.
  • the potential of the bit line BL ' changes. If the change in the potential of the bit line BL 'is detected by the voltage detection type sense amplifier 2, data can be read.
  • the sense amplifier 2 To refresh data, after specifying the address of the target memory cell, the sense amplifier 2 detects the change in the potential of the bit line BL 'with the data stored in that memory, as in the case of reading the data. This is done by amplifying the potential of this bit line BL 'to 1 level or 0 level of full swing.
  • the above-mentioned combined nonvolatile memory cell is composed of a DRAM cell part composed of a selection transistor Trl and a capacitance element C 0 * and a nonvolatile memory cell part Mk.
  • the operation of individual cell sections is the same as that of conventional DRAM cells and nonvolatile memory cells. That is, writing / erasing, reading, and refreshing of data in the DRAM cell portion are the same as those of the DRAM type storage element, and operate similarly to the conventional DRAM cell.
  • writing, erasing, and reading of data in the floating gate nonvolatile memory cell can be explained by the operation of the conventional floating gate nonvolatile memory cell.
  • the operation of the stacked floating gate type non-volatile memory cell is described below by focusing on changes in the threshold of the memory cell due to injection of electrons into the floating gate and extraction of electrons from the floating gate. ) Will be exemplarily described.
  • the control gate (word line Wk) of the memory cell Mk After designating the address of the target memory cell (memory transistor) Mk, apply a potential higher than the power supply voltage to the bit line BL 'and the gate of the selection transistor ⁇ 1 (gate selection line W'). At the same time, the control gate (word line Wk) of the memory cell Mk also applies a potential higher than the power supply voltage. For example, if the power supply voltage is 5 V, Set the bit line BL 'to 7 V, the gate select line W' to 7 V, and the lead line Wk to 6 V. Then, a high electric field is generated from the floating gate of the memory cell Mk toward the drain electrode, and electrons are injected into the floating gate. As a result, the threshold value of the memory cell Mk becomes a high value, that is, "0" data state.
  • a voltage about the power supply voltage is applied to the bit line BL 'and the gate of the selection transistor Trl (gate selection line W'). Furthermore, a negative voltage is applied to the control gate (word line Wk) of the memory cell Mk c For example, if the supply voltage is 5 V, bit line BL 'to 5 V, gate selection lines W' and 5 V The lead wire Wk is set to 110 V. Then, a high electric field is generated from the drain electrode of the memory cell Mk toward the floating gate, and electrons are extracted from the floating gate. As a result, the threshold value of the memory cell Mk becomes a low value, that is, "1" data state.
  • This method corresponds to a method of reading data stored in a floating gate nonvolatile memory cell.
  • Adoresu specified memory cell Mk After Adoresu specified memory cell Mk to be, first, by applying a potential of about supply voltage to the gate (gate selection line W ') of the selection transistors T rl, to turn on the selection Tran register T rl. A relatively low positive voltage is applied to the bit line BL ', that is, a voltage low enough to prevent injection of electrons into the floating gate by the hot electron (for example, 1 to 2 V when the power supply voltage is 5 V). I do. Next, a voltage approximately halfway between the voltage in the "0" data state and the voltage in the "1" data state is applied to the control gate (lead line Wk) of the memory cell Mk.
  • the memory cell Mk is turned on if the voltage is in the data state, so that a channel current flows from the drain electrode to the source electrode of this memory cell.
  • the memory cell Mk does not turn on. No channel current flows. Data can be read from the memory cell M k by detecting and outputting the above channel current by the current detection type sense amplifier 2 through the bit line BL ′.
  • Adoresu specified memory cell Mk to be first, by applying a voltage of about supply voltage to the gate (gate selection line W ') of the selection transistor T .GAMMA.1 (e.g. 5 V), to turn on the selection transistor T rl I do.
  • the bit line BL ′ is charged by a precharge circuit (not shown) to set the drain electrode of the memory cell Mk to a positive potential (for example, 5 V).
  • the selection transistor Tral is turned off to disconnect the memory cell Mk from the bit line BL ′.
  • the voltage applied to the bit line BL ' is reduced to almost half (for example, 2.5 V) of the power supply voltage by a precharge circuit (not shown).
  • a voltage substantially intermediate between the voltage in the "0" data state and the voltage in the "1" data state is applied to the control gate (word line Wk) of the memory cell Mk.
  • the control gate (word line Wk) of the memory cell Mk if the ⁇ value of the memory cell Mk is a voltage in the “1” data state, the memory cell Mk is turned on, and the potential of the drain electrode of the memory cell Mk decreases.
  • the threshold value of the memory cell Mk is the voltage in the "0" data state, the potential of the drain electrode of the memory cell Mk does not decrease if the memory cell Mk remains off.
  • the selection transistor T .GAMMA.1 the O emissions
  • the drain electrode of the memory cell Mk is connected to the bit line BL ', and the potential of the bit line BL' is changed. If the change in the potential of the bit line BL 'is detected by the voltage detection type sense amplifier 2, the data can be read.
  • the bit line BL ' is charged to a potential of about half of the power supply voltage (for example, 2.5 V) by a precharge circuit (not shown). Then applying a select transistor T rl gate (gate selection line W ') to the supply voltage a voltage of about (for example, 5 V), and turn on the selection transistors T .GAMMA.1, The drain electrode of the memory cell Mk is also charged. Thereafter, the selection transistor is turned off, and the drain electrode of the memory cell Mk is disconnected from the bit line BL '. Next, a voltage substantially intermediate between the voltage in the "0" data state and the voltage in the "1" data state is applied to the control gate (word line Wk) of the memory cell Mk.
  • the memory cell Mk is turned on, and the potential of the drain electrode of the memory cell Mk decreases.
  • the threshold value of the memory cell Mk is the voltage in the “0” data state, the potential of the drain electrode of the memory cell Mk does not decrease if the memory cell Mk remains off.
  • the word line W k is grounded, and a voltage (for example, 5 V) about the power supply voltage is applied to the gate (gate selection line W ′) of the selection transistor Trl.
  • the drain electrode of the memory cell Mk is connected to the bit line BL ′, and the potential of the bit line BL ′ is changed. If the change in the potential of the bit line BL 'is detected by the voltage detection type sense amplifier 2, data can be read.
  • the sense amplifier 2 used in the current method is a current detection type sense amplifier.
  • the sense amplifier 2 used for reading and refreshing the DRAM cell portion of the coupled nonvolatile memory cell is generally a voltage detection type sense amplifier. Therefore, if the floating gate type nonvolatile memory cell portion is read using the current method, two types of sense amplifiers must be provided in the combined nonvolatile memory cell according to the present invention, which is irrational. Therefore, it is preferable that the reading of the floating gate type nonvolatile memory cell portion is also performed by the voltage method, and the DRAM cell portion and the sense amplifier are shared.
  • Writing, erasing, reading, and refreshing data in the DRAM cell part is performed by grounding the word line Wk and turning off the floating gate nonvolatile memory cell Mk. It becomes possible by putting it in a state. As a result, the DRAM cell portion can be used as temporary data storage means.
  • Data transfer from the DRAM cell to the floating gate nonvolatile memory cell is performed as follows. When the capacitive element Co * is charged, data transfer is possible, and the mode is divided into the following two modes.
  • Capacitive element C If * is not charged, it is divided into the following two modes, and data transfer may not be possible.
  • the data transfer from the floating gate nonvolatile memory cell part to the DRAM cell part is performed as follows. First, the capacitor Co * is charged. That is, after the word line Wk is grounded and the memory cell Mk is turned off, a high voltage is applied to the bit line BL ′ and the selection transistor Trl is turned on to charge the capacitive element Co *. I do. Next, the selection transistor Trl is turned off, and an intermediate voltage between the higher end value and the lower threshold value of the memory cell Mk is applied to the control gate (word line Wk) of the memory cell Mk. Then, if the threshold value of the memory cell Mk is high, the channel current does not flow, but in the opposite case, the channel current flows and the charge of the capacitor is discharged. As a result, data transfer (accurately, copying) corresponding to the level of the energy value of the memory cell Mk and the charge / discharge state of the capacitive element C 0 * is realized.
  • the bit line BL ' is set to a potential intermediate between the high threshold value and the low threshold value of the DRAM cell corresponding to the presence / absence of data storage.
  • the word line W '(gate selection line ST,) is set high to turn on the selection transistor Trl (FIG. 3 (b)).
  • the storage node N is connected to the bit line BL ′, and the potential of the bit line BL ′ changes. This change in the potential of the bit line BL 'is detected by the voltage detection type sense amplifier 2 and the potential of the bit line BL' is amplified to the high level or the low level of full swing. Refresh (Fig. 3 (a)). ⁇
  • the control gate (word line Wk) of the memory cell Mk is used to apply the AC pulse method when performing data transfer (above (A)) or when adjusting the threshold value of the floating gate type nonvolatile memory cell Mk.
  • AC voltage is applied to.
  • the selection transistor Trl is off, and the capacitor C is turned off. * Must be sufficiently charged and the drain voltage of memory cell Mk must be sufficiently high.
  • an AC voltage consisting of a finite number of pulse signals having an oscillating cycle is applied to the control gate at one time, charge leaks from the capacitive element Co * during that period. The effect declines over time and the benefits of this method cannot be fully realized. Therefore, the period between the refresh operations, that is, the capacitor C.
  • a pulse signal is applied to the control gate of the memory cell Mk, for example, one pulse at a time, so that the application of the AC voltage to the control gate is completed after multiple refresh operations.
  • a pulse signal is applied to the control gate of the memory cell Mk, for example, one pulse at a time, so that the application of the AC voltage to the control gate is completed after multiple refresh operations.
  • the first pulse is applied immediately after the completion of the first refresh, and the second pulse is applied. Immediately after the completion of freshness, apply the second pulse. This is repeated until the application of the sixth pulse.
  • the drain current of the memory cell Mk is Since the AC pulse method can be executed under conditions where the pressure is always sufficiently high, the threshold of the memory cell Mk can be adjusted, that is, the convergence without variation to the expected value, data erasing (or writing), and the DRAM cell part can be performed. The transfer of data from the memory cell to the memory cell Mk can be performed properly and accurately.
  • the number of pulses applied to the control gate of the memory cell Mk during refresh is not limited to one, and two or more pulses having a narrow pulse width may be applied.
  • the refresh operation and the application of the AC voltage to the control gate overlap electrons are extracted from the floating gate of the memory cell Mk before the drain voltage of the memory cell Mk does not become a sufficiently large value.
  • the threshold value varies. Therefore, as is clear from the comparison between FIG. 3 (b) and FIG. 3 (c), when the word line W 'is at the ow level and the select transistor Trl is off, the word line A pulse signal is applied to Wk.
  • the capacitor C In the coupled nonvolatile memory cell, for example, when the sub-bit line is formed of a diffusion layer, the capacitor C. * It may be difficult to keep the sub-bit line at a high potential for a long time due to leakage current. In that case, a short pulse width (for example, 5 ms) and a small number of pulses (for example, three cycles of pulses) are added to the word line Wk, and the capacitor C is added.
  • the refresh operation of * may be repeated alternately. In this case, the number of times of the refresh operation can be performed arbitrarily many times, and it is sufficient to perform about 50 times.
  • FIG. 4A shows a main part of the nonvolatile storage device.
  • I to 1nn are abbreviated constituent units, and are arranged in a matrix to constitute a memory array.
  • S TH to ST nl , ST to ST réelle Z are gate selection lines
  • Reference numeral 2 denotes a sense amplifier
  • reference numeral 3 denotes a peripheral circuit in which a decoder circuit, an address buffer circuit, an address selection circuit, and the like are integrated.
  • 4 is a precharge circuit and 5 is a control circuit.
  • Reference numeral 6 denotes an AC pulse signal generation circuit, which is built in the peripheral circuit 3.
  • the main bit lines BL a , ⁇ BL ani BL bl ⁇ BL bn are connected to the precharge area 4 and the sense amplifier 2, and the gate selection lines STS TM, ST 12 -ST N2 are connected to the peripheral circuit 3 I have.
  • Word lines W, to W-n are connected to an AC pulse signal generating circuit 6.
  • the IC is an integrated circuit device in which the memory array, the sense amplifier 2, the peripheral circuit 3, the precharge circuit 4, and the like are integrated.
  • the control circuit 5 operates the sense amplifier 2, the peripheral circuit 3, the AC pulse signal generation circuit 6 built in the peripheral circuit, the precharge area 4, and the like, for example, data writing, erasing, reading, and refreshing operations.
  • the control circuit 5 may be a plurality of circuits physically divided according to functions, may be integrated on an IC, or may be arranged outside the IC system.
  • the AC pulse signal generation circuit 6 can arbitrarily adjust the conditions for generating an AC pulse, that is, the number, shape, period, amplitude, pulse width, and the like of the pulses. It can be appropriately performed by the control of the circuit 6. Of course, it is also possible to fix the conditions for generating the AC pulse in advance.
  • the structural unit 1H constituting the memory array of FIG. 4A is composed of two parts as shown in FIG. 4B.
  • the first part is a main bit line BL al , a sub-bit line BL sal , a selection transistor T ral connected to the main bit line BL al and selecting the sub-bit line BL sal , and a sub-bit and a nonvolatile Memorise Le M al ⁇ M an, connected in parallel to line BL sal.
  • Nonvolatile memory cells M al ⁇ M an, and M b I through M source bn is its They are connected to common ground lines G La and G Lb, respectively. Further, connecting M al and M bl of nonvolatile memory cells, M a2 and M b2, M an, and M bn control gate each common word line, the W 2 ' ⁇ .
  • the precharge circuit 4 in this embodiment includes a selected sub-bit line BL sal BL san, ⁇ L sb1 to ⁇ L sbn 3 ⁇ 4 "via a main bit line BL al BL acute and BL bl BL bn. 3 ⁇ 4, 3 ⁇ 4 3
  • Figure 5 (b) is the equivalent circuit of Structural Unit 1.
  • the structural unit 1 ⁇ is a pair of DRAM cells. That is, a first DRAM type storage element composed of a capacitor C al and a selection transistor T ral , and a second DRAM type storage element composed of a capacitor C bl and a selection transistor T rbl It is a novel thing composed of and. Therefore, the nonvolatile memory device shown in FIG. 4A can function independently as a DRAM.
  • Fig. 5 (b) shows another equivalent circuit of Structural Unit 1.
  • the structural unit 1 ⁇ is composed of the transistor Tral and the capacitor C a first coupled non-volatile memory cell including a storage element constituted by a memory element, a floating gate non-volatile memory cell M AK electrically connected to a storage node N a ⁇ of the storage element, a transistor Trbl , A storage element comprising a capacitor C bl and a second coupled nonvolatile memory cell including a floating gate nonvolatile memory cell M bk electrically connected to a storage node N bk of the storage element It will be something new.
  • the nonvolatile memory device shown in FIG. 4A can function as a nonvolatile memory device having a built-in DRAM function. Therefore, by utilizing this DRAM function for temporary storage of write data in a nonvolatile memory cell, the structure is simpler, smaller, and the data write time can be reduced. Also, this device already exists Since the AC pulse method can be applied using the DR Alvi capacitance element as it is, high-precision control of the threshold voltage of the memory cell can be performed easily and versatile, and erasing (or writing) can be performed. The time required can be greatly reduced. In particular, memory cells connected in common to an arbitrary word line Wk, that is, memory cells Mak: Mbk in the basic structure i kj ( j1,2 ... n) are set to a common expected value using the AC pulse method. Can be collectively adjusted, so that the operation speed of the nonvolatile memory device itself and highly reliable operation can be realized.
  • FIG. 6 the components denoted by the same reference numerals as in FIG. 4 are functionally the same as those in FIG. 4, and therefore, in principle, description thereof will not be repeated.
  • FIG. 6 shows two adjacent structural units 1 a, lb.
  • a non-volatile storage device is configured by arranging a plurality of these in a regular manner.
  • Structural unit la comprises a select transistor T RA L, and sub-bit lines BL sal to connect the main bit line BL AL via the selection transistor, the nonvolatile connected in parallel to each other in the sub-bit line memory cells M al, and an M az ... and the capacitor C cl.
  • Structural unit lb as shown by a dotted line, a select transistor T RBL, against the sub bit line BL sbl be connected to the main bit line BL bl via the selection transistor, in parallel to the sub-bit line nonvolatile memory cells M bl to continue, and a M b2 ..., and a capacitor C dl.
  • Both constituent units share a source line S, which is connected to a source potential source (not shown) via a select transistor TRSL . That is, the non-volatile memory cells (M al, M a ") , the source and the capacitor C CI of ( ⁇ bl> M b2 ⁇ ) , C dl is connected a common source line S, the.
  • Nonvolatile memory cell are connected M al and M bl, M a2 and M b2 ... control gate is, respectively it a common word line, W 2 ... to one of the. word line W ', in W z ... is, alternating current pulse generator
  • An AC voltage for applying the AC pulse method is applied from the circuit 6.
  • the main bit line BL a BL bl is electrically connected to the sense amplifier 2 and the precharge circuit 4.
  • S TH, ST 12 , And select transistors T RA L and T RBL respectively. This is a gate selection line connected to the gate, but it may be shared between adjacent similar units. For example, in FIG.
  • the precharge circuit 4 in this embodiment is configured to select the sub-bit lines BL sal to B Lsan, ⁇ L sb . To ⁇ ⁇ via the main bit lines BL al to BL an and BL bl to BL bn .
  • the control circuit 5 operates the sense amplifier 2, the peripheral circuit 3, the AC pulse signal generation circuit 6 built in the peripheral circuit, the precharge circuit 4, etc., for example, the operation of data writing / erasing, reading, refreshing or It controls a series of operations related to the application of the AC pulse method and the transfer of data in coupled nonvolatile memory cells.
  • the structural units 1 a and 1b is a novel one composed of a DRAM type storage element shown in FIG. 4 (c) and a coupled nonvolatile memory cell shown in FIG. 5 (b). Therefore, the nonvolatile memory device shown in FIG. 6 can function independently as DRAM.
  • the nonvolatile memory device shown in FIG. 6 can also function as a nonvolatile memory device having a built-in DRAM function. Therefore, by using this DRAM function for temporary storage of write data in a nonvolatile memory cell, the structure is simpler, smaller, and the data write time can be reduced.
  • this device has the same advantages as the embodiment shown in FIG. 4A in that the AC pulse method can be applied by using the existing DRAM capacitance element as it is.
  • the capacitance elements C cl and C dl are added, It is characteristic in that it is included in the children C al and C bl .
  • Such an embodiment selects DOO transistor T ral, parasitic capacitance between the T rbl and the sub bit line BL sal> B Lsb. Is suitable when not small.
  • the degree of integration increases, the parasitic capacitance of the wiring and the part electrically connected to the wiring decreases. As a result, the precharge of the bit line becomes insufficient, and it becomes difficult to adjust the threshold value on which the present invention is based. Also, parasitic capacitance C.
  • the potential drop of the bit line during application of the AC voltage is within 5%. It is desirable.
  • a capacitive element C that satisfies the above conditions (1) and (2). And C. * Is 100 to 300 fF. In this sense, if the parasitic capacitance of the bit line and the part electrically connected to the bit line is larger than this value, the auxiliary capacitance element C
  • C 2 a can be said need not be provided.
  • an electric field distribution condition for injecting electrons into the floating gate may be realized.
  • memory Trang according to the non-volatile memory cells M al The control gate of the transistor is 8 V, the source voltage is 0 V, and the drain voltage is 6 V, and a channel current flows between the source electrode and the drain electrode. Then, by passing this channel current, the hot electron can be injected into the floating gate. Therefore, the value of the memory cell can be increased.
  • the energy value of the memory cell Ma M bl; M b2 for that purpose can be made high by the same operation.
  • the potentials of the sub-bit lines BL sal and BL sa2 are set to 5 V and the ground potential, respectively, and the source line S, is set to the ground potential. Then, select the selection tiger Njisuta T ra l, the 'sub-bit lines BL SAI in floating state. As a result, the sub-bit line BL sa
  • non-volatile memory cells M al connecting thereto electrically, Ma 2 to charge the capacitive element c al is the sum of the parasitic capacitance and the capacitor C cl appended to another with the ... drain area of.
  • the word line w 2 and the ground potential, the word line W oscillates between 5 V and one 1 0 V as shown in FIG. 7 (c) Pulse signal to be applied.
  • This pulse signal is 5 V (pulse width is 20 seconds), —10 V (pulse width is 10 seconds), 5 V (pulse width is 20 seconds), —10 V (pulse width is 1 0 seconds)
  • the positive and negative voltages are repeated in this order.
  • the drain voltage of the memory cell (potential of the sub-bit line BL sa ) is reduced to a level corresponding to the expected value of the power threshold, and the tunneling voltage between the floating gate and the drain electrode is reduced.
  • the current stops flowing. Therefore, the threshold value of the non-volatile memory M al becomes a low value, the threshold value of the non-volatile memory M bl does not change remains high value.
  • the state where the threshold value is low is the state where data is written (or erased).
  • the sub-bit line BLsa2 since the sub-bit line BLsa2 is at the ground potential, no tunnel current flows between the floating gate and the drain electrode.
  • the potentials of the sub-bit lines BL sal and BL sbl are set to 5 V and the ground potential, respectively, and the potential of the source line S i is set to the ground potential.
  • the selection transistor Tral is turned on, and the sub-bit line BL sal is set in a floating state. Consequently capacitor C al is charged.
  • the word line W 2 is set to the ground potential, and a pulse signal oscillating between 4 V and ⁇ 10 V is applied to the word line.
  • This pulse signal has 4 V (pulse width is 20 seconds), —10 V (pulse width is 10 seconds / second), 4 V (pulse width is 20 seconds), and 1 V (pulse width is 1 second).
  • the other nonvolatile memory cells M a2 , M bi, M b2l ... are not in a condition where a tunnel current flows between the floating gate and the drain electrode.
  • the AC pulse method it is not necessary to adopt the conventional complicated method of equalizing the threshold value by performing writing before erasing, and erasing (or writing) a simple general-purpose nonvolatile memory cell. be able to.
  • a capacitor for increasing the potential of the drain electrode is required.
  • the wiring capacitance included in the memory itself is used as the capacitance element, so that the device is not complicated without being complicated. The major advantage is that the AC pulse method can be applied.
  • k l, 2 ... 1.
  • Structural units 1, 12J ,... 1 nj share a bit line BL, and structural units 1 i 2> — l in share a word line Wi.
  • the initial state of structural unit 1 ⁇ is C. * ki is in the discharge state and the state of the threshold value of M kij is high.
  • M KI J is a high value state, after adjusting once low value ⁇ of M kij by the AC pulse method is realized by injecting electrons into the floating gate of M kij.
  • This operation m-number of cells connected to a common word line Wi (M KL J, MKZJ, ⁇ M KMJ) can be carried out collectively for.
  • Erasing data in the DRAM cell portion or the floating gate type nonvolatile memory cell portion is performed simultaneously for m constituent unit groups (1 ⁇ , 12l ,... 1 im ) sharing a common line. You can do it. Since data is erased from the floating gate type non-volatile memory cell part by the AC pulse method, it is simple, fast, highly controllable, and highly accurate.
  • bit line in the nonvolatile memory device is not limited to the above-described embodiment, and various configurations can be used in the same manner as a normal DRAM.
  • Typical examples include a folded 'bit line (Folded Bit Line) method and a precharge * bit line (Precharge Bit Line) method.
  • a new DRAM type storage element in which a parasitic capacitance formed by a wiring and a portion electrically connected to the wiring is a capacitance element. Further, according to the present invention, it is possible to provide a new combined nonvolatile memory cell configured by combining such a new DRAM storage element and a floating gate nonvolatile memory cell.
  • the DRAM type storage element according to the present invention can function independently of the operation of the original nonvolatile storage device incorporating it. Therefore, the floating gate type nonvolatile memory cell portion and the DRAM cell portion in the combined type nonvolatile memory cell according to the present invention can function independently. Therefore, according to the combined nonvolatile memory cell of the present invention, data can be temporarily stored in the DP and AM cell portions and can be transferred to the floating gate nonvolatile memory cell portion afterwards. Therefore, a large amount of data can be transferred to the nonvolatile memory in a short time, and the writing time can be reduced. In addition, since the DRAM type storage element as a temporary storage means is incorporated in the nonvolatile storage device, the peripheral circuits can be simplified and downsized.
  • the coupled non-volatile memory cell and the non-volatile storage device themselves are built in as a capacitance element required for applying the AC pulse method. It mainly uses the parasitic capacitance of the bit line. Therefore, the AC pulse method can be applied as it is without complicating the apparatus.
  • high-precision control of the memory cell's low voltage can be performed simply, versatilely and collectively, greatly reducing the time required for erasing (or writing) and providing highly reliable nonvolatile storage.
  • the threshold by the AC pulse method can be realized. Can be adjusted with high accuracy, and data transfer can be optimized.

Description

明 細 書
記憶素子、 不揮発性メモリ、 不揮発性記憶装置及びそれを用いた 情報記憶方法
発明の詳細な説明
〔産業上の利用分野〕
本発明は、 電気的に消去 ·書き込み可能な不揮発性記憶装置及びその記憶方法 に関し、 特に、 ビッ ト線及びこれに電気的に接続する部分が有する寄生容量を記 憶用容量素子として積極的に用いた D RAM (ダイナミ ック · ランダム · ァクセ ス * メモリ ） 的機能並びにその記憶用容量素子を同時に利用した書き込み ·消去 機能を内在する不揮発性記憶装置に係るものである。
〔従来の技術〕
EE P ROM (電気的消去 ·書き込み可能な不揮発性読み出し専用メモリ） や UVE P ROM (紫外線による消丟♦書き込み可能な不揮発性読み出し専用メモ リ） に代表される浮遊ゲート型の不揮発性記憶装置は、 データの消去や書き込み を行うに当たり、 ホッ ト · エレク トロンゃトンネル電流を用いて、 浮遊ゲ一トか らの電子の引き抜きや浮遊ゲートへの電子の注入を行っている関係上、 原理的に データの消去や書き込みに要する時間が、 DRAMや S RAM (スタティ ック · ランダム · アクセス · メモリ） に比べて、 長いという問題を有している。
尚、 本願では、 特記しない限り、 便宜的に浮遊ゲートからの電子の引き抜きは データの書き込みに、 浮遊ゲ一トへの電子の注入はデータの消去に対応するもの とする。
この問題を解決するために種々の方式が提案されている力 その一例として、 浮遊ゲート型の不揮発性記憶装置の系外に S R A Mや D R A Mで構成したバッフ ァ · メモリを設けるという方式がある。 即ち、 図 1 0に示すように、 C P U (中 央制御装置） 20からのデータがバッファメモリ （RAM) 2 1に一旦格納され た後に、 浮遊ゲート型の不揮発性半導体記憶装置 （EE P ROM) 22に比較的 低速で書き込むことを可能として、 メモリ装置全体として書き込み時間の短縮化 を図っている。
一方、 従来の浮遊ゲート型の不揮発性記憶装置のデータの消去 ·書き込み動作 を大別すると、 ①ホッ ト · エレク ト口ンによる書き込み、 トンネル電流による消 去の方式と、 ②トンネル電流による書き込み、 トンネル電流による消去の方式と に分けられる。 前者の典型例は、 電気的一括消去型の所謂フラッシュ E E P R 0 Mであり、 後者の典型例である N AN D型 E E P R OMである。 何れの範疇にも 属さないものとして、 ③ホッ ト . エレク ト口ンによる書き込み、 紫外線照射によ る消去の方式を採る UV E P R OMが挙げられる。
図 1 1は、 各方式を採用する典型的な不揮発性記憶装置に関するメモリセル乃 至はメモリセルを構成する トランジスタ （以下、 メモリ トランジスタと呼ぶ） の 閾値電圧 VTH (縦軸） とその閾値電圧 VTHの発生頻度 （横軸） との関係を示して いる。 同図 （ a ) 〜 （d ) は、 フラッシュ EE P ROM ( a ) , ( b ) 、 NAN D型 EE P ROM ( c ) 及び UVEP R OM ( d ) に対応している。
この図では、 メモリ トランジスタの浮遊ゲートに電荷が蓄積されることで、 メ モリ トラジスタの閾値電圧が大きな値になり、 当該メモリ トランジスタのドレイ ン電流が流れないか若しくは流れにく くなつている状態、 即ち、 メモリセルにデ —タが書き込まれた状態を "0" データとして表記している。 又、 浮遊ゲートか ら電荷が放出されることで、 当該メモリ トランジスタの閾値電圧が小さな値にな り、 このメモリ トランジスタのドレイ ン電流が流れるか若しくは流れ易くなつて いる状態、 即ち、 メモリセルからデータが消去された状態を " 1 " データとして 表示している。
図 1 1から分かるように、 書き込み後及び消丟後の閻値電圧の分布は、 UVE P ROMの消去の場合を除く何れの方式においてもばらつきが大きい。 ホッ ト · エレク トロンやト ンネル電流は、 チャネル長、 チャネル幅、 トンネル絶緣膜の膜 厚やその均一性、 ドレイ ン電圧や制御ゲートの電圧などに非常に敏感であり、 こ れらの変動がメモリ トランジスタの閾値電圧の変動を招来するからである。
従来の半導体不揮発性記憶装置では、 上述に示したように、 メモリ トランジス タの閾値電圧がばらつく ことから、 書き込みや消丟の信頼性を改善するために、 閾値電圧の分布を改善する必要があった。 この問題を解決する代表的な方法とし ては、 装置内に特殊な論理回路を設けて、 広がっている閾値電圧の分布を所望の 範囲に収束せる方法である （例えば、 K.N.Kynette et al.， "An In-System Reprogrammable 32k 8 CMOS Flash Memory, IEEE J. Solid- State Circuits", Vol.23, No.5, PP.595-598, Dec. 1992 ) 。 この方法では、 総てのメモリセルが 完全に " 0 " データ状態になる迄、 各メモリセルに対して、 浮遊ゲートに電荷を 蓄積して "0 " データ状態にする操作と、 " 0 " データが書き込まれたか否かを 確認するための読み出し操作 （ベリファイ動作） とを交互に繰り返す。 総てのメ モリセルが "0 " データ状態になった後に、 データの一括消去を行い、 総てのメ モリセルを " 1 " データ状態にする。 即ち、 消去前の書き込みが行われて、 過剰 消去を防止している。
又、 図 1 2は、 特開昭 6 4— 4 6 2 9 7号 （発明者： ウィ ンス トン ·ケィ ·ェ ム ' リー， 出願人： ィ ンテル · コ一ポレーション） に開示された不揮発性メモリ セルの消去を自己制御する装置に関する。 図 1 2 ( a ) , ( b ) には、 特別な帰 還増幅回路 1 3や比較器 1 5を不揮発性メモリセル 1 0のドレイ ン電極 Dと制御 ゲート 1 1 との間に設けて消去電圧を制御することにより、 浮遊ゲートの最終的 な電位、 即ち、 メモリ トランジスタの闥値電圧を目的値又は目的範囲に調整する 手法が提案されている。
更に、 ばらついている閽値電圧を有するメモリ トランジスタの浮遊ゲートにホ ッ トホールを注入して、 閾値電圧を収束させるという方式も提案されている （S. Yamada et al . , A Sel f -Convergence Erasing Scheme for a simple Stacked Gate Flash EEPR0M", IEDM Tech. Dig., pp.307-310, Dec.1991 ) 。
〔発明が解決しょうとする課題〕
しかしながら、 上記の従来技術においては、 それぞれ次のような問題がある。 先ず、 不揮発性記憶装置の系外にバッファ · メモリを設けることで書き込み時間 を改善する従来技術では、 装置系全体として大きくなり且つ複雑になる。 又、 個々のメモリ トランジスタの閾値を修正するための論理回路や帰還増幅回 路等を設けて閾値電圧を所望の範囲に収束させる従来技術でも、 やはり回路が大 きく且つ複雑になる。 しかも、 メモリ トランジスタの闥値電圧の分布を改善する 論理回路における、 消去を完了する迄に書き込みとベリ ファイを繰り返すという 動作フロー故に、 かなり複雑である点は否定できないし、 その一連の動作の中で も特に書き込みに時間を要し、 結果的に一括消丟が完了する迄に時間がかかる問 題が生ずる。
更に、 ホッ トホールを浮遊ゲートに注入する方式では、 ホッ トホール電流がト ンネル電流ゃホッ トエレク トロン電流に比べて微小 （ 1 0—5倍以下） である為、 時間がかかるという欠点がある。
本発明は、 上述のような問題点に鑑みなされたものであり、 新たな D R A M構 成の記憶素子及び D R A M構成と浮遊ゲ一ト型不揮発性メモリセルとが結合され た不揮発性メモリを提案するとともに、 装置系全体として構造が簡易で小型であ り、 書き込みに時間を要さない D R A M的機能を内蔵する不揮発性記憶装置及び その記憶方法を提供することを目的とする。
又、 本発明 0他の目的は、 上記 D R A M的機能の要部構成を利用して、 併せて メモリセルの閾値電圧を所望範囲に収束させて、 消去時間を大幅に短縮すること ができる簡易で汎用的な不揮発性記憶装置及びその記憶方法を提供することにあ る。
〔課題を解決するための手段〕
上記目的を達成するために本発明に係る記憶素子は、 トランジスタと、 そのト ランジスタが電気的に接続する配線及びその配線に電気的に接続する部分が有す る寄生容量で構成されるキャパシタとで構成される記憶素子を備えている。
本発明に係る不揮発性メモリは、 トランジスタとキャパシタで構成される第 1 の記憶素子の記憶ノードに電気的に接続する、 制御ゲート及び浮遊ゲートを備え る第 2の記憶素子とで構成される不揮発性メモリである。 この不揮発性メモリに おいては、 第 1の記憶素子のキャパシタを配線及びそれに接続する部分が有する 寄生容量で構成するのが好ましい。
本発明に係る第 1の不揮発性記憶装置は、 制御ゲート及び浮遊ゲートを有する トランジスタを備える不揮発性メモリセル、 この不揮発性メモリセルが接続する ビッ ト線、 このビッ ト線を選択する選択スィ ツチ素子及びビッ ト線及びこれに電 気的に接続する部分が有する寄生容量で構成される容量素子を備えている。
この第 1の装置では、 不揮発性メモリセル乃至これを構成する トランジスタの 制御ゲ一トに例えば正負の振動を有する交流電圧を印加する手段を有するのが好 適である。 この交流電圧は、 初期の閾値が 4 V以上の不揮発性メモリセルの制御 ゲートに印加するのが好ましい。 又、 この交流電圧の正のピーク電圧がメモリセ ルの初期の閻値よりも小さいか、 交流電圧の負のピーク電圧が— 1 0 V以下であ ることが望ましい。 又、 この装置では、 ビッ ト線が選択スィ ッチ素子を介して主 ビッ ト線に接続していても良い。 容量素子は、 電荷を蓄積することでデータ乃至 は情報の一時的な蓄積を行うが、 寄生容量分に加えて、 不揮発性メモリセルと並 列にビッ ト線に接続するよう配置した別の容量素子をこの寄生容量とともに用い て、 電荷の蓄積を行うようにしても良い。
本発明に係る第 2の装置は、 主ビッ ト線、 制御ゲート及び浮遊ゲートを有する トランジスタを備える不揮発性メモリセル、 この不揮発性メモリセルが接続する 副ビッ ト線、 主ビッ ト線と副ビッ ト線とを接続する選択スィ ツチ素子、 副ビッ ト 線及びこれに電気的に接続する部分が有する寄生容量で構成される容量素子及び この容量素子に蓄積されたデータをその不揮発性メモリセルに転送する転送手段 を備えている。
この第 2の装置は、 更に容量素子に蓄積されたデータを維持するリフレッシュ 手段又はこのリフレツシュ手段と転送手段の動作を交互に行わせる制御手段を備 えていても良い。
上記目的を達成するために本発明に係る第 1の記憶方法は、 ビッ ト線を有する 不揮発性記憶装置を用いるもので、 ビッ ト線及びこれに電気的に接続する部分が 有する寄生容量で構成される記憶素子を用いてデータの一時的な蓄積を行う方法 である。 こ 0方法では、 複数のビッ ト線に電荷を同時に蓄積してデータの一時的 な蓄積を行っても良い。
本発明に係る第 2の記憶方法は、 制御ゲート及び浮遊ゲートを有する トランジ スタを備える不揮発性メモリセルと、 この不揮発性メモリセルが接続されるビッ ト線とを有する不揮発性記憶装置を用いるもので、 ビッ ト線を予め正電位にして、 ビッ ト線及びこれに電気的に接続する部分が有する寄生容量で構成される容量素 子によるデータの書き込みを行い、 そのデータを、 制御ゲートの電位を変化させ て不揮発性メモリセルに転送する方法である。
本発明に係る第 3の記憶方法は、 制御ゲート及び浮遊ゲートを備える不揮発性 メモリセルを接続するビッ ト線を有する不揮発性記憶装置を用いるもので、 この 不揮発性メモリセルの制御ゲートに例えば正負に振動する交流電圧を印加し、 ビ ッ ト線及びこれに電気的に接続する部分が有する寄生容量で構成される容量素子 に一時的に蓄積されたデータを消去する方法である。
本発明に係る第 4の記憶方法は、 制御ゲート及び浮遊ゲートを有する トランジ スタを備える不揮発性メモリセル、 この不揮発性メモリセルが接続するビッ ト線 及びビッ ト線を選択する選択スィ ツチ素子を有する不揮発性記憶装置を用いるも ので、 ビツ ト線及びこれに電気的に接統する部分が有する寄生容量で構成される 容量素子に蓄積されている情報のリフレツシュと不揮発性メモリセルへの転送と を交互に行って、 リフレツシュ期間と転送期間とが重ならないようにする方法で ある。
〔作用〕
本発明に係る記憶素子によれば、 配線及びそれに電気的に接続する寄生容量を 利用した新しい D R A M型記憶素子を実現できる。
又、 本発明に係る不揮発性メモリによれば、 D R A M型記憶素子と浮遊ゲート 型不揮発性メモリセルという異種の記憶素子を結合した新しいメモリを実現でき る。 特に、 前者の D R A M型記憶素子の容量素子乃至キャパシタを配線及びそれ に結合する部分の有する寄生容量にするようにする点も特徴的であり、 本発明に 係る第 1の情報記憶方法とも共通するように、 不揮発性メモリでありながら容量 素子がデータの蓄積を行うという D R A M的な機能も併有させることができる。 本発明に係る第 1の不揮発性記憶装置によれば、 ビッ ト線及びこれに電気的に 接続する部分の有する寄生容量を利用した D R A M型記憶素子と浮遊ゲート型不 揮発性メモリセルと結合した新しいメモリセルを内蔵する装置を実現することが できるので、 不揮発性メモリでありながら D R A Mとしての機能も併せ持つ装置 を実現できる。
第 1の不揮発性記憶装置では、 D R A M型記憶素子を構成する容量素子が浮遊 ゲ一ト型不揮発性メモリセルにおけるメモリ トランジスタのドレイ ン電極に接続 し、 ドレイ ン電位の設定に寄与する。 この点に着目して、 浮遊ゲート型不揮発性 メモリセルの閾値の調整の為の新しい手段を当該装置に付加しているので、 高い 動作性能を期待することができる。 又、 当該装置に適宜容量素子を付加すること で、 ビッ ト線及びこれに電気的に接続する部分の有する寄生容量の不足分を補う ことができる。
本発明に係る第 2の不揮発性記憶装置によれば、 ビッ ト線及びそれに電気的に 接続する部分の寄生容量を容量素子として用いた D R A M型記憶素子と、 浮遊ゲ 一ト型不揮発性メモリセルと、 D R A M型記憶素子から浮遊ゲート型不揮発性メ モリセルへのデータ転送手段を備えたので、 浮遊ゲート型不揮発性メモリセルに 書き込むべきデータの一時蓄積を D R A M型記憶素子が行うことができる。 この 点は、 本発明に係る第 2の情報記憶方法に共通する部分であり、 装置内部にバッ ファメモリを保有して浮遊ゲート型不揮発性メモリセルへのデータの書き込みを 行うことが可能になる。
当該装置に、 D R A M型記憶素子に対するリフレッシュ手段と、 データ転送手 段とリフレツシュ手段とを交互に行わせるための制御手段とを更に付加する場合 には、 D R A M型記憶素子に閲しては寄生容量を構成するビッ ト線又はそれに接 続する部分からの電荷のリークによる蓄積データの劣化を防止でき、 不揮発性メ モリセルに関してはそのリークによる不揮発性メモリセルのドレイ ン電圧の低下 を防止することができる。
特に第 2の装置において、 データ転送手段とリフレツシュ手段とを交互に動作 させれば、 転送期間中にリ フレッシュが挿入され、 浮遊ゲート型.不揮発性メモリ セルのドレイ ン電位を常に一定維持することができるので、 電荷のリークによる 悪影響を実質的になくすことができる。 この点は、 本発明に係る第 4の情報記憶 方法と同じである。 この第 4の方法では、 リフレッシュを転送を交互に行うに当 たり、 リフレッシュ期間と転送期間とが重ならないようにしているので、 不揮発 性メモリセルの閻値の異常低下による転送不能を防止することができる。
本発明に係る第 3の情報記憶方法によれば、 浮遊ゲ一ト型不揮発性メモリセル の閾値を調整することで、 この浮遊ゲ一ト型不揮発性メモリセルが蓄積するデ一 タを消去することができるとともに、 この浮遊ゲ一ト型不揮発性メモリセルの閾 値電圧を低下させてオン状態にさせることでチャネル電流を流し、 ドレイ ン電極 に接続する容量素子に蓄積された電荷を放電させることで、 この容量素子に蓄積 されたデータを消去することができる。
〔図面の簡単な説明〕
図 1 ( a ) は本発明の不揮発性記憶装置の一実施例を説明する為の回路図であ り、 同 （ b ) は要部回路図の等価回路図、 同 （ c ) は要部回路図の他の等価回路 図、 同 （ d ) は面路動作を示す波形図である。
図 2 ( a ) は本発明の不揮発性記憶装置の他の実施例の要部を示す回路図であ り、 同 （ b ) は構成単位の等価回路図、 同 （ c ) は構成単位の他の等価回路図、 同 （ d ) は構成単位の他の等価回路図である。
図 3 ( a ) は副ビッ ト線に寄生容量の波形、 同 （ b ) はワード線 W' に印加さ れる波形、 同 （ c ) は不揮発性メモリセルのゲートに印加されるパルス波形であ る。
図 4 ( a ) は本発明の不揮発性記憶装置の他の実施例を示すブロック回路図、 同 （ b ) は構成単位の回路図である。
図 5 ( a ) は図 4 ( b ) の構成単位の等価回路図、 同 （ b ) は図 4 ( b ) の構 成単位の他の等価回路図である。
図 6は本発明の不揮発性記憶装置の他の実施例を示すプロック図である。
図 7 ( a ) 乃至 （ c ) は、 不揮発性メモリセルの閾値電圧の変化をを説明する 為の波形図である。
図 8は不揮発性メモリセルの初期の閾値電圧と調整した閾値電圧との関係を示 す図である。
図 9は不揮発性メモリセルの初期の閾値電圧と調整した閾値電圧との閬係を示 す図である。
図 1 0は従来のデータの書き込み ·読み出しを説明する為のプロック図である c 図 1 1 ( a ) , ( b ) はフラ ッシュ E E P R OMの閾値電圧の頻度を示し、 同
( c ) は NAND型 EE P ROMの閾値電圧の頻度を示し、 同 （ d ) は UVE P
R OMの閾値電圧の頻度を示している。
図 1 2 ( a ) は従来の不揮発性メモリセルの閾値調整方法を示す回路図、 同 （ ) は従来の不揮発性メモリセルの他の閾値調整方法を示す回路図である。
〔実施例〕
以下、 本発明に係る記憶素子、 不揮発性メモリ及び不揮発性記憶装置並びに情 報記憶方法について、 DRAM型記憶素子及び DRAM型記憶素子と浮遊ゲート 型不揮発性メモリセルとが結合した不揮発性メモリ （以下、 結合型不揮発性メモ リという） 及び不揮発性メモリセルの閻値電圧の調整方法の夫々の実施例につい て説明する。
図 1は、 本発明に係る不揮発性記憶装置の一実施例の要部を示す回路図であり、 D R AM型記憶素子及び結合型不揮発性メモリについて説明する。
図 1 ( a ) において、 〜！ V は不揮発性メモリセル （少なくとも一個のメ モリ トランジスタを有する） 、 Trlはビッ ト線 B Lを選択する選択スィ ツチ素子 であり、 ビッ ト線が複数ある場合には、 その数に応じた選択スィ ツチ素子が設け られる。 選択スィ ツチ素子 ΤΓ1は、 MO S トランジタからなる選択トランジスタ である。 不揮発性メモリセル 〜Μη の典型例としては、 不揮発性メモリセル であり、 制御ゲートと浮遊ゲートとを有する電気的に書き込み及び消まが可能な 不揮発性メモリセルである。 任意の不揮発性メモリセル Mk ( k = 1 , 2 , ···, η) は、 ビッ ト線 B Lを介して選択スィ ッチ素子 Trlと記憶ノード Νにおいて直 列に接続されている。 ビッ ト線 B Lには少なく とも一つの不揮発性メモリセルが 接続されている。 共通のビッ ト線 B Lに接続する複数の不揮発性メモリセルは互 いに並列な関係にある。
ビッ ト線 B L及びビッ ト線 B Lに電気的に接続する部分に寄生容量 C。 を有し、 任意の不揮発性メモリセル Mk による総和容量を除いた部分、 即ち、 主にビッ ト 線による寄生容量 Co*を有している。 ビッ ト線 B Lに電気的に接続する部分とし ては、 選択スィ ッチ素子 ΤΓ1、 不揮発性メモリセル 〜Μη であり、 この回路 構成如何では他のトランジスタゃ配線もあり得る。 選択スィ ツチ素子 Trlと不揮 発性メモリセル M, 〜Mn は共に少なく とも一つの トランジスタを有し、 当該ト ランジスタがビッ ト線 B Lに接続している側の不純物拡散層が主に寄生容量 C。 ， Co*として寄与する。
無論、 ビッ ト線 B Lが長ければ、 ビッ ト線 B Lの寄生容量は大きく、 且つ、 ビ ッ ト線 B Lに電気的に接続する不揮発性メモリ M, 〜Mn が多い程、 不揮発性メ モリセル M, 〜Mn の寄生容量は大きくなる。 より多くの不揮発性メモリセル M 1 〜Mn がビッ ト線 B Lに接続している場合には、 ビッ ト線 B Lは通常長くなり、 寄生容量 C。 ， C。*はより大きくなる。
尚、 ビッ ト線 B Lが短いと、 十分大きな寄生容量 C。 及び C。*を確保できない 場合があり、 そのような場合には、 ビッ ト線 B Lに電気的に接続する別の容量素 子を設けることによって、 この容量素子を舍めた寄生容量 C。 を大きなものとす ることができる。 この容量素子は、 不揮発性メモリセル 〜Mn と並列にビッ ト線 B Lに電気的に接続すればよい β
図 1 ( b ) , ( c ) は、 図 1 ( a ) の等価回路図である。 同図 （ b ) から明ら かなように、 同図 （ a ) に示す回路は、 寄生容量 C。 を容量素子と見做せば、 選 択スィ ツチ素子 Trlに直列に接続される容量素子 C。 との接続点を記憶ノード N とする記憶素子、 即ち、 DRAMセルと等価である。 従って、 本発明に係る不揮 発性記憶装置は、 不揮発性メモリセル 〜Mn の本来的機能と、 図 1 ( b ) に 示す等価回路を一単位とする DRAMセルの機能を併せ持つている。 そして、 こ の不揮発性記憶装置とは独立して、 又それ自体単独で DRAMセルとして機能し ている。
特に、 D RAMセルの機能に着目すると、 D RAMに関する公知技術を、 本発 明に係る不揮発性記憶装置にそのまま応用できる。 例えば、 選択スィ ツチ素子 T Γ1をオン状態にして容量素子 C。 に電荷を充電することで記憶ノ一ド Nを高電位 にし、 選択スィ ツチ素子 Trlをオン状態にして容量素子 C。 から電荷を放電する ことで記憶ノ一ド Nを低電位にすることで記憶素子のデータの書き込みと消去を 行うことができ、 記憶ノ一ド Nの電位を検出することでデータの読み出しを行う ことができる。 又、 容量素子 C。 から電荷のリークによりデータの長時間保持が 困難な場合には、 D RAMに関する公知の手法を用いて、 データのリ フレッシュ、 即ち、 同一データの再書き込みを行うことができる。
更に、 図 1 ( c ) から明らかなように、 同図 （ a ) の回路は、 寄生容量 Co*を 容量素子と見做し、 選択トランジスタ T r ,と容量素子 C 0*とで構成される記憶素 子が構成される。 且つ、 容量素子 Co*に並列に浮遊ゲート型の不揮発性メモリセ ル Mk が接続され、 その接続点を記憶ノード Nとする特殊な形態の不揮発性メモ リセル、 即ち、 結合型不揮発性メモリセルが形成される。
このメモリセルは、 D RAMセルの動作と浮遊ゲ一ト型不揮発性メモリセルの 動作とが結合して形成されているので、 特殊な動作様式を有する。 即ち、 結合型 不揮発性メモリセルでは、 データの書き込みに際し、 DRAMセルにデータを一 時的に蓄積した後、 このデータを浮遊ゲート型不揮発性メモリセルに転送するこ とができ、 逆に、 浮遊ゲート型不揮発性メモリセルに蓄積したデータを DRAM セルに転送することもできる。
次に、 不揮発性メモリセルの閾値電圧の調整方法の実施例について説明する。 図 1 ( a ) の不揮発性記憶装置の不揮発性メモリセル （メモリ トランジスタ） ( M , 〜M n ) の閾値を揃える方法について、 図 1 ( d ) のタイムチャー トに基 づいて説明する。 この調整方法は、 交流電圧、 例えば、 正負に振動する交流電圧 や交流パルス信号を所定の周期 （有限回数） で各不揮発性メモリセルの制御ゲー トに印加して、 閾値を調整するものである。
尚、 以下の説明では、 記憶ノード N (図 1 ( c ) 参照） がある側のメモリ トラ ンジスタの電極をドレイ ン電極として説明するが、 ソース電極として説明する方 がよい場合もあり、 以下の説明に限定するものではない。
更に、 メモリセルの構造や電圧の印加条件 （電界強度分布） 如何では、 例えば、 トンネル電流が浮遊ゲ一トとチャネルとの間に流れる場合もある。 しかし、 以下 の説明では、 ドレイ ン電極を相対的に高電位にする関係上、 浮遊ゲートから引き 抜かれた電子は最終的にドレイ ン電極に移動するという点を考慮して、 メモリセ ルの構造や電界強度分布にかかわらず、 便宜的に トンネル電流は浮遊ゲ一トとド レイ ン電極との間に流れることとしている。
先ず、 選択トランジスタ T r ,をオン状態として、 メモリ トランジスタ Mk の ド レイ ン電極をソース電極に対して高電位に維持する。 その方法は、 当該ドレイ ン 電極及びこれに接続されるビッ ト線の寄生容量を容量素子 C。 として利用し、 こ の容量素子 C。 に電荷の蓄積を行う。 又、 メモリ トランジスタ Mk のドレイ ン電 極に別に容量素子を接続して、 そこに電荷を蓄積してもよい。 次に、 メモリ トラ ンジスタ Mk の制御ゲートに正負に振動する交流パルス信号を印加する。 制御ゲ ―卜に正の電圧を印加すると、 その印加電圧との相関により決まるある値又はそ の許容される期待値の範囲 （以下、 期待値という） よりも低い閾値を有するメモ リ トランジスタの はォン状態になり、 メモリ トランジスタ Mk の ドレイ ン電極 からソース電極へ電荷が移動する。 その結果として、 ドレイ ン電圧が十分低下す ると、 以後、 負の電圧を制御ゲートに印加しても トンネル電流が流れなくなる、 即ち、 浮遊ゲートから電子の引き抜きが起こらなくなるので、 当該メモリ トラン ジスタの閾値は以後変動しなく なる。
他方、 制御ゲートに負の電圧を印加すると、 メモリ トランジスタ Mk の浮遊ゲ ― トに蓄積されていた電荷がドレイ ン電極へ引き抜かれ、 その引き抜かれた分だ けメモリ トランジスタ M k の閾値電圧が低下する。 引き続き、 制御ゲー トに正の 電圧を印加すると、 その印加電圧によって設定される期待値よりも低い閾値のメ モリ トランジスタ M k はォン状態になり、 ドレイ ン電極からソース電極へ電荷が 移動する。 その結果、 ドレイ ン電圧は十分低下して、 以後、 負の電圧を制御ゲー トに印加しても浮遊ゲートから電子 引き抜きが起こらなくなり、 その後は、 当 該メモリ トランジスタの閾値は変動しなくなる。 以上の操作を繰り返すと、 最終 的に総ての不揮発性メモリセルの閾値が期待値に収束することになる。 尚、 例え ば以上の操作の繰り返し数が少ないと十分閾値が一定の値に厳格に収束せずに、 所望の範囲を持つ場合もある。 その場合であっても、 上記の方法を用いて不揮発 性メモリセルの閾値が適切に調整されていることは明白であり、 厳格に一定値に 収束するか所望の範囲に収束するかは収束の程度の問題に過ぎない。
この閾値の調整方法からも明らかであるが、 不揮発性メモリセルの制御ゲート に印加する交流パルス信号の波形に特に限定することなく、 矩形波であつも良い し、 正弦波、 三角波等々であつもよい。
更に、 詳細に説明する。 図 1 ( d ) に示されるように、 3 Vと— 1 0 Vとの間 で振動する交流パルス信号を 1 0パルスだけある不揮発性メモリセル （メモリ ト ランジスタ） Mk の制御ゲートに印加する場合を考えてみる。
先ず、 選択トランジスタ Τ Γ 1のドレイ ン電圧を 5 Vにし、 そのゲート電圧を 5 Vにして選択トランジスタ T r lをォン状態にする。 ビッ ト線 B L及びそれに電気 的に接続する部分の寄生容量で構成される容量素子が充電される。 この充電によ り任意のメモリ トランジスタ M k のドレイ ン電圧の電位を高める。 その後、 選択 トランジスタ T r lをオフ状態 （ゲ一 ト電圧 0 V ) にして、 メモリ トランジスタ M k の制御ゲートに上記交流パルス信号を印加する。 このメモリ トランジスタ M k の制御ゲ一トに 3 Vなる正の電圧を印加すると、 この正の電圧との相関で決まる 期待値以下の閾値を有するメモリ トランジスタはオン状態になり、 そのドレイ ン 電極からソース電極に向かってチャネル電流が流れる。 容量素子に蓄積されてい た電荷の放出によるメモリ トランジタのドレイ ン電圧が低下する。 このようなメ モリ トランジスタにおいては、 以後、 負電圧の制御ゲートへの印加により、 トン ネル電流が流れることはない。
次に、 このメモリ トランジスタの制御ゲートに— 1 0 Vなる負電圧を印加する と、 浮遊ゲートの電位は負、 通常は、 制御ゲートの電位の約半分になる。 すると、 浮遊ゲ一卜からドレイ ン電極に少し電子が引き抜かれ、 これに対応する トンネル 電流が浮遊ゲートとドレイ ン電極との間に流れる。 その結果、 浮遊ゲートから引 き抜かれた電子の分だけメモリ トランジスタの閻値電圧が低下する。 引き続きこ のメモリ トランジスタの制御ゲー トに 3 Vなる正の電圧を印加すると、 期待値以 下の閾値を有するメモリ トランジスタはオン状態になり、 容量素子に蓄積されて いた電荷の放出によるメモリ トランジタのドレイ ン電圧の低下が起こる。 以後、 この交流パルス信号の印加を繰り返す。 最終的に、 総ての不揮発性メモリセルの 閾値は期待値に収束するように調整されることになる。
続いて、 図 7に基づいて説明すると、 浮遊ゲート型メモリ トランジスタの制御 ゲートにパルス状の制御ゲート電圧 VCG (図 7 ( c ) ) を印加した場合の浮遊ゲ ート電位 VFGの経時的変化 （同図 （ a ) ) 及びビッ ト線電位 VBLの経時的変化 （ 同図 （ b ) ) を示している。 同図 （ c ) に示す制御ゲ一ト電圧 VCGは、 5 Vと一 1 0 Vとの間で振動する複数個のパルスが連続して結合することで構成される交 流電圧 ((1) 、 （2) 、 - (6) 、 ···) である。
図 7 ( a ) の （ィ） （口） （ハ） に示すように、 浮遊ゲート電圧 VFGは、 初期 状態で— 6 V, - 4 V, 一 2 Vのように異なっていたが、 略 1 0 0 ^秒間で所定 の電位 （約一 2 V) に収束している。 メモリセルの闞値は、 浮遊ゲート電位 VFG の絶対値の約 2倍と考えてよいので、 交流電圧の制御ゲートへの印加により、 当 初 1 2 V, 8 V, 4 Vのように分布していた閾値が約 4 V.に収束したことをが分 かる。
この時、 図 7 ( b ) の （ィ） （口） （ハ） に示すように、 低い閾値を有するメ モリセルでは第 1のパルス （図 7 ( c ) の（1) ) を印加するや否や急速にビッ ト 線電位 V B Lが低下して以後一定値に漸近している。
しかし、 高い閾値を有するメモリセルでは第 4のパルス （図 7 ( c ) の（4) ) が印加されるまでビッ ト線電位 V B Lが急速には低下せず、 閾値が大きなもの程ビ ッ ト線電位 V B Lの低下する時期が遅い。 しかし、 閾値の大きさに拘らず一定のビ ッ ト線電位 V B Lに漸近している。 従って、 図 7によれば、 浮遊ゲート型メモリ ト ランジス夕の制御ゲートに交流電圧を印加した場合、 そのメモリセルの閾値を調 整できることが分かる。
この効果をより明確に示したのカ^ 図 8及び図 9である。 これらの図の横軸は メモリセルの初期の閾値電圧を示し、 縦軸は 1 0個のパルスからなる交流電圧を 制御ゲートに印加して収束した閾値電圧を示している。
図 8は、 ピーク値が 4 V , 3 V又は 2 V (パルス幅が 1 5 ^秒） の正のパルス と、 ピーク値が一 1 0 V (パルス幅が 1 0 秒） の負のパルスからなる合成され た矩形波をメモリ トランジスタのゲ一ト電極に印加して収束した閾値を図に示し たものである。 図 9は、 ピーク値が 3 V (パルス幅が 1 5 //秒） の正のパルスと ピーク値が— 1 3 V , - 1 0 V , 一 5 V (パルス幅が 1 0 秒） の負のパルスか らなる合成された矩形波をメモリ トランジスタのゲ一ト電極に印加して収束した 閾値を図に示したものである。
又、 これらの図から明らかなように、 少なく とも当初の閾値と制御ゲートに印 加する交流電圧をパラメータとして、 閾値の収束値又は収束範囲 （期待値） が予 想できる。
これらの図面から以下のことが読み取れる。
①初期の閾値が 4 V以上である場合には初期の閾値に拘らず期待値は略一定で めるしと、
②制御ゲートに印加する交流電圧の正のピーク電圧よりもメモリセルの初期の 閾値の方が大きい場合に、 初期の閾値に拘らず期待値は略一定であること、
③制御ゲートに印加する交流電圧の負のピーク電圧は一 1 0 V以下であれば初 期の閾値に拘らず期待値は略一定であること、 上記の閾値の調整方法は、 制御ゲートに印加される交流パルスの低い方のパル スの電圧、 即ち、 正負に振幅する交流電圧の場合では、 負の電圧を印加すること でメモリセルの閾値を低下させ、 且つ、 高い方の電圧、 即ち、 正負に振幅する交 流電圧の場合では、 正の電圧を印加することでメモリセルの閾値の検証と弁別を 行っていると る。
メモリセルの閾値が収束すべき期待値は、 制御ゲ一 トに印加するパルスの高い 方の電圧で任意に決定できる。 又、 制御ゲー トに印加するパルスの低い方の電圧 の印加時間を短くする程、 その間に流れる トンネル電流をより小さくすることが できる。 換言するならば浮遊ゲートからより少しずつ電子を引き抜く ことができ るので、 メモリセルの閾値の期待値への収束の精度を高めることができる。 一方、 より高い方の電圧の印加時間が短いと、 その間にメモリ トランジスタのドレイ ン 電圧が低下しきらないうちにより低い方の電圧の印加が始まってしまい、 メモリ セルの閾値の収束を適切に制御することができなくなる。 それ故に、 不揮発性メ モリ装置自体の動作速度への支障が生じない限り、 より高い方の電圧の印加時間 は長いのが好ましい。
正負に振動する交流電圧の場合には、 正電圧の絶対値は、 負電圧の絶対値より も小さい方が好ましい。 ゲート酸化膜内の電界強度分布にもよるが、 制御ゲート に正電圧を印加した時、 電子の浮遊ゲートへの注入の起こり易さと、 制御ゲート に負電圧を印加した時の電子の浮遊ゲートからの引き抜きの起こり易さとが概ね 同じであるとすると、 正電圧の絶対値の方が負電圧の絶対値より大きい場合、 電 子の浮遊ゲートへの注入の方が電子の浮遊ゲ一トからの引き抜きを上回り、 結果 としてメモリセルの閾値が上昇する場合がある。 勿論、 正電圧の印加による電子 の浮遊ゲートへの注入を無視できる条件もあるが、 総じて、 メモリセルの閾値の 変化に及ぼす正電圧の印加の効果が負電圧の印加の効果を下回われば、 上記の閾 値の調整方法は十分実行可能である。
更に、 メモリ トランジスタの制御ゲートに印加するパルスのより低い方の電圧 は、 そのメモリ トランジスタのドレイ ン電圧を基準にして十分低い方が好ましい このより低い方の電圧を印加することで、 浮遊ゲートからの電子の引き抜きを行 うが、 交流電圧の印加の過程でドレイ ン電圧が徐々に低下して行く と、 それに応 じて浮遊ゲートからの電子の引き抜きは困難になる。 そこで、 制御ゲートに印加 するより低い方の電圧を、 そのメモリ トランジスタのドレイ ン電圧を基準にして 十分低く設定して、 電子の引き抜き、 即ち、 ト ンネル電流の流れ具合を容易にす ることが重要である。 それ故、 制御ゲートに印加するより低い方の電圧の振幅が、 ドレイ ン電圧の変動に応じて変化するのが好ましい。
上記の閻値の調整方法においては、 より高い方の電圧 （正負に信号する交流電 圧の場合には、 正の電圧） をより低い方の電圧 （正負に信号する交流電圧の場合 には、 負の電圧） よりも先にメモリ トランジスタの制御ゲートに印加するのが好 適である。 なぜならば、 対象となるメモリセルが E E P R O Mの場合、 先に負の 電圧を印加すると、.既に、 十分低い閾値を有するメモリセルのその閾値が更に低 くすることになり、 このメモリセルは過消丟状態になるおそれがある。 その結果、 ソース電極とドレイ ン電極とが短絡状態になり、 ドレイ ン電圧の印加が不能にな り、 データの読み出し不良、 ビッ ト線の充電不能等の支障が生ずるからである。 しかし、 より低い方の電圧を最初に印加しても構わない。 例えば、 — 1 0 Vな る低い電圧でなく、 — 1 V程度の電圧であるならば、 メモリセルの初期値に依存 するが、 上記のような過消去の問題は発生しないことも実際には多いので、 この 程度の負の電圧ならば最初により低い方の電圧を印加しても構わない。 但し、 最 初に一 1 Vを印加し、 次に、 3 Vを印加した後は、 ― 1 0 V程度の低い電圧を印 加した方がよい。 即ち、 メモリ トランジスタのドレイ ン電圧を基準にして十分低 い負電圧を印加した方が、 トンネル電流が流れ易くなるので好ましい。
以上、 説明した閾値の調整方法は、 見方を変えれば、 浮遊ゲート型不揮発性メ モリセルの閾値を変化させ、 所望の値乃至は所望の範囲に収束させる新しい方法 に止まらず、 浮遊ゲート型不揮発性メモリセルの消ま （又は定義如何では書き込 み） の新しい方法でもある。 その意味から、 以下の実施例では、 この方法を便宜 的に交流パルス法と総称する。 次に、 本発明に係る不揮発性記憶装置の他の実施例の要部を示す図 2の回路図 に基づいて説明する。
因に、 上記の実施例を舍め、 以下の全ての実施例において、 不揮発性メモリセ ルは、 公知の浮遊ゲート型不揮発性メモリセルである。 ソース . ドレイ ン拡散層 が形成された半導体基板と、 この半導体基板の主表面に形成されたゲート酸化膜 乃至はトンネル酸化膜と、 このゲート酸化膜と絶緣膜に囲まれた導電層からなる 浮遊ゲートと、 絶縁膜を介して浮遊ゲート上に配置する制御ゲートを有する。 ト ンネル酸化膜は約 1 0 0 Aの厚さであり、 ト ンネル酸化膜や ON 0膜 （シリ コ ン 酸化膜， シリ コ ン窒化膜及びシリ コン酸化膜の積層膜） 等の絶緣膜により導電性 のポリシリコン層がらなる浮遊ゲートが覆われている。 0 N 0膜上に制御ゲート が形成されている。 浮遊ゲートは 3 Hi X l^m の寸法を有し、 チャネルゃソ一 ス ' ドレイ ン拡散層の一部とともにゲート酸化膜を挟むように配置している。 チ ャネル領域のサイズは 1 m X l^m である。 無論、 浮遊ゲー ト型不揮発性メモ リセルをこの形状に限定するものではない。
図 2 ( a ) は、 不揮発性メモリセル M, 〜Mn は、 公知の浮遊ゲート型不揮発 性メモリセルである。
センスアンプ 2に電気的に接続された主ビッ ト線 は、 選択トランジスタ Trlを介して副ビッ ト線 B Lslに接続される。 副ビッ ト線 B Lslには不揮発性メ モリセル M, 〜Mn のドレイ ンが接続され、 そのソースが共通接続されてグラン ド線 に接続されている。 ST, はゲート選択線であり、 選択トランジスタ T rlのゲー トに接続され、 ワード線 〜Wn は、 不揮発性メモリセル M, 〜Mn の制御ゲートに夫々接続されている。
主ビッ ト線 B L, と、 選択トランジスタ Trlを介して接続される副ビッ ト線 B Lslと、 副ビッ ト線 B Lslに接続された不揮発性メモリセル 〜Mn とにより 記憶素子としての構成単位 1を形成している。 この構成単位 1が複数規則正しく 配列されることで不揮発性記憶装置の要部を構成している。
図 2 ( b ) は、 副ビッ ト線 B Lsl及びこれに電気的に接続される部分の寄生容 量 C。 による構成単位 1の等価回路である。 不揮発性メモリセル M, 〜Mn のそ れぞれについて寄生容量 Ct 〜Cn を定義すると、 選択トランジスタ Trlのソ一 スに寄生容量 C, 〜Cn が並列に接続されていると考えることができる。 各寄生 容量の総和が寄生容量 C。 に対応する。
図 2 ( b) の等価回路は、 同図 （ c ) に示す D RAMセルと等価である。 即ち、 図 2 ( b ) のゲート選択線 ST, は図 2 ( c ) のワード線 W' に相当し、 図 2 ( b ) のビッ ト線 B L , は図 2 ( c ) の主ビッ ト線 B L ' に相当し、 選択用トラン ジスタ ΤΓ1と容量素子 C。 とで構成される D RAMセルを構成している。
従って、 不揮発性メモリセル M, 〜Mn とは独立して、 通常の DRAMとして の書き込み *消去、 読み出し及びリ フレツシュ動作を行うことができる。
更に、 図 2 ( b ) に示す等価回路は、 同図 （ d ) に示す結合型不揮発性メモリ セルに等価である。 即ち、 図 2 (b ) のワード線 Wn は不揮発性メモリセル Mk のワード線 Wk であり、 ビッ ト線 B L, をビッ ト線 B L' に対応している。 DR AMセルは、 同図 （ c ) の場合と同様な構造である。 従って、 同図 （ d ) に示す ように、 D RAMセルの記憶ノード Nに不揮発性メモリセル Mk が接続した結合 型不揮発性メモリセルが形成される。 特に、 不揮発性メモリセル Mk が E E P R OMの場合には、 選択トランジスタ ΤΓ1が DRAMと共通になっている点が特徴 である。
このように図 2 ( c ) , ( d ) に示した等価面路から明らかなように、 何れの 場合も、 構成単位 1を一つの記憶素子と見做すことができる。 それ故に、 一般に 不揮発性記憶装置が m個の構成単位で構成される場合には、 その装置内に m個の D RAMセル又は結合型不揮発性メモリセルを構成できることになる。
上記の D RAM型の記憶素子は、 従来の D RAMセルと同様に動作する。 即ち、 データの書き込み .消去は、 対象となる D RAMセル部分の行と列のア ドレス （ 行： W' , 列： B L' ) を指定後、 選択トランジスタ Trlをオンにして、 ビッ ト 線 B L' 経由でデータ （ 1 レベル又は 0レベル） を容量素子 Co*に充電すること により行う。 一方、 データの読み出しは、 対象となるメモリセルのア ドレスを指 定後、 先ず、 ビッ ト線 B L ' を、 データの蓄積の有無に対応する D R AMセルの 高い閻値と低い閾値の中間の電位にする。 次に、 選択トランジスタ Trlをオンに して記憶ノード Nとビッ ト線 B L ' とを接続する。 この結果、 ビッ ト線 B L' の 電位が変化する。 このビツ ト線 B L ' の電位の変化を、 電圧検出型のセンスアン プ 2により検出すれば、 データを読み出すことができる。
データのリフレッシュは、 対象となるメモリセルのァ ドレスを指定後、 そのメ モリが蓄積するデータを、 データの読み出しの場合と同様に、 ビッ ト線 B L' の 電位変化をセンスアンプ 2で検出してフルスゥィ ングの 1 レベル又は 0レベルに まで、 このビッ ト線 B L' の電位を増幅することにより行う。
上記の結合型不揮発性メモリセルは、 選択トランジスタ Trl及び容量素子 C0* からなる D RAMセル部分と不揮発性メモリセル部分 Mk から構成される。 個々 のセル部分の動作は、 従来の D RAMセルや不揮発性メモリセルのそれと同じで ある。 即ち、 D RAMセル部分におけるデータの書き込み ·消去、 読み出し及び リフレツシュは D RAM型の記憶素子と同様であり、 従来の D RAMセルと同様 に動作する。
他方、 浮遊ゲート型不揮発性メモリセル部分におけるデータの書き込み♦消去 及び読み出しは、 従来の浮遊ゲート型不揮発性メモリセルの動作で説明できる。 スタック型の浮遊ゲート型不揮発性メモリセルの動作を、 浮遊ゲー卜への電子の 注入及び浮遊ゲートからの電子の引き抜きによるメモリセルの閾値の変化の点に 着目して、 以下、 図 2 ( d ) に基づいて例示的に説明する。
尚、 データの書き込み又は消丟が浮遊ゲートへの電子の注入と浮遊ゲートから の電子の引き抜きの何れに対応するのかは定義上の問題に過ぎない。
( 1 ) メモリセルの蘭値を高い値にする方法
対象となるメモリセル （メモリ トランジスタ） Mk のア ドレスを指定した後、 ビッ ト線 B L' 及び選択トランジスタ ΤΓ1のゲー ト （ゲート選択線 W' ) を電源 電圧よりも高い電位を印加する。 同時に、 メモリセル Mk の制御ゲー ト （ワード 線 Wk ) も電源電圧よりも高い電位を印加する。 例えば、 電源電圧が 5 Vの場合、 ビッ ト線 B L ' を 7 V、 ゲ一ト選択線 W ' を 7 V、 ヮ一ド線 Wk を 6 Vにする。 すると、 メモリセル Mk の浮遊ゲートから ドレイ ン電極に向かって高電界が発生 するので、 電子が浮遊ゲートに注入される。 この結果、 メモリセル Mk の閾値は 高い値、 即ち、 " 0 " データ状態となる。
( 2 ) メモリセルの閾値を低い値にする方法
対象となるメモリセル Mk のア ドレスを指定した後、 ビッ ト線 B L ' 及び選択 トランジスタ Trlのゲー ト （ゲー ト選択線 W' ) に電源電圧程度の電圧を印加す る。 更に、 メモリセル Mk の制御ゲー ト （ワード線 Wk ) を負の電圧を印加する c 例えば、 電源電圧が 5 Vの場合、 ビッ ト線 B L ' を 5 V、 ゲー ト選択線 W' を 5 V、 ヮード線 Wk を一 1 0 Vにする。 すると、 メモリセル Mk のドレイ ン電極か ら浮遊ゲートに向かって高電界が発生するので、 電子が浮遊ゲー卜から引き抜か れる。 この結果、 メモリセル Mk の閾値は低い値、 即ち、 " 1 " データ状態とな る。
( 3 ) メモリセルの閾値の高低を読み出す方法
この方法は、 浮遊ゲ一ト型不揮発性メモリセルに蓄積されたデータの読み出し 方法に相当する。
(A) 電流法
対象となるメモリセル Mk をァドレス指定した後、 先ず、 選択トランジスタ T rlのゲート （ゲート選択線 W' ) に電源電圧程度の電位を印加して、 選択トラン ジスタ Trlをオンにする。 ビッ ト線 B L ' に比較的低い正電圧、 即ち、 浮遊ゲー トへのホッ トエレク トロンによる電子の注入を防ぐに足りる低い電圧 （例えば電 源電圧が 5 Vの場合は 1〜2 V) を印加する。 次に、 " 0 " データ状態の電圧と " 1 " データ状態の電圧のほぼ中間の電圧をメモリセル Mk の制御ゲート （ヮー ド線 Wk ) に印加する。 この時、 メモリセル Mk の閾値が " 1 " データ状態の電 圧ならばメモリセル Mk がォンになるので、 このメモリセルの ドレイ ン電極から ソース電極に向かってチャネル電流が流れる。 他方、 メモリセル Mk の閻値が " 0" データ状態の電圧ならばメモリセル Mk がオンしないので、 このメモリセル にチヤネル電流が流れることはない。 上記のチヤネル電流をビ ッ ト線 B L ' を通 じて電流検出型のセンスアンプ 2で検出して出力することにより、 メモリ セル M k からデータを読み出すことができる。
( 2 ) 電圧法
対象となるメモリセル Mk をァドレス指定した後、 先ず、 選択トランジスタ T Γ1のゲート （ゲート選択線 W' ) に電源電圧程度の電圧 （例えば 5 V) を印加し て、 選択トランジスタ Trlをオンにする。 図示しないプリチャージ回路により、 ビッ ト線 B L ' を充電してメモリセル Mk のドレイ ン電極を正電位 （例えば 5 V ) にする。 次に選択トランジスタ Tral をオフにして、 メモリセル Mk をビッ ト線 B L ' から切り離す。 更に、 図示しないプリチャージ回路により、 ビッ ト線 B L ' に印加する電圧を電源電圧のほぼ半分 （例えば 2. 5 V) にする。 次に、 " 0" データ状態の電圧と " 1 " データ状態の電圧のほぼ中間の電圧をメモリセル Mk の制御ゲート （ワード線 Wk ) に印加する。 この時、 メモリセル Mk の閽値が " 1 " データ状態の電圧ならばメモリセル Mk がオンになるので、 メモリセル Mk の ドレイ ン電極の電位は低下する。 他方、 メモリセル Mk の閾値が "0 " データ 状態の電圧ならばメモリセル Mk がォフのままならば、 メモリセル Mk の ドレイ ン電極の電位は低下しない。 次に、 ワード線 Wk を接地して、 選択トランジスタ ΤΓ1のゲー ト （ゲート選択線 W' ) に電源電圧程度の電圧 （例えば 5 V) を印加 して、 選択トランジスタ ΤΓ1をォンにすることで、 メモリセル Mk のドレイ ン電 極とビッ ト線 B L' を接続し、 ビッ ト線 B L' の電位を変化させる。 このビッ ト 線 B L' の電位の変化を、 電圧検出型のセンスアンプ 2により検出すれば、 デ一 タを読み出すことができる。
( 3 ) 他の電圧法
対象となるメモリセル Mk をァ ドレス指定した後、 先ず、 図示しないプリチヤ —ジ回路により、 ビッ ト線 B L' を充電して電源電圧の約半分 （例えば 2. 5 V) の電位にする。 次に選択トランジスタ Trlのゲート （ゲート選択線 W' ) に電源 電圧程度の電圧 （例えば 5 V) を印加して、 選択トランジスタ ΤΓ1をオンにして、 メモリ セル Mk のドレイ ン電極も充電する。 その後、 選択トランジスタをオフに して、 メモリセル Mk のドレイ ン電極をビッ ト線 B L ' から切り離す。 次に、 " 0" データ状態の電圧と " 1 " データ状態の電圧のほぼ中間の電圧をメモリセル Mk の制御ゲート （ワード線 Wk ) に印加する。 この時、 メモリセル Mk の闞値 力 " 1 " データ状態の電圧ならばメモリセル Mk がオンになるので、 メモリセル Mk のドレイ ン電極の電位は低下する。 他方、 メモリセル Mk の閾値が "0" デ ータ状態の電圧ならばメモリセル Mk がオフのままならば、 メモリセル Mk のド レイ ン電極の電位は低下しない。 以後は、 （ 2 ) の電圧法と同様に、 ワード線 W kを接地して、 選択トランジスタ Trlのゲート （ゲート選択線 W' ) に電源電圧 程度の電圧 （例えば 5 V) を印加して、 選択トランジスタ Tr,をオンにすること で、 メモリセル Mk の ドレイ ン電極とビッ ト線 B L ' を接続し、 ビッ ト線 B L ' の電位を変化させる。 このビッ ト線 B L' の電位の変化を、 電圧検出型のセンス アンプ 2により検出すれば、 データを読み出すことができる。
尚、 本発明に係る結合型不揮発性メモリセルは、 浮遊ゲート型不揮発性メモリ セル部分を有するので、 従来の電流法を用いて、 浮遊ゲー ト型不揮発性メモリセ ル部分を読み出すことができることは上記の通りであるが、 電流法に用いるセン スアンプ 2は電流検出型センスアンプである。 一方、 結合型不揮発性メモリセル が有する D RAMセル部分の読み出し及びリフレッシュに用いるセンスアンプ 2 は一般には電圧検出型センスアンプである。 それ故、 電流法を用いて浮遊ゲート 型不揮発性メモリセル部分を読み出すと、 本発明に係る結合型不揮発性メモリセ ルに 2種類のセンスアンプを設けねばならず不合理である。 そこで、 浮遊ゲート 型不揮発性メモリセル部分の読み出しも電圧法で行うこととし、 DRAMセル部 分とセンスアンプを共通にするのが好適である。
次に、 2種類のセルが結合した本発明に係る結合型不揮発性メモリセルの動作 について説明する。
D RAMセル部分におけるデータの書き込み♦消去、 読み出し及びリフレツシ ュは、 ワード線 Wk を接地し、 浮遊ゲー ト型不揮発性メモリセル Mk を非導通状 態にすることで可能となる。 これにより、 DRAMセル部分をデータの一時記憶 手段として用いることができる。
DRAMセル部分から浮遊ゲ一ト型不揮発性メモリセル部分へのデータの転送 は、 次のように行われる。 容量素子 Co*が充電されている場合には、 データの転 送が可能であり、 その態様は次の 2つに分けられる。
(A) メモリセル Mk の閽値が低い値の場合、 転送の必要はない。
(B ) メモリセル Mk の閾値が高い値の場合、 選択トランジスタ Triをオンに して、 ワード線 Wk に負の電圧を印加するか、 交流パルス法を適用して、 メモリ セル Mk の閾値を低い値にする。 すると、 メモリセル Mk がオンしてチャネル電 流が流れるので、 メモリセル Mk の ドレイ ン電極を経由して容量素子 C。*の電荷 が放出される。 この結果、 容量素子 Co*の充電状態とメモリセル Mk の低い閻値 とが対応するデータの転送が実現する。
容量素子 C。*が充電されていない場合には、 次の 2つの態様に分けられ、 デー 夕の転送ができない場合がある。
( C ) メモリセル Mk の閡値が低い値の場合、 転送はできない。
(D) メモリセル Mk の閻値が高い値の場合、 転送の必要はない。
浮遊ゲート型不揮発性メモリセル部分から D RAMセル部分へのデータの転送 は、 次のように行われる。 先ず、 容量素子 Co*を充電する。 即ち、 ワード線 Wk を接地してメモリセル Mk を非導通状態にした後、 ビッ ト線 B L ' に高電圧を印 加するとともに選択トランジスタ Trlをオンにすることで、 容量素子 Co*を充電 する。 次に、 選択トランジスタ Trlをオフにして、 メモリセル Mk の制御ゲー ト (ワード線 Wk ) に、 メモリセル Mk の高い方の閻値と低い方の閾値との中間の 電圧を印加する。 すると、 メモリセル Mk の閾値が高ければチャネル電流は流れ ないが、 逆の場合にはチャネル電流が流れて容量素子の電荷が放電される。 この 結果、 メモリセル Mk の閻値の高低と容量素子 C0*の充放電状態が対応するデー タの転送 （正確には複写） が実現する。
図 2に示した本発明に係る結合型不揮発性メモリセルにおけるリ フレツシュ動 作と交流パルス法の適用との好ましい関係について、 図 3に示すタイムチヤ一ト に基づき説明する。
結合型不揮発性メモリセルの D R A Mセル部分では、 電荷のリークによってデ —タの劣化が生ずる。 このため、 既述のようにリフレッ シュを行う。 即ち、 対象 となるメモリセル Mk のア ドレスを指定後、 先ずビッ ト線 B L ' を、 データの蓄 積の有無に対応する D R A Mセルの高い閾値と低い閾値の中間の電位にする。 次 にワード線 W ' (ゲート選択線 S T , ) を High にして選択トランジスタ T r lを オンにする （図 3 ( b ) ) 。 すると、 記憶ノ一ド Nとビッ ト線 B L ' とが接続し、 ビッ ト線 B L ' の電位が変化する。 このビッ ト線 B L ' の電位の変化を、 電圧検 出型のセンスアンプ 2により検出し、 フルスウ ィ ングの Highレベル又は Low レ ベルにまで、 このビッ ト線 B L ' の電位を増幅することにより リ フレッシュを行 う （図 3 ( a ) ) 。 ^
一方、 データの転送を行う場合 （上記 （A ) ) や浮遊ゲート型不揮発性メモリ セル Mk の閾値の調整を行う場合に交流パルス法を適用する為にメモリセル Mk の制御ゲート （ワード線 Wk ) に交流電圧を印加する。 この場合、 選択トランジ スタ T r lがオフであり、 且つ容量素子 C。*が十分充電されメモリセル Mk のドレ イ ン電圧が十分高いことが必要である。 しかし、 振動周期を有するパルス信号の 有限数個からなる交流電圧を一度に制御ゲートに印加すると、 その期間中にも容 量素子 C o*から電荷がリークが起こっているので、 交流パルス法の効果は経時的 に低下して行き、 この方法の持つ利点を十分発揮できない。 そこで、 リフレツシ ュ動作の間の期間、 即ち容量素子 C。*の電荷保持期間中に、 例えば 1パルスずつ パルス信号をメモリセル Mk の制御ゲートに印加して行くようにして、 複数回の リ フレツシュ動作後に交流電圧の制御ゲートへの印加を完了するようにする （図 3 ( c ) ) 。 具体的には、 6個のバルスからなる交流電圧を制御ゲートへの印加 する交流パルス法を適用する場合、 第 1回目のリフレツシュの完了直後に第 1パ ルスを印加し、 第 2回目のリ フレッシュの完了直後に第 2パルスを印加する。 こ れを第 6パルスの印加まで繰り返す。 これにより、 メモリセル Mk の ドレイ ン電 圧が常に十分高い条件のもとで交流パルス法を実行できるので、 メモリセル Mk の閾値の調整、 即ち期待値へのばらつきのない収束、 データの消去 （又は書き込 み） 、 D R AMセル部分からメモリセル Mk へのデータの転送を適正に、 且つ精 度良く行うことができる。
尚、 リ フレッシュの間にメモリセル Mk の制御ゲートに印加するパルスの数は 1個に限定されず、 パルス幅が狭い 2個以上のパルスを印加しても構わない。 又、 リ フレッシュ動作と交流電圧の制御ゲートへの印加が重なると、 メモリセ ル Mk のドレイ ン電圧が十分大きな値にならない内にメモリセル Mk の浮遊ゲー トから電子の引き抜きが行われてしまい、 閾値がばらついてしまう。 それ故、 図 3 ( b ) と図 3 ( c ) との比較からも明らかなように、 ヮード線 W ' 力 ow レベ ルであって、 選択トランジスタ Trlがオフであるときにのみ、 ワード線 Wk にパ ルス信号が印加される。
結合型不揮発性メモリセルにおいて、 例えば、 副ビッ ト線が拡散層で形成され ている場合、 容量素子 C。*からの.リーク電流の為に副ビッ ト線を長時間にわたり 高い電位に保持するのが困難なこともある。 その場合、 パルス幅が短く （例えば 5〃秒） 、 パルス数が少ない （例えば 3周期分のパルス） をワード線 Wk に加え るとともに、 容量素子 C。*のリフレッシュ動作を交互に繰り返すとよい。 この場 合、 リ フレッシュ動作の回数は任意の回数行うことができる力く、 5 0回程度行え ばよい。
次に、 本発明に係る不揮発性記憶装置の他の実施例について、 図 4に基づき説 明する。
図 4 ( a ) はその不揮発性記憶装置の要部を示す。 同図 （ a ) において、 I 〜 1 nnは省略して描かれた構成単位であり、 マトリ ック状に配列してメモリァレ ィを構成する。 S TH〜S Tnl, ST 〜 S T„Zはゲー ト選択線である。 ゲー ト 選択線 （ST,,, ST12) , (ST21> ST22) … （STnl, S Tn2) 及び省略 して描いたヮード線 W2 〜Wn は、 構成単位 （ 1い， 1 1.η) , ( 1 21, 1 1 - ( 1 nl= 1 η 2… 1 η η ) でそれぞれ共通である。 B L a ,〜 B L an> B Lい〜 B Lbnは主ビッ ト線である。 2はセンスアンプであり、 3はデコ一 ダ回路やァ ドレスバッファ回路、 ァ ドレス選択回路等が集積された周辺回路であ る。 4はプリチャージ回路、 5は制御回路である。 6は交流パルス信号発生回路 であり、 周辺回路 3に内蔵されている。
主ビッ ト線 B La,〜B Lani B Lbl〜B Lbnは、 プリチャージ面路 4及びセン スアンプ 2に接続され、 ゲート選択線 S T S TM, S T12〜S TN2は周辺回 路 3に接続されている。 ワー ド線 W, 〜Wn は交流パルス信号発生回路 6に接続 されている。 I Cは、 上記のメモリアレイ、 センスアンプ 2、 周辺回路 3、 プリ チャージ回路 4等が集積された集積回路装置である。 制御回路 5はセンスアンプ 2、 周辺回路 3、 周辺回路に内蔵されている交流パルス信号発生回路 6、 プリチ ャ一ジ面路 4等の動作、 例えばデータの書き込み .消去、 読み出し、 リフレツシ ュの動作或いは交流パルス法の適用や結合型不揮発性メモリセルにおけるデータ の転送等に係わる一連の動作を制御している。 この制御回路 5は、 機能別に物理 的に分割された複数の回路であっても構わないし、 I C上に集積されても、 I C 系外に配置しても構わない。 交流パルス信号発生回路 6は、 交流パルスの発生条' 件、 即ちパルスの個数、 形状、 周期、 振幅、 パルス幅等を任意に調整することが でき、 この調整は、 I C系外の操作や制御回路 6による制御により適宜行うこと ができる。 勿論、 交流パルスの発生条件を予め固定しておく ことも当然可能であ る。
図 4 ( a ) のメモリアレイを構成する構成単位 1 Hは、 同図 （ b ) に示すよう に、 2つの部分から構成される。 第 1の部分は、 主ビッ ト線 B Lalと、 副ビッ ト 線 B Lsal と、 主ビッ ト線 B Lalに接続して副ビッ ト線 B Lsal を選択する選択 トランジスタ Tral と、 副ビッ ト線 B Lsal に並列に接続する不揮発性メモリセ ル Mal〜Manとを有する。 第 2の部分は、 主ビッ ト線 B Lb,と、 副ビッ ト線 B L sbl と、 主ビッ ト線 B L に接続して副ビッ ト線 B Lsbl を選択する選択トラ ン ジスタ Trbl と、 副ビッ ト線 B Lsbl に並列に接続する不揮発性メモリセル Mbl 〜Mbnとを有する。 不揮発性メモリセル Mal〜Man及び Mb i〜Mbnのソースはそ れぞれ共通のグランド線 G La 及び G Lb に接続している。 又、 不揮発性メ モリ セルのうち Malと Mbl, Ma2と Mb2, Manと Mbnの制御ゲー トはそれぞれ共通 のワード線 , W2 'Ί に接続している。 ワード線 〜WN には、 交流パ ルス法を適用するための交流電圧が交流パルス信号発生回路 6から供給される。 選択トランジスタ Tral , TrbI のゲー トは、 ゲー ト選択線 S T S Tuにそ れぞれ接続している。 この実施例におけるプリチャージ回路 4は、 主ビッ ト線 B Lal B La„, B Lbl B Lbnを介して、 選択された副ビッ ト線 B Lsal B L san , Β L sb 1 ~ Β L sbn ¾"¾,¾ 3 る。
図 5 ( b ) は構成単位 1 の等価回路である。 この図と図 2 ( c ) との対比か ら明らかなように、 ゲート選択線 S T 1∑, S T Hをワード線 W' と見做せば、 構 成単位 1 Ηは、 1対の D RAMセル、 即ちキャパシタ Cal及び選択トラ ンジスタ Tral とで構成される第 1の D RAM型の記憶素子と、 キャパシタ Cbl及び選択 トランジスタ Trbl とで構成される第 2の D RAM型の記憶素子と、 により構成 される斬新なものとなる。 それ故、 図 4 ( a ) に示す不揮発性記憶装置は、 D R AMとして独立に機能させることができる。
図 5 ( b ) は構成単位 1 の他の等価回路である。 この図と図 2 ( d ) との対 比から明らかなように、 ゲート選択線 S T 12, S T Hをワード線 W' と見做すな らば、 構成単位 1 Ηは、 トランジスタ Tral とキャパシタ Calで構成される記憶 素子と、 この記憶素子の記憶ノード Na¾に電気的に接続する浮遊ゲート型不揮発 性メモリセル MAKとを備える第 1の結合型不揮発性メモリセルと、 トランジスタ Trbl とキャパシタ Cblで構成される記憶素子と、 この記憶素子の記憶ノード N bkに電気的に接続する浮遊ゲート型不揮発性メモリセル Mbkとを備える第 2の結 合型不揮発性メモリセルとにより構成される斬新なものとなる。 それ故、 図 4 ( a ) に示す不揮発性記憶装置は、 D RAM機能を内蔵する不揮発性記憶装置とし て機能させることができる。 従って、 この D RAM機能を不揮発性メモリセルへ の書き込みデータの一時的記憶に利用することにより、 より構造が簡単で小型、 しかもデータの書き込み時間を短縮できる。 又、 この装置においては、 既に存在 する D R Alviの容量素子をそのまま用いて交流バルス法を適用することができる ので、 併せてメモリセルの閾値電圧の高精度な制御を簡易且つ汎用的に行うこと ができ、 消去 （又は書き込み） に要する時間を大幅に短縮することができる。 特 に、 任意のワード線 Wk に共通に接続するメモリセル、 即ち基本構造 i kj ( j 1 , 2… n ) 内のメモリセル Mak: Mbkは交流パルス法を用いて共通の期待値へ の閾値の調整を一括して行うことができるので、 不揮発性記憶装置自体の高速化、 信頼性の高い動作を実現することができる。
次に、 本発明に係る不揮発性記憶装置の他の実施例について、 図 6に基づき説 明する。 図 6において、 図 4と共通する符号で示された構成要素は、 図 4におけ るその構成要素と機能的に同じであるので、 原則としてそれらについて再度説明 を繰り返さない。
図 6には、 2つの隣接する構成単位 1 a , l b が示されている。 これらが複数 規則配列することで、 不揮発性記憶装置が構成されている。 構成単位 l a は、 選 択トランジスタ TRA L と、 この選択トランジスタを介して主ビッ ト線 B LA Lと接 続する副ビッ ト線 B Lsal と、 この副ビッ ト線に互いに並列に接続する不揮発性 メモリセル Mal, Maz…及び容量素子 Cclとを有する。 構成単位 l b は、 点線で 示すように、 選択トランジスタ TRBL と、 この選択トランジスタを介して主ビッ ト線 B Lblと接続する副ビッ ト線 B Lsbl と、 この副ビッ ト線に互いに並列に接 続する不揮発性メモリセル Mbl, Mb2…及び容量素子 Cdlとを有する。 双方の構 成単位は、 選択トランジスタ TRS L を介してソース電位源 （図示せず） に接続す るソース線 S, を共有する。 即ち、 不揮発性メモリセル （Mal, Ma ") , (Μ bl> Mb2〜） のソース及び容量素子 CCI, Cdlが共通のソース線 S , に接続して いる。 不揮発性メモリセルのうち Malと Mbl, Ma2と Mb2…の制御ゲー トはそれ ぞれ共通のワード線 , W2 …に接続している。 ワード線 W' , Wz …には、 交流パルス発生回路 6から交流パルス法を適用するための交流電圧が印加される < 主ビッ ト線 B La B Lblはセンスアンプ 2及びプリチャージ回路 4に電気的に 接続している。 S TH, S T12は、 それぞれ選択トランジスタ TRA L , TRB L の ゲー トに接続するゲート選択線であるが、 隣接する同種の構成単位間で共有して も構わない。 例えば、 図 6において、 構成単位 l a の左隣に別の構成単位 la ( 図示せず） が配置して、 構成単位 l b の右隣に別の構成単位 （図示せず） が配置 している場合、 構成単位 1 a 又は構成単位 1 b 同志で選択トランジスタを Tral 又は TRB L ひいてはゲート選択線 S TH又は S T12を共有することができる。 即 ち、 ゲー トを共通とする複数の選択トランジスタは一体として制御し得る。 S L ！ は選択トランジスタ Trsl のゲー トに接続するソース選択線であり、 この選択 トランジスタを介して、 接地又は仮想接地する。
この実施例におけるプリチャージ回路 4は、 主ビッ ト線 B Lal〜B Lan， B L bl〜B Lbnを介して、 選択された副ビッ ト線 B Lsal 〜B Lsan , Β Lsb. 〜Β
Lsbn を充電する。 制御回路 5はセンスアンプ 2、 周辺回路 3、 周辺回路に内蔵 されている交流パルス信号発生回路 6、 プリチャージ回路 4等の動作、 例えばデ —タの書き込み '消去、 読み出し、 リ フレッシュの動作或いは交流パルス法の適 用、 結合型不揮発性メモリセルにおけるデータの転送等に係わる一連の動作を制 御している。
図 6から明らかなように、 容量素子の接地端子と浮遊ゲ一ト型不揮発性メモリ セルのソース電極が共通のソース線 S , に接続している点に相違はあるものの、 構成単位 1 a 及び 1 b は、 図 4 ( c ) に示す D RAM型の記憶素子と図 5 ( b ) に示す結合型不揮発性メモリセルで構成される斬新なものとなる。 それ故、 図 6 に示す不揮発性記憶装置は、 DRAMとして独立に機能させることができる。 又、 図 6に示す不揮発性記憶装置は、 DRAM機能を内蔵する不揮発性記憶装置とし ても機能させることができる。 従って、 この DRAM機能を不揮発性メモリセル への書き込みデータの一時的記憶に利用することにより、 より構造が簡単で小型、 しかもデータの書き込み時間を短縮できる。 又、 この装置においては、 既に存在 する D RAMの容量素子をそのまま用いて交流パルス法を適用することができる という点で、 図 4 ( a ) に示す実施例と同様な長所がある。
その一方で、 図 6に示す実施例は、 容量素子 Ccl, Cdlが付加されて、 容量素 子 Cal, Cblに包含されている点に特徴的である。 このような実施例は、 選択ト ランジスタ Tral , Trbl と副ビッ ト線 B Lsal > B Lsb. との寄生容量が小さ い場合に適している。 特に、 集積度が向上すると、 配線やそれに電気的に接続す る部分の寄生容量が小さ くなる。 この結果ビッ ト線のプリチャージが不十分とな り、 本発明の基礎となる閾値の調整が困難になる。 又、 寄生容量 C。 が小さく ビ ッ ト線のプリチャージが困難になると、 データの読み出しやリ フレッシュが困難 になる。 このような場合にも、 キャパシタ Ccl, Cd lを付加する必要がある。 無論、 図 5 ( a ) , ( b ) では、 同様にキャパシタ Ca Cblを捕うことによ つてビッ ト線のプリチヤ一ジ電圧を補う。
交流パルス法をより効果的に適応する為に、 C。 及び C。*の値が次の①及び② の値を満足している必要がある。
① （ 1つの不揮発性メモリの浮遊ゲートの容量） 《 （副ビッ ト線とソース線間 のキャパシタンス） 、 且つ、
② （フローティ ング状態の副ビッ ト線の漏れ電流とそのキャパシタンスで決ま る時定数） 》 （ワード線に印加されるパルス幅）
しかも、 交流パルス法が適用され、 メモリ トランジスタの制御ゲー トに交流電 圧が印加されている場合には、 この交流電圧を印加している間に生ずるビッ ト線 の電位降下が 5 %以内であることが望ましい。
経験的に言うと、 上記の①と②の条件を満足する容量素子 C。 及び C。*は 1 0 0〜3 0 0 f Fである。 この意味から、 ビッ ト線及びこれに電気的に接続する部 分が有する寄生容量がこの値よりも大きい容量である場合には、 補助容量素子 C
1 , C2 を設ける必要はないと言ってよい。
次に、 図 6に示す実施例に対して交流パルス法を適用してデータの書き込み · 消去を行う場合について説明する。
先ず、 閬値電圧が 7 V以上ある不揮発性メモリセル Malを対象として動作の説 明をする。 閾値電圧を高い値にするには、 浮遊ゲートに電子が注入される電界分 布条件を実現すればよい。 例えば、 不揮発性メモリセル Malに係るメ モリ トラン ジスタの制御ゲートを 8 V、 ソース電圧を 0 V、 ドレイ ン電圧を 6 Vにして、 ソ ース電極と ドレイ ン電極との間にチャネル電流を流す。 すると、 このチャネル電 流を流すことで、 ホッ トエレク トロンを浮遊ゲートに注入することができる。 そ れ故、 メモリセルの閻値を増加させることができる。 その為のメモリセル Ma Mbl; Mb2の閻値電圧も同様な操作で高い値にすることができる。
副ビッ ト線 B Lsal 及び B Lsa2 の電位をそれぞれ 5 V及び接地電位にし、 ソ ース線 S , を接地電位にする。 次いで、 選択トラ ンジスタ Tra l をオンにして、 '副ビッ ト線 B LsaI をフローティ ング状態にする。 これにより副ビッ ト線 B Lsa
. 及びこれに電気的に接続する不揮発性メモリセル Mal, Ma 2 , …の ドレイ ン領 域が有する寄生容量及び別に付加した容量素子 Cclの総和である容量素子 calを 充電する。 続いて、 ワード線 w2 を接地電位とし、 ワード線 W, 、 従って不揮発 性メモリセル MaIの制御ゲートに、 図 7 ( c ) に示すような 5 Vと一 1 0 Vとの 間で振動するパルス信号を印加する。 このパルス信号は、 5 V (パルス幅が 2 0 〃秒） ， — 1 0 V (パルス幅が 1 0 秒） ， 5 V (パルス幅が 2 0 秒） ， — 1 0 V (パルス幅が 1 0 秒） ……の順に正負の電圧を繰り返すものである。 不揮 発性メモリセル Malの制御ゲートに負 （— 1 0 V) のパルスを繰り返し印加する と、 浮遊ゲートと ドレイ ン間にトンネル電流が少しずつ流れて、 閾値が十分に低 い期待値にまで収束した時点で、 ソース ' ドレイ ン間にチャネル電流が流れる。 このチヤネル電流により、 メモリセルのドレイ ン電圧 （副ビッ ト線 B L sa , の電 位） 力 閾値の期待値に対応するレベルにまで低下し、 浮遊ゲートとドレイ ン電 極との間に ト ンネル電流は流れなくなる。 それ故、 不揮発性メモリ Malの閾値は 低い値になり、 不揮発性メモリ Mblの閾値は高い値のままで変わらない。 閾値が 低い値である状態がデータが書き込まれた状態 （又は消去された状態） である。 他の不揮発性メモリセル Ma2では、 副ビッ ト線 B Lsa2 が接地電位であるため、 浮遊ゲ一トと ドレイ ン電極との間に トンネル電流は流れない。 不揮発性メモリセ ル Mbl, Mb2では、 ワード線 W2 が接地電位であるので、 浮遊ゲートの電位は変 化せず、 やはり浮遊ゲートと ドレイ ン電極との間に トンネル電流は流れない。 そ れ故、 不揮発性メモリセル Ma iのみに対してデータの書き込み又は消丟を行うこ とができる。
上記と同じ操作を他の不揮発性メモリセル Ma2> Mbl, Mb2! …に適用すれば、 任意のメモリセルへの書き込み .消去が可能になる。
閾値電圧が 2 Vと低い不揮発性メモリ Malを対象として動作を説明する。
先ず、 閾値電圧が高い場合と同様に、 副ビッ ト線 B Lsal 及び B L sbl の電位 をそれぞれ 5 V及び接地電位にして、 ソース線 S i の電位を接地電位とする。 次 いで、 選択トランジスタ Tral をオンにして、 副ビッ ト線 B Lsal をフローティ ング状態にする。 この結果キャパシタ Calは充電される。 続いて、 ワー ド線 W2 は接地電位とし、 ワー ド線 に 4 Vと— 1 0 Vとの間で振動するパルス信号を 印加する。 このパルス信号は、 4 V (パルス幅が 2 0 秒） ， — 1 0 V (パルス 幅が 1 0 / 秒） ， 4 V (パルス幅が 2 0 秒） ， 一 1 0 V (パルス幅が 1 0 //秒） …の順に正食電圧を橾り返すものである。 閾値の低い不揮発性メモリ Malに、 最 初に正 （ 4 V) の電圧を印加すると、 その直後にソース電極とドレイ ン電極との 間にチャネル電流が流れ、 ドレイ ン電圧が十分低下してしまう。 それ故、 以後負 の電圧 （一 1 0 V) を印加しても、 浮遊ゲ一トとドレイ ン電極との間にトンネル 電流は流れなくなる。 このように、 正の電圧を最初に印加すれば、 既に低い閾値 を有する不揮発性メモリの浮遊ゲートから電荷を引き抜き過ぎることがないので、 過消去状態が発生することはない。 特に閾値の異なる複数の不揮発性メモリセル を同時に消去した場合であっても、 正の電圧を最初に印加すれば、 特定のメモリ セルだけ過消去状態になることはない。
尚、 他の不揮発性メモリセル Ma2, Mbi, Mb2l …は、 浮遊ゲートと ドレイ ン 電極との間に トンネル電流が流れる条件にない。
従って、 交流パルス法によれば、 消去前に書き込みを行うことで閾値を揃える という従来の煩雑な手法を採用する必要はなく、 簡易で汎用的な不揮発性メモリ セルの消去 （又は書き込み） を行うことができる。 特に、 交流パルス法を適用す る場合、 ドレイ ン電極の高電位化のための容量素子が必要になるが、 本発明に係 る結合型不揮発性メモリセル及びこれを内蔵する不揮発性記憶装置によれば、 モ れ自体が内蔵する配線容量をその容量素子として用いているので、 装置を徒に複 雑にすることなく、 そのまま交流パルス法を適用することができるという大きな 長所がある。
次に、 結合型不揮発性メモリセルからなる不揮発性記憶装置の動作について説 明をする。
以下の説明では、 任意の構成単位 1 ^ ( i = 1 , 2: m ; j = l > 2, … ） が 1個の D R AMセル部分 C。*kij と 1個の浮遊ゲート型不揮発性メモリセル M から構成される 1個の結合型不揮発性メモリセルからなるものとする。 ここ で k = l , 2… 1 とする。 構成単位 1 , 12J, … 1 njは、 ビッ ト線 B L を共 有し、 構成単位 1 i 2> — l inは、 ワード線 Wi を共有するものとする。 不 揮発性記憶装置の動作の各ステップの詳細は、 記述の夫々の対応箇所を参照する ものとする。
構成単位 1 ^の初期状態は、 C。*ki が放電状態及び Mkij の閾値が高い値の 状態としておく。 MKI J が高い値の状態は、 交流パルス法により Mkij の閻値を 一旦低い値に調整した後、 Mkij の浮遊ゲートに電子を注入することにより実現 する。 この操作は、 共通のワード線 Wi に接続する m個のセル （MKL J , MKZJ , 〜MKMJ ) に対して一括して行うことができる。
先ず、 外部から C。*ki に書込みを行う。 書き込みの結果、 C。*kij が充電さ れたならば、 交流パルス法により転送して の閾値を低い値にする。 C。*"j が充電されたならば、 Mkij の閾値は高い値のままでよい。 次に、 外部から Co* c k + ^ に書き込みを行う。 書き込みの結果、 C。*( k + 1, i;i が充電されたな らば、 交流パルス法により転送して M ( + η の閾値を低い値にする。 C。*( k + n が充電されたならば、 M ( k + ]) ^ の閾値は高い値のままでよい。
この操作を構成単位 1 内で繰り返し、 1個のセル （Μ"^， M2i … Ml 2 j ) に対して書き込みを行う。 このように Mkij に書き込むべき情報を、 C。*ki に 一旦蓄積した後に転送という形式で行うので、 書き込みの高速化を実現できる。 特に、 以上の操作は、 ビッ ト操作は、 ビッ ト線を共有する n個の構成単位群 （ 1 <j, 1 ζ,, ·'· 1 )に対して、 又、 ワード線を共通する m個の構成単位群 （ I ，
1 ι2, ·'· 1 ^, )に対して、 同時に行うことができるので、 書き込みを全体として 更に高速化することができる。
D RAMセル部分又は浮遊ゲ一ト型不揮発性メモリセル部分のデータの消去は、 ヮ一ド線を共有する m個の構成単位群 （ 1 Η, 12l， … 1 im )に対して、 一括し て行うことができる。 浮遊ゲート型不揮発性メモリセル部分のデータの消去は交 流パルス法によるので、 簡易、 高速且つ制御性が高く、 高精度である。
無論、 本発明に係る不揮発性記憶装置におけるビッ ト線の構成は、 上記の実施 例に限定することなく、 通常の DRAMと同様に種々の構成を探用することがで きる。 代表的なものとして、 フォールデッ ド ' ビッ トライ ン （ Folded Bit Line) 方式やプリチャージ * ビッ トライ ン （Precharge Bit Line) 方式が挙げられる。
〔発明の効果〕
以上、 本発明によれば、 配線及びこれと電気的に接続する部分が形成する寄生 容量を容量素子とする新しい D R AM型記憶素子を提供することができる。 又、 本発明によれば、 そのような新しい D R A M型記憶素子と浮遊ゲート型不揮発性 メモリセルとが結合して構成される新しい結合型不揮発性メモリセルを提供する ことができる。
本発明に係る D RAM型記憶素子は、 それを内蔵している本来の不揮発性記憶 装置の動作とは独立に機能しうる。 従って、 本発明に係る結合型不揮発性メモリ セルにおける浮遊ゲ一ト型不揮発性メモリセル部分と D R A Mセル部分とは独立 に機能しうる。 この為、 本発明に係る結合型不揮発性メモリセルによれば、 DP、 AMセル部分にデータの一時的蓄積を行い、 事後に浮遊ゲート不揮発性メモリセ ル部分に転送することができる。 それ故、 大量のデータを短時間に不揮発性メモ リに転送させることができ、 書き込み時間の短縮を図ることができる。 又、 不揮 発性記憶装置の内部に一時記憶手段である D R AM型記憶素子が組み込まれてい るので、 周辺回路の簡素化と小型化が可能になる。 本発明に係る結合型不揮発性メモリセル及びこれを内蔵する不揮発性記憶装置 によれば交流パルス法を適用するに要する容量素子として、 当該結合型不揮発性 メモリ セル及び不揮発性記憶装置それ自体が内蔵する主としてビッ ト線が有する 寄生容量を用いている。 それ故、 装置を徒に複雑にすることなく、 そのまま交流 パルス法を適用することができる。 併せてメモリセルの閽値電圧の高精度な制御 を簡易、 汎用的且つ一括して行うことができ、 消去 （又は書き込み） に要する時 間を大幅に短縮すると共に、 信頼性の高い不揮発性記憶装置の動作を実現できる 特に、 その容量素子に一時的に蓄積されるデータをリフレツシュする動作と浮遊 ゲート型不揮発性メモリセル部分への交流パルス法の適用を交互に行えば、 交流 パルス法による閾値の調整を精度良く行うことができ、 又、 データの転送を適正 化できる。

Claims

請 求 の 範 囲
1. トランジスタと、 該トランジスタが電気的に接続する配線及び該配線に電気 的に接続する部分が有する寄生容量で構成されるキャパシタとで構成されること を特徴とする記憶素子。
2. トラ ンジスタとキヤパシタで構成される記憶素子と、 該記憶素子の記憶ノ一 ドに電気的に接続し、 制御ゲ一ト及び浮遊ゲ一 トを備える不揮発性メモリセルと、 を有することを特徴とする不揮発性メモリ。
3. 前記キャパシタは、 配線及びそれに接続する部分が有する寄生容量で構成さ れることを特徴とする請求項 2に記載の不揮発性メモリ。
4. 制御ゲ一ト及び浮遊ゲートを有する トランジスタを備える不揮発性メモリセ ルと、 該不揮発性メモリセルが接続するビッ ト線と.、 前記ビッ ト線を選択する選 択スィ ツチ素子と、 前記ビッ ト線及びこれに電気的に接続する部分が有する寄生 容量で構成される容量素子と、 を有することを特徴とする不揮発性記憶装置。
5. 前記制御ゲートに交流電圧を印加する手段を有することを特徴とする請求項 に記載の不揮発性記憶装置。
6. 前記ビッ ト線に複数の前記不揮発性メモリセルを接続することを特徴とする 請求項 5に記載の不揮発性記憶装置。
7. 不揮発性メモリセルの初期の閾値が 4 V以上であることを特徴とする請求項 5に記載の不揮発性記憶装置。
8. 前記容量素子は、 前記不揮発性メモリセルと並列に前記ビッ ト線に接続する 容量素子を備えることを特徴とする請求項 4に記載の不揮発性記憶装置。
9. 主ビッ ト線と、 制御ゲート及び浮遊ゲートを有する トラ ンジスタを備える不 揮発性メモリセルと、 該不揮発性メモリセルが接続する副ビッ ト線と、 前記主ビ ッ ト線と前記副ビッ ト線とを接続する選択スィ ツチ素子と、 前記副ピ ソ ト線及び これに電気的に接続する部分が有する寄生容量で構成される容量素子と、 前記選 択スィ ツチ素子と前記容量素子とからなる記憶素子と、 前記記憶素子に蓄積され たデータを前記不揮発性メモリセルに転送する転送手段と、 を有することを特徴 とする不揮発性記憶装置。
10. 前記容量素子に蓄積されたデータを維持するリフレツ シュ手段を有すること を特徵とする請求項 9に記載の不揮発性記憶装置。
11. 前記転送手段と前記リ フレッシュ手段とを交互に動作させる制御手段を有す ることを特徴とする請求項 1 0に記載の不揮発性記憶装置。
12. 制御ゲート及び浮遊ゲートを備える不揮発性メモリセルが接続するビッ ト線 を有する不揮発性記憶装置を用いた情報記憶方法にお (. ''て、
前記ビッ ト線及びこれに電気的に接続する部分が有する寄生容量で構成される 記憶素子を用いてデータの記憶を行ぅステツプを有する不揮発性記憶装置を用い たことを特徴とする情報記憶方法。
13. 制御ゲート及び浮遊ゲートを有する トランジスタを備える不揮発性メモリセ ルと、 該不揮発性メモリセルが接続するビッ ト線とを有する不揮発性記憶装置を 用いた情報記憶方法において、
前記ビッ ト線を予め正電位にして、 前記ビッ ト線及びこれに電気的に接続する 部分が有する寄生容量で構成される容量素子によるデータの蓄積を行うステップ と、 前記不揮発性メモリセルの制御ゲートの電位を変化させて、 前記データを前 記不揮発性メモリセルに転送するステツプと、 を有する不揮発性記憶装置を用い たことを特徴とする情報記憶方法。
14. 制御ゲ一ト及び浮遊ゲートを有する トランジスタを備える不揮発性メモリセ ルと、 該不揮発性メモリセルが接続するビッ ト線とを有する不揮発性記憶装置を 用いた情報記憶方法において、
前記制御ゲー トに交流電圧を印加するステップと、 前記ビッ ト線及びこれに電 気的に接続する部分が有する寄生容量で構成される容量素子に蓄積されたデータ を消去するステップと、 を有する不揮発性記憶装置を用いたことを特徴とする情 報記憶方法。
15. 前記交流電圧の正のピーク電圧よりも不揮発性メモリセルの初期の閾値の方 が大きいことを特徴とする請求項 1 4に記載の情報記憶方法。
16. 前記交流電圧の負のピーク電圧が -- 1 0 V以下であることを特徴とする請求 項 1 4に記載の情報記憶方法。
17 . 制御ゲート及び浮遊ゲ一トを有する トランジスタを備える不揮発性メモリセ ルと、 該不揮発性メモリセルが接続するビッ ト線と、 前記ピソ ト線を選択する選 択スィ ッチ素子とを有する不揮発性記憶装置を用いた情報記憶方法において、 前記ビッ ト線及びこれに電気的に接続する部分が有する寄生容量で構成される 容量素子に蓄積されたデータをリ フレッシュする動作を、 前記データを前記不揮 発性メモリセルに転送する動作とを重複することなく交互に行うことを特徴とす る情報記憶方法。
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