WO1994023496A1 - On-delay circuit - Google Patents

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WO1994023496A1
WO1994023496A1 PCT/JP1993/000410 JP9300410W WO9423496A1 WO 1994023496 A1 WO1994023496 A1 WO 1994023496A1 JP 9300410 W JP9300410 W JP 9300410W WO 9423496 A1 WO9423496 A1 WO 9423496A1
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circuit
signal
input
resistor
terminal
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PCT/JP1993/000410
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English (en)
French (fr)
Inventor
Masayoshi Sakai
Koichi Futsuhara
Original Assignee
The Nippon Signal Co., Ltd.
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Filing date
Publication date
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Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals

Definitions

  • the present invention relates to a fail-safe on-delay circuit using an electronic circuit that does not shorten a preset delay time when a failure occurs.
  • Conventional contactless on-delay circuits using electronic circuits include, for example, a fail-safe on-delay circuit using a resistor and a four-terminal capacitor disclosed in US Pat. No. 4,667,184 to Futsuhara. There is a delay circuit.
  • the on-delay circuit 1 has a logic value when a signal having a level higher than the power supply voltage is input to both the resistor R., the four-terminal capacitor d, and the input terminals A and B. It has a two-input window comparator WC that generates an output of 1.
  • the input resistance of the window comparator WC is sufficiently higher than the resistance.
  • the four-terminal capacitor C is charged, and this charging voltage is Applied to both input terminals A and B of comparator WC.
  • the window comparator WC generates an output and the on-delay circuit 1
  • ⁇ Oscillation delay of the delay circuit 1, that is, the delay time is determined.
  • the former on-delay circuit has a funnel-safe configuration in which no output is generated when a resistor has a disconnection failure or a four-terminal capacitor has a disconnection or short-circuit failure. Cannot set a long delay time. If a long delay time is required, at present, there is no choice but to use a mechanical timer such as a motor timer that operates the contacts by reducing the rotation of the motor with a reduction mechanism.
  • the on-delay circuit using the UJT has, firstly, that no consideration is given to the generation of an erroneous signal due to a short-circuit failure between the terminals of the UJT itself, and second, that the delay pulse signal.
  • the present invention has been made in view of the above circumstances, and an object of the present invention is to provide a full-scale on-delay circuit using a fail-safe electronic circuit that considers all failure modes.
  • the PUT (programmable junction transistor) is turned on with a predetermined delay time after the signal is applied to the signal input terminal to oscillate.
  • pulse A PUT oscillation circuit that generates a signal, a level conversion circuit that converts the signal level of an oscillation pulse of the PUT oscillation circuit, and a signal input through a signal input terminal of the PUT oscillation circuit is applied to a first input terminal.
  • the rising differential signal of the output from the level conversion circuit is applied to the second input terminal, and when a signal having a level higher than the power supply potential is input to the first and second input terminals, the output of the logical value 1 is output.
  • a self-holding circuit for self-holding the output of the window comparator by feeding back the rectified output of the two-input window comparator to the second input terminal side.
  • an oscillation pulse is generated from the PUT with a delay time determined by the resistance values of the first to third resistors and the capacitance of the capacitor, and this pulse is inverted in phase by the level conversion circuit. Then, after the power is changed to the level within the power supply frame, the rising differential signal is input to the second input terminal of the window comparator, and an output is generated from the window comparator.
  • the level of the oscillation pulse of the PUT oscillation circuit is once converted by the level conversion circuit, and the differential signal at the rising edge is input to the window comparator all at once. Not only for faults, but also for short-circuit faults between PUT terminals, a logical value of 1 is not output from the window comparison. Also, when a failure occurs in the window comparator, a logical 1 output is not generated, and a fail-safe configuration can be achieved.
  • a circuit for setting a time constant and a four-terminal capacitor is provided before the first input terminal of the two-input window comparator to which a signal input through the signal input terminal of the PUT oscillation circuit is applied. If you set Full safety can be ensured even when multiple faults occur in which multiple circuit components such as resistors and capacitors fail simultaneously. (Brief description of the drawings)
  • FIG. 1 is a circuit diagram showing an example of a conventional on-delay circuit.
  • FIG. 2 is a circuit diagram of a first embodiment of the on-delay circuit according to the present invention.
  • FIG. 3 is an explanatory diagram of the operation of the circuit of FIG.
  • FIG. 4 is a diagram illustrating the fail-safe property of the circuit of FIG.
  • FIG. 5 is a diagram showing an example of a failure mode assumed in the on-delay circuit of FIG.
  • Fig. 6 is a circuit diagram showing a configuration for coping with the fifth failure mode.
  • FIG. 7 is an explanatory diagram of the operation of the circuit of FIG.
  • FIG. 8 is a diagram for explaining the principle of signal processing.
  • FIG. 9 is an example of a circuit of a safe amplifier.
  • FIG. 10 shows another example of a circuit of a safe amplifier.
  • Fig. 11 is a circuit diagram when the output signal of the AC amplifier is rectified by a transformer coupling.
  • FIG. 12 is a circuit example of a two-input window comparator applied to the present invention. .
  • FIG. 13 is a characteristic diagram of the window comparator of FIG.
  • FIG. 2 shows a first embodiment of the on-delay circuit according to the present invention, This is an example of a full-scale fail-safe on-delay circuit using a CR circuit.
  • the ON / delay circuit 10 of the present embodiment has a PUT (Programmable Junction Transistor) with a predetermined delay time after a signal is applied to the signal input terminal Uy. And a level conversion circuit for converting the output signal of the PUT oscillation circuit into a change of the power supply potential Vcc or less and inverting the phase.
  • a two-input window comparator that generates an output of logical value 1 when a signal having a level higher than the power supply voltage is input to both the first input terminal A and the second input terminal B similar to the one shown in FIG.
  • a window comparator Evening (hereinafter referred to as a window comparator) WC, a rectifier circuit 13 for rectifying the output of the window comparator WC, and a feedback for returning the output signal of the rectifier circuit 13 to the second input terminal B side.
  • Self-holding circuit composed of resistance R f And road.
  • the PUT oscillation circuit includes a first resistor R ⁇ and a capacitor C between a signal input terminal Uy and a power supply line L of a wind comparator. , And a second resistor R in parallel with this series circuit. It has a series circuit of the second and third resistors R03 .
  • Ano de terminal A of the PUT is connected to an intermediate point between said first resistor R 0 1 and the capacitor C ⁇ , gate terminal G of the PUT before Symbol second resistor R. Connect to the midpoint between 2 and the third resistor R03 .
  • the power source terminal K of the PUT is the fourth resistor R. 4 is connected to the power supply line L via a PUT 4, and an oscillation pulse is generated from an intermediate point between the force hood terminal K of the PUT and the fourth resistor R.
  • the level conversion circuit 12 is a fifth resistor R that divides the oscillation pulse signal voltage from the PUT oscillation circuit 11. 5 and 6th resistor R. With 6 , Emi Tsu evening is connected to the power supply line L of Willowbrook emissions DoCoMo Npare Isseki WC, connected to earth collector via a seventh resistor R 07, base fifth resistor
  • capacitor C. 2 and diode D. are for generating a differential signal of the rising edge of the signal from the level conversion circuit 12 and inputting it to the second input terminal B of the wind comparator WC.
  • the two-input window comparator WC is composed of a plurality of resistors and transistors, and is simultaneously applied to the two input terminals A and B. Only when a signal of a predetermined level higher than the power supply potential is input, the WC is modified. It is a configuration that generates an output with a logical value of 1 corresponding to the energy state, and has a fail-safe configuration in which the output becomes a logical value of 0 corresponding to the low energy state in the event of a fault. The details of the field safe 2-input window comparator will be described later.
  • the signal is input to the second input terminal B of the window comparator WC as the differentiated signal P 3 via 2 .
  • the signal P 3 is input to the WE emissions DoCoMo comparator WC, Wynn DoCoMo comparator WC oscillates, the output signal of the oscillation is fed back to the input terminal B via a feedback resistor R f is rectified by the rectifier circuit 1 3 Is done. Therefore, also the differentiated signal P 3 signal P 2 is extinguished, the signal P 3 self-hold to Wie down DoCoMo comparator WC, the input signal y is below the lower threshold T h AL of the first input terminal A Continue to oscillate until
  • Each resistor shall fail thermally or mechanically, and the plates of the electrodes constituting the capacitor shall not evaporate. Then, although there is a small change in the resistance value and the capacitance due to the temperature, the resistance can consider only the disconnection failure, and the capacitor can consider the disconnection failure of the lead wire and the short-circuit failure between the electrode plates. It will be good. Further, it is assumed that the PUT oscillation circuit 11 and the level conversion circuit 12 do not oscillate in spite of no input signal. Then, in the PUT oscillation circuit 11, the elements constituting the circuit are in a normal state, and the input signal y is equal to the lower threshold T h AL of the first input terminal A of the wind comparator WC (for easy understanding).
  • the upper threshold is assumed to be set sufficiently higher than the input signal level, and even if it is set in this way, the function as a fail-safe on-delay circuit is not impaired. Oscillates only when it reaches and generates an output pulse.
  • the first to third resistors R. R 0 2, R. 3 A disconnection failure occurs What is also this, connexion disconnection young properly the aforementioned capacitor C 01 to put the failure of short circuit also includes three electrode terminals A (anodic terminal) of the P UT, K (cathode one mode pin), G (gate terminal The output signal P, does not occur even if the disconnection or short circuit between the electrodes occurs.
  • the fourth resistor R 04 is 'stipulates a capacitor C o, together with, when a disconnection fault occurs in the fourth resistor R 04, the signal P, Te pulse width' Te pulse width of the output signal is prolongation Therefore, the delay time of the on-delay circuit 10 is slightly extended. However, the side that extends the delay time is the safe side, and there is no problem.
  • Level conversion circuit 1 2 a signal generated at a high level pulse from the power source potential V cc, as shown by P 2 of FIG. 3, has a purpose to vary within the framework of the power supply potential Vcc.
  • the oscillation output signal of the PUT is diode D as shown by the dotted line in FIG.
  • the level conversion circuit 12 can be omitted if an ON-delay circuit is configured by directly leading to the second input terminal B of the window comparator WC via 2 .
  • the level conversion circuit 1 2 has another important function. win
  • the rising signal P 3 is means that you can be later. Generating an output pulse further subsequently outputs the output signal oscillates is PUT oscillation circuit 1 1. In other words, this rising signal P 3 may be viewed as a proof that PUT oscillation circuit 11 operates normally.
  • the third resistance R. 3 to disconnection failure to put connexion input signal y through between second resistor R 02 and PUT of gate one preparative terminal G Ichiriki saw de terminal K is directly transistor Q. Even if it is supplied to the base of the transistor Q, the rising signal of this input signal y is the transistor Q.
  • the first input terminal A of the window comparator WC compensates for the drawback of the PUT oscillation circuit 11.
  • the delay operation of the PUT oscillation circuit 11 will be described with reference to FIG. 4 showing a time chart.
  • V c01 first resistor Ro of the capacitor C 01 represents the change in pin potential side.
  • Input signal y is rises to the potential V capacitor C 01 is charged through the first resistor Ro, Te and is configured to generate an output signal P 1 after seconds.
  • the level V of the input signal y drops to V 'before the time elapses
  • the potential of the gate terminal G of the PUT drops in response to the change in the input level, and hand !
  • An output pulse ' may be generated at the point in time.
  • the input level V ′ is lower than the first input terminal A of the window comparator WC such that the input level V ′ is equal to or lower than the lower threshold value Th AL of the first input terminal A.
  • the threshold value T h AL is set, the level of the input signal y changes from V to V 'in the unlikely event that the pulses ⁇ ,' occur at the second input terminal ⁇ a predetermined time or earlier. Even if is input, the window comparator WC does not oscillate.
  • the threshold value Th AL of the first input terminal ⁇ determines the minimum value of the delay time.
  • a UJT unijunction transistor, also known as a double base diode
  • the configuration of the on-di Leh circuit 1 0 of FIG. 2 the power supply potential V cc higher than the input signal y is input, oscillation pulses P!
  • the second input terminal B of the WE emissions DoCoMo comparator WC converts the pulse signal P 2 anew supply potential Vcc by Ri high potential pulse signals P 3 Input signal.
  • the pulse signal P 3 as a trigger signal is input to the second input terminal B of the wind comparator WC only when the pulse signal P 2 is generated in the level conversion circuit 12.
  • the configuration is as follows.
  • a resistor R similar to that shown in FIG. 1 is provided before the first input terminal A of the window comparator WC. What is necessary is to insert a delay circuit composed of the 221 and the four-terminal capacitor C 221 and set the upper and lower threshold values Th BH and Th BL in the second input terminal B in consideration of the failure.
  • the worst state in FIG. 2 is operating normally and the capacitor C shown in 2. 2 can be divided into the case where a short-circuit fault occurs.
  • the rising signal (differential signal) of the input signal y is between anodic terminal A and power source de terminal K of PUT, Moshiku Is the case where the input is made between the gate terminal G and the force source terminal K.
  • the differentiated signal P 3 is at a level that satisfies the oscillation condition at the second input terminal B of the window comparator WC, the circuit configuration shown in FIG.
  • the resistor R 221 and the four-terminal capacitor C 221 in FIG. 6 are inserted to avoid this, and the resistor R 221 and the four-terminal capacitor C 221 have the same functions as those in FIG.
  • capacitor C in 2 The case where the short circuit fault occurs in 2 will be described.
  • the upper threshold value Th BH of the second input terminal B of the window comparator WC may be set to a value lower than this input voltage (for example, 0.5 V).
  • Resistor R in Fig. 5 If a disconnection fault occurs in 3 , an input voltage larger than the above voltage 0.7 V will be input to the second input terminal B of the window comparator WC.
  • a short-circuit fault occurs simultaneously between the PUT anode terminal A and the force source terminal K and between the gate terminal G and the force source terminal K, r. , >> r. Since it is 2, it is almost the same as the short-circuit state between the gate terminal G and the carry terminal K.
  • resistance R. R if no disconnection fault has occurred in 4 . 4 ⁇ r. 2 , r 01 Therefore, the input voltage of the second input terminal B of the window comparator WC is at a low level.
  • the window control of the on-delay circuit 10 of FIG. A delay circuit consisting of the resistor R 221 and the four-terminal capacitor C 221 shown in Fig. 1 is added in front of the second input terminal A of the WC, and the error signal with a higher potential than the power supply potential Vcc caused by circuit failure
  • the on-delay circuit is configured so that the upper and lower threshold values Th BH and Th BL are set to the second input terminal B of the window comparator WC, the risk of errors on the dangerous side due to circuit failure (delay It is possible to provide an on-delay circuit that can prevent an error that shortens the time.
  • the input signal of the on-delay circuit must be a DC potential higher than the power supply potential Vcc for operating the circuit.
  • Such an input signal is, for example, an input of a potential higher than the power supply potential Vcc. / 23496
  • the force signal may be input via the switch.
  • Another case where an input signal having a potential higher than the power supply potential V cc is input is a case where a potential higher than the power supply potential is generated as a result of the fail-safe signal processing.
  • Fail-safe signal processing methods are described in, for example, M. Ka to, .Futsuhara, M 1990) Magnetic sensors in the "Construction of Magnetic Sensors for Assuring Safety" (already described above. The processing method will be described using the example of the light beam sensor in FIG.
  • Fig. 8 shows a configuration in which a light beam B is irradiated from a projector T to a dangerous area W (an area where safety must be confirmed), and a light receiver R receives this optical signal (AC).
  • the light receiver comprises a light receiving element, an amplifier for amplifying the output signal, and a rectifying circuit for rectifying the output signal of the amplifier.
  • the sensor shown in Fig. 8 performs the three important processes described below as (1) to (3) as fail-safe processes.
  • the input signal of the receiver R is an AC signal.
  • the output signal of the projector T is an alternating signal in which the state with light (B,) and the state without light (B.) are output alternately.
  • this method means that the level of B, (with light) is in a state where the light beam is not blocked by an obstacle (ie, safe).
  • the level of (no light) means that the light beam is blocked by an obstacle (ie, safe).
  • the light-receiving element and amplifier that make up the receiver R By receiving and amplifying the signal, the alternating signal is not received when an obstacle actually enters the area W, and the alternating signal is received when the obstacle is absent. In other words, in this method, even when the obstacle is absent (safe), the signal indicating danger (B.) is included in the received signal indicating this.
  • the capacitor C A has the input signal level B. Is received (indicating danger) is, first charge polarity shown in FIG occurs via a diode D A. And the input signal level B 1
  • the alternating light beam B transmitted from the transmitter T checks whether there is an obstacle in the dangerous area W and also checks whether the light receiving element and the amplifier of the receiver R are operating normally. This is a test signal for the test. (3) The output signal is output at a level higher than the power supply potential.
  • the voltage doubler rectifier circuit is clamped at the power source potential V cc using the diode D A, the signal y is rectified output voltage V DC is output by being superimposed on the power source potential V cc.
  • Output signal referred to as a power source outside the frame potential
  • the output signal superimposed is generated to the power supply potential is, as shown by dotted line in FIG, event, occurs a short circuit fault in the capacitor C A This is to make it possible to distinguish the output potential V DC from the output potential V DC even if the power supply potential V cc is directly output to the output side. That is, in the figure, assuming that the output potential of the voltage doubler rectifier circuit is V, the binary output signal y is determined as follows.
  • the rectified output signal must be level-tested by a threshold value higher than the power supply potential, and the circuit used for this level test is “failure despite the input level being below the threshold value. There will never be a level test output as if a level higher than the threshold were input by mistake. "
  • the level test circuit having such a function is a fail-safe It is a wind conner.
  • the AC amplifier in Fig. 8 must have fuel-safe characteristics. Such an amplifier will be described.
  • the amplification of a transistor can be reduced by a fault, but it does not increase by more than 30%.
  • the output signal of a transistor amplifier is fixed at a certain level unless self-oscillation occurs in the event of a failure. For this reason, in a file-safe amplifier, an AC signal is used as an input signal, and when this AC signal is output as an output signal having a predetermined amplitude, the amplifier is in a normal operating state. If a failure occurs in the amplifier, the output level is fixed at a certain value (level), and it does not become an AC output signal.
  • the basic condition of this concept is that the amplifier does not self-oscillate. For this reason, negative feedback amplifiers are rarely used in fail-safe amplifiers.
  • a negative feedback amplifier has an advantage that the amplification degree does not easily vary with temperature. Also, this input signal has a small level, and even if the input signal is output without being directly amplified to the output side due to a failure of the amplifier,- This output signal does not exceed the threshold value prepared on the output side.
  • Figure 9 shows an example of a full-safe negative feedback amplifier (a gain of about 30 dB can be obtained).
  • the output signal of the transistor Q I 92 can be further fixed at a constant level by adopting the configuration shown in FIG.
  • the emitter resistance of the transistor Q 1 S 2 for an AC signal is a parallel combined resistance of the resistors R 194 and R 195 .
  • a resistance substantially equal to the magnitude of this resistance may be used as the resistance R 1 S 5 ′ in FIG.
  • E Mi jitter resistance of tiger Njisuta Q 192 against direct current signal in FIG. 9 has the resistance R.
  • this magnitude is substantially equal to the sum of the resistances R 195 ′ and R 194 ′.
  • a four-terminal capacitor is used as the capacitor C 192 ′. Even if any of the resistors R 194 ′ and R ′ has a disconnection fault, the capacitor C IS 2 ′ is short-circuited or disconnected. take place failure of the output signal of the transistor Q iS 2 is fixed to a particular DC level.
  • the output signal of rectification is generated by capacitor coupling.
  • the output signal of the amplifier is generated by rectifying the secondary-side output signal with a rectifier circuit using transformer coupling as in the circuit shown in Fig. 11. It is known that this can be done.
  • the transformer T plays the role of the coupling capacitor in FIG. As shown in the figure, the secondary output signal of the transformer T when there is no AC input signal, that is, a proof that a dangerous state can be indicated as the output signal of the transformer T, Average value level
  • FIG. 12 is a circuit configuration example of a file safe window comparator. Since the circuit in Fig. 12 has a fail-safe AND function, it is exactly a two-input fail-safe window comparator / AND gate.
  • R 10 R 20... R O. RD is a resistor
  • Q 7 is a transistor
  • a and B are input terminals
  • Vcc is the power supply potential of the window comparator
  • 200 3 Is a rectifier circuit.
  • the portions enclosed by the dashed lines constitute the direct-coupled DC amplifier circuits 201, 202 using transistors Q1, Q2, Q3 and transistors Q5, Q6, Q7, respectively. Both have the same configuration of a DC amplifier circuit. It is different from the common DC amplification circuit, and tigers Njisuta Q 1, the transistor Q 5 is outside of the power supply potential V cc (E Mi jitter of the NPN transistor Q and Q 5 is connected to the power supply potential Vcc It is a point.
  • Transistor Q 4 constitutes a phase inversion circuit (inverter), and has an inversion amplification function of the output signal of DC amplification circuit 201.
  • the transistor Q 4 also operates with the base input and the collector input (supplied from the input terminal A via the resistor R 90 ) having a potential higher than the power supply potential V c , similarly to the transistors Q 1 and Q 5.
  • Base input signal tiger Njisuta Q 5 so is supplied from the Collector Kuta tiger Njisuta Q 4, higher than the power supply potential V cc
  • V cc Given high input level signal from the power source potential V cc to the input terminal A is A potential signal is supplied to the base of the transistor Q5.
  • the transistors Q 3 and Q 7 both have the emitter potential at the ground potential, but the collectors have resistors R 60 , R 70, and R 16, respectively . , R 17. Connected to the input terminals A and B via the input terminals A and B, if the input terminals A and B are supplied with an input signal having a potential higher than the power supply potential Vcc, the transistor Q 3 and the transistor Q 7 Each of the collector potentials is at a potential when set to 0 N, and becomes a potential higher than the power supply potential Vcc when set to 0 FF.
  • Sweep rate Tutsi signal by O NZO FF of the tiger Njisuta Q 3 and tiger Njisuta Q 7 is the base of the tiger Njisuta Q 4 via a resistor R 8, tigers Njisuta to Q 1 in base resistance R 18.
  • transistor Q4 uses the output signal of the collector of transistor Q3
  • transistor Q1 uses the output signal of the collector of transistor Q7.
  • Each can be switched (N ⁇ ⁇ ⁇ ⁇ Z ⁇ FF).
  • the DC amplifier circuit 201 is directly connected to the DC amplifier circuit 202 via the transistor Q 4, and the output signal of the DC amplifier circuit 202 is connected to the resistors R and 8. . It is directly connected to the DC amplifier circuit 201 via the FB, and forms a feedback oscillator.
  • the condition for the circuit in Fig. 12 to oscillate is that the input potential of input terminal A is Is V 10 , and the input potential of input terminal B is V 2 . Then, it is determined by the following equation.
  • the circuit in FIG. 12 oscillates and generates an AC output signal at the terminal U f, and this AC output signal is rectified by the rectifier circuit 203 to become a DC output signal (AC output). No DC output signal is generated when no output signal is generated at terminal U).
  • the oscillation process in Fig. 12 is based on the voltage of the signal input to the input terminals ⁇ and ⁇ .
  • both levels satisfy the formulas (1) and (2), for example, the transistors Q, to Q It comes when 7 is switched.
  • each transistor is turned on and off. Evening Q2: ⁇ N, Transistor Q3: ON, Transistor Q4: OFF, Transistor Q5: OFF, Transistor Q6: ON, Transistor Q7: ON.
  • each transistor is connected to the transistor Q l: OFF, Transistor Q 2: ⁇ FF, Transistor Q 3: 0 FF, Transistor Q 4: ⁇ N, Transistor Q 5: ⁇ FF, Transistor Q 6: ON, Transistor Q 7
  • the input voltage satisfying the expression (2) is input to the input terminal B (the upper and lower thresholds expressed by the expression (2)).
  • each transistor is switched and oscillates as follows.
  • the threshold interval (width) above and below input terminals A and B is called a window.
  • the comparator shown in Fig. 12 which has upper and lower thresholds with respect to the input level, is used as a window comparator. Call it evening.
  • the circuit shown in Fig. 12 can oscillate and generate an AC output signal only when the input terminals A and B are supplied with DC input voltages satisfying the equations (1) and (2), respectively.
  • both input terminals A and B have the function of a window comparator, it is called a two-input window comparator ZAND gate. Setting the window with the window comparator means that the upper and lower thresholds of the input terminal A or the input terminal B are set for the input level in FIG.
  • the rectifier circuit 203 shown in FIG. 12 has a function of rectifying an AC output signal generated by the oscillation of the DC amplifier circuit 202 into a DC output signal.
  • the method of rectifying the oscillation output signal to obtain a DC output signal includes a case where the output signal of the oscillation circuit in FIG. 12 is amplified and then input to the rectification circuit.
  • a phase inversion amplifier circuit using a transistor Q4 was inserted independently as an inverter between the two DC amplifier circuits 201 and 202. May be incorporated in one of the two DC amplifier circuits (for example, it is shown in the above-mentioned literature such as IEICE TRANS S. ELECTRON., Vol. E76-C, No. 3, March 1993).
  • Fig. 13 shows the input of the circuit of Fig. 12 when the common input signal is applied to input terminals A and B and the threshold values determined by equations (1) and (2) are set to the same value.
  • the on-delay circuit of the present invention even if a failure occurs in a resistor, a capacitor, a PUT, or the like, which constitutes the circuit, a prediction is made.
  • the set delay time is never shortened, and it has extremely high fail-safe characteristics.
  • the present invention makes it possible to secure extremely high safety when using an on-delay circuit for time control devices in industrial equipment, etc., which require a high degree of safety, and Sex is great.

Description

明 糸田 書
オ ン · デ ィ レ ー 回 路
〔技術分野〕
本発明は、 故障した時に予め設定した遅延時間が短縮されること のない電子回路を用いたフヱールセーフなオン ■ ディ レー回路に関 する。
〔背景技術〕
従来の電子回路を用いた無接点式のオン · ディ レー回路としては 例えば、 Futsuhara による U.S. Patent 4, 667, 184 号明細書で示さ れた、 抵抗と四端子コンデンサを使用したフェールセーフなオン ' ディ レー回路がある。
即ち、 第 1 図に示すように、 このオン · ディ レー回路 1 は、 抵抗 R . と、 四端子コンデンサ d と、 入力端子 A, Bに共に電源電圧 より高いレベルの信号が入力した時に論理値 1 の出力を発生する 2 入力ウィ ン ドコ ンパレータ WCとを備えて構成される。
そして、 抵抗 に比較してウィン ドコンパレータ WCの入力抵 杭が十分高いものとする。 入力信号 y = 1 (電源電位 Vccより高い レベルの入力信号） 、 オン · ディ レー回路 1 の信号入力端子 U y に入力すると四端子コンデンサ C , が充電され、 この充電電圧が、 ウィ ン ドコンパレータ WCの入力端子 A, Bに共に印加される。 入 力端子 A， Bに入力する信号レベルが、 ウィン ドコンパレータ WC に予め設定されている電源電位 Vccより高い閾値を越えると、 ウイ ン ドコンパレー夕 WCが出力を発生しオン · ディ レー回路 1 の出力 として論理値 1 の出力信号 z = l が発生する。 従って、 このオン · ディ レー回路 1 では、 抵抗器 R！ と四端子コンデンサ〇， とウィ ン ドコンパレータ WCの閾値でオン ■ ディ レー回路 1 の発振遅れ、 即 ち遅延時間が定まる。
また、 U J T (ュニジャ ンク ショ ン · トラ ンジスタ） を用いたォ ン - ディ レー回路が、 Futsuhara による特公平 1 — 2 3 0 0 6号公 報と電気学会論文誌 Vol. 104, No.2(The Transaction of The Inst i tute of Electrical Engineers of Japan Vol.104 - No.2(Feb. 1984) PP.1〜6)で提案されている。
ところで、 前者のオン · ディ レー回路は、 抵抗に断線故障が生じ た場合や、 四端子コンデンザの電極に断線或いは短絡故障が生じた 場合に、 出力が発生せずフニールセーフな構成ではあるが、 余り長 い遅延時間を設定できない。 長い遅延時間を必要とする場合には、 現状では、 例えば、 モー夕の回転を減速機構で減速させて接点を動 作させるモータタイマ等の機械式夕イマを使用する しかない。
また、 後者の U J Tを用いたオン ' ディ レー回路は、 第 1 に、 U J T自身の端子間の短絡故障による誤りの信号発生に対して配慮さ れていないこ と、 第 2に、 遅延パルス信号を記憶する回路に閾値演 算機能がないため上記の誤りの信号発生に対処できないこ と等の欠 点を持っていた。
本発明は上記の事情に鑑みなされたもので、 あらゆる故障モー ド に対して配慮したフヱールセーフな電子回路による本格的なオン ' ディ レー回路を提供することを目的とする。
〔発明の開示〕
このため、 本発明のオン · ディ レー回路では、 信号入力端子に信 号が印加されてから所定の遅延時間を持って P U T (プログラマブ ル . ュニジャ ンク ショ ン · ト ランジスタ） を導通させて発振パルス を発生する P U T発振回路と、 該 P U T発振回路の発振パルスの信 号レベルをレベル変換する レベル変換回路と、 前記 P U T発振回路 の信号入力端子を介して入力される信号が第 1 入力端子に印加され. 前記レベル変換回路からの出力の立ち上がり微分信号が第 2入力端 子に印加されると共に前記第 1 及び第 2入力端子に電源電位より高 いレベルの信号が入力した時に論理値 1 の出力を発生する 2入カウ イ ン ドコンパレータと、 該 2入力ウィ ン ドコンパレ一夕の整流出力 を前記第 2入力端子側に帰還してウィ ン ドコンパレー夕の出力を自 己保持する自己保持回路とを備えて構成する。
かかる構成のォン · ディ レー回路では、 第 1 〜第 3抵抗の抵抗値 とコンデンザの静電容量とで定まる遅延時間で P U Tから発振パル スが発生し、 このパルスはレベル変換回路で位相反転されると共に 電源の枠内レベルに変化された後に、 その立ち上がりの微分信号が ウィ ン ドコンパレータの第 2入力端子に入力されてウィ ン ドコンパ レー夕から出力が発生する。
このように、 ， P U T発振回路の発振パルスをレベル変換回路で 一旦レベル変換し、 その立ち上がりの微分信号をウィン ドコンパレ 一夕に入力させるこ とで、 各抵抗の断線故障或いはコンデンサの断 線又は短絡故障に対しては勿論、 P U Tの端子間の短絡故障に対し てもウィ ン ドコンパレ一夕から論理値 1 の出力は発生しない。 また、 ウィ ン ドコンパレ一夕が故障した時も論理値 1 の出力は発生せず、 フェールセーフな構成とするこ とができる。
また、 前記 P U T発振回路の信号入力端子を介して入力される信 号が印加される 2入力ウィ ン ドコ ンパレータの第 1 入力端子の前段 に、 時定数を設定する抵抗と四端子コ ンデンサの回路を設ければ、 抵抗やコ ンデンサ等の回路構成要素が複数同時に故障する多重故障 が発生した場合にもフ ールセーフ性を確保するこ とが可能となる, 〔図面の簡単な説明〕
第 1 図は従来のオン · ディ レー回路の一例を示す回路図である。 第 2図は本発明に係るオン · ディ レー回路の第 1 実施例の回路図 である。
第 3図は第 2図の回路の動作説明図である。
第 4図は第 2図の回路のフェールセーフ性を説明する図である。 第 5図は第 2図のオン · ディ レー回路で想定される故障モー ドの 一例を示す図である。
第 6図は第 5 の故障モ一 ドに対処するための構成を示す回路図で あ <S o
第 7図は第 6図の回路の動作説明図である。
第 8図はフエ一ルセ一フな信号処理の原理を説明するための図で ある。
第 9図はフヱールセーフな増幅器の回路例である。
第 1 0図はフヱールセーフな増幅器の別の回路例である。
第 1 1 図は交流増幅器の出力信号を トランス結合で整流する.場合 の回路図である。
第 1 2図は本発明に適用する 2入力ウィ ン ドコ ンパレータの回路 例である。.
第 1 3図は第 1 2図のウィ ン ドコンパレータの特性図である。
〔発明を実施するための最良の形態〕
以下、 本発明の実施例を図面に基づいて詳細に説明する。
第 2図は本発明に係るオン · ディ レー回路の第 1 実施例を示し、 C R回路を用いた本格的なフェールセーフなオン · ディ レ一回路の 例である。
第 2図において、 本実施例のオン ， ディ レー回路 1 0 は、 信号入 力端子 U yに信号が印加されてから所定の遅延時間を持って P UT (プログラマブル · ュニジャ ンク ショ ン · トランジスタ） を導通さ せて発振パルスを発生する公知の P U T発振回路 1 1 と、 P U T発 振回路 1 1 の出力信号を電源電位 Vcc以下の変化に変換して位相反 転させるためのレベル変換回路 1 2 と、 第 1 図に示すものと同様の 第 1 入力端子 Aと第 2入力端子 Bに共に電源電圧より高いレベルの 信号が入力した時に論理値 1 の出力を発生する 2入力ウィ ン ドコン パレ一夕 （以下、 ウィ ン ドコンパレータとする） W C と、 該ウィ ン ドコンパレー夕 W Cの出力を整流する整流回路 1 3及びこの整流回 路 1 3の出力信号を第 2入力端子 B側に帰還する帰還抵抗 R f で構 成した自己保持回路とを備えている。
前記 P U T発振回路は、 信号入力端子 U y とウィ ン ドコ ンパレー 夕の電源供給ライ ン L との間に第 1 抵抗 R < とコンデンサ C。,の直 列回路を有し、 この直列回路と並列に第 2抵抗 R。2と第 3抵抗 R 03 の直列回路を有する。 P U Tのァノー ド端子 Aは前記第 1 抵抗 R 0 1 とコンデンサ C < との中間点に接続し、 P U Tのゲー ト端子 Gは前 記第 2抵抗 R。2と第 3抵抗 R 03との中間点に接続する。 また、 P U Tの力ソー ド端子 Kは第 4抵抗 R。4を介して前記電源供給ライ ン L に接続し、 P U Tの力フー ド端子 Kと第 4抵抗 R との中間点から 発振パルスを発生する構成である。
また、 レベル変換回路 1 2は、 P U T発振回路 1 1 からの発振パ ルス信号電圧を分圧する第 5抵抗 R。5と第 6抵抗 R。6を有し、 エミ ッ夕がウィ ン ドコ ンパレ一夕 WCの電源供給ライ ン Lに接続し、 コ レクタが第 7抵抗 R 07を介してアースに接続し、 ベースが第 5抵抗
R 05と第 6抵抗 R。6との中間点に接続する PNP トラ ンジスタ Q0 とを備え、 トラ ンジスタ Q。 のコ レ ク タ と第 7抵抗 R。マとの中間点 から出力を発生する構成である。
また、 コ ンデンサ C。2とダイオー ド D。,は、 レベル変換回路 1 2 からの信号の立ち上がりの微分信号を生成してウィ ン ドコ ンパレー 夕 WCの第 2入力端子 Bに入力させるためのものである。
また、 前記 2入力ウィ ン ドコ ンパレータ WCは、 複数の抵抗及び トラ ンジスタで構成される もので、 2つの入力端子 A， Bに同時に. 電源電位より高い所定レベルの信号が入力した時のみ高工ネルギ状 態に相当する論理値 1 の出力を発生する構成であり、 また、 故障時 には出力が低エネルギ状態に相当する論理値 0 となるフエ一ルセ一 フな構成である。 かかるフヱールセーフな 2入力ウィ ン ドコ ンパレ 一夕に関しては、 後で詳述する。
次に、 このオン · ディ レー回路 1 0の動作を第 3図のタイムチヤ 一 トを用いて説明する。
入力信号 y = 1 (電源電位 Vccよ り高いレベルの入力信号で第 3 図に示すレベル Vの入力信号） が端子 U yに供給されると、 この信 号はウィ ン ドコ ンパレータ WCの第 1 入力端子 Aに入力される と共 に、 第 1 抵抗 R Q ,の抵抗値とコ ンデンサ C ( の静電容量で決まる時 定数と第 2抵抗 R。2と第 3抵抗 R。3の入力電圧 Vに対する分圧比で 定まる遅延時間 て後に、 PUTが導通して発振出力が発生する （ゥ イ ン ドコ ンパレータ WCの第 1 入力端子 Aは入力レベル Vが下限閾 値 T h A Lよ り高く なるように窓がセ ッ トされている ものとする） （ この発振出力 は トラ ンジスタ Q。 で位相反転の出力信号 P 2 と なり、 この出力信号 P2 の立ち上がり信号はコ ンデンサ C。2を介し て微分信号 P3 としてウィン ドコンパレータ WCの第 2入力端子 B に入力される。 信号 P3 がウィ ン ドコ ンパレータ WCに入力される と、 ウィン ドコ ンパレータ WCは発振し、 この発振の出力信号は整 流回路 1 3で整流されて帰還抵抗 R f を介して入力端子 Bに帰還さ れる。 このため、 信号 P 2 の微分信号 P3 が消滅しても、 信号 P 3 を自己保持してウィ ン ドコ ンパレータ WCは、 入力信号 yが第 1入 力端子 Aの下限閾値 T h A L以下になるまで発振し続ける。
次に、 第 2図のオン · ディ レー回路 1 0のフヱ一ルセーフ構成に ついて説明する。
各抵抗は熱的若しく は機械的に故障するものとし、 コンデンサを 構成する電極の板は蒸発しないものとする。 そうすれば、 抵抗値や 静電容量の温度による小さな変化はあるが、 抵抗は断線故障だけを 考えるこ とができ、 また、 コンデンサはリー ド線の断線故障と電極 の板の間の短絡故障を考えればよいことになる。 更に、 P UT発振 回路 1 1 とレベル変換回路 1 2は入力信号がないにも拘らず自己発 振してしまう こ とがないものとする。 そうすれば、 PUT発振回路 1 1 は回路を構成する要素が正常な状態にあって、 しかも、 入力信 号 yがウィ ン ドコ ンパレータ WCの第 1入力端子 Aの下限閾値 T h A L (考え易くするために上限の閾値は入力信号レベルより十分高 く セッ トされているものとする。 このようにセッ ト してもフヱール セーフオン · ディ レ一回路としての機能は損なわれない） を越える レベルに達したときのみ発振して出力パルス を生成する。
そして、 例えば第 1〜第 3抵抗 R。 R 0 2 , R。3に断線故障が起 こ っても、 コンデンサ C 01に前述の断線若しく は短絡の故障が起こ つても、 P UTの 3つの電極端子 A (アノー ド端子） ， K (カソ一 ド端子） ， G (ゲー ト端子） の断線若しく は電極間の短絡の故障が 起こっても出力信号 P , は発生しない。 但し、 第 4抵抗 R 04は出力 信号 のパルス幅て ' をコンデンサ C o,と共に定めており、 第 4 抵抗 R 04に断線故障が起こった場合、 信号 P , のパルス幅て ' が延 長されるので、 このオン · ディ レー回路 1 0の遅延時間 （ て + て ' ) が少し延長されるこ とになる。 しかし、 遅延時間が延長させる側は 安全側であり、 何ら問題はない。
レベル変換回路 1 2は、 電源電位 Vccより高いレベルのパルスで 発生する信号 を、 第 3図の P 2 で示すように、 電源電位 Vccの 枠内で変化させる目的をもっている。 P U Tの発振出力信号 を、 第 2図中に点線で示すようにダイォ一 ド D。2を介してウィン ドコン パレー夕 WCの第 2入力端子 Bに直接導いてォン ' ディ レー回路を 構成すれば、 レベル変換回路 1 2を省略できる。 しかし、 第 3抵抗 R 03に断線故障が生じて、 更に、 ゲー ト端子 Gと力ソー ド端子 Kの 間に短絡故障が生じると、 入力信号 yが入力されたとき、 この信号 yがウィ ン ドコ ンパレータ WCの第 1 及び第 2入力端子 A， Bに直 接入力されるこ とになり、 これにより、 遅延時間てが生じないうち にウィ ン ドコ ンパレータ WCが発振してしまう危険が生じる。 この 危険を防ぐために、 信号 P , を一度電源電位 Vccの枠内の信号 P 2 に変換し、 改めてこの信号 P 2 をコンデンサ C。2とダイオー ド D 02 を用いて電源電位 Vccに重畳させてウイ ン ドコンパレータ WCの第 2入力端子 Bに入力しているのである。
レベル変換回路 1 2 はもう 1 つ重要な機能を持っている。 ウィ ン ドコンパレータ W Cの第 2入力端子 Bには、 第 3図の P 3 で示すよ うに、 信号 P2 の立ち上がり信号が入力される。 この立ち上がり信 号 P 3 は PUT発振回路 1 1が発振して出力信号 を出力して後. 更に引き続いて出力パルスを発生させることができるこ とを意味し ている。 換言すると、 この立ち上がり信号 P3 は PUT発振回路 11 が正常に動作することの証としてみることができる。 万一、 第 3抵 抗 R。3に断線故障が起こつて第 2抵抗 R 02と P U Tのゲ一 ト端子 G 一力ソー ド端子 K間を介して入力信号 yが直接トランジスタ Q。 の ベースに供給されるようなことがあっても、 この入力信号 yの立ち 上がり信号は、 トランジスタ Q。 の出力信号 P 2 では立ち下がり信 号となるために、 コンデンサ Co2とダイオー ド D01によって伝達さ れる信号 P 3 とはならない。
また、 第 2図のオン ' ディ レー回路 1 0でウィ ン ドコンパレー夕 WCの第 1入力端子 Aは P UT発振回路 1 1の欠点を補っている。 この点について、 PUT発振回路 1 1 の遅延動作をタイムチャー ト を示す第 4図を参照して説明する。
第 4図において、 Vc01 はコンデンサ C01の第 1抵抗 Ro,側の端 子電位の変化を表している。 入力信号 yが電位 Vに立ち上がるとコ ンデンサ C01は第 1抵抗 Ro,を介して充電され、 て秒後に出力信号 P 1 を発生するよう設定されているとする。 しかし、 万一、 この て 秒が経過する以前に入力信号 yのレベル Vが V' に低下すると、 この入力レベルの変化に応じて PUTのゲー ト端子 Gの電位が低下 して て秒以前のて ！ の時点で出力パルス ' を生じる場合が起こ る。 ここで、 入力レベル V' が第 1入力端子 Aの下限閾値 T h A L 以下となるようにウィ ン ドコ ンパレータ WCの第 1入力端子 Aの下 限閾値 T h A Lを設定しておけば、 入力信号 yに V→V ' へのレべ ル変化が万一起こ って第 2入力端子 Βに所定の時間て より以前の て においてパルス Ρ , ' が入力された場合でも、 ウィ ン ドコンパレー 夕 W Cは発振しないようになる。
よって、 第 1 入力端子 Αの閾値 T h A Lは遅延時間 ての最小値を 定めるこ とになる。 尚、 P UTの代わりに、 U J T (ュニジャ ンク シヨ ン トラ ンジスタ， 別名ダブルベースダイオー ド） を用いるこ と ができるこ とは言う までもない。
ところで、 第 2図のオン · ディ レー回路 1 0の構成は、 電源電位 Vccより高い入力信号 yが入力され、 電源電位 Vccより高い電位で 出力される発振パルス P ! を一度電源電位 Vccの枠内で変化するパ ルス信号 P 2 に変換し、 このパルス信号 P 2 を改めて電源電位 Vcc よ り高い電位のパルス信号 P 3 に変換してウィ ン ドコ ンパレータ W Cの第 2入力端子 Bの入力信号と している。 この変換によって、 レ ベル変換回路 1 2にパルス信号 P 2 が生じたときのみ、 ウィ ン ドコ ンパレー夕 WCの第 2入力端子 Bに ト リ ガ信号と してのパルス信号 P 3 が入力されるような構成と している。
しかし、 例えば第 4抵抗 R。4、 第 6抵抗 R。6及び第 7抵抗 R。7と コ ンデンサ C 01に断線故障が起こ り、 トラ ンジスタ Q。 のコ レ クタ に断線故障が起こ つた場合、 第 2図のオン · ディ レー回路 1 0 は実 質的に第 5図の構成となる。 現実にこのような多重の故障が同時に 起こる とは考えられないが、 ウィ ン ドコ ンパレータ WCの第 2入力 端子 Bに電源電位 Vccより高い信号が、 回路を構成する要素の故障 で誤って入力される場合は第 5図の回路構成となるときである。 あ えて、 このような悪条件で誤りの出力信号 z = 1 が生じないよう に するには、 第 2図に示すォン ， ディ レー回路 1 0 において、 第 6図 に示すように、 ウィ ン ドコンパレータ WCの第 1 入力端子 Aの前段 に、 第 1 図と同様の抵抗 R 221 と四端子コンデンサ C 221 による遅 延回路を挿入し、 且つ、 第 2入力端子 Bに故障を配慮して上下の閾 値 T h B Hと T h B Lを設定すればよい。
即ち、 第 5図で最悪の状態は、 図中①で示すコンデンサ C。2が正 常に動作している場合と、 ②で示すコンデンサ C。2に短絡故障が生 じている場合とに分けるこ とができる。
①の場合、 第 7図のタイムチャー トの P 3 の①の波形で示すよう に、 入力信号 yの立ち上がり信号 （微分信号） が P U Tのアノー ド 端子 Aと力ソー ド端子 K間、 若しく はゲー ト端子 Gと力ソー ド端子 K間を介して入力される場合である。 もし、 この微分信号 P 3 がゥ イ ン ドコンパレー夕 WCの第 2入力端子 Bにおける発振条件を満た すレベルであるならば、 上述の多重故障によって第 5図の回路構成 になった場合では、 ウィ ン ドコンパレータ WCは、 入力信号 yが入 力されると同時に出力信号 z = 1 を生じることになる （遅延時間 τ が生じない） 。 第 6図の抵抗 R 221 ， 四端子コンデンサ C 221 はこ れを避ける目的で挿入されており、 抵抗 R 221 と四端子コンデンサ C 2 2 1 は第 1 図の場合と同じ機能を持つ。
即ち、 ウィ ン ドコンパレータ WCの第 1 入力端子 Aに入力する信 号 （第 6図中、 y A で示す） は、 第 7図に示すように、 入力信号 y - 1 (レベル Vの信号） が入力されてから て 2 秒後に下限の閾値 T h A Lに達する （ て 2 は抵抗 R 221 と四端子コンデンサ C 221 で定 まる時定数である） 。 こ こで、 信号 P 3 が立ち上がつてからウィ ン ドコンパレータ WCの第 2入力端子 Bに設定される下限閾値 T h B L以下となる時間て 3 、 上の時定数て 2 より短く なるように、 ゥ イ ン ドコ ンパレータ WCの第 2入力端子 Bの前記下限閾値 T h B L を設定すれば、 たとえ入力信号 y = l の立ち上がりによる信号 P 3 が発生しても出力信号 z = 1が生じないこ とになる。
次に、 ②のコンデンサ C。2が短絡故障した場合を説明する。
こ こで、 ウィ ン ドコンパレ一夕 WCの第 2入力端子 Bの入力抵抗 を r i n、 抵抗 R。い R。2, R u s, R。4， R。5の抵抗値を r。i， r 02
， Γ 03 » Γ 04 » 上 0 5とおく と、 通常は r 。，：》 r i n》 r 02， Γ 03， Γ
04》 r 05の条件で設計される。 最悪条件として P UTのアノー ド端 子 Aとカソー ド端子 K間に短絡故障が起こつた場合、 r o i » r i nで あるから第 2入力端子 Bの入力電圧は低く、 下限の閾値 Th B Lを この入力電圧より高く とることができる。 次に、 また、 別の最悪条 件として P UTのゲー ト端子 Gとカフ一ド端子 K間に短絡故障が起 こ った場合、 入力電圧 Vが抵抗 R 02と R。3で分圧された信号が第 2 入力端子 Bに入力される。 よく取られるこの分圧比 （抵抗値比 r 02 /r。3) は 0. 7 ぐらいであるから、 0. 7 Vとして第 7図のタイ ムチャー トに示す。 従って、 ウィ ン ドコンパレータ WCの第 2入力 端子 Bの上限の閾値 T h BHをこの入力電圧より低い値にセッ トす ればよい （例えば 0. 5 V) 。 第 5図で抵抗 R。3に断線故障が生じ た場合は上述の電圧 0. 7 Vより大きな入力電圧がウィン ドコンパ レー夕 WCの第 2入力端子 Bに入力されるこ とになる。 また、 P U Tのァノー ド端子 A—力ソー ド端子 K間とゲ一 ト端子 G—力ソ一 ド 端子 K間に同時に短絡故障が起こった場合、 r。，》 r。2であるから、 ゲー ト端子 G—カ リー ド端子 K間の短絡状態と殆ど変わらない。 更 に、 抵抗 R。4に断線故障が生じていない状態では r。4《 r。2， r 01 であるからウィ ン ドコンパレー夕 WCの第 2入力端子 Bの入力電圧 は低いレベルにある。
第 2図のオン · ディ レー回路 1 0に.抵抗 R221 と四端子コンデン サ C221 を付加した構成の第 6図のオン · ディ レー回路で、 故障の ない正常な状態でて秒後にウィ ン ドコ ンパレータ WCの第 2入力端 子 Bに信号 （第 7図中、 P3 ' で示す） が生じ、 このパルス信号 P 3 の高さが、 第 2入力端子 Bの閾値 Th BHを越えるこ とがあっても 一向に差し支えない。 なぜならば、 信号 P3 ' が発生する以前に、 第 1入力端子 Aの入力信号 y A が閾値 T h A Lを越えておれば、 て 秒後に発生する信号 P 3 ' の立ち上がり （ d P3 ' / d t > 0 ) 若 しく は立ち下がり （ d P 3 ' d t く 0 ) 力、'、 閾値 T h B H， T h B Lで与えられる窓の範囲にある間にウイン ドコンパレータ WCは 発振してこの信号を自己保持することができるからである （Δての 誤差が生じる） 。
このように、 第 2図のオン · ディ レ一回路 1 0のウィ ン ドコンノ、。 レー夕 WCの第 2入力端子 Aの前段に第 1図の抵抗 R221 と四端子 コンデンサ C221 による遅延回路を加えると共に、 回路の故障で生 じる電源電位 Vccより高い電位の誤り信号に対して上限と下限の閾 値 Th BH, T h B Lをウィ ン ドコ ンパレータ WCの第 2入力端子 Bに定める構成のオン · ディ レー回路とすれば、 更に、 回路の故障 による危険側の誤り （遅れ時間が短縮されるような誤り） を防止す ることができるオン · ディ レー回路を提供することができる。
ところで、 本発明で、 オン · ディ レー回路の入力信号は、 回路が 動作するための電源電位 Vccより高い直流の電位でなければならな い。 このような入力信号は、 例えば電源電位 Vccより高い電位の入 /23496
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力信号がスィ ッチを介して入力されればよい。 また、 電源電位 V cc より高い電位の入力信号が入力されるもう 1 つのケースは、 フエ一 ルセーフ信号処理の結果として電源電位より高い電位が生成される ケースである。 フェールセーフな信号処理の方法は、 例えば、 M.Ka to, . Futsuhara, Μ· Mukaidonoによって、 Pro of 2nd Internat i onal Con on Human Aspects of Advanced Manufacturing and Hy br id Automat ion, Honolulu, U. S. A. (Aug. 1990) "Construction of Magnet ic Sensors for Assuring Safety"で磁気センサ（こつしヽて既 に述べられている。 しかし、 フヱ一ルセーフ信号処理の基本となる 原理が詳しく述べられていないので、 フヱールセーフ信号処理の方 法を第 8図の光ビームセンサの例を用いて説明する。
第 8図は投光器 Tから危険な領域 W (安全を確認すべき領域） に 光ビーム Bを照射し、 受光器 Rでこの光信号 （交流） を受信する構 成である。 受光器は受光素子と、 この出力信号を増幅する増幅器と、 増幅器の出力信号を整流する整流回路とから成る。
第 8図のセンサは、 フヱールセーフ処理として以下に述べる （ 1 ) 〜 （ 3 ) に示す 3つの重要な処理を行っている。
( 1 ) 受光器 Rの入力信号を交流信号とする。
図の — B。 の振幅で示すように、 投光器 Tの出力信号 （光ビ ーム B) は光ありの状態 （ B , ) と光なしの状態 （ B。 ） とが交互 に出力される交番信号として受光器 Rへ送信される。 この方法は、 受光器 R側から見ると、 B , (光あり） のレベルが障害物で光ビ一 ムの遮断されていない状態 （即ち、 安全） を意味し、 B。 （光なし） のレベルが障害物で光ビームの遮断された状態 （即ち、 安全でなレ、） を意味している。 受光器 Rを構成する受光素子と増幅器はこの交番 信号を受信して増幅することにより、 領域 Wに現実に障害物が進入 したときこの交番信号は受信されず、 障害物が不在のときこの交番 信号は受信されるこ とになる。 換言すると、 この方法は、 障害物が 不在である （安全である） ときにも、 これを示す受信信号の中に危 険を示す信号 （ B。 ） が含まれることになる。
( 2 ) 安全を示す信号 y == 1 は交流信号の整流出力信号とする。
第 8図における増幅器の出力信号は倍電圧整流回路で整流されて 直流出力信号 y = 1 を生じる。 図でコンデンサ C A には、 入力信号 レベル B。 （危険を示す） が受信されて、 はじめて図で示す極性の 充電がダイオー ド D A を介して起こる。 そして、 入力信号レベル B 1
(安全を示す） はこの充電電圧に重畳し、 ダイオー ド D B を介して コンデンサ C B に直流の出力電圧 V D Cとして蓄積される。 この蓄積 電圧 V D Cは、 入力信号レベル B。 によってコンデンサ C A が充電さ れない限り生じない。 即ち、 安全を示す直流出力信号 V D Cは危険を 示す入力信号レベル B。 を受信できるときのみ生じるこ とになる。
図に示す受信方法は、 安全を示す信号 （V D C ) を生成するとき、 受光素子と増幅器が危険を示すことのできることを確認して生じて いるこ とになる。 この動作を論理的に表現すれば、 領域 Wが安全で あることと、 受光器 Rが危険を示すことのできることの論理積で出 力信号 y = 1 が生じる、 という ことになる。 そして、 もし、 入力信 号レベル が受信されないとき、 直流出力 V D Cは生じないので危 険を示すこ とになる。 図で投光器 Tから送信される交番の光ビーム Bは危険な領域 Wに障害物があるか否かを検査すると同時に、 受光 器 Rの受光素子と増幅器が正常に動作しているか否かを検査するた めの検査信号となっている。 ( 3 ) 出力信号は電源電位より高いレベルで出力される。
第 8図で、 倍電圧整流回路は、 ダイオー ド DA を用いて電源電位 Vccにクランプされており、 信号 yは電源電位 V ccに整流出力電圧 V DCが重畳して出力される。 このように電源電位に重畳して出力信 号が生成される （電源枠外電位の出力信号と呼ぶ） 理由は、 図の点 線で示すように、 万一、 コンデンサ C A に短絡故障が生じて出力側 に電源電位 Vccが直接出力されるようなこ とがあっても、 出力側で 出力電位 V DCとこれを区別できるようにするためである。 即ち、 図 で、 倍電圧整流回路の出力電位を Vとすると、 2値の出力信号 yは 次のように判断されるようにする。
Figure imgf000018_0001
即ち、 電源電位 Vccより高い出力電位 （V > VCC) が出力される ときを安全を示す信号 y = 1 とし、 電源電位 Vccと等しいか， 若し く は電源電位 V ccより低い出力電位 （V≤ VCC) で出力されるとき を危険を示す信号 y = 0 とする。
このように、 信号 yを 2値化することによって、 万一、 コンデン サ C A に短絡故障が生じて電源電位 Vccが出力側に出力されても、 誤つて安全を示す信号 y = 1 が生じるようなこ とがない。
上の例では整流された出力信号は電源電位より高いレベルの閾値 によってレベル検定されねばならず、 また、 このレベル検定に用い られる回路は 「閾値以下の入力レベルであるにも拘らず、 故障で誤 つて恰も閾値より高いレベルが入力されているようなレベル検定の 出力が決して生じない」 という特性を持っていなければならない。 このような機能を持つレベル検定回路は後述するフ ェールセーフな ウイ ン ドコ ンノ レー夕である。
また、 第 8図で交流増幅器は、 フュールセーフな特性を持ってい なければならない。 このような増幅器.について説明する。
通常トランジスタの増幅度は故障で低下するこ とはあっても 3 0 %以上も増加してしまうようなことはない。 トランジスタ増幅器は 故障時自己発振してしまうようなことがない限り出力信号がある レ ベルで固定される。 このため、 フヱ一ルセーフな増幅器では入力信 号に交流信号を用いて、 この交流信号が所定の振幅の出力信号とし て出力されるときを増幅器の正常動作状態とする。 万一、 増幅器に 故障が生じた場合、 出力レベルがある値 （レベル） に固定され、 交 流の出力信号とならないからである。 この考え方の基本となる条件 は増幅器が自己発振しないということである。 このため、 フェール セーフ増幅器には負帰還増幅器は余り用いられない。 しかし、 負帰 還増幅器は増幅度が温度によって変動し難い利点がある。 また、 こ の入力信号は小さいレベルであって、 万一、 増幅器の故障で入力信 号が直接出力側に増幅されないで出力されるようなこ とがあっても- 「出力レベルが小さいために、 この出力信号が出力側で用意される 閾値を越えてしまうようなことがない」 という考え方に基づいてい る。
第 9図はフ ールセーフな負帰還増幅器の例を示す （ 3 0 d B程 度の増幅度を得ることができる） 。
[¾ I\ 1 9 1 ， . I 9 2 ， 1 9 3 > K 1 9 4 ， 1 9 5 ， R 1 9 6 は抵抗、 C , 9 1 ， C 1 9 2 ， C , 9 3 はコンデンサ、 Q 1 S 1 ， Q 1 9 2 は トランジ ス夕であり、 出力信号は トランジスタ Q！ S 2 のェミ ッタ側から抵抗 R , 9 6 を介して トランジスタ Q 131 のベースに帰還されている。 図 の回路で、 まず、 抵抗 R l91 , R ， R R . ， R に断 線故障が起こったら出力レベルは高レベル若しく は低レベルのいず れかに トランジスタ Q 1 S 2 の出力信号は固定される。 また、 コンデ ンサ C 1 S 2 に短絡故障が起こった場合も トランジスタ Q , 9 , のべ一 スバイアスが大き く変化するので同様の出力状態となる。 コンデン サ C 1 S 2 に断線故障が生じたり、 抵抗 R I 95 に断線故障が生じた場 合は、 増幅度が低下し、 トランジスタ Q 192 の出力の振幅が小さ く なる。 しかし、 このような故障が起こったとき、 更に、 トランジス 夕 Q I 92 の出力信号を一定のレベルに固定させるには、 第 1 0図の 構成とすればよい。
図で抵抗 R 194 ' と R 195 ' とコンデンサ C 1 S2 ' を除く他の要 素は第 9図と同一である。
第 9図で、 交流信号に対する トランジスタ Q 1 S 2 のェミ ッタ抵抗 は抵抗 R 194 と R 195 の並列の合成抵抗である。 この抵抗の大きさ と略等しい抵抗を第 1 0図における抵抗 R 1 S 5 ' とすればよい。 第 9図で直流信号に対する トラ ンジスタ Q 192 のェミ ッタ抵抗は抵抗 R が持つ。 第 1 0図ではこの大きさが抵抗 R 195 ' と R 194 ' の和の抵抗に略等しくなるようにすればよい。 第 1 0図ではコ ンデ ンサ C 192 ' として四端子コンデンサを用いており、 抵抗 R 194 ' ， R ' のいずれに断線故障が生じても、 コンデンサ C I S 2 ' に短 絡若しく は断線の故障が起こっても、 トランジスタ Q I S 2 の出力信 号は特定の直流レベルに固定される。
また、 第 8図では整流の出力信号はコンデンサ結合によって生成 されている。 しかし、 増幅器の出力信号は、 第 1 1 図に示す回路の ように トラ ンス結合を用い 2次側出力信号を整流回路で整流して生 成できることは公知である。
第 1 1図では、 第 8図における結合コンデンサの役目を トラ ンス Tが担っている。 トラ ンス Tの 2次側出力信号は交流入力信号がな いとき、 即ち、 危険状態をトラ ンス Tの出力信号として示すこ との できる証を、 図で示すように、 交流出力信号の振幅の平均値レベル
〇 avで示していると考えることができる。 〇 a v l. C v 2. · · . 0 av はこの点を通過して トランス Tの磁束が変化したこ とを示しており- この意味は トランス Τの入力信号が危険を示す側に変化したこ との 証である。
次に、 本発明で用いる前述の 2入力ウィン ドコンパレー夕の構成 について詳細に説明する。
このフェールセーフなウイ ン ドコ ンノ、。レー夕の回路とその動作及 びフヱ一ルセ一フ特性に関しては、 電気学論文誌（Trans. IEE of J apan)Vol.109-C, No.9, Sep.1989 (窓特性を持つフヱールセ一フ論 理素子を使ったイ ンタ αッ クシステムの一構成法） で示してあり、 また、 "Appl i cat in of Window Comparator to Majority Operation Proc. of 19th International Symp. on Multiple - Valured Logic, IEEE Computor SocietyCMay 1989) や、 IEEE TRANSACTION on INST RUMENTATION AND MEASUREMENT, Vol.38, No.2(April, 1989)"Reali zat i on of Fail - Safe Train Wheel Sensor Using Electromagnet i c Induction" 等の文献でも示した。 また、 L S I化した 2入力フェ ールセーフウイ ン ドコンパレー夕を電子情報通信学会英文論文誌（I EICE TRANS. ELECTRON. , Vol, E76-C, No.3, March 1993 PP.419- 427 "LSI Implementation and Safety Verification of Window Compar ator Used in Fail - Safe Multiple-Valued Logic Operation" で示 している。 また、 発明者の一人が既に、 U. S. Patent 4.661.880 号 明細書、 U. S. Patent 5.027, 11 号明細書ゃ特公平 1 — 2 3 0 0 6 号公報においても示している。
その代表的回路例とその動作の概略を以下に説明する。
第 1 2図はフヱ一ルセーフなウィ ン ドコンパレータの回路構成例 である。 尚、 第 1 2図の回路はフェールセーフな論理積機能を持つ ているので正確には 2入力のフェールセーフウィ ン ドコンパレータ /ANDゲ一 トである。
第 1 2図で、 R 1 0. R 20. · · · . R O. R D は抵抗、 〜 Q 7 は トランジスタ、 A, Bは入力端子、 Vccはウィン ドコンパレ 一夕の電源電位、 2 0 3は整流回路である。 図中、 一点鎖線で囲つ た部分は、 各々 トランジスタ Q 1 , Q 2， Q 3 と トランジスタ Q 5 , Q 6 , Q 7を用いた直結の直流増幅回路 2 0 1 , 2 0 2を構成して おり、 両者は全く 同じ直流増幅回路の構成である。 一般的な直流増 幅回路と異なる点は、 トラ ンジスタ Q 1 と トランジスタ Q 5が電源 電位 V ccの外にある （N P N トランジスタ Q し Q 5のェミ ッタが 電源電位 Vccに接続されている） 点である。 このため、 トラ ンジス 夕 Q l ， Q 5のベースには、 電源電位 Vccより高い電位の入力信号 が供給されねばならないこ とになる。 また、 トランジスタ Q l ， Q 5のコ レクタは、 各々抵抗 R 1 0, R H。 を介して入力端子 A, Bに 接続されており、 入力端子 A， Bには、 電源電位 Vccより高いレべ ルの入力信号 （電源枠外電位の入力信号と呼ぶ） が供給されない限 り トランジスタ Q 1 と トランジスタ Q 5 は増幅器として動作しない こ とが判る。 トラ ンジスタ Q 4 は位相反転回路 （イ ンバー夕） を構 成しており、 直流増幅回路 2 0 1 の出力信号の反転増幅機能を持つ。 トランジスタ Q 4 も、 トラ ンジスタ Q l ， Q 5 と同様に電源電位 Vc より高い電位のベース入力とコ レクタ入力 （抵抗 R 90を介して入力 端子 Aから供給される） で動作する。 トラ ンジスタ Q 5のベース入 力信号は、 トラ ンジスタ Q 4のコ レ クタから供給されるので、 入力 端子 Aに電源電位 Vccより高い入力レベルの信号が与えられれば電 源電位 V ccより高い電位の信号が トラ ンジスタ Q 5のベースには供 給されるこ とになる。
トラ ンジスタ Q 3 , Q 7はェミ ツ 夕が共にァース電位にあるが、 コ レ クタは各々抵抗 R 60, R 7 0 , と R 16。 ， R 17。 を介して入力端 子 Aと Bに接続されているので、 入力端子 Aと Bに電源電位 Vccよ り高い電位の入力信号が供給されておれば、 トラ ンジスタ Q 3 と ト ラ ンジス夕 Q 7のコ レ クタ電位は各々 0 Nしたときァ一ス電位にあ り、 0 F F したとき入力端子の電位、 即ち、 電源電位 Vccより高い 電位となる。 この トラ ンジスタ Q 3 と トラ ンジスタ Q 7の O NZO F Fによるスィ ツチ信号は、 トラ ンジスタ Q 4のベースには抵抗 R 8 , を介して、 トラ ンジスタ Q 1 のベースには抵抗 R 18。 を介して、 そ れぞれ供給されるので、 トラ ンジスタ Q 4 は トラ ンジスタ Q 3のコ レクタの出力信号を用いて、 トラ ンジスタ Q 1 は トラ ンジスタ Q 7 のコ レクタの出力信号を用いてそれぞれスィ ッチする （N〇Z〇 F Fする） こ とが可能となる。
即ち、 第 1 2図の回路は、 直流増幅回路 2 0 1 が直流増幅回路 2 0 2に トラ ンジスタ Q 4 を介して直結され、 また、 直流増幅回路 2 0 2の出力信号は抵抗 R , 8。 を介して直流増幅回路 2 0 1 に直結さ れており、 帰還発振器を構成している。
第 1 2図の回路が発振するための条件は、 入力端子 Aの入力電位 を V 1 0、 入力端子 Bの入力電位を V 2。とすれば、 次式で定まる。
入力端子 Aについて、
( r io+ r 2o+ r 3o) Vcc r 3。< V i。< ( r 6 o + r 7 o) V c c r 7 o • · · · ( 1 )
入力端子 Bについて、
( r ,】。 + Γ 1 20 + Γ 〗30 ) V c C / 1 30 く ^ 20く ( 1 60 + r , τ ο)
V cc r 17。 · · · · （ 2 )
上の 2つの式で、 r l e〜 r 17。 は各抵抗の抵抗値を示す。 また、 記号 <は略等しいか若しく は不等号を意味している。 （ 1 ) 式で、 ( r , o + r 20 + r 3 o ) VccZ r 3。は入力端子 Aの略下限の閾値を表 し、 （ r 6。+ r 7。） VccZ r 。は入力端子 Aの略上限の閾値を表す。 同様に、 （ 2 ) 式で、 （ ！^ + ！^ ^ + ！^ ^ ！ ！" 。 は 入力端子 Bの略下限の閾値を表し、 （ r 16。 + r !TO)V CC/ r 170 は入力端子 Bの略上限の閾値を表す。 入力端子 Aが （ 1 ) 式を満た す範囲の入力レベル V 。であって、 しかも、 入力端子 Bが （ 2 ) 式 を満たす範囲の入力レベル V20であるとき、 第 1 2図の回路は発振 して端子 U f に交流の出力信号を生じ、 この交流の出力信号は整流 回路 2 0 3で整流されて直流の出力信号となる （交流の出力信号が 端子 U ίに生成されないとき直流の出力信号は生成されない） 。
第 1 2図における発振の過程は、 入力端子 Α、 Βに入力する信号 の電圧 .レベルが共に （ 1 ) 式と （ 2 ) 式を満たすとき、 例えば次の ようにして、 トランジスタ Q , 〜Q7 がスィ ッチされるこ とによつ て こる。
まず、 入力端子 A、 Bのいずれにも入力電圧が供給されていない 場合、 各 トランジスタは、 トランジスタ Q l : O F F、 トラ ンジス 夕 Q 2 : 〇N、 トランジスタ Q 3 : ON、 トランジスタ Q 4 : O F F、 トランジスタ Q 5 : O F F、 トランジスタ Q 6 : O N、 トラン ジス夕 Q 7 ： ONの状態にある。
こ こで、 入力端子 Aに （ 1 ) 式を満たす入力電圧 （ （ 1 ) 式で示 される上限と下限の閾値の範囲内の電圧） が供給されると、 各 トラ ンジス夕は、 トランジスタ Q l : O F F、 トランジスタ Q 2 : 〇 F F、 トランジスタ Q 3 : 0 F F、 トランジスタ Q 4 : 〇N、 トラン ジス夕 Q 5 : 〇 F F、 トランジスタ Q 6 : ON、 トランジスタ Q 7
： ONの状態になる。 この場合、 入力端子 Aの入力信号によって ト ランジス夕 Q 2 , Q 3 , Q 4 , Q 5の出力状態はスィ ッチされて変 わるが、 トランジスタ Q 6， Q 7 , Q 1 の出力状態は入力端子 Bに
( 2 ) 式で示される下限の閾値より低い入力電圧が供給されている ので変わらない。 従って、 一方の入力端子のみ所定の閾値レベルの 信号が入力しても第 1 2図の回路は発振しない。
次に、 入力端子 Aに （ 1 ) 式を満たす入力電圧が入力している状 態で、 入力端子 Bに （ 2 ) 式を満たす入力電圧 （ （ 2 ) 式で示され る上限と下限の閾値の範囲内の電圧） が供給されると、 各トランジ ス夕は次のようにスィ ッチされて発振する。 Q 6 ： 0 F F→ Q 7 ： 0 F F→ Q 1 ： 0 N→ Q 2 ： 0 N→ Q 3 ： ON→Q 4 ： 0 F F→ Q 5 ： ON→Q 6 ： O N→Q 7 ： ON→Q 1 ： 0 F F→Q 2 : 〇 F F → Q 3 ： 0 F F→ Q 4 ： O N→ Q 5 ： 0 F F→Q 6 ： 0 F F→ · · こ こで、 （ 1 ) 式と （ 2 ) 式で示される入力端子 Aと Bの上下の 閾値間隔 （幅） を窓と呼ぶ。 そして、 入力レベルに対して上下に閾 値を持つような第 1 2図に示すコンパレータをウィ ン ドコンパレー 夕と呼ぶ。
また、 第 1 2図の回路は、 入力端子 A, Bに各々 （ 1 ) 式と （ 2 ) 式を満たす直流の入力電圧が供給されたとき初めて発振して交流の 出力信号を生成できるので、 ANDゲー トの機能を持つ。 しかも、 入力端子 Aと Bのいずれもがウィ ン ドコ ンパレータの機能を持つの で、 2入力ウィ ン ドコ ンパレータ ZANDゲー ト と呼ばれる。 ウイ ン ドコ ンパレータで窓をセッ トするとは、 第 1 2図では入力端子 A 若し く は入力端子 Bの持つ上下 2つの閾値を入力 レベルに対して設 定するこ とを意味する。
第 1 2図の回路は トラ ンジスタ Q i ( i = l〜 7 ) のいずれか 1 個が故障した場合 （例えば トラ ンジスタのベース—コ レクタ間に短 絡故障が起こ った場合） 、 帰還ループの位相が反転して帰還発振を 起こすこ とができない特性を持つ。 また、 トラ ンジスタ Q l , Q 3 , Q 4 と トラ ンジスタ Q 5 , Q 7は、 各々入力端子 A, Bに電源電位 Vccよ り高い入力電圧がコ レクタ側に供給されていない限り、 これ らの トラ ンジスタに続く 後段の トラ ンジスタ （各々 トラ ンジスタ Q 2， Q 4 , Q 5 と トラ ンジスタ Q 6， Q lである） のベースにスィ ツチ信号を出力するこ とができない。 従って、 第 1 2図の回路では 複数の トラ ンジスタに故障が起こ っても （仮に複数の トラ ンジスタ のベース—コ レクタ間に短絡故障が起こ っても） 入力端子 A, Bの 両方に電源より高い入力信号 （ （ 1 ) , ( 2 ) 式を満たす入力信号） が供給されない限り発振できない特性を持つ。 更に、 発振の閾値を 定める抵抗 （ （ 1 ) 式及び （ 2 ) 式を定める抵抗） に断線の故障が 生じた場合、 第 1 2図の回路は発振できない特性を持つ （短絡故障 が起こ っても同様に発振できない特性を持つ） 。 換言する と、 万一、 回路を構成する トラ ンジスタと抵抗に短絡若しく は断線の故障が起 こ っても、 「少なく とも入力端子 A， Bの両方に （ 1 ) 式と （ 2 ) 式で定める入力電圧が供給されていないにも拘らず、 誤って発振し てしまうようなこ とがない」 という特性を第 1 2図の回路は持つ。 このため、 第 1 2図の回路はフェールセーフなウィ ン ドコンノ、。レー 夕/ ANDゲー ト と呼ばれる。
尚、 第 1 2図の整流回路 2 0 3 は、 直流増幅回路 2 0 2の発振に よる交流の出力信号を整流して直流の出力信号とする機能を持つ。 発振の出力信号を整流して直流の出力信号とする方法には、 第 1 2 図の発振回路の出力信号を増幅してから整流回路に入力する場合も 含まれる。 また、 第 1 2図では 2つの直流増幅回路 2 0 1， 2 0 2 の間のイ ンバー夕として両者に独立して トランジスタ Q 4 による位 相反転増幅回路を挿入したが、 この位相反転増幅回路は 2つの直流 増幅回路の一方に組み込んでもよい （例えば、 前述した IEICE TRAN S. ELECTRON. , Vol, E76-C, No.3, March 1993等の文献で示されてい る） 。
第 1 3図に、 第 1 2図の回路において、 入力端子 A, Bに共通の 入力信号を与えて （ 1 ) 式と （ 2 ) 式で定まる閾値を等しい値にセ ッ ト した場合の入力電圧 V 12 ( = V 10= V20) に対する発振周波数 特性を示す。 但し、 = r 7。= l 6 Κ Ω、 r 6。= r 160 = 20Κ Ω、 Γ 3 ο = Γ ΐ 3 ο = 1 0 0 Κ Ω. r 2。= r 12。 = 6. 2 Κ Ω、 r 4 ο = r 1 4 0 = 1 0 Κ Ω、 r 5。= r 15。 = 1 Κ Ω、 r 9。= 2 0 K Q、 r 8。= r i。。 = r i 8 o = 2 O K Ωである。
以上述べたように本発明のオン · ディ レー回路によれば、 回路を 構成する抵抗やコンデンサ或いは P U T等に故障が発生しても、 予 め設定した遅延時間が決して短縮されることがなく、 極めて高いフ ェ一ルセ一フ性を有する。
〔産業上の利用可能性〕
本発明は、 高度の安全性を要求される産業機器等において、 時間 制御機器等にオン · ディ レー回路を使用する場合に、 極めて高い安 全性を確保するこ とが可能となり、 産業上利用性は大である。

Claims

請求 の 範 囲
( 1 ) 信号入力端子に信号が印加されてから所定の遅延時間を持つ て P U T (プログラマブル ' ュニジヤ ンクシヨ ン · トランジスタ） を導通させて発振パルスを発生する P U T発振回路と、 該 P U T発 振回路の発振パルスの信号レベルをレベル変換するレベル変換回路 と、 前記 P U T発振回路の信号入力端子を介して入力される信号が 第 1 入力端子に印加され、 前記レベル変換回路からの出力の立ち上 がり微分信号が第 2入力端子に印加されると共に前記第 1 及び第 2 入力端子に電源電位より高いレベルの信号が入力した時に論理値 1 の出力を発生する 2入力ウィ ン ドコ ンパレータと、 該 2入力ウィ ン ドコンパレ一夕の整流出力を前記第 2入力端子側に帰還してウイ ン ドコンパレー夕の出力を自己保持する自己保持回路とを備えて構成 したこ とを特徴とするオン · ディ レー回路。
( 2 ) 前記 P U T発振回路は、 信号入力端子と 2入力ウィ ン ドコ ン パレー夕の電源供給ライ ンとの間に第 1 抵抗とコンデンサの直列回 路を有し、 該直列回路と並列に第 2抵抗と第 3抵抗の直列回路を有 し、 P U Tのァノ 一 ド端子を前記第 1抵抗とコンデンザとの中間点 に接続し、 P U Tのゲー ト端子を前記第 2抵抗と第 3抵抗との中間 点に接続し、 P U Tのカソー ド端子を第 4抵抗を介して前記電源供 給ライ ンに接続し、 P U Tの力ソー ド端子と第 4抵抗との中間点か ら出力を発生する構成である請求の範囲第 1項記載のォン · ディ レ 一回路。
( 3 ) レベル変換回路は、 P U T発振回路からの発振パルス信号電 圧を分圧する第 5抵抗と第 6抵抗を有し、 ェミ ッタが 2入力ウィ ン ドコンパレー夕の電源供給ライ ンに接続し、 コレクタが第 7抵抗を 介してアースに接続し、 ベースが第 5抵抗と第 6抵抗との中間点に 接続する P N P トランジスタとを備え、 コレクタと第 7抵抗との中 間点から出力を発生する構成である請求の範囲第 1 項記載のォン · ディ レ一回路。
( 4 ) 前記 P U T発振回路の信号入力端子を介して入力される信号 が印加される 2入力ウィ ン ドコンパレータの第 1 入力端子の前段に. 抵抗と四端子コンデンサとを設け、 抵抗の一端は P U T発振回路の 信号入力端子に直列接続し、 前記四端子コ ンデンサは、 一方の電極 板の 2端子が前記抵抗の一端とウイ ン ドコンパレー夕の第 1 入力端 子との間に直列接続し他方の電極板の 2端子がウイ ン ドコンパレー 夕の電源供給ライ ンに直列接続し、 2入力ウィ ン ドコ ンパレー夕の 第 2入力端子に、 入力信号レベルの上限値及び下限値を規定する所 定の閾値範囲を設定する構成としたことを特徴とする請求の範囲第 1 項記載のオン · ディ レー回路。
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