WO1985003372A1 - Data transmitting/receiving system for transmitting data to and from auxiliary memory device - Google Patents

Data transmitting/receiving system for transmitting data to and from auxiliary memory device Download PDF

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WO1985003372A1
WO1985003372A1 PCT/JP1985/000025 JP8500025W WO8503372A1 WO 1985003372 A1 WO1985003372 A1 WO 1985003372A1 JP 8500025 W JP8500025 W JP 8500025W WO 8503372 A1 WO8503372 A1 WO 8503372A1
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data
storage device
common
auxiliary storage
mpu
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PCT/JP1985/000025
Other languages
English (en)
French (fr)
Inventor
Seiichi Hattori
Kunio Kanda
Original Assignee
Fanuc Ltd
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Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
    • G06F15/163—Interprocessor communication
    • G06F15/167—Interprocessor communication using a common memory, e.g. mailbox

Definitions

  • the present invention relates to a method for transmitting and receiving data to and from an auxiliary storage device connected to a microprocessor.
  • FIG. 1 shows the block diagram
  • -1 is a micro processor (hereinafter referred to as MPU) of the main device
  • 2 is an auxiliary storage device.
  • the auxiliary storage device 2 includes an MPU 3 for controlling the auxiliary storage device, a common RAM 4 for transmitting and receiving data, and a data path * transceiver 5, 7 and 8 are paths while having a storage medium 6 such as 6 and a magnetic disk.
  • the main unit MPU 1 writes command data to the common RAM 4.
  • the MPU 3 on the auxiliary storage device reads command data from the common RAM 4.
  • the MPU 1 reads the execution result from the common RAM 4. Is performed.
  • the processes (1) and (2), or the processes (3) and (4) -£-processing may occur during laps.
  • processing of access from MPU 1 is performed, processing of MPU 3 is made to wait, and processing of MPU 3 is performed after processing of MPU 1 is completed.
  • An object of the present invention is to provide a method of transmitting and receiving data to and from an auxiliary storage device which is provided with a plurality of common RAMs, reduces _waiting time, and enables high _3 ⁇ 4j ⁇ processing.
  • An object of the present invention is to give priority to either one of the main MPU and the auxiliary storage MPU when the same common RAM is accessed during a peripheral operation.
  • An object of the present invention is to provide a data transmission / reception method for an auxiliary storage device.
  • the present invention provides a plurality of common RAMs for data transmission / reception in an auxiliary storage device, and the common RAMs correspond to the respective common RAMs.
  • a storage device is provided to record the use status of the RAM, and a command is written to the auxiliary storage device from the external microphone processor to the “!” Of the above common RAM.
  • the storage means corresponding to the common RAM is set, and the fact that the common RAM is in use is recorded.
  • the above-mentioned storage means is reset, while the above-mentioned external microprocessor searches each of the above-mentioned storage means and is not set.
  • RAM that supports the storage means that are not currently being used by the auxiliary storage device.
  • a command is sent to an auxiliary storage device which sends a command to a RAM, and the present invention further includes a priority control circuit for providing an external microprocessor.
  • FIG. 1 is a block diagram showing a data transmission / reception method between a conventional auxiliary storage device and a main device
  • FIG. 2 is a main device and an auxiliary storage device according to an embodiment of the present invention
  • 3A is a block diagram showing the data transmission / reception method of FIG. 3A
  • FIG. 3A is an operation processing flow of the main device side of the embodiment
  • FIG. 3B is an auxiliary storage device of the embodiment. This is the operation processing flow on the side.
  • FIG. 2 is a block diagram showing an embodiment of the present invention, where 1 is an MPU of an in-device used for a control device, etc., and 10 is a book connected to the MPU of the main device.
  • 1 shows an auxiliary storage device side of an embodiment of the invention, wherein 11 is an MPU for controlling the auxiliary storage device 10, and 12 is a memory such as a magnetic disk in the auxiliary storage device 10. It is a medium.
  • 24 and 25 are the first and second common RAMs
  • 13 and 14 are data ⁇ ⁇ ⁇ ⁇ Transceiver
  • 26 and 27 are the first common RAMs 24 or the second common RAM 25 is a storage means for recording that the MPU 11 is occupied by the MPU 11.
  • FIG. 3A shows the operation processing of the MPU 1 of the main device.
  • Step 1 1 when a command that reads file F1 is issued, the first latch via the data path ⁇ buffer 17 is issued. 26 is set or not (Step 1 1), that is, as will be described later, the MPU 11 on the auxiliary storage device # 0 side has the first While the first common RAM 24 is being accessed, the first latch 26 is set. It is determined whether or not the common RAM 24 is occupied by the MPU 11, and if it is not set, that is, the first common RAM 2 4 Unless MPU 11 1 occupies 4 - to the first co-mode emissions RAM 2 4 co-Ma down de ⁇ rather than writing the data, (scan STEP 1 0 2).
  • step 104 If the second latch 26 has been set, then whether the second latch 27 has been set is determined by the data ⁇ Decision is made via buffer 19 (step 103), and if it is not set, a command is sent to the second common RAM 25. Write (step 104). If the second latch 27 is also set, the second latch 27 is set. This indicates that the common RAM 25 or MPU 11 is being accessed, and the MPU 1 performs other processing (step 105). The above processing has been described in the case where the command data is written from the MPU 1 to the first common RAM 24 and the second common RAM 25, but the first common RAM 2 4.When reading data from the second common RAM 25, the condition is the same. Observe the state of the first latch 26 or the second latch 27. The data is read from the first common RAM 24 or the second common RAM 25 that can be accessed.
  • the MPU 1 repeats the above operation every time there is access to the auxiliary storage device.
  • the MPU 11 on the auxiliary storage device 10 is performing the processing shown in FIG. 3B.
  • the MPU 11 sends a frame from the MPU 1 to the first common RAM 24 or the second common RAM 25 via the data path transceivers 14 and 16. It is determined whether a command has been sent (step 201), and if command ⁇ data has been sent, the first command ⁇ data that has been sent The first latch 26 or the second latch 27 corresponding to the second common RAM 24 or the second common AM 25 is set. If it falls down, the command ⁇ If data is sent to the first common RAM 24, the first latch 26 corresponding to the second common RAM 24 is sent to the first common RAM 24. Set via data ⁇ path ⁇ zip 18 (step 202).
  • Step 204 Processing the command written in the first common RAM 24 or the second common RAM 25 (in the above example, the first common RAM 24), Write the processing result to the common RAM (the common RAM to which the command was sent; in the above example, the first common RAM 24) (Step 2). 0 3). Then, the first latch 2-6 or the second latch 27 (corresponding to the second latch 26 in the above example) corresponding to the common RAM is set. (Step 204), and the fact that PU 11 has released the occupation of the first common RAM 24 or the second common RAM 25 is stored. The MPU 11 repeats the operation of the above steps 201 to 204 in a second order.
  • the MPU 11 on the auxiliary storage device 10 accesses and occupies the first common RAM 24 and the second common RAM 25.
  • the first latch 26 and the second latch 27 corresponding to the respective common RAMs are set and the common RAMs are occupied.
  • PU 1 on the main device side can use the unoccupied common RAM, and the waiting phenomenon as in the past can be reduced, and the auxiliary RAM can be used.
  • the MPU 11 on the storage 10 side can process at high speed.
  • the priority control circuits 21 and 22 access the first common RAM 24 or the second common RAM 25 from the MPU 1 side and the MPU 11 side during the peripheral operation.
  • the control circuit determines the priority of the access when the access is made.
  • the MPU 1 # side of the auxiliary storage device 10 is given priority.

Description

明 細 書
補助記憶装置へ の デ ー タ の送受信方式
技 術 分 野
本発明 は 、 マ イ ク ロ プ ロ セ ッ サに 接続さ れた 補助記億 装置へ のデー タ 送受信方式 に 関 する 。
背 景 技 術
従来 、 マ イ ク ロ プ ロ セ ッ サ と 外部の補助記憶装置等間 の デ ー タ の送受信 は 1 つの コ モ ン ♦ ラ ン ダム ♦ ア ク セ ス
♦ メ モ リ （ 以下 コ モ ン R A M と い う ） を使用 し て 行わ れ て いる 。 すなわ ち 、 F I G . 1 に そ の プ ロ ッ ク 図 を示す が-、 1 はメ イ ン装置のマ イ ク ロ プ ロ セ ッ サ （ 以下 M P U と い う ） 、 2 は補助記憶装置を示 し 、 該補助記憶装置 2 に は、 補助記憶装置制御用 の M P U 3 , デ ー タ の送受信 の た め の コ モ ン R A M 4及び デ ー タ · パ ス * 卜 ラ ン シ ー バ 5 , 6及び磁気デ ィ ス ク 等の記憶媒体 9 を有 し て い る な お 、 7 , 8 はパ ス であ る 。
こ の よ う な構成 に おい て 、 デ ー タ を送受信 する場合 、
( 1 ) メ イ ン装置の M P U 1 が コ モ ン R A M 4 に コ マ ン •ド ♦ デ ー タ を書 く 。 ( 2 ) 補助 記憶装置側 の M P U 3 が コ モ ン R A M 4 か ら コ マ ン ド · デ ー タ を読む 。
( 3) M P U 3 が コ モ ン R A M 4 に実行結果を書 く 。
( 4) M P U 1 が コ モ ン R A M 4 か ら 実行結果を読む 。 と い っ た処理が行わ れる が 、 上記 （ 1 ) 〜 （ 4 ) の処 理の う ち （ 1 ) と （ 2〉 の処理、 ま た は （ 3 ) と （ 4) - £ - の処理が周時に発生する こ とがある 。 この よ う な場合、 すなわち 、 M P U 1 と M P U 3 が同時に コ モ -ン R A M 4 をア クセス した場合、 従来は どち らか一方を待たせ、 一 方の処理のみを行わせていた 。 例えば、 M P U 1 から の アク セスの処理を行っ て M P U 3 の処理は待たせ、 M P U 1 の処理が終わ っ た後 M P U 3の処理を行っ て いた 。
—方の M P U が高速でコ モ ン R A M 4 にデー タ を書い た り 読んだ り する必要がある場合、 コ モン R A Mを占有 する必要が出て く る 。
例えば、 ダイ レク 卜 メ モ リ ア ク セス転送時に、 補助記 億装置 2側の M P U 3 が コ モン R A M 4を占有する と 、 メ イ ンの M P U はコ モン R A M 4 を ア ク セス した場合 に長時間待たされ、 M P U 1 は他の処理ができなく なる また 、 この期間にち M P U 1 がコ モン R A M 4をァ ク セ スできるよ う に し た場合に は、 M P U 3 から のデー タ の 転送を早く 実行 し 'なければな ら ない とき 、 デー タ 転送が 間 にあわな く なる という欠点があ つ た 。
発 明 の 開 示
本発明の 目 的は 、 コ モン R A Mを複数設け、 _待ち時間 を少な く し.、 高 _ ¾j ^理 可能に し た補助記憶装置へのデ — タ送受信方式を提供する こ と にある 。
さ ら に、 本発明の目 的は、 同一コ モ ン R A Mに メ イ ン の M P U と補助記憶装置の M P U か ら周時に アク セスが あ-つ た とき、 どち ら か一方を優先させる よ う に し た補助 記憶装置へのデー タ送受信方式を提供する こ と に ある 。 上記 目 的を達成する た め に 、 本発明 は補助記憶装證 に デ ー タ送受信用 の コ モ ン R A M を複数設 け 、 かつ 各々 の ゴ モ ン R A M に対応 し て 、 当該 コ モ ン R A M の使用 状態を 記億す る 記億手段を設け 、 補助記憶装置 は外部のマ イ ク 口 プ ロ セ ッ サか ら 上記コ モ ン R A Mの内の "！ つ に コ マ ン ド が 書き込 ま れた こ と を検出 する と 、 当該 コ モ ン R A M に対応す る 上記記憶手段を セ ッ 卜 し 当該 コ モ ン R A M が 使用 状態で あ る こ と を記億さ せ、 当該 コ マ ン ドの処理 が 終了 する と 上記記憶手段を リ セ ッ 卜 す る 。 一方、 上記外 部のマ イ ク ロ プ ロ セ ッ サ は上記各記憶手段をサー チ し セ ッ 卜 さ れて い な い記憶手段 に対応す る コ モ ン R A M 、 即 ち 、 現在補助 記憶装置が使用 し て い な い コ モ ン R A M へ コ マ ン ドを送出 す る よ う に し た補助記憶装置へ の送受信 方式 で あ る 。 さ ら に 、 本発明 は優先煩位制御 回路 を設け 上記外部のマ イ ク プ ロ セ ッ サ側 と 当該補助記憶装置側 か ら 周 時 に 周一 コ モ ン R A M に ア ク セ ス が あ つ た と き 、 髙 速処理側 を優先さ せ る よ う に も し た 。
こ の よ う に 、 本発明 は コ モ ン R A M を複数設け た か ら メ イ ン装置側のマ イ ク ロ プ ロ セ ッ サ と 補助記憶装置のデ - タ の送受信が 髙速でで き る と 共'に 、 メ イ ン装置側及び 補助記憶装置側 の処理も 中断さ れる こ と がな く 、 連続的 に処理を 可 能 と す る も の で あ る 。 ま た 、 コ モ ン R A M が マ イ ク ロ プ ロ セ ッ サ と 補助記憶装置側 か ら 同 時 に ァ ク セ ス さ れ て も 、 優先頭位制御 回路 に よ り 高速処理側 が優先 さ れる た め よ り 効率的で あ る 。 図面の簡単な説明
F I G . 1 は 、 従来の補助記憶装置 と メ イ ン装置の デ ー タ 送受信方式を示すプ ロ ッ ク 図 、 F I G . 2 は 、 本発 明 の一実施例 の メ イ ン装置 と補助記憶装置のデ ー タ 送受 信方式 を示すプ ロ ッ ク 図 、 F I G . 3 Aは、 周実施例の メ イ ン装置側-の 動作処理フ ロ ー 、 F I G . 3 Bは周実施 例 の補助記憶装置側 の動作処理フ ロ ー で あ る 。
発明 を実施す る た め の最良の形態 本発明 を よ り 詳細 に 説述する た め に 、 以'下、 添付図面 F I G . 2 、 F I G . 3 A、 F I G . 3 Bに従 っ て こ れ を説明 する 。
F I G . 2 は本発明 の一実施例 を示すブ ロ ッ ク 図で、 1 は制御装置等に使用 される イ ン装置の M P U 、 1 0 は該メ イ ン装置の M P U に接続 さ れた本発明 の一実施例 の補助記憶装置側を示 し 、 1 1 は該補助記憶装置 1 0の 制御用 M P U 、 1 2は該補助 記憶装置 1 0に お ける磁気 デ ィ ス ク 等の メ モ リ 媒体で あ る 。 2 4 , 2 5 は第 1 , 第 2の コ モ ン R A Mで 、 1 3 , 1 4はデー タ ♦ ノ ス ♦ 卜 ラ ン シ ーパ、 2 6 , 2 7 は第 1 の コ モ ン R A M 2 4ま た は 第 2の コ モ ン R A M 2 5が M P U 1 1 で 占有さ れ た こ と を記億す る記憶手段で 、 以下 、 第 1 の ラ ッ チ 2 6， 第 2 の ラ ッ チ 2 7 と い う 。 1 7〜 2 0 はデー タ ♦ バス ♦ バ ッ フ ァ で あ る 。 2 1 , 2 2は優先履位制御 回路で 、 上記 M P U 1 及び M P U 1 1 か ら 周 時 に第 1 の コ モ ン R A Mま た は第 2の コ モ ン R A Mに ア ク セ スが きた と き 、 優先を 制御 す る た め の 回路で あ る 。 な お 、 7 , 2 3 はバ スで あ 上記構成に お て 、 補助記憶装置 1 0は高速で処理が 行なわ れる も ので 、 以下 、 F I G . 3 A , F I G . 3 B の処理 フ ロ ー と 共 に メ イ ン装置の M P U 1 と 補助記億装 置 1 0 と のデ ー タ の送受信動作 に つ い て 説明 す る 。 ま ず F I G . 3 Aは 、 メ イ ン装置の M P U 1 の動作処理を示 す も ので 、 M P U 1 は外部の補助記憶装置 1 0に 対 し あ - る コ マ ン ドが出 さ れる と 、 例 え ば、 フ ァ イ ル F 1 を 読み 込め と い っ た コ マ ン ド が 出 さ れる と 、 デ ー タ · パ ス ♦ バ ッ フ ァ 1 7を介 し て 第 1 の ラ ッ チ 2 6が セ ッ 卜 さ れ て い 一る か否か判 断 し （ ス テ ッ プ 1 ひ 1 ) 、 す なわ ち 後述す る よ う に 、 補助 記憶装置 Ί 0側 の M P U 1 1 が第 1 の コ モ ン R A M 2 4 を ア ク セ ス 中 は第 1 の ラ ッ チ 2 6が セ ッ 卜 さ れて い る ので 、 第 1 の ラ ッ チ 2 6の状態を見て 第 1 の コ モ ン R A M 2 4が M P U 1 1 に よ り 占 有 さ れ て い る か 否か判 断 し 、 セ ッ 卜 さ れ て な け れば 、 す なわ ち 、 第 1 の コ モ ン R A M 2 4 を M P U 1 1 が 占 有 し て い な け れ ば 、 - 該第 1 の コ モ ン R A M 2 4 に コ マ ン ド ♦ デー タ を書 く · ( ス テ ッ プ 1 0 2 ) 。 ま た 、 第 Ί の ラ ッ チ 2 6が セ ッ 卜 さ れて いれば 、 次 に 第 2の ラ ッ チ 2 7 が セ ッ 卜 さ れて い る か否か 、 デ ー タ ♦ ゾ ス · バ ッ フ ァ 1 9 を介 し て 判 断 し ( ス テ ッ プ 1 0 3 ) 、 セ ッ 卜 さ れ て い な け れば第 2 の コ モ ン R A M 2 5 に コ マ ン ド を書 く （ ス テ ッ プ 1 0 4 ) 。 ま た 、 第 2の ラ ッ チ 2 7も セ ッ ト さ れて い れば 、 第 2の コ モ ン R A M 2 5ち M P U 1 1 が ア ク セス中である こ と を示すもので、 M P U 1 は他の処理 （ ステッ プ 1 0 5 ) を行う 。.以上の処理は、 M P U 1 から コ ン ドデー タ を 第 1 のコ モン R A M 2 4 , 第 2の コ モン R A M 2 5 に書 込む場合の処理を説明 し たが、 第 1 のコ モン R A M 2 4 , 第 2の コ モン R A M 2 5か らデー タ を読み出す場合に お いても周様で、 第 1 のラ ッ チ 2 6ま た は第 2のラ ッ チ 2 7 の状態を観察 し て アク セスできる第 1 のコ モン R A M 2 4ま たは第 2の コ モ ン R A. M 2 5からデー タ を読み込 むこ と となる 。
以上の よ う な動作を M P U 1 は、 補助記憶装置へのァ ク セスがある毎に操り返 し処理するものである 。
一方、 補助記憶装置 1 0側の M P U 1 1 は F I G . 3 Bで示す処理を行っ て いる 。 まず 、 M P U 1 1 は、 デー タ ♦ パス · ト ラ ンシーバ 1 4 ， 1 6を介 して 、 第 1 の コ モン R A M 2 4 ま た は第 2の コ モン R A M 2 5 に M P U 1 か ら コマ ン ドが送 ら れて き て いるか否か判断 し （ ステ ッ プ 2 0 1 ) 、 コ マン ド ♦ デー タ が送ら れてきている と その コマン ド ♦ デー タ が送られてきている第 1 のコ モン R A M 2 4 ま た は第 2の コ モン A M 2 5 に対応する第 1 のラ ッ チ 2 6ま たは第 2のラ ッ チ 2 7をセ ッ 卜 する 。 倒 えば、 第 1 の コ モン R A M 2 4 に コ マ ン ド ♦ デー タ が 送られてきている と する と 、 第 Ί のコ モ ン R A M 2 4 に 対応する第 1 の ラ ッ チ 2 6をデー タ ♦ パス ♦ ゾ ッ フ ァ 1 8を介 し てセ ッ 卜 する （ ステッ プ 2 0 2 ) 。 そ して、 当 該第 1 の コ モ ン R A M 2 4 ま た は第 2 の コ モ ン R A M 2 5 ( 上記例 で は第 1 の コ モ ン R A M 2 4 ) に 書かれ た コ マ ン ド の処理を行い 、 当該コ モ ン R A M ( コ マ ン ド が送 ら れて き た コ モ ン R A M、 上記例で は第 1 の コ モ ン R A M 2 4 ) にそ の処理結果を書 く （ ス テ ッ プ 2 0 3 ) 。 そ し て 、 当該 コ モ ン R A Mに 対応 す る第 1 の ラ ッ チ 2- 6 ま た は第 2 の ラ ッ チ 2 7 ( 上記例で は第 Ί の ラ ッ チ 2 6 〉 の セ ッ 卜 を解除 し （ ス テ ッ プ 2 0 4 ) 、 P U 1 1 が 当 該第 1 の コ モ ン R A M 2 4 ま た は第 2 の コ モ ン R A M 2 5 の 占有を解い た こ と を 記憶 さ せる 。 以上の ス テ ッ プ 2 0 1 〜 2 0 4 の動作を 、 M P U 1 1 は頫次繰 り 返 し 行 う ち ので あ る 。
以上の よ う に し て 、 補助記憶装置 1 0側 の M P U 1 1 が第 1 の コ モ ン R A M 2 4 , 第 2 の コ モ ン R A M 2 5 を ア ク セ ス し 占有 し て い る と き は 、 そ れぞれの コ モ ン R A M に 対応 す る第 1 の ラ ッ チ 2 6 , 第 2 の ラ ッ チ 2 7 を セ ッ 卜 し て コ モ ン R A Mを 占有 す る か ら 、 メ イ ン装置側 の P U 1 は 占有さ れ て い な い コ モ ン R A Mを使用 す る こ と がで き 、 従来の よ う に 待つ と い う 現象 は少 く な り 、 か つ 、 補助 記憶 置.1 0側 の M P U 1 1 は 髙速.で処理す る こ と がで き る 。
な お 、 優先順位制御 回路 2 1 , 2 2 は第 Ί の コ モ ン R A M 2 4 ま た は第 2 の コ モ ン R A M 2 5 を 、 M P U 1 側 M P U 1 1 側 か ら 周 時 に ア ク セ ス し た と き 、 そ の ァ ク セ ス の優先頗位 を 決定 す る制御 回 路で 、 本実施例で は 、 補 助記憶装置 Ί 0側を高速処理するため 、 補助記憶装置 10の M P U 1 Ί 側を優先する よ う に している 。
また、 上記実施例で は、 コ モン R A Μを 2つ設けたが さ ら に多 く の コ モン R A Mを設けて よい こ とは勿論であ る α

Claims

請 求 の 範 囲
マ イ ク ロ プ ロ セ ッ サ に 接続さ れた 補助記憶装置 へ の デ ー タ の送受信方式 に お い て 、 上記補助記憶装置 は 、 デ ー タ 送受信用 の複数の コ モ ン ♦ ラ ン ダ ム ♦ ア ク セ ス ♦ メ モ リ と 、 該各々 の コ モ ン · ラ ン ダム ♦ ア ク セ ス ♦ メ モ リ の使用 状態を 記憶 す る記憶手段を各々 設け 、 上 記補助記憶装置 は 、 上記 コ モ ン · ラ ン ダム ♦ ア ク セ ス
• メ モ リ の 1 つ に 上記マ イ ク ロ プ ロ セ ッ サか ら の コ マ ン ド が書き込 ま れ た こ と を検出 す る と 当該コ モ ン ·. ラ ン ダ ム ♦ ア ク セ ス ♦ メ モ リ に'対応す る記億手段を セ ヅ 卜 し 、 当該 コ マ ン ド の処理を終了 し た 後、 上記記憶手 段を リ セ ッ 卜 し 、 上記マ イ ク ロ プ ロ セ ッ サは上記 I記 憶手段をサー チ し て セ ッ 卜 さ れて な い記億手段 に 対応 す る コ モ ン ♦ ラ ン ダム · ア ク セス · メ モ リ へ コ マ ン ド を送出 す る よ う に し た 補助 記憶装置へ のデ ー タ の送受 信方式 。
. 優先顆位制御 回路を設 け 、 周一 コ モ ン ♦ ラ ン ダ ム · ア ク セ ス ♦ メ モ リ に 当 該補助記憶装置側 と 上記マ イ ク 口 プ ロ セ ッ サか ら 同 時 に ア ク セ ス が あ つ た と き髙读処 理側 を優先 さ せ る よ う に し た 請求の範囲第 1 項 に 記載 さ れ た補助記憶装置へ のデ ー タ 送受信方式 。
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EP (1) EP0169909B1 (ja)
JP (1) JPS60157655A (ja)
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