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HINTERGRUND
DER ERFINDUNG
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Die
Erfindung betrifft einen skalierbaren Hochleistungs-ATM-Zellen-/-Paketvermittler
und insbesondere einen Paket- oder ATM-Zellenvermittler mit gemeinsam
benutztem Speicher, wobei mehrere Koppelnetzelemente verkettet werden
können,
um die Kapazität
zu erweitern, und die Datenwege des Empfangsports und Sendeports
verschachtelt werden können,
so daß die
Verbindung Punkt-zu-Punkt bleibt.
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ATM
steht für „Asynchronen
Transfermodus".
ATM wurde als Transporttechnologie für den Protokollstapel für B-ISDN
(Broadband Integrated Services Digital Network) gewählt. Die
ATM-Technologie basiert auf Zellen und ATM-Netzwerke sind verbindungsorientiert.
Zusätzlich
sind die Verbindungen virtuell und die Verbindungskennungen besitzen
im Vergleich zu anderen Vernetzungstechnologien wie zum Beispiel
Ethernet, Token-Ring usw. keine globale Signifikanz.
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1 zeigt
eine ATM-Zelle 10 mit einem 5-Byte-Zellenkopfteil 20,
der die Verbindung identifiziert, und 48 Byte Nutzsignaldaten 30,
die mit der Verbindung assoziiert sind. Die ATM-Zelle 10 ist
im wesentlichen ein kurzes Paket fester Größe und die ATM-Zellen können daher
mit einem Selbstleitweglenkungsvermittler effizient vermittelt werden.
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Die
ATM-Vermittlerarchitektur spielt in jedem ATM-Netzwerk (LAN oder
WAN, öffentlich
oder privat usw.) eine signifikante Rolle, weil jeder Vermittlerport
eine eigene Verbindung zu einer Endstation bereitstellt und jeder
Port eine große
Anzahl virtueller Verbindungen führt.
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Der
ATM-Vermittler kann auf der Basis des Multiplexierungsschemas oder
des Pufferungsschemas klassifiziert werden. Auf der Basis des Multiplexierungsschemas
kann ein ATM-Vermittler
als Raumvielfach- oder Zeitvielfachvermittler klassifiziert werden.
Auf der Basis des Pufferungsschemas kann der Vermittler als Eingangspuffervermittler,
Ausgangspuffervermittler und Vermittler mit gemeinsam benutztem
Puffer klassifiziert werden.
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2 zeigt
ein Vermittlersystem 100, das funktional in ein Koppelnetzsubsystem 102,
ein Vermittlerport-ATM- oder Paketprotokollschichtverarbeitungssubsystem 104 und
ein Schnittstellensubsystem 106 des Vermittlerports der
physikalischen Schicht eingeteilt wird.
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Die
naturgemäßen Merkmale
des Vermittlers mit gemeinsam benutztem Speicher bieten im Vergleich zu
anderen Vermittlerarchitekturen mehrere Vorteile. Die signifikantesten
Merkmale des Vermittlers mit gemeinsam benutztem Speicher sind zum
Beispiel die naturgemäßen Nichtblockierungseigenschaften,
eine einfache Implementierung der Prioritätssteuerung für verschiedene
Dienstklassen und des Multicasting und Broadcasting.
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3 zeigt
ein System 300 mit gemeinsam benutztem Speicher mit einem
typischen Vermittler 302 mit gemeinsam benutztem Speicher
und einem gemeinsamen Speicherbus. Alle Vermittlerports teilen sich 306 die
Bandbreite des gemeinsam benutzten Speicherbusses 304.
Der Vermittler mit gemeinsam benutztem Speicher steuert den Zugang
zu dem Speicher 308 und versorgt die Ports 306.
Die Vermittlerkapazität
wird durch die Bandbreite des gemeinsam benutzten Speicherbusses
begrenzt. Um die Kapazität
des Vermittlersystems 300 zu erweitern, muß der Vermittler 302 mit
einem breiteren Datenweg für
den gemeiznsam benutzen Speicherbus 304 oder für einen
Betrieb des Speicherbusses 304 mit größer Taktgeschwindigkeit, d.h.
unter Verwendung schnelleren Speichers, umentworfen werden.
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Ein
traditioneller ATM-Vermittler mit gemeinsam benutztem Speicher wird
in IEEE Journal of Solid State Circuits, Band 27, Nr. 7, 1. Juli
1992, Chemarin, A. et al., „A
High Speed CMOS Circuit for 1,2-GB/S 16 X 16 ATM Switching" beschrieben. Der
Artikel beschreibt ein 16x16-ATM-Koppelfeld, das eine Vermittlerkonstruktion
mit gemeinsam benutztem Speicher verwendet, wobei Daten in festen
Four-Big-Slices empfangen werden. Das Eingangsrotationsfeld ordnet
die Bit-Slices zu Speicherwörtern
an, ähnlich
wie das Ausgangsrotationsfeld, das Speicherwörter zu Bit-Slices anordnet.
Die Eingangsdaten werden mit einer Ein-Zyklus-Pipeline synchronisiert
und die gemeinsame Steuereinheit steuert WRITE- und READ-Adressen.
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Deshalb
kann der traditionelle Vermittlerentwurfsansatz mit gemeinsam benutztem
Speicher nur schwierig skaliert werden. Außerdem muß der Vermittler 302 mit
gemeinsam benutztem Speicher die Speicherverwaltungsfunktionen ausführen. Mit
zunehmender Kapazität
des Vermittlersystems 300 muß die Leistungsfähigkeit
der Speicherverwaltung entsprechend skaliert werden.
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Es
ist dann ersichtlich, daß ein
Vermittlerelement mit gemeinsam benutztem Speicher (HiPAS) benötigt wird,
das die kritischen Beschränkungen
eines typischen Vermittlers mit gemeinsam benutztem Speicher überwindet.
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Außerdem ist
ersichtlich, daß ein
Vermittlerelement mit gemeinsam benutztem Speicher benötigt wird, das
leicht skaliert werden kann, um größere Bandbreite bereitzustellen.
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DIE ERFINDUNG
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Um
die oben beschriebenen Beschränkungen
des Standes der Technik zu überwinden
und um andere Beschränkungen
zu überwinden,
die bei Durchsicht und Verständnis
der Beschreibung ersichtlich werden, legt die Erfindung ein skalierbares
Vermittlerelement mit gemeinsam benutztem Speicher offen.
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Die
Erfindung löst
die oben beschriebenen Probleme durch Bereitstellen eines HiPAS-Vermittlerelements,
mit dem ein Koppelnetz mit gemeinsam benutztem Speicher konstruiert
werden kann. Der Vermittlerport an dem Koppelnetz liefert den PAC-Bus,
wodurch Zellen/Pakete zu und von der entsprechenden Verarbeitungseinrichtung
der Vermittlerportschicht transferiert werden.
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Ein
System gemäß den Prinzipien
der Erfindung enthält
einen skalierbaren Vermittler mit gemeinsam benutztem Speicher,
der mindestens ein HiPAS-Element umfaßt, welches Zugang zu Speicher
bereitstellt und eine Eingangs- und Ausgangsverarbeitung von Datensegmenten
auf einem Bus für
Pakete/ATM-Zellen (PAC-Bus) durchführt, wobei das HiPAS-Element
ferner einen parallelen Datenweg umfaßt, der verkettbar ist, um
eine skalierbare Bandbreite für
den PAC-Bus bereitzustellen. Mit den HiPAS-Elementen ist wenigstens
eine Pufferspeichereinrichtung gekoppelt, um Pakete und Zellen aus
den Vermittlerelementen zu speichern. Durch eine Schnittstelle eines
Koppelnetz-Kontroller-Busses (SC-Busses) ist ein Koppelnetz-Kontroller (SCON)
mit dem HiPAS gekoppelt, um dem HiPAS-Element Steuersignale zuzuführen. Alle
HiPAS-Vermittlerelemente in dem Koppelnetz verarbeiten gleichzeitig
Zellen- oder Paketeingaben
und alle Vermittlerelemente in dem Koppelnetz empfangen Zellen-
oder Paketdaten von allen Verarbeitungseinrichtungen der Portgruppenschicht,
die mit den Vermittlerelementen gekoppelt sind. Die HiPAS-Vermittlerelemente
und die Verarbeitungseinrichtungen der Portgruppenschicht werden
durch eine Verbindung eines Busses (PAC- Busses) gekoppelt, wobei die Busverbindung
die Daten zwischen den Vermittlerelementen und den Porteinrichtungen
verschachtelt. Ein PAC-Busprotokoll bewahrt die Datenintegrität und -vermittlung
auf der verschachtelten PAC-Busdatenstruktur. Mit einem SC-Busprotokoll
werden die Leitweginformationen zu dem Koppelnetz-Kontroller transferiert,
der die Vermittlerfunktion in dem Koppelnetz verwaltet. Eine Einrichtung
zur Schichten-ATM-Zellenverarbeitung (LAP) identifiziert die Verbindung,
hängt die
Leitweginformationen vorne an, hängt
PAC-Busprotokollinformationen vorne an und transferiert die Informationen
auf den PAC-Bus. Ferner kann eine Verarbeitungseinrichtung zur LAN-
(Stil von IEEE 802) Paketport-(POP-) Verarbeitung in einer
ersten Betriebsart arbeiten, die für Paketvermittleranwendung
bestimmt ist, wobei die Rahmen- oder Paketdaten in (als Paketsegmente
bezeichneten) Segmenten durch den PAC-Bus transferiert werden, wobei
die Paketsegmente PAC-Busprotokollinformationen
führen
und das erste Paketsegment zusätzliche
Informationen für
die Leitweglenkung führt,
sowie in einer zweiten Betriebsart, die für LAN-ATM-Brückenanwendung
bestimmt ist, wobei das Paket segmentiert ist, in ATM-Zellen umgesetzt
und auf dem PAC-Bus mit Leitweginformationen und Busprotokollinformationen
transportiert wird. Ferner kann eine Einrichtung zur Portverarbeitung
für Telekom-Verbindung
(T1/E1 oder T3/E3) (TEAM) Rahmenweiterleitungs-Interworking-Funktionen
oder Schaltungsemulationsfunktionen durchführen und segmentierte ATM-Zellen
durch den PAC-Bus mit entsprechenden Leitweginformationen und PAC-Busprotokollinformationen
transferieren.
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Ein
Aspekt der Erfindung besteht darin, daß das auf HiPAS basierende
Koppelnetz sowohl ATM-Zellenvermittlung (feste Länge) als auch Paketvermittlung
(variable Länge)
durchführt.
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Ein
weiterer Aspekt der Erfindung besteht darin, daß Zellen- und Paketvermittler
durch das PAC-Busprotokoll und das Protokoll des Koppelnetz-Steuerbusses
(SC-Busses) erreicht wird.
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Ein
weiterer Aspekt der Erfindung besteht darin, daß das PAC-Busprotokoll es dem
HiPAS-Element ermöglicht,
die Art der Vermittler zu identifizieren und entsprechende Leitwegfeldinformationen
extrahiert.
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Ein
weiterer Aspekt der Erfindung besteht darin, daß zur Durchführung einer
auf Zellen basierenden oder auf Pakten basierenden Vermittlung (oder
einer Kombination beider) in dem vorgeschlagenen Koppelnetz Verarbeitungseinrichtungen
mit verschiedenen Vermittlungsportprotokollen verwendet werden können.
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Ein
weiterer Aspekt der Erfindung besteht darin, daß eine Koppelnetz-Portschnittstelle
bereitgestellt wird, die einen Empfangsschnittstellenport und einen
Sendeschnittstellenport aufweist, wobei ATM-Zellen- oder Paketsegmente
durch den Empfangsschnittstellenport zu dem Koppelnetz transferiert
werden und ATM-Zellen- oder Paketsegmente aus dem Koppelnetz durch
die Sendeschnittstelle zu den Vermittlerports transferiert werden.
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Ein
weiterer Aspekt der Erfindung besteht darin, daß eine Zelle auf den Empfangs-
und Sendeschnittstellen durch Verwendung einer gemeinsamen Koppelnetz-Zellen-sync-Steuerung
aus dem Koppelnetz-Kontroller synchron transferiert werden kann.
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Ein
weiterer Aspekt der Erfindung besteht darin, daß die Koppelnetz-Portschnittstellen
Statusbitports bereitstellen, wodurch Statusinformationen zwischen
den Vermittlerelementen und den Portgruppeneinrichtungen ausgetauscht
werden.
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Ein
weiterer Aspekt der Erfindung besteht darin, daß alle Vermittlerelemente (HiPAS)
in dem Koppelnetz durch einen einzigen Koppelnetz-Kontroller (SCON)
gesteuert werden, der durch einen Vermittler-Kontroller-Bus (SC-Bus)
gekoppelt wird.
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Ein
weiterer Aspekt der Erfindung besteht darin, daß der gemeinsam benutzte Pufferspeicher
in Speichersegmente eingeteilt wird und jedes Speichersegment durch
ein Vermittlerelement (HiPAS) gesteuert wird und alle Vermittlerelemente
(HiPAS) in dem Koppelnetz durch einen einzigen Koppelnetz-Kontroller
gesteuert werden, der das SC-Busprotokoll implementiert, durch das
der Koppelnetzbetrieb deterministisch und synchron bleibt.
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Ein
weiterer Aspekt der Erfindung ist die Synchronisation der Vermittlerelemente
im Bezug auf Datentransaktion auf dem PAC-Bus zur Erhaltung der
Datenintegrität
des Datenworts, welche in Bit-Slices aufgeteilt und in dem Speichersegment
gespeichert werden.
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Diese
und verschiedene andere neue Vorteile und Merkmale, die die Erfindung
kennzeichnen, werden insbesondere in den angefügten Ansprüchen herausgestellt.
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Beschreibung
von bevorzugten Ausführungsbeispielen
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Die
Erfindung wird im folgenden anhand von Ausführungsbeispielen unter Bezugnahme
auf Figuren einer Zeichnung näher
erläutert.
Hierbei zeigen:
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1 eine
ATM-Zelle mit einem 5-Byte-Zellenkopfteil, der die Verbindung identifiziert
und 48 Byte Nutzsignaldaten, die mit der Verbindung assoziiert sind;
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2 ein
Vermittlersystem, das funktional in ein Koppelnetz-Subsystem, ein
Vermittlerport-ATM- oder Paketprotokollschichtverarbeitungssubsystem
und das Vermittlerport-Schnittstellensubsystem der physikalischen
Schicht eingeteilt wird;
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3 ein
System mit gemeinsam benutztem Speicher mit einem typischen Vermittler
mit gemeinsam benutztem Speicher und einem gemeinsamen Speicherbus;
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4 ein
beispielhaftes skalierbares Vermittlerelement mit gemeinsam benutztem
Speicher gemäß der vorliegenden
Erfindung;
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5 ein
Koppelnetz mit einem einzigen HiPAS-Element, das den vollen 16-Bit-PAC-Bus-Datenweg ohne
Verschachtelung verwendet, gemäß der vorliegenden
Erfindung;
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6 eine
Vermittlerkonfiguration für
einen PAC-Bus mit einem 16-Bit-Datenweg
gemäß der vorliegenden
Erfindung;
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7 ein
Koppelnetz mit zwei HiPAS-Elementen, die 8-Bit-Verschachtelung auf
einem PAC-Bus-Datenweg verwenden, gemäß der vorliegenden Erfindung;
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8 ein
Koppelnetz mit HiPAS-Elementen, die 4-Bit-Verschachtelung auf dem
PAC-Bus-Datenweg verwenden, gemäß der vorliegenden
Erfindung;
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9 ein
Blockschaltbild eines auf 4-HiPAS basierenden Vermittlersystems
gemäß der vorliegenden Erfindung;
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10 das
Blockschaltbild der ATM-/Paket-Koppelnetzanwendung mit gemeinsam
benutztem Speicher unter Verwendung des HiPAS gemäß der vorliegenden
Erfindung;
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11 PAC-Busschnittstellensignale
gemäß der vorliegenden
Erfindung;
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12 die
PAC-Busfunktionsweise und -zeitsteuerung gemäß der vorliegenden Erfindung;
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13 die
Zellendatenstruktur mit 16-Bit-Wörtern
gemäß der vorliegenden
Erfindung;
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14a–c
Leitweginformationen, die ein 32-Bit-Feld-Voranhang an die Zelle
durch Vermittlerportadaptereinrichtung verwendet, gemäß der vorliegenden
Erfindung;
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15 SC-Busschnittstellensignale
gemäß der vorliegenden
Erfindung;
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16 die
Architektur des HiPAS-Elements gemäß der vorliegenden Erfindung;
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17 ein
ausführliches
Blockschaltbild der Rx-Portschnittstellenfunktion von 16 gemäß der vorliegenden
Erfindung;
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18 ein
Zustandsdiagramm der grundlegenden Zustände des PAC-SM gemäß der vorliegenden Erfindung;
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19 ein
ausführliches
Blockschaltbild der in 16 dargestellten Tx-Portschnittstellenfunktion
gemäß der vorliegenden
Erfindung;
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20 ein
ausführliches
Blockschaltbild der in 16 dargestellten Zellen-Staging-Pufferverwalterfunktion
gemäß der vorliegenden
Erfindung;
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21 ein
ausführliches
Blockschaltbild der in 16 dargestellten Speicherzugriffs-Scheduler-Funktion
mit gemeinsam benutztem Zellenpufferspeicher gemäß der vorliegenden Erfindung;
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22 die
Zugriffseinteilung für
den gemeinsam benutzten Pufferspeicher (RAM) für verschiedene Koppelnetzkonfigurationen
gemäß der vorliegenden
Erfindung;
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23 ein
ausführliches
Blockschaltbild der in 16 dargestellten Funktion der
SC-Busschnittstelleneinheit gemäß der vorliegenden
Erfindung;
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24 die
SC-Buskonfigurations-Transaktionszyklusoperation und die Zeitspeicherung
gemäß der vorliegenden
Erfindung;
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25 die
SC-Bus-RxCell-Pufferzeiger-Schreibtransaktionszyklusoperation und
die Zeitsteuerung gemäß der vorliegenden
Erfindung;
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26 die
SC-Bus-TxCell-Pufferzeiger-Schreibtransaktionszyklusoperation und
die Zeitsteuerung gemäß der vorliegenden
Erfindung;
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27 und 28 die
seriellen Datenrahmenformate auf dem SC-Bus-RIDO-Port gemäß der vorliegenden
Erfindung;
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29 und 30 die
seriellen Datenrahmenformate auf dem SC-Bus-CLREFO-Port gemäß der vorliegenden
Erfindung;
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31 die
SC-Bus-RxCell-Vermittlersteuerinformationstransaktionszyklusoperation
und die Zeitsteuerung gemäß der vorliegenden
Erfindung;
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32 die
SC-Busvermittlerstatusmeldetransaktionszyklusoperation und die Zeitsteuerung
gemäß der vorliegenden
Erfindung;
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33 das
serielle Datenrahmenformat auf dem seriellen SSTAT-Port zwischen
dem Vermittlerelement und dem Vermittlerportadapter gemäß der vorliegenden
Erfindung;
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34 Koppelnetzstatusinformationen,
die ein 16-Bit-Feld in dem SSTAT-Rahmen
verwenden, gemäß der vorliegenden
Erfindung;
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35 das
ABR-Verbindungs-Rückkopplungsstatusrahmenformat,
das durch den seriellen SSTAT-Port zwischen dem Vermittlerelement
und dem Vermittlerportadapter transferiert wird, gemäß der vorliegenden
Erfindung; und
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36 die
vorfixierte Sequenz mit Bezug auf SPSYNC oder SCSYNC, wodurch die
Dienstanforderungen eingeleitet und verarbeitet werden, um Stau
an den Zeiger-RAM-Zugriffen zu verhindern, gemäß der vorliegenden Erfindung.
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In
der folgenden Beschreibung der Ausführungsbeispiele wird auf die
Teil hiervon bildenden beigefügten
Zeichnungen Bezug genommen, in denen als Veranschaulichung die spezifische
Ausführungsform
gezeigt ist, in der die Erfindung ausgeübt werden kann.
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Es
versteht sich, daß andere
Ausführungsformen
verwendet werden können,
da Strukturänderungen vorgenommen
werden können,
ohne von dem Schutzumfang der vorliegenden Erfindung abzuweichen.
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Die
vorliegende Erfindung stellt ein Vermittlerelement mit gemeinsam
benutztem Speicher bereit, das leicht skaliert werden kann.
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4 zeigt
ein beispielhaftes System 400 gemäß der vorliegenden Erfindung.
Der Paket-/ATM-Zellenbus
(PAC-Bus) 402 stellt den Datenweg für Empfang 404 und
Senden 406 bereit. Für
Fachleute ist erkennbar, daß der
Bus in einer Paktettransferbetriebsart oder in einer ATM-Zellentransferbetriebsart
arbeiten kann. Die PAC-Bustransaktionskonfiguration identifiziert
die Anzahl der Datenzyklen pro Bustransaktion. Zum Beispiel beträgt bei ATM-Zellentransaktionen
die Anzahl der PAC-Busdatenzyklen 32, wenn der PAC-Busdatenweg 16 Bit
beträgt.
Im folgenden bedeutet Zelle sowohl ATM-Zelle als auch Paketsegment.
Ein HiPAS-Element 408 wird an die Wege für Empfang 404 und
Senden 406 angekoppelt. Das HiPAS-Element 408 stellt
außerdem dem
Zellenpuffer-RAM (CBRAM) 410 und dem Bus des Koppelnetz-Kontrollers
(SC-Bus) 412 Ports zur Verfügung.
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Für die Zwecke
der vorliegenden Besprechung werden ein 16-Bit-Datenweg für den PAC-Bus und ein 32-Bit-Datenweg
für den
gemeinsam benutzen Zellen-/Paketpufferspeicher betrachtet. Für Fachleute
ist jedoch erkennbar, daß die
Erfindung nicht durch dieses Beispiel eingeschränkt werden soll. Ein 32-Bit-Speicher-Datenweg,
der mit 50 Mhz betrieben wird, liefert 1,6 Gbps Kapazität für ein einziges
HiPAS-Element und der Vermittlerport kann bis zu (16x50) 800 Mbps
in jeder Richtung, d.h. auf dem Empfangsdatenweg und dem Sendedatenweg,
aufrechterhalten.
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5 zeigt
ein Koppelnetz 500 mit einem einzigen HiPAS-Element 502,
das den vollen Datenweg des 16-Bit-PAC-Bus 504 ohne Verschachtelung
benutzt. Der Vermittler 500 speichert die vollständigen Zelleninformationen
und leitet diese weiter. Das einzige HiPAS-Element 502 in
dem Koppelnetz 500 stellt einen als Portgruppe bezeichneten
Vermittlerport bereit, da die Vermittlerportkapazität bis zu
der maximalen Vermittlerportkapazität konzentriert werden kann.
Für ein
16-Bit-Beispiel beträgt
die Vermittlerportkapazität
1,6 Gbps.
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Die
HiPAS-Einrichtungen 502 in dem Koppelnetz 500 werden
durch die Busschnittstelle 508 des Koppelnetz-Kontrollers
(SC-Bus) durch einen Koppelnetz-Kontroller (SCON) 506 gesteuert.
Die Schnittstelle 510 des Zellenpuffer-RAM (CBRAM) stellt
direkte Konnektivität
zu Standard-Synchron-SRAM bereit.
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Die
Koppelnetzarchitektur verwendet einen gemeinsam benutzten Speicher
mit parallelem Datenweg, der skaliert werden kann, um der gewünschten
Vermittlerkapazität
zu entsprechen. Ein Vermittler 500 mit gemeinsam benutztem
Speicher mit einem einzigen HiPAS-Element 502 liefert 1,6
Gbps Kapazität. Ähnlich wie bei
einem Bitslice-Prozessor können
mehrere HiPAS-Einrichtungen 500 verkettet werden, um die
Koppelnetzkapazität
zu erweitern.
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6 zeigt
die möglichen
Vermittlerkonfigurationen 600 für einen PAC-Bus mit 16-Bit-Datenweg. In 6 führen die
Datenverschachtelung 602 und die Anzahl der Vermittlereinrichtungen
in dem Koppelnetz 604 zu einem Vermittlersystem mit der
identifizierten Anzahl von Ports 606 und der identifizierten
Kapazität 608.
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7 zeigt
ein Koppelnetz 700 mit zwei HiPAS-Elementen 702, 704,
das 8-Bit-Verschachtelung 706, 708 auf
dem PAC-Bus-Datenweg 710 verwendet. Die beiden HiPAS-Elemente 702, 704 in
dem Koppelnetz werden hier als HS1 bzw. HS2 bezeichnet und jedes
Vermittlerelement besitzt eigene Vermittlerportgruppenschnittstellen
PG1 712 bzw. PG2 714. Die PAC-Busschnittstellen
von PG1 712 und PG2 714 werden bei Verbindung
mit den HiPAS-Elementen verschachtelt. Die unteren 8 Bit 716 aus
dem PAC-Bus PG1 712 werden mit den unteren 8 Bit des PAC-Busses
HS1 720 verbunden. Die unteren 8 Bit 730 aus dem
PAC-Bus PG2 714 werden
mit den höheren
8 Bit des PAC-Busses HS1 720 verbunden. Somit ist der 16-Bit-Datenweg
des PAC-Busses HS1 720 eine Verkettung zweier 8-Bit-Datenwege
aus dem PAC-Bus PG1 712 und dem PAC-Bus PG2 714. Ähnlich werden
die höheren
8 Bit 750 aus dem PAC-Bus PG1 712 mit den unteren
8 Bit des PAC-Busses HS2 760 verbunden. Die höheren 8
Bit 762 aus dem PAC-Bus PG2 714 werden mit den
höheren 8
Bit des PAC-Busses HS2 760 verbunden. Somit ist der 16-Bit-Datenweg
des PAC-Busses HS2 760 eine Verkettung zweier 8-Bit-Datenwege
aus dem PAC-Bus PG1 712 und dem PAC-Bus PG2 714.
Daher besteht mit Bezug auf die Portgruppen und den PAC-Busdatenweg
eine 8-Bit-Verschachtelung.
Untere 8 Bit aus allen der Portgruppen-PAC-Busse werden mit HS1 702 und
höhere
8 Bit mit HS2 704 verbunden. Die Operationen in den Koppelnetzelementen
HS1 702 und HS2 704 sind synchronisiert. Die Datentransaktionen
auf dem PAC-Bus HS1 720 und dem PAC-Bus HS2 760 werden
synchronisiert und daher wird die Zellen-/Paketdatenintegrität erhalten.
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8 zeigt
ein Koppelnetz 800 mit vier HiPAS-Elementen 802, 804, 806, 808.
Das Koppelnetz 800 verwendet 4-Bit-Verschachtelung auf
dem PAC-Busdatenweg. Die vier HiPAS-Elemente 802, 804, 806, 808 in dem
Koppelnetz 800 werden hier jeweils als HS1 bis HS4 bezeichnet.
Jedes Vermittlerelement besitzt eigene Vermittlerport-Gruppenschnittstellen
PG1 820 bis PG4 826. Die PAC-Busverbindungen von
den Portgruppen PG1 820 bis PG4 826 zu den HiPAS-Elementen 802, 804, 806, 808 sind
dem zwei-HiPAS-Fall ähnlich.
Bei der vier-HiPAS-Konfiguration
werden jedoch untere 4 Bit aus allen Portgruppen PG1 820 bis
PG4 826 verkettet, um den PAC-Bus HS1 zu bilden, der mit
dem HiPAS-Element HS1 802 verbunden ist.
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8 zeigt
die Verbindung zwischen den Portgruppen-PAC-Bussen 820, 822, 824, 826 und
die HiPAS-PAC-Busse 830, 832, 834, 836 sind
bidirektional gezeigt, um die Zeichnung zu vereinfachen. Jede bidirektionale
Verbindung repräsentiert
zwei 4-Bit-Ports (einen für
die Empfangsrichtung und den anderen für die Senderichtung). Die nächsten 4
Bit aus allen Portgruppen 820, 822, 824, 826 werden
verkettet, um den 16-Bit-PAC-Bus für HiPAS-HS2 832 zu
bilden. Die nächsten
vier Bit werden für
den PAC-Bus auf HiPAS-HS3 834 verkettet. Die höchstwertigen
4 Bit aus allen Portgruppen 820, 822, 824, 826 werden
für den
PAC-Bus auf HiPAS-HS4 836 verkettet.
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Dasselbe
Verschachtelungskonzept wird für
Konfigurationen mit acht HiPAS-Elementen und sechzehn HiPAS-Elementen
erweitert. Im Fall einer 8-HiPAS-Konfiguration gibt es 8 Portgruppen
PG1 bis PG8 und 8 HiPAS-Elemente HS1 bis HS8. Die unteren 2 Bit
aus dem PAC-Bus
aller Portgruppen PG1 bis PG8 werden verkettet, um den PAC-Bus auf
dem HiPAS-Element
HS1 zu bilden. Ähnlich
werden die nächsten
2 Bit auf HS2 verkettet, die nächsten
2 Bit auf HS3 verkettet und so weiter. Die 8-HiPAS-Konfiguration
mit einem 16-Bit-PAC-Bus führt
zu einem Koppelnetz mit einer Kapazität von 16,8 Gbps.
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Im
Fall der 16-HiPAS-Konfiguration gibt es 16 Portgruppen PG1 bis PG16
und 16 HiPAS-Elemente HS1
bis HS16. Das niedrigstwertige Bit aus allen Portgruppen PG1 bis
PG16 wird auf dem PAC-Bus des HiPAS-Elements HS1 verkettet. Ähnlich werden
durch Verketten des jeweiligen einen Bit aus den Portgruppen-PAC-Bussen
die PAC-Busse für
die anderen Ele mente HS2 bis HS16 gebildet. Die 16-HiPAS-Konfiguration
mit einem 16-Bit-PAC-Bus führt
zu einem Koppelnetz mit einer Kapazität von 25,6 Gbps.
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Es
ist also offensichtlich, daß es
durch ein HiPAS-Vermittlerelement mit einem 16-Bit-PAC-Bus einem einstufigen
Koppelnetz möglich
wird, seine Kapazität
mit mehreren HiPAS-Einrichtungen
zu erweitern. Der Vermittlersystembetrieb ist hier unter Verwendung
eines Koppelnetzes auf der Basis von 4 HiPAS dargestellt. Für Fachleute
ist jedoch erkennbar, daß die
Funktionsprinzipien für
alle Konfigurationen gleich sind.
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9 zeigt
ein Blockschaltbild 900 eines Vermittlersystems auf 4-HiPAS-Basis.
Die Eingangszellenverarbeitung und die Ausgangszellenverarbeitung
werden gleichzeitig in den Koppelnetzen 902–908 durchgeführt.
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Die
Zelleneingangsverarbeitung wird gleichzeitig auf allen Vermittlerelementen 902–908 durchgeführt. Jedes
Vermittlerelement empfängt
Zellendaten aus allen Portgruppen 920–926. Die Zellendaten
aus jeder Portgruppe werden unabhängig assembliert, und an jeder
Speicherbank-Wortlängengrenze
wird das Zellendatenwort in den zugeteilten Eingangszellenpuffer
geschrieben.
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Ähnlich wird
die Zellenausgangsverarbeitung von allen Vermittlerelementen in
dem Koppelnetz 902–908 durchgeführt. Das
Zellendatenwort wird unabhängig
aus dem zugeteilten Ausgangszellenpuffer (in dem gemeinsam benutzten
Speicher) gelesen, der jeder Portgruppe entspricht. Die Zellendaten
werden disassembliert und gleichzeitig zu allen Ports übertragen.
Die Funktionsweise aller Vermittlerelemente wird über die Busschnittstelle 938 der
Koppelnetzsteuerung (SC-Bus) gesteuert. Ein Koppelnetz-Kontroller
(SCON) 950 zur Steuerung der Vermittlerelemente 902–908 ist
mit dem SC-Bus 938 verbunden. Eine Mikroprozessorschnittstelle 952 gibt
Zugang zu dem Treiber/Kontroller der Koppelnetzeinheit. Der externe
Mikroprozessor kann das Koppelnetz über SCON konfigurieren und
initialisieren.
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Die
PAC-Busverbindungen 940, 942 zwischen den Porteinrichtungen
und dem Koppelnetz sind in 4-Bit-Gruppen verschachtelt. Es wird
nur ein HiPAS-Element als primärer
Datenweg-Kontroller
zugewiesen. Die Zellentransaktion auf jeder Portgruppierung wird
durch das entsprechende HiPAS-Element gesteuert. Wie in 9 gezeigt,
wird das erste Vermittlerele ment HS1 902 für die Steuerung
der Transaktionen auf der Portgruppe 1 PG1 920, HS2 904 für PG2 922,
HS3 906 für
PG3 924 und HS4 908 für PG4 926 zugewiesen.
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Das
Blockschaltbild der ATM-Paketkoppelnetzanwendung mit gemeinsam benutztem
Speicher unter Verwendung des HiPAS 1000 ist in 10 gezeigt.
Das Koppelnetz wird mit den HiPAS-Elementen 1002, 1004,
RAMs 1006, 1008 (zum Beispiel standardmäßige synchrone
statische RAMs) und einem Koppelnetz-Kontroller (SCON) 1010 implementiert.
Jedes HiPAS-Element 1002, 1004 in dem Koppelnetz
versorgt eine Portgruppe (PG) 1012, 1014. Eine
Portgruppe kann als ein einziger primärer Vermittlerport betrachtet
werden, oder als mehrere Phy-Strecken/-Ports, die zu einem einzigen
Vermittlerport konzentriert werden. Die Hauptfunktion der Portgruppe 1012, 1014 ist
die Bereitstellung der Konzentratorfunktion, die Zellen aus mehreren
Ports multiplexiert und demultiplexiert. Der Konzentrator wirkt
zur Minimierung der Anzahl von Vermittlerelementen für das Koppelnetz
und zur Maximierung der Vermittlerbandbreitenausnutzung. Vom Standpunkt der
Implementierung aus gesehen kann die Portgruppenkonzentration als
eine einzige integrierte Lösung
oder unter Verwendung mehrerer Einrichtungen bereitgestellt werden.
Die Hauptfunktionsblöcke
der Portgruppe 1012, 1014 sind der Block 1020, 1022 der
physikalischen Schicht (PHY) und die Vermittlerportadapter 1030, 1032.
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Der
PHY-Block 1020, 1022 implementiert das Transportschichtprotokoll,
Zellenabgrenzungsfunktion und die von physikalischen Medien (Faser
oder Kupfer oder drahtlos) abhängige
Schnittstelle. Der Vermittlerportadapterblock 1030, 1032 konzentriert
die Zellen/Paketbandbreite und verarbeitet die Zellen/Pakete, um entsprechende
Leitweginformationen zu bestimmen, die für den Koppelnetzbetrieb wesentlich
sind. Zusätzlich kann
der Vermittlerportadapterblock 1030, 1032 weitere
anwendungsabhängige
Funktionen und protokollabhängige
Funktionen implementieren. Wenn zum Beispiel die Portgruppe mit
einem anderen Datenstreckenprotokoll (wie zum Beispiel T1/E1, Ethernet
usw.) verbunden ist, wirkt der Vermittlerportadapterblock 1030, 1032 zur
Segmentierung, Neuassemblierung und virtuellen Verbindungsabbildung.
Jede Portgruppe führt
eine Verbindungstabelle, die für
eine aktive Verbindung einen gültigen
Eintrag enthält.
Jeder Eintrag liefert die Leitweginformationen und die lokale Verbindungsbezugszahl.
Für eine
Unicast- oder Punkt-zu-Punkt-Verbindung spezifizieren die Leitweginformationen
den Zielport. Zusätzlich
besteht für
die mehrstufige Vermittlerkonfiguration eine Wegspezifikation für die Leitweglenkung
der Zelle durch mehrere Stufen. Für eine Mehrpunktverbindung
oder Multicast-Zelle wird eine Multicast-Gruppe-ID verwendet. Jeder
Vermittlerstufen-Kontroller (SCON) verwendet eine Multicast-Nachschlagetabelle
zum Abbilden der Zielports. Die aktiven Bit der lokalen Zielportabbildung,
die von der Nachschlagetabelle abgerufen wird, in der Portabbildung
definieren die Zielports für
die Zelle.
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Die
Portgruppe sendet die empfangenen und verbindungs-angepaßten Pakete
oder Zellen durch den Rx-Datenwegport der PAC-Busschnittstelle.
Die Portgruppe empfängt
die vermittelten oder leitweggelenkten Zellen aus dem Koppelnetz
durch den Tx-Datenwegport der PAC-Busschnittstelle.
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Jedes
HiPAS-Element 1002, 1004 in dem Koppelnetz 1099 liefert
eine Koppelnetz-Portschnittstelle 1040,
die hier als Paket-/ATM-Zellenbus-(PAC-Bus-)Schnittstelle bezeichnet
wird, die die Empfangs-(Rx-)Schnittstellenports 1050, 1052 und
die Sende-(Tx-)Schnittstellenports 1060, 1062 enthält. Die
Zellen oder Pakete werden durch den Rx-Schnittstellenport 1050, 1052 zu
dem Koppelnetz 1002, 1004 transferiert. Die Zellen
auf dem Rx-Schnittstellenport 1050, 1052 werden
mit Bezug auf ein Koppelnetz-sync-Signal synchron transferiert.
Die vermittelten Zellen aus dem Koppelnetz 1002, 1004 zu
den Vermittlerports werden durch die Tx-Schnittstelle 1060, 1062 transferiert.
Die PAC-Busschnittstelle 1040 liefert außerdem Statusbitports,
durch die Statusinformationen zwischen dem Koppelnetz 1002, 1004 und
der Portgruppeneinrichtung 1012, 1014 ausgetauscht
werden.
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Der
gemeinsam benutzte Speicher 1006, 1008 wird in
Speichersegmente oder Speicherbanken eingeteilt und wie ein verschachtelter
Speicher mit Bezug auf den PAC-Bus organisiert. Der Hauptunterschied
besteht jedoch darin, daß die
Verschachtelung nur an dem PAC-Busdatenweg
angewandet wird, und auf alle Speicherbanken 1006, 1008 gleichzeitig
zugegriffen wird (wobei wie bei einer typischen verschachtelten
Organisation immer nur eine Bank auf einmal aktiv sein kann). Jede
Speicherbank 1006, 1008 ist direkt an das HiPAS-Element 1002, 1004 angeschaltet.
Die Anzahl der Bit für
die Datenwegverschachtelung, die Anzahl der Banken 1006, 1008 und
der Vermittlerelemente 1002, 1004, die für ein Koppelnetz 1000 erforderlich
ist, hängt von
einer gewünschten
Kapazität
für das
beabsichtigte Vermittlersystem ab. Die Koppelnetzkapazität kann als Einzelstufenvermittler
mit mehren HiPAS-Einrichtungen oder als Mehrstufenvermittler unter
Verwendung des Einzelstufenvermittlers als Baublöcke erweitert werden.
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Die
PAC-Busschnittstelle 1040 ist eine Vielzweck-Pakettransferschnittstelle.
Die Betriebsarten der PAC-Busschnittstelle 1040 sind ATM-Zellentransfermodus
fester Länge
und Pakettransfermodus variabler Länge.
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Der
PAC-Bus 1040 ist ein zellensynchroner Punkt-zu-Punkt-Verbindungsbus.
Im Pakettransfermodus werden die Pakete in mehrere Transaktionen
segmentiert. Jede Paketsegmenttransaktion ist einer Zellentransaktion ähnlich.
Das Busprotokoll und die Pufferverwaltung sind für die Erhaltung der Paketintegrität verantwortlich.
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Die
Zellentransaktionen auf den Schnittstellen für Empfang 1050, 1052 und
Senden 1060, 1062 werden mit einer gemeinsamen
Koppelnetz-Zellensynchronisationssteuerung (SPSYNC-Steuerung) aus
dem Koppelnetz-Kontroller (SCON) 1010 synchronisiert. Die
gemeinsame SPSYNC-Steuerung dient außerdem zur Synchronisierung
verschiedener Operationen in dem Koppelnetz 1002, 1004.
Die Tabelle 1100 in 11 zeigt die
PAC-Busschnittstellensignale. Wie oben mit Bezug auf 10 erwähnt wurde,
ist das SPSYNC-Signal 1102 das Koppelnetz-Synchronisierungssignal.
Das Pclk-Signal 1106 ist der PAC-Bustakt 1108.
Das PRxData-Signal 1110 ist ein 16-Bit-Zellendatenwort
aus dem Empfangsport 1112. PTxData ist ein 16-Bit-Zellendatenwort 1116,
das über
den Sendeport ausgesendet wird.
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SSTAT 1118 und
PSTAT 1122 sind bitserielle Ports zum Transferieren von
Statusinformationen zwischen dem Koppelnetz und der Portgruppeneinrichtung.
Für Statusaustausch
zwischen der Portgruppeneinrichtung und der Koppelnetzeinrichtung
wird ein festes serielles Format verwendet.
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Der
serielle PSTAT-Port 1122 liefert Bitstromdaten, wodurch
die Vermittlerport-Sendepufferstatusinformationen 1124 dem
Koppelnetz gemeldet werden. Der PSTAT-Datenrahmen 1122 wird auf jedem
Zellentransaktionsschlitz empfangen und jeder Datenrahmen enthält mindestens
36 Bit. Das allgemeine Format des PSTAT-Rahmens 1122 enthält ein Bit
gerade Paritätsprüfsumme für die seriellen
Rahmendaten, 34 Bit Statusinformationen (PSTAT) und einen Bittyp
zur Anzeige des Rahmendatenformattyps der Statusinformationen. Zwei
Typen für
PSTAT-Rahmen 1122, die von dem Vermittlerportadapter gesourct
werden können,
sind der Phy-Transportsendewarteschlangenstatusrahmen, der durch „1" in dem Typenfeld
angegeben wird, und Verbindungsrückmeldestatusrahmen
der verfügbaren
Bitrate (ABR), der durch „0" in dem Typenfeld
angegeben wird. Die ABR- Verbindungsrückmeldestatusrahmen
können
die Verbindungskennung und die Leitweginformationen führen, die
mit der Verbindung assoziiert sind. Während der Zellenreferenzetikettensammeloperation auf
dem SC-Bus transferiert HiPAS die empfangenen PSTAT-Informationen zu
dem SCON, der den Status decodiert, verarbeitet und zu anderen Ports
mutet.
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Der
serielle SSTAT-Port liefen einem SSTAT-1118-Bitstrom Daten, wodurch
die Koppelnetz-FIFO-Statusinformationen 1120 dem Vermittlerportadapter
auf dem PAC-Bus gemeldet werden. Zusätzlich wird der ABR-Verbindungsrückmeldestatus
von den Porteinrichtungen zu entsprechenden Zielports geroutet.
Vorzugsweise beträgt
die minimale Anzahl von Bit in dem SSTAT-Datenrahmen 36 Bit (auf
der Basis einer Zellentransaktion). Abhängig von der Art des SSTAT-Rahmens 1118 kann
der vollständige
Statusdatentransfer mehrere Rahmen- oder Zellentransaktionen in
Anspruch nehmen. Das allgemeine SSTAT-Rahmenformat enthält vorzugsweise
ein Bit gerade Paritätsprüfsumme für die seriellen
Rahmendaten, 32 Bit Statusinformationen (SSTAT), eine zwei-Bit-Rahmen-ID
zur Identifikation der Datensequenz bei Mehrfachrahmendatentransfers
und einen Bittyp zur Anzeige des Rahmendatenformattyps der Statusinformationen.
HiPAS sammelt die Statusrahmeninformationen während der Vermittlerstatusmeldeoperation
auf dem SC-Bus und transferiert die Statusdaten auf dem seriellen
SSTAT-Port während
des PAC-Bustransaktionszyklus.
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Die
PAC-Busoperation und die Zeitsteuerung 1200 sind in 12 gezeigt.
Der PAC-Bus implementiert die Standard-ATM-Zellentransfer- oder
Vielzweck-Pakettransferbetriebsart. Für ATM-Zellenvermittlungsanwendungen
beträgt
PCLK 50 Mhz und der maximale Wert von N 1204 ist zweiunddreißig, wenn
der PAC-Busdatenweg 16 Bit beträgt.
Jeder ATM-Zellentransaktionszyklus
beträgt
36 Taktzyklen.
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Durch
SPSYNC wird eine Zellentransaktion eingeleitet und die folgende
Zellenstruktur wird auf der Empfangsschnittstelle verwendet. In
einem Taktzyklus 1210 wird das SPSYNC-Signal-1204 aktiv und der Tx-Zellenpuffer-Verfügbar-Status
ist auf allen Bit des Empfängerports
aktiv 1212. In dem nächsten
Taktzyklus 1214 wird das SPSYNC-Signal-1204 inaktiv und
die Prüfsumme
für die
vorherige Zelle befindet sich an dem Empfangsport 1216.
In dem nächsten
Taktzyklus 1218 sind die Daten an dem Empfängerport
eine Empfangszellentransaktionsgewährung 0 1220 und in
der nachfolgenden Taktperiode 1224 tritt eine Empfangszellentransaktionsgewährung 1 1222 auf.
In allen nachfolgenden Taktzyklen 1226 bis 1228 werden
Zellendaten 1230 empfangen. Als letztes wird in dem folgenden
Taktzyklus 1232 SPSNYC 1204 aktiv und der Tx-Zellenpuffer-Verfügbar-Status
wird angezeigt 1234.
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Die
TxStatus-Informationen 1234 in der Rx-Portzellentransaktion
geben den Zellenpufferstatus (der Portgruppeneinrichtung) des TX-Ports
an den Koppelnetzport. Dieser Status wird als Schnittstellenebenenflußsteuerung
für die
Transaktionen auf dem Tx-Port verwendet. Da der PAC-Bus wie ein
konfigurierbarer Bitslice an die HiPAS-Elemente angeschaltet ist,
sind die Statusinformationen bezüglich
des TxStatus im wesentlichen ein Bit (1 = Tx-Puffer verfügbar, 0
= kein Puffer verfügbar),
und es wird auf allen Datenbit (16 Bit) gesetzt. Auf der Sendeschnittstelle 1240 wird
eine ähnliche
Zellenstruktur verwendet.
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Die
RxStatus-Informationen 1242 in der Tx-Portzellen 1240 Transaktion
geben den Zellenstatus (des Koppelnetzports) des RX-Ports an die
Portgruppeneinrichtung. Dieser Status 1242 kann als Schnittstellenebenen-Flußsteuerung
für die
Transaktionen auf dem Rx-Port verwendet werden. Da der PAC-Bus wie
ein konfigurierbares Bitslice an die HiPAS-Elemente angeschaltet
werden kann, können
die Informationen bezüglich des
RxStatus 1242 im wesentlichen ein Bit sein (1 = Rx-Puffer
verfügbar,
0 = kein Puffer verfügbar)
und können auf
allen Datenbit (16 Bit) gesetzt werden.
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Da
der Datenweg verschachtelt ist, kann man die Datenwegintegrität mit einem
longitudinalen Paritätsschema
verifizieren. Die Bitweise gerade oder ungerade (konfigurierbar)
Parität
kann seriell auf allen Datenwegbitsignalen berechnet werden. Bit
0 des Prüfsummenworts
kann die Summe des Bit 0 aller Wörter
in der Transaktion enthalten. Ähnlich
können
die anderen Prüfsummenbit
berechnet werden. Die Datenquelle oder der -sender kann das berechnete
16-Bit-Paritätswort
als die Prüfsummenzellentransaktion
plazieren. Der Empfänger
im Datenweg kann die Parität
auf dieselbe Weise berechnen und die empfangenen Paritätsanzeigen
verifizieren.
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Unter
dem ATM-Zellentransfermodus wird mit RxGnt 1220, 1222 und
TxGnt 1244, 1246 eine gültige Zellentransaktion angezeigt.
Die Codierung von RxGnt 1220, 1222 und TxGnt 1244, 1246 unter
dem ATM-Zellenmodus lautet vorzugsweise „0" für „keine
gültige
Zelle" und „1" „für gültige Zellentransaktion".
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Die
Paketdatentransferoperation verwendet 2-Bit-Codierung an den Anzeigen
RxGnt 1220, 1222 und TxGnt 1244, 1246.
Zum Beispiel zeigt „0" „kein Pakettransfer" an, „1" zeigt „Paketstart", „ 2" zeigt „Mitte
des Pakets" und „ 3" zeigt „Paketende" an.
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Zusätzlich wird
mit RxGnt 1220, 1222 und TxGnt 1244, 1246 der
Fluß von
Transaktionen auf den Bus gesteuert. Wie im Fall des RxStatus 1242, 1248 und
TxStatus 1212, 1234 werden die Gnt-Anzeigen auf
allen Bitpositionen des Datenworts dupliziert. Rx/TxGnt0, 1220 bzw. 1244 spezifizieren
das niedrigstwertige Bit des Gewährungsanzeigefelds
und Rx/TxGnt1, 1222 bzw. 1246 spezifizieren das
höchstwertige
Bit des Gewährungsanzeigefelds.
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Die
Zellendatenstruktur 1300 mit 16-Bit-Wörtern 1301 ist in 13 gezeigt.
Die RIByte-Felder 1302, 1304 spezifizieren
die grundlegenden Zellenleitweginformationen. Für eine einzige Stufe wird mit
den 4 Byte der RI-Byte 1310, 1312, 1314, 1316 der
Zielport der Zelle bestimmt. Für
mehrstufige Vermittlerkonfigurationen dienen die zusätzlichen
4 Byte 1320, 1322, 1324, 1326 (MSbyte)
zur Bestimmung der Zellenroute durch ein Verbindungsnetzwerk. Zwei
Byte (CCbyte) 1330 werden als Kommunikationskanal zur Bereitstellung
interner Kommunikation zwischen oder innerhalb der Vermittlerportadaptereinrichtungen
reserviert. UDF1/UDF 1340 sind benutzerdefinierte Felder,
UDF1 ist für
Kopfteilfehlerkorrektur und -detektion (HEC) reserviert.
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Die
in 14a, c gezeigten Leitweginformationen (RIbyte1-4)
verwenden vorzugsweise ein 32-Bit-Feld 1400, vorangehängt an die
Zelle durch den Vermittlerportadapter (LAP oder POP) Block oder
Einrichtung. Das 32-Bit-Feld 1400 enthält vorzugsweise ein Bit zum
Identifizieren des Leitweginformationstyps 1402, drei Bit
zum Identifizieren des Verkehrstyps 1404 und vier Bit zum
Identifizieren der Quellenvermittlerstufenidentifikationsnummer 1406.
Acht Bit werden bei dieser Besprechung als reserviert und unbenutzt
markiert. Schließlich
werden vorzugsweise für
die Leitwegfelder 16 Bit vorgesehen. Es werden die folgenden RI-Formattypen
verwendet:
Unicast RI:RITYPE = „0" mit einem Leitwegfelderformat, das
vier Bit für
die Zielvermittlerstufenidentifikationsnummer 1420, vier
Bit für
die Zielportgruppenidentifikationsnummer 1422, vier reservierte
Bit und vier Bit zum Identifizieren des physischen Zielports 1426 enthält; und
Multicast
RI:RITYPE = „1" mit einem Leitwegfelderformat,
das eine 16-Bit-Multicast_Group_ID 1410 enthält.
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Die
Mehrstufenleitweginformationen (MSbyte1-4) können ein 32-Bit-Wort sein,
das ein Bit zum Identifizieren des Leitweginformationstyps 1402,
drei Bit zum Identifizieren des Verkehrstyps 1404 und 28
Bit für Mehrstufenleitweginformationen 1440 enthält. Die
Felder RITYPE und Verkehrstyp werden wie im Fall von RIbyte-Feldern
verwendet. Die Mehrstufenleitweginformationen sind nur für eine Unicastverbindung
bestimmt und können
zu 7 halbbytebreiten Feldern organisiert werden. Daher können bei
einer mehrstufigen Konfiguration bis zu 7 Stufen unterstützt werden.
Die halbbytebreiten Felder liefern die Zielportnummer in der entsprechenden
Vermittlerstufe.
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Wenn
RITYPE ein Multicast RI ist, werden die MSbytes wie in den RIbytes
dupliziert. Bei jeder beliebigen Konfiguration (einstufig oder mehrstufig)
werden alle Multicastzellen unter Verwendung einer Übersetzungstabelle
geroutet. Jede Multicast-Zelle wird mit einer Multicast-ID ausgestattet
und jede aktive Multicast-ID weist einen entsprechenden Eintrag
in der Multicast-Übersetzungstabelle
auf. Der Tabelleneintrag enthält
die Zielportgruppen-Bitmap. Die Multicast-Übersetzungstabelle wird von
der Vermittlerkontrollereinrichtung geführt und verwaltet. Die SCON-Einrichtung übersetzt
die Multicast-Leitweginformationen während der Zellenleitwegoperation.
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Wie
bereits erwähnt,
arbeitet der PAC-Bus in einer Pakettransferbetriebsart oder in einer
ATM-Zellentransferbetriebsart. Die PAC-Bustransaktionskonfiguration
identifiziert die Anzahl der Datenzyklen pro Bustransaktion. Bei
ATM-Zellentransaktionen beträgt
die Anzahl der PAC-Busdatenzyklen 32.
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Die
Anzahl der port_groups (Anzahl-von-PGs) auf dem PAC-Bus wird ausgewählt und
der Datenweg konfiguriert. Die Zellenschnittstelle kann als 4x155
Mbps-Ports konfiguriert werden, wobei jeder Port mit 155 Mbps (einer
Busrate von 50 Mhz) eine halbbytebreite Datenwegschnittstelle aufweist.
Das heißt,
daß es
pro HiPAS-Element 4 Portgruppen gibt.
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Als
Alternative kann die Schnittstelle als Port mit 1x622 Mbps (einer
Busrate von 50 Mhz) mit einem 16 Bit breiten Datenweg konfiguriert
werden. Bei dieser Konfiguration wird jedes HiPAS-Element einer
Portgruppe zugewiesen.
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Das
Koppelnetz kann ein einstufiges (selbständiges) Vermittlersystem oder
ein mehrstufiges Vermittlersystem sein, wobei es sich im wesentlichen
um ein Netzwerk verbundener einstufiger Vermittlerblöcke handelt.
Im Fall eines einstufigen Vermittlers basiert die Zellenleitwegoperation
auf den RIbyte-Feldern, wodurch der Zielport spezifiziert wird.
Im Fall eines mehrstufigen Vermittlers muß die Zellenleitweglenkung
jedoch möglicherweise
durch mehrere Vermittlerblöcke
oder -stufen hindurch durchgeführt
werden. Leitweginformationen für
die Zwischenstufen und die letzte Stufe des Vermittlerblocks müssen daher
spezifiziert werden. Die MSbyte-Felder dienen für Zwischenstufen und die RIbyte-Felder
werden von dem letzten Vermittlerblock eines mehrstufigen Vermittlers
verwendet. Das Vermittlerelement (HiPAS) kann so konfiguriert werden,
daß es
als ein einstufiges oder mehrstufiges Koppelnetz arbeitet.
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Der
Koppelnetz-Kontroller (SCON) konfiguriert und steuert die HiPAS-Elemente
in dem Koppelnetz durch die SC-Busschnittstelle. Die grundlegenden
SC-Busoperationen sind die HiPAS-Konfigurationsoperation, die RxCell-Pufferzeigerschreiboperation,
die TxCell-Pufferzeigerschreiboperation, die RxCell-Vermittlungssteuerdatenleseoperation,
die Zellenpuffer-Referenzetikettensammeloperation
und die Koppelnetz-Statusberichtoperation. Tabelle 1500 in 15 zeigt
die SC-Busschnittstellensignale.
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Der
SC-Bus ist ein synchroner Bus in Bezug auf einen Koppelnetz-Systemtakt
SBCLK 1502 und liefert mehrere Schnittstellensignale zwischen
den HiPAS-Elementen und dem SCON. Obwohl das vollständige Vermittlersystem
einen gemeinsamen Systemtakt verwenden kann, werden der PAC-Bustakt,
der PCLK- und SC-Bustakt, SBCLK, als zwei verschiedene Taktdomänen betrachtet,
um die Taktbeitragsprobleme in dem Vermittlersystementwurf zu vereinfachen.
Die Operationen auf der SC-Busschnittstelle werden mit SCSYNC 1504 synchronisiert,
einem funktionalen Äquivalent
von SPSYNC (auf dem PAC-Bus), aber mit Bezug auf die SBCLK-Domäne. Die
Koppelnetzsynchronisationssignale werden von dem SCON bereitgestellt.
HiPAS ist ein Slave auf dem SC-Bus und abhängig von der SC-Busoperation
liefert HiPAS entsprechende Antworten auf den Bus. Auf SCSYNC werden
die Antwortinformationen von allen internen Blöcken zwischengespeichert. Die
auf den zwischengespeicherten Statusinformationen basierenden Antworten
sind für
die Koppelnetzstufe deterministisch und synchron.
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Das
Signal SESPD 1508 ist ein Eingangsport, der als 16-Bit-Sw-Koppelnetz-Auswahl/Zellenpufferzeigerdaten
wirkt. Während
der HiPAS-Einrichtungskonfiguration wird die Ein richtungsauswahl
(SECSEL) 1506 aus einer im Voraus zugewiesenen Bitleitung
von SESPD gesetzt. Das Signal SFCMD 1510 ist ein Eingangssignal,
das als ein durch den Koppelnetz-Kontroller
gesetzter 2-Bit-Befehlscode wirkt. Es werden die folgenden Codes
vorgesehen:
00 – Transaktionsrahmensteueranzeigezyklus;
01 – Empfangszellenpufferzeigeroperationszyklus;
10 – Sendezellenpufferzeigeroperationszyklus;
und
11 – Einrichtungskonfigurationsmoduszyklus.
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Das
Signal SFREFA 1512 ist auch ein Eingangsport und wirkt
als 6-Bit-Referenzadresse. Während des
normalen Modus spezifizieren diese Bit die Zellenreferenznummer.
Während
des Konfigurationszyklus wählen
diese Bit das Einrichtungssteuer-/-statusregister und die Bit hoher
Ordnung spezifizieren die Lese-/Schreibadresse für die Konfigurationszyklen.
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SECD 1514 ist
ein IO-Port, der 8-Bit-Vermittlerelement-HiPAS-Verwaltungs- und
-steuerdaten liefert. Unter dem normalen Betriebsmodus ist er immer
Eingang. Während
des HiPAS-Konfigurationsmodus ist er bidirektional. RIDO 1516 ist
ein Ausgang, der einen seriellen Port für 1-Bit-Zellenleitweginformationszugriff
bereitstellt. CLREFO 1518 ist ein Ausgangsport, der als
serieller Port für
1-Bit-Zellenreferenzinformationszugriff wirkt.
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16 zeigt
die Architektur des HiPAS-Elements 1600. Die aus der Rx-Portschnittstelle 1604 empfangenen
Zellendaten 1602 werden assembliert und in einen gemeinsamen
Staging-Zellenpuffer 1606 geschrieben,
der mit einem schnellen Mehrport-RAM oder einem Registerfile implementiert
wird.
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17 zeigt
ein ausführliches
Blockschaltbild 1700 der Rx-Portschnittstelleneinheit (PACRXIU) 1604 von 16 für das HiPAS-Element.
Der Rx-Datenselektor-Mux (RXDSMUX) 1702 wählt das
verschachtelte Datensegment aus dem Rx-Datenweg 1704 auf
der Basis der Vermittlerkonfiguration 1706. Nunmehr wieder unter
Bezugnahme auf 16 werden während der Systeminitialisierung
oder -konfiguration die Vermittlerkonfigurationsdaten durch die
SC-Busschnittstelle 1608 in die HiPAS-Elemente des Koppelnetzes
programmiert. Die Vermittlerkonfigurationsinformationen werden in
dem internen Konfigurations- und Steuerregister Block 1610 gespeichert.
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Wieder
mit Bezug auf 17 demultiplexiert der RXDSMUX-Block
die 16-Bit-PAC-Busdaten
zu Portgruppendatenelementen auf der Basis der Anzahl-von-PGs und
der Datenwegkonfiguration (4X155- oder 1X622-Modus). Der PAC-Busautomat
(PACSM)1730 implementiert das PAC-Busprotokoll für den Rx-port.
Der PAC-Busflußsteuerungsmanager
für den
Rx-Port (PACRXFC)1732 assembliert die PAC-Bus-Rx-Portstatusinformationen
für jede
Portgruppe und steuert den Fluß von
Transaktionen auf dem PAC-Bus-Rx-Port. Die grundlegenden Zustände des
PACSM sind in 18 gezeigt.
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Der
Anfangszustand des PACSM ist der IDLE-Zustand
1802, in
den nach System-RESET und am Ende jeder PAC-Bustransaktion auf dem
Rx-Port eingetreten wird. Der Start der PAC-Bustransaktion wird durch
ein aktives SPSYNC
1820 angezeigt, und der Automat tritt
in den Zustand GNTCHK
1808 ein. Der GNTCHK-Zustand ist
für drei
Buszyklen aktiv und führt
die nachfolgend dargestellten Funktionen durch.
GNTCHK_cycle_count
oder Subzustand + | Durchgeführte Funktionen |
0 | Das
CHKSUM-Wort für
die vorherige Rx-Portbustransaktion
wird zwischengespeichert |
1 | Zwischengespeicherte
Prüfsumme
wird mit dem Prüfsummenregister
verifiziert, das die berechnete Prüfsumme für die letzte Bustransaktion
hält. Das R+xGNT0-Wort
wird in dem RxGNT0-Register zwischengespeichert. Das Prüfsummenregister
wird im voraus mit dem GNT0-Wort aus dem PAC-Bus gesetzt. |
2 | RxGNT1-Wort
wird in RxGNT1_Register zwischengespeichert. Die Gewährungsstatussignale
werden portgruppenweise decodiert und registriert. |
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Die
Gewährungsstatussignale
werden für
jede aktive Portgruppe decodiert und sind nachfolgend dargestellt:
-
-
Unter
dem Zustand GNTCHK wird die Bedingung Gnt_not_valid 1806 erzeugt,
wenn (SOPC, EOPC und MOPC) inaktiv sind. Die Bedingung Gnt_not_valid 1806 führt zu dem
Zustand PG_WAIT für
die entsprechende port_group. Am Ende der konfigurierten Anzahl
von PAC-Busdatenzyklen 1810 wird die Bedingung end_of_data 1812 erzeugt.
Die Bedingung end_of_data 1812 setzt den Automaten in den
STATUS-Zustand 1814. Unter dem Zu stand PG_WAIT oder GNTCHK
oder PG_BUSY wird die Gültigkeit
des SPSYNC geprüft, um
die Rahmenfehlerbedingung 1830, 1832, 1834 zu
erzeugen, falls es zu einem SPSYNC-Ausfall kommt, und der Automat führt einen Übergang
in den IDLE-Zustand aus.
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Eine
Bedingung gnt_valid 1816 für eine Portgruppe ist aktiv,
wenn die Portgruppe ein aktives (SOPC, EOPC oder MOPC) aufweist,
und führt
zu dem Zustand PG_BUSY 1818.
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Mit
Bezug auf 17 besitzt jede Portgruppe 1710 einen
eigenen Barrel-Schieber 1712. Das HiPAS-Element besitzt
16 Schieber zur Unterstützung
von bis zu 16 Portgruppen. Mit Bezug auf 18 befindet sich
der Barrel-Schieber in dem Idle-Zustand 1802, bis eine
Gnt_valid-Anzeige 1816 von
der entsprechenden Portgruppe empfangen wird. Gnt_valid 1816 aus
PGn versetzt den Barrel-Schieber n (BS-n) in den aktiven Zustand,
und das gewählte
Datensegment aus PGn (durch den RXDSMUX) wird in (BS-n) geschoben.
Die Zellenwortassemblieroperation wird parallel für alle Portgruppen
durchgefüht,
die eine aktive Zellentransaktion auf der Rx-Portschnittstelle 1700 aufweisen.
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Jeder
Barrel-Schieber 1712 kann als ein DMA-Kanal betrachtet
werden, und ein Datentransfer in einen Zellen-Staging-Puffer wird
eingeleitet, wenn das Datenwort in BS-n vollständig assembliert wurde. Unter
dem STATUS-Zustand 1814 wird das TxStatus-Wort aus dem
PAC-Bus auf dem PACFCS-Port 1750 für die Tx-Portoperation zwischengespeichert.
-
Mit
Bezug auf 16 ist der Zellen-Staging-Puffer
(CLSTGBUF)1606 ein Mehrport-RAM oder- Registerfile, der
bzw. das in dem HiPAS-Element verankert ist. Die Zellenpufferpartitionen
in CLSTGBUF 1606 können
während
der Initialisierung konfiguriert werden. Funktional kann jeder Zellenpuffer
als ein Zellen-FIFO betrachtet werden und die Zeiger werden von
unabhängigen
Pufferverwaltungsblöcken
verwaltet.
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Mit
Bezug auf 17 überwacht der Block des Rx-Port-DMA-Controllers
(RXDMAC)1720 die Dienstanforderungen auf dem Barrel-Schieber 1712 und
implementiert eine mehrkanalige DMA-Controller-Funktion 1722.
Die FIFO-Zeiger für
den Rx-Zellenpuffer-FIFO in CLSTGBUF werden durch die Schnittstelle 1740 des
Zellen-Staging-Puffermanagement (CSBMRX) von dem Staging-Puffer-Manager
CSBMAN 1640 (siehe 16) empfangen.
-
RXDMAC 1720 liefert
die BS2RxWP-Steuerung 1724 zur Auswahl des entsprechenden
Barrel-Schiebers 1712 für
den RxWP-Schnittstellen-Controllerblock 1726. RxDMA 1720 liefert
Adressen- und Steuerinformationen für den RxWP-SchnittstellenController 1726 durch
die RxWP-DMA-Steuerschnittstellensignale 1722. Der RxWP-Schnittstellen-Controller 1726 implementiert
das notwendige RAM-Schnittstellenprotokoll zur Vervollständigung
des Datentransfers und sendet Datentransferbestätigungen zu RxDMAC 1720.
-
Die
Schnittstelle 1734 des Rx-Port-Scheduler (RXSHDL) arbeitet
synchron mit dem PAC-Bustakt, PCLK,
und liefert Empfangszellen- oder Paketdatentransfer-Einteilungssteuerinformationen
für den
CBSHDL-Block 1660 (siehe 16). Der
RxSHd-Block 1736 implementiert das notwendige Timing und
Handshaking für
die RXSHDL-Schnittstellensignale, bestehend aus Rx-Port-Einteilung-Bereit-Anzeigen,
RxGnt-Anzeigen, RxCEll-Leitweginformationen und Handshake-Bestätigung.
-
Nunmehr
mit Bezug auf 16 steuert die SCON-Schnittstelleneinheit
(SCBIU)1620 den Zellendatentransfer zwischen CLSTGBUF und
dem externen gemeinsam benutzten Speicher. Die RxCell-Pufferzeigenschreiboperation
auf dem SC-Bus liefert den Freizellenpufferzeiger, in den die empfangenen
Zellen geschrieben werden sollen. Die RxCell-Pufferzeiger werden
portgruppenweise zugeteilt und in alle HiPAS-Elemente in dem Koppelnetz
in Warteschlangen eingereiht. Mit allen Zeigerdaten ist ein Referenzetikett
assoziiert, um die Transaktion zwischen dem HiPAS und dem Koppelnetz-Controller
zu vereinfachen. Außerdem
liefert die RxCell-Pufferzeigerschreiboperation die Informationen
bezüglich
Paketstatus (SOPC/MOPC/EOPC) für
die Pakettransferbetriebsart.
-
Der
Koppelnetz-Controller (SCON) enthält den Eingangszellenpuffermanager
und den Ausgangszellenpuffermanager, die für die Steuerung der Operationen
des Koppelnetzes mit gemeinsam benutzten Speicher verantwortlich
sind.
-
Die
RxCell-RI-Leseoperation auf der SC-Busschnittstelle 1608 ermöglicht es
dem SCON, die Leitweginformationen einer empfangenen Zelle abzurufen.
Die RI-Informationen aus jedem HiPAS-Element (alle Elemente werden
parallel gelesen) werden in einem bitseriellen Format empfangen.
Außerdem
werden die RI-Informationen einer Zelle bitverschachtelt, und die
Anzahl der zwischen den HiPAS-Elementen verschachtelten Bit/Datensegment
hängt von
der Koppelnetzkonfiguration ab. Das RI einer Zelle aus der PG wird
durch den SCON gemulti plext. Diese Operation ist der Datenassemblieroperation
Rx-Portschnittstelleneinheit in dem HiPAS-Element ähnlich.
-
Die
Zellenpuffer-Referenzetikettensammeloperation liefert den mit RI
assoziierten Rx-Zellenpufferzeiger.
Der mit RI assoziierte Rx-Zellenpufferzeiger wird durch Senden des
an den Rx-Zellenpufferzeiger angebundenen Referenzetiketts informiert.
Mit dem Referenzetikett wird die Anzahl der Transaktionen auf dem SC-Bus
minimiert.
-
Für mehrstufige
Vermittlung werden die HiPAS-Elemente so konfiguriert, daß sie das
Mehrstufenleitweginformationswort senden. Auf der Basis von RI vermittelt
der SCON die Zellen in entsprechendes Ziel-FIFO. Die Multicast-
und Unicast-Vermittlung werden durch den SCON durchgeführt.
-
Unter
der Pakettransferbetriebsart werden die Paketleitweginformationsbyte
(RIbyte1-4, MSbyte1-4 und CCbyte1-2) nur in dem Paketstartsegment
bereitgestellt. Die Leitweginformationen werden in internen Registern
gesichert und erhalten, bis der Pakettransfer mit einem Paketendesegment
abgeschlossen ist.
-
Das
ausführliche
Blockschaltbild 1900 der Tx-Portschnittstellenfunktion 1650 von 16 für das HiPAS-Element
ist in 19 gezeigt. Eine Tx-Zellentransaktion
wird eingeleitet, wenn eine Ausgangszelle durch die SC-Busschnittstelle
eingeteilt wird. Die Operationen des PAC-Bus-Tx-Ports werden mit
SPSYNC 1960 synchronisiert. Die Operationen der SC-Busschnittstelle
werden mit SCSYNC synchronisiert. Das Koppelnetz-Sync SPSYNC und
SCSYNC synchronisiert die internen Operationen aller HiPAS-Elemente
in dem Koppelnetz. Folglich werden die Tx-Datenwegoperationen der
entsprechenden Portgruppe auch synchronisiert.
-
Die
TxCell-Pufferzeigerschreiboperation auf der SC-Busschnittstelle
liefert den Zellenpufferzeiger, aus dem die Zellendaten aus dem
gemeinsam benutzten Speicher CBRAM (siehe 16) auf
den Tx-Port transferiert werden sollen.
-
Zusätzlich liefert
die TxCell-Pufferzeiger-schreiboperation TxCell das Zellenpufferreferenzetikett
für das
Puffermanagement und Paketstatusinformationen (Start/Mitte/Ende)
für den
Betrieb im Paketmodus. Mit Bezug auf 16 werden
die aus den Zellenpufferspeicherbanken gelesenen Zellendaten in
den gemeinsamen Staging-Zellenpuffer (CLSTGBUF)1606 in
das HiPAS-Element überführt. Das
Tx-Cell-Staging- und Staging-Puffermanagement werden durch den Staging-Puffermanagementblock 1640 gesteuert.
-
Wieder
mit Bezug auf 19 besitzt jede Portgruppe eine
eigene Schiebelogistikschaltung 1912. Das HiPAS-Element
besitzt 16 Logistikschaltungen 1912 zur Unterstützung von
bis zu 16 Portgruppen. Die Schiebelogistikschaltung 1912 befindet
sich im Idle-Zustand, bis eine aktive Zelle oder ein Paketsegment
für die
entsprechende Portgruppe eingeteilt wird. Jede Schiebelogistikschaltung 1912 kann
als ein DMA-Kanal betrachtet werden und ein Datentransfer von dem
Zellen-Staging-Puffer wird eingeleitet, wenn ein Datenwort vollständig disassembliert
wurde.
-
Der
Block 1920 des Tx-Port-DMA-Controllers (TXDMAC) überwacht
die Dienstanforderungen aus der Schiebelogistikschaltung und implementiert
eine mehrkanalige DMA-Controller-Funktion.
Die FIFO-Zeiger für den
Tx-Zellenpuffer-FIFO in CLSTGBUF werden durch die Schnittstelle 1940 des
Zellen-Staging-Puffermanagements (CSBMTX) von dem Staging-Pufferverwalter CSBMAN 1640 (in 16)
empfangen.
-
Nunmehr
mit Bezug auf 19 liefert TXDMAC 1920 die
BS2TxRP-Steuerung 1924 zur Auswahl einer entsprechenden
Schiebelogistikschaltung für
den TxRP-Schnittstellen-Controllerblock 1926.
TXDMAC liefert Adressen- und Steuerinformationen durch die RxRP-DMA-Ctrl-Schnittstellensignale 1922 an
den RxRP-SchnittstellenController 1926. Der TxRP-SchnittstellenController 1926 implementiert
das notwendige RAM-Schnittstellenprotokoll zum Abschluß des Datentransfers
und sendet Datentransferbestätigung
zu TXDMAC 1920.
-
Der
TXDSMUX-Block 1902 assembliert die Portgruppendatenelemente
zu 16-Bit-PAC-Busdatenwort. Das
PAC-Buswort wird unter Verwendung der Anzahl-von-PGs und der Datenwegkonfiguration
(Modus 4X155 oder 1X622) assembliert.
-
PACSM 1930 implementiert
das PAC-Busprotokoll für
den Tx-Port 1904. Der PAC-Busflußsteuermanager für den Tx-Port
(PACTXFC)1932 assembliert die PAC-Bus-Tx-Port-Statusinformationen
für jede
Portgruppe und steuert den Fluß von
Transaktionen auf dem PAC-Bus-Tx-Port.
-
Eine
TxCell_Ready-Statusanzeige auf jeder Portgruppe 1910 wird
durch die entsprechende Portgruppen-Schiebelogistikschaltung 1912 bereitgestellt.
Wenn TxCell durch den DMA-Kanal 1920 eingeteilt
wird, wird TXDSMUX 1902 auch der assoziierte Paketstatus
(Start/Mitte/Ende) bereitgestellt. TXDSMUX 1902 empfängt TxStatus
von dem Rx-Port-Block.
TxStatus zeigt an, ob der Tx-Port-Empfänger auf dem PAC-Bus bereit zum
Empfang einer Transaktion auf dem Tx-Port 1904 ist. Der
PAC-Busautomat auf dem Tx-Port und dem Rx-Port ist gleich, mit Ausnahme
der Datenwegoperationen.
-
Mit
Bezug auf 18 und 19 befindet
sich die Schiebelogistikschaltung einer Portgruppe in dem Idle-Zustand 1802,
bis eine Gnt_valid-Anzeige 1816 von der entsprechenden
Portgruppe empfangen wird. Das Gnt_valid 1816 aus PGn versetzt
die Schiebelogistikschaltung n (BS-n)1912 in den aktiven Zustand,
und das gewählte
Datensegment aus PGn (durch TXDSMUX) wird aus (BS-n) geschoben.
Die Zellenwortdisassemblieroperation wird für alle Portgruppen, die eine
aktive Zellentransaktion auf der Tx-Portschnittstelle aufweisen, parallel
durchgeführt.
-
Jede
Schiebelogistikschaltung 1912 kann als DMA-Kanal betrachtet
werden, und ein Datentransfer von einem Zellen-Staging-Puffer wird
eingeleitet, wenn das Datenwort in BS-n vollständig disassembliert ist. Mit
Bezug auf 16 liefert die Zellenpuffermanagementschnittstelle 1640 dann
den aktuellen Pufferstatus für den
Rx-Port. Dieser Status pro Portgruppe zeigt an, ob der Koppelnetz-Rx-Port
bereit zum Empfang einer nächsten
Transaktion auf dem Rx-Port ist. Unter dem STATUS-Zustand 1814 wird
das RxStatus-Wort auf dem PACFCS-Port 1950 aus dem Puffermanager
auf dem PAC-Bus-Tx-Port transferiert.
-
Die
Schnittstelle 1934 des Tx-Port-Scheduler (TXSHDL) arbeitet
synchron mit dem PAC-Bustakt, PCLK,
und liefert Sendezellen- oder Paketdatentransfer-Einteilungssteuerinformationen
an den CBSHDL-Block 1660 (in 16). Der
TxSHd-Block 1936 implementiert das notwendige Timing und
Handshaking für die
TXSHDL-Schnittstellensignale, bestehend aus Tx-Port-Einteilungsbereitschaftanzeigen,
TxGnt-Anzeigen und Handshake-Bestätigung.
-
Wenn
die eingeteilte Tx-Zellentransaktion auf dem Tx-Port abgeschlossen
ist, wird das mit dem Tx-Zellenpufferzeiger assoziierte Referenzetikett
durch die Zellenpuffer-Referenzetikettensammeloperation auf dem
SC-Bus 1608 zu dem SCON transferiert. Die mit dem aktuellen
Zellentransfer oder der Portgruppe assoziierten Vermittlerstatusinformationen
werden durch die SC-Busschnittstelle 1608 erhalten und
werden in den internen Statusregistern geführt. Während des Tx-Zellendatentransferzyklus
werden die Vermittlerstatusinformationen durch den PAC-Bus-PG-Statusportschnittstellenblock
tranferiert. Ähnlich
werden während
der Rx-Zellentransaktion die Portstatusinformationen durch die Statusportschnittstelle
gesammelt.
-
Mit
Bezug auf 16 ermöglicht der PAC-Busstatusport-Controller
(PACSPU)1670 Statusaustausch zwischen dem Koppelnetz und
der Phy-Porteinrichtung. PACSPU enthält eine Vermittlerportadapterstatussammeleinheit
und eine Koppelnetz-Statustransfereinheit, die einen Port mit bitseriellem
Eingang (PSTAT) bzw. einen Ausgabeport (SSTAT) implementiert. Der
bitserielle Rahmen wird mit SPSYNC auf den PAC-Bus synchronisiert.
-
Die
Schnittstelle zwischen PACSPU und SCBIU enthält zwei Teile: einer ist die
Datenwegschnittstelle und der zweite die Handshaking-Schnittstelle.
Die Datenweg-Schnittstelle ist der Status-RAM (STATSRAM), durch
den der empfangene Phy-Portstatus geschrieben und der Vermittlerstatus
gelesen wird. Die Handshaking-Schnittstelle dient zur Anzeige der
Verfügbarkeit
der Statusrahmendaten zwischen den Blöcken.
-
Der
CSBMAN-Block verwaltet die Zellenpufferzuteilung und Ent-Zuteilung
der Zellenpuffer in dem Zellen-Staging-RAM. CSBMAN verwendet unabhängige Pufferzeigerwarteschlangen
zur Implementierung des Staging-Puffermanagements. Das ausführliche
Funktionsblockschaltbild 2000 des Puffermanagers ist in 20 gezeigt
und enthält
den Controller (PRXICTRL)2002 der PAC-Busempfangseinheitsanforderungsschnittstelle
(CSBMRX 2020) den Controller (PTXICTRL)2004, der
PAC-Bus-Sendeeinheitsanforderungsschnittstelle (CSBMTX 2022),
den Controller (XFRICTRL)2016 der Zellenpuffertransferscheduleranforderungschnittstelle
(CSBMXFR 2024), den RAM oder das Registerfile (RXBQRAM)2008 der
Mehrport-Rx-Staging-Pufferwarteschlangen, den RAM oder das Registerfile
(RXQPTR)2006 des Mehrport-Rx-Pufferwarteschlangenzeigers,
den RAM bzw. das Registerfile (TXBQRAM)2012 der Mehrport-Tx-Staging-Pufferwarteschlange,
den RAM oder das Registerfile (TXQPTR)2012 des Mehrport-Tx-Pufferwarteschlangenzeigers
und die Staging-Pufferzuweisungsabbildung
(BMAPROM)2010, die auf ROM oder fester Logik basieren kann.
-
Der
CSBMAN-Block verbindet die Blöcke
PACRXIU und PACTXIU durch die Schnittstelle des Rx-Portzellen-Staging-Puffermanagements
(CSBMRX) bzw. die Schnittstelle des Tx-Portzellen-Staging-Puffermanagements
(CSBMTX). CSBMAN empfängt
Frei-Rx-Pufferanforderungen
und Rx-Puffer-Bereitschaftsanforderungen, die von dem PACRXIU-Block angefordert
werden. Ähnlich
werden Tx-Pufferanforderungen und Tx-Pufferfreigabeanforderungen von PACTXIU
auf der CSBMTX-Schnittstelle empfangen. Alle empfangenen Dienstanforderungen
werden in Warteschlangen eingereiht und in vier Dienstanforderungsfunktionen
(Transfer Rx-Puffer zu CBRAM-Anforderung, Rx-Puffer-Frei-Anforderung, Transfer-CBRAM-zu-Tx-Pufferanforderung,
Tx-Pufferbereitschaftsanforderung) zu dem CBSDL-Block durch die
Schnittstelle des Zellenpuffertransfermanagements (CSBMXFR) übersetzt.
Zusätzlich
empfängt
CSBMAN die notwendigen Konfigurationsinformationen aus dem Konfigurationsregisterblock.
-
CSBMAN
führt 16
Zellenpufferzeigerwarteschlangen (eine pro Portgruppe) für jede der
folgenden Dienstkategorien:
- 1. Rx-Frei-Pufferwarteschlangen – RXFBQ
- 2. Rx-Pufferbereitschaftwarteschlangen – RXBRQ
- 3. Tx-Frei-Puffer-Warteschlangen – TXFBQ
- 4. Tx-Pufferbereitschaftwarteschlangen – TXBRQ
-
Jede
Warteschlange wird mit zwei Zeigern verwaltet, einem vorderen Zeiger
und einem hinteren Zeiger, und Statusinformationen werden durch
zwei Flags bereitgestellt, ein Warteschlange-Voll-Flag und ein Warteschlange-Leer-Flag.
Wenn eine Pufferadresse in eine Warteschlange eingereiht wird, wird
der hintere Zeiger der entsprechenden Warteschlange erhöht (mod-N-Zähler), und
wenn die Pufferadresse aus der Warteschlange entnommen wird, wird
der vordere Zeiger erhöht.
Das Warteschlange-Voll-Flag wird ausgewertet, wenn der hintere Zeiger
der Warteschlange aktualisiert wird, und das Warteschlange-Leer-Flag
wird ausgewertet, wenn der Vordere Zeiger der Warteschlange aktualisiert
wird. Der Flag-Status wird mit der folgenden Logik ausgewertet:
if(vorderes
Ende der Warteschlange = aktualisiertes hinteres Ende der Warteschlange
+ 1) then Warteschlange voll = true;
if (hinteres Ende der
Warteschlange = aktualisiertes vorderes Ende der Warteschlange)
then Warteschlange leer = true.
-
Die
Rx-Puffermanagementwarteschlangen werden in RXBQRAM 2008 und
die Warteschlangenzeiger in dem RXQPTR-Block 2006 geführt. Die
Tx-Puffermanagementwarteschlangen werden in TXBQRAM 2012 und
die assoziierten Zeiger in dem TXQPTR-Block 2014 geführt. RXBQRAM
und TXBQRAM sind 4-Port-RAMs (2 mal Lesen und 2 mal Schreiben) und
die RAM-Ports werden zur Versorgung von Rx-Anforderungen und Tx-Anforderungen
zugewiesen. Die Stream-Anforderungen werden in einem Pipeline-Controller betrieben,
der die Warteschlangenzeiger aus dem Zeiger-RAM liest, auf den Pufferwarteschlangen-RAM
zugreift und den Zeiger-RAM aktualisiert. Die Zeiger-RAMs sind 4-Port-RAM-
oder Registerfileblöcke.
Nach Herauffahren oder durch Soft-Reset werden die Pufferzuweisungen
und Pufferzeiger unter Verwendung des BMAPROM 2010 initialisiert.
Während
des Normalbetriebs ist der Mehrfachportzugriff auf RXBQRAM und TXBQRAM
staufrei, da der Zugang auf den Ports durch die Warteschlangenzeiger
gesteuert wird. Um Stau bei den Zeiger-RAM-Zugriffen zu verhindern, werden die
Dienstanforderungen in einer im voraus festgelegten Sequenz (mit
Bezug auf SPSYNC oder SCSYNC) wie in 36 gezeigt
initialisiert und verarbeitet.
-
Die
Spalten 16b 3602 und 4b 3604 in 36 zeigen
die Datenwegbetriebsarten mit 16 Bit (1X 622 Mbps) und 4 Bit (4X
155 Mbps) der PAC-Busschnittstelle an. CSBMRX 3606 und
CSBMTX 3608 sind synchron mit SPSYNC (Koppelnetz-Sync auf
dem PAC-Bus) und CSBMXFR 3610 ist synchron mit SCSYNC (Koppelnetz-Sync
auf dem SC-Bus).
-
Mit
Bezug auf 20 ist der Scheduler-Schnittstellencontroller
mit gemeinsam benutztem Speicher (XFRICTRL)2016 für das Synchronisieren
der Operationen der CSBMXFR-Schnittstelle
mit Bezug auf SCSYNC verantwortlich. Da die Dienstfunktionen mit
Bezug auf SCSYNC in im voraus zugewiesenen Schlitzen vorliegen,
müssen
die Pufferwarteschlangenzeigerinformationen nicht abgetastet und
zwischengespeichert werden (auf SCSYNC). Dies beruht auf der Annahme,
daß die
CBSHDL-Blockanforderungsoperationen während der Phase 1 der Anforderungssequenz
abgeschlossen werden. Während
Phase 1 werden Rx-Pufferanforderungs-
und Frei-Tx-Pufferanforderungsoperationen intern durch CSBMAN eingeleitet.
Die Blockoperationen von XFRICTRL 2016 sind im wesentlichen
ein Vorabruf oder eine Pipeline-Stufe der Informationen aus dem
RXBQRAM 2008 und TXBQRAM 2010 zur Versorgung der
Anforderung auf der CSBMTX-Schnittstelle 2024.
-
Der
CBRAM-Zugangsscheduler (CBSHDL) empfängt Rx- und Tx-Transaktionsstatusinformationen,
interne Staging-Puffer-Statusinformationen und Informationen bezüglich der
Puffersteuerung des gemeinsamen Speichers jeweils aus dem PAC-Busschnittstellenblock,
CSBMAN bzw. SCBIU. Das ausführliche
Funktionsblockschaltbild des CBRAM-Zugriffsschedulers (CBSHDL) ist in 21 gezeigt.
Die CBSHDL-Blockschnittstellen sind die folgenden:
- 1. Schnittstelle 2102 des Rx-Port-Scheduler (RXSHDL)
- 2. Schnittstelle 2104 des Tx-Port-Scheduler (TXSHDL)
- 3. Schnittstelle 2106 des Zellenpuffertransfermanagement
(CSBMXFR)
- 4. Schnittstelle 2108 des Vermittler-Controllers (SCXF)
- 5. Schnittstelle 2110 der CBRAM-Anforderung (CBRAMREQ)
- 6. Konfigurations- und Teststeuerschnittstelle 2112
-
Mit
Bezug auf 21 verarbeitet der CBSHDL-Block 2100 die
Informationen aus den Schnittstellen RXSHDL 2102 und TXSHDL 2104 und
sie werden mit Bezug auf SCSYNC synchronisiert. Der CSBMAN-Block hält die CSBMXFR-Schnittstelleninformationen
mit Bezug auf SCSYNC synchron. Die Steuerinformationen des externen
gemeinsam benutzten Speicherpuffers werden durch SCXF-Schnittstelle
empfangen. Aus SCSYNC werden Steuerinformationen für den gemeinsam
benutzten Speicher intern durch den CBSHDL-Block zwischengespeichert.
Die SCSYNC-Synchronisationssteuerung ermöglicht eine Synchronisation
der Operationen in allen HiPAS-Einrichtungen in dem Koppelnetz.
Auf der Basis der zwischengespeicherten Statusinformationen wird
der Zellenfluß zwischen
dem externen CBRAM und dem internen Zellen-Staging-Puffer von CBSHDL
eingeteilt und gesteuert.
-
RXSHDLH 2120 und
TXSHDLH 2122 implementieren die Synchronisierer für die RXSHDL-Schnittstelle 2102 bzw.
die TXSHDL-Schnittstelle 2104. CRBUFCTL 2124 führt die
Steuerinformationen bezüglich
des gemeinsam benutzten Speicherpuffers, die über die SFX-Schnittstelle 2108 aus
dem SCBIU-Block empfangen werden. Auf der Basis des Rx-Portstatus von RXSHDLH
teilt CRBUFCTL die CBRAM-Empfangspuffer zu und formatiert die RxCell-Vermittlungssteuerinformationen. Ähnlich teilt
auf der Basis des Tx-Portstatus von TXSHDLH CRBUFCTL die CBRAM-Sendepuffer
zu und formatiert Zellenpuffer-Referenzetikettinformationen.
-
Die
CRBUFCTL-Blockoperationen werden mit SCSYNC synchronisiert. Unter
dem ATM-Zellentransfermodus
weisen alle Zellentransaktionen die feste Länge auf und jede Transaktion
besitzt eine feste Zellenpufferreferenz. Unter dem Pakettransfermodus
muß CRBUFCTL 2124 zusätzlich zu
der Datentransfereinteilung für
den gemeinsam benutzten Speicher das Paketpuffermanagement unterstützen. Bei
Transaktionen in bezug auf den Rx-Port 1602 führt CRBUFCTL 2124 einen
Paketsegmentzähler
(PBSEG_counter) für
jede Portgruppe. Die Paketpuffergröße (PBSIZE) in dem externen
Speicher wird im Hinblick auf die Paketsegment/Zellengröße konfiguriert
(die die Transaktionsgröße auf dem
PAC-Bus ist). PBSEG_counter wird bei jeder neuen Pakettransaktion
(SOCP) auf Null gesetzt und der Zähler wird bei den folgenden
gültigen
Pakettransaktionen erhöht.
-
Wenn
PBSEG counter PBSIZE erreicht, wird ein neuer Paketpuffer aus der
Frei-Puffer-Warteschlange abgerufen
und die RxCell-RI-Leseoperation und die Operation der Zellenpuffer-Referenzetikettensammlung (für Rx-Port)
auf der SC-Busschnittstelle werden validiert. Für letzteres werden Paketpufferreferenzetikett
und der Empfangspaketstatus (SOCP/MOPC/EOPC) für die SC-Busschnittstellenoperationen
bereitgestellt.
-
Wenn
der EOPC-Status aktiv ist, wird ein neuer Paketpuffer aus der Frei-Puffer-Warteschlange abgerufen
und die RxCell-RI-Leseoperation und die Zellenpuffer-Referenzetikettensammlung
(für Rx-Port)
auf der SC-Busschnittstelle werden validiert. Das Paketpufferreferenzetikett,
die EOPC-Anzeige und die Anzahl gültiger PAC-Bustransaktionssegmente werden aus PBSEG_counter
bereitgestellt.
-
Bei
Tx-Port-Transaktionen empfängt
CRBUFCTL den Paketpufferzeiger, den Paketstatus (Start/Mitte/Ende)
und die gültige
Anzahl von PAC-Bustransaktionen (Paketsegmentzählwert-NPBCUNT) für jede Portgruppe.
Wie im Fall des Rx-Port wird ein PBSEG_counter pro Portgruppe geführt. PBSEG_counter
wird bei jeder neuen Pakettransaktion (SOCP) auf Null gesetzt und
der Zähler
wird bei den folgenden gültigen
Pakettransaktionen erhöht.
-
Wenn
PBSEG_counter NPBCUNT erreicht und der Paketstatus EOPC ist, wird
der nächste
Tx-Paketpuffer aus der Tx-Pufferwarteschlange abgerufen; und die
Zellenpuffer-Referenzetikettensammlung
(für Tx-Port)
auf der SC-Bus-Schnittstelle wird validiert.
-
Mit
Bezug auf 21 teilt der Block 2126 des
CBRAM-Zugriffsscheduler-Automaten (SHDLSM) den Zugriff auf den gemeinsam
benutzten Zellenpufferspeicher für
das HiPAS-Element
ein. Alle HiPAS-Elemente in der Koppelnetzeinheit arbeiten synchron
und führen
dieselbe Zellenzugriffsoperation aus. Die Zugriffseinteilungssynchronisation
wird mit dem gemeinsamen SCSYNC-Signal erzielt. Bei jeder SC-Bussynchronisation (SCSYNC-Ereignis)
werden die folgenden Zugriffseinteilungssteuerinformationen von
verschiedenen Schnittstellen abgetastet und zwischengespeichert:
- 1. Zelle empfangen aus Rx-Port der PAC-Busschnittstelle
für alle
konfigurierten Portgruppen, Empfangen aus RXSHDLH 2120 über die
RXSHDL-Schnittstelle 2102.
- 2. Frei-/Empfangszellenpufferzeigerwarteschlangenstatus für alle Portgruppen,
Empfangen CRBUFCTL 2124 über die SCXF-Schnittstelle 2108.
- 3. Zelle gesendet durch den Tx-Port der PAC-Busschnittstelle
für alle
konfigurierten Portgruppen, Empfangen aus TXSHDLH 2122 über die
TXSHDL-Schnittstelle 2104.
- 4. Äußerer bzw.
Sendezellenpufferzeigerwarteschlangenstatus für alle Portgruppen, Empfangen
aus CRBUFCTL 2124 über
die SCXF-Schnittstelle 2108.
- 5. Empfangszellenpuffer-Staging-FIFO-Status für alle Portgruppen,
Empfangen über
die CSBMXFR-Schnittstelle 2106.
- 6. Sendezellenpuffer-Staging-FIFO-Status für alle Portgruppen, Empfangen über die
CSBMXFR-Schnittstelle 2106.
-
Auf
der Basis der zwischengespeicherten Statusinformationen wird der
CBRAM-Zugriff eingeteilt. Die verfügbaren Taktzyklen werden gleichmäßig auf
alle konfigurierten Portgruppen verteilt. Abhängig von dem Portgruppenstatus
kann der Schlitz unbenutzt oder frei sein. Die RAM-Zugriffsanforderungen
werden durch die CBRAMREQ-Schnittstelle 2110 eingeleitet.
-
Angenommen,
daß die
konfigurierte Anzahl der Taktzyklen 34 ist (für ATM-Zellenvermittlung mit 50 MHz, 16-Bit
Busrate). Die RAM-Zugriffseinteilung 2200 (zum Beispiel
mit 32 Bit Datenweg) für
verschiedene Koppelnetzkonfigurationen sind in 22 dargestellt.
-
Mit
Bezug auf 16 empfängt CBRAMIU 1680 Zugriffsanforderungen
für den
gemeinsam benutzten Speicher aus dem CBSHDL-Block 1660 durch
die CBRAMREQ-Schnittstelle 2110 (mit Bezug auf 21). CBRAMIU
enthält
eine DMA-Steuerung und eine RAM-Schnittstellensteuerung.
Die DMA-Steuerung führt
Datentransfers zwischen dem externen gemeinsam benutzten Speicher
und dem internen Staging-Puffer-Speicher durch. Zusätzlich implementiert
die RAM-Schnittstellensteuerung das notwendige RAM-Zugriffsprotokoll, wie
zum Beispiel das synchrone SRAM-Zugriffsprotokoll.
-
Mit
Bezug auf 16 implementiert SCBIU 1620 das
Protokoll und die Operationen der SC-Busschnittstelle 1608. Der
SCBIU-Block liefert eine direkte Schnittstelle zu dem SC-Bus, wodurch
das HiPAS-Element mit dem Koppelnetz-Controller (SCON) verbunden
wird.
-
23 zeigt
das ausführliche
Funktionsblockschaltbild der SCBIU. STATRAM 2310 dient
zum Führen der
Portstatusinformationen und der Koppelnetzstatusinformationen. Der
SRPPHSK-Block 2312 implementiert das notwendige Handshaking-Protokoll
zwischen den Blöcken
SCBIU und PACSPU zur Steuerung des Informationsaustauschs zwischen
den Blöcken.
SCBIU enthält
Funktionseinheiten (Serial Port Ctrl 2314, Config Ctrl 2316 und
CBptr Ctrl 2318), wodurch die Operationen auf dem SC-Bus
implementiert und direkte Schnittstellen zu dem Konfigurationsregisterblock
und dem CBSHDL-Block bereitgestellt werden. Das Zellenreferenzetikett
(ClRef), die Leitweginformationen (RxRI) und die Informationen über den
Pufferzeiger (Bptr) werden durch die SCXF-Schnittstelle 2320 zwischen
CBSHDL und SCBIU ausgetauscht. Die PAC-Busstatuseingangs- und -Ausgangsinformationen
werden durch eine Schnittstelle (SRPP-Schnittstelle) des RAM(STATSRAM)2322 zu
dem PACSPU-Block
ausgetauscht.
-
SCBIU
implementiert alle grundlegenden SC-Busoperationen, z.B. die HiPAS-Konfigurationsoperation,
die RxCell-Pufferzeigerschreiboperation, die TxCell-Pufferzeigerschreiboperation,
die RxCell-Vermittlungssteuerdatenleseoperation, die Zellenpufferreferenzetikettensammeloperation
und die Koppelnetz-Statusmeldeoperation.
-
Die
Konfigurationsoperation für
das Vermittlerelement (HiPAS) findet statt, wenn die HiPAS-Elemente in
dem Koppelnetz von dem Koppelnetz-Controller (SCON) während der
Initialisierung unter externer Prozessorsteuerung konfiguriert werden.
Der externe Prozessor leitet die Konfigurationsoperation ein, indem
er Informationen in entsprechende speicherab gebildete Steuerregister
in dem SCON schreibt. Die HiPAS-Elementadresse für die Konfiguration ist festverdrahtet
indem eine eigene SESPD-Bitleitung mit der HiPAS-Konfigurationsauswahlsteuerleitung SECSEL
verbunden wird. Während
der Einrichtungskonfigurationstransaktionsoperation (wenn SFCMD
= 11'b ist) kann
durch den SECDATA-Weg
auf die Konfigurationsregister der gewählten Einrichtung zugegriffen
werden.
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Die
HiPAS-Konfigurationstransaktionen auf dem SC-Bus sind in 24 dargestellt.
Jedes HiPAS in dem Koppelnetz erhält eine feste ID und wird durch
Verbinden einer der Bitleitungen in dem SESPD 2406 (Datenbus
zu SECSEL 2408) fest verdrahtet. Die Konfigurationstransaktion
wird durch Setzen der Bit des SFCCMD 2404 auf "11"B 2420 identifiziert.
Das Bit hoher Ordnung SFREFA(5)2410 spezifiziert die Lese-/Schreibsteuerung
für die
Konfigurationstransaktion, und die anderen fünf Bit SFREFA(4:0)2412 spezifizieren
die interne Einrichtungsregisteradresse. Der bidirektional 8-Bit-Datenbus
SECD 2414 führt
die Transaktionsdaten. Die HiPAS-Auswahlbitmap (SelMap 2422)
auf SESPD, die durch den Koppelnetz-Controller gesetzt wird, besitzt eine
Aktiv-Low-Anzeige auf dem entsprechenden Bit (der HiPAS-ID), die
mit dem Signalanschluß SECSEL 2408 verbunden
ist. Der Schreibzyklus 2430 kann 3 Takte erfordern und
die Figur zeigt die Schreiboperation auf den Registern 8H 2432.
Der Lesezyklus 2440 kann 4 Takte erfordern und die Figur
zeigt die Leseoperation auf demselben Register 2442. Der
Steuerdatenbus SECD wird durch HiPAS nur wähend der Zyklen des Konfigurationslesezugriffs 2444 angesteuert
und während
aller anderen Transaktionen hält
HiPAS den SECD-Bus in einem Zustand hoher Impedanz 2446.
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Die
RxCell-Pufferzeigerschreiboperation ist eine Stream-Schreibtransaktion
auf dem SC-Bus und wird mit SCSYNC synchronisiert. Zum Beispiel
ist im Fall des 16-Bit-PAC-Busses, wobei die Anzahl von HiPAS in einer
einzigen Stufe auf 16 begrenzt ist, der RxCell-(und TxCell-)Pufferschreibstrom
16 Zyklen lang und enthält die
Zeigerdaten jeweils für
Portgruppe 0 bis 15. Die RxCell-Pufferzeigerschreibtransaktionszyklen
sind in 25 dargestellt. Der erste Zyklus 2520 nach
SCSYNC 2504 ist immer ein Steuerdatenzyklus. Der Steuerdatenzyklus
wird für
die RxCell-Pufferzeigerschreiboperation nicht benutzt. Die Bit von
SFCMD 2506 werden auf "01"B 2524 gesetzt,
um die RxCell-Pufferschreibtransaktion anzuzeigen. Jeder Schreibzyklus
(einer pro Portgruppe) in dem. Strom wird mit einer Aktiv-Low-Schreibfreigabeanzeige
gesteuert. Während
des Transaktionszyklus legt der Koppelnetz-Controller die folgenden Informationen
auf den SC-Bus:
- 1. Der Datenbus SESPD 2508 hält die Pufferzeigerdaten 2540.
- 2. Das Bit hoher Ordnung SFREFA(5)2510 spezifiziert
die Schreibfreigabesteuerung.
- 3. Die unteren 5 Bit SFREFA(4:0)2512 halten das Pufferzeigerreferenzetikett 2550.
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Das
Impulsdiagramm zeigt Aktiv-Schreibzyklen für die Portgruppen-IDs 0 bis
13 (erste 14 Zyklen nach SCSYNC)2530 und die Schreibüberspringzyklen 2532 auf
den Portgruppen-IDs 14 und 15.
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Bei
der TxCell-Pufferzeigerschreiboperation schreibt der SCON den Zeigerwert
zusammen mit Referenzetiketten in die HiPAS-Elemente. Die TxCell-Pufferzeigerschreiboperation
ist auch eine Stream-Schreibtransaktion auf dem SC-Bus und folgt
dem RxCell-Pufferzeigerschreibstrom.
Die TxCell-Pufferzeigerschreibtransaktionszyklen sind in 26 dargestellt.
Der TxCell-Pufferschreibstrom 2632 beginnt nach 16 Zyklen nach
SCSYNC 2604. Der TxCell-Pufferschreibstrom 2632 ist
16 Zyklen lang und enthält
die Zeigerdaten 2644 bis 2648 jeweils für die Portgruppe
0 bis 15. Die TxCell-Pufferzeigerschreiboperationen und die Transaktionszyklen
auf dem SC-Bus sind denen der RxCell-Pufferzeigertransaktionszyklen ähnlich.
Obwohl beide Stream-Operationen relativ mit Bezug auf SCSYNC synchronisiert
sind, wird durch die unterschiedliche SFCMD-2626-Bitcodierung für die Rx-
und Tx-Transaktionen
auf dem SC-Bus zusätzliche
Transaktionsintegrität
bereitgestellt. Die SFCMD-Bit
werden auf "10"B gesetzt, um die
TxCell-Pufferschreibtransaktion anzuzeigen. Jeder Schreibzyklus
(einer pro Portgruppe) in dem Strom wird mit einer Aktiv-Low-Schreibfreigabeanzeige
gesteuert. Während
des Transaktionszyklus legt die Koppelnetzsteuerung die folgenden
Informationen auf den SC-Bus:
- 1. Der Datenbus
von SESPD 2608 hält
die Pufferzeigerdaten 2644.
- 2. Das Bit hoher Ordnung SFREFA(5) 2610 spezifiziert
die Schreibfreigabesteuerung.
- 3. Die unteren 5 Bit SFREFA(4:0)2612 halten das Pufferzeigerreferenzetikett 2656.
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Bei
der RxCell-Vermittlungssteuerdatenleseoperation transferiert jede
HiPAS-Einrichtung die Leitweginformationen der empfangenen Zelle
durch den bitseriellen Port RIDO. Der entsprechende Pufferzeiger-Referenzetiketttransfer
durch den seriellen Bitport CLREFO ist in der Zellenpufferreferenzetikettensammeloperation
enthalten.
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Die
minimale Länge
des seriellen RIDO-Datenrahmens beträgt 36 Bit. Der Start des seriellen
Rahmens wird mit Bezug auf SCSYNC synchronisiert. Das erste Datenbit
nach SCSYNC ist das niedrigstwertige Bit (Bit 0) des Rahmens. Die
Zellenleitweginformationen der Rx-Zelle mit Bezug auf eine Portgruppe
werden im Bit-Slice-Verfahren behandelt und zwischen den HiPAS-Elementen
in dem Koppelnetz verschachtelt. Auf der Basis der Anzahl der HiPAS-Elemente in dem Koppelnetz
und der Konfigurationsinformationen wählt der Koppelnetz-Controller SCON entsprechende
Bit-Slices aus den von allen HiPAS-Elementen empfangenen seriellen
Rahmen und assembliert die Zellenvermittlungssteuerdaten für jeweilige
RxCells aus jeder Portgruppe. Das serielle RIDO-Rahmendatenformat
(unter dem Modus 1X622 Mbps) 2700 von 27 enthält ein Bit
gerade Paritätssumme 2702 für den seriellen
Datenrahmen, drei reservierte Bit 2704 und 32-Bit-Zellenvermittlungssteuerdaten
(CSCD)2706, die auf der Basis der Koppelnetzkonfiguration
ausgewählt
und assembliert werden.
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Unter
dem Modus mit 4X 155 Mbps enthalten die seriellen RIDO-Rahmentransferleitweginformationen für 4-Portgruppen
und das RIDO-Rahmenformat 2800 von 28 ein
Bit gerade Paritätsprüfsumme 2802 für die seriellen
Daten, drei reservierte Bit 2804 und vier 32-Bit-CSCD-Felder 2806, 2808, 2810, 2812 (ein
Feld für
jede Portgruppe unter dem HiPAS-Element).
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Bei
der Zellenpufferreferenzetikettensammeloperation transferiert jedes
HiPAS die Zellenreferenzinformationen durch einen bitseriellen Port
CLREFO zu dem SCON. Die minimale Länge des CLREFO-Datenrahmens
beträgt
36 Bit. Der Anfang des seriellen Rahmens wird mit Bezug auf SCSYNC
synchronisiert. Das erste Datenbit nach SCSYNC ist das niedrigstwertige
Bit (Bit 0) des Rahmens. Das in 29 gezeigte
serielle CLREFO-serielle Datenformat 2900 enthält ein Bit
gerade Paritätsprüfsumme 2902 für die seriellen
Daten, drei reservierte Bit 2904 und 32-Bit-Zellenreferenzinformationen
(REFD)2906.
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Die
32 Bit REFD enthalten sechs Informationsfelder 2910, 2912, 2914, 2916, 2918, 2920,
und die Feldbeschreibungen lauten wie folgt:
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-
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Unter
dem Modus mit 4X 155 Mbps enthalten die seriellen CLREFO-Rahmentransferzellenreferenzinformationen
für 4 Portgruppen
und das in 30 gezeigte CLREFO-Rahmenformat 3000 ein
Bit gerade Paritätsprüfsumme 3002 für die seriellen
Daten, drei reservierte Bit 3004 und vier 32-Bit-REFD-Felder 3006, 3008, 3010, 3012 (ein
Feld für
jede Portgruppe unter dem HiPAS-Element).
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Der
RxCell-Vermittlungssteuerinformationstransfer auf dem seriellen
RIDO-Port 3106 und der Zellenreferenzinformationstransfer
auf dem seriellen CLREFO-Port 3108 sind in 31 dargestellt.
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Bei
der Koppelnetzstatusmeldeoperation schreibt der SCON die Vermittlerstatusinformationen
durch den 8-Bit-SECD-Datenweg auf den SC-Bus. Die Vermittlerstatus-Streamtransaktionszyklen
sind in 32 dargestellt. Der Koppelnetzstatus
wird portgruppenweise gemeldet, wobei es sich um ein 16-Bit-Wort
handelt, und das Statuswortformat wird durch die Rahmensteuerdaten
definiert. Unter Verwendung der Rahmensteuerdaten und der Vermittlerstatusdaten
assembliert jedes HiPAS den SSTAT-Rahmen. Die Statusmeldeoperation
ist mit SCSYNC 3204 synchron. Der erste Zyklus 3220 nach
SCYNC 3204 ist immer ein Rahmensteuerdatenzyklus, wodurch
die Statusrahmenformatinformationen bereitgestellt werden. Die Statusinformationen folgen
dem Rahmensteuerzyklus und enthalten zwei Stream-Schreibtransaktionen 3230 und 3232 und
jeweils 16 Zyklen. Die Daten-Streaming-Operation ist denen der RxCell-Pufferzeigerschreiboperation
und der TxCell-Pufferzeigerschreiboperation ähnlich. Die Schreibtransaktion
des ersten Status-Stroms 3230 arbeitet parallel mit der
RxCell-Pufferzeigerschreibtransaktion und führt die niedrigstwertigen 8
Bit (7 bis 0) des Statusworts. Die zweite Status-Stream-Transaktion 3232 wirkt
parallel mit der TxCell-Pufferzeigerschreibtransaktion und
führt die
höchstwertigen
8 Bit (15 bis 8) des Statusworts. Die Codes von SFCMD 3206 gelten
für Statusmeldetransaktionen
und die Statuswörter
sind immer für
Schreiben freigegeben. Die 16 Zyklen in jeder Stream-Transaktion
repräsentieren
16 Schreibzyklen (ein Zyklus pro Portgruppe) und die Portgruppenschlitze werden
wie im Fall von Pufferzeigerschreiboperationen im voraus zugewiesen.
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Das
Bytefeld für
Rahmensteuerung 3210 in 32 enthält ein Bit
STRVLD zur Anzeige einer gültigen Vermittlerstatusmeldeoperation,
fünf reservierte
Bit und 2-Bit-Statusmeldeoperationsfelder (SROP) zur Anzeige der
Art von Statusmeldung.
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Die
Statusmeldeoperationen und entsprechenden SROP-Definitionen lauten
wie folgt:
SROP | Statusmeldeoperation |
0 | Keine
Operation |
1 | Meldung
des Koppelnetz-FIFO-Status |
2 | Reserviert |
3 | Meldung
des ABR-VCC-Warteschlangenstatus |
-
HiPAS
verwenden das SROP-Feld zum assemblieren eines entsprechenden SSTAT-Rahmens,
der zu dem gekoppelten Vermittlerport oder Portgruppenadapter transferiert
wird. Die Statusinformationen sind für die HiPAS-Einrichtung transparent
und müssen
nicht verarbeitet werden. Der Portadapter, der den SSTAT-Rahmen
empfängt,
decodiert das Format und verarbeitet die Statusinformationen. Der
STAT-Rahmentyp kann ein Koppelnetz-FIFO-Statusrahmen oder ein ABR-VCC-Rückkopplungsstatusrahmen
sein.
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Das
SSTAT-Rahmenformat
3300 mit Bezug auf eine typische 36-Zyklus-Zellentransaktion
ist in
33 gezeigt. Der die Koppelnetz-FIFO-Statusinformationen
führende
SSTAT-Rahmen wird durch '0' in dem Typfeld
3302 angegeben.
Zusätzlich
enthält
der Rahmen ein 2-Bit-Rahmen-ID-Feld
3304 zur
Anzeige der Rahmensequenz und einen 16-Bit-Koppelnetzstatus
3306,
3308 für zwei Ports.
Für die
Rahmen-ID-Anzeige
3304 kann die folgende Codierung verwendet
werden:
Rahmen-ID | Beschreibung |
1 | Anfang
des Statusrahmens. Der Rahmen startet mit den Statusinformationen
für Port
0. |
2 | Mitte
des Statusrahmens. Die Portnummer wird sequenziell von dem vorherigen
Rahmen fortgesetzt |
3 | Ende
des Statusrahmens. Dies ist das letzte Segment des Statusrahmens
und endet mit dem letzten Port 15. |
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Das
16-Bit-Koppelnetz-Statuswort pro Vermittlerport
3304,
3306 liefert
einen 2-Bit-Status pro Dienstprioritätsklasse.
34 zeigt
das Portstatusformat
3400. Der Koppelnetz-Controller SCON unterstützt 6 Dienstprioritäten
3402 bis
3412 (oder
6 Phy-Portwarteschlangen
pro Portgruppe) und zwei Prioritäten
(niedrig und hoch)
3414,
3416 für Multicast-Dienst.
Die 2-Bit-Statusinformationen pro Dienstklasse können die folgende Codierung
verwenden:
Statuscode | Beschreibung |
0 | Kein
gemeldeter Status |
1 | FIFO-Schwelle-1-Begrenzungsalarm |
2 | FIFO-Schwelle-2-Begrenzungsalarm |
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Unter
dem Portgruppen-Dienstklassenmodus wird jeder Dienstklassenwarteschlangenstatus
bereitgestellt und im Portgruppen-Phy-Portwarteschlangenmodus repräsentiert
der Statuscode den Phy-Portwarteschlangenstatus.
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Der
SSTAT-Rahmen, der die ABR-VCC-Rückkopplungsstatusinformationen 3500 von 35 führt, wird
mit auf 0 gesetztem Typenfeld 3502 und mit auf "00" gesetztem Feld für die Rahmen-ID 3504 angegeben. Zusätzlich kann
jeder Rahmen bis zu zwei ABR-Verbindungskennungen 3506, 3508 (ABR-CID)
halten, die mit einer Portgruppe assoziiert sind. Der SCON routet
diesen SSTAT-Rahmen auf der Basis der durch den PSTAT-Rahmen empfangenen
ABR-Verbindungsrückmeldestatusinformationen
zu der entsprechenden Zielportgruppe.
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Die
obige Beschreibung von beispielhaften Ausführungsformen der Erfindung
wurde zur Veranschaulichung und Beschreibung präsentiert. Sie soll die Erfindung
nicht erschöpfen
oder auf die genaue offengelegte Form beschränken. Im Hinblick auf die obigen
Lehren sind viele Modifikationen und Varianten möglich. Es ist beabsichtigt,
daß der
Schutzumfang der Erfindung nicht mit dieser ausführlichen Beschreibung, sondern
stattdessen durch die angefügten
Ansprüche
definiert wird.