DE69634781T2

DE69634781T2 - Kleinsignallinearisierung in leistungsschaltverstärkern

Info

Publication number: DE69634781T2
Application number: DE69634781T
Authority: DE
Inventors: Armen Andrew ADRIAN; Stephen Michael DANIELSON; Barrett David MEYERS; Leo Spiegel
Original assignee: Apogee Technology Inc
Current assignee: SigmaTel LLC
Priority date: 1995-11-13
Filing date: 1996-10-31
Publication date: 2006-02-02
Anticipated expiration: 2016-11-01
Also published as: CA2237633A1; DE69634781D1; CA2237633C; EP0861520A1; EP0861520B1; US5617058A; WO1997018626A1; EP0861520A4; AU7605196A; JP4212647B2; JP2000500625A

Description

GEBIET DER ERFINDUNG
Die vorliegende Erfindung betrifft im Allgemeinen Leistungsschaltverstärker und insbesondere ein vollständig digitales Verfahren und eine vollständig digitale Vorrichtung zum Linearisieren kleiner Eingangssignale an einen Tristate-Leistungsschalter in einem Schaltverstärker.
HINTERGRUND DER ERFINDUNG
Die Nachteile von analogen Verstärkern bzw. Analogverstärkern sind wohlbekannt und zahlreiche bekannte Mechanismen sind entwickelt worden, um deren Nachteile zu beseitigen. Die Versuche, den geringen Wirkungsgrad bzw. die geringe Effizienz von Analogverstärkern zu überwinden, führten unter anderem zu der Entwicklung von Schaltverstärkern mit einem verhältnismäßig höheren Wirkungsgrad. Schaltungsverstärker bzw. Schaltverstärker weisen jedoch ihre eigenen Nachteile auf, einschließlich von Problemen beim Verarbeiten kleiner Signale ohne eine unerwünschte Verzerrung. Es ist bekannt, dass insbesondere binäre Schaltungsverstärker einen Ripple bzw. eine Welligkeit in kleinen Ausgangssignalen erzeugen, wenn eine Modulationsträgerfrequenz aus dem verstärkten Signal entfernt wird.
Mechanismen zur Verbesserung der Leistung von binären Schaltungsverstärkern haben das Implementieren von mehreren Ausgangsschaltungszuständen umfasst. Die herkömmlichen zwei Ausgangszustände binärer Schaltungsverstärker sind erweitert worden und die Leistung ist verbessert worden, indem bekannte Schaltungsverstärker einen dritten ("ternären") und einen vierten ("quaternären") Ausgangsschaltungszustand implementiert haben. Beispielsweise werden in der US-PS Nr. 5,077,539 ("das 539-Patent"), das am 31. Dezember 1991 erteilt worden ist, ternäre und quaternäre Modi des Schaltbetriebs beschrieben, die in einer Verstärker ausgestaltung implementiert sind, um die Verzerrung zu vermindern, die die kleinen Eingangssignale in den Schaltungsverstärker beeinflusst.
Ternäre oder Tristate-Modus-Wellenformen stellen Eingangssignal-Amplituden-Information als die zeitlich gemessene Breite und die Polarität von Impulsen bzw. Pulsen dar, die diskrete Amplituden mit Null-, positiver oder negativer Polarität umfassen. Mit ternären Techniken wird die Signalinformation direkt in geeignet breite Pulse positiver oder negativer Polarität konvertiert.
Die ternäre Implementierung, wie diese in dem vorstehend genannten Patent beschrieben wird, enthält jedoch eine Fehlerquelle, die deren Verwendung bei Audio- oder Servomotor-Verstärkungsanwendungen ausschließt. Diese Fehlerquelle erzeugt eine Ausgangssignalverzerrung aufgrund einer Nichtlinearität in der Ausgangstransferfunktion bzw. Ausgangsübertragungsfunktion bei kleinen Eingangssignalen, und zwar insbesondere wenn das Eingangssignal einen Nulldurchgang vollführt. Bei kleinen Eingangssignalen resultiert eine Leistungsverminderung aufgrund der endlichen Anstiegs- und Abfallzeiten der Ausgangssignale, die von dem Leistungsschaltkreis erzeugt werden. Diese Schaltzeiten stellen einen Fehler feststehender Größe dar, der von einem Signal abnehmender Größe subtrahiert wird, was eine nicht lineare Verstärkungscharakteristik erzeugt, was zu einer Signalverzerrung führt.
Um das nicht lineare Verhalten der Tristate-Ausführungsform zu überwinden, ist es bekannt, einen vierten Zustand einzuführen, um insbesondere den Nulldurchgang des Ausgangssignals zu linearisieren. Bei kleinen Eingangssignalen verwendet die Vier-Status- oder quaternäre Ausführungsform, die im Detail in dem vorstehend erwähnten Patent beschrieben wird, einen Analogverstärker, um einen linearen Nulldurchgang zu bewirken. Dieser vierte Ausgangszustand verwendet einen linearen Analogverstärker zusammen mit einer ternären Schaltung, um die Leistung bei kleinen Signalen zu linearisieren. Unterhalb einer vorbestimmten Signalgröße wird die Last auf den linearen Analogverstärker geschaltet und der ternäre Leistungsschalter wird deaktiviert. Oberhalb des Größenschwellenwerts wird der Leistungsschalter aktiviert und die Last wird von dem Linearverstärker getrennt. Diese Kompromisslösung stellt zwar gewisse Vorteile bereit, weist jedoch wie die binären und ternären Implementierungen bestimmte Nachteile auf.
Bei den bekannten ternären und quaternären Techniken wird ein analoges Eingangssignal empfangen, das in diesen analogen Implementierungen keine Signalkonversionsmittel erfordert, um mit einem linearen Analogverstärker zu interagieren. In diesen Implementierungen wird die gesamte Signalverarbeitung mittels analoger Mittel durchgeführt, d.h. ein analoger Schaltkreis bzw. analoge Schaltungen werden verwendet, um die Signalkonversion, die Pulsbreitenmodulationskontrolle und die Ausgangslinearisierung kleiner Signale zu implementieren.
Ein bedeutender Nachteil der Verwendung von analogen Mitteln gemäß dem Stand der Technik, um einen Schaltverstärker zu konfigurieren, damit dieser erwünschte Leistungseigenschaften aufweist, besteht darin, dass analoge Implementierungen nicht die kostengünstigsten sind. Die Ausgestaltung des enthaltenen analogen Schaltkreises ist derart, dass ein Teil des Schaltkreises für Zwecke der Integration mit anderen der analogen Schaltkreise inkompatibel ist. Beispielsweise ist ein Hochgeschwindigkeits-Komparator-Schaltkreis weder kostengünstig noch ohne Weiteres mit der Abtastungsschaltung bzw. Sampling-Schaltung hoher Genauigkeit auf einer integrierten Halbleiterschaltung integrierbar. Obgleich somit Ziele hoher Leistung mittels bekannter analoger Implementierungen beinahe erreicht werden können, weisen derartige Implementierungen einen bedeutenden ökonomischen Nachteil insofern auf, als kompakte, sehr großskalige integrierte Schaltkreise bzw. Schaltungen nicht verwendet werden können, um ökonomisch analoge Ausgestaltungen zu implementieren. Die Verminderung von Kosten und die Integration von individuellen Schaltkreiskomponenten ist schwierig und macht es erforderlich, dass Schaltkreise in mehrere analoge anwendungsspezifische Schaltkreise (application specific integrated circuits; ASICs) unterteilt werden. Es folgt logischerweise, dass dort, wo der Schaltkreis nicht ohne Weiteres und nicht ökonomisch in einer integrierten Halbleiterschaltung ausgestaltet werden kann, eine derartige nicht integrierte Ausgestaltung mehr Raum für die Implementierung erfordert.
Ferner erfordern die bekannten analogen Vorrichtungen für Verstärkereingangssignale, die inhärent digital sind, wie beispielsweise die Ausgangssignale von digitalen Audiomedien, CD-ROM, digitalen Steuersystemen oder dergleichen, eine Signalkonversionsschaltung, die mit den analogen Schaltverstärkerimplementierungen interagiert. Eine Interaktions-Schaltung bzw. Interface-Schaltung am vorderen Ende des Verstärkers kann die Leistung verschlechtern und zu weiteren Systemkosten führen.
Darüber hinaus sind die Designbeschränkungen für den Analogverstärker, der in dem vierten Zustand der quaternären Implementierung verwendet wird, bedeutend, was es erforderlich macht, dass mehrere Parameter mit dem Tristate-Verstärker abgeglichen werden. Insbesondere muss die Transferfunktion bzw. die Übertragungsfunktion des eingeschalteten Analogverstärkers im vierten Zustand mit dem ternären Ausgangssignal abgeglichen werden. Außerdem muss die Ausgangsimpedanz des ternären Verstärkers und des Analogverstärkers für den quaternären Zustand abgeglichen werden. Folglich führen nicht abgeglichene Parameter zu einer Verzerrung des Ausgangssignals bei bekannten Verstärkern. Die Leistung wird durch ein Rauschen weiter verschlechtert, das durch das Ein- und Ausschalten des Analogverstärkers im quaternären Zustand erzeugt wird. Der Analogverstärker, der in dem vierten Zustand erforderlich ist, macht ferner die Bereitstellung zusätzlicher Komponenten erforderlich, was bedeutend zu den Systemkosten beiträgt.
Gleichermaßen weisen bekannte digitale Schaltverstärker zahlreiche nachteilige Eigenschaften auf. Bekannte Verstärker, die vollständig digital implementiert sind, leiden an einer Signalverschlechterung und einer Signalverzerrung bei Eingangssignalen auf niedrigem Niveau, wie dies bei den analogen Implementierungen der Fall ist. Es ist bekannt, dass Ziele hoher Leistung theoretisch mit einer vollständig digitalen Implementierung erreicht werden können, wie dies in zwei Artikeln der Audio Engineering Society beschrieben wird, die von der Audio Engineering Society veröffentlicht worden sind, und zwar mit dem Titel REALIZING AN ALL DIGITAL POWER AMPLIFIER, der bei der 89. Sitzung der Audio Engineering Society, 1990, Los Angeles, Preprint #2960 von R.E. Hiorns, J.M. Goldberg und M.B. Sandler präsentiert worden ist, sowie NEW RESULTS IN PWM FOR DIGITAL POWER AMPLIFICATION, der bei der 89. Sitzung der Audio Engineering Society, 1990, Los Angeles, Preprint #2959, von J.M. Goldberg und M.B. Sandler präsentiert worden ist. In diesen Artikeln wird jedoch erwähnt, dass "es erwähnt werden sollte, dass das nicht ideale Verhalten des Leistungsschalters nicht in die Simulation mit einbezogen worden ist." Die Realität bestimmt, dass die theoretisch erreichbare Leistung eines vollständig digitalen Verstärkers asymptotisch durch die Leistung des Leistungsschalters begrenzt ist, der mit der Last wechselwirkt. Die Nichtlinearität von Leistungsschaltern hat in der Realität bisher ein bedeutendes Hindernis hinsichtlich des Erreichens einer wahrhaft guten Leistung und einer hohen Güte in einer vollständig digitalen Schaltverstärker-Implementierung dargestellt.
ZUSAMMENFASSUNG DER ERFINDUNG
Die vorliegende Erfindung stellt einen vollständig digitalen Schaltverstärker bereit, wobei die Linearisierung des Leistungsschalters allein durch die Verwendung von drei Zuständen erreicht wird.
Gemäß der Erfindung, wie diese in den anhängenden Ansprüchen definiert ist, wird in einer vollständig digitalen Implementierung eine kleine Pulswellenform feststehender Breite, die den Bistate kompensiert, zu den führenden oder nachlaufenden Kanten eines überabgetasteten Haupteingangspulses hinzugefügt, was eine kompensierte zusammengesetzte Pulswellenform erzeugt. Dieser kompensierende bzw. entzerrende Puls linearisiert das Ausgangssignal eines Leistungsschalters, indem die Gleichtaktauslöschung (common mode cancellation) von Schalt-Timing-Fehlern bewirkt wird. Eine zusammengesetzte Wellenform, einschließlich des kompensierenden Pulses, ist auf eine computermäßig effektive Art und Weise implementiert, die alle Pulsbreitenkombinationen, die ausgegeben werden sollen, aus einer Nachschlagetabelle erhält, die im Speicher enthalten ist, anstatt diese in Echtzeit zu berechnen.
Ein Korrekturmechanismus ist implementiert, um die harmonische Verzerrung zu korrigieren, die aufgrund des Kompensierungspulses resultiert, der gleichfalls als der Pulsträger oder Träger bezeichnet wird, der von dem Modulierungsniveau oder dem Modulierungsindex abhängt. Die harmonische Verzerrung wird durch den Korrekturmechanismus korrigiert, indem das Inverse zu der von der Modulation hervorgerufenen Verzerrung auf das überabgetastete Eingangssignal angewendet wird. Der Korrekturmechanismus bewirkt eine Vorverarbeitung der Eingangssignal-Amplituden-Information, um Verzerrungsprodukte auszulöschen, die aus dem Modulierungsschema resultieren, das verwendet wird, um den kleinen Träger anzuwenden, um die Leistung des Tristate-Leistungsschalters zu linearisieren.
Der Korrekturmechanismus ist unter Verwendung digitaler Signalverarbeitung (digital signal processing; DSP) implementiert, die das Anwenden des Inversen zu der von der Modulation hervorgerufenen Verzerrung auf das überabgetastete Eingangssignal erleichtert. Koeffizienten, die von dem Korrekturmechanismus dazu benötigt werden, um die induzierte Verzerrungskorrektur zu berechnen, werden von einer Nachschlagetabelle abgeleitet, die durch die geschätzte Amplitude des Eingangssignals geordnet ist.
Ferner wird gemäß der Erfindung die digitale Timing-Steuerung der Totzone (dead band) des Leistungsschalters bewirkt. Die digitale Totzonensteuerung stellt die Genauigkeit des Timings und der Sequenz sicher, mit der einzelne Schalter innerhalb einer Leistungsschalter-H-Brücke aus- und eingeschaltet werden, um eine Situation zu vermeiden, bei der beide obere und untere Schalter auf einer Seite der Brücke zur gleichen Zeit gemeinsam eingeschaltet werden. Ein genaues digitales Timing bestimmt akkurat die zeitliche Reihenfolge des "Break-before-Make"-Schalter-Timings, wodurch ein Kurzschluss der Stromzufuhr bzw. der Energiequelle vermieden wird. Bei der vollständig digitalen Ausgestaltung gemäß der Erfindung kann ein Hochgeschwindigkeitszeitgeber, der dazu verwendet wird, die Pulsbreiten-modulierten Wellenformen zu erzeugen, um das Ausgangssignal von dem Leistungsschalter mittels Gleichtaktauslöschung der Schalt-Timing-Fehler zu linearisieren, außerdem dazu verwendet werden, eine Timing-Referenz bereitzustellen, um die notwendigen Totzonen-Timing-Verzögerungen zu erzeugen, die für die Leistungsschalter nötig sind, was eine weitaus stabilere Schaltungssituation liefert.
Zusätzlich kann in einer vollständig digitalen Audioverstärkerausführungsform das Timing jedes einzelnen Schalters geeignet angepasst werden, um einen Nullspannungsschalterübergang zwischen dem Hauptpuls und dem kompensierenden Puls zu erreichen, indem während einer kurzen Zeitdauer keiner der Schalter eingeschaltet wird. Eine herkömmliche Brücke ist unter Verwendung von selbstsperrenden Metalloxid-Halbleiter-Feldeffekt-Transistoren (enhancement mode MOSFETs) implementiert, so dass ein Strom fortfährt, durch die Body-Source-Drain-Dioden der anderen zwei Schalter zu fließen, um angeschaltet zu werden, was bewirkt, dass die Dioden in Vorwärtsrichtung voreingestellt werden. Wenn die Dioden in Vorwärtsrichtung voreingestellt sind, dann ist die Spannung zwischen den Ausschaltern im Wesentlichen Null, was ein saubereres Einschalten ermöglicht.
Vorteile der vollständig digitalen Verstärkersignalverarbeitungsschaltung gemäß der Erfindung umfassen eine kostengünstige Implementierung in einem oder zwei vollständig digitalen anwendungsspezifischen Schaltkreisen. Die Platzerfordernisse für die Implementierung von Leistungsschaltverstärkern wird gegenüber bekannten ternären oder quaternären Ausgestaltungen bedeutend vermindert. Die Vorteile der ternären Ausgangsmodi werden in einem digitalen Schaltungsverstärker bereitgestellt, der die Vorteile der Linearität kleiner Signale beim binären Schalten aufweist. Ein kompensierter ternärer digitaler Schaltungsverstärker gemäß der Erfindung weist inhärente Herstellungskostenvorteile auf, da dieser lediglich eine halb so große Modulatortaktgeschwindigkeit für dieselbe Leistung erfordert wie eine binäre Implementierung, was die Begrenzung der Modulatortaktgeschwindigkeit auf eine sinnvolle (und ökonomischere) Größe ermöglicht. Die Modulatortaktgeschwindigkeit hat einen bedeutenden Einfluss auf die Herstellungskosten, die durch die Genauigkeit bestimmt werden, die im Rahmen der Technologie für digitale integrierte Schaltkreise notwendig ist, die für die Verarbeitung verwendet wird. Es ist daher vorteilhaft, gemäß der Erfindung das Überabtastverhältnis, die Ordnung des Rauschausbilders und den Modulationstyp in Übereinstimmung mit der Leistung des Leistungsschalters auszunutzen und einen hohen Grad an Integration zu ermöglichen, während die Kosten minimiert werden.
Hinsichtlich der Energiezufuhr bzw. Stromzufuhr gibt es ebenfalls bedeutende Leistungsvorteile. Die effektive Verstärkerdämpfung, die durch ein Kurzschließen der Last während des ternären Null-Leistungs-Zustands des Ausgangs ermöglicht wird, stellt ein verbessertes Widerstandsbremsen bzw. dynamisches Bremsen (dynamic breaking) bereit. Mit dem kompensierten ternären Schaltbetrieb wird ein effizienterer Betrieb bereitgestellt, da der Ausgangsschaltkreis Energie zum größten Teil proportional zu dem Ausgangssignal dissipiert. Die kompensierte ternäre Modulierung ist nahezu Träger-unterdrückt, was zu einer hohen Gesamteffizienz beiträgt, da eine minimale Energie von einem Träger verwendet wird. EMI/RFI-Emissionen (electromagnetic interference, EMI; radiofrequency interference, RFI) werden vermindert, die ein Problem bei jedem geschalteten Verstärker darstellen, da die Hochfrequenzenergie auf ein Mindestmaß beschränkt wird. Die Verwendung von selbstsperrenden Metalloxid-Halbleiter-Feldfetttransistoren (enhancement mode MOSFETs) in einer H-Brücken-Schalterkonfiguration stellt eine bessere Effizienz, schnellere Schaltgeschwindigkeiten und saubere Ausgangssignale mit verminderten EMI hinsichtlich einer vollständig digitalen Verstärkerausführungsform bereit. Ein kompensiertes ternäres moduliertes Leistungsausgangssignal erzeugt an dem gefilterten Ausgang einen minimalen Ripple bzw. eine minimale Welligkeit, und zwar insbesondere bei niedrigen Niveaus, wo die Größe des Ripples am nachteiligsten hinsichtlich der Signalleistung ist.
Bei einer Hifi-Audioverstärkeranwendung erlauben die geringen Energieverluste bedeutende Vorteile hinsichtlich der Kosten, der Größe und des Gewichts des Verstärkers und verminderter Kosten, einer verminderten Größe und eines verminderten Gewichts der dazugehörigen Energiequelle bzw. Stromquelle. Eine verminderte Größe und ein vermindertes Gewicht führen zu niedrigeren Herstellungs- und Vertriebskosten.
KURZE BESCHREIBUNG DER ZEICHNUNGEN
Diese und andere Merkmale der vorliegenden Erfindung ergeben sich ferner aufgrund der nachstehenden detaillierten Beschreibung, wenn diese im Zusammenhang mit den anhängenden Zeichnungen gelesen wird.
1A und 1B stellen analoge bzw. digitale ideale ternäre Verstärkersignal-Wellenformen dar, wie diese bekannt sind.
2A, 2B und 2C stellen jeweils dar: einen idealen Schalterbefehlspuls; den Befehlspuls von 2A verzerrt und hinsichtlich des Zentrums verschoben, und zwar als ein Ergebnis der Anstiegs- und Abfallszeitcharakteristiken eines echten Schalters; und der effektive Puls mit einem verschobenen Zentrum, der aus dem verzerrten Puls von 2B resultiert.
3A, 3B und 3C zeigen jeweils eine ideale, eine tatsächliche und eine effektive bekannte ternäre Verstärkerpuls-Wellenform.
4 zeigt einen Graph, der die Nichtlinearität bei kleinen Signalen eines bekannten ternären Schaltungsverstärkers darstellt.
5 zeigt eine Darstellung eines Minimumpulses und eines kompensierenden Pulses entgegengesetzter Phase, der in einem kompensierten ternären Ausgangsschaltungsverstärker gemäß der Erfindung angewendet wird, um Nichtlinearitäten zu eliminieren, die durch nicht idealen Anstiegs- und Abfallszeiten von Leistungsschaltungselementen hervorgerufen werden.
6A und 6B zeigen die Auslöschungsenergie, die von dem Kompensierungspuls von 5 und von einem Kompensierungspuls bereitgestellt werden, der vor oder nach einem Befehlssignal eingebracht wird.
7 zeigt einen Graph, der die Linearität eines Ausgangs eines kompensierten ternären Schaltungsausgangs gemäß der Erfindung darstellt.
8A und 8B zeigen allgemeine Blockdiagramme von kompensierten ternären Schaltungsverstärker-Ausführungsformen, die die Erfindung enthalten.
9A, 9B, 9C bzw. 9D zeigen das Eingangssignal, das Schaltungsbefehlssignal, das Schaltungsausgangssignal und das gefilterte Ausgangssignal des kompensierten ternären Schaltungsverstärkers der 8A und 8B.
10 zeigt eine speziellere Ausführungsform eines digitalen Schaltungsverstärkers gemäß der Erfindung.
11 zeigt eine Darstellung von funktionellen Elementen in Form eines Blockdiagramms, die in einem digitalen Signalprozessor in dem Verstärker von 10 implementiert sind.
11A zeigt ein Signalflussdiagramm eines Interpolationsfilters, der in dem digitalen Signalprozessor in dem Verstärker von 10 implementiert ist.
11B zeigt ein Flussdiagramm der harmonischen Kompensierung, die in einem Korrekturmechanismus in dem digitalen Signalprozessor in dem Verstärker von 10 implementiert ist.
11C zeigt ein Signalflussdiagramm eines Rauschausbilders, der in dem digitalen Signalprozessor in dem Verstärker von 10 implementiert ist.
12 zeigt ein Blockdiagramm der Pulsbreitenlogik, die die Amplitude zu Zeit konvertiert, die in dem Verstärker von 10 implementiert ist.
13A und 13B zeigen ein Blockdiagramm bzw. ein Plattenlayout einer Audioleistungsverstärker-Ausführungsform gemäß der Erfindung.
DETAILLIERTE BESCHREIBUNG
Um die Erfindung zu begreifen, ist es hilfreich, kurz die praktischen Erwägungen zu beschreiben, die die Gesamtleistung eines vollständig digitalen, ternären Multistate-Schaltungsverstärkers beeinflussen. Im Allgemeinen ist die Verstärkerschaltung in zwei Sektionen unterteilt, und zwar in eine Steuersektion zur Verarbeitung digitaler Signale und eine Leistungsanwendungssektion. Innerhalb der Signalverarbeitung sind die Eigenschaften, die die Leistung bestimmen, das Überabtastverhältnis (oversampling ratio), die Rauschformungsordnung, der Pulsbreitenmodulationstyp und die Modulatortaktgeschwindigkeit. Innerhalb des Leistungsbereichs wird die Leistung durch die Nähe zum idealen linearen, monotonischen Verhalten des Ausgangsamplitudenzeitprodukts des Leistungsschalters in Antwort auf den Modulierungseingangsbefehl bestimmt.
Bei einem idealen ternären Verstärker, der ein analog-äquivalentes Signal erzeugt, das einen Nulldurchgang vollführt, wie dies in 1A gezeigt ist, ist ein Pulsausgang des Verstärkers perfekt quadratisch, wie dies in 1B dargestellt ist, und vermindert sich auf Null, wenn seine Breite infinitesimal klein wird. Das Hauptproblem beim Implementieren eines digitalen ternären Verstärkers besteht darin, dass Leistungsschaltungsvorrichtungen in der Realität keine idealen Wellenformen erzeugen, sondern aufgrund parasitärer Blindwiderstände (Kapazitanz und Induktanz), die ein Laden und ein Entladen erforderlich machen, einen verzerrten Puls erzeugen. Dieses Verhalten ist für eine bedeutende nicht lineare Fehlerquelle verantwortlich. Ein normaler Befehlspuls, wie dieser in 2A dargestellt ist, wird durch die endlichen Anstiegs- und Abfallszeitdauern der Schaltungselemente verzerrt. Diese Verzerrung kann, wie in 2B dargestellt, als ein trapezförmiger Puls modelliert werden.
Wie sich 2B entnehmen lässt, ist ein Artefakt des nicht idealen Puls eine Veränderung im effektiven Zeitzentrum der Pulsenergie. Der effektive Puls, wie dieser in 2C dargestellt ist, ist als eine Funktion sowohl von der Zeit als auch von der Form der Anstiegs- und Abfallszeiten des nicht idealen Schalters verschoben.
Wie dies in dem vorstehend erwähnten 539-Patent beschrieben wird, wird, wenn die Pulsbreite kleiner wird, wie dies in 3A dargestellt ist, dessen effektive Breite nach einer gewissen Zeit nicht linear, wie dies in 3B dargestellt ist. Wenn die Pulsbreite mit der Zeit abnimmt, dann ist die zugeführte Energie nicht länger eine lineare Funktion des Zeitintervalls, sondern wird eine Funktion der Anstiegs- und der Abfallzeit sowie eine Funktion der Pulsbreite. Die effektive Pulsamplitude wird nicht beibehalten, wie dies in 3C dargestellt ist. Dies führt dazu, dass sich die Ausgangsverstärkung als eine Funktion der Pulsbreite ändert. Das nicht ideale Verhalten beeinflusst nachteilig die Amplituden-Zeit-Konvertierung bei bekannten ternären Verstärkerimplementierungen, die eine Nichtlinearität bei kleinen Signalen und beim Nulldurchgang erzeugt. Dies wird in einem Graph der nicht linearen Ver stärkungscharakteristik des Leistungsschalters für kleine Eingangssignale in 4 dargestellt. Der Nichtlinearitätsschwellenwert tritt auf, wenn die Anstiegs- und die Abfallszeiten des Leistungsschalters größer als die Breite des Signalpulses sind, was zu den dreieckigen Pulsen abnehmender Amplitude führt (z.B. 3B). Diese Nichtlinearität erzeugt eine Durchgangsverzerrung, die der in Analogverstärkern der Klasse B ähnelt.
In einer Implementierung eines vollständig digitalen Schaltungsverstärkers gemäß der Erfindung wird die Nichtlinearität, die durch nicht ideale Schalter eingebracht wird, durch das Einstellen einer minimalen Ausgangspulsbreite kompensiert, so dass die effektive Ausgangspulsenergie nicht durch die nicht-idealen Anstiegs- und Abfallzeiten der Ausgangsschaltelemente vermindert wird. Die effektive Pulsform verbleibt trapezförmig und wird nicht dreieckig. Um am Ausgang den Effekt der nicht idealen Schaltungsanstiegs- und -abfallzeiten zu kompensieren, wird der minimale Ausgangspuls außerdem auf die Last mit entgegengesetzter Phase während desselben Rahmens aufgebracht, um die Wellenform, wie diese beispielsweise in 5 dargestellt ist, zu reproduzieren.
Das Ergebnis dieser Wellenform besteht darin, dass die zu der Last während des Rahmens zugeführte Gesamtenergie Null beträgt. Da die minimalen und kompensierenden Pulse innerhalb eines Bruchteils des Rahmens hinter einander aufgebracht werden und Variationen der Energieversorgungsspannung oder der Lasteigenschaften aufgrund von äußeren Einflüssen mit einer viel geringeren Rate als der Rahmenrate auftreten, ist die Kompensation nicht von Faktoren abhängig, die außerhalb des Schalters liegen. Die Kompensation hängt von der Abgleichung der Schalterelemente ab, da unterschiedliche Elemente unterschiedliche Anstiegs- und Abfallszeiten aufweisen können. Bei diskreten Schalterelementen desselben Typs oder bei einer monolithischen Ausgestaltung des Schalters sind diese Unterschiede minimal. Die Kompensation hängt außerdem von den Timing-Eigenschaften des Schaltertreibers und der logischen Schaltungen ab, die verwendet werden, um den Befehl von dem Signalprozessor in die gepulsten Ausgangsbreiten zu konvertieren. Sorgfältige Erwägungen hinsichtlich der Timing-Eigenschaften dieser Elemente sind vorgenommen worden, um die Unterschiede beim Erzeugen positiver und negativer Pulse auf ein Mindestmaß zu beschränken. Während eines einzelnen Rahmens kann jedweder verbleibende Unterschied als invariant erachtet werden und dieser beeinflusst nicht die Leistung der Kompensation. Ein Gesamtrestunterschied zwischen den zwei Pulsen führt zu einer feststehenden Versetzung bzw. Verschie bung des Nullausgangs. Diese Versetzung kann mittels einer Subtraktion von den ursprünglichen digitalen Daten kompensiert werden, ist jedoch im Allgemeinen bei den meisten Anwendungen vernachlässigbar, wie dies Veränderungen der Versetzung aufgrund externer Einflüsse, wie beispielsweise die Zeit und die Temperatur, sind.
Wenn ein Signal aufgebracht wird, dann ist die resultierende effektive Pulsbreite lediglich von dem befohlenen Zeitinkrement abhängig. Die Ausgangsauflösung ist daher lediglich durch die Fähigkeit beschränkt, das relative Inkrement zu steuern, das ausgedehnt werden kann, um eine kontinuierliche Steuerung der Pulsbreite zu bewirken.
6A bzw. 6B zeigen die negativen und positiven kompensierten Ausgänge, die von dem Idealpulsbefehl abgeleitet sind. Die Auslöschung, die durch den minimalen Puls und den kompensierenden Puls bereitgestellt wird, liefert eine effektive Gesamtenergie, die lediglich von der idealen befohlenen Breite abhängt. Gemäß der Erfindung, wie dies nachstehend detaillierter beschrieben wird, werden die Modulierungsbefehle, d.h. der minimale und der kompensierende Puls, in einer Pulsbefehlstabelle gespeichert, anstatt in Echtzeit berechnet zu werden. Der Ausgang eines Rauschausbilders zeigt auf die Pulsbefehlstabelle. Der im Wesentlichen lineare Ausgang, der aus der Anwendung des kompensierenden Puls bzw. der kompensierenden Pulse resultiert, ist in 7 dargestellt.
Es sollte bemerkt werden, dass das Energiezentrum des effektiven, d.h. kompensierten, Puls eine Funktion der befohlenen Pulsbreite und davon ist, ob der kompensierende Puls vor oder nach der gewünschten Polarität aufgebracht wird. Um zu verhindern, dass sich das Modulationsenergiezentrum aufgrund der Addition des kompensierenden Pulses verschiebt, kann digitale Signalverarbeitung (digital signal processing, DSP) verwendet werden, um das neue Energiezentrum des Ausgangs zu berechnen und Vorkompensierungsmaßnahmen für jedwede harmonische Verzerrung vorzunehmen, die resultieren kann. Die DSP bewirkt ein früheres oder späteres Starten des Ausgangspulses in dem Rahmen, wie dies geeignet ist. Letztendlich ist es computertechnisch effizienter, die Pulsbefehlstabelle mit einem vorkompensierten Verzögerungswort vorzuladen. Eine derartige Vorkompensation gemäß der Erfindung kann lediglich dann notwendig sein, wenn eine sehr gute Leistung erwünscht wird, wie beispielsweise eine Verstärkeranwendung, bei der die Belastung durch sehr leistungsstarke Lautsprecher bereitgestellt wird.
Eine besondere Ausführungsform eines kompensierten ternären Audioleistungsverstärkers ist allgemein in 8A dargestellt, wobei ein Abschnitt eines Eingangssignals (z.B. sieben Sample-Rahmen bzw. Abtastrahmen) bei verschiedenen Phasen in den 9A, 9B, 9C und 9D dargestellt sind. Die dargestellte Ausführungsform des vollständig digitalen Schaltungsverstärkers umfasst einen Eingangsüberabtastungsfilter 20, der ein Pulscode-moduliertes (pulse code modulated; PCM) digitales Eingangssignal empfängt. Digitale PCM-Eingangssignale werden zunächst unter Verwendung eines digitalen Interpolationsfilters überabgetastet, wie dies bekannt ist. Überabgetastete PCM-Daten werden einem Mehrfachbit-Rauschausbilder 22 zugeführt, dessen Frequenz den Quantisierungsfehler formt, wodurch eine Verminderung der Signalwortlänge für eine gegebene Signal-Rausch-Anforderung ermöglicht wird. Die Verminderung der Signalwortlänge ist wichtig, da das Überabtastverhältnis, die Signalwortlänge und der Modulationstyp die erforderliche Modulatortaktgeschwindigkeit bestimmen. Besondere Implementierungen des Rauschausbilders 22 und des Eingangsüberabtastfilters 20 werden detaillierter nachstehend beschrieben, da beide in einem integrierten Schaltkreis eines digitalen Signalprozessors implementiert sind.
Ein überabgetastetes Eingangssignal, wie dies beispielsweise in 9A dargestellt ist, umfasst digitale Signale oder binäre Wörter bzw. Binärwörter, die repräsentativ für Amplituden des Eingangssignals sind. Die Signalverarbeitung fährt fort, woraufhin die überabgetasteten rauschausgebildeten bzw. rauschgeformten PCM-Daten auf einen Amplituden-Zeit-Konverter 24 (d.h. bei "A" von 8A) aufgebracht werden. Der Amplituden-Zeit-Konverter 24 erzeugt Pulse variabler Breite (d.h. bei "B" von 8A), die bei regulären Timing-Markierungen zentriert sind, wobei es sich um ein ganzzahliges Vielfaches der Modulatortaktperiode handelt, wie dies in 9B dargestellt ist, und zwar in Antwort auf den überabgetasteten Eingangsbefehl (9A). Bei Eingangssignalen unterhalb einer vorbestimmten Größe wird ein kleiner Träger in das Signal eingebracht (Sample-Rahmen 2-6 von 9B). Der Träger kompensiert die nicht idealen Eigenschaften der Anstiegs- und der Abfallszeit der Leistungsschalter 26, wie dies in 9C dargestellt ist. Die positive und die negative Energie des Trägers löscht sich aus und hat die Wirkung, den Ausgangsleistungsschalter 26 zu linearisieren, wenn das Eingangssignal einen Nulldurchgang vollführt. Das Einbringen des Trägers verhindert die Erzeugung von dreieckigen Pulsen bei sehr kleinen Signalen (wie beispielsweise hinsichtlich 3B beschrieben), da bestimmt ist, dass die Trägerpulsbreite größer als die Schaltzeiten ist. Das Vorhandensein des Trägers eliminiert ferner die Nullversetzungsdif ferenz zwischen den positiven und den negativen Ausgangsneigungen (4), was eine monotone lineare Antwort durch Null erzeugt (7).
Bei Eingangssignalen oberhalb der vorbestimmten Größe ist das Modulationssignal vollständig vom Träger unterdrückt. Das Einbringen des kleinen Trägers für Signaleingänge mit niedrigerem Niveau erhöht jedoch marginal die Ripple-Größe am gefilterten Ausgang des Verstärkers (d.h. bei "D" von 8A), wie dies in 9D dargestellt ist. Nichtsdestotrotz weist ein derartiger Ripple bei Weitem nicht einen Ripple-Anstieg der Größe auf, die in einem binär geschalteten Ausgang vorhanden ist. Der kleine Träger verbessert die Verstärkungsneigungslinearität des Amplitudenzeitprodukts des Ausgangsleistungsschalters dramatisch. Hierbei handelt es sich um einen Vorteil, der viel schwerer als die Konsequenz eines marginal größeren Ripples wiegt.
Die Befehlspulse von dem Amplituden-Zeit-Konverter 24 werden auf die Schaltertreiberlogik 28 angewendet, um einzelnen Schaltern 26 zu ermöglichen, einen Filter 30 und eine Last 32 mit einer Energiequelle bzw. Stromquelle 34 zu verbinden. Der Filter 30 stellt eine Gleichtaktfilterung des Trägers und seiner Harmonischen bereit. Die Last 32 kann ein Audiotransducer bzw. Audiowandler von 4 bis 8 Ohm sein. In der Ausführungsform von 8A ist die Energiequelle 34 eine unipolare Stromquelle, die in Phase oder nicht in Phase verbunden werden kann. Die Schaltertreiberlogik 28 kann gemäß dem hierin beschriebenen kompensierten ternären Betrieb außerdem die Schalter 26 konfigurieren, so dass diese einen Kurzschluss über den Filter 30 und die Last 32 verbinden. Das gefilterte Schaltungsausgangssignal repliziert im Wesentlichen die Konvertierung des Eingangssignals mit größerer Leistung, jedoch mit dem Vorhandensein vor ein wenig Ripple, wie dies in 9D dargestellt ist.
Eine alternative Ausführungsform, die in 8B dargestellt ist, unterscheidet sich von der Ausführungsform von 8A lediglich in der Art und Weise, in der Energie bzw. Strom der Last zugeführt wird. Die Ausführungsform von 8B enthält drei Schalter 40, 42, 44 und eine bipolare Energiequelle bzw. Stromquelle 46, um die diskreten ternären Zustände bzw. null, positive und negative Amplituden zu erzeugen. Eine positive Energie wird zu der Last geführt, indem lediglich Schalter 40 geschlossen wird, und eine negative Energie wird zugeführt, indem lediglich Schalter 42 geschlossen wird. Die Last ist bei einer Nullenergie gedämpft, indem lediglich Schalter 44 geschlossen wird. Die Vorteile dieser alternativen Ausführungsform sind:

1) eine höhere Effizienz, da lediglich das Schließen eines Schalters notwendig ist, um Energie zuzuführen,
2) die Fähigkeit, Verstärker für eine höhere Ausgabeleistung zu überbrücken und
3) eine verminderte Komplexität des Ausgangsfilters, da ein balancierter Filter nicht notwendig ist.

Der Nachteil dieses Ansatzes ist die Notwendigkeit einer bipolaren Energiequelle bzw. Stromquelle und die damit zusammenhängenden Kosten sowie die damit zusammenhängende Größe und Komplexität.
Je nach den erwünschten Leistungskriterien kann die grundlegende Verstärkerstruktur, wie diese vorstehend beschrieben worden ist, mittels einer ergänzenden Signalverarbeitung erweitert werden, die vollständiger die Hardware nutzt, die bereits in der Ausgestaltung vorhanden ist, wie beispielsweise die DSP. Wenn man die Modulationsleistung betrachtet, dann gibt es gewisse harmonisch in Beziehung stehende Verzerrungsprodukte, die dem Prozess der Linearisierung des Schalterausgangs inhärent sind, was anhand der Modulationsvariablen analytisch vorhergesagt werden kann. Diese Produkte können daher genullt werden, indem vorher festgelegt wird, dass Signalamplituden das inverse Verzerrungsprofil aufweisen, d.h. ein Vorverzerren des Signals vor dem Einbringen der Modulation, wie dies nachstehend unter Bezugnahme auf eine weiter bevorzugte Ausführungsform eines Audioverstärkers gemäß der Erfindung beschrieben wird.
In der weiter bevorzugten Ausführungsform, die in 10 dargestellt ist, akzeptiert der digitale Schaltungsverstärker ein Pulscode-moduliertes digitales Eingangsformat (pulse code modulated, PCM), wobei diskrete Amplituden, die als binäre Zahlen dargestellt sind, bei feststehenden Abtastzeitinternallen verarbeitet werden. Herkömmliche Interfaces, wie beispielsweise AES/EBU, S/PDIF, T²S seriell, usw., werden durch die geeignete digitale Formatkonvertierung ermöglicht.
Die besondere Ausführungsform des in 10 dargestellten Verstärkers verwendet einen digitalen Signalprozessor (DSP) 50, um die digitale PCM-Eingangsinformation derart zu konditionieren, in einem codierten, Zeit-modulierten Format vorzuliegen. Anfangs konvertiert der digitale Verstärker den digitalen PCM-Datenstrom, der eine analoge Wellenform repräsentiert, z.B. 16-Bit-Worte mit 44,1 kHz, in einen Pulsbreitenmodulationsstrom (pulse width modulation stream; PWM stream) unter Verwendung der DSP 50. Der DSP 50 ist ausgestaltet, um zu bewirken: einen Eingangsüberabtast-Interpolationsfilter (20 in 8A); einen Mehrfachbit-Rauschausbilder (22 in 8A); einen Mechanismus zur Modulationsverzerrungsvorkompensation oder Korrektur, um eine harmonische Verzerrung zu korrigieren, sowie PWM-Steuerung.
Der Überabtast-Interpolationsfilter dient zusammen mit dem Rauschausbilder dazu, das Spektrum des Quantisierungsrauschens des Signals zu modifizieren, wobei das Hintergrundsrauschen (noise floor) innerhalb der benötigten Bandbreite vermindert wird. Das Signal wird interpoliert, wobei die Abtastrate gesteigert wird, um Ersatzbandbreite bereitzustellen, in der das Rauschen untergebracht wird. Der Mehrfach-Bit-Rauschausbilder formt unter Verwendung von Feedback um eine Quantisierungseinrichtung bzw. um einen Analog-Digital-Größenwandler das Spektrum des Quantisierungsrauschens hinsichtlich der Frequenz. Dies ermöglicht es, dass der Rauschausbilder ein weniger eng quantisiertes Ausgangssignal bei einer überabgetasteten Rate erzeugt, das von einem fein quantisierten Eingangssignal abgeleitet wird, während eine fein quantisierte Auflösung innerhalb des Frequenzbandes beibehalten wird, das von Interesse ist.
Der Modulationsansatz, der dazu entwickelt worden ist, das Ausgangssignal des digitalen Verstärkers zu linearisieren, der vorstehend und detaillierter nachstehend unter Bezugnahme auf die Amplituden-Zeit-Konverter-Pulsbreiten-Logik 52 von 1 beschrieben wird, erzeugt eine harmonische Verzerrung, die von dem Modulationslevel oder dem Modulationsindex abhängt. Der DSP implementiert einen Mechanismus zur Vorkompensation oder Korrektur einer Modulationsverzerrung, um die harmonische Verzerrung zu korrigieren. Der DSP bestimmt das Inverse der von der Modulation induzierten Verzerrung und wendet diese auf das überabgetastete Signal an. Koeffizienten, die von dem DSP benötigt werden, um eine Modulationsverzerrungsvorkompensation zu bewirken, werden mittels einer Nachschlagetabelle abgeleitet, die durch die geschätzte Amplitude des Eingangssignals geordnet ist.
Wie sich den 10 bis 12 entnehmen lässt, werden die 44,1 kHz, 16-Bit-Worte durch den seriellen Eingang des DSP eingelesen. Nachdem die Worte eingelesen worden sind, wird ein Interrupt erzeugt, um die Verarbeitung zu starten. Code zur Konfigurierung des DSP, wie dieser nachstehend beschrieben wird, wird bei der Initialisierung von einem ROM-Speicher (Read Only Memory) 51 über einen bidirektio nalen 8-Bit-Bus 53 eingelesen. Die erste Phase bei der Verarbeitung nach der Initialisierung vergrößert die Datensamples, indem ein Tiefpassinterpolationsfilter mit finiter Impulsantwort (finite impulse response; FIR) bzw. FIR-Tiefpassinterpolationsfilter und lineare Interpolation verwendet werden. Dies erzeugt ein 16-Bit-Signal bei 352,8 kHz oder mit einer 8-fachen Überabtastung.
Der FIR-Filter und die lineare Interpolation (62 in 11) werden verwendet, um das 44,1 kHz 16-Bit-Signal in ein 352,8 kHz-Signal zu konvertieren, d.h. eine achtfache Überabtastung. FIR-Filter werden bei der Signalverarbeitung häufig verwendet, um eine Sample-Raten-Konversion durchzuführen (siehe z.B. L. Rabiner und B. Gold, THEORY AND APPLICATION OF DIGITAL SIGNAL PROCESSING, Prentiss-Hall, 1975).
Die Faltungsgleichung für diesen Filter lautet:
wobei N die Anzahl von Filterkoeffizienten oder "Taps" bzw. "Abgriffe" in h(k) ist, w(m-k) die ratenexpandierte Version des Eingangssignals x(n) ist und w(m-k) mit x(n) mittels der folgenden Gleichung in Beziehung steht:
und zwar für m-k = 0, ±L, ±2L, ..., oder ansonsten 0.
Zwei grundlegende Designansätze werden verwendet, um FIR-Filterkoeffizienten zu berechnen. Beim ersten Ansatz werden "Fenster"-Designs und beim zweiten werden Designs mit gleichem Ripple verwendet. Die Koeffizienten für ein Fensterdesign werden berechnet, indem eine Fensterfunktion mit der Spaltfunktion (sinc function) multipliziert wird. Unter Verwendung eines normalisierten Blackman-Harris-Fensters mit 4 Termen, das gegeben ist durch:
ergeben sich die folgenden Filterkoeffizienten:
wobei fc die Breakfrequenz des Filters ist, fs die Abtastfrequenz des Filters ist und sinc(x) = sin(x)/x ist.
Koeffizienten mit gleichem Ripple werden unter Verwendung von Computertechniken berechnet (z.B. Remez Exchange Algorithmus). Diese Designs gehen einen Kompromiss zwischen dem Bandpass-Ripple und dem Abrollen des Filters (filter roll off) ein und stoppen eine Banddämpfung. Ein steiles Abrollen kann auf Kosten des Bandpass-Ripples erreicht werden. Herkömmliche Fensterdesigns bringen keinen Bandpass-Ripple mit sich (wenn man Computereffekte außer Acht lässt), weisen jedoch eine beschränkte Stopbanddämpfung und ein beschränktes Abrollen bei der gleichen Anzahl von Filter-Abgriffen auf.
Die FIR-Filterleistung ist eine Funktion der Anzahl der verwendeten Abgriffe. Eine größere Zahl von Abgriffen erzeugt ein steileres Abrollen und einen verminderten Bandpass-Ripple für die Designs mit gleichem Ripple. Somit muss ein Kompromiss zwischen der Anzahl der Filter-Abgriffe und dem zur Verfügung stehenden computermäßigen Durchsatz gemacht werden.
Der Interpolationsansatz für den hierin beschriebenen digitalen Verstärker verwendet einen vierfachen FIR-Interpolationsfilter zusammen mit einer zweifachen linearen Interpolation, um das achtfach überabgetastete Ausgangssignal zu erhalten. Ein Einphasen-gefensterter Filter wurde gegenüber einem Design mit gleichem Ripple aufgrund der computertechnischen Einfachheit und Flexibilität bevorzugt. Die vorstehend erwähnten Algorithmen sind implementiert worden, um Koeffizienten für einen vierfachen Interpolationsfilter mit 120 Abgriffen und einer Break-Frequenz von 22 kHz zu berechnen.
Ein DSP, wie beispielsweise ein Analog Devices ADSP-2101 Digital Signal Processor, wird in dieser beispielhaften Ausführungsform verwendet, um den vorstehend beschriebene Eingangsüberabtastinterpolations-(FIR)-Filter zu bewirken sowie den nachstehend beschriebenen Mehrfach-Bit-Rauschausbilder und den Mechanismus zur Vorkompensierung oder Korrektur der Modulationsverzerrung zu bewirken.
Der Prozessor umfasst die folgenden Funktionen:

– Computereinheiten – 16-Bit arithmetische Logikeinheit (arithmetric/logic unit; ALU), einen 40-Bit-Multiplier/Akkumulator (MAC) und einen 32-Bit Bitstellenverschieber.
– Datenadressengeneratoren und Programmsequenziereinheit – stellt dedizierte Adressgeneratoren bereit, um ein konditionelles Verzweigen in einem einzelnen Zyklus und das gleichzeitige Adressieren für Abrufe mit zwei Operanden zu unterstützen.
– Serielle Anschlüsse – zwei doppeltgepufferte serielle Anschlüsse.

Die Implementierung der DSP-Funktionen werden unter Verwendung der Festkomma-Computereinheiten und der Datenadressgeneratoren durchgeführt.
Der ADSP-2101 DSP ist für die Signalverarbeitung entwickelt worden und implementiert die FIR-Filterverarbeitung unter Verwendung von MAC-Anweisungen mit Adressengeneratoren sehr effizient. Der FIR-Filter ist implementiert, indem die Eingangsdaten in einem zirkulären Puffer mit einer Länge von (n_taps/L) gespeichert werden, wobei n_taps die Anzahl der Filter-Abgriffe ist und L die FIR-Überabtastrate ist (z.B. 4). Sodann wird eine Schleife L-mal durchgeführt, um jeden Ausgang zu erzeugen. MAC-Operationen werden verwendet, um die FIR-Koeffizienten mit dem Eingangsdatenpuffer zu multiplizieren, und sammeln sich an. Die ADSAP-MAC-Anweisung lautet wie folgt:
mr = mr + mx0·my0(ss), mx0 – dm(i2, ml), my0 = pm(i6, m6);
wobei mr der 40 Bit-Akkumulator ist (32 Bits mit 8 für den Überlauf) und die Register mx0 und my0 die momentanen Werte des Eingangspuffers und der FIR-Koeffizienten sind, die von den zirkulären Puffern erhalten werden. Die Puffer werden unter Verwendung der Indexregister i2 und i6 mit den Schrittinkrementen von m1 und m6 adressiert. Diese kombinierte Anweisung ermöglicht ein automatisches La den der nächsten Register. Dieser Ansatz stellt eine sehr effiziente FIR-Filter-Implementierung bereit.
Ein Flussdiagramm des FIR-Filters ist in 11A dargestellt. Das Eingangssignal wird auf eine L-Rate hochkonvertiert, indem zwischen den Daten mit Nullen aufgefüllt wird. Der gespeicherte Eingangspuffer ist gezeigt, wie dieser den diskreten Operator (z) mit der Multiplizierung und der Summierung verwendet, um einen Filterausgang mit einer Samplerate von Lx zu erhalten.
Die lineare Interpolation wird verwendet, um die endgültige Überabtastrate (Fs) von 8x zu erhalten. Die Anzahl von Anweisungen, die erforderlich sind, um einen einzelnen Kanal des Verstärkers abzuhandeln, sind in der Tabelle 1 aufgeführt.
Tabelle 1
Der hierin beschriebene Ansatz, der entwickelt worden ist, den Ausgang des digitalen Verstärkers hinsichtlich von nicht idealen Eigenschaften von Schaltern zu linearisieren, erzeugt eine harmonische Verzerrung, die von dem Modulationslevel oder dem Modulationsindex abhängt. Um diesen Fehler zu kompensieren, ist ein Korrekturmechanismus zur Vorkompensation von harmonischer Verzerrung (64 in 11) entwickelt worden und in dem DSP implementiert worden, um das Inverse der durch die Modulation induzierten Verzerrung zu bestimmen und dieses auf das überabgetastete Signal anzuwenden. Wie vorstehend bemerkt, werden die Koeffizienten, die von dem DSP benötigt werden, um die Modulationsverzerrungsvorkompensation durchzuführen, aus einer Nachschlagetabelle (66 in 11) abgeleitet, die durch die geschätzte Amplitude des Eingangssignals geordnet ist.
Der Korrekturmechanismus bewirkt eine Vorverarbeitung der Signaleingangs-Amplituden-Information, um Verzerrungsprodukte auf Null zu reduzieren, die auf grund des Modulationsschemas resultieren. Tatsächlich wird die Eingangs-Amplituden-Information in Übereinstimmung mit der Ausgangssignalverzerrung korrigiert, die durch die Modulation erzeugt wird, die proportional zu der Größenbreite des Trägers hinsichtlich des Samplerahmens ist. Sie ist ferner proportional zu der Änderungsrate der modulierten Pulse (d.h. der Frequenz des Eingangssignals). Diese durch die Modulation induzierte Verzerrung weist eine gerade harmonische Beziehung mit dem Eingangssignal auf. Die gerade harmonische Verzerrung, die durch die Linearisierung hinsichtlich von Ausgangsschaltungsanstiegszeiten und -abstiegszeiten erzeugt wird, ist folgendermaßen charakterisiert:
Die glatte harmonische Verzerrung ist linear hinsichtlich des Modulationsindexes (M) und der Signalfrequenz ω. Außerdem vermindert sich die Amplitude proportional zu der Harmonischen (d.h. die vierte Harmonische ist um einen Faktor 2 kleiner als die zweite). Die Konstante K_ω ist eine Funktion der kompensierenden Pulsgröße. Aufgrund des Verstärker-Design-Kompromisses ist ein kompensierender Puls gewählt worden, der groß genug ist, um eine Überkreuzverzerrung zu vermeiden und die erforderliche Linearität zu erzeugen, jedoch klein genug ist, um die harmonische Verzerrung auf ein Mindestmaß zu beschränken.
Da man die Form der harmonischen Verzerrung, die durch den kompensierenden Puls eingebracht wird, versteht, kann diese entfernt werden, indem das Eingangssignal modifiziert wird. Der erste Term (d.h. die zweite Harmonische) in der vorstehenden Gleichung vereinfacht sich zu: M(M, ω) = M·Kω(CP)·ω·sin(2·ω·t)
Um ein Kompensationssignal zu erzeugen, wird die folgende Beziehung verwendet: sin(2·ω·t) = 2·sin(ω·t)·cos(ω·t)unter der Annahme eines Eingangssignals von der Form a = Asin(ω·t) und dem Bilden seiner Ableitung erhalten wir
Indem das Eingangssignal mit der Ableitung multipliziert wird und die Skalierung berücksichtigt wird, kann ein Kompensationssignal erzeugt werden. Das Eingangssignal wird folgendermaßen korrigiert:
Dieser Ansatz kann erweitert werden, um die vierte und die sechste Harmonische zu eliminieren. Unter Verwendung der ersten drei Terme in dem Kompensationspuls-Verzerrungsausdruck:
Eine Kompensationsgleichung kann erzeugt werden, indem das Eingangssignal, die Ableitung und ein Integral des Eingangssignals kombiniert werden. Das Integral (ia) des Eingangssignals lautet:
Indem der Anfangswert subtrahiert wird, durch das negative Quadrat der Amplitude geteilt wird und die Ableitung mit dem Integral multipliziert wird, erhält man:
Wenn man diesen Ausdruck in die Gleichung mit den drei Termen einsetzt, erhält man eine Kompensationsgleichung, die gegeben ist durch:
Um diese Gleichung zu implementieren, werden die Ableitung (da/dt), das Integral (ia), die Amplitude (A) und der Anfangswert des Integrals (C) der Eingangssignale auf der Basis der digitalen Daten berechnet. Die Ableitung wird unter Verwendung einer einfachen Differenz, die durch das Zeitinkrement der interpolierten Datensignale geteilt wird, berechnet. Der Anfangswert des Integrals wird unter Verwendung eines Tiefpassfilters bestimmt, um den Gleichstromanteil des Integralsignals zu erhalten. Die Eingangssignalamplitude wird berechet, indem das gleichgerichtete Eingangssignal tiefpassgefiltert und geeignet skaliert wird.
Der Korrekturmechanismus, der verwendet wird, um die Verzerrung zu korrigieren, die durch das nachstehend beschriebene Pulsbreitenmodulationsschema erzeugt wird, ist ebenfalls auf dem ADSP-2101-DSP implementiert. Die vorstehende Tabelle 1 listet die Anzahl von Anweisungen auf, um die zweite harmonische Kompensation bzw. die Kompensation der zweiten Harmonischen zu implementieren. Ein Signalflussdiagramm der erweiterten harmonischen Kompensationsmethode ist in 11B dargestellt. Die Terme der Transferfunktion bzw. Übertragungsfunktion sind der Einfachheit halber als Laplace-Transformierte dargestellt. Diese Transferfunktionen sind in dem diskreten Bereich in DSP-Codes implementiert.
Der Mehrfach-Bit-Rauschausbilder (68 in 11), der ebenfalls in dem DSP implementiert ist, wird verwendet, um das Rauschen und die Verzerrung zu eliminieren, die durch das Konvertieren des 16-Bit-Signals in das 8-Bit-Ausgangssignal erzeugt wird, das verwendet wird, auf eine 24-Bit-Ausgangsnachschlagetabelle zu zeigen. Das Verstärkerausgangssignal basiert auf einem ternären (plus, minus und Null) PWM-Schema, das mit der Taktrate des Systems gesteuert wird. Bei einem achtfach überabgetasteten System wird ein Takt von 33,8688MHz verwendet, um eine Rahmenbreite mit 96 Kontrollwerten oder das Äquivalent von ungefähr +/- 6,6 Bits zu erhalten. Aufgrund dieses großen Quantisierungsniveaus wird ein Rauschausbilder verwendet, um das Rauschen aus der Audiobandbreite zu verschieben.
Der Rauschausbilder, der für diese Ausgestaltung verwendet wird, weist die Form auf
wobei z der diskrete Operator ist und n die Ordnung des Rauschausbilders ist.
Ein Rauschausbilder dritter Ordnung ist für die Verstärkerausgestaltung ausgewählt worden. Dies basiert auf einer Empfindlichkeitsanalyse, die Grundrauschen und harmonische Verzerrung mit der Ordnung des Rauschausbilders verglichen hat. Es sollte bemerkt werden, dass die gerade harmonische Verzerrung, die durch den kompensierenden Puls eingebracht wird, nicht eine Funktion der Ordnung des Rauschausbilders ist. Die dritte Harmonische ist jedoch stark abhängig von der Ordnung des Rauschausbilders. Indem eine höhere Ordnung als 3 gewählt wird, wird keine bedeutende Verminderung dieser Harmonischen erhalten.
Der Rauschausbilder, der auf dem ADSP-2101 DSP implementiert ist und verwendet wird, um 16-Bit-interpolierte Werte in 8-Bit-Werte mit ungefähr derselben Bandrauschleistung zu konvertieren, ist als ein Signalflussdiagramm in 11C dargestellt. Der Quantisierungsprozess ist als eine Division dargestellt. Der Rest der Quantisierung wird als das Feedback durch den Rauschausbilder bereitgestellt. Die Anzahl von Anweisungen, die verwendet werden, um diese Operation durchzuführen, ist ebenfalls in Tabelle 1 als eine Funktion der Überabtastrate aufgelistet.
Das Ausgangssignal des Rauschausbilders, wie dies in 11 dargestellt ist, wird verwendet, um auf eine Pulsbefehlstabelle 70 zu zeigen, um die Modulationsbefehle zu erzeugen. Die Tabelle enthält 24-Bit-Wörter, die darstellen: Verzögerung, erste Pulsbreitenbefehle und zweite Pulsbreitenbefehle. Diese werden von der Verstärkersteuerlogik verwendet, um Ausgangssignale zu erzeugen, die zwischen +/-91 möglichen Verstärkerniveaus variieren. Es sollte bemerkt werden, dass in der vorliegenden Implementierung vier Pulsbreitenquantisierungstaktzyklen zum Laden und einer für den Rand verwendet werden bzw. wird. Es sollte möglich sein, 96 Level an dem Träger bei einer Taktsteuerung in einer Hardware-Implementierung zu erzeugen.
Die 24-Bit-Wörter, die die Verzögerung, die ersten Pulsbreitenbefehle und die zweiten Pulsbreitenbefehle darstellen, d.h. kodiertes Zeitinformationsausgangssignal von dem DSP, werden von der Amplituden-Zeit-Konverter-Pulsbreitenlogik 52 (10) weiterverarbeitet, um die kompensierten ternären Pulsweiten-modulierten (PWM) Treibersignale zu erzeugen. Wie in 10 dargestellt, gibt der DSP ein 24-Bit-Wort auf einem parallelen Programmspeicherdaten-Bus (Program Memory Data; PMD) aus, der als ein einfaches und effizientes Mittel verwendet wird, um die maximale Information in einer minimalen Zeit auszugeben, ohne den DSP unnötig zu belasten.
Das 24-Bit-Wort, das in der Nachschlagtabelle kodiert ist, stellt Information hinsichtlich der Verzögerungszeit, der Breitenzeit des Signalpulses und der Breitenzeit des kompensierenden Pulses bereit, der mit der erwünschten ternären Wellenform im Zusammenhang steht. Das 24-Bit-Wort wird auf den PMD-Bus des DSP gelegt und auf die Amplitude-Zeit-Konverter-Pulsbreitenlogik (52 in 10) aufgebracht, wie dies in 12 weiter dargestellt ist. Die kodierte Zeitinformation wird in Inkrementen des Hochgeschwindigkeitspulsbreitenmodulatorzeitgebers (pulse width modulator clock; PWCLK) repräsentiert. Die Verzögerungsinformation von dem DSP 50 wird von der Pulsbreitenlogik 52 verwendet, um die Pulsenergie zu zentrieren, und hängt von der Signalamplitude ab. Die Signalpulsbreiteninformation von dem DSP 50 wird von der Pulsbreitenlogik 52 verwendet, um die erwünschte Leistung des Ausgangs des Verstärkers zu bestimmen. Die kompensierende Pulsbreiteninformation von dem DSP 50 wird von der Pulsbreitenlogik 52 verwendet, um den Leistungsschalter für kleine Signale zu linearisieren.
Wie sich 12 entnehmen lässt, ist der PMD-Bus auf drei 8-Bit, synchrone, voreinstellbare Binary-Down-Zähler abgebildet, und zwar jeweils einer für die Verzögerungszeit, den Signalpuls und den kompensierenden Puls. 12 zeigt 8-Bit-Zähler, die in dieser Implementierung der Flexibilität halber verwendet werden. Die tatsächlichen Größenerfordernisse der Zähler werden jedoch durch den Pulsbreitenzeitgeber, die Rahmenrate und das Datenformat bestimmt. Bei Applikationen, bei denen weniger als 8 Bits implementiert werden können, können die verwendeten Zähler dementsprechend bemessen werden. In der in 12 dargestellten Ausführungsform sind die Logikfunktionen für ein Binärformat mit festem Vorzeichen implementiert, weshalb lediglich Abwärtszähler erforderlich sind. In der beispielhaften Ausführungsform eines Verstärkers, die eine 44,1 kHz-Eingangsdatenrate, achtfache Überabtastung der Eingangsdaten, was eine Rahmenrate von 352,8 kHz liefert, und ein 33,8688 MHz-Pulsbreitenmodulationstakt verwendet, ist der Samplerahmen bzw. der Abtastrahmen in 96 Taktperioden unterteilt, was 7 Bits für die Signalpulsbreite plus 1 Bit für die Polarität erforderlich macht. Die maximale Verzögerungszeit beträgt die Hälfte des Samplerahmens bzw. des Abtastrahmens, der 6 Bits erfordert. Die kompensierende Pulsbreite ist durch die Anstiegs- und die Abfallzeiten des Ausgangsleistungsschalters bestimmt, um dreieckige Pulse zu vermeiden. Bei typischen Anstiegs- und Abfallszeiten von 25 Nanosekunden kann beispielsweise eine kompensierende Pulsbreite von drei Taktperioden eine gute Linearität kleiner Signale bereitstellen, was lediglich 2 Bits erfordert.
Die Zähler werden alle durch ein Befehlssignal synchron geladen, das von dem DSP initiiert wird. Die Zähler werden voreingestellt und einmal pro Rahmentakt auf Null dekrementiert. Der DSP steuert das Timing dieses Vorgangs. Es muss vorsichtig vorgegangen werden, um den Pulsbreitenmodulationstakt und das Laden der Zähler zu synchronisieren. Die Ausgänge der Zähler werden auf den Eingang eines Nullzählungdetektionsschaltkreises gelegt, der drei Nullzähldetektoren einschließt. Die Operation dieses Schaltkreises stellt nur dann eine logische "1" bereit, wenn der Zähler seinen Ausgang auf Null dekrementiert hat. Die Ausgänge von drei Nullzähldetektoren und das Vorzeichen-Bit des Signalpulszählers werden auf die "Tristate-Wellenformerzeugungslogik" (Tri-state Waveform Generation Logic) angewendet. Die Wellenformerzeugungslogik verwendet kombinatorische Logik, um die Ausgänge von den drei Nullzählungsdetektoren und dem Signalpuls-Vorzeichen-Bit zu kombinieren, um 4 Ausgangssteuersignale zu erzeugen, und zwar AHO, ALO, BLO und BHO.
Darüber hinaus erzeugt eine Synchronisationsschaltung das notwendige Verzögerungs-Timing, das erforderlich ist, um ein "Break-before-Make" der Leistungsschalter zu ermöglichen. Im Allgemeinen wird die Zeitstabilität der "Break-before-Make"-Verzögerung dramatisch verbessert, wenn diese Zeitverzögerungen synchron mit dem Pulsbreitenmodulationszeitgeber erzeugt werden, anstatt dass diese unter Verwendung analoger Techniken erzeugt werden. Die Logikschaltungen erzeugen außerdem Ausgänge, um die Freigabesequenz der Zähler zu steuern.
Die Operation der Amplituden-Zeit-Konverter-Pulsbreitenlogik 52, die die Zähler, die Nulldetektionsschaltungen und die Tristate-Wellenformerzeugungslogik umfasst, ist wie folgt: Nach dem Einschalt-Reset stehen alle drei Ausgänge der Zählungs-Nulldetektionsschaltungen auf logisch "1", was alle Zähler deaktiviert. Nach dem Ausgeben des Ladebefehls von dem DSP werden die Zählerausgänge mit Daten von dem PMD-Bus voreingestellt, was bewirkt, dass die Nullzählungsdetektoren den Status bzw. Zustand ändern. Unmittelbar nach dem Laden der Zähler wird der Verzögerungszähler freigeschaltet und zählt die Verzögerungszeit in Inkrementen des Pulsbreitentakts abwärts. Wenn der Verzögerungszähler geendet hat (bei der Zählung Null), dann deaktiviert der Nullzählungsdetektor den Verzögerungszähler und aktiviert gleichzeitig entweder den Signalpulszähler oder den kompensierenden Pulszähler, und zwar je nach der Polarität eines Vorzeichenbits des Signalpulses. Wenn das Vorzeichen des Signalpulses positiv ist (logisch "0"), dann wird der Signalpulszähler aktiviert, oder wenn das Vorzeichen des Signalpulses negativ ist (logisch "1"), dann wird der kompensierende Pulszähler aktiviert. Auf eine ähnliche Art und Weise wird dieser Zwischenzähler auf Null dekrementiert, was bewirkt, dass der entsprechende Nullzählungsdetektor seinen Status bzw. Zustand ändert. Der Zwischenzähler wird deaktiviert und der letzte verbleibende Zähler wird aktiviert, um ähnlich auf Null zu dekrementieren. Wenn alle Zähler geendet haben, verbleiben diese deaktiviert, bis der nächste Ladebefehl von dem DSP ausgegeben wird und das PMD-Wort eingeklinkt wird.
Der Timing-Unterschied zwischen dem Übergang des Verzögerungsnullzählungsdetektor und dem Zwischenzählungsdetektor bestimmt die Zeitbreite des ersten Pulses. Gleichermaßen bestimmt der Timing-Unterschied zwischen dem Übergang des Zwischenzählungsdetekors und dem letzten Zählungsdetektor die Zeitbreite des zweiten Pulses. Zwei Zwischensignale werden intern hinsichtlich der Wellenformerzeugungslogik erzeugt. Das Vorzeichensignal der H-Brücke (H_SIGN) (siehe die in 12 beschriebene Gleichung) bestimmt die Polarität der von der H-Brücke zu liefernden "Energie", und zwar je nach dem Vorzeichen-Bit des Signalpulses und den Zuständen der Detektorausgänge des Signals und der kompensierenden Pulszähler. Nach der Verzögerung ist, wenn das Vorzeichen des Signalpulses positiv ist und der Signalpulszähler dekrementiert wird, die Polarität der H-Brücke positiv (H_SIGN = "0"). Wenn der Signalpulszähler geendet hat und der kompensierende Pulszähler dekrementiert wird, dann ist das Vorzeichen der H-Brücke negativ (H_SIGN = "1"). Wenn umgekehrt das Vorzeichen des Signalpulses negativ ist und der kompensierende Pulszähler dekrementiert wird, dann ist das Vorzeichen der H-Brücke positiv. Wenn der kompensierende Pulszähler geendet hat und der Signalpulszähler dekrementiert wird, dann ist das Vorzeichen der H-Brücke negativ. Das H-Brücken-Steuersignal (H_CTL) (siehe die in 12 beschriebene Gleichung) bestimmt, wann von dem Dämpfungszustand zu einem der beiden Leistungszustände übergegangen werden soll. Der Dämpfungsstatus wird während der Verzögerungszeit und nach der Energiezufuhr initiiert (H_CTL = "0"), wenn alle Zähler geendet haben.
Die H-Brücken-Steuerausgänge AHO.Q, ALO.Q, BLO.Q und BHO.Q sind Kombinationen der zwei Zwischensignale H_SIGN und H_CTL (siehe die in 12 beschriebene Gleichung). Eine logische "1" bei einem Brückensteuerausgang bewirkt, dass der entsprechende Leistungsschalter eingeschaltet wird. Um eine positive "Energie" bereitzustellen, werden lediglich AHO und BLO (siehe die in 12 dargestellten Gleichungen und Steuersignalausgänge) angeschaltet. Um eine negative "Energie" bereitzustellen, werden lediglich BHO und ALO (siehe die in 12 dargestellten Gleichungen und Steuersignalausgänge) angeschaltet. Um ein Dämpfen bereitzustellen, werden lediglich ALO und BLO (siehe die in 12 dargestellten Gleichungen und Steuersignalausgänge) angeschaltet. Diese Logikausgangsteuersignale sind konsistent mit den Eingängen, die für einen bekannten vollständig integrierten Brückentreiberschaltkreis (full-bridge driver integrated circuit; "H-Bridge driver circuit"), wie beispielsweise der HIP4081A von der Firma Harris Semiconductor, Inc., erforderlich sind.
Die Wellenformerzeugungslogikausgänge AHO, ALO, BLO und BHO werden, bevor diese auf die Eingänge der H-Brücken-Treiber-Schaltung aufgebracht werden, mit dem Pulsbreitenmodulationszeitgeber erneut synchronisiert, um die Pulsbreiten-Timing-Schiefe (timing skew) auf ein Mindestmaß zu beschränken und eine Totband-Timing-Kontrolle zu bewirken. Totbandsteuerung bezeichnet die Sequenz, bei der einzelne Schalter innerhalb der H-Brücke aus- und eingeschaltet werden, um eine Situation zu vermeiden, bei der beide obere und untere Schalter auf einer Seite der Brücke gemeinsam zur gleichen Zeit sogar nur für einen kurzen Moment eingeschaltet werden, was zu einem Kurzschluss der Stromquelle führt. Herkömmlicherweise sind aufgrund des Fehlens eines Hochgeschwindigkeitszeitgebers analoge Techniken verwendet worden, um kurze Verzögerungen (Zehntel Nanosekunden) zu erzeugen, die dazu nötig sind, geeignet das "Break-before-Make"-Schalter-Timing sequenziell ablaufen zu lassen. Eine empirische Beobachtung dieser Techniken offenbart eine bedeutende Variabilität bei diesen Totband-Timing-Verzögerungen, was wiederum Pulsbreitenfehler erzeugt, die einen nachteiligen Effekt auf die Ausgangslinearität des Schalters haben.
Da das Design eines vollständig digitalen Verstärkers gemäß der Erfindung auf der Verwendung eines Hochgeschwindigkeitszeitgebers (high speed clock; PWCLK) basiert, um die Pulsbreiten-modulierten Wellenformen zu erzeugen, kann dieselbe Timing-Referenz verwendet werden, um die notwendigen Totband-Timing-Verzögerungen zu erzeugen, die für die Leistungsschalter benötigt werden, was eine weit aus stabilere Situation erzeugt. Somit sind die Wellenformerzeugungslogikausgänge AHO, ALO, BLO und BHO mit dem Pulsbreitenmodulationszeitgeber (pulse width modulation clock; PWCLK) synchronisiert, und zwar bevor diese auf die Eingänge der H-Brücken-Treiberschaltung angewendet werden. Bedeutende Verbesserungen bezüglich der Linearität des Leistungsschalters haben sich bei Verwendung dieser Technik ergeben.
Die Steuerausgangssignale AHO.Q, ALO.Q, BLO.Q und BHO.Q von der Amplituden-Zeit-Konverter-Pulsbreitenlogik werden auf die Steuereingänge der HIP4081A-H-Brücken-Treiberschaltung 54 aufgebracht, wie dies in 10 dargestellt ist. Bei der HIP4081A-Schaltung handelt es sich um einen monolithischen, hochfrequenten N-Kanal-MOSFET-H-Brücken-Treiber mittlerer Spannung, der einen In-Betriebnahme- und Unterspannungsschutz und programmierbare Totbandkontrolle aufweist. Der Treiber weist eine Stromsteuerungsfähigkeit auf, die erforderlich ist, um die MOSFET-Gate-Störungen über einen sehr kurzen Zeitraum zu laden und zu entladen. Der Treiber ist erfolgreich mit mehreren MOSFET-Leistungsschaltern 56 verbunden worden, wie beispielsweise die Transistoren RPF14N05 und RPN25N05 von der Firma Harris und außerdem die integrierte Brückentransistoranordnung (integrated full bridge transistor array) TPIC5404 von der Firma Texas Instruments, Inc.
Die programmierbaren Eigenschaften der H-Brücken-Treiberschaltung können in einem vollständig digitalen Verstärker gemäß der Erfindung verwendet werden, um das Timing eines individuellen Schalters geeignet einzustellen, um einen Nullspannungsschalterübergang zwischen dem Hauptpuls und dem kompensierenden Puls zu erreichen, indem eine kurze Periode bereitgestellt wird, in der keiner der Schalter angeschaltet wird. Wie vorstehend beschrieben, wird eine bedeutende Verbesserung der Linearität erreicht, indem die minimale Treiberverzögerung eingestellt wird und eine digitale Steuerung verwendet wird. Da der Ausgangsfilter und die Last induktiv sind, strebt der Strom, der durch die Schaltung fließt, danach, fortzufahren, in eine Richtung zu fließen. Mit den in der Brücke verwendeten selbstsperrenden MOS-FETs wird der Strom fortfahren, durch die Body-Source-Drain-Dioden der alternativen zwei Schalter zu fließen, um angeschaltet zu werden, was bewirkt, dass die Dioden in Vorwärtsrichtung voreingestellt werden. Wenn die Dioden in Vorwärtsrichtung voreingestellt sind, dann beträgt die Spannung zwischen den Schaltern -0,7 Volt (nahe genug an Null) und ihnen kann nun befohlen werden, eingeschaltet zu werden. Wenn keine selbstsperrenden MOSFETs verwendet werden, dann können externe Dioden hinzugefügt werden. Diese Technik stellt eine höhere Effizienz, schnellere Schaltungsgeschwindigkeiten und sauberere Ausgangssignale mit vermindertem EMI im Zusammenhang der Ausführungsform eines vollständig digitalen Verstärkers gemäß der Erfindung bereit.
Zwei Ausgangssignale von der Leistungs-H-Brücken-Treiberschaltung 54 werden auf den Eingang eines passiven LC-Butterworth-Tiefpassfilters 58 (10) aufgebracht. Der Tiefpassfilter ist ausgestaltet, eine Gleichtaktfilterung des kleinen Trägers und der Harmonischen des Signals um die Trägerfrequenz (d.h. bei der Rahmenfrequenz) bereitzustellen. Der Filter ist für eine minimale Wechselwirkung mit Lasten von 4 bis 8 Ohm, eine flache Amplitudenantwort mit linearer Phase in dem Audioband, Gruppenverzögerung und eine akzeptable Trägerunterdrückung optimiert worden. Ein Lautsprecher 60 ist in dieser Audioausführungsform nach dem Tiefpassfilter angeschlossen, der der letztendliche Transducer bzw. Wandler für den Ausgang des Verstärkers ist.
Digitale Signalverarbeitung gemäß der Erfindung kann in einem vollständig digitalen Stereo- oder Mehrkanal-HiFi-Audioverstärker implementiert werden, wie dieser in 13A dargestellt ist.
Wie vorstehend beschrieben, weisen analoge Leistungsverstärker mehrere Nachteile auf, aufgrund derer Leistungsverstärker mit Schaltungsmodus und diskreten Zuständen entwickelt worden sind. Bei einer gegebenen Leistungsabgabe und insbesondere bei verhältnismäßig hohen Amplitudenniveaus weisen Analogverstärker eine schlechte Effizienz auf, und zwar hauptsächlich aufgrund der Notwendigkeit, die aktiven Elemente in lineare Bereiche für eine Verstärkung ohne Verzerrung voreinzustellen. Da die in den aktiven Elementen dissipierte Energie bedeutend ist, ist die resultierende Verstärkereffizienz schlecht. Zusätzlich führt die niedrige Effizienz von Analogverstärkern zu Größen- und Gewichtsnachteilen, und zwar aufgrund der Notwendigkeit für passive mechanische Wärmeaustauscher und der Notwendigkeit für größere Energiequellen bzw. Stromversorgungen, um der Nachfrage nach verbrauchter Energie nachzukommen. Die Konsequenz einer niedrigen Effizienz sind höhere Kosten, da die Energieverarbeitungselemente größere Komponenten sind, die die Fähigkeit aufweisen, stärkere Ströme zu unterstützen, sowie einen größeren Betriebstemperaturbereich aufweisen, und da die mechanischen Wärmeaustauscher selbst einen bedeutenden Anteil der Kosten des gesamten Verstärkers ausmachen.
Wenn die Quelle des Eingangssignals ferner digital ist, dann weisen Analogverstärker einen zusätzlichen Nachteil auf, da die Eingangsformate fundamental inkompatibel sind und eine dazwischen geschaltete Konvertierung erfordern. Diese Konvertierung fügt Komplexität und Kosten zu dem Verstärker zu und führt oftmals zu einer Signalverschlechterung. Da die Audioaufzeichnung, die Audioverarbeitung und die Audioabspielung mehr und mehr in den digitalen Bereich migriert, wird dieser Konvertierungsnachteil bedeutender, was den Bedarf für einen ökonomischen HiFi-Verstärker nahe legt, dessen Eingang im Wesentlichen digital ist.
Ein ökonomischer, hocheffizienter HiFi-Schaltungsmodus-Verstärker kann unter Verwendung der hierin unter Bezugnahme auf die 8A, 8B und 10 bis 12 beschriebenen Architektur und Konzepte implementiert werden. Der dritte gedämpfte Leistungszustand des kompensierten ternären vollständig digitalen Verstärkers gemäß der Erfindung ist insbesondere bei einer HiFi-Audio-Applikation bedeutend. Während der Zeit, wenn keine Zuführverbindung erfordert wird, d.h. während des dritten Zustands, tritt buchstäblich kein Energieverbrauch auf und beide Lautsprecher-Terminals sind miteinander verbunden, wodurch eine exzellente Verstärkerdämpfung auf die Last bereitgestellt wird. Die Ausgangsschalter sind durch die Kompensierungs- (und Vorverarbeitungs-) Mechanismen idealisiert, die vorstehend detailliert beschrieben worden sind, und werden in Antwort auf den digitalen Befehl aktiviert, der durch den Eingang des Verstärkers zeitlich moduliert wird. Das gefilterte zeitlich modulierte Ausgangssignal liefert einen analogen Ausgang an dem Last-Transducer, wobei es sich um eine verstärkte Kopie des digitalen Audioeingangssignals handelt.
Ein vollständig digitaler Audioverstärker, wie dieser in den 13A und 13B dargestellt ist, ist nützlich beispielsweise im Zusammenhang mit dem PC-Multimediamarkt. Der Verstärker weist Zinken 210 auf, die ausgestaltet sind, auf einer ISA-Bus-Einbaustelle eines PCs zu sitzen, und der Verstärker ist ausgestaltet, seine Energiequelle von der internen Energiequelle des Computers zu beziehen. Der Verstärker umfasst einen analogen Eingang 212 sowie einen herkömmlichen seriellen digitalen I²S-Eingang 214.
Die Signalverarbeitung beginnt an dem Eingang zu einem Stereo-Analog/Digital-Konverter 216. Der A/D ist ein herkömmlicher unipolarer 5VDC-Zufuhr-Sigma-Delta-Überabtastkonverter, der für eine Ausgangsabtastfrequenz von 44,1 kHz und einer Ausgangswortlänge von 16 Bit ausgestaltet ist. Die analogen Eingänge des A/D- Konverters sind verbunden (AC) und gefiltert, um Aliasing-Fehler zu minimieren und sein Ausgang wird zu dem seriellen Eingang eines digitalen Signalprozessors 218 geführt, wobei es sich um dieselbe Vorrichtung mit denselben Funktionen handeln kann, die vorstehend unter Bezugnahme auf die Ausführungsformen der 8A und 8B und 10 bis 12 beschrieben worden ist.
Der DSP führt einen Anweisungszyklus von 60 Nanosekunden durch (16,67 MIPS), weist einen Programmspeicher-RAM auf dem Chip von 1K Worten auf, weist einen Datenspeicher-RAM auf dem Chip von 512 Worten auf und weist zwei doppelt gepufferte serielle Anschlüsse (SPORTO & 1) auf. Die DSP-Funktionalität wird durch Code repräsentiert, der innerhalb eines 64K EPROM 220 gespeichert ist, und bewirkt hauptsächlich drei Signalverarbeitungsfunktionen – Eingangsüberabtastinterpolation, Rauschformierung bzw. Rauschausbildung und Pulsbreitenmodulationssteuerung.
Eine verhältnismäßig einfache Rechnung zeigt, dass bei Daten, die mit 44,1 kHz abgetastet werden und das Nyquist-Kriterium für die 20 kHz-Audiobandbreite erfüllen, eine Quantisierungstaktrate von beinahe 3 GHz notwendig wäre, um unter Verwendung von PWM-Techniken eine 16-Bit-Qualitätsverstärkerleistung zu erreichen, was einen derartigen Verstärker nicht möglich macht. Ein Überabtastrauschausformer kann jedoch verwendet werden, um das Spektrum des Quantisierungsrauschens eines Signals innerhalb einer erforderlichen Bandbreite auf Kosten eines Rauschens anderswo zu modifizieren. Diese Technik erlaubt es, dass ein fein quantisiertes η-Bit-Eingangssignal an dem Überabtastrauschformer ein gröber quantisiertes η'-Bit-Ausgangssignal aus dem Rauschformer mit der überabgetasteten Rate mit einer η-Bit-Auflösung innerhalb des Audiobands erzeugt. Um innerhalb der Leistungsbeschränkungen des DSP für einen Stereoverstärker zu bleiben, ist ein sechsfach überabgetasteter Rauschausbildungsalgorithmus dritter Ordnung entwickelt und implementiert worden, und zwar in dieser Anwendung sowie in den vorstehend beschriebenen Anwendungen.
Eine Quantisierungstaktrate von 33,8688 MHz wurde gewählt, was eine effektive 8-Bit-Steuerung (7 Bits Breite + 1 Bit Polarität) bei der überabgetasteten Rate lieferte. Die theoretische Signal/Rausch-Leistung des Verstärkers unter Verwendung dieses Algorithmus beträgt -73,8 dB innerhalb des Audiobands, was mehr als 12 Bits entspricht, was nicht unbedingt ganz einer High-End-Leistung entspricht, jedoch mit multimedialen Kostenzielen konsistent ist. Es sollte bemerkt werden, dass ein Ste reoverstärker unter Verwendung eines schneller arbeitenden DSP implementiert werden kann, der höhere Überabtast- und Quantisierungstaktraten verwendet und theoretisch eine effektive Signal-Rausch-Leistung von 16 Bits liefert, was -96,3 dB innerhalb des Audiobands entspricht.
Nach dem Überabtastungs-Rauschausbilder bzw. Rauschformer fährt die Signalverarbeitung mit der beschriebenen Pulsbreitenmodulationsfunktionalität fort. Dieser Modulationstyp ist konsistent mit der kompensierten ternären Ausgangsarchitektur, da Information sowohl in der Breite als auch in der Polarität von regulär auftretenden Pulsen repräsentiert wird. Da der gewählte DSP nicht die Zeit mit der Quantisierungstaktrate steuern kann, wird ein Ausgangsbefehlwort von einem Programmspeicherdaten-Bus (program memory data bus; PMD-Bus) 222 des Prozessors abgegeben, wodurch die Verzögerung des linken und des rechten Kanals, die Polarität und die Breiteninformation kodiert wird. Der PMD-Bus des DSP wird sodann auf die Eingänge einer komplexen programmierbaren Logikvorrichtung 224 aufgebracht.
Die CPLD (complex programmable logic device) 224 weist eine Programmierbarkeit im System, 4000 Gates, 48 I/O-Pins, 144 Register und einen 60 MHz f_max-Nennwert auf. Die Funktion des CPLD 224 besteht darin, die Befehle von dem PWM-Algorithmus in genau definierte Pulsbreiten zu dekodieren, die bei regulären Timing-Intervallen zentriert sind, wobei es sich um ein ganzzahliges Vielfaches der Quantisierungstaktperiode handelt, wie dies hinsichtlich anderer Ausführungsformen vorstehend beschrieben worden ist.
Der Ausgang des PMD-Basses 222 von dem DSP 218 ist an den Eingängen zu der CPLD 224 verriegelt (latched) und, wie bei dem Ausgang des beschriebenen PMD-Bus, werden die Zähler mit geeigneten Werten für die Pulsverzögerung und die Pulsbreite geladen. Die Zähler werden getaktet, bis diese leer sind, wobei die Logikausgänge gesetzt werden, wenn die Zähler gestartet werden, und zurückgesetzt werden, wenn die Zähler geendet haben. Die Logikausgänge sind registriert, um jedwede Timing-Schiefe (timing skew) zu entfernen, und durch die Eingänge der Leistungsschaltertreiber 226 geführt, die für jeden Kanal bereitgestellt sind.
Wie vorstehend, sind die Leistungsschaltertreiber monolithische, hochfrequente N-Kanal-MOSFET-H-Brücken-Treiber-ICs mittlerer Spannung, die einen In-Betriebnahme- und einen Unterspannungsschutz sowie eine programmierbare Tot bandsteuerung aufweisen. Die Treiber ermöglichen eine unabhängige Steuerung der vier N-Kanal-Vorrichtungen von Logikniveaueingängen. Die Ausgänge des Treibers sind zu den Leistungsschaltern 228 konfiguriert.
Die Leistungsschalter 228 sind monolithische N-Kanal-Leistungs-MOSFET-Transistor-Arrays, die in eine H-Brücke ausgestaltet sind. Die Schalter weisen eine 60 Volt-Ausfallnennwert, einen Widerstand von 0,3 Ohm pro Schalter, einen 2 A-kontinuierlichen 10 A-maximalen Stromnennwert und einen Rücklauf-Schutz (flyback protection) für induktive Lasten auf. Die Leistungsschalter sind aufgrund ihrer niedrigen Kosten, ihrer kleinen Größe und ihrer passenden Eigenschaften für die Anwendung ausgewählt worden. Diese Vorrichtungen zeigen die Eleganz der ternären Technik. Die gesamte Energieausgabestufe für einen Audioverstärker von 50 Watt (24VDC-Energiezufuhr in 4 Ohm, die durch einen dynamischen musikalischen Eingang angetrieben werden) ist innerhalb eines 16-Pin DIP enthalten. Die Schalter sind beim Antreiben von Lasten von 4 Ohm bis 8 Ohm ausgewertet worden und haben eine gute Leistung erreicht. Die Ausgänge von den H-Brücken-Leistungsschaltern sind zu den Ausgangs-Analog-Tiefpassfiltern 230 konfiguriert.
Die Ausgangsfilter 230 sind passive Butterworth-Tiefpassfilter des LC-Typs, wobei eine Neigung von 24 dB pro Oktave verwendet wird, die oberhalb der Audiobandbreite gepitched ist. Die Filter sind für eine minimale Wechselwirkung mit Lasten von 4 bis 8 Ohm ausgestaltet worden, für die Größe der Komponente, für eine flache Amplitudenantwort mit linearer Phase in dem Audioband, für eine Gruppenverzögerung und für eine akzeptable Trägerunterdrückung optimiert worden. Die Lautsprecherlasten sind nach dem Tiefpassfilter 230 angeschlossen, wobei es sich um den Ausgang des Verstärkers handelt.
Bis auf Vorrichtungsspezifikationen, die speziell auf multimediale PC-Anwendungen gerichtet sind, ist die in den 13A und 13B dargestellte Ausführungsform im Wesentlichen identisch hinsichtlich der Funktionalität zu den vorstehend beschriebenen Ausführungsformen. Fünf grundlegende Komponenten sind betroffen, und zwar Initialisierung, Überabtastfilter, harmonische Kompensierung, Rauschausbildung und Ausgangslogik sind betroffen. Da die wesentlichen funktionellen Elemente detailliert vorstehend beschrieben worden sind, wird nachstehend jedes nur kurz beschrieben.
Bei der Initialisierung beim Einschalten werden alle Programmvariablen und Array-Pointer initialisiert und die seriellen Anschlüsse des DSP werden bekanntermaßen eingerichtet. Die seriellen Anschlüsse werden initialisiert, um ein Autopufferformat zu verwenden, das vier 16-Bit-Worte einliest. Der Autopuffermodus bewirkt, dass der serielle Anschluss einen Interrupt erzeugt, nachdem 48 Datenbits mit 44,1 kHz empfangen worden sind. Dieser Interrupt wird verwendet, die Signalverarbeitung zu beginnen, nachdem die Initialisierung abgeschlossen ist.
Die erste Aufgabe der Signalverarbeitung wird durch den Überabtastfilter durchgeführt. Ein Mehrfach-Abgriff-Überabtast-FIR wird verwendet, um N Samples aus der 16-Bit linearen PCM-Dateneinlesung zu erzeugen. Die FIR-Koeffizienten werden berechnet, um einen Tiefpassfilter zu erzeugen, der die ganze Audiobandbreite (20 kHz) umfasst, während Sample-Bilder bzw. Abtast-Bilder gedämpft werden. Die Anzahl der Abgriffe wird hinsichtlich der Durchsatzfähigkeit der Vorrichtung maximiert.
Gewöhnlicherweise würden, wie vorstehend beschrieben, die N-Sample von dem Überabtastfilter eine Vorkompensierung für die harmonische Verzerrung enthalten, die durch das Linearisieren des Ausgangspulses und das Modulationsschema induziert wird. Dies ist unter Verwendung einer Implementierung mit einem einzelnen Kanal für die zweite Harmonische durchgeführt und demonstriert worden, wie dies vorstehend beschrieben worden ist. Aufgrund von Kasten- und Leistungsbeschränkungen dieser PC-Anwendung und dieser PC-Ausgestaltung ist eine harmonische Kompensierung in der hier beschriebenen Stereoversion nicht implementiert worden. Der Fachmann erkennt jedoch, dass dort, wo Kosten- und Leistungserwägungen nicht so beschränkend sind, eine harmonische Kompensierung gemäß der Erfindung implementiert werden kann.
Die überabgetasteten Daten werden durch einen Rauschausbilder bzw. Rauschformer dritter Ordnung verarbeitet, um die 16-Bit-Daten runter auf das Ausgangsquantisierungsniveau zu reduzieren. Dieses Verarbeiten verschiebt das Quantisierungsrauschen aus der Audiobandbreite. Die Rauschausbilderausgangsdatenpunkte werden in einem zirkulären Puffer-Array gespeichert, auf das durch die Ausgangslogik zugegriffen wird. Ein doppeltes Pufferschema wird verwendet, um ein gleichzeitiges Auslesen und Schreiben des Arrays zu vermeiden.
Der DSP-Timer-Interrupt wird verwendet, um die Ausgangslogik N-mal während eines Zyklus von 44,1 kHz auszuführen. Sobald die Ausgangslogik ausgeführt wird, wird der DSP zu der normalen Verarbeitung zurückgeführt. Der DSP-Timer wird während der Initialisierung eingerichtet und auf die Zyklen von 44,1 kHz fixiert.
Die Ausgangslogik verwendet den Ausgang des Rauschausbilders bzw. Rauschformers, um auf ein Daten-Array zuzugreifen, um die Modulationszähler zu beeinflussen. Ein Pointer wird auf die Mitte dieses Zählerdaten-Arrays gesetzt und der Pointer wird durch den Wert des Ausgangs des Rauschausbilders verschoben. Dieses Array-Element wird sodann mittels Schreiben auf den externen Programmspeicher ausgegeben. Die Zählerdaten sind 24 Bit groß und umfassen den Verzögerungszähler, einen ersten Pulszähler und einen zweiten Pulszähler. Diese Zähler steuern das Verstärkerausgangsniveau während jedes Rahmens der N-Rahmen pro Zyklus von 44,1 kHz. Der Verzögerungszähler zeigt einen Nullzustand an und das Vorzeichen des ersten und des zweiten Zählers zeigt einen positiven oder negativen Ausgang an, wie dies vorstehend beschrieben worden ist.
Obgleich in den vorstehenden Ausführungsformen lediglich ein einzelner Kanal gezeigt worden ist und die Ausführungsform von 13A zwei Kanäle oder eine Stereoanwendung zeigt, erkennt man, dass ein vollständig digitaler Verstärker, der gemäß der Erfindung implementiert ist, für einen, zwei, vier oder N Kanäle implementiert werden kann.
Obgleich die Erfindung hinsichtlich einer illustrativen Ausführungsform eines Schaltungsverstärkers und insbesondere eines Audioverstärkers dargestellt und beschrieben werden ist, erkennt man, dass die vorstehend beschriebene Erfindung in zahlreichen anderen Applikationen implementiert werden kann, wie beispielsweise Servomotorverstärker oder synthetisierte AC-Stromquellen oder dergleichen.
Unabhängig davon, dass die hierin beschriebene Signalverarbeitung als ein Codegesteuerter DSP beschrieben worden ist, erkennt man ferner, dass die Signalverarbeitung gemäß der Erfindung als Hardware und/oder als Code-angetriebene Elemente in einem Applikations-spezifischen, integrierten Schaltkreis oder als ein Prozess, der auf einem Mikroprozessor läuft, oder dergleichen implementiert werden kann.
Obgleich vorstehend eine vorkompensierte Nachschlagetabelle verwendet wird, um die Nichtlinearität des Ausgangs des Leistungsschalters zu kompensieren, erkennt man, dass dort, wo die Zeitauflösung der Signalprozessoren adäquat ist, es möglich ist, direkt den Nulldurchgang des Leistungsschalters zu modellieren.
Obgleich ein 24-Bit-PMD-Bus in den vorstehenden Ausführungsformen zur Ausgabe von Information aus dem DSP beschrieben worden ist, erkennt man, dass alternative Schnittstellen, wie beispielsweise serielle Schnittstellen, durch den Fachmann implementiert werden können. Darüber hinaus sind alternativ kodierte Ausgangsformate, die weniger oder mehr als 24 Bits erfordern, je nach der Schaltungsaufteilung möglich.
Obgleich die Erfindung vorstehend unter Bezugnahme auf beispielhafte Ausführungsformen beschrieben worden ist, erkennt man, dass die vorstehenden und zahlreiche andere Änderungen, Weglassungen und Hinzufügungen vorgenommen werden können, ohne vom Schutzumfang der Erfindung abzuweichen.

Claims

Verfahren zum Linearisieren des Ausgangsignals wenigstens eines Leistungsschalters (26; 40, 42; 56) mit einem Schalt-Timing-Fehler in einem Verstärker, der ein Eingangsignal empfängt und ein schaltgesteuertes Pulsausgangssignal bereitstellt, wobei das Verfahren die folgenden Schritte umfasst: Erzeugen einer kompensierten zusammengesetzten Pulswellenform, indem das Eingangssignal in ein gepulstes Eingangssignal moduliert wird und eine kompensierende Bistate-Pulswellenform zum gepulsten Eingangssignal addiert wird, was dazu führt, dass während eines Rahmens keine Nettoenergie auf den Ausgang geliefert wird, und Bewirken einer Gleichtaktauslöschung des Schalt-Timing-Fehlers, indem die kompensierte zusammengesetzte Wellenform durch den wenigstens einen Leistungsschalter geführt wird, der einen Schalt-Timing-Fehler aufweist, um das schaltgesteuerte Pulsausgangssignal bereitzustellen.
Verfahren nach Anspruch 1, wobei die kompensierende Bistate-Pulswellenform einen ersten Zustandsabschnitt einschließt, der eine Funktion des Schalt-Timing-Fehlers ist, sowie einen zweiten Zustandsabschnitt, der eine minimale Pulsbreite aufweist, die eine Funktion des Eingangssignals und des Schalt-Timing-Fehlers ist.
Verfahren nach Anspruch 1, wobei die kompensierende Bistate-Pulswellenform eine Pulsbreite aufweist, die erzeugt wird, indem auf eine Nachschlagetabelle im Speicher zugegriffen wird.
Verfahren nach Anspruch 1, wobei das Verfahren ferner einen Schritt umfasst, das Eingangssignal vorzukompensieren, indem eine durch die Modulation hervorgerufene Verzerrung bestimmt wird und ein Inverses zu der von der Modulation hervorgerufenen Verzerrung auf das Eingangssignal angewandt wird.
Verfahren nach Anspruch 4, wobei Koeffizienten, die dazu verwendet werden, das Inverse zu der von der Modulation hervorgerufenen Verzerrung zu bestimmen, in einer Nachschlagetabelle gespeichert sind, die durch eine geschätzte Amplitude des Eingangssignals geordnet ist.
Verfahren nach Anspruch 1, wobei der wenigstens eine Leistungsschalter eine Vielzahl von Leistungsschaltern umfasst und das Verfahren ferner den folgenden Schritt einschließt: Steuern der Genauigkeit des Timings und einer Sequenz, bei der einzelne Leistungsschalter der Vielzahl von Leistungsschaltern ausgeschaltet und eingeschaltet werden, um im wesentlichen einen Kurzschluss jedweder Zeitdauer einer Stromversorgung zu vermeiden, die von der Vielzahl von Schaltern gesteuert wird.
Verfahren nach Anspruch 1, wobei der wenigstens eine Leistungsschalter eine Vielzahl von Leistungsschaltern umfasst und das Verfahren ferner den folgenden Schritt einschließt: Verarbeiten eines Abschnitts des Eingangssignal, um ein überabgetastetes Eingangssignal mit einer feststehenden Länge und einer feststehenden Frequenz zu erzeugen, und Steuern der Genauigkeit des Timings und einer Sequenz, bei der einzelne Leistungsschalter der Vielzahl von Leistungsschaltern ausgeschaltet und eingeschaltet werden, um im wesentlichen einen Kurzschluss jedweder Zeitdauer einer Stromversorgung zu vermeiden, die von der Vielzahl von Schaltern gesteuert wird.
Verfahren nach Anspruch 7, wobei der Schritt des Steuerns der Genauigkeit des Timings und einer Sequenz, bei der einzelne Leistungsschalter der Vielzahl von Leistungsschaltern ausgeschaltet und eingeschaltet werden, die Verwendung eines digitalen Hochgeschwindigkeitszeitgebers beinhaltet, um das Timing und die Sequenz zu steuern, wobei der digitale Hochgeschwindigkeitszeitgeber synchron mit der feststehenden Frequenz des überabgetasteten Eingangssignals ist.
Verfahren nach Anspruch 1, wobei der wenigstens eine Leistungsschalter eine Vielzahl von Leistungsschaltern umfasst und jeder Leistungsschalter der Vielzahl von Leistungsschaltern einen selbstsperrenden Metalloxid-Halbleiter-Feldeffekttransistor (enhancement mode MOSFET) umfasst.
Digitaler Tristate-Schaltverstärker (20-32; 50-58), der ein Eingangssignal empfängt, eine Vielzahl von Ausgangszuständen aufweist, einschließlich einem ersten Zustand, einem zweiten Zustand sowie einem dritten Zustand, und ein schaltgesteuertes Ausgangssignal bereitstellt, umfassend: einen digitalen Signalprozessor (24, 50), der das Eingangssignal empfängt und das Eingangssignal verarbeitet, indem das Eingangssignal in ein gepulstes Eingangssignal moduliert wird und eine kompensierende Bistate-Pulswellenform zum gepulsten Eingangssignal addiert wird, was dazu führt, dass während eines Rahmens keine Nettoenergie auf den Ausgang geliefert wird, um ein kompensiertes Pulseingangssignal zu erzeugen, wenigstens einen Leistungsschalter (26; 40; 42; 56), der einen Schalt-Timing-Fehler einschließt und das Schalten zwischen dem ersten Zustand, dem zweiten Zustand und dem dritten Zustand bewirkt, wobei der wenigstens eine Leistungsschalter das kompensierte Pulseingangssignal von dem digitalen Signalprozessor empfängt und das kompensierte Pulseingangssignal wenigstens in dem ersten Zustand, in dem zweiten Zustand und/oder dem dritten Zustand ausgibt, um das schaltgesteuerte Ausgangssignal im wesentlichen ohne Schalt-Timing-Fehler bereitzustellen.
Digitaler Tristate-Schaltverstärker nach Anspruch 10, wobei die kompensierende Bistate-Pulswellenform einen ersten Zustandsabschnitt einschließt, der eine Funktion des Schalt-Timing-Fehlers ist, sowie einen zweiten Zustandsabschnitt, der eine minimale Pulsbreite aufweist, die eine Funktion des Eingangssignals und des Schalt-Timing-Fehlers ist.
Digitaler Tristate-Schaltverstärker nach Anspruch 10, wobei die kompensierende Bistate-Pulswellenform eine Pulsbreite aufweist, die erzeugt wird, indem auf eine Nachschlagetabelle im Speicher zugegriffen wird.
Digitaler Tristate-Schaltverstärker nach Anspruch 10, wobei der digitale Signalprozessor einen Vorkompensationsmechanismus einschließt, der das Eingangssignal vorkompensiert, indem eine durch die Modulation hervorgerufene Verzerrung bestimmt wird und ein Inverses zu der von der Modulation hervorgerufenen Verzerrung auf das Eingangssignal angewandt wird.
Digitaler Tristate-Schaltverstärker nach Anspruch 13, wobei der Schaltverstärker ferner einen Speicher einschließt, auf den durch den digitalen Sig nalprozessor zugegriffen werden kann und wobei Koeffizienten, die dazu verwendet werden, das Inverse zu der von der Modulation hervorgerufene Verzerrung zu bestimmen, in einer Nachschlagetabelle im Speicher gespeichert sind, die durch eine geschätzte Amplitude des Eingangssignals geordnet ist.
Digitaler Tristate-Schaltverstärker nach Anspruch 10, wobei der wenigstens eine Leistungsschalter eine Vielzahl von Leistungsschaltern umfasst und der Verstärker ferner einen Synchronisations- und Timingsteuermechanismus in Kommunikation mit der Vielzahl von Leistungsschaltern einschließt, um die Genauigkeit des Timings und einer Sequenz zu steuern, bei der einzelne Leistungsschalter der Vielzahl von Leistungsschaltern ausgeschaltet und eingeschaltet werden, um im wesentlichen einen Kurzschluss jedweder Zeitdauer einer Stromversorgung zu vermeiden, die von der Vielzahl von Schaltern gesteuert wird.
Digitaler Tristate-Schaltverstärker nach Anspruch 10, wobei der digitale Signalprozessor einen Eingangsüberabtastungsmechanismus einschließt, der einen Abschnitt des Eingangssignals verarbeitet, um ein überabgetastetes Eingangssignal mit einer feststehenden Länge und einer feststehenden Frequenz zu erzeugen, und ferner einen Synchronisations- und Timingsteuermechanismus in Kommunikation mit der Vielzahl von Leistungsschaltern einschließt, um die Genauigkeit des Timings und einer Sequenz zu steuern, bei der einzelne Leistungsschalter der Vielzahl von Leistungsschaltern ausgeschaltet und eingeschaltet werden, um im wesentlichen einen Kurzschluss jedweder Zeitdauer einer Stromversorgung zu vermeiden, die von der Vielzahl von Schaltern gesteuert wird.
Digitaler Tristate-Schaltverstärker nach Anspruch 16, wobei ein digitaler Hochgeschwindigkeitszeitgeber verwendet wird, um das Timing und die Sequenz zu steuern, wobei der digitale Hochgeschwindigkeitszeitgeber synchron mit der feststehenden Frequenz des überabgetasteten Eingangssignals ist.
Digitaler Tristate-Schaltverstärker nach Anspruch 10, wobei der wenigstens eine Leistungsschalter eine Vielzahl von Leistungsschaltern umfasst und jeder Leistungsschalter der Vielzahl von Leistungsschaltern einen selbstsperrenden Metalloxid-Halbleiter-Feldeffekttransistor (enhancement mode MOSFET) umfasst.