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Die Erfindung bezieht sich auf ein
Anzeigesteuergerät
und genauer auf ein Anzeigesteuergerät zum Formen einer Frequenz,
die ganzzahlige Male so hoch ist wie eine Frequenz eines bestimmten
Bezugssignals, und zum Durchführen
einer Anzeigesteuerung.
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Bisher findet zum Formen bzw. Bilden
einer Frequenz, die ganzzahlige Male so hoch ist wie eine Frequenz
eines bestimmten Bezugssignals, aus einer derartigen Bezugsfrequenz
eine (nachfolgend als PLL = Phase Locked Loop bezeichnete) phasenverriegelte
Schleife als eine automatische Frequenzsteuerungs-Schleife (AFC-Schleife)
zum schrittweisen Verfolgen der Frequenz des Bezugssignals und eine
automatische Phasensteuerungs-Schleife (APC-Schleife)
zum schrittweisen Verfolgen der Phase des Bezugssignals Verwendung.
Im Allgemeinen ist die PLL aus einem Phasendifferenzdetektor, einem
Tiefpassfilter (LPF) und einem spannungsgesteuerten Oszillator (VCO)
aufgebaut. Die hier verwendete PLL weist zudem einen Frequenzteiler
auf.
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Üblicherweise
wird ein VCO-Ausgangssignal von einem vorbestimmten Frequenzteilungsparameter
frequenzgeteilt, werden eine Phase des Frequenzteilungsergebnisses
und eine Phase des Bezugssignals verglichen und wird eine Fluktuation
des Bezugssignals schrittweise verfolgt, wodurch eine stabile ganzzahlig-vielfache
Frequenz geformt wird, die mit dem Bezugssignal phasenverriegelt
ist.
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Durch Verwendung einer derartigen PLL-Funktion
wird ein horizontales Synchronisationssignal auf ein Bezugssignal
für die
PLL gesetzt, wodurch Punkttaktsignale einer Eingangsvideosignalquelle
nachgebildet werden.
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Beispielsweise offenbart EP-A-0 622
775 ein Videoanzeigesteuergerät,
bei dem eine phasenverriegelte Schleifenschaltung aus einem Bezugssignal ein
multipliziertes Frequenzsignal erzeugt. Das multiplizierte Frequenzsignal
wird von einer Teilungseinrichtung gemäß einem Frequenzteilungsparameter erzeugt,
wobei eine Auswähleinrichtung
die Frequenzteilungsparameter gemäß dem Signalpegel des vertikalen
Synchronisationssignals ändert.
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Sind in einem Teil oder einer Vielzahl
von Teilen in dem horizontalen Synchronisationssignal verschiedene
Frequenzen vorhanden, ist es, da es einen (konstanten) Frequenzteilungsparameter
gibt, jedoch unmöglich,
das horizontale Synchronisationssignal schrittweise zu verfolgen,
und es besteht ein Nachteil dahingehend, dass die Punkttaktsignale
bei einer instabilen Frequenz und einer instabilen Phasenverriegelung
nachgebildet werden (große
Bildinstabilität).
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Die Erfindung stellt ein Anzeigesteuergerät zur Nachbildung
von stabilen Punkttaktsignalen durch Phasenverriegelung einer PLL
zur Verfügung, sogar
wenn in einem Bezugssignal eine Vielzahl von Frequenzen vorhanden
ist.
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Zudem wird erfindungsgemäß ein Anzeigesteuergerät wie in
den beigefügten
Ansprüchen
beansprucht zur Verfügung
gestellt.
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1 ist
ein Blockschaltbild eines Ausführungsbeispiels
eines Datenverarbeitungssystems mit einem Anzeigesteuergerät gemäß der Erfindung;
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2 ist
ein Blockschaltbild einer PLL-Schaltung;
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3 ist
ein Blockschaltbild eines Ausführungsbeispiels
der Erfindung; und
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4 ist
ein Zeitablaufdiagramm eines Ausführungsbeispiels der Erfindung.
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Nun wird ein Ausführungsbeispiel der Erfindung
unter Bezugnahme auf die Zeichnung beschrieben.
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1 ist
ein Blockschaltbild eines Ausführungsbeispiels
eines Datenverarbeitungssystems mit einem Anzeigesteuergerät gemäß der Erfindung.
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In dem Schaltbild bezeichnet Bezugszeichen 1 eine
Anzeigesteuereinrichtung gemäß der Erfindung; 2 einen
Computer mit beispielsweise einem Personalcomputer, einer Workstation
oder dergleichen, der als eine Datenquelle der Anzeigesteuereinrichtung 1 dient;
und 3 eine Anzeigefeldeinheit bzw. Anzeigescheibeneinheit
zur Anzeige von Bilddaten. Die Anzeigefeldeinheit 3 weist
in sich eine Ansteuerschaltung zur Ansteuerung eines Anzeigefeldes,
eine Steuerschaltung zur Ansteuerung des Anzeigefeldes in einen
optimalen Ansteuerzustand, ein Hinterleuchtungslicht für das Feld,
eine Energiequelle und dergleichen auf. Bezugszeichen 4 bezeichnet
einen CRT-Signalempfänger
zum Empfang eines von dem Computer 2 ausgegeben CRT-Signals
(Bildsignal, Synchronisationssignal) und zur Umwandlung in ein für jede Verarbeitungseinrichtung
geeignetes Signal bei dem nächsten
Schritt.
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Da das CRT-Signal eines üblichen
Computers ein analoges Videosignal ist, umfasst das Innere des CRT-Signalempfängers 4 einen
Analog-/Digital-Wandler, eine PLL-Schaltungseinheit zur Erzeugung
eines Abtasttaktsignals für
eine Analog-/Digital-Wandlung und einen Synchronisationssignalempfänger. Das
Bezugszeichen 5 bezeichnet eine Pseudo-Halbton-Verarbeitungseinrichtung
zur Durchführung
eines Zweiwert- oder Mehrwert-Pseudo-Halbton-Prozesses bzw. zweiwertigen
oder mehrwertigen Pseudo-Halbton-Prozesses auf die in dem CRT-Signalempfänger 4 in
das digitale Signal umgewandelten Bilddaten. Als ein Verarbeitungsverfahren
des Zweiwert- oder
Mehrwert-Pseudo-Halbtons findet ein beliebiges der folgenden Verfahren
Verwendung.
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<Fehlerausbreitungsverfahren>
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Ein Verfahren, bei dem zu Zweiwert-
oder Mehrwert-Fehlern
bzw. zweiwertigen oder mehrwertigen Fehlern, die beim Umwandeln
von Randpixeln eines Zielpixels (Pixel bevor der Zielpixel verarbeitet wird)
in Zweiwerte oder Mehrwerte auftreten, eine Wichtung addiert wird,
und danach die resultierenden Werte zu den Zielpixeln addiert werden,
wodurch auf der Grundlage eines vorbestimmten Schwellenwertes ein
Binarisierungsprozess durchgeführt
wird.
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<Durchschnittsdichte-Bewahrungsverfahren>
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Bei dem vorangehenden Fehlerausbreitungsverfahren
wird der Binarisierungs-Schwellenwert nicht als konstant gesetzt,
sondern es wird ein Schwellenwert von einem Wichtungsdurchschnittswert
bestimmt, der aus den bereits binarisierten Daten in der Nähe des Zielpixels
abgeleitet wurde, und der Schwellenwert kann gemäß dem Zustand des Pixels variiert
werden.
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Von zumindest einem dieser Verfahren
kann der Pseudo-Halbton-Prozess
ausgeführt
werden.
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Es ist auch möglich, dass Funktionen zur Ausführung der
vorangehenden Vielzahl von Verfahren vorhanden sind, und durch die
Auswahl des Benutzers zwischen ihnen geschaltet wird.
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Bezugszeichen 6 bezeichnet
eine Bildtrenneinrichtung (einschließlich eines einfachen Binarisierungsprozesses)
zur Trennung bzw. Separation eines Bildes wie beispielsweise einem
Zeichen, einer dünnen
Linie oder dergleichen, bei denen es besser ist, den Binarisierungs-Halbton-Prozess aus
von dem CRT-Signalempfänger 4 gesendeten
Bilddaten nicht auszuführen.
Die Bildtrenneinrichtung 6 umfasst auch eine Verarbeitungseinrichtung
zur Ausführung eines
einfachen Binarisierungsprozesses für den Fall, dass der Binarisierungs-Halbton-Prozess
nicht durchgeführt
wird. Nachfolgend wird nun ein Beispiel eines in der Bildtrenneinrichtung 6 ausgeführten Verfahrens
zur Bildtrennung beschrieben.
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<Helligkeitsunterscheidungs-Trennverfahren>
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Ein Verfahren zum Trennen eines Bildes
auf der Grundlage einer Größe eines
Helligkeitswerts des CRT-Bildsignals als eine Trenneinrichtung.
Im Allgemeinen ist, da ein Zeichen, eine dünne Linie oder dergleichen
eines Computers oder dergleichen Daten sind, die auf einer Abbildungsebene
bedeutend sind, deren Helligkeit relativ hoch. Daher ist ein derartiges
Verfahren ein Verfahren zum Unterscheiden und Trennen eines Bildes
mit einer hohen Helligkeit von dem CRT-Bildsignal.
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Das Bezugszeichen 7 bezeichnet
einen Synthesizer (mit einer Umschaltpriorität) zum Überlappen der von der Pseudo-Halbton-Verarbeitungseinrichtung 5 abgeleiteten
Daten und der von der Bildtrenneinrichtung 6 erlangten
einfachen Binarisierungsdaten. Die Bilddaten des von der Bildtrenneinrichtung 6 unterschiedenen
Teils werden vorzugsweise einer einfachen Binarisierung unterzogen.
Der Benutzer kann die Ausführung
einer derartigen Prioritätsfunktion
schalten.
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Das Bezugszeichen 8 bezeichnet
eine Komprimiereinrichtung. Werden die von dem Synthesizer 7 Zweiwert-Pseudo-Halbton-verarbeiteten
Zweiwert-Daten bzw. zweiwertigen Daten in einem Vollbildspeicher 11 gespeichert,
komprimiert die Komprimiereinrichtung 8 die Daten der Zweiwert-Daten,
um eine Kapazität
des Vollbildspeichers zu reduzieren.
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Das Bezugszeichen 9 bezeichnet
eine Expandiereinrichtung zum Expandieren der Zweiwert-Daten eines
in dem Vollbildspeicher 11 gespeicherten Vollbildes.
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Das Bezugszeichen 10 bezeichnet
eine partielle Schreib-Steuereinrichtung
zur Erfassung eines Teils, der von den Bilddaten in das Vollbild
in der Anzeigefeldeinheit (beispielsweise ein einen ferroelektrischen
Flüssigkristall
verwendendes Anzeigefeld) 3 mit einer Speicherausführung neu
geschrieben wird, und zur vorzugsweisen Ausgabe der Daten des neu geschriebenen
Teils an die Anzeigefeldeinheit 3. Durch eine derartige
Funktion kann der neu geschriebene Teil vorzugsweise gezeichnet
werden.
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Das Bezugszeichen 11 bezeichnet
den Vollbildspeicher zur Speicherung der Bilddaten.
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Das Bezugszeichen 17 bezeichnet
eine Steuereinrichtung zur Steuerung jedes die Anzeigesteuereinrichtung 1 aufbauenden
Teils und die Verbindung mit jedem der anderen Teile wird ausgelassen.
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Das Bezugszeichen 12 bezeichnet
eine CPU zur Steuerung des Computers 2; 13 einen
Systemspeicher, in dem ein Steuerprogramm der CPU 12 gespeichert
wurde, und das auch als ein Arbeitsbereich oder dergleichen der
CPU 12 verwendet wird; 14 ist ein Vollbildspeicher,
in dem Bilddaten des Computers 2 gespeichert wurden; 15 eine
CRT-Steuereinrichtung zur Steuerung der Übertragung der in dem Vollbildspeicher 14 gespeicherten
Bilddaten an die Anzeigesteuereinrichtung 1; und 16 eine CRT-Schnittstelle
zur Umwandlung der in dem Vollbildspeicher 14 gespeicherten
Bilddaten in die Daten für
das CRT-Signal (einschließlich
des Analogsignals und der Farbumwandlung).
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Nun wird die Operation jeder Schaltung
in 1 beschrieben.
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Zuerst gibt der Computer 2 als
eine Bilddatenquelle die in dem Vollbildspeicher 14 gespeicherten
Bilddaten als ein CRT-Signal über
die CRT-Schnittstelle 16 auf der Grundlage der Steuerung
der CRT-Steuereinrichtung 15 aus.
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Das CRT-Signal wird in ein Videosignal
(im Falle einer Farbanzeigeeinrichtung, analoge Signale von drei
Systemen von R, G und B; im Falle einer einfarbigen Anzeigeeinrichtung,
ein analoges Signal von einem System) und Synchronisationssignale
(Signale zum Aufteilen des Videosignals bei jeder Zeile oder Vollbild;
ein horizontales Synchronisationssignal und ein vertikales Synchronisationssignal
genannt) aufgeteilt.
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Das CRT-Signal wird dem CRT-Signalempfänger 4 zugeführt. Das
Videosignal wird von dem Analog-/Digitalwandler in das (aus einer
Vielzahl von Bits bestehende) digitale Signal umgewandelt. Bei diesem
Beispiel wird ein Abtasttaktsignal durch Erhöhen des horizontalen Synchronisationssignals
um ein ganzzahliges Vielfaches in der PLL-Schaltung geformt. Die
in dem Synchronisationssignalempfänger empfangenen horizontalen
und vertikalen Synchronisationssignale werden in der PLL-Schaltung verwendet.
Nun wird die Operation der PLL-Schaltung
beschrieben.
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Das digitalisierte Videosignal wird
der Pseudo-Halbton-Verarbeitungseinrichtung 5 zugeführt und
in die Zweiwerte oder Mehrwerte umgewandelt. Bei diesem Beispiel
wird es bei einer Umwandlungsprozedur, da das zugeführte CRT-Signal nachfolgend
gewandelt wird, in einer unverschachtelten Weise umgewandelt. Der
Pseudo-Halbton-Prozess kann
grundsätzlich
bei der Verteilung von Fehlern und der Berechnung des Schwellenwertes
ausgeführt
werden. Die Halbtonnachbildungsfähigkeit
wird verbessert.
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Gleichzeitig wird das digitale Signal
von dem CRT-Signalempfänger 4 in
die Bildtrenneinrichtung 6 eingegeben. Das Signal, wie
beispielsweise ein Zeichen, eine dünne Linie oder dergleichen,
die wie zuvor erwähnt für den Pseudo-Halbton-Prozess
nicht geeignet sind, wird unterschieden und nur ein derartiger Teil
wird einem einfachen Zweiwert- oder Mehrwert-Prozess unterzogen
und es wird das verarbeitete Signal ausgegeben.
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Die von der Pseudo-Halbton-Verarbeitungseinrichtung 5 und
der Bildtrenneinrichtung 6 erlangten Zweiwert- oder Mehrwert-Signale
werden in dem Synthesizer 7 richtig geschaltet und an die
Komprimiereinrichtung 8 ausgegeben.
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Bei einer derartigen Schaltoperation
wird das von der Bildtrenneinrichtung 6 abgeleitete einfache Zweiwertoder
Mehrwert-Signal vorzugsweise ausgegeben.
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Bei diesem Beispiel kann die Priorität auch durch
eine Anforderung von dem Benutzer oder durch eine Anweisung von
dem Computer 2 gezwungenermaßen in der Anzeigesteuereinrichtung 1 geschaltet
werden. Ein derartiger Prozess ist im Falle eines vorzugsweisen
Anzeigens eines Zeichens oder einer dünnen Linie oder im Falle eines
vorzugsweisen Anzeigens eines natürlichen Bildes wie beispielsweise
einer Photographie oder dergleichen effektiv.
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Die Komprimiereinrichtung 8 komprimiert das
Signal von dem Synthesizer 7 und sendet es an den Vollbildspeicher 11.
Für das
Komprimierverfahren ist vorzugsweise ein Komprimierverfahren einer Zeileneinheit
zu verwenden, da die partielle Schreib-Steuerung auf einer Zeileneinheitsbasis
ausgeführt
wird.
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Das komprimierte Signal von der Komprimiereinrichtung 8 wird
außerdem
der partiellen Schreib-Steuereinrichtung 10 zugeführt. Die
partielle Schreib-Steuereinrichtung 10 liest das komprimierte Signal
von zumindest einem vorangehenden Vollbild aus dem Vollbildspeicher 11 aus und
vergleicht es mit dem von der Komprimiereinrichtung 8 gesendeten Signal.
Die partielle Schreib-Steuereinrichtung 10 erfasst
die Zeile des Pixels mit einer Differenz um beide dieser Signale
und steuert den Vollbildspeicher 11 derart, damit das Zeilensignal
und die Zeilendaten vorzugsweise an die Expandiereinrichtung 9 ausgegeben
werden.
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Die Anzeigefeldeinheit 3 empfängt das
Zeilensignal von der Anzeigesteuereinrichtung 1 und zeichnet
die Bilddaten auf das Anzeigefeld gemäß den Zeilendaten und dem Zeilensignal.
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Ist eine Zeichengeschwindigkeit der
Anzeigefeldeinheit 3 langsamer als eine Eingabetransfergeschwindigkeit
des eingegebenen Videosignals, resultiert die Ausführung des
Zweiwert- oder Mehrwert-Pseudo-Halbton-Prozesses für alle Eingangsvideosignale
in einem vergeblichen Prozess, da alle Zweiwert- oder Mehrwert-Signale
nicht gezeichnet werden können.
Das Eingangsvideosignal wird auf einer Vollbildeinheitsbasis gemäß der Zeichengeschwindigkeit
der Anzeigefeldeinheit 3 ausgedünnt und wird eingegeben. Als
Konsequenz davon nimmt die erforderliche Zeit zur Ausführung des
Zweiwert- oder Mehrwert-Pseudo-Halbton-Prozesses um die Zeit zu, die den Vollbildern
entspricht, die ausgedünnt wurden,
so dass die Verarbeitungsoperationsgeschwindigkeit reduziert werden
kann.
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In dem Fall, bei dem der Benutzer
die Pseudo-Halbton-Verarbeitungseinrichtung 5 als
eine integrierte Schaltung ausbilden will, kann daher durch die Hochgeschwindigkeitsoperation
eine Wärmeerzeugung
oder eine fehlerhafte Operation unterdrückt werden.
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Nun wird die PLL-Schaltung in dem
CRT-Signalempfänger 4 unter
Bezugnahme auf 2 beschrieben.
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2 ist
ein Blockschaltbild der PLL-Schaltung.
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Zuerst wird ein als ein grundlegendes
Signal dienendes horizontales Synchronisationssignal HD in einen
Eingangsanschluss einer Phasenvergleichseinrichtung 21 eingegeben.
Einem weiteren Eingangsanschluss der Phasenvergleichseinrichtung 21 wird
ein Signal fv zugeführt.
Die Phasenvergleichseinrichtung 21 erfasst eine Phasendifferenz
(vorauseilen/nacheilen der Phase) von diesen beiden Eingangssignalen
und wandelt sie in einen Spannungsbetrag um. Die Phasenvergleichseinrichtung 21 vergleicht
die Phasen nicht kontinuierlich, sondern vergleicht die Phasen jede
Periode des horizontalen Synchronisationssignals HD und
wandelt sie in die Spannung um. Daher wird ein Ausgangssignal der Phasenvergleichseinrichtung 21 ein
wechselförmiges
Signal und wird bei dem nächsten
Schritt von einem Tiefpassfilter 22 integriert und geglättet, wodurch
eine gleichspannungsförmige
Spannungskomponente erzeugt wird, die proportional zu der Phasendifferenz
ist. Bei dem nächsten
Schritt wird die gleichspannungsförmige Spannungskomponente an einen
spannungsgesteuerten Oszillator (VCO) 23 ausgegeben. Der
spannungsgesteuerte Oszillator 23 ist ein Oszillator, dessen
Oszillationsfrequenz von einem Spannungswert des Eingangssignals
gesteuert wird. Ein Ausgangssignal fout des Oszillators wird ein Punkttaktsignal.
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Das Ausgangssignal fout wird in einen
Frequenzteiler 24 eingegeben. Der Frequenzteilers 24 frequenzteilt
das Signal fout auf der Grundlage eines Frequenzteilungsparameters,
der in einem Frequenzteilungsparameterregister 25 gesetzt
ist. Das Rückkopplungssignal fv wird
als ein Frequenzteilungsergebnis hergestellt und an den Phasenkomparator 21 ausgegeben.
Das Rückkopplungssignal fv entspricht
einem Trägersignal
des Frequenzteilers 24. Auf der Grundlage des Frequenzteilungsparameters
wird eine Aufwärts-/Abwärts-Zähloperation. durchgeführt und
das Signal wird erzeugt, wenn alle „1" oder alle „0" sind.
Das Rückkopplungssignal
fv funktioniert auch als ein Zwischenspeichersignal (Ladesignal)
des Frequenzteilungsparameterregisters 25 und entspricht
einem sukzessiven Aktualisieren des Frequenzteilungsparameters.
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Von einer derartigen PLL-Operation
wird das Punkttaktsignal fout erzeugt, das als ein ganzzahliges
Frequenzvielfaches entsprechend dem Frequenzteilungsparameter dient,
während
synchronisiert wird, indem das horizontale Synchronisationssignals
HD als ein Bezugssignal verwendet wird.
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4 zeigt
ein Zeitablaufdiagramm bei dem Ausführungsbeispiel.
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In 4 sind
bei einem horizontalen Synchronisationssignal HD zwei Arten
von Perioden (zwei Frequenzen) T1 und T2 vorhanden. Die Periode
T2 ist für
3H (das heißt
für drei
Perioden des horizontalen Synchronisationssignals) eines vertikalen Abschaltimpulsteils
(Teil bei dem niedrigen Pegel eines vertikalen Synchronisationssignals
VD) vorhanden. Die Periode T1 ist für eine effektive Anzeigeperiode
(Teil bei dem hohen Pegel des vertikalen Synchronisationssignals
VD) vorhanden, was den vertikalen Abschaltimpulsteil von T2 ausschließt.
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Bei dem Ausführungsbeispiel weist das Eingangsvideosignal
die folgenden Spezifikationen auf:
Punkttaktsignalfrequenz:
135 MHz
horizontale Synchronisationsfrequenz T1-Teil: 78.2155
kHz
horizontale Synchronisationsfrequenz T2-Teil: 78.7631 kHz
vertikale
Synchronisationsfrequenz: 72.0894 kHz
vertikaler Abschaltteil
des hinteren Teils: 3H
vertikaler Abschaltteil des vorderen
Teils: 55H
Effektiver Anzeigeperiodenteil: 1024H
(Die
Teile von 3H, 55H und 1024H werden der T1-Teil.) vertikaler Abschaltimpulsteil:
3H (T2-Teil)
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3 zeigt
einen Aufbau der PLL-Schaltung als ein Ausführungsbeispiel der Erfindung
für das
horizontale Synchronisationssignal HD, bei dem die beiden zuvor
erwähnten
horizontale Synchronisationsfrequenzenteile T1 und T2 vorhanden
sind.
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In 3 ist
die in 2 gezeigte PLL-Schaltung
aus einer Phasenvergleichseinrichtung 301, einem Tiefpassfilter
(LPF) 302, einem spannungsgesteuerten Oszillator (VCO) 303 und
einem Frequenzteiler 304 aufgebaut.
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Ein T1-Frequenzteilungsparameterregister 310 speichert
20-Bit-Daten als einen T1-Frequenzteilungsparameter t1 in dem T1-Teil.
Ein T2-Frequenzteilungsparameterregister 311 speichert
20-Bit-Daten als einen T2-Frequenzteilungsparameter
t2 in dem T2-Teil.
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Nun werden t1 und t2 wie folgt gesetzt:
T1-Frequenzteilungsparameter
t1 = 1726
T2-Frequenzteilungsparameter t2 = 1714.
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Eine Auswähleinrichtung 309 wählt einen
der beiden Frequenzteilungsparameter t1 und t2 auf der Grundlage
eines Auswählsignals
SEL aus und gibt es bei dem nächsten
Schritt an ein P→S-Register 308 aus.
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Das P→S-Register 308 wandelt die
parallelen 20-Bit-Daten
als einen T1- oder T2-Frequenzteilungsparameter (t1 oder t2) in
ein serielles 20-Bit-Datensignal SDAT synchron mit einem Transfertaktsignal
CLK um und transferiert das Signal SDAT bei dem nächsten Schritt
an ein S→P
Register 307.
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Das S→P Register 307 greift
die seriellen 20-Bit-Daten SDAT synchron mit dem Transfertaktsignal
CLK heraus, wandelt sie in die parallelen 20-Bit-Daten um und gibt
sie bei dem nächsten Schritt
als DAT1 an ein erstes Register 306 aus.
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Der Grund, warum der Frequenzteilungsparameter
einmal von den parallelen 20-Bit-Daten in die seriellen 20-Bit-Daten
umgewandelt wird und wieder in die seriellen Daten gewandelt wird,
gründet
sich darauf, dass der bei dem Ausführungsbeispiel als eine gestrichelte
Linie dargestellte PLL-Schaltungsteil durch eine integrierte Schaltung
aufgebaut ist und sein Eingang ein serieller Eingangsanschluss ist.
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Daher wird es klar sein, dass verschiedenste Abänderungen
und Variationen des in 3 gezeigten
Schaltungsaufbaus innerhalb des Bereichs des Geistes der Erfindung
möglich
sind.
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Das erste Register 306 speichert
DAT1 durch ein Zwischenspeichersignal LAT und gibt sie bei dem nächsten Schritt
als parallele 20-Bit-Daten DAT2 an ein zweites Register 305 aus.
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Das zweite Register 305 speichert
DAT2 durch das Rückkopplungssignal fv (LADEN)
zwischen und gibt es als einen Frequenzteilungsparameter DAT3 an
den Frequenzteiler 304 aus. Das Rückkopplungssignal fv ist
ein Ladesignal des Frequenzteilungsparameters DAT3 in den Frequenzteiler 304.
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Ein L1-Zeilenzählparameter-Register 314 setzt
einen Zeilenzählparameter
m des horizontalen Synchronisationssignals HD, um einen
Zeitpunkt zum Transferieren des Frequenzteilungsparameters t1 in
das serielle 20-Bit-Datensignal SDAT festzulegen. Ein L2-Zeilenzählparameter-Register 315 setzt einen
Zeilenzählparameter
n des horizontalen Synchronisationssignals HD, um einen
Zeitpunkt zum Transferieren des Frequenzteilungsparameters t2 in das
serielle 20-Bit-Datensignal SDAT festzulegen.
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Bei dem Ausführungsbeispiel sind m und n wie
folgt gesetzt:
L1-Zeilenzählparameter
m = 2
(t1-Transfer-Startzeilennummer)
L2-Zeilenzählparameter
n = 1082 + m = 1084
(t2-Transfer-Startzeilennummer)
1082
= vertikale Abschaltperiode 55H des vorderen Teils + effektive Anzeigeperiode
1024H + vertikale Abschaltperiode 3H des hinteren Teils)
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Ein Zeilenzähler 313 zählt das
horizontale Synchronisationssignal HD unter Verwendung
des vertikalen Synchronisationssignals VD als einen Bezug der Zähloperation,
wodurch das Auswählsignal SEL,
ein Startsignal START und das Latch-Signal LAT bei den Zeitpunkten
hergestellt werden, die den Zeilenzählparametern m und n entsprechen.
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Ein Taktsignaloszillator 312 erzeugt
das Taktsignal CLK mit einer vorbestimmten Frequenz für eine vorbestimmte
Zeit auf der Grundlage des Transferstartsignals START.
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Nun wird die Operation von 3 unter Bezugnahme auf 4 beschrieben.
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Der Zeilenzähler 313 erfasst eine
abfallende Flanke des vertikalen Synchronisationssignals VD und
startet die Zähloperation
auf der Grundlage der Zeilenzählparameter
m und n. Da m = 2 ist, wird das Transferstartsignal START bei dem
zweiten Zählen des
horizontalen Synchronisationssignals HD von dem Start der
Zähloperation
an erzeugt. Es wird die Transferoperation des Frequenzteilungsparameters t1
des T1-Teils ausgeführt.
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Gleichzeitig mit der Erzeugung des
Startsignals START werden serielle Daten SDAT synchron mit dem Transfertaktsignal
CLK transferiert und der Frequenzteilungsparameter t1 wird von dem
Zwischenspeichersignal LAT in das erste Register 306 gespeichert.
Innerhalb von 1H ist die Zähloperation beendet.
Der in dem ersten Register 306 gespeicherte Frequenzteilungsparameter
t1 wird als DAT2 ausgegeben und wird von dem Impulsteil des Rückkopplungssignals fv in
das zweite Register 305 gespeichert. Zu der selben Zeit
wird der aktualisierte Frequenzteilungsparameter an den Frequenzteiler 304 als
DAT3 ausgegeben. Der Frequenzteiler 304 führt die
Zähloperation
auf der Grundlage des Frequenzteilungsparameters t1 aus. Nach Beendigung
der 1726 Zähloperationen
(= Frequenzteilungsimpulsparameter t1) entsprechend der T1-Periode, wird das zu
dem Trägersignal
des Frequenzteilers 304 äquivalente Rückkopplungssignal
fv hergestellt und erzeugt. Der Frequenzteilungsparameter t1 wird
geladen und zur gleichen Zeit wird die Zähloperation erneut ausgeführt.
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Die vorangehenden Operationen werden nach
dem Verstreichen von einer vertikalen Synchronisationsperiode, in
der sich der T1-Teil fortsetzt, wiederholt, wodurch die PLL-Operation
durchgeführt wird.
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Nachfolgend beurteilt der Zeilenzähler 313 den
Schaltteil (nämlich
das 1084-te Signal beim Zählen
des horizontalen Synchronisationssignals HD von der abfallenden
Flanke des vertikalen Synchronisationsimpulses) zwischen dem T1-
und dem T2-Teil auf der Grundlage von n = 1084, das in dem L2-Linienzählparameterregister 315 gesetzt
ist, und erzeugt erneut das Transferstartsignal START.
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Nachfolgend wird der Frequenzteilungsparameter
t2 entsprechend dem T2-Periodenteil geändert und in einer zu dem vorherigen
Frequenzteilungsparameter t1 ähnlichen
Weise gesetzt, wodurch die PLL-Operation ausgeführt wird.
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Durch Wiederholen der vorangehenden Operationen
werden die Punkttaktsignale nachgebildet.
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Wie zuvor gemäß der Erfindung beschrieben wurde,
kann die PLL-Schaltung sicher betrieben werden, auch wenn in einer Bezugsfrequenz
eine Vielzahl von Frequenzen vermischt vorhanden ist.
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Durch Zählen des horizontalen Synchronisationssignals
kann die PLL-Schaltung verglichen mit dem Fall des Schaltens durch
das vertikale Synchronisationssignal zudem sicher betrieben werden.
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Da das vertikale Synchronisationssignal
als ein Bezug Verwendung findet, kann die PLL-Schaltung durch einen
einfachen Zähleraufbau
sicher betrieben werden.
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Ist in dem horizontalen Synchronisationssignal
eine Vielzahl von Frequenzen vorhanden, können die Punkttaktsignale stabil
nachgebildet werden. Von den nachgebildeten Punkttaktsignalen kann
ein Bild stabil angezeigt werden.
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Gemäß der vorangehend beschriebenen
Erfindung, kann beim Betreiben der PLL-Schaltung, auch wenn eine
Vielzahl von Frequenzen in dem Bezugssignal vorhanden ist, durch
ein zur Verfügung stellen
des Frequenzteilungsparameters entsprechend jeder Frequenz eine
Zunahme von Bildinstabilität
und ein Entriegelungszustand vermieden werden, die zu Problemen
in der PLL-Schaltung führen. Das
System kann in einem stabilen Zustand betrieben werden.