DE602004005218T2

DE602004005218T2 - Phasendetektor

Info

Publication number: DE602004005218T2
Application number: DE602004005218T
Authority: DE
Inventors: Mihai A. Sanduleanu; Eduard F. Stikvoort
Original assignee: Koninklijke Philips Electronics NV
Current assignee: IPG Electronics 503 Ltd
Priority date: 2003-08-29
Filing date: 2004-08-11
Publication date: 2007-11-22
Anticipated expiration: 2024-08-12
Also published as: EP1661289B1; JP2007504699A; CN1846391A; US7251573B2; WO2005022819A1; TW200518541A; ATE356483T1; DE602004005218D1; EP1661289A1; US20070021933A1

Description

Takt- und Datenrückgewinnung (CDR) stellt eine kritische Funktion bei Hochgeschwindigkeits-Sende-Empfängern dar. Sende-Empfänger dieser Art dienen vielen Verwendungszwecken, einschließlich optischer Nachrichtenübermittlungen. Die bei diesen Systemen empfangenen Daten sind sowohl asynchron als auch rauschbehaftet, wodurch es erforderlich ist, dass ein Takt entnommen wird, um einen synchronisierten Betrieb zu ermöglichen. Des Weiteren müssen die Daten so „retimed" werden, dass der sich bei Übertragung angesammelte Jitter entfernt wird.
Um einen synchronen Betrieb, wie z.B. Retiming und Demultiplexen bei Zufallsdaten, durchzuführen, müssen die Hochgeschwindigkeits-Sende-Empfänger einen Takt erzeugen. Wie in 1 dargestellt, tastet eine Taktrückgewinnungsschaltung die Daten ab und erzeugt einen periodischen Takt. Ein durch den Takt gesteuertes D-Flipflop (DFF) retimed dann die Daten (d.h. tastet die rauschbehaftenden Daten ab). Hierdurch ergibt sich ein Ausgangssignal mit weniger Jitter.
Der in dem Schaltkreis von 1 erzeugte Takt muss drei wichtige Bedingungen erfüllen:

– Er muss eine der Datenrate entsprechende Frequenz aufweisen. Zum Beispiel wird eine Datenrate von 10 Gb/s in eine Taktfrequenz von 10 GH (bei einer Periode von 100 ps) umgesetzt.
– Der Takt muss ein fest vorgegebenes Phasenverhältnis gegenüber den Daten aufweisen, wodurch ein optimales Abtasten der Bits durch den Takt ermöglicht wird. Wenn die ansteigenden Flanken des Takts mit dem Mittelpunkt jedes Bits koinzidieren, findet die Abtastung von den vorhergehenden und nachfolgenden Datenübergängen am weitesten entfernt statt. Somit kann ein maximaler Spielraum für Jitter und andere Timing-Unsicherheiten vorgesehen werden.
– Der Takt muss einen geringen Jitter aufweisen, da er der Hauptbeitragende zu dem retimed Datenjitter ist.

2 zeigt eine konventionelle Taktrückgewinnungsschaltung. Die Taktrückgewinnungsschaltung umfasst einen spannungsgesteuerten Oszillator VCO, welcher zur Abgabe des Taktsignals, wie in 1 dargestellt, verantwortlich ist. Die Übergänge des von dem spannungsgesteuerten Oszillator VCO abgegebenen Taktsignals müssen mit den Übergängen der eingegebenen Zufallsdaten (NRZ-Daten) synchronisiert werden. Der in 2 dargestellte Schaltkreis weist zwei parallele Rückkopplungsschleifen auf. Die erste, als Frequenzschleife bezeichnet, stellt die Frequenz des spannungsgesteuerten Oszillators VCO auf die Frequenz des geschätzten Takts der Eingangsdaten ein. Die Frequenzschleife umfasst einen Frequenzdetektor, eine Ladungspumpe und ein Tiefpassfilter (LPF). Die zweite Rückkopplungsschleife von 2 ist ein Phasenregelkreis. Der Phasenregelkreis umfasst einen Phasendetektor, eine Ladungspumpe und ein Tiefpassfilter LPF. Der Phasendetektor vergleicht die Phase der Datenübergänge (NRZ Datenübergänge) mit der Phase des zurückgeführten Takts. Bei einem linearen Phasendetektor muss die Pulsbreite proportional zu der ermittelten Phasendifferenz sein. Die von dem Phasendetektor abgegebenen Impulse werden von dem Tiefpassfilter LPF integriert, und die Spannung dieses Filters steuert das Feinabgleichseingangssignal des spannungsgesteuerten Oszillators VCO. Das Ausgangssignal des Tiefpassfilters in dem Phasenregelkreis weist eine Amplitude proportional zu der von dem Phasendetektor ermittelten Phasendifferenz auf. Die Ladungspumpenschaltkreise sind erforderlich, um eine lineare Ladung/Entladung der Tiefpassfilter LPF in der Frequenzschleife und dem Phasenregelkreis sicherzustellen.
Bei sehr hohen Geschwindigkeiten ist die Oszillatorausführung schwierig. Aus diesem Grunde werden Takt- und Datenrückgewinnungsschaltungen (CDR-Schaltungen) hergestellt, welche bei den eingehenden Zufallsdaten (NRZ-Daten) auf volle Datenrate eingestellt sind, jedoch einen spannungsgesteuerten Oszillator VCO aufweisen, der bei der halben Eingangsdatenrate arbeitet. Diese Technik mindert ebenfalls die Geschwindigkeitsanforderungen an den Phasendetektor und bei einigen RDR-Konfigurationen an die Frequenzteiler. Diese Datenrückgewinnungsschaltungen werden als Halbraten-Architekturen bezeichnet. Sie benötigen einen Phasendetektor, welcher ein zulässiges Ausgangssignal abgibt, während er einen Datenstrom mit voller Übertragungsrate und einen Takt mit halber Übertragungsrate abtastet. Mit anderen Worten, wenn die Datenrate 10 Gb/s entspricht, entspricht die rückgewonnene Taktfrequenz 5 GH (dem halben Datentakt).
3a zeigt einen konventionellen Half-Rate-Phasendetektor. Die Schaltung umfasst zwei D-Flipflops L1 und L2 sowie ein Exklusiv-ODER-Gatter. Die D- Eingänge beider D-Flipflops L1 und L2 empfangen das Datensignal D_IN (entsprechend den NRZ-Daten in 2). Der C-Eingang des D-Flipflops L1 wird durch den Takt CK angesteuert (CK entspricht dem rückgewonnenen Takt in 2). Der C-Eingang des D-Flipflops L2 wird durch den invertierten Takt CK angesteuert. Somit wird ein Datenübergang D_IN nur während der HIGH-Phase des Takts CK zu dem Ausgangssignal A des D-Flipflops L1 übertragen. Infolgedessen wird der Datenübergang in D_IN zu dem Ausgangssignal B des D1-Flipflops L2 nur während einer LOW-Phase von Takt CK übertragen. Während einer LOW-Phase des Takts CK bleibt das Ausgangssignal A von L1 unverändert. Folglich bleibt das Ausgangssignal B von D-Flipflop L2 während einer HIGH-Phase des Takts CK unverändert. Die Signale A und B werden einem Exklusiv-ODER-Gatter zugeführt. D_out1 stellt den Ausgang des Exklusiv-ODER-Gatters sowie den Ausgang des aus 3a ersichtlichen Phasendetektors dar. Die rechte Seite von 3a zeigt ein Beispiel für die Signale des Phasendetektors. Die Breite der von D_out1 ausgegebenen Signale entspricht der Zeitdifferenz zwischen einem Übergang in D_in und der nächsten ansteigenden oder abfallenden Flanke des Takts CK. Die Frequenz des Takts CK macht die Hälfte der Frequenz des Datentakts aus. Ein Takt mit der zweifachen Frequenz von CK hat eine ansteigende Flanke sowohl an der ansteigenden als auch der abfallenden Flanke von CK. Daher kann ein Übergang zwischen C_in und einer ansteigenden Flanke in dem doppelten Frequenztakt durch Ermitteln des Zeitabstands zwischen einem Übergang in D_in und dem nächsten Übergang (Anstiegsflanke oder Abfallflanke) des Takts CK festgestellt werden.
Tritt während der HIGH-Phase des Takts CK ein Übergang in D_in auf, gibt der Ausgang von L1 (A) diesen Übergang sofort ab. Latch L2 wartet, bis CK LOW ist und gibt dann den Übergang D_in ab (s. 6). Die Differenz zwischen einem Datenübergang in D_in und dem fallenden Takt von CK entspricht der Zeit, in der A und B differieren. B_out1 entspricht Eins, wann immer A und B differieren. Die Länge eines Signals D_out1 entspricht der zu ermittelnden Phasendifferenz.
3b zeigt einen linearen Half-Rate-Phasendetektor, welcher von J. Savoy und B. Razari in „High speed CMOS circuits for optical receivers", Kluwer Academic Publishers, 2001, ISBN 0-7923-7388-X, vorgestellt wurde. Dieser Schaltkreis ist eine Erweiterung des Hogge-Detektors bei halber Rate. Die Daten D_in werden bei halber Rate mit den D-Flipflops L1 und L2 an beiden Flanken des Takts CK abgetastet. Der Fehler zwischen dem Takt und den Daten wird von dem ersten Exklusiv-ODER-Gatter an den Ausgängen A und B von L1 und L2 gemessen. Da D_out1 A Exklusiv-ODER B entspricht, entspricht die Breite der V_out1-Signale der zu ermittelnden Phasendifferenz. Das zweite Paar D-Flipflops L3 und L4 gibt die retimed Daten bei halber Rate ab. Man kann den Full-Speed-Datentakt nach Multiplexieren der Ausgänge von L3 und L4 erreichen. Das zweite Exklusiv-ODER-Gatter erzeugt das Signal V_out2, welches einen konstanten Puls bildet, sobald das Datensignal einen Übergang aufweist. Sein Ausgangssignal V_out3 kann von dem V_out1-Signal subtrahiert werden, um den Zustand auszugleichen, in dem Daten einen Übergang hatten und der Takt CK und die Daten D_im phasengleich sind. Die Impulsdiagramme sind neben dem aus 3b ersichtlichen Schaltkreis dargestellt.
Der Vorteil dieser Architektur besteht in ihrer Einfachheit und weniger strengen Anforderungen an den Aufbau und die Haltezeiten der abtastenden Latches. Da die beiden Latches L1 und L2 verzahnt arbeiten, hat die positive Rückkopplungsschaltung in dem Latch (D-Flipflop) mehr Zeit für eine Entscheidung. Ein weiterer Vorteil ist die Möglichkeit, die retimed Daten bei voller Rate vorzusehen. Dieses ist eine wichtige Tatsache für die Situation, in der ein Direktumwandlungsempfänger (DCR) als reiner Regenerator (Repeater) arbeitet, um die mit einem Jitter-Fehler behafteten Daten zu bereinigen. Bei DCR-Anwendungen ergibt sich die Schwierigkeit aus der Notwendigkeit, ein Fehlersignal zu erzeugen, sobald Daten einen Übergang haben, und das gleiche Ausgangssignal zu halten, wenn kein Übergang vorhanden ist. Da die Eingangsdaten Zufallsdaten sind, können sie lange Strukturen ohne Übergänge aufweisen, wobei der spannungsgesteuerte Oszillator (VCO) auf eine andere Frequenz gebracht bzw. gezogen und der komplette Direktumwandlungsempfänger (DCR) entriegelt wird. Dieses ist der Grund, weshalb der Phasendetektor, welcher für eine Datenübergangsdichte unempfindlich ist, einen Phasendetektor bildet, der den gleichen Wert bei dem Ausgangssignal hält, wenn kein Übergang stattfindet. Gleichzeitig liegen die Daten bei halber Rate an dem Ausgang A und B vor. In einem demultiplexierten Zustand können die beiden Ausgangssignale A und B bei geringeren Datenraten demultiplexiert werden.
Der Nachteil dieser Schaltung ist augenscheinlich die Notwendigkeit zu warten, bis das Referenzsignal D_out2 stabil ist, um ein Phasenfehler- und ein Korrektursignal D_out1 zu erzeugen. Außerdem ist dieses Signal D_out2 phasenverriegelt zweimal breiter als das Signal D_out1. Deshalb muss das Signal D_out1 mit Zwei multipliziert werden, um ein Signal mit einem Nulldurchschnitt zu erhalten.
Idealerweise ist ein Parallelbetrieb für das Fehlersignal V_out1 sowie für das Referenzsignal V_out2 wünschenswert.
Der Erfindung liegt als Aufgabe zugrunde, einen Phasendetektor vorzusehen, welcher die zuvor erwähnten Nachteile des Standes der Technik ausschließt.
Diese Aufgabe wird durch einen Phasendetektor nach dem beigefügten Anspruch 1 gelöst. Der Phasendetektor ist imstande, eine Phasendifferenz zwischen einem Datentakt DATA-CLK und einem Referenztakt REF-CLK durch Verwendung eines Datensignals DATA zu ermitteln. Ein Übergang des Datensignals DATA ist synchron mit einem Übergang des Datentakts DATA-CLK, und der Datentakt DATA-CLK und der Referenztakt REF-CLK haben die gleiche Frequenz. Der Phasendetektor umfasst einen ersten Signalgenerator 42 zur Erzeugung eines ersten Binärsignals ERRQ. Eine Impulsbreite des ersten Binärsignals entspricht einer ersten Zeitdifferenz ΔT1 zwischen einem Übergang des Datensignals DATA und einem Übergang eines ersten Referenztaktsignals CKQ in Angrenzung an den Übergang des Datensignals DATA. Die Impulsbreite des ersten Binärsignals kann die Breite eines positiven oder eines negativen Impulses in dem ersten Binärsignal darstellen. Der erste Signalgenerator weist einen Eingang zum Empfang des ersten Referenztakts CKQ und einen Eingang zum Empfang des Datensignals DATA auf. Der erste Referenztakt weist die halbe Frequenz des Referenztakts auf und ist mit dem Referenztakt synchron. Der Phasendetektor umfasst weiterhin einen zweiten Signalgenerator 40 zur Erzeugung eines zweiten Binärsignals ERRI. Eine Impulsbreite des zweiten Binärsignals entspricht einer zweiten Zeitdifferenz ΔT2 zwischen einem Übergang des Datensignals DATA und einem Übergang des zweiten Referenztaktsignals CKI in Angrenzung an den Übergang des Datensignals DATA. Die Impulsbreite des zweiten Binärsignals kann die Breite eines positiven oder eines negativen Impulses darstellen. Der zweite Signalgenerator 40 umfasst einen Eingang zum Empfang des Datensignals DATA und einen Eingang zum Empfang des zweiten Referenzsignals CKI. In sowohl dem ersten als auch dem zweiten Binärsignal kann ein negativer Impuls sowie ein positiver Impuls logisch 1 sein. Ein Zustand logisch 0 kann sowohl durch einen positiven als auch einen negativen Impuls dargestellt sein. Der Phasendetektor umfasst einen Ausgangssignalgenerator zur Erzeugung eines für die Phasendifferenz zwischen dem Datentakt DATA-CLK und dem Referenztakt REF-CLK charakteristischen Ausgangssignals. Das Ausgangssignal entspricht ERRQ – 2*(ERRQ AND ERRI). AND stellt eine logische UND-Verknüpfung dar. Das Ausgangssignal entspricht ebenfalls ERRQ XOR ERRI – ERRI. XOR stellt eine logische Exklusiv-ODER-Verknüpfung dar. Beide Gleichungen ergeben die gleichen Ausgangssignale. Die Ausgangssignale können sowohl Spannungs- als auch Stromimpulse darstellen. Werden bei dem ersten und dem zweiten Binärsignal ERRQ und ERRI die Werte 0 und 1 zugrunde gelegt, kann das Ausgangssignal die Werte +1, –1 und 0 haben. In diesem Falle entspricht die Fläche unterhalb des Ausgangssignals während einer Datentaktperiode der zu ermittelnden Phasendifferenz. Es kann ein Integrator verwendet werden, um die Impulsfolge des Phasendetektors in ein Signal mit einer für die Phasendifferenz charakteristischen Amplitude umzuwandeln.
Ausführungsbeispiele der Erfindung sind in der Zeichnung dargestellt und werden im Folgenden näher beschrieben. Es zeigen:
1 – einen konventionellen Hochgeschwindigkeitsempfänger;
2 – eine konventionelle Taktrückgewinnungsschaltung;
3 – einen konventionellen Half-Rate-Phasendetektor auf der linken Seite und ein Impulsdiagramm für die Signale des konventionellen Half-Rate-Phasendetektors auf der rechten Seite;
4 – einen weiteren konventionellen Half-Rate-Phasendetektor auf der linken Seite und ein Impulsdiagramm für die Signale des konventionellen Half-Rate-Phasendetektors auf der rechten Seite;
5 – ein Ausführungsbeispiel eines ersten Signalgenerators und zweiten Signalgenerators der vorliegenden Erfindung;
6 – ein Beispiel der in einem ersten und einem zweiten Signalgenerator von 5 erzeugten Signale;
7 – ein anderes Beispiel der in dem ersten und zweiten Signalgenerator von 5 erzeugten Signale;
8 – ein weiteres Beispiel der in den in 5 dargestellten Signalgeneratoren erzeugten Signale;
9 – ein erstes Ausführungsbeispiel der vorliegenden Erfindung;
10 – ein Beispiel der in dem ersten Ausführungsbeispiel der vorliegenden Erfindung erzeugten Signale;
11 – ein anderes Beispiel der in dem ersten Ausführungsbeispiel der vorliegenden Erfindung erzeugten Signale;
12 – ein weiteres Beispiel der in dem ersten Ausführungsbeispiel der vorliegenden Erfindung erzeugten Signale;
13 – ein zweites Ausführungsbeispiel der vorliegenden Erfindung;
14 – ein drittes Ausführungsbeispiel der vorliegenden Erfindung;
15 – ein viertes Ausführungsbeispiel der vorliegenden Erfindung;
16 – ein fünftes Ausführungsbeispiel der vorliegenden Erfindung;
17 – acht verschiedene logische Implementierungen des Phasendetektors von 16;
18A – ein Exklusiv-ODER-Gatter, welches in den Ausführungsbeispielen der vorliegenden Erfindung verwendet werden kann;
18B – eine Logiktabelle des differentiellen Exklusiv-ODER-Gatters von 18A;
19 – ein Exklusiv-NOR-Gatter, welches in den Ausführungsbeispielen der vorliegenden Erfindung verwendet werden kann;
20 – ein differentielles ODER-Gatter, welches in den Ausführungsbeispielen der vorliegenden Erfindung verwendet werden kann;
21 – ein weiteres ODER-Gatter, welches in den Ausführungsbeispielen der vorliegenden Erfindung verwendet werden kann;
22 – einen Phasenfrequenzdetektor mit einem Phasendetektor gemäß der vorliegenden Erfindung.
Der in 5 dargestellte, erste Signalgenerator 42 weist ein erstes D-Latch (D-Flipflop) L3 und ein zweites D-Latch L4 sowie ein Exklusiv-ODER-(XOR)-Gatter auf. Das erste und das zweite D-Latch L3 und L4 weisen jeweils zwei Eingänge D und Ck und einen Ausgang Q auf. Beide Eingänge D des ersten und zweiten D-Latch L3 und L4 sind mit einer Leitung für das Datensignal verbunden. Der Eingang Ck des ersten D-Latch L3 ist mit einem ersten Referenztaktsignal CKQ und der Eingang CK des zweiten Latch L4 mit dem invertierten Referenztaktsignal CKQ verbunden. Das von dem ersten D-Latch L3 ausgegebene Signal wird als X_1Q und das von dem zweiten D-Latch L4 ausgegebene Signal als X_2Q bezeichnet. X_1Q und Y_2Q sind mit den Eingängen des Exklusiv-ODER-Gatters verbunden, welches das erste Binärsignal ERRQ abgibt. Das D-Latch L3 ist für die während der positiven Taktstufe des Takts CKQ eingegebenen Daten durchlässig. Das heißt, dass eine Änderung des Datensignals während einer HIGH-Phase des Referenztaktsignals CKQ lediglich an das Exklusiv-ODER-Gatter ausgegeben wird. Umgekehrt ist Latch L4 für das Datensignal lediglich während einer LOW-Phase des Takts CKQ durchlässig. Das heißt, dass das erste Binärsignal ERRQ nur dann auf einem HIGH- Level ist, wenn die Signale X_1Q und X_2Q differieren. X_1Q und X_2Q differieren, wenn ein Übergang in dem Datensignal stattfindet, da lediglich eines der beiden Latches für die Signaländerung durchlässig ist. Sobald in dem ersten Referenztaktsignal TKQ ein Übergang stattfindet, weisen die Signale X_1Q und X_2Q den gleichen Wert auf. Infolgedessen ist das erste Binärsignal ERRQ auf LOW. Daher kann das von dem Exklusiv-ODER-Gatter abgegebene Signal eine Breite aufweisen, welche der Phasendifferenz zwischen dem Takt CKQ und dem Datensignal entspricht.
Der in 5 dargestellte, zweite Signalgenerator 40 zur Erzeugung eines zweiten Binärsignals ERRI ist auf die gleiche Weise wie der in 5 dargestellte, erste Signalgenerator 42 ausgeführt. An Stelle des ersten Referenztaktsignals CKQ wird ein zweiter Referenztakt CKI verwendet. Folglich hat das von dem zweiten Binärsignalgenerator abgegebene Signal ERRI eine Länge, welche der Phasenverschiebung zwischen einem Datenübergang und einem Übergang in dem Referenztaktsignal CKI entspricht. Der zweite Referenztakt CKI ist gegenüber dem ersten Referenztaktsignal CKQ um 1/4f phasenverschoben, wobei f die Frequenz des ersten Referenztakts CKQ sowie des zweiten Referenztakts CKI darstellt.
In 6 sind die Signaldaten CKI, CKQ, X_1L, und X_2L, RE, X_1Q, X_2Q und ERRQ übereinander dargestellt. Das in 6 dargestellte Signal DATA ist ein Beispiel eines von den Referenzsignalgeneratoren 40 und 42 empfangenen DATEN-Signals. Die Übergänge des DATEN-Signals sind mit einer ansteigenden Flanke eines DATEN-Takts synchron. Der DATEN-Takt weist die zweifache Frequenz der Referenztakte CKI und CKQ auf. Tb kennzeichnet die Periode des DATEN-Takts. Die Referenztaktsignale CKI und CKQ sind zueinander um Tb/2 phasenverschoben. Die erste ansteigende Flanke des DATEN-Signals tritt während einer HIGH-Phase des Takts CKI auf. Daher ist der Ausgang X_1L von Latch L1 für diesen DATEN-Signalübergang durchlässig. Das DATEN-Signal wird von dem zweiten D-Latch L2 abgegeben, wenn das Referenztaktsignal CKI LOW ist (das Referenztaktsignal CKI ist HIGH). Die Breite des in 6 dargestellten, ersten Signalimpulses von ERRI ist mit dem Zeitabstand zwischen dem ersten Übergang des DATEN-Signals und dem angrenzenden Übergang des Referenztakts CKI äquivalent. Infolgedessen entspricht die Breite des Signals ERRQ dem Zeitabstand zwischen dem Übergang des DATEN-Signals und dem nächsten Übergang des Referenztakts CKQ. 7 zeigt die gleichen Signale wie 6 für den Fall, in welchem CKQ mit den DATEN-Übergängen phasengleich ist. In diesem Fall ist die Breite der Signalimpulse von ERRI gleich Tb/2 und die Breite der Signalimpulse von ERRQ gleich 2*Tb. Dieses ist auf die Tatsache zurückzuführen, dass CKQ einen Übergang zu einem tieferen Niveau aufweist, sobald Daten einen Übergang zu einem höheren Niveau aufweisen, und CKQ einen Übergang zu einem höheren Niveau aufweist, sobald Daten einen Übergang zu einem tieferen Niveau aufweisen. Die vorherigen Äußerungen gelten für die ersten Signalimpulse von ERRI und ERRQ. Es sei erwähnt, dass sich durch Verbinden der Signale ERRI und ERRQ über ein UND-Gatter das Signal ERRI' ergibt. Die Fläche unterhalb der ersten beiden Impulse von ERRI' entspricht der halben Fläche unterhalb des ersten Signalimpulses von ERRQ. Daher liefert ERRQ-2*(ERRI und ERRQ) ein für die Phasendifferenz Null charakteristisches Signal. Die Fläche unterhalb dieses Signals entspricht 0.
8 zeigt ein weiteres Beispiel des von der in 5 dargestellten Schaltung erzeugten Signals. In diesem Fall tritt der erste Datenübergang während einer HIGH-Phase von CKQ und während einer HIGH-Phase von CKI auf. Der Übergang von CKQ tritt vor dem Übergang von CKI zu einem tieferen Niveau auf. Die zu ermittelnde Phasendifferenz entspricht der Zeitdifferenz zwischen dem Übergang des DATEN-Signals zu einem höheren Niveau und den Übergängen von CKQ zu einem tieferen Niveau. Daher entspricht die Länge der für ERRQ dargestellten Signalimpulse der zu ermittelnden Phasendifferenz. Durch Verbinden von ERRI und ERRQ mit einem UND-Gatter ergibt sich ERRQ. ERRQ-2(ERRI und ERRQ) ergibt – ERRQ. Die Gleichung gilt ebenfalls für diesen Fall.
9 zeigt ein erstes Ausführungsbeispiel der vorliegenden Erfindung. Der Phasendetektor von 9 umfasst die in 5 dargestellten Signalgeneratoren 40 und 42. Der Phasendetektor weist weiterhin einen Ausgangssignalgenerator 44 auf, welcher ein für die zu ermittelnde Phasendifferenz charakteristisches Ausgangssignal Pd abgibt. Der Ausgangssignalgenerator weist zwei Eingänge auf, welche mit den Ausgängen des ersten Signalgenerators (42) und des zweiten Signalgenerators (40) verbunden sind. Der Ausgangssignalgenerator 44 weist ein UND-Gatter auf, welches mit den Signalen ERRI und ERRQ von dem ersten und zweiten Signalgenerator verbunden ist. ERRI' bildet das Ausgangssignal des UND-Gatters. Dieses Signal wird einem Multiplikator zugeführt, welcher das Signal mit Zwei multipliziert. Das Ausgangssignal des Multiplikators *2 wird in eine Summiereinheit SUM eingegeben. Die Summiereinheit SUM subtrahiert das Ausgangssignal des Multiplikators *2 von dem ersten Referenzsignal ERRQ, welches ebenfalls in die Summiereinheit eingegeben wird. Der Ausgangssignalgenerator 44 bildet die Logikschaltung entsprechend Gleichung PD-ERRQ-2(ERRI und ERRQ).
10 zeigt die verschiedenen Signale DATA, CKI, CKQ, ERRQ, ERRI' und PD für den Fall, in dem CKQ gegenüber dem Datentakt um Tb/2 phasenverschoben ist. Tb stellt die Periode des Datentakts dar. Wie aus 10 ersichtlich, eilen die Flanken des Takts CKQ im Vergleich zu den Flanken des Datensignals um Tb/2 nach. CKI ist mit dem Datensignal phasengleich. Die Phasendifferenz zwischen CKQ und CKI ist Tb/2. Die resultierenden Phasendifferenzimpulse PD sind negativ. Die Länge dieser Impulse entspricht Tb/2. Daher stellt die Länge des Signals PD die Phasendifferenz zwischen dem Referenztakt CKQ und dem Datentakt dar. Die Signale ERRQ und ERRI' sind identisch. Folglich entspricht das Ausgangssignal Pd, welches gleich ERRQ – 2*ERRI' ist, dem Signal ERRQ.
11 zeigt ein weiteres Beispiel des von der in 9 dargestellten Schaltung erzeugten Signals. Die Übergänge des Takts CKQ und die Übergänge der Signaldaten sind synchron, d.h. der Datentakt ist mit dem Takt CKQ phasengleich. Das Ausgangssignal PD wechselt so zwischen +1 und –1, dass das durchschnittliche Ausgangssignal den Wert 0 hat. Das Integral über PD für eine Zeitperiode Tb ist gleich 0. Bei fehlenden Datenübertragungen ist das Ausgangssignal 0. In diesem Fall sind die Übergänge der Datensignale mit den Übergängen von CKQ synchron.
Bei frühzeitigem Takt CKQ wird dann ein aktuelles Ausgangssignal PD mit einem positiven Durchschnitt erzeugt. Dieses ist in 12 dargestellt. Wenn keine Datenübergänge auftreten, ist das Ausgangssignal erneut 0.
13 zeigt ein zweites Ausführungsbeispiel des Phasendetektors gemäß der vorliegenden Erfindung. Die in 13 dargestellten Referenzsignalgeneratoren 40 und 42 sind nicht die gleichen wie die in 9 dargestellten. Die Exklusiv-ODER-Gatter XOR werden durch Exklusiv-NOR-Gatter NXOR ersetzt. Des Weiteren wird das UND-Gatter in dem Ausgangssignalgenerator des Phasendetektors durch ein NOR-Gatter ersetzt. Ein NOR-Gatter ist mit dem Ausgang des Referenzsignalgenerators 42 in 13 verbunden. Beide mit dem Ausgang des Signalgenerators 42 verbundene Eingänge des NOR-Gatters haben den gleichen Eingang. Daher wirkt das NOR-Gatter als ein Inverter.
Der Phasendetektor von 13 und der Phasendetektor von 9 liefern das gleiche Ausgangssignal PD. Das Ausgangssignal PD von 9 wird durch die folgende Gleichung definiert: PD = ERRQ – 2 (ERRQ × ERRI) (1) PD = (X1Q ⊕ X2Q) – 2(X1Q ⊕ X2Q) × (X1I ⊕ X2I) (2)
Der Phasendetektor von 13 ist lediglich die logische Ausführung von Gleichung (3). Daher stellen die 10 und 12 ebenfalls die durch den Phasendetektor von 13 erzeugten Signale dar.
Die beiden, in 13 dargestellten NXOR-Schaltungen weisen auf Grund der spezifischen Ausführung der digitalen Logikfunktion NXOR einen Differenzeingang und einen unsymmetrischen Eingang auf. Das Ausgangssignal PD des Phasendetektors wird einem Schleifenfilter direkt zugeführt. Die Subtrahierschaltung des Ausgangssignalgenerators 44 kann auf einem linearen Verstärker basieren. Ein PLL-(Phasenregelkreis)-Transfer weist eine endliche Amplitude von 0 Hertz auf. Daher weist der Phasenregelkreis bei Implementierung mit dem Phasendetektor von 13 einen großen, statischen Phasenfehler auf. Um den oben erwähnten Nachteil zu verhindern, wird ein drittes Ausführungsbeispiel vorgeschlagen, welches in 14 dargestellt ist.
Der Phasendetektor von 14 weist eine Ladungspumpe auf. Die Multiplikation und Subtraktion, welche in dem in den 9 und 13 dargestellten Multiplikator und Subtrahierer stattfindet, erfolgt nun in der Ladungspumpe des Ausgangssignalgenerators von 14. Der Vorteil dieses Lösungswegs ist der ,Integrator Loop Transfer' mit der endlichen Amplitude von 0 Hertz. Daher wird der statische Phasenfehler drastisch verringert. Die ODER-Gatter des Ausgangssignalgenerators 44 weisen einen unsymmetrischen Eingang und einen Differenzausgang auf. Der Differenzausgang ist durch die Differenzladungspumpe erforderlich. Zur differentiellen Ansteuerung der Ladungspumpe werden zwei Signale UP und DOWN erzeugt. Das Differenzausgangssignal UP in 14 entspricht Signal ERRQ in 9, und das Differenzausgangssignal DOWN entspricht dem Signal ERRI' in 9. Die zu der Ladungspumpe übertragenen Spannungsdifferenzen werden in einen entsprechenden Strom umgewandelt, und die Multiplikation und Subtraktion des Stroms wird durch die Ladungspumpe durchgeführt.
Die 13 und 14 weisen jeweils ein „Dummy"-ODER-Gatter auf. Das Dummy-ODER-Gatter ist in beiden Fällen mit dem Ausgang des jeweiligen zweiten Referenzsignalgenerators 40 verbunden. Das Dummy-ODER-Gatter ist erforderlich, um das Ausgangssignal des zweiten Referenzsignalgenerators 40 so zu verschieben, dass der zweite und erste Referenzsignalgenerator 40 und 42 Ausgangssignale mit der gleichen Verzögerung liefern.
Ein rein differentieller Lösungsweg für den Phasendetektor ist ebenfalls möglich, und das Ausführungsbeispiel eines solchen Phasendetektors ist in 15 dargestellt. Dieses Ausführungsbeispiel basiert ausschließlich auf differentiellen Exklusiv-ODER-Gattern und differentiellen ODER-Gattern. Die Ausgangssignale UP und DOWN sind erneut eine Realisierung der logischen Gleichung (3). Wie der Phasendetektor von 14 weist der Phasendetektor von 15 eine Ladungspumpe mit zwei Stromquellen auf. Die von dem UP-Signal gesteuerte Stromquelle ist zweimal kleiner als die von dem DOWN-Signal gesteuerte Stromquelle. Dadurch wird die Multiplikation mit Zwei von den 9 und 13 realisiert.
Ein fünftes Ausführungsbeispiel des Phasendetektors gemäß der vorliegenden Erfindung ist in 16 dargestellt. Der Phasendetektor von 16 weist ausschließlich Exklusiv-ODER-Gatter und D-Latches auf. Bei einer differentiellen Implementierung vereinfachen die gleichen Baueinheiten die Konfiguration der Schaltung. Ein weiterer Vorteil der Verwendung differentieller XORs besteht in der speziellen Implementierung des XORs (das gleiche gilt für das ODER) ohne Stapeltransistoren. Bei Verwendung von Stapeltransistoren sind Source-Folger erforderlich. Die Folge ist die Amplitudenreduktion und der Geschwindigkeitsnachteil des Logikgatters. Dieses ist bei Implementierungen mit den UND-Gattern der Fall.
Die charakteristische Eigenschaft des Phasendetektors von 16 ist die Tatsache, dass die Stromquellen in der Ladungspumpe identisch und leicht anzupassen sind. Beide Stromquellen liefern einen Strom von I0. Das Exklusiv-ODER-Gatter für das DOWN-Signal weist einen mit logisch 0 verbundenen Eingang auf, und ein zusätzliches Dummy-XOR ist an dem Eingang des Down-XOR vorgesehen. Das Verhalten des Phasendetektors kann durch die folgende, logische Gleichung beschrieben werden: PD = Up – Down (4) Down = (X1I ⊕ X2I) = ERRI (5) Up = (X1Q ⊕ X2Q) ⊕ (X1I ⊕ X2I) = ERRQ ⊕ ERRI (6)
Die Gleichung (4) resultiert in dem gleichen Ausgangssignal wie die durch die Phasendetektoren von 9, 13, 14 und 15 realisierte Gleichung (1).
17 zeigt acht verschiedene logische Implementierungen PD1 bis PD8 des Phasendetektors von 16. Die logische Implementierung PD3 entspricht der für den Phasendetektor von 16 gewählten, logischen Implementierung. PD3 weist keine Differenzeingänge und -ausgänge auf, wobei es jedoch für Fachkundige auf der Hand liegt, das Exklusiv-ODER-Gatter mit Differenzeingängen und -ausgängen verwendet werden können. Die ein Ausgangssignal DOWN und UP in PD3 abgebenden Exklusiv-ODER-Gatter entsprechen den die Ausgangssignale DOWN und UP abgebenden Exklusiv-Oder-Gattern in 16. Das durch I und Q gekennzeichnete Exklusiv-ODER-Gatter in PD3 entspricht den Exklusiv-ODER-Gattern mit den Eingängen X_1L und X_2L sowie dem Exklusiv-ODER-Gatter mit den Eingängen X_1Q und X_2Q. Das in 16 verwendete „Dummy"-XOR-Gatter ist in PD3 nicht dargestellt, da dieses lediglich eine vorteilhafte, nicht jedoch eine erforderliche Komponente darstellt. Die weiteren in 17 dargestellten, logischen Implementierungen sind mit der Ladungspumpe von 16 und den D-Latches L1, L2, L3 und L4 verbunden.
18 zeigt ein Exklusiv-ODER-Gatter, welches in einem der zuvor erörterten Ausführungsbeispiele der vorliegenden Erfindung verwendet werden kann. Das Logikgatter von 18 weist einen ersten Differenzeingang A, A ~ und einen zweiten Differenzeingang B, B auf. Der Differenzausgang des Gates ist durch Q, Q dargestellt. Das differentielle Exklusiv-ODER-Gatter von 18 weist weiterhin acht Transistoren M1, M2, M3 ..., M8 auf. Des Weiteren sind drei Stromquellen I01, I02 und I03 in dem Exklusiv-ODER-Gatter vorgesehen. Stromquelle I01 verbindet die Transistoren M1, M2 und M4 mit Erde. Stromquelle I02 verbindet die Transistoren M3 und M5 mit Erde, und Stromquelle I03 verbindet die Transistoren M5, M7 und M8 mit Erde. Jeder der Eingänge A, A ~, B und B ist mit dem Gate von einem der Transistoren M1, M2, M7 und M8 verbunden. Die Stromquellen I01, I02 und I03 liefern jeweils den gleichen konstanten Strom I0. Die am Ende der Transistoren M1 bis M8 vorgesehenen Stromquellen ermöglichen die Steuerung einer schwankenden Temperatur sowie die Steuerung von Verfahrensänderungen, indem eine konstante Spannung Io*R sichergestellt wird. R stellt die mit dem Differenzausgang Q, Q verbundenen Widerstandselemente sowie den Widerstand dieser Widerstandselemente dar. Eine Konstantstromquelle erhöht die Versorgungszurückweisung gegenüber Erde sowie einen konstanten Versorgungsstrom bei dieser positiven Speisung. Bei einer PLL-DCR-Konfiguration ist dieses ein bedeutender Vorteil, da weitere Baueinheiten wie Ladungspumpen und VCOs mit weniger Beschränkungen für Gleichtaktsignale vorgesehen werden können.
18b zeigt eine Logiktabelle des differentiellen Exklusiv-ODER-Gatters von 18A und der Analogwerte an dem Ausgang des Exklusiv-ODER-Gatters. Der ,Differential Swing' zwischen Logikzuständen ist I0*R. I0*R stellt die Spannungsdifferenz an dem Differenzausgang Q, Q dar. Die in 18A dargestellte Gleichtaktspannung VCOM wird etwas anders als diese der Differenzeingänge gewählt. Die Transistoren M3 und M6 sind mit der gleichen Stromquelle 02 verbunden, und daher ist der Konstantstrom bei dem negativen Ausgangssignal immer vorhanden.
19 zeigt ein NXOR-Gatter mit zwei Differenzeingängen A, A ~ und B, B sowie einem unsymmetrischen Ausgang Q. Die Differenzeingänge des NXOR-Gatters von 19 sind jeweils mit einem Gate von einem der in 19 dargestellten Transistoren M1, M2, M5 und M6 verbunden. Eine Gleichtaktspannung VCOM ist mit den Gates der in 19 dargestellten Transistoren M3 und M4 verbunden. Eine erste Stromquelle I01 ist mit den Transistoren M1, M2 und M3 verbunden. Eine zweite Stromquelle I02 ist mit den Transistoren M4, M5 und M6 verbunden. Die Stromquellen I01 und I02 liefern beide den gleichen Strom I0. Die Transistoren M3 und M4 sind erforderlich, um die Stromquelle I01 aus der Sättigung zu halten, wenn beide Eingänge A' und B' LOW sind.
20 zeigt ein differentielles ODER-Gatter, welches in einem der zuvor erörterten Phasendetektoren verwendet werden kann. Das differentielle ODER-Gatter von 20 weist zwei Differenzeingänge A, A, und B, B sowie einen Differenzausgang Q, Q auf. Es sind acht Transistoren M1 bis M8 in dem differentiellen ODER-Gatter vorgesehen. Eingang A ist mit dem Gate von Transistor M1, Eingang B mit dem Gate von Transistor M2 verbunden. Die Transistoren M1 und M2 sind beide mit der Stromquelle I01 verbunden. Die Gates der Transistoren M3 und M4 werden jeweils durch Gleichtaktspannung VCOM gespeist. Die Sources und Drains dieser Transistoren sind miteinander verbunden. Die Transistoren M1, M2, M3 und M4 sind jeweils mit dem Ausgang Q verbunden. Die Differenzeingänge A und B sind mit den Gates der Transistoren M7 und M8 verbunden. Die Transistoren M6, M7 und M8 sind jeweils mit der Stromquelle I03 verbunden. Transistor M6 weist an seinem Gate eine Gleichtaktspannung VCOM auf. Die Transistoren M5, M6, M7 und M8 sind jeweils mit dem Ausgang Q verbunden. 20b zeigt eine Logiktabelle des differentiellen ODER-Gatters von 20a.
21 zeigt ein ODER-Gatter, welches ebenfalls in einem der zuvor erörterten Phasendetektoren verwendet werden kann. Das ODER-Gatter von 21 hat zwei unsymmetrische Eingänge A und B sowie einen Differenzausgang Q, Q. Die Transistoren M1, M2 und M3 sind in dem ODER-Gatter von 21 vorgesehen. Die Gates der Transistoren M1 und M2 bilden jeweils die Eingänge A und B. Die Enden der Transistoren M1, M2 und M3 sind jeweils mit einer gemeinsamen Stromquelle I0 verbunden. Eine Gleichtaktspannung VCOM bildet das Gate von Transistor M3.
22 zeigt einen Phasenfrequenzdetektor mit einem Phasendetektor 200 und einem Frequenzdetektor 210. Der Phasendetektor 200 in 21 entspricht dem in 16 dargestellten Phasendetektor. Die in 16 dargestellten Referenztakte CKL und CKQ entsprechen jeweils den in 22 dargestellten Takten CKL/2 und CKQ/2. Der Frequenzdetektor 210 weist zwei Referenztakte CKQ und CKL auf. Takte CKQ und CKL des Frequenzdetektors 210 sind Quadraturtakte, d.h. sie haben die gleiche Frequenz und sind um T/4 phasenverschoben, wobei T die Periode der Takte darstellt. Die Frequenz f = 1/T des Referenztakts CKQ und CKL entspricht der Frequenz des Datentakts. Die Referenztakte CKL/2 und CKQ/2 sind ebenfalls zwei Quadraturtakte mit der halben Frequenz des Datentakts. Der Frequenzdetektor 210 ist ein Full-Rate-Frequenzdetektor mit Tristate-(Dreizustands)-Ausgang. Der Phasendetektor ist ein Half-Rate-Phasendetektor. Ein Frequenzteiler kann zwei von einem der beiden Quadraturtakte CKQ und CKL bei voller Rate abgeleitete Quadraturtakte CKI/2 und CKQ/2 erzeugen. Der Frequenzdetektor 210 weist zwei D-Latches L1 und L2 auf, dessen Differenzausgänge mit einem Multiplexer verbunden sind. Diese Kombination aus D-Latches und Multiplexer arbeitet als ein an den Übergängen UP und DOWN des Datensignals getaktetes Latch. Daher tasten die Datenübergänge zwei Quadratursignale CKI und CKQ bei voller Geschwindigkeit ab. Das Ausgangssignal des Multiplexers wird nur an den Datenübergängen aktualisiert, die den gleichen Fehler an dem Ausgangssignal zwischen den Übergängen aufweisen. Des Weiteren bilden die D-Latches L3, L4 und ein weiterer Multiplexer eine ähnliche Kombination aus D-Latches und Multiplexer. Die Ausgangssignale des Multiplexers sind in 22 durch die Bezugszeichen PD_Q und PD_I dargestellt. Die Ausgangssignale PD_Q entsprechen den Ausgangssignalen des Phasendetektors, und die Ausgangssignale PD_I sind mit PD_Q in Phasenquadratur. Die Phasendifferenz zwischen DATA und CKQ (bzw. CKI) wird in ein positives oder negatives, quantisiertes Signal umgewandelt. Sobald das Signal positiv ist, erhöht der Takt seine Phase und verringert seine Phase bei negativen Signalen.
Inschrift der Zeichnung
1

Clock recovery circuit – Taktrückgewinnungsschaltung
Decision circuit – Entscheider

2

NRZ DATA – NRZ-DATEN
Frequency detector – Frequenzdetektor
Phase detector – Phasendetektor
Charge pump – Ladungspumpe
Recovered clock – rückgewonnener Takt
COARSE – GROB
FINE – FEIN
FREQUENCY LOOP – FREQUENZSCHLEIFE
PHASE LOOP – PHASENREGELKREIS

14, 15, 16

Charge pump – Ladungspumpe

22

Charge pump – Ladungspumpe
Sign inversion – Vorzeichenumkehr

Claims

Phasendetektor zur Ermittlung einer Phasendifferenz zwischen einem Datentakt (DATA-CLK) und einem Referenztakt (REF-CLK) unter Verwendung eines Datensignals (DATA), wobei ein Übergang des Datensignals (DATA) mit einem Übergang des Datentakts (DATA-CLK) synchron ist und der Datentakt (DATA-CLK) und der Referenztakt (REF-CLK) die gleiche Frequenz haben, mit: – einem ersten Signalgenerator (42) zur Erzeugung eines ersten Binärsignals ERRQ, wobei eine Impulsbreite desselben einer ersten Zeitdifferenz (ΔT1) zwischen einem Übergang des Datensignals (DATA) und einem Übergang eines ersten Referenztakts (CKQ) in Angrenzung an den Übergang des Datensignals (DATA) entspricht, wobei der erste Signalgenerator (42) einen Eingang zum Empfang des ersten Referenztakts (CKQ) und einen Eingang zum Empfang des Datensignals (DATA) aufweist, wobei der erste Referenztakt (CKQ) die halbe Frequenz des Referenztakts (REF-CLK) aufweist und mit dem Referenztakt (REF-CLK) synchron ist, – einem zweiten Signalgenerator (40) zur Erzeugung eines zweiten Binärsignals ERRI, wobei eine Impulsbreite desselben einer zweiten Zeitdifferenz (ΔT2) zwischen einem Übergang des Datensignals (DATA) und einem Übergang des zweiten Referenztakts (CKI) in Angrenzung an den Übergang des Datensignals (DATA) entspricht, wobei der zweite Signalgenerator (40) einen Eingang zum Empfang des zweiten Referenztakts (CKI) und einen Eingang zum Empfang des Datensignals (DATA) aufweist, wobei der zweite Referenztakt (CKI) die halbe Frequenz des Referenztakts (REF-CLK) aufweist und mit dem Referenztakt (REF-CLK) synchron ist, und wobei die Phasendifferenz zwischen dem ersten Referenztakt (CKQ) und dem zweiten Referenztakt CKI) 1/(4f) entspricht, wobei f die Frequenz sowohl von dem ersten Referenztakt (CKQ) als auch dem zweiten Referenztakt (CKI) darstellt, – Ausgangssignalgenerator (44) zur Erzeugung eines für die Phasendifferenz zwischen dem Datentakt (DATA-CLK) und dem Referenztakt (REF-CLK) charakteristischen Ausgangssignals, wobei das Ausgangssignal ERRQ – 2*(ERRQ AND ERRI) entspricht, wobei AND eine logische UND-Verknüpfung darstellt, oder das Ausgangssignal (ERRQ XOR ERRI) – ERRI entspricht, wobei XOR eine logische Exklusiv-ODER-Verknüpfung darstellt.
Phasendetektor zur Ermittlung einer Phasendifferenz nach Anspruch 1, wobei der erste Signalgenerator zwei D-Latches aufweist, die beide das Datensignal (DATA) empfangen können, wobei ein erster der beiden D-Latches des ersten Signalgenerators das erste Referenztaktsignal empfangen kann und ein zweiter der beiden D-Latches des ersten Signalgenerators einen invertierten, ersten Referenztakt empfangen kann.
Phasendetektor zur Ermittlung einer Phasendifferenz nach Anspruch 2, wobei der zweite Signalgenerator zwei D-Latches aufweist, welche beide das Datensignal (DATA) empfangen können, wobei ein erster der beiden D-Latches des zweiten Signalgenerators den zweiten Referenztakt empfangen kann und ein zweiter der beiden D-Latches des zweiten Signalgenerators einen invertierten, zweiten Referenztakt empfangen kann.
Phasendetektor nach Anspruch 3 oder 4, wobei von den beiden D-Latches des ersten oder zweiten Signalgenerators ausgegebene Signale entweder an ein Exklusiv-ODER-Gatter oder ein XNOR-Gatter ausgegeben werden.
Phasendetektor zur Ermittlung einer Phasendifferenz nach einem der vorangegangenen Ansprüche, wobei der Ausgangssignalgenerator (44) ein UND-Gatter mit zwei Eingängen und einem Ausgang aufweist, die Eingänge des UND-Gatters das erste ERRQ und das zweite Binärsignal ERRI empfangen, der Ausgangssignalgenerator (44) einen Multiplikator (*2) zum Multiplizieren des Ausgangssignals des UND-Gatters mal 2 und der Ausgangssignalgenerator (44) einen Subtrahierer (SUM) zum Subtrahieren des Ausgangssignals des Multiplikators (*2) von dem ersten Binärsignal ERRQ aufweist, wobei der Subtrahierer einen den Ausgang des Phasendetektors darstellenden Ausgang (PD) aufweist.
Phasendetektor nach einem der Ansprüche 1 bis 4, wobei der Ausgangssignalgenerator ein erstes ODER-Gatter (ODER) aufweist, wobei beide Eingänge des ersten ODER-Gatters (ODER) mit dem ersten Binärsignal ERRQ verbunden sind, der Ausgangssignalgenerator ein zweites ODER-Gatter aufweist, wobei ein erster Eingang des zweiten ODER-Gatters mit dem ersten Binärsignal ERRQ und ein zweiter Eingang des zweiten ODER-Gatters mit dem zweiten Binärsignal ERRI verbunden sind und der Ausgangssignalgenerator eine mit einem Ausgang des ersten und zweiten ODER-Gatters (ODER) verbundene Ladungspumpe aufweist, die Ladungspumpe das Ausgangssignal des zweiten ODER-Gatters mal 2 multiplizieren und das Ergebnis von dem Ausgangssignal des ersten ODER-Gatters subtrahieren kann.
Phasendetektor nach einem der Ansprüche 1 bis 4, wobei der Ausgangssignalgenerator ein erstes Exklusiv-ODER-Gatter aufweist, wobei das erste Exklusiv-ODER-Gatter einen das erste Binärsignal ERRQ empfangenden Eingang und einen das zweite Binärsignal ERRI empfangenden Eingang aufweist, der Ausgangssignalgenerator ein zweites Exklusiv-ODER-Gatter aufweist, wobei das zweite Exklusiv-ODER-Gatter einen das zweite Binärsignal empfangenden Eingang und einen eine logische Null empfangenden Eingang aufweist, der Ausgangssignalgenerator ERRQ eine Ladungspumpe aufweist, wobei die Ladungspumpe ein Ausgangssignal des zweiten Exklusiv-ODER-Gatters von dem Ausgangssignal des ersten Exklusiv-ODER-Gatters subtrahieren kann.
Verfahren zur Ermittlung einer Phasendifferenz zwischen einem Datentakt (DATA-CLK) und einem Referenztakt (REF-CLK) unter Verwendung eines Datensignals (DATA), wobei ein Übergang des Datensignals (DATA) mit einem Übergang des Datentakts (DATA-CLK) synchron ist, wonach: – ein erster Referenztakt (CKQ) und ein zweiter Referenztakt (CKI) empfangen werden, wobei beide die gleiche Frequenz (f) aufweisen, die halb so groß wie die Frequenz des Referenztakts (REF-CLK) ist, und wobei die Phasendifferenz zwischen dem ersten Referenztakt (CKQ) und dem zweiten Referenztakt (CKI) 1/(4f) entspricht, – ein erstes Binärsignal ERRQ erzeugt wird, wobei eine Impulsbreite desselben einer ersten Zeitdifferenz (ΔT1) zwischen einem Übergang des Datensignals (DATA) und einem Übergang eines ersten Referenztakts (CKQ) in Angrenzung an den Übergang des Datensignals (DATA) entspricht, – ein zweites Binärsignal ERRI erzeugt wird, wobei eine Impulsbreite desselben einer zweiten Zeitdifferenz (ΔT2) zwischen einem Übergang des Datensignals (DATA) und einem Übergang des zweiten Referenztakts (CKI) in Angrenzung an den Übergang des Datensignals (DATA) entspricht, – ein für die Phasendifferenz zwischen dem Datentakt (DATA-CLK) und dem Referenztakt (REF-CLK) charakteristisches Ausgangssignal erzeugt wird, wobei das Ausgangssignal ERRQ – 2*(ERRQ AND ERRI) entspricht, wobei AND eine logische UND-Verknüpfung darstellt.