DE4493150C2

DE4493150C2 - Nichtflüchtige Halbleiterspeichervorrichtung

Info

Publication number: DE4493150C2
Application number: DE4493150A
Authority: DE
Inventors: Hiroshi Gotou; Toshifumi Asakawa
Original assignee: NKK Corp; Nippon Kokan Ltd
Current assignee: JFE Engineering Corp
Priority date: 1993-05-11
Filing date: 1994-05-11
Publication date: 2000-10-26
Anticipated expiration: 2014-05-12
Also published as: GB2283345A; US5748530A; KR950702326A; US5729494A; WO1994027295A1; GB9424539D0; KR0156590B1; DE4493150T1; JPH07508121A; GB2283345B; TW357336B

Description

Die Erfindung betrifft eine nichtflüchtige Halbleiterspeicher vorrichtung gemäß dem Oberbegriff des Patentanspruchs 1.

Eine nichtflüchtige Halbleiterspeichervorrichtung gemäß dem Oberbegriff des Patentanspruchs 1 ist aus der JP-4-15569 A bekannt. Mit dieser nichtflüchtigen Halbleiterspeichervorrich tung wird eine spezielle Schreibtechnik für einen EPROM ange strebt. Die Source-Elektrode eines Zellentransistors des EPROMs ist auf Masse gelegt und die Drain ist mit einer Bit- Leitung verbunden. Am Ende der Bit-Leitung ist ein Kondensator in Reihe mit der Bit-Leitung geschaltet, wobei der Kondensator aus der Verdrahtungskapazität der Bit-Leitung besteht. Bei dieser Halbleiterspeichervorrichtung wird die Bit-Leitung auf einem ausreichend niedrigen Potential so eingestellt, daß ein fehlerhaftes Schreiben für weitere Zellentransistoren verhin dert wird, wenn das Schreiben für einen bestimmten Zellentran sistor beendet ist.

Aus der US 5 068 827 ist eine Schaltung bekannt, mit deren Hilfe an das Steuergerät eines Speichertransistors mit schwe bendem Gate ein Signal angelegt wird, das sich zwischen zwei Potentialen ändert. Hierdurch wird die Lebensdauer des Tunnel oxids des Speichertransistors verlängert. Mit dieser Schaltung soll das sogenannte "Locheinfangphänomen" verhindert werden, d. h. es soll verhindert werden, daß in der Halbleiterspeicher vorrichtung Löcher in unerwünschter Weise angesammelt werden, welche die Standzeit des Speichers verkürzen.

Bei weiteren herkömmlichen nichtflüchtigen Halbleiterspeicher vorrichtungen kann der Vorgang des Überschreibens gespeicher ten Daten eingeteilt werden in (1) ein System, bei dem mittels heißer Elektronen geschrieben und mittels Tunnelströmen gelöscht wird, und (2) ein System, bei dem mittels Tunnelströmen geschrieben und gelöscht wird.

Das zuerst genannte Überschreibsystem betrifft ein Flash-EEPROM vom elektrischen Löschtyp. Die Schreiboperation wird wie folgt durchgeführt. Eine Schreibspannung Vpp wird sowohl an das Steuergate als auch den Drainanschluß einer Speicherzelle angelegt, um heiße Elektronen in das schwebende Gate zu injizieren. Daher hängt die Schwellenspannung Vth innerhalb der Speicherzelle von der Kanallänge, der Dicke eines isolierenden Tunnelfilms und einer Source-Drain-Spannung ab. Dies resultiert in einer breiten Verteilung der Schwellenspannungen Vth nach einem Schreiben in Speicherzellen, wie es in den Fig. 38A und 38B gezeigt ist.

Die Löschoperation wird wie folgt durchgeführt. Wenn das Steuergate auf Erde gelegt ist, wird eine Löschspannung Vpp an eine Source- (oder Drain-)Elektrode der Speicherzelle angelegt, um die Elektronen, die in dem schwebenden Gate gefangen sind, in die Source- (oder Drain-)Elektrode zu extrahieren. Wie beider Schreiboperation hängt auch bei der Löschoperation die Schwellenspannung von der Spannung auf einer Wortleitung, der Drain-Spannung und der Dicke des Tunnel-Isolierfilms ab. Dies resultiert in einer breiten Verteilung der Schwellenspannungen Vth nach einem Löschen in den Speicherzellen, wie es in den Fig. 38A und 38B gezeigt ist.

Das letztgenannte Überschreibsystem betrifft ein EEPROM vom NAND-Typ. Bei diesem nichtflüchtigen Speicher werden die Schreib- und Löschoperationen unter Verwendung des Tunnelstroms von dem gesamten schwebenden Gate durchgeführt. Wie bei der obigen Löschoperation hängt die Schwellenspannung Vth von der Spannung auf einer Wortleitung, der Drain-Spannung und der Dicke des Tunnel-Isolierfilms ab. Dies resultiert in einer breiten Verteilung der Schwellenspannungen Vth nach einem Schreiben und einem Löschen in den Speicherzellen, wie es in Fig. 38C gezeigt ist.

Übrigens zeigt Fig. 38D die Verteilung der Schwellenspannungen Vth in einem UVEPROM vom Ultraviolett-Löschtyp. Die Schreiboperation wird derart durchgeführt, daß eine Schreibspannung Vpp sowohl an ein Steuergate als auch eine Drain-Elektrode einer Speicherzelle angelegt wird, um heiße Elektronen in das schwebende Gate zu injizieren. Dies resultiert in einer breiten Verteilung der Schwellenspannungen Vth nach einem Schreiben in den Speicherzellen wie bei dem Flash-EEPROM. Andererseits wird die Löschoperation derart durchgeführt, daß die in dem schwebenden Gate gefangenen Elektronen durch Bestrahlung mit Ultraviolett-Strahlen extrahiert werden. Dies resultiert in einer scharf begrenzten Verteilung der Schwellenspannungen Vth in der Nähe von 0,8 V nach einem Löschen in den Speicherzellen. In den Fig. 38A bis 38D, die die Verteilungen der Schwellenspannungen zeigen, sollte beachtet werden, daß an der Ordinate eine Schwellenspannung Vth in einer Speicherzelle aufgetragen ist, und daß an der Abszisse deren Häufigkeit aufgetragen ist, und es sollte beachtet werden, daß der Zustand, in dem Ladungen in einem schwebenden Gate gespeichert sind, "0"-Daten genannt wird, wohingegen der Zustand, bei dem keine Ladungen in dem schwebenden Gate gespeichert sind, "1"-Daten genannt wird.

Wie es oben beschrieben ist, sind die herkömmlichen nichtflüchtigen Halbleiterspeicher durch eine relativ breite Verteilung der Schwellenspannungen Vth charakterisiert. Daher können Schreib- und Löschoperationen nicht mit derselben eingestellten Schwellenspannung Vth ausgeführt werden. Die Schwellenspannungen schwanken auch in demselben Speicherchip. So wird allgemein die Schreibzeit für jedes Bit geändert, so daß die Schwellenspannungen in einem vorbestimmten Bereich eingestellt werden. Dies erfordert eine relativ lange Schreibzeit.

Weiterhin sind die herkömmlichen nichtflüchtigen Halbleiterspeicher mit einer Logikschaltung zum Erfassen des Schreibzustands oder des Löschzustands einer Speicherzelle und zum Ändern der Zustände versehen. Die Logik-Schaltung besetzt einen größeren Bereich in einer Halbleiterspeichervorrichtung. In vielen Fällen erfaßt die Logik-Schaltung den Schreib- oder Löschzustand aus dem Drain-Strom, der durch eine Speicherzelle fließt.

Beispielsweise schlägt die (offengelegte) JP-A-64-46297, eingereicht von Intel Corporation (Erfinder: Winston K. M. Lee), Logik-Schaltungen vor, wie sie in den Fig. 39A und 39B gezeigt sind. Das gezeigte Löschen für eine nichtflüchtige Speicherzelle kann durch eine spezifische Schaltung ausgeführt werden, die das Endpotential des schwebenden Gates steuert.

Wie es in Fig. 39A gezeigt ist, ist eine nichtflüchtige Speicherzelle 1 mit einem Steuergate 2 und einem schwebenden Gate 3 versehen. Eine Löschspannungsquelle 7 ist vorgesehen, um an den Source-Anschluß S der Speicherzelle eine Löschspannung anzulegen. Eine Rückkoppel-Verstärkungsschaltung 4 ist zwischen dem Drain-Anschluß D und dem Steuergate 2 angeschlossen. Im Betrieb erfolgt dann, wenn sich eine Drain-Spannung erhöht, auch eine Erhöhung des Potentials an dem Steuergate 2. Dann werden Elektronen aus dem schwebenden Gate entladen. Als Ergebnis wird eine sich weiter erhöhende Rückkoppelspannung zu dem Steuergate 2 geführt, um die Löschspannung zu löschen. Somit kann das Endpotential des schwebenden Gates durch Steuern des Rückkoppelbetrags der Rückkoppel-Verstärkungsschaltung 4 gesteuert werden.

Wie es in Fig. 39B gezeigt ist, ist die nichtflüchtige Speicherzelle 1 mit dem Steuergate 2 und dem schwebenden Gate 3 versehen. Ein Komparator 5, der mit einer Referenzspannungsquelle 6 verbunden ist, ist zwischen dem Drain-Anschluß und dem Steuergate 2 der nichtflüchtigen Speicherzelle 1 angeschlossen. Sein Ausgangsanschluß ist mit der Löschspannungsquelle 7 verbunden. Im Betrieb wird dann, wenn sich die Drainspannung derart erhöht, daß sie eine Referenzspannung VR überschreitet, die Ausgabe von dem Komparator 5 invertiert, um den Betrieb der Löschspannungsquelle 7 anzuhalten. Dies verhindert, daß die nichtflüchtige Speicherzelle 1 derart stark gelöscht wird, daß ein negativer Schwellenwert erzeugt wird. Wie es oben beschrieben ist, benötigen die herkömmlichen nichtflüchtigen Speicher, die in einem Anfangszustand vorbestimmte Verteilungen der Schwellenspannungen haben, eine Schaltung zum Verringern der Schwankung der Schwellenspannungen beim Schreiben, um eine stabilisierte Operation zu realisieren, und eine Rückkopplungs- oder Logik-Schaltung zum Abändern des Löschzustandes, um zu verhindern, daß eine Speicherzelle in einem derart starken Ausmaß gelöscht wird, daß der negative Schwellenwert erzeugt wird, wodurch die Schwankung der Schwellenspannungen im Anfangszustand der Speicherzelle verringert wird. Somit haben die herkömmlichen nichtflüchtigen Speicher einen komplizierteren Schaltungsaufbau und sind aufgrund des Vorhandenseins von zusätzlichen Schaltungen außer den Speicherzellen äußerst groß.

Weiterhin wird in der herkömmlichen nichtflüchtigen Speichervorrichtung dann, wenn die Schwellenspannungen in Speicherzellen in einem Anfangszustand schwanken, die Schreibzeit derart abgeändert, daß die Schwellenspannungen in einem vorbestimmten Bereich sind. Die nichtflüchtige Speichervorrichtung hat somit einen Nachteil darin, daß sie eine relativ lange Schreibzeit erfordert.

Im allgemeinen wird die Schreib-/Löschoperation für ein Flash-EEPROM derart ausgeführt, daß Ladungen einmal zuvor in dem schwebenden Gate gespeichert werden, um "0"-Daten zu schreiben, und die gespeicherten Ladungen gelöscht werden.

Daher hat das Flash-EEPROM einen Nachteil darin, daß die Löschoperation kompliziert ist.

Aus diesem Grund wird in dem Flash-EEPROM die Löschoperation derart durchgeführt, daß Ladungen einmal in dem schwebenden Gate gespeichert und die gespeicherten Ladungen extrahiert werden. Weiterhin werden zum Verkürzen der Schreibzeit Daten einmal in einem RAM gespeichert und darauffolgend in eine nichtflüchtige Speicherzelle geschrieben.

Dies macht eine periphere Schaltung großen Ausmaßes nötig. Zum Vermeiden eines derartigen Nachteils ist vorgeschlagen worden, einen DRAM (dynamischen RAM) in den peripheren Bereich der nichtflüchtigen Speichervorrichtung einzubauen, während die Schreib-/Löschfunktion bewahrt wird, wobei Daten in den RAM geschrieben werden, und danach die Daten aufeinanderfolgend in nichtflüchtige Speicherzellen geschrieben werden.

Wo in einer untergeordneten Bitleitung gespeicherte schwebende Ladungen einen großen Leckstrom (Kriechstrom) haben, erniedrigt sich das Potential abrupt, wodurch der Unter-Bitleitung eine unzureichende Vorladung zugeteilt wird. Dies stellt eine Behinderung beim Lesen der gespeicherten Daten dar.

Desweiteren erniedrigt sich dort, wo Daten durch Speichern von Ladungen in dem schwebenden Gate einer nichtflüchtigen Speicherzelle zu löschen sind, wenn die auf der vorgeladenen Unter-Bitleitung gespeicherten Ladungen aufgrund des Kriechstroms entladen werden, die Drain-Spannung (Lade-Spannung) der nichtflüchtigen Speicherzelle. Dies kann es unmöglich machen, die Löschoperation durchzuführen. Wenn die Drain-Spannung, die konstant sein soll, stark schwankt, kann die Schreib-/Löschoperation nicht effizient ausgeführt werden.

Demgegenüber liegt der Erfindung die Aufgabe zugrunde, eine nichtflüchtige Halbleiterspeichervorrichtung zu schaffen, die geeignet ist, eine Löschoperation auf einfacher Weise schnell und stabil durchzuführen.

Diese Aufgabe wird erfindungsgemäß durch die im Patentanspruch 1 angegebenen Merkmale gelöst.

Weitere Ausgestaltungen der Erfindung ergeben sich aus den Un teransprüchen.

Die Erfindung schafft eine nichtflüchtige Halbleiterspeicher vorrichtung, die eine Schreib-/Löschoperation in kurzer Zeit stabil durchführen kann. Erfindungsgemäß wird bei der Halblei terspeichervorrichtung ein niedriger Leistungsverbrauch be zweckt.

Unter Bezugnahme auf die Fig. 1A und 1B wird nun die nichtflüchtige Halbleiterspeichervorrichtung erklärt.

In Fig. 1A, die eine Ansicht zum Erklären des Prinzips der vorliegenden Erfindung ist, hat eine nichtflüchtige Speicherzelle 1 in ein Halbleitersubstrat diffundierte Source-/Drain-Schichten und einen ersten und einen zweiten Isolierfilm (Tunnel-Oxidschichten), die ihre Hauptoberflächen bilden. Die Speicherzelle 1 hat auch eine erste Elektrode (schwebendes Gate) das von dem ersten und dem zweiten Isolierfilm kreisförmig umgeben ist, und eine zweite Elektrode (Steuergate), die auf dem ersten Isolierfilm ausgebildet ist. Die Speicherzelle 1 ist mit einem Schalt-MOS-Transistor 8 verbunden, und ihre Drain-Elektrode ist mit einem Kondensator 9 verbunden. Der Kondensator 9 hat insgesamt C0 als die parasitäre Kapazität der Bitleitung, die mit vielen Speicherzellen verbunden ist, und seine elektrisch mit der Bitleitung verbundenen Teile sind mit den Bitleitungen verbunden. Beispiele der mit den Bitleitungen verbundenen Teile sind ein selektives Schaltelement 8, eine Speicherzelle. Es kann andere Transistoren oder Verdrahtungen geben, was von der Schaltungsstruktur abhängt. Obwohl das selektive Schaltelement 8 und Speicherzelle wenigstens einen Transistor aufweist, trägt die parasitäre Kapazität der Schicht, in die eine Dotierung diffundiert ist, auf der Seite, wo der Transistor mit der Bitleitung verbunden ist, hauptsächlich, oder im wesentlichen zu der parasitären Kapazität C0 bei. Längere Bitleitungen oder eine größere Anzahl von nichtflüchtigen Speicherzellen erhöhen die parasitäre Kapazität C0. Wo eine größere Anzahl nichtflüchtiger Speicherzellen mit der Bitleitung verbunden ist, wird die Bitleitung im allgemeinen lang, wodurch die parasitäre Kapazität C0 erhöht wird. Wenn die parasitäre Kapazität C0 nicht so groß ist, kann ein weiteres Kondensator-Element zusätzlich an die Bitleitung angeschlossen werden, so daß ein unzureichender Betrag einer parasitären Kapazität ergänzt werden kann.

Nun wird angenommen, daß Ladungen in das schwebende Gate 3 injiziert werden, so daß Daten in der Zelle geschrieben werden, und das schwebende Gate 3 wird in ausreichendem Maß auf ein negatives Potential geladen, so daß die Schwellenspannung der Speicherzelle ausreichend hoch ist.

Zuerst wird, wie es in Fig. 1B gezeigt ist, die Drain-Elektrode der Speicherzelle 1 auf ein positives Potential (5 V) geladen und darauffolgend in einen schwebenden Zustand versetzt.

Nachfolgend wird ein positiver Impuls an das Steuergate 2 angelegt, so daß das Potential des Steuergates 2 für eine kurze Zeit positiv ist (3 V), und danach wird ein negativer Impuls an das Steuergate 2 angelegt, so daß das Potential des Steuergates für eine kurze Zeit negativ ist (-10 V). Somit wird das Potential an dem schwebenden Gate 3 etwas geändert, um das Drain-Potential zu erniedrigen. Eine solche Operation wird wiederholt, um die in dem schwebenden Gate 3 gespeicherten Ladungen zu verringern, wodurch die in der Speicherzelle gespeicherten Daten gelöscht werden.

Wie es oben beschrieben ist, wird bei der nichtflüchtigen Halbleiterspeichervorrichtung die Löschoperation wie folgt durchgeführt. Eine Impuls-Welle (ein Signal) mit alternierenden positiven und negativen Potentialen wird an das Steuergate angelegt, so daß die in dem schwebenden Gate gespeicherten Ladungen entladen werden, und wenn der Schwellenwert der Speicherzelle ausreichend niedrig wird, werden die Ladungen im Drain-Anschluß durch den Kanal in den Source-Anschluß entladen, um so das Potential an dem Drain-Anschluß zu erniedrigen.

Das Potential an dem Drain-Anschluß erniedrigt sich, wenn die Impuls-Welle an das Steuergate angelegt wird. Aus diesem Grund fließt auch dann, wenn ein negativer Impuls an das Steuergate angelegt wird, kein Tunnelstrom zwischen dem schwebenden Gate und dem Drain-Anschluß, so daß das Potential an dem schwebenden Gate sich nicht weiter verändert. Somit kann das Potential an dem schwebenden Gate durch das Potential der an das Steuergate angelegten Spannung gesteuert werden.

Bei der nichtflüchtigen Halbleiterspeichervorrichtung kann gemäß einer Abwandlung ein sich zwischen positiven und negativen Potentialen änderndes Signal an das Steuergate der Speicherzelle angelegt werden, um in dem schwebenden Gate gespeicherte Ladungen zu extrahieren, so daß die Spannung des schwebenden Gates in eine vorbestimmte Spannung konvergiert wird. Wo die vorgeladenen Ladungen stark lecken, wird ein Strom zum Auffüllen des Lecks zu einer untergeordneten Bitleitung geführt, so daß verhindert wird, daß sich das Ladepotential auf der untergeordneten Bitleitung abrupt erniedrigt. Somit wird die Lese-/Löschoperation durchgeführt, während das Ladepotential an der untergeordneten Bitleitung gehalten wird.

Gemäß einer weiteren Variante enthält das Signal Impulse, die sich jeweils zwischen einem anderen Potential mit positiver Spitze, das niedriger als das Potential mit positiver Spitze ist, und dem Potential mit negativer Spitze ändern, und die jeweils zwischen den Potentialen mit positiver Spitze überlagert werden, und das Signal andererseits Impulse enthält, die sich jeweils zwischen einem anderen Potential mit negativer Spitze, das höher als das Potential mit negativer Spitze ist, und dem Potential mit negativer (positiver) Spitze ändert, und zwischen den Potentialen mit positiver Spitze überlagert werden.

In Fig. 2A wird die Operation der nichtflüchtigen Halbleitervorrichtung gemäß dem dritten Aspekt der vorliegenden Erfindung kurz erklärt. In Fig. 2A bezeichnet ein Symbol Ts einen Auswahl-Transistor, und ein Symbol M1 bezeichnet einen nichtflüchtigen Speicher-Transistor mit einem schwebenden Gate. Der Drain-Anschluß des Speicher-Transistors M1 ist an den Source-Anschluß des Auswahl-Transistors Ts angeschlossen. An seine Verbindungsstelle sind ein Kondensator C0 und ein Ersatz-Widerstand R0 entsprechend einem Leckstrom angeschlossen. Ein Signal wird an die Steuergates angelegt, um Ladungen zu extrahieren, so daß unterschiedliche Schwellenspannungen der nichtflüchtigen Speicherzellen in einen vorbestimmten Wert konvergiert werden.

Wo es einen großen Leckstrom gibt, können Änderungen bei der Drain-Spannung mittels Ergänzen des Stroms, der dem Leckstrom entspricht, erniedrigt werden, so daß die Schwellenspannung auf einfache Weise erfaßbar ist. Der Kondensator C0 kann weggelassen werden, wenn die Leitungskapazität groß ist.

Wird eine Spannung von 5 V an den Drain-Anschluß des Auswahl-Transistors Ts angelegt, wird eine Spannung von 5 V an das Steuergate angelegt, so daß der Auswahl-Transistor Ts "ein"-geschaltet wird, so daß der Kondensator C0 geladen wird. Dann wird der Auswahl-Transistor Ts "aus"-geschaltet, um den Speicher-Transistor M1 in einen schwebenden Zustand zu versetzen. An das Steuergate des Speicher-Transistors M1 werden Impulse angelegt, wie sie in den Fig. 2C und 2D gezeigt sind.

Das in Fig. 2C gezeigte Signal enthält Impulse, die zwischen positiv und negativ oszillieren. Die positiven Impulse A und B haben unterschiedliche Spitzenwerte (3 V und 2,5 V) und der negative Impuls C hat einen festen Spitzenwert (-10 V). Das in Fig. 2D gezeigte Impulssignal enthält auch Impulse, die zwischen positiven und negativen Potentialen oszillieren. Wie es zu sehen ist, werden die negativen Impulse mit Spitzenwerten von -10 V und -5 V abwechselnd zwischen den positiven Impulsen A wiederholt, die jeweils einen festen Spitzenwert haben.

Auf diese Weise kann der Speicher-Transistor M1 durch die positiven Impulse A auf eine vorbestimmte Spannung eingestellt werden, und der Leistungsverbrauch wird durch Erniedrigen der Spitzenwerte der Impulse B zwischen den positiven Impulsen A verringert.

Bei der nichtflüchtige Halbleiterspeichervorrichtung wird gemäß einer weiteren Variante ein Impulssignal an das Steuergate des Speicher-Transistors (der Zelle) über eine Wortleitung angelegt, um eine Lösch-/Schreiboperation auszuführen. Mittels des Zuführens eines äußerst kleinen Stroms, der einem Leckstrom entspricht, der für eine Haupt-Bitleitung oder eine Unter-Bitleitung vorgesehen ist, wird ein sehr kleiner Strom zu einer vorbestimmten Bitleitung in Übereinstimmung mit der Operation einer Spalten-Decodierschaltung während einer Lösch- oder Schreiboperation zugeführt. Somit können die Schwellenspannungen einer großen Anzahl von Speicherzellen gleichzeitig und genau auf einen vorbestimmten Wert gesteuert werden.

Übrigens kann das "Signal", das an das Steuergate der Speicherzelle anzulegen ist, als ein Signal definiert werden, das zwischen einem positiven Potential und einem negativen Potential schwanken kann, und es kann irgendein Signal sein, das die nach der vorliegenden Erfindung gewünschte Operation erzielen kann.

Die obigen und weitere Gegenstände und Merkmale der vorliegenden Erfindung werden aus der folgenden Beschreibung im Zusammenhang mit den beigefügten Zeichnungen klarer, wobei:

Fig. 1A ein theoretisches Schaltungsdiagramm des nichtflüchtige Halbleiterspeichers (der Zelle) gemäß dem ersten Aspekt der vorliegenden Erfindung ist;

Fig. 1B ein Wellenformdiagramm zum Zeigen der Operation des in Fig. 1A gezeigten Speichers ist;

Fig. 2A ein theoretisches Schaltungsdiagramm des nichtflüchtigen Halbleiterspeichers (der Zelle) gemäß dem zweiten Aspekt der vorliegenden Erfindung ist;

Fig. 2B ein Wellenformdiagramm zum Zeigen der Operation des in Fig. 2A gezeigten Speichers ist;

Fig. 2C und 2D Wellenformdiagramme von Impulsen sind, die an das Gate des in Fig. 2A gezeigten Speichers während seiner Lösch-/Schreiboperation angelegt werden;

Fig. 3 ein Schaltungsdiagramm einer nichtflüchtigen Halbleiterspeichervorrichtung gemäß dem ersten Aspekt der vorliegenden Erfindung ist;

Fig. 4A ein Wellenformdiagramm von Impulsen ist, die an eine Wortleitung der in Fig. 3 gezeigten Speichervorrichtung angelegt werden;

Fig. 4B eine Ansicht ist, die das Potential an dem schwebenden Gate in der in Fig. 3 gezeigten Speichervorrichtung zeigt;

Fig. 4C eine Ansicht ist, die das Potential an einer Bitleitung in der in Fig. 3 gezeigten Speichervorrichtung zeigt;

Fig. 5A ein Wellenformdiagramm von Impulsen ist, die an eine Wortleitung der in Fig. 3 gezeigten Speichervorrichtung angelegt werden;

Fig. 5B eine Ansicht ist, die das Potential an dem schwebenden Gate in der in Fig. 3 gezeigten Speichervorrichtung zeigt;

Fig. 5C eine Ansicht ist, die das Potential an einer Bitleitung in der in Fig. 3 gezeigten Speichervorrichtung zeigt;

Fig. 6 ein Schaltungsdiagramm einer weiteren nichtflüchtigen Halbleiterspeichervorrichtung gemäß dem ersten Aspekt der vorliegenden Erfindung ist;

Fig. 7 ein Schaltungsdiagramm einer nichtflüchtigen Halbleiterspeichervorrichtung gemäß dem zweiten Aspekt der vorliegenden Erfindung ist;

Fig. 8A und 8B Wellenformdiagramme eines Eingangsimpulses sind, der an eine Pegel-Verschiebeeinheit angelegt wird, und deren Ausgangsimpulses;

Fig. 9A und 9B jeweils ein Ersatzschaltbild ist, das den Hauptteil des in Fig. 7 gezeigten Speichers zeigt, und ein Wellenformdiagramm ist, das die daran angelegte Spannung zeigt;

Fig. 10 ein Schaltungsdiagramm einer weiteren nichtflüchtigen Halbleiterspeichervorrichtung gemäß dem zweiten Aspekt der vorliegenden Erfindung ist;

Fig. 11A und 11B Wellenformdiagramme von Eingangsimpulsen sind, die an eine Pegel-Verschiebeeinheit angelegt werden, und

Fig. 11C ein Ausgangsimpuls davon ist;

Fig. 12A, 12B und 12C jeweils Wellenformdiagramme einer Spannung eines schwebenden Gates, einer Bitleitungs-Spannung und einer Steuergate-Spannung in der in Fig. 10 gezeigten Speichervorrichtung sind;

Fig. 13A ein Schaltungsdiagramm einer weiteren nichtflüchtigen Halbleiterspeichervorrichtung gemäß dem zweiten Aspekt der vorliegenden Erfindung ist;

Fig. 13B und 13C jeweils ein Ersatzschaltbild ist, das den Hauptteil des in Fig. 13A gezeigten Speichers zeigt, und ein Wellenformdiagramm ist, das die daran angelegte Spannung zeigt;

Fig. 14A ein Schaltungsdiagramm einer weiteren nichtflüchtigen Halbleiterspeichervorrichtung gemäß dem zweiten Aspekt der vorliegenden Erfindung ist;

Fig. 14B und 14C jeweils ein Ersatzschaltbild ist, das den Hauptteil des in Fig. 14A gezeigten Speichers zeigt, und ein Wellenformdiagramm ist, das die daran angelegte Spannung zeigt;

Fig. 15A, 15B und 15C jeweils Wellenformdiagramme einer Spannung eines schwebenden Gates einer Bitleitungs-Spannung und einer Steuergate-Spannung in der in Fig. 14A gezeigten Speichervorrichtung sind;

Fig. 16 eine Schnittansicht ist, die ein weiteres Beispiel einer Strom-Zuführeinrichtung zeigt;

Fig. 17A ein Schaltungsdiagramm eines Ausführungsbeispiels des nichtflüchtigen Speichers gemäß dem dritten Aspekt der vorliegenden Erfindung ist;

Fig. 17B ein Wellenformdiagramm der Impulse ist, die während einer Lösch-/Schreiboperation an das Steuergate angelegt werden;

Fig. 18 ein Schaltungsdiagramm eines weiteren Ausführungsbeispiels des nichtflüchtigen Speichers gemäß dem dritten Aspekt der vorliegenden Erfindung ist;

Fig. 19A, 19B und 19C jeweilige Wellenformdiagramme einer Spannung eines schwebenden Gates, einer Bitleitungs-Spannung und einer Steuergate-Spannung in der in Fig. 18 gezeigten Speichervorrichtung sind;

Fig. 20 ein Schaltungsdiagramm eines weiteren Ausführungsbeispiels der nichtflüchtigen Speichervorrichtung gemäß dem dritten Aspekt der vorliegenden Erfindung ist;

Fig. 21A ein Ersatzschaltbild des Ausführungsbeispiels der Fig. 20 ist;

Fig. 21B ein Wellenformdiagramm ist, das die Operationszeiten eines Schalters zeigt;

Fig. 21C ein Wellenformdiagramm ist, das einen zusammengesetzten Impuls zeigt;

Fig. 22A ein weiteres Ersatzschaltbild des Ausführungsbeispiels der Fig. 20 ist;

Fig. 22B ein Wellenformdiagramm ist, das die Operationszeiten eines Schalters zeigt;

Fig. 22C ein Wellenformdiagramm ist, das einen zusammengesetzten Impuls zeigt;

Fig. 23A ein Schaltungsdiagramm ist, das ein weiteres Ausführungsbeispiel der nichtflüchtigen Halbleiterspeichervorrichtung gemäß dem dritten Aspekt der vorliegenden Erfindung zeigt;

Fig. 23B eine Tabelle zum Erklären einer Löschoperation ist;

Fig. 24 ein Schaltungsdiagramm einer nichtflüchtigen Halbleiterspeichervorrichtung gemäß dem vierten Aspekt der vorliegenden Erfindung ist;

Fig. 25 ein Schaltungsdiagramm einer weiteren nichtflüchtigen Halbleiterspeichervorrichtung gemäß dem vierten Aspekt der vorliegenden Erfindung ist;

Fig. 26 ein Schaltungsdiagramm einer weiteren nichtflüchtigen Halbleiterspeichervorrichtung gemäß dem vierten Aspekt der vorliegenden Erfindung ist;

Fig. 27 ein Schaltungsdiagramm ist, das ein Ausführungsbeispiel zeigt, bei dem eine Schaltung für einen winzigen Strom eine Lade-Pumpschaltung ist;

Fig. 28 ein Schaltungsdiagramm eines weiteren Beispiels der Ladepumpe ist;

Fig. 29 ein Wellenformdiagramm von Operations-Wellenformen ist, die auf der in Fig. 29 gezeigten Ladepumpe basieren;

Fig. 30 ein Schaltungsdiagramm ist, das ein Ausführungsbeispiel zeigt, bei dem eine Schaltung für einen winzigen Strom eine geschaltete Kondensatorschaltung ist;

Fig. 31 ein Schaltungsdiagramm von Operations-Wellenformen ist, die auf der in Fig. 30 gezeigten geschalteten Kondensatorschaltung basieren;

Fig. 32 ein Schaltungsdiagramm eines weiteren Beispiels des geschalteten Kondensators ist;

Fig. 33 ein Wellenformdiagramm von Operations-Wellenformen ist, die auf dem in Fig. 32 gezeigten geschalteten Kondensator basieren;

Fig. 34 bis 37 Schaltungsdiagramme weiterer Ausführungsbeispiele der nichtflüchtigen Halbleiterspeichervorrichtung gemäß dem vierten Aspekt der vorliegenden Erfindung sind;

Fig. 38A und 38B Kurven sind, die jeweils die Verteilung der Schwellenspannungen eines gewöhnlichen Flash-EEPROM zeigen;

Fig. 38C eine Kurve ist, die die Verteilung der Schwellenspannungen eines gewöhnlichen EEPROM vom NAND-Typ zeigt;

Fig. 38D eine Kurve ist, die die Verteilung der Schwellenspannungen eines UVEPROM zeigt;

Fig. 39A und 39B Schaltungsdiagramme sind, die das Löschverfahren in dem herkömmlichen nichtflüchtigen Halbleiterspeicher zeigen;

Fig. 40A und 40B ein Ersatzschaltbild des nichtflüchtigen Halbleiterspeichers bzw. ein Wellenformdiagramm zum Erklären seiner Operation sind;

Fig. 41A ein Schaltungsdiagramm eines Beispiels einer Impuls-Erzeugungsschaltung ist, und

Fig. 41B und 41C Wellenformdiagramme zum Erklären ihrer Operation sind;

Fig. 42 ein Wellenformdiagramm zum Erklären der Operation der nichtflüchtigen Halbleiterspeichervorrichtung ist; und

Fig. 43A bis 43C Wellenformen zum Erklären des durch die vorliegende Erfindung zu lösenden Problems sind.

Fig. 44 und 45 Kurven sind, die die Effekte bzw. Wirkungen der Einstellung der Schwellenspannungen gemäß der vorliegenden Erfindung zeigen; und

Fig. 46 ein Blockdiagramm der Grundstruktur des Speichers ist, auf den das "Wechsel-Impulsverfahren" anzuwenden ist.

Nachfolgend werden bevorzugte Ausführungsbeispiele der Erfindung unter Bezugnahme auf die Zeichnungen erklärt.

Es wird ein Verfahren zum Einstellen der Schwellenspannungen nichtflüchtiger Speicherzellen beschrieben.

Zuerst wird das Verfahren zum Vereinheitlichen der Schwellenspannungen nichtflüchtiger Speicherzellen M1-Mn vom Typ eines schwebenden Gates im Detail erklärt.

Bei dieser Erklärung sind die Transistoren, die die Speicherzellen M1-Mn bilden, "Speicher-Transistoren" genannt. Zum leichteren Verstehen wird eine genauere Erklärung gegeben. Aber die vorliegende Erfindung sollte nicht auf diese konkrete Erklärung beschränkt sein. Die Elektrode eines Speicher-Transistors auf der Seite, wo ein Speicherknoten N (Verbindungsstelle zwischen Transistor und Kondensator in Fig. 1A) angeordnet ist, wird Drain-Elektrode genannt, wohingegen die Elektrode des Speicher-Transistors auf der gegenüberliegenden Seite Source-Elektrode genannt wird. Die obige Definition der Source-Elektrode und der Drain-Elektrode dient lediglich der einfacheren Erklärung halber. In einigen Fällen wird gemäß dem Operationsmodus einer tatsächlichen nichtflüchtigen Speichervorrichtung die Elektrode des Speicher-Transistors, wo der Speicherknoten angeordnet ist, bevorzugt als Source-Elektrode definiert. Beispielsweise sind bei einem wohlbekannten Leitungssystem mit virtueller Erdung die Bitleitung, an die die Drain-Elektroden der Speicher-Transistoren gemeinsam angeschlossen sind, und die Source-Leitung, an die die Source-Elektroden davon gemeinsam angeschlossen sind, abwechselnd auf ein Erdpotential geschaltet. Die vorliegende Erfindung enthält auch einen derartigen Modus.

Weiterhin kann bei einer bestimmten Struktur einer Speicherzelle und eines Anwendungszustandes einer Spannung (Verteilung einer elektrischen Feldstärke) ein Tunnelstrom zwischen dem schwebenden Gate und einem Kanal des Speicher-Transistors fließen. Bei der folgenden Erklärung ist jedoch unter Berücksichtigung der Tatsache, daß die von dem schwebenden Gate extrahierten Elektronen letztendlich zu der Drain-Elektrode geschaltet werden, um die Drain-Elektrode in einen Zustand mit relativ hohen Spannungen zu versetzen, angenommen, daß der Tunnelstrom zwischen dem schwebenden Gate und der Drain-Elektrode fließt, und zwar ungeachtet der Speicherstruktur und der Verteilung des elektrischen Feldes.

Fig. 1B ist ein Zeitdiagramm zum Erklären des Verfahrens zum Einstellen der Schwellenspannung einer nichtflüchtigen Speicherzelle gemäß der vorliegenden Erfindung. Bei diesem Einstellverfahren wird eine Wechsel-Spannung mit einer bestimmten Amplitude, z. B. eine Wechsel-Spannung oder ein Wechsel-Impulssignal, das zwischen positiven und negativen Potentialen oszilliert, zu einer beschränkten Anzahl von Zeitpunkten an das Steuergate der Speicherzelle angelegt.

Bei diesem Verfahren wird der Drain-Anschluß des Speicher-Transistors zuvor auf einem höheren Potential beibehalten, als jenes an der Source-Elektrode. Zum Beibehalten der Drain-Elektrode auf einem hohen Potential werden die Drain-Elektrode und die parasitäre Kapazität einer Bitleitung, die an die Drain-Elektrode angeschlossen ist, vorzugsweise als ein Kondensatorelement zur Ladungsspeicherung verwendet, oder andererseits kann ein spezifisches Kondensatorelement an die Drain-Elektrode angeschlossen werden, so daß Ladungen in dem Kondensatorelement gespeichert werden.

Als nächstes wird das Wechsel-Impulssignal, das zwischen positiven und negativen Potentialen oszilliert, an das Steuergate angelegt. Wenn eine positive Spannung an das Steuergate angelegt wird, schaltet ein Speicher-Transistor mit einem Schwellenwert ein, der niedriger als ein bestimmter Wert ist, der in bezug auf die angelegte Spannung oder einen Bereich in seiner Nachbarschaft definiert ist (nachfolgend erwarteter Wert genannt). Dann verschieben sich Ladungen von der Drain-Elektrode der nichtflüchtigen Speicherzelle zu ihrer Source-Elektrode. Als Ergebnis erniedrigt sich die Drain-Spannung in ausreichendem Maß, so daß ein darauffolgendes Anlegen einer negativen Spannung nicht zuläßt, daß der Tunnelstrom fließt. Das Extrahieren von Elektronen aus dem schwebenden Gate hört nämlich auf, so daß der Schwellenwert der nichtflüchtigen Speicherzelle sich danach nicht ändert.

Andererseits werden dann, wenn eine negative Spannung an das Steuergate angelegt wird, die in dem Speicher-Transistor gespeicherten Ladungen zu der Drain-Elektrode extrahiert, und die Schwellenspannung der nichtflüchtigen Speicherzelle fällt um den extrahierten Betrag ab. Wenn darauffolgend die positive Spannung an das Steuergate angelegt wird, schaltet der Speicher-Transistor mit einem niedrigeren Schwellenwert als dem erwarteten Wert ein, so daß sich die Ladungen von der Drain-Elektrode zu der Source-Elektrode verschieben. Als Ergebnis fällt die Drain-Spannung in ausreichendem Maß ab, so daß ein nachfolgendes Anlegen einer negativen Spannung kein Extrahieren von Elektronen aus dem schwebenden Gate zuläßt. Demgemäß ändert sich danach der Schwellenwert der nichtflüchtigen Speicherzelle nicht.

Wenn die obige Operation wiederholt wird, werden die Schwellenwerte aller nichtflüchtigen Speicherzellen in den erwarteten Wert konvergiert. Weiterhin werden, wenn die Anzahl von Malen eines Wiederholens der obigen Operation klein ist, die Schwellenwerte der nichtflüchtigen Speicherzellen nicht streng in einen vorbestimmten Wert konvergiert, sondern können einen erwünschten Bereich haben. Auch in diesem Fall ist es klar, daß der Schwellenwert der nichtflüchtigen Speicherzelle geeignet eingestellt worden ist. Ob der Schwellenwert streng in einen festen Wert oder in einen gewünschten Bereich konvergiert worden ist, wird nur durch Konvergenzmaß bestimmt.

Obwohl es aus dem Prinzip des obigen Verfahrens offensichtlich ist, sollte die Wellenform des an das Steuergate der nichtflüchtigen Speicherzelle angelegten Wechsel-Impulssignals nicht beschränkt sein. Die Wellenform kann eine rechteckige Welle, eine sinusförmige Welle, eine dreieckige Welle, etc. sein.

Es folgt eine weitere konkrete Erklärung. Nun wird angenommen, daß 10 (zehn) Impulse des Wechsel-Impulssignals, das z. B. zwischen 3 V und 10 V oszilliert, an das Steuergate der nichtflüchtigen Speicherzelle angelegt werden.

Zuerst wird eine Spannung von 5 V an die Drain-Elektrode eines ausgewählten Transistors Tr1 angelegt, und es wird auch eine Spannung von 5 V an seine Gate-Elektrode angelegt, so daß der ausgewählte Transistor einschaltet. Dann wird das Kondensatorelement, das durch eine Bitleitung BL und die parasitäre Kapazität des elektrisch mit der Bitleitung verbundenen Teils gebildet ist, geladen. Diese Ladeoperation verstärkt das Drain-Potential des Speicher-Transistors eines bestimmten nichtflüchtigen Speichers Mk. Danach wird, während der ausgewählte Transistor Tr1 ausgeschaltet ist (Gate-Spannung = 0 V), die Wechsel-Impulsspannung an das Steuergate des Speicher-Transistors angelegt, der zu der nichtflüchtigen Speicherzelle Mk gehört. Wenn eine positive Spannung von 3 V an das Steuergate des Speicher-Transistors angelegt wird, schaltet der Speicher-Transistor mit einem Schwellenwert, der niedriger als der erwartete Wert ist, ein. Dann fließt ein Kanalstrom von der Drain-Elektrode zu der Source-Elektrode. Dies bedeutet eine Verringerung der Drain-Spannung des Speicher-Transistors aufgrund eines Entladens der in dem Kondensatorelement gespeicherten Ladungen. In einem solchen Speicher-Transistor läßt ein nachfolgendes Anlegen der negativen Spannung nicht zu, daß der Tunnelstrom fließt.

Als nächstes wird dann, wenn eine negative Spannung von -10 V an das Steuergate des Speicher-Transistors angelegt wird, das Potential des schwebenden Gates negativ, und zwar normalerweise um etwa die Hälfte der Größe wie das Potential des Steuergates. Dann wird eine geringe Menge von Elektronen aus dem schwebenden Gate zu der Drain-Elektrode extrahiert. Der entsprechende Tunnelstrom fließt zwischen dem schwebenden Gate und der Drain-Elektrode. Als Ergebnis wird die Schwellenspannung um den Wert verringert, der den aus dem schwebenden Gate extrahierten Elektronen entspricht. Wenn darauffolgend eine positive Spannung von 3 V an das Steuergate des Speicher-Transistors angelegt wird, schaltet der Speicher-Transistor mit dem Schwellenwert ein, der geringer als der erwartete Wert ist. Als Ergebnis erniedrigt sich die Drain-Spannung des Speicher-Transistors aufgrund des Entladens der in dem Kondensatorelement gespeicherten Ladungen. Danach wird das Anlegen des Wechsel-Impulssignals wiederholt. Somit werden die Schwellenwerte aller nichtflüchtigen Speicherzellen derart eingestellt, daß sie in den erwarteten Wert konvergiert werden.

Die Fig. 42A bis 42C zeigen die Änderungen des Potentials V_FG des schwebenden Gates (Fig. 42A) und des Potentials V_BL der Bitleitung (Fig. 42B), wenn eine gepulste Steuergate-Spannung V_CG (Fig. 42C) an das Steuergate eines Speicher-Transistors vom Typ eines schwebenden Gates angelegt wird.

Die in Fig. 42c gezeigte Steuergate-Spannung V_CG ist eine Wechsel-Spannung einer kontinuierlichen Kombination vieler Impulse ((1), (2), . . . (6), . . .), die zwischen 5 V und -10 V oszillieren. Wie es in Fig. 42A bei (a), (b) und (c) gezeigt ist, werden die unterschiedlichen Potentiale V_FG des schwebenden Gates von -6 V, -4 V und 2 V zu einem Anfangszustand nach etwa 100 µs in ein vorbestimmtes Potential (etwa -2 V) konvergiert. Da der Schwellenwert der Speicherzelle derart angesehen werden kann, daß er etwa halb so groß wie der absolute Wert des Potentials V_FG des schwebenden Gates ist, kann verstanden werden, daß das Anlegen der Wechsel-Spannung an das Steuergate die verteilten Schwellenwerte von -12 V, -8 V und -4 V in etwa 4 V konvergiert. Dann fällt, wie es in Fig. 42B durch (c) gezeigt ist, in der Speicherzelle mit einem relativ niedrigen Schwellenwert, sofort nachdem der erste Impuls ((1) in Fig. 42C) angelegt wird, das Potential V_BL der Bitleitung abrupt und nähert sich dann schrittweise einem festen Wert. Andererseits fällt, wie es in Fig. 42B durch (a) und (b) gezeigt ist, in der Speicherzelle mit einem relativ hohen Schwellenwert, das Potential V_BL der Bitleitung nicht, bis der vierte Impuls ((4) in Fig. 42C) angelegt ist. Das Potential V_BL der Bitleitung der Speicherzelle mit einem höheren Schwellenwert fällt zu einem späteren Zeitpunkt abrupt ab. Jedoch nähern sich die jeweiligen Potentiale der Bitleitung auf jeden Fall festen Werten. Somit kann aus den Fig. 42A bis 42C verstanden werden, daß dann, wenn die Wechsel-Spannung an das Steuergate des Speicher-Transistors vom Typ eines schwebenden Gates angelegt wird, die Schwellenwerte seiner Speicherzelle eingestellt werden können.

Ein derartiger Effekt ist deutlicher in den Fig. 44 und 45 gezeigt. In diesen Figuren ist an der Abszisse die Anfangs-Schwellenspannung in einer Speicherzelle angegeben, und an der Ordinate ist die Schwellenspannung angegeben, in die konvergiert wird, wenn die aus zehn Impulsen zusammengesetzte Wechsel-Spannung angelegt ist. Der Impuls, der die Wechsel-Spannung in Fig. 44 bildet, ist eine quadratische Welle, die zwischen 4 V, 3 V oder 2 V (Dauer von 15 µs) und -10 V (Dauer von 10 µs) oszilliert. Der Impuls, der die Wechsel-Spannung in Fig. 45 bildet, ist eine quadratische Welle, die zwischen 3 V (Dauer von 15 µs) und - 13 V, -10 V oder -5 V (Dauer von 10 µs) oszilliert. Wie es aus diesen Figuren zu ersehen ist, kann der konvergierte Wert oder Bereich aus dem Anfangs-Schwellenwert und einem Parameter der an das Steuergate angelegten Wechsel-Spannung erwartet werden. Weiterhin kann verstanden werden, daß (1) dort, wo der Anfangs-Schwellenwert (Vth0) 4 V oder größer ist, der geschätzte Wert ungeachtet der Anfangs-Schwellenspannung im wesentlichen fest ist; (2) dort, wo die Anfangs-Schwellenspannung der Speicherzelle größer als die Spannung mit positiver Spitze der an das Steuergate angelegten Wechsel-Spannung ist, der geschätzte Wert ungeachtet des Anfangs-Schwellenwerts im wesentlichen fest ist; (3) dort, wo die Spannung mit negativer Spitze der an das Steuergate angelegten Wechsel-Spannung niedriger als 10 V ist, der erwartete Wert ungeachtet des Anfangs-Schwellenwertes im wesentlichen fest ist; und (4) dort, wo der Anfangs-Schwellenwert (Vth0) nicht kleiner als 4 V ist und die an das Steuergate angelegte positive Spannung V+ ist, der Schwellenwert nach einer Konvergenz 0,7+ bis 0,8+ ist (wenn Vth0 = 2 V, etwa 0,70 V+; wenn Vth0 = 3 V, etwa 0,73 V+; und wenn Vth = 4 V, etwa 0,80 V+).

Das obige Verfahren zum Einstellen des Schwellenwertes dient zum Verringern des Schwellenwertes der Speicherzelle durch Anlegen einer niedrigeren Spannung (negatives Potential in dem Fall der Wechsel-Spannung, die zwischen einem positiven Potential und einem negativen Potential oszilliert), und verifiziert und wählt den Schwellenwert der Speicherzelle durch Anlegen einer höheren Spannung (positives Potential in dem Fall der Wechsel-Spannung, die zwischen einem positiven Potential und einem negativen Potential oszilliert) aus. Das Verifizieren des Schwellenwertes der Speicherzelle hat die Bedeutung eines Vergleichens des aktuellen Schwellenwertes einer Speicherzelle als ein Ziel bzw. Sollwert mit dem erwarteten Wert, der der konvergierte Wert oder Bereich ist, der in bezug auf die höhere Spannung bestimmt ist. Die Auswahl der Speicherzelle hat die Bedeutung, zu entscheiden, ob die Speicherzelle im Einsatz eine Speicherzelle ist, die einen Schwellenwert hat, der niedriger als der erwartete Wert ist. Wenn die Speicherzelle auf der Basis der höheren Spannung ausgewählt wird, fällt in der Speicherzelle, die einen Schwellenwert hat, der niedriger als der erwartete Wert ist, die Drain-Spannung des Speicher-Transistors der Speicherzelle derart ab, daß ein nachfolgendes Anlegen der niedrigeren Spannung keinen Tunnelstrom bereitstellt. Daher wird eine solche Speicherzelle nicht für das Verifizieren des Schwellenwertes der Speicherzelle dienlich sein. Andererseits liefert das Anlegen der niedrigeren Spannung bei der Speicherzelle, deren Schwellenwert noch niedriger als der erwartete Wert ist, den Tunnelstrom, so daß eine solche Speicherzelle für das Verifizieren ihres Schwellenwertes und einer darauffolgenden Auswahl von ihr nützlich sein wird.

In diesem Fall kann der geschätzte Wert, in den der Schwellenwert der Speicherzelle zu konvergieren ist, optional bestimmt werden. Da ein Anlegen der niedrigeren Spannung für eine kürzere Zeit den Tunnelstrom für die Zeit klein machen kann, d. h. Elektronen von dem schwebenden Gate um ein geringeres Maß extrahieren kann, kann die Genauigkeit der Konvergenz des Schwellenwertes der Speicherzelle in den erwarteten Wert erhöht werden. Andererseits resultiert ein Anlegen der höheren Spannung für eine kurze Zeit in einem Beginn des Anlegens einer niedrigen Spannung vor dem Beenden der Verringerung der Drain-Spannung, und läßt somit nicht zu, daß die Konvergenz des Schwellenwertes der Speicherzelle geeignet gesteuert wird. Aus diesem Grund wird solange wie keine Beeinträchtigung der Operationsgeschwindigkeit der nichtflüchtigen Speichervorrichtung selbst auftritt, vorzugsweise die höhere Spannung für eine längere Zeit angelegt.

In dem Fall, daß sich die Wechsel-Spannung zwischen positiven und negativen Spannung verändert, ist der absolute Wert der positiven Spannung vorzugsweise kleiner als jener der negativen Spannung. Obwohl es von der Verteilung der elektrischen Feldstärke in einem Gate-Oxidfilm abhängt, überschreitet unter der Annahme, daß die Möglichkeit einer Injektion von Elektronen, wenn die positive Spannung an das Steuergate angelegt ist, nahezu gleich jener des Abziehens von Elektronen aus dem schwebenden Gate ist, wenn die negative Spannung an das Steuergate angelegt ist, wenn der absolute Wert der positiven Spannung größer als jener der negativen Spannung ist, das Ausmaß der Injektion von Elektronen in das schwebende Gate jenes des Herausziehens von Elektronen aus dem schwebenden Gate, so daß der Schwellenwert der Speicherzelle folgen kann. Obwohl es einen Zustand gibt, der zuläßt, daß die Injektion von Elektronen in das schwebende Gate vernachlässigt werden kann, ist das Verfahren zum Einstellen des Schwellenwertes solange ausreichend effektiv, wie die Wirkung des Anlegens der positiven Spannung, die Änderungen des Schwellenwertes der Speicherzelle beeinflußt, niedriger als jene der niedrigeren Spannung ist.

Die an das Steuergate des Speicher-Transistors anzulegende Spannung ist vorzugsweise ausreichend niedriger als die Drain-Spannung des Speicher-Transistors. Das Anlegen der niedrigeren Spannung extrahiert die Elektronen von dem schwebenden Gate. Wenn die Drain-Spannung während des Anlegens der Wechsel-Spannung schrittweise entsprechend abfällt, wird es schwierig, die Elektronen aus dem schwebenden Gate zu extrahieren. Zum Vermeiden eines solchen Nachteils wird dafür gesorgt, daß die an das Steuergate anzulegende niedrigere Spannung viel niedriger als die Drain-Spannung des Speicher-Transistors ist, so daß die Elektronen leicht extrahiert werden und der Tunnelstrom leicht fließt. Daher ändert sich die Amplitude der an das Steuergate anzulegenden niedrigeren Spannung vorzugsweise in Übereinstimmung mit einer Veränderung der Drain-Spannung.

Bei dem obigen Verfahren zum Einstellen des Schwellenwertes wird bevorzugt, daß die höhere Spannung (positive Spannung der sich zwischen der positiven Spannung und der negativen Spannung ändernden Wechsel-Spannung) vor der niedrigeren Spannung (negative Spannung der obigen Wechsel-Spannung) angelegt wird. Der Grund dafür ist folgender: in dem Fall, in dem die Speicherzelle zur Ausgabe ein EPROM ist, wird dann, wenn die negative Spannung zuerst angelegt wird, der Schwellenwert der Speicherzelle mit dem ausreichend niedrigen Schwellenwert weiter verringert, so daß die Speicherzelle in eine Art exzessiven Löschzustands versetzt wird. Somit werden die Source- und Drain-Elektroden kurzgeschlossen, so daß die Drain-Spannung nicht angelegt werden kann. Dies führt zu Schwierigkeiten wie beispielsweise einem schlechten Lesen der Daten und einer Unmöglichkeit des Ladens der Bitleitung.

Jedoch kann auch die niedrigere Spannung zuerst angelegt werden. Beispielsweise wird, wenn die niedrigere Spannung keine niedrige Spannung von -10 V ist, sondern eine relativ hohe Spannung von -1 V, in vielen Fällen das obige Problem des exzessiven Löschens nicht auftreten. Daher kann auch zuerst die niedrigere Spannung angelegt werden. In diesem Fall wird, nachdem beispielsweise -1 V zuerst angelegt wird, und darauffolgend -3 V angelegt wird, vorzugsweise z. B. -10 V angelegt, was viel niedriger als die Drain-Spannung des Speicher-Transistors ist, so daß der Tunnelstrom leicht fließen kann.

Es kann verstanden werden, daß das obige Verfahren zum Einstellen des Schwellenwertes ein neues Verfahren zum Verringern des Schwellenwertes der nichtflüchtigen Speicherzelle vom Typ mit schwebendem Gate ist, um ihn in einen gewünschten Wert oder Bereich zu konvergieren, und auch ein neues Verfahren zum Löschen (oder bei einer anderen Definition zum Beschreiben) der nichtflüchtigen Speicherzelle vom Typ mit schwebendem Gate. Wenn es bei der folgenden Erklärung der Ausführungsbeispiele der vorliegenden Erfindung vorkommt, wird dieses Verfahren der leichteren Erklärung halber "Wechsel-Impulsverfahren" genannt.

Es folgt eine Erklärung der Grundstruktur eines Speichers, bei dem das Wechsel-Impulsverfahren angewendet werden kann.

Nun wird unter Bezugnahme auf Fig. 46 die Grundstruktur einer nichtflüchtigen Speichervorrichtung erklärt, bei der das obige Wechsel-Impulsverfahren angewendet werden kann.

In Fig. 46 bezeichnet ein Bezugszeichen 1 eine Speichermatrix; (21-24) Auswahlschaltkreise, die durch Multiplexer dargestellt sind; 3 eine Spannungsquelle; 4 einen Wechsel-Spannungserzeugungsschaltkreis; 5 einen Spannungs-Erfassungsschaltkreis; 6 andere periphere Schaltkreise; und 7 einen Steuerschaltkreis. Ein Symbol Wi oder WLi bezeichnet eine Wortleitung; Sj eine Source-Leitung; Bk oder BLk eine Bitleitung; STk eine Gate-Auswahlleitung; SL₁ einen Source-Auswahlschaltkreis; und Trk einen Auswahl-Transistor. Indizes i, j, k und l sind ganze Zahlen, die der Anzahl von Wortleitungen und Source-Leitungen und der Auswahl-Transistoren entsprechen.

Die Speichermatrix 1 besteht aus einer Vielzahl nichtflüchtiger Speicherzellen M1 bis Mn, die regelmäßig angeordnet sind. Irgendeine nichtflüchtige Speicherzelle Mk, die einen Transistor mit einem Steuergate und einem schwebenden Gate enthält (hier nachfolgend "Speicher-Transistor" genannt) ist an der Kreuzungsstelle einer Wortleitung Wi und einer Bitleitung Bk angeordnet. Die Gate-Elektrode, die Drain-Elektrode und die Source-Elektrode des Speicher-Transistors sind mit der Wortleitung Wi, der Bitleitung Bk und der Source-Leitung Sj verbunden. Der Auswahl-Schaltkreis 2 wählt die Wortleitung, die Bitleitung und die Source-Leitung entsprechend einer spezifischen Adresse durch ein Steuersignal von dem Steuerschaltkreis 7 aus. In diesem Zusammenhang kann der Auswahl-Schaltkreis 2 derart angesehen werden, als ob er einen Adressen-Decodierer enthält. Der Auswahl-Schaltkreis 21 legt eine Spannung nur an eine spezifische Bitleitung an, die ausgewählt werden soll, was dazu beiträgt, Energie einzusparen. Der Auswahl-Schaltkreis 22 wählt eine bestimmte Gate-Auswahlleitung aus, um die Ein-Aus-Operation des ausgewählten Transistors entsprechend der Gate-Auswahlleitung zuzulassen. Diese Auswahl-Schaltkreise 21 und 22 lassen ein Laden der Bitleitung zu, das für das Wechsel-Impulsverfahren oder ein zusätzlich hinzugefügtes Kondensatorelement nötig ist. Die Auswahl-Schaltkreise 23 und 24 wählen eine bestimmte Wortleitung und eine bestimmte Source-Leitung aus. Der Wechsel-Spannungserzeugungsschaltkreis 4 führt der ausgewählten Wortleitung über den Auswahl-Schaltkreis 23 ein vorbestimmtes Wechsel-Impulssignal zu. Der Schaltkreis 4 kann ein Schaltkreis sein, der ein Gleich-Spannungssignal erzeugen kann, das ein Auswahlsignal zum Auswählen einer Wortleitung ist, d. h. eine Wortleitungs-Treiberschaltung oder ein Teil davon. Der Spannungs-Erfassungsschaltkreis 5 dient zum Erfassen des verringerten Potentials an der Bitleitung während und nachdem das Wechsel-Impulsverfahren angewendet wird. Der Schaltkreis 5 kann als Erfassungsschaltkreis zum Lesen einer Speicherinformation verwendet weren. Der periphere Schaltkreis 6, der für das Wechsel-Impulsverfahren nicht notwendigerweise erforderlich ist, ist allgemein dargestellt.

Der Steuerschaltkreis 7 steuert allgemein die Auswahl-Schaltkreise 2 (21-24), die Spannungsquelle 3, den Wechsel-Spannungserzeugungsschaltkreis 4 und die peripheren Schaltkreise 6. Der Steuerschaltkreis 7 führt nämlich alle Steueroperationen einschließlich der Steuerung der Operationszeiten jedes Schaltkreises durch, die für die Operation des Wechsel-Impulsverfahrens erforderlich ist. Der gesamte oder ein Teil des Steuerschaltkreises 7 kann auf einem Chip ausgebildet sein, auf dem die Speichermatrix 1 angeordnet ist, und sonst können Steuersignale von außerhalb des Chips zugeführt werden, um das Wechsel-Impulsverfahren durchzuführen. Beispiele der durch den Steuerschaltkreis 7 für die Operation des Wechsel-Impulsverfahrens bewirkten Steueroperation sind wie folgt:

1. Der Auswahl-Schaltkreis 2 wird gesteuert, um (1) eine bestimmte Speicherzelle, eine bestimmte Bitleitung oder eine bestimmte Wortleitung auszuwählen, oder viele Speicherzellen, Wortleitungen oder Bitleitungen gleichzeitig auszuwählen; und um (2) das Source-Potential, das Drain-Potential und das Substrat-Potential der ausgewählten Speicherzelle(n) auf einen vorbestimmten Wert einzustellen. Somit wird das Potential der ausgewählten Bitleitung relativ erhöht, so daß der darauffolgende schwebende Zustand beibehalten werden kann, und ein Potentialzustand kann derart eingestellt werden, daß zugelassen wird, daß der Tunnelstrom oder ein Kanalstrom leicht in den Speicher-Transistor fließt.
2. Der Wechsel-Spannungsschaltkreis 4 wird gesteuert. Somit kann (1) ein vorbestimmtes Wechsel-Impulssignal eingestellt werden. Die Impulsbreite, die Art, die Anzahl, der Spitzenwert, die Wellenform, etc. der eine Wechsel-Spannung bildenden Impulse können optional eingestellt werden. Weiterhin kann entschieden werden, ob eine positive Spannung oder eine negative Spannung angelegt werden soll. Insbesondere kann beispielsweise der Steuerschaltkreis 7 den absoluten Wert des absoluten Wertes des Spitzenwertes der negativen Spannung auf der Basis des Signals von dem Spannungs-Erfassungsschaltkreis 5 erhöhen, der erfaßt hat, daß das Potential an der bestimmten Wortleitung verringert worden ist.
Gleichermaßen kann der Steuerschaltkreis 7 die Impulsbreite oder die Art der das Wechsel-Impulssignal bildenden Impulse auf der Basis des Signals von dem Spannungs-Erfassungsschaltkreis 5 ändern.
(2) Ein vorbestimmtes Wechsel-Impulssignal kann über den Auswahl-Schaltkreis 2 an eine bestimmte Wortleitung angelegt werden.
(3) Das Anlegen des Wechsel-Impulssignals an eine bestimmte Wortleitung durch den Wechsel-Spannungserzeugungsschaltkreis 4 kann angehalten werden. Insbesondere hält der Steuerschaltkreis 7 das Anlegen der Wechsel-Spannung an die Wortleitung auf der Basis des Spannungs-Erfassungsschaltkreises an, der erfaßt hat, daß das Potential an einer bestimmten Wortleitung in ausreichendem Maß verringert worden ist. Dies trägt dazu bei, Energie einzusparen.
3. Die Spannungsquelle 3 wird gesteuert, um die Ein-Aus-Steuerung der Spannungsquelle zu ermöglichen, was für die Operation eines geschalteten Kondensators notwendig ist.

Bei den jeweiligen Ausführungsbeispielen, die nachfolgend erklärt werden, ist die Grundstruktur der nichtflüchtigen Speichervorrichtung, wie sie in Fig. 46 gezeigt ist, grundsätzlich gleich, außer für den Fall, der besonders hervorgehoben ist. Daher muß bei jedem Ausführungsbeispiel nur der Hauptteil der Speichermatrix 1 erklärt werden.

Beispiel I

Nun wird unter Bezugnahme auf Fig. 3 die nichtflüchtige Halbleiterspeichervorrichtung gemäß dem ersten Aspekt der vorliegenden Erfindung erklärt. In Fig. 3 sind nichtflüchtige Speicherzellen in einer Matrixform angeordnet, um eine nichtflüchtige Halbleiterspeichervorrichtung zu bilden. Jede der Speicherzellen M11, M12, M21 und M22, . . ., besteht aus Source-/Drain-diffundierten Schichten, die in einem Halbleitersubstrat ausgebildet sind, einem schwebenden Gate, das mit einem Gate-Oxidfilm von etwa 100 Å und einem ONO (Siliziumoxid-Film - Siliziumnitrid-Film - Siliziumoxid-Film) bedeckt ist, die zwischen den Source-Drain-Schichten ausgebildet sind, und einem Steuergate, das auf dem schwebenden Gate ausgebildet ist.

Die Steuergates der Speicherzellen M11, M12 sind an eine Wortleitung W1 angeschlossen, und jene der Speicherzellen M21, M22 sind an eine Wortleitung W2 angeschlossen. Eine Bitleitung B1 ist an die einen Elektroden der Speicherzellen M11, M21, . . . und an den Source-Anschluß eines Auswahl-Transistors Tr1 angeschlossen, und eine Bitleitung B2 ist an die einen Elektroden der Speicherzellen M12, M22, . . . und an den Source-Anschluß eines Auswahl-Transistors Tr2 angeschlossen. Die Verbindungsstellen der Speicherzellen M11 und M12 und der Speicherzellen M12 und M22 sind miteinander an den Source-Anschluß eines Auswahl-Transistors Tr3 über eine Source-Leitung S1 angeschlossen. Die Drain-Anschlüsse der Auswahl-Transistoren Tr1 und Tr2 sind jeweils an die Pull-Up-Schaltkreise 10 (nicht gezeigt) angeschlossen. Die Gate-Anschlüsse dieser Auswahl-Transistoren sind jeweils an die Gate-Auswahlleitungen ST1 und ST2 angeschlossen. Ein Kondensator C1 ist zwischen der Bitleitung B1 und der Source-Leitung S1 angeschlossen, und ein Kondensator C2 ist zwischen der Source-Leitung S1 und der Bitleitung B2 angeschlossen. Die Kondensatoren C1 und C2 können durch einen Transistor verbunden sein.

Obwohl es nicht darauf beschränkt ist, hat das schwebende Gate in jeder Speicherzelle, das zwischen dem Gate-Oxidfilm ausgebildet ist, eine Größe von 3 µm × 1 µm, und einen Kanalbereich und einen Teil der Source-/Drain-diffundierten Schichten. Der Kanalbereich hat eine Größe von 1 µm × 1 µm. Zum Anwenden des Wechsel-Impulsverfahrens müssen die Kapazitäten der Kondensatorelemente 9 und C0 unter den folgenden Bedingungen festgelegt sein:

1. (Kapazität des schwebenden Gates in einer Speicherzelle) << (Kapazität zwischen einer Bitleitung und einer Source-Leitung)
2. (Zeitkonstante, die durch den Leckstrom der Bitleitung in einem schwebenden Zustand bestimmt wird, und die Kapazität der Bitleitung) << (Breite eines Impulses, der an eine Wortleitung angelegt ist)

Weiterhin ist es dort, wo das Wechsel-Impulsverfahren verwendet wird, bei dem eine Wechsel-Spannung an das Steuergate des Speicher-Transistors angelegt wird, wünschenswert, daß das Potential an der Bitleitung weniger als 5% beträgt, während die Wechsel-Spannung angelegt ist.

Empirisch ist herausgefunden worden, daß die Kapazitäten der Kondensatorelemente 9 und C0, die die obigen Bedingungen (1) und (2) erfüllen, etwa 100 bis 300 fF beträgt.

Wenn die in der Bitleitung und dem daran elektrisch angeschlossenen Teil erzeugte parasitäre Kapazität größer als die Kapazität von C1 und C2 ist, können Hilfs-Kondensatorelemente C1 und C2 weggelassen werden.

Nun wird unter Bezugnahme auf die Wellenformdiagramme der Fig. 4A bis 4C das Löschverfahren für die oben beschriebene Speichervorrichtung erklärt.

Zuerst wird der Fall erklärt, bei dem die Speicherzellen eine hohe Schwellenspannung von 7 V oder darüber haben.

Es wird angenommen, daß die Bitleitung B1 auf dem Potential von 5 V ist, die Bitleitung B2 auf dem Erdpotential liegt, und die Source-Leitung S1 auch auf dem Erdpotential liegt.

Die Auswahl-Transistoren Tr1 und Tr2 werden ausgeschaltet, um die Bitleitung B1 und B2 in einen schwebenden Zustand zu versetzen. Dann werden die Kondensatoren C1 und C2 in einen geladenen Zustand versetzt. Darauffolgend wird, während das Potential der Wortleitung W2 auf Erdpotential verringert ist, eine Impulswelle (Signal), wie es in Fig. 4A gezeigt ist, an die Wortleitung W1 und die Steuergates der Speicherzellen M11 und M12 angelegt. Das Potential an den schwebenden Gates, die an die Wortleitung W1 angeschlossen sind, wird, wie es in Fig. 4B gezeigt ist, schrittweise erniedrigt, wenn ein negatives Potential an die Steuergates angelegt wird. Wie es in Fig. 4C gezeigt ist, wird die Spannung an dem an die Bitleitung B1 angeschlossenen Drain-Anschluß erniedrigt, wenn ein positives Potential an die Steuergates angelegt wird, während ein vorbestimmtes Schwellenpotential an den schwebenden Gates liegt.

Die durch die Wortleitung an die Steuergates angelegte Impulswelle hat einen ersten Impuls mit einem Potential mit positiver Spitze von 3 V und eine Impulsbreite von 20 µs und einen nachfolgenden Impuls mit einem Potential mit negativer Spitze von -10 V und einer Impulsbreite von 10 µs. Diese positiven und negativen Impulse werden abwechselnd und wiederholt an die Steuergates angelegt, um dadurch die Potentiale an dem schwebenden Gate und der Drain-Elektrode zu erniedrigen. In diesem Fall wird bevorzugt gewünscht, daß der absolute Wert des positiven Potentials kleiner als jener des negativen Potentials ist. Weiterhin wird bevorzugt gewünscht, daß, nachdem der Impuls mit dem positiven Potential angelegt ist, der Impuls mit dem negativen Potential angelegt wird. Im übrigen wird das Impulssignal von einem Impuls-Erzeugungsschaltkreis 12 über einen Schalter 13 zugeführt.

Bei der obigen Operation fließt dann, wenn der negative Impuls an die Wortleitung W1 angelegt ist, die mit dem Steuergate der Speicherzelle M11 verbunden ist, ein Tunnelstrom zwischen dem schwebenden Gate und der Drain-diffundierten Schicht. Als Ergebnis werden die in dem schwebenden Gate gespeicherten Ladungen verringert. Wenn der Schwellenwert schrittweise erniedrigt wird, beginnt ein Kanalstrom zwischen dem Source- und dem Drain-Anschluß zu fließen. Aufgrund dieses Kanalstroms wird die Drain-Spannung verringert und möglicherweise wird der Tunnelstrom nicht zwischen dem schwebenden Gate und dem Drain-Anschluß fließen. Somit gelangt die Speicherzelle M11 dahin, den konvergierten Schwellenwert zu haben.

Andererseits fließt in der Speicherzelle M12, weil die Bitleitung B2 auf dem Erdpotential liegt, kein Tunnelstrom zwischen dem schwebenden Gate und dem Drain- (oder Source-) Anschluß davon, so daß der Schwellenwert der Speicherzelle M12 auf einer hohen Spannung gehalten wird.

In den Speicherzellen M21 und M22 verändert sich das Potential an ihren schwebenden Gates nicht, und somit ändern sich auch ihre Schwellenspannungen nicht, weil die Wortleitung W2 auf dem Erdpotential liegt.

Als nächstes wird der Fall erklärt, bei dem die Speicherzelle eine niedrige Schwellenspannung von 2 V hat.

Auf dieselbe Weise wie in dem Fall, in dem die Schwellenspannung hoch ist, werden Signale an die Bitleitungen, die Source-Leitung, die Wortleitungen und die Auswahl-Transistoren angelegt.

Es wird angenommen, daß die Bitleitung B1 auf dem Potential von 5 V liegt, die Bitleitung B2 auf dem Erdpotential liegt, und die Source-Leitung S1 auch auf dem Erdpotential liegt.

Die Auswahl-Transistoren Tr1 und Tr2 werden ausgeschaltet, um die Bitleitungen B1 und B2 in einen schwebenden Zustand zu versetzen. Dann werden die Kondensatoren C1 und C2 in einen geladenen Zustand versetzt. Nachfolgend wird, während das Potential der Wortleitung W2 auf Erdpotential verringert ist, eine Impulswelle (Signal), wie es in Fig. 5A gezeigt ist, an die Wortleitung W1 angelegt, d. h. die Steuergates der Speicherzellen M11 und M12.

Bei der obigen Operation fließt dann, wenn der positive Impuls an die Wortleitung W1 angelegt wird, die an das Steuergate der Speicherzelle M11 angeschlossen ist, ein Kanalstrom zwischen ihrem Source- und Drain-Anschluß, so daß die Drain-Spannung erniedrigt wird. Als Ergebnis fließt selbst dann, wenn der darauffolgende negative Impuls angelegt wird, der Tunnelstrom nicht zwischen dem schwebenden Gate und dem Drain-Anschluß. Auf diese Weise werden, da der positive Impuls zuerst angelegt wird, im weiteren keine Ladungen von dem schwebenden Gate extrahiert, während der Schwellenwert schon verringert ist. Somit tritt kein exzessives Löschen auf. Daher ist die Schreiboperation vor einem ausgeführten Löschen nicht erforderlich. Zum ausreichenden Erniedrigen der Drain-Spannung ist es wünschenswert, daß die positive Dauer des Impulses erhöht wird.

Andererseits fließt in der Speicherzelle M12, weil die Bitleitung B2 auf dem Erdpotential liegt, kein Tunnelstrom zwischen dem schwebenden Gate und dem Drain- (oder Source-) Anschluß von ihr, so daß die Schwellenspannung der Speicherzelle M12 auf einer hohen Spannung gehalten wird.

Weil die Wortleitung W2 auf dem Erdpotential liegt, ändert sich in den Speicherzellen M21 und M22 das Potential ihrer schwebenden Gates nicht, und somit ändert sich deren Schwellenspannung.

Weiterhin kann, wenn die Löschoperation beendet ist, wenn alle Potentiale an den Bitleitungen relativ zu der Wortleitung W1 erniedrigt worden sind, eine parallele Löschoperation für eine große Anzahl von Speicherzellen ausgeführt werden, deren Gates mit der Wortleitung W1 verbunden sind. Da die Löschoperation innerhalb von zehn Perioden beendet wird, wenn Speicherzellen in der Größenordnung von höchstens 128 oder so parallel geschaltet sind, kann die für das Löschen erforderliche Zeit insgesamt verkürzt werden.

Das Potential an der Bitleitung wird mit der Zeit durch den Source-Strom schrittweise verringert. Wenn der Impuls mit einer Breite im Hinblick auf eine solche Verringerung an die Wortleitung angelegt wird, kann die Löschoperation auf eine stabilisiertere Weise mit höherer Geschwindigkeit realisiert werden. Eine schmalere Impulsbreite läßt zu, daß die Genauigkeit der Steuerung erhöht wird.

Die nichtflüchtige Halbleiterspeichervorrichtung gemäß dem ersten Aspekt der vorliegenden Erfindung sollte nicht auf den Speicher begrenzt sein, wie er in Fig. 3 gezeigt ist. Dasselbe Löschverfahren, das oben beschrieben ist, kann auf die nichtflüchtige Halbleiterspeichervorrichtung angewendet werden, die in Fig. 6 gezeigt ist.

In der in Fig. 6 gezeigten Speichervorrichtung sind Wortleitungen W1 bis W4 orthogonal zu den Kanälen der Auswahl-Transistoren Tr1 und Tr2 ausgebildet, und die Source-Leitungen S1 bis S3 der Speicherzellen M11, M12; M21, M22; M31, M32 und M41 und M42 sind an eine Source-Leitung Si eines breiten Bereichs angeschlossen.

Weiterhin kann, da die Löschoperation für die Schwellenspannungen einer großen Anzahl von Speicherzellen gesteuert werden kann, die an eine gemeinsame Wortleitung angeschlossen sind, unter der Annahme, daß die Speicherzelle die oben beschriebene Größe hat, die Anzahl der Speicherzellen, die parallel angeordnet werden können, von nur 64 auf 1000 oder so erhöht werden, und auch die für das Löschen erforderliche Zeit kann stark verkürzt werden.

Die nichtflüchtige Halbleiterspeichervorrichtung gemäß dem ersten Aspekt der vorliegenden Erfindung ist dahin gerichtet, eine Impulswelle (ein Signal) an das Steuergate einer nichtflüchtigen Speicherzelle anzulegen, um die in dem schwebenden Gate gespeicherten Ladungen zu löschen, wodurch die Speicherzelle in einen Anfangszustand versetzt wird. Daher ist das Löschverfahren einfach. Auch ist vor einem Löschen, das herkömmlicherweise ausgeführt worden ist, keine Schreiboperation erforderlich, so daß die Löschzeit stark verkürzt werden kann.

Es ist möglich, die Löschoperation gleichzeitig für eine große Anzahl von Speicherzellen durchzuführen, die parallel an eine gemeinsame Wortleitung angeschlossen sind. Durch Steuern der Impulsbreite einer Impulswelle (Signal), die an das Steuergate angelegt ist, kann die Schwellenspannung der Speicherzelle genau eingestellt werden. Dies macht es unnötig, irgendeine bestimmte Rückkoppelschaltung oder Logikschaltung dafür zu verwenden, die falsche Operation aufgrund der Schwankung der Schwellenspannungen der nichtflüchtigen Speicherzellen zu verhindern. Aus diesem Grund kann mit derselben Speichermenge eine kompaktere nichtflüchtige Halbleiterspeichervorrichtung als zuvor geschaffen werden. Es können auch die Herstellungskosten verringert werden.

Es muß nicht gesagt werden, daß die oben beschriebene Operation die Verarbeitungszeit für ein Schreiben verkürzen kann.

Beispiel II

Nun wird eine nichtflüchtige Halbleiterspeichervorrichtung gemäß dem zweiten Aspekt der vorliegenden Erfindung erklärt.

Fig. 7 ist ein Schaltungsdiagramm eines Ausführungsbeispiels der nichtflüchtigen Halbleiterspeichervorrichtung gemäß dem zweiten Aspekt der vorliegenden Erfindung.

Wie es in Fig. 7 gezeigt ist enthält die nichtflüchtige Halbleiterspeichervorrichtung eine Matrix 21, die aus nichtflüchtigen Speicherzellen, einem Pegelverschiebeschaltkreis 22, Schwellenspannungs-Detektorschaltkreisen 24 zum Erfassen der Schwellenspannungen der nichtflüchtigen Speicherzellen, Schaltern 23, Reihen-/Spalten-Decodierschaltkreisen (nicht gezeigt) und einem Leseverstärker (nicht gezeigt) besteht.

Bei der Speicherzellen-Anordnung 21 ist der Drain-Anschluß eines Auswahl-Transistors Tsa1 an eine Haupt-Bitleitung BLa1 angeschlossen, und der Source-Anschluß des Auswahl-Transistors Tsa1 ist an eine Unter-Bitleitung BLsa1 angeschlossen. Die Drain-Anschlüsse der Speicherelemente Ma1 und Ma2 sind an die Unter-Bitleitung BLsa1 angeschlossen, und deren Source-Anschlüsse sind gemeinsam an den Drain-Anschluß eines Source-Seiten-Auswahl-Transistors Trs1 über eine Source-Leitung angeschlossen. Eine Source-Seiten-Auswahlleitung SL1 ist an das Steuergate des Source-Seiten-Auswahl-Transistors Trs1 angeschlossen. Ein Kondensator Ca1 ist zwischen dem Source- und dem Drain-Anschluß jedes der Speicherelemente Ma1 und Ma2 angeschlossen.

Andererseits ist der Drain-Anschluß eines Auswahl-Transistors Tsb1 an eine Haupt-Bitleitung BLb1 angeschlossen, und, dessen Source-Anschluß ist an eine Unter-Bitleitung BLsb1 angeschlossen. Ein Kondensator Cb1 ist an den Source-Anschluß und den Drain-Anschluß jeder der Speicherzellen Mb1 und Mb2 angeschlossen.

Eine Wortleitung W1 ist an die Steuergates der Speicherelemente Ma1 und Mb1 angeschlossen. Eine Wortleitung W2 ist an die Steuergates der Speicherzellen Ma2 und Mb2 angeschlossen. Ein Block 1a1, der aus dem Auswahl-Transistor Tsa1, dem Kondensator Ca1 und den Speicherelementen Ma1, Ma2 besteht, die angeschlossen sind, wie es oben beschrieben ist, ist an die Haupt-Bitleitung Bla1 angeschlossen. Ein Block 1b1, der aus dem Auswahl-Transistor Tsb1, dem Kondensator Cb1 und den Speicherelementen Mb1 und Mb2 besteht, die oben beschrieben sind, ist an die Haupt-Bitleitung Blb1 angeschlossen.

Die Wortleitungen W1, W2 . . ., die miteinander verbunden sind, sind an den Pegelverschiebeschaltkreis 22 über den Schalter 23 angeschlossen. Der Schalter 23 kann ein Multiplexer sein. In diesem Fall ist jeder Block mit dem Pegelverschiebeschaltkreis 22 über den Multiplexer verbunden.

Die Unter-Bitleitung Blsa1 ist mit dem Schwellenspannungs-Detektorschaltkreis 24 über den Schalter 25 verbunden, und die Unter-Bitleitung Blsb1 ist auch mit dem Schwellenspannungsdetektor 24 über den Schalter 25 verbunden.

Der Schwellenspannungsdetektor 24 kann ein CMOS-Inverter sein, der aus Transistoren (MOSFETs) T6 und T7 besteht.

Der Pegelverschiebeschaltkreis 22 enthält einen CMOS-Inverter, der aus Transistoren (MOSFETs) T2 und T3, einem Transistor (MOSFET) T4, dessen Eingang immer auf "EIN" eingestellt ist, und einem Transistor (MOSFET) T5 zur positiven Rückkopplung des Ausgangs von dem CMOS-Inverter zu seinem Eingang besteht.

Im Betrieb wird eine Eingangs-Impulswelle mit einem Spitzenwert von 5 V, wie es in Fig. 8A gezeigt ist, an die Eingangsstufe des Pegelverschiebers 22 angelegt. Eine Ausgangs-Impulswelle, die sich zwischen positiven (3 V) und negativen (-10 V) Potentialen ändert, wird von der Ausgangsstufe des Pegelverschiebers 22 ausgegeben. Genauer gesagt wird ein Impulssignal mit einem "H"-(hohem)-Pegel (5 V) und einem "L"-(niedrigem)-Pegel (0 V) bei einer vorbestimmten Periode zugeführt. Die "L"-Pegeleingabe führt zu der "L"-Pegelausgabe (-10 V), die an die Wortleitungen W1 und W2 angelegt wird. Die "H"-Pegeleingabe führt zu der "H"-Pegelausgabe (3 V), die an die Wortleitungen W1 und W2 angelegt wird.

In dem Schwellendetektorschaltkreis 24 wird die Spannungsquelle Vdd, die an den Source-Anschluß des Transistors T7 angelegt ist, auf die Spannung eingestellt, die zweimal so groß wie die Spannung des schwebenden Gates jeder der Speicherzellen Ma1, Ma2, . . . während des Löschens ist.

Jeder der Blöcke 1a1, 1b1, . . . bildet eine DRAM-Zelle, die grundsätzlich aus einem Kondensator und einem dazu seriell geschalteten Transistor besteht. Beispielsweise bildet der Block 1a1 im wesentlichen eine DRAM-Zelle, die aus dem Auswahl-Transistor Tsa1 besteht, der die Auswahl-Gateleitung ST1 als eine Wortleitung verwendet, und dem Kondensator C0, der den zusätzlichen Kondensator Ca1 und die parasitäre Kapazität der Unter-Bitleitung BLsa1, der nichtflüchtigen Speicherelemente Ma1, Ma2, . . ., etc. umfaßt.

Schreib-/Lösch- oder Auffrischoperationen werden für den DRAM auf gewöhnliche Weise durchgeführt. Die einmal in dem DRAM gespeicherten Daten werden zu vorbestimmten Speicherelementen oder -zellen an einer nichtflüchtigen Halbleiterspeichervorrichtung übertragen.

Im übrigen ist dann, wenn die auf der Unter-Bitleitung BLsa1 und den nichtflüchtigen Speicherelementen basierende parasitäre Kapazität relativ klein ist, ein Vorsehen des Kondensators Ca1 notwendigerweise erforderlich. Doch bezüglich der parasitären Kapazität, die bei einer Miniaturisierung der Speicherelemente kleiner geworden ist, kann man sagen, daß der Kondensator Ca1 weggelassen werden kann, wenn die parasitäre Kapazität 100 fF oder größer ist.

Unter Bezugnahme auf die Fig. 9A und 9B wird die Schreib-/Löschoperation für die in Fig. 7 gezeigte nichtflüchtige Halbleiterspeichervorrichtung erklärt.

Fig. 9A ist ein Schaltungsdiagramm, das den Hauptteil der Fig. 7 zeigt. Fig. 9B zeigt die Wellenformen, die an die jeweiligen Teile der Schaltung angelegt werden. In Fig. 9A bezeichnet T1 einen Auswahl-Transistor, Ma1 bezeichnet ein nichtflüchtiges Speicherelement, C0 bezeichnet eine parasitäre Kapazität, und R0 bezeichnet einen äquivalenten Widerstand, der einem Leckstrom entspricht. Bei der folgenden Erklärung ist angenommen, daß der Leckstrom vernachlässigbar ist.

Die Schreib-/Löschoperation wird für den Fall erklärt, bei dem der nichtflüchtige Speicher Ma1 eine hohe Schwellenspannung von 7 V oder darüber hat.

Bei "ein"-geschaltetem Auswahl-Transistor T1 wird eine Spannung von 5 V an die Unter-Bitleitung BLsa1 angelegt, um die Unter-Bitleitung BLsa1 zu laden (vorzuladen), wobei die Source-Leitung auf Erdpotential liegt. Danach wird der Auswahl-Transistor Tsa1 ausgeschaltet, um die Unter-Bitleitung BLsa1 in einen schwebenden Zustand zu versetzen. Das Kondensatorbauelement C0 einschließlich des Kondensators Ca1 wird geladen.

Nachfolgend wird ein Impulssignal, wie es in Fig. 9B gezeigt ist, an das Steuergate des nichtflüchtigen Speicherelements Ma1 über die Wortleitung W1 angelegt. Wenn ein negativer Impuls (-10 V) an das Steuergate des Speicherelements Ma1 angelegt wird, fließt ein Tunnelstrom zwischen dem schwebenden Gate und dessen Drain-Anschluß, so daß die Schwellenspannung Vth schrittweise erniedrigt wird. Wenn die Schwellenspannung Vth ausreichend niedrig wird, fließt ein Kanalstrom zwischen dem Source-Anschluß und dem Drain-Anschluß. Dieser Kanalstrom verringert die Drain-Spannung (Potential an der Unter-Bitleitung BLsa1), so daß der Tunnelstrom aufhört, zwischen dem schwebenden Gate und dem Drain-Anschluß zu fließen. Somit wird die Schwellenspannung des Speicherelements Ma1 erniedrigt, so daß sie auf einen konstanten Wert eingestellt wird.

Es wird nun der Fall erklärt, bei dem der nichtflüchtige Speicher Ma1 einen niedrigen Schwellenwert von 2 V hat.

Wie bei dem obigen Fall wird, während der Auswahl-Transistor T1 "ein"-geschaltet ist, eine Spannung von 5 V an die Unter-Bitleitung BLsa1 angelegt, um die Unter-Bitleitung BLsa1 zu laden (vorzuladen), wobei die Source-Leitung auf Erdpotential liegt. Danach wird der Auswahl-Transistor Tsa1 ausgeschaltet, um die Unter-Bitleitung BLsa1 in einen schwebenden Zustand zu versetzen. Das Kondensator-Bauelement C0 einschließlich des Kondensators Ca1 wird geladen.

Nachfolgend wird wie bei dem obigen Fall ein Impulssignal, wie es in Fig. 9B gezeigt ist, an das Steuergate des Speicherelements Ma1 über die Wortleitung W1 angelegt. Wenn ein positiver Impuls (3 V) angelegt wird, fließt der Kanalstrom zwischen dem Source-Anschluß und dem Drain-Anschluß des Speicherelements Ma1, so daß die Drain-Spannung erniedrigt wird. Somit hört selbst dann, wenn ein negativer Impuls (-10 V) angelegt wird, der Tunnelstrom auf, zwischen dem schwebenden Gate und dem Drain-Anschluß zu fließen. Auf diese Weise werden die positiven Impulse derart angelegt, daß Ladungen von dem schwebenden Gate des nichtflüchtigen Speicherelements bei einer niedrigen Schwellenspannung in einem Anfangszustand nicht weiter extrahiert werden. Das exzessive Löschen tritt nämlich nicht auf.

Somit tritt selbst dann, wenn die Löschoperationen für nichtflüchtige Speicherelemente mit unterschiedlichen Schwellenspannungen gleichzeitig durchgeführt werden, das exzessive Löschen nicht auf. Daher ist die Operation zum Vereinheitlichen der Schwellenspannungen durch die Schreiboperation vor einem Löschen, die herkömmlich ausgeführt worden ist, nicht erforderlich.

Unter Bezugnahme auf Fig. 10 wird nun ein weiteres Ausführungsbeispiel der nichtflüchtigen Halbleiter-Speichervorrichtung gemäß dem zweiten Aspekt der vorliegenden Erfindung erklärt.

Das Ausführungsbeispiel der Fig. 10 ist von jenem der Fig. 7 nur bezüglich des Aufbaus des Pegelverschiebeschaltkreises unterschiedlich. Daher wird hier der Aufbau der übrigen Schaltung nicht erklärt.

Ein Pegelverschiebeschaltkreis 22' enthält einen CMOS-Inverter 26, der aus Transistoren (MOSFETs) T8 und T9 besteht, einen CMOS-Inverter 27, der aus Transistoren (MOSFETs) T10 und T11 besteht, einen CMOS-Inverter 28, der aus Transistoren (MOSFETs) T12 und T13 besteht, und einem Beschleunigungsschaltkreis 29, der aus Invertern I1, I2 und einem Kondensator C1 besteht, und Transistoren (MOSFETs) T14 und T15. Die Drain-Anschlüsse der Transistoren T11 und T12, die miteinander verbunden sind, sind an den Eingangsanschluß des CMOS-Transistors 26 angeschlossen. Eine Spannung von 0 V wird an die Anschlußstelle angelegt.

Der Ausgangsanschluß des CMOS-Inverters 27 ist an den Source-Anschluß des Transistors T8 angeschlossen. Der Ausgangsanschluß des CMOS-Inverters 28 ist an den Source-Anschluß des Transistors T8 angeschlossen. Der Beschleunigungsschaltkreis 29 und der Drain-Anschluß des Transistors T15 sind an den Eingangsanschluß des CMOS-Inverters 28 angeschlossen, und der Gate-Anschluß des Transistors T15 ist an seinen Ausgang angeschlossen. Der Source-Anschluß des Transistors T15 ist an eine negative Spannungsquelle angeschlossen.

Bei der Operation werden Eingangs-Impulssignale IN1 und IN2, die jeweils einen Spitzenwert von 5 V haben, an die Eingangsanschlüsse der CMOS-Inverter 27 und 28 angelegt. Eine positive Spannung von 3 V wird an den Source-Anschluß des Transistors T10 angelegt, und eine negative Spannung von -10 V wird an den Drain-Anschluß des Transistors T13 angelegt.

Unter Bezugnahme auf die Fig. 11A bis 11C wird nun die Operation des Pegelverschiebeschaltkreises 22' erklärt.

Wie es in Fig. 11A gezeigt ist, schaltet dann, wenn ein "L"-Pegel-Signal zu dem Eingangsanschluß des CMOS-Inverters 27 geführt wird, der Transistor T10 ein, und der Transistor T8 schaltet auch ein. Andererseits wird ein "L"-Pegel-Signal zu dem Eingangsanschluß des CMOS-Inverters 28 geführt, so daß der Transistor T12 "aus" bleibt, und der Transistor T9 auch "aus" bleibt. Somit wird eine Spannung von 3 V von dem Ausgangsanschluß an die Wortleitungen W1 und W2 angelegt.

Darauffolgend schaltet dann, wenn ein "H"-Pegel-Signal zu dem Eingangsanschluß des CMOS-Inverters 27 geführt wird, der Transistor T10 aus. Andererseits wird ein "H"-Pegel-Signal zu dem Eingangsanschluß des CMOS-Inverters 28 geführt, so daß der Transistor T13 einschaltet. Der Transistor T9 schaltet auch ein. Somit wird eine Spannung von -10 V an die Wortleitungen W1 und W2 angelegt . . ..

Als Ergebnis wird das Impulssignal, wie es in Fig. 11C gezeigt ist, an die Wortleitungen W1, W2, . . . angelegt, und wird derart angelegt, daß die Schwellenspannungen der nichtflüchtigen Speicherelemente vereinheitlicht werden.

Nun wird der Fall erklärt, bei dem es einen größeren Mangel an in der Unter-Bitleitung gespeicherten Ladungen gibt. Wenn der äquivalente Widerstand R0 in Fig. 9A klein ist, d. h. der Leckstrom groß ist, ist es schwer, die Spannung V_FG des schwebenden Gates zu konvergieren. Die Fig. 12A bis 12C zeigen die Wellenformen an den jeweiligen Teilen in dem nichtflüchtigen Speicherelement zum Erklären eines solchen Falls.

Für die Löschoperation eines nichtflüchtigen Speicherelements oszilliert dann, wenn ein Impulssignal mit einem Spitzenwert, der sich zwischen 5 V und -10 V ändert, wie es in Fig. 12C gezeigt ist, an das Steuergate angelegt wird, die Spannung V_FG des schwebenden Gates in Übereinstimmung mit der an das Steuergate angelegten Breite. Jedoch, wie es in Fig. 12A gezeigt ist, konvergieren unterschiedliche Spannungen V_FG des schwebenden Gates nichtflüchtiger Speicherelemente (a), (b) und (c) nicht einfach in eine vorbestimmte Schwellenspannung V_TH. Weiterhin, wie es in Fig. 12C gezeigt ist, erniedrigen sich die Bitleitungs-Spannungen V_BL der nichtflüchtigen Speicherelemente abrupt.

Nun wird ein weiteres Ausführungsbeispiel der nichtflüchtigen Speichervorrichtung gemäß dem zweiten Aspekt der vorliegenden Erfindung erklärt.

Das Ausführungsbeispiel der Fig. 13 ist auf den Fall gerichtet, bei dem der Leckstrom groß ist, und es ist eine Stromzuführschaltung zum Kompensieren des Leckstroms vorgesehen. Insbesondere ist in einer Speicherzellen-Anordnung 21 ein Widerstand Ra1 zwischen einer Haupt-Bitleitung Bla1 und einer Unter-Bitleitung BLsa1 angeschlossen. Wo der Leckstrom groß ist, erniedrigt sich die Ladespannung in der Unter-Bitleitung BLsa1 abrupt. Zum Vermeiden einer solchen Schwierigkeit soll ein Strom, der gleich dem Leckstrom oder größer ist, zu der Unter-Bitleitung BLsa1 geführt werden, um ein Abfallen der Ladespannung zu beschränken. Ein Widerstand Rb1 ist auch auf gleiche Weise angeschlossen. Die Speicher-Anordnung 21 hat denselben Aufbau wie jene in den Fig. 7 und 10. Der Pegelverschiebeschaltkreis kann denselben Aufbau wie jenen in den Fig. 7 und 10 haben.

Fig. 13B zeigt ein Ersatzschaltbild des Hauptteils der Schaltung der Fig. 13A. Fig. 55488 00070 552 001000280000000200012000285915537700040 0002004493150 00004 55369 13C zeigt die an ihre jeweiligen Teile angelegten Spannungs-Wellenformen. In Fig. 13B bezeichnet ein Symbol C0 eine Kapazitätskomponente, die in der Unter-Bitleitung erzeugt wird, ein Symbol R0 bezeichnet einen äquivalenten Widerstand, der durch die an die Unter-Bitleitung angelegte Spannung und den Leckstrom eingestellt wird, und ein Symbol Ra1 bezeichnet einen Widerstand zum Zuführen des Stroms, der gleich oder größer als der Leckstrom ist.

Unter Bezugnahme auf die Fig. 14A bis 14C wird nun ein weiteres Ausführungsbeispiel der nichtflüchtigen Halbleiterspeichervorrichtung gemäß dem zweiten Aspekt der vorliegenden Erfindung erklärt.

In Fig. 14A hat eine Speicherzellen-Anordnung 21 denselben Aufbau wie das obige Ausführungsbeispiel. Ein Stromzuführschaltkreis zum Kompensieren eines Leckstroms besteht aus einem Transistor (MOSFET) Ta und einem Widerstand Ra1, die in Serie geschaltet sind. Der Drain-Anschluß des Transistors Ta ist an die Haupt-Bitleitung BLa1 angeschlossen. Sein Source-Anschluß ist an ein Ende des Widerstands Ra1 angeschlossen. Das andere Ende des Widerstands Ra1 ist an die Unter-Bitleitung BLsa1 angeschlossen. Ein Transistor Tb und ein Widerstand Rb1 sind auch auf gleiche Weise angeschlossen.

Bei diesem Ausführungsbeispiel können die in der Unter-Bitleitung gespeicherten Ladungen durch Einschalten des Transistors Ta für eine lange Zeit gehalten werden. Daher wird ein Auswahl-Transistor Tsa1 als Übertragungs-Gatter verwendet, und eine Unter-Bitleitung wird als Kondensator verwendet, um einen DRAM (dynamischen RAM) zu bilden. Die Leseoperation für den DRAM kann derart ausgeführt werden, daß, während der Transistor Tsa1 "ein"-geschaltet ist, eine niedrige Spannung (1 bis 2 V) an eine Speicherzelle angelegt wird, um den Strom daraus zu messen.

Das schwebende Gate des Speicherelements kann durch das Verfahren geladen werden, bei dem, während der Auswahl-Transistor Tsa1 "aus"-geschaltet ist, eine ausreichend hohe Spannung an eine Wortleitung angelegt wird, um Ladungen (heiße Elektronen) in das schwebende Gate zu injizieren, und durch das Verfahren, bei dem eine ausreichend große Potentialdifferenz zwischen dem Halbleitersubstrat und der Wortleitung gegeben ist, um das schwebende Gate durch den durch den dünnen Oxidfilm fließenden Tunnelstrom zu laden.

Die Ladungen können aus dem schwebenden Gate in einer derartigen Weise extrahiert werden, daß, während die Haupt-Bitleitung BLa1 auf eine Seite hohen Potentials eingestellt ist, der Auswahl-Transistor "ein"-geschaltet und der Transistor Ta "aus"-geschaltet ist, der Strom, der gleich oder größer als der Leckstrom ist, über einen großen Widerstand zu der Unter-Bitleitung geführt wird. Es muß nicht gesagt werden, daß anstelle der Widerstände Ra1 und Ra2 in Gegenrichtung vorgespannte Dioden verwendet werden können.

Bei den Ausführungsbeispielen der Fig. 13 und 14 wird die erste Zeitkonstante basierend auf dem äquivalenten Widerstand R0 und der kapazitiven Komponente C0 auf einen kleineren Wert eingestellt als die zweite Zeitkonstante, die auf dem Widerstand Ra1 und einer kapazitiven Komponente basiert. Wenn beispielsweise angenommen wird, daß der Widerstandswert des Widerstands Ra1 100 MΩ ist, wird die zweite Zeitkonstante basierend auf ihm und der kapazitiven Komponente einschließlich der schwebenden Kapazität auf 15 bis 50 µs eingestellt, und die Periode des an das schwebende Gate des nichtflüchtigen Speicherelements angelegten Impulses wird auf etwa 30 µs eingestellt.

Auf diese Weise wird die zweite Zeitkonstante kleiner gemacht als die erste Zeitkonstante, und die zweite Zeitkonstante wird nicht kürzer als die Hälfte der Periode des an das Steuergate des nichtflüchtigen Speicherelements angelegten Impulses gemacht. Der Grund dafür ist nachfolgend beschrieben.

Wo der Mangel an in der Bitleitung gespeicherten Ladungen groß ist, wenn ein Strom über den Widerstand Ra1 zu der Drain-Elektrodenseite der nichtflüchtigen Speicherzelle geführt wird, muß dieser zugeführte Strom größer als der Leckstrom sein. Jedoch darf für die Speicherzelle, in der die Elektroden in dem schwebenden Gate ausreichend extrahiert worden sind, die weitere Extraktion von Elektronen nicht auftreten. Anders ausgedrückt ist eine Stromzufuhr zum nochmaligen Speichern des Drain-Potentials für eine solche Speicherzelle nicht erforderlich. Die Zeit, die zum nochmaligen Speichern des Drain-Potentials nötig ist, ist durch die zweite Zeitkonstante definiert. Daher ist die zweite Zeitkonstante vorzugsweise kleiner als die erste Zeitkonstante und etwa halb so groß wie die Periode des angelegten Impulses.

Die Fig. 15A bis 15C zeigen den Operationszustand der nichtflüchtigen Speicherelemente (a) und (b) mit unterschiedlichen Spannungen V_FG des schwebenden Gates. Das Impulssignal, das sich zwischen positiven (3 V) und negativen (-10 V) Potentialen ändert und eine Periode von etwa 3 µs hat, wird an das schwebende Gate angelegt. Wie es in Fig. 15A gezeigt ist, ändert sich die Spannung V_FG des schwebenden Gates in Übereinstimmung mit der Impulsperiode. Die Spannungen V_FG der nichtflüchtigen Speicherelemente (a) und (b) konvergieren schrittweise in eine vorbestimmte Spannung. Andererseits, wie es aus (b) der Fig. 15B zu sehen ist, pulsiert die Bitleitungs-Spannung B_BL (Drain-Spannung) des Speicherelements (b) aufgrund eines Abfalls aufgrund des Leckstroms und eines Anstiegs aufgrund des zugeführten Stroms, wenn die in dem schwebenden Gate gespeicherten Ladungen extrahiert werden. Aber wie es aus (a) in Fig. 15B zu sehen ist hat die Drain-Spannung des Speicherelements (a) ein ausreichend hohes Potential, bis die in dem schwebenden Gate gespeicherten Ladungen ausreichend extrahiert sind. Auf ein Beenden der Ladungsextraktion hin beginnt die Drain-Spannung aufgrund eines Anstiegs aufgrund des zugeführten Stroms und eines Abfalls aufgrund des Leckstroms zu pulsieren.

Der Leckstrom kann durch die Diode kompensiert werden, die mit einem Gate-Anschluß ausgestattet ist, wie es in Fig. 16 gezeigt ist. Ein Wannenbereich 31 vom P-Typ ist in einer Halbleiterschicht 30 vom N-Typ ausgebildet, und Source-/Drainbereiche 32s und 32d vom N-Typ sind in dem Wannenbereich 31 vom P-Typ ausgebildet. Eine Gate-Elektrode 33 ist auf dem Kanalbereich ausgebildet.

Eine Haupt-Bitleitung ist an die Source-/Drain-Bereiche 32s und 32d vom N-Typ und die Halbleiterschicht 30 vom N-Typ angeschlossen. Eine Wortleitung ist an die Gate-Elektrode 33 angeschlossen. Eine Unter-Bitleitung ist an die Wanne 31 vom P-Typ angeschlossen. Bei einer solchen Struktur kann, wenn das an die Gate-Elektrode 33 angelegte Impulssignal mit der an die Wortleitung angelegten Spannung synchronisiert ist, eine Änderung der Drain-Spannung verringert werden.

Die Ursachen für den Leckstrom sind der Tunnelstrom, der zwischen dem schwebenden Gate und dem Drain-Anschluß fließt, was aus einer negativen Gate-Spannung und Gitterdefekten um die Drain-diffundierte Schicht resultiert. Das erstere ist die Hauptursache.

Bei dem Ausführungsbeispiel wird ein Strom synchron mit dem Leckstrom zu dem Drain-Anschluß geführt, so daß eine Änderung der Drain-Spannung verringert werden kann.

Wie es oben beschrieben ist enthält die nichtflüchtige Halbleiterspeichervorrichtung gemäß dem zweiten Aspekt der vorliegenden Erfindung eine Einrichtung zum Zuführen eines Stroms, der größer als der Leckstrom ist, zu der Unter-Bitleitung, um das in der Unter-Bitleitung oder der Haupt-Bitleitung vorgeladene Potential beizubehalten.

Die Stromquelle, die aus einer Spannungsquelle und einem Widerstand besteht, wie es bei den Ausführungsbeispielen beschrieben ist, ist nämlich mit der Unter-Bitleitung oder der Haupt-Bitleitung verbunden. Die Stromquellen-Schaltung sollte nicht auf jene beschränkt sein, die bei den Ausführungsbeispielen verwendet werden, sondern kann durch verschiedene bekannte Schaltungen realisiert werden.

Die Speicherzellen-Anordnung sollte auch nicht auf jene beschränkt werden, die bei den Ausführungsbeispielen verwendet werden. Beispielsweise kann, wo eine Source-Leitung und eine Unter-Source-Leitung vorgesehen sind, der Leckstrom durch Anschließen der Stromzuführschaltung an die Source-Leitung und die Unter-Source-Leitung kompensiert werden. In diesem Fall wird der Drain-Anschluß des Transistors Tal an die Unter-Source-Leitung angeschlossen, und sein Source-Anschluß ist an die Source-Leitung angeschlossen.

Die Speicherzellen-Anordnung kann aus vielen Blöcken bestehen, die jeweils viele nichtflüchtige Halbleiterspeicherzellen enthalten, die an die Haupt-Bitleitung angeschlossen sind.

Wie es oben in Verbindung mit dem zweiten Aspekt der vorliegenden Erfindung beschrieben ist, wird, während die Unter-Bitleitung vorgeladen ist, ein Impulssignal, das sich zwischen positiven und negativen Potentialen ändert, an die schwebenden Gates der nichtflüchtigen Speicherelemente über einen Pegelverschieber angelegt, so daß unterschiedliche Spannungen der schwebenden Gates in eine vorbestimmte Spannung konvergiert werden können. Aus diesem Grund kann die Schreib-/Löschoperation für die nichtflüchtige Halbleiterspeichervorrichtung sehr leicht ausgeführt werden.

Auch wo das Ladepotential in der Unter-Bitleitung aufgrund des Leckstroms erniedrigt ist, läßt ein Vorsehen der Stromzuführeinrichtung zum Kompensieren des Leckstroms zu, daß die in dem schwebenden Gate gespeicherten Ladungen gelöscht werden, während das Potential auf der Unter-Bitleitung beibehalten wird. Somit können nichtflüchtige Speicherelemente mit unterschiedlichen Spannungen der schwebenden Gates auf eine vorbestimmte Schwellenspannung eingestellt werden.

Die nichtflüchtige Halbleiterspeichervorrichtung gemäß dem zweiten Aspekt der vorliegenden Erfindung, bei der eine ausreichende Vorladung für die Unter-Bitleitungen durchgeführt ist, kann auf eine stabilisierte Weise als ein DRAM arbeiten.

Beispiel III

Nun werden unter Bezugnahme auf die Zeichnungen einige Ausführungsbeispiele der nichtflüchtigen Speichervorrichtung gemäß dem dritten Aspekt der vorliegenden Erfindung erklärt.

Fig. 17A ist ein Schaltungsdiagramm eines Ausführungsbeispiels der nichtflüchtigen Halbleiterspeichervorrichtung.

Wie es aus Fig. 17A zu sehen ist, enthält die nichtflüchtige Halbleiterspeichervorrichtung eine Speicherzellen-Anordnung 41, die aus nichtflüchtigen Speicherelementen, einer Impulshöheneinstellschaltung 42, einer Umschaltschaltung 43 (z. B. einem Multiplexer) und peripheren Schaltungen einschließlich Reihen-/Spalten-Decodierschaltungen und Leseverstärker-Schaltungen (nicht gezeigt) besteht.

In der Speicherzellen-Anordnung 41 ist der Drain-Anschluß eines Auswahl-Transistors Tsa1 an eine Haupt-Bitleitung BLa1 angeschlossen, und der Source-Anschluß des Auswahl-Transistors Tsa1 ist an eine Unter-Bitleitung BLsa1 angeschlossen. Die Drain-Anschlüsse der Speicherelemente Ma1 und Ma2 sind an die Unter-Bitleitung BLsa1 angeschlossen, und ihre Source-Anschlüsse, die miteinander verbunden sind, sind an den Drain-Anschluß eines Source-Seiten-Auswahl-Transistors Trs1 über eine Source-Leitung angeschlossen. Eine Source-Seiten-Auswahlleitung SL1 ist an das Steuergate des Source-Seiten-Auswahl-Transistors Trs1 angeschlossen. Ein Kondensator Ca1 ist zwischen dem Source- und dem Drain-Anschluß jedes der Speicherelemente Ma1 und Ma2 angeschlossen.

Andererseits ist der Drain-Anschluß eines Auswahl-Transistors Tsb1 an eine Haupt-Bitleitung BLb1 angeschlossen, und dessen Source-Anschluß ist an eine Unter-Bitleitung BLsb1 angeschlossen. Ein Kondensator Cb1 ist an Source- und Drain-Anschluß jeder der Speicherzellen Mb1 und Mb2 angeschlossen.

Im übrigen ist dann, wenn die parasitäre Kapazität, die auf der Unter-Bitleitung BLsa1 und den nichtflüchtigen Speicherelementen Ma1 und Ma2 basiert, relativ klein ist, ein Vorsehen des Kondensators Ca1 nicht notwendigerweise erforderlich. Denn dann, wenn die parasitäre Kapazität, die bei einer Miniaturisierung der Speicherelemente kleiner geworden ist, kann der Kondensator Ca1 weggelassen werden, wo die parasitäre Kapazität 100 fF oder darüber ist.

Eine Wortleitung W1 ist an die Steuergates der Speicherelemente Ma1 und Mb1 angeschlossen. Eine Wortleitung W2 ist an die Steuergates der Speicherzellen Ma2 und Mb2 angeschlossen. Die Wortleitungen W1, W2, . . . sind an die Umschaltschaltung 43 angeschlossen. Die Umschalt-Schaltung 43 ist an die Impuls-Spitzenwert-Einstellschaltung 42 angeschlossen. Die Umschalt-Schaltung 43, die ein Schalter sein kann, dient zum aufeinanderfolgenden Anlegen eines Ausgangs-Impulssignals von der Impuls-Spitzenwert-Einstellschaltung 42 an die Wortleitungen W1, W2, . . . über die Umschalt-Schaltung 43.

Während eine gemeinsame Wortleitung an jedem der Blöcke angeschlossen ist, von denen jeder aus vielen Speicherelementen besteht, können in den Speicherelementen gespeicherte Ladungen aufeinanderfolgend gelöscht werden.

Nun wird der Aufbau der Impuls-Spitzenwert-Einstellschaltung 42 erklärt. Ein P-Kanal-Transistor (MOSFET) T1 und ein N-Kanal-Transistor (MOSFET) T2 bilden einen CMOS-Inverter. Der Source-Anschluß des Transistors T1 ist an Transistoren (MOSFETs) T3 und T4 angeschlossen. Der Source-Anschluß des Transistors T2 ist an eine negative Spannungsquelle (-10 V) angeschlossen. Die Drain-Anschlüsse der Transistoren T1 und T2 sind an den Gate-Anschluß eines Transistors (MOSFET) T5 zum Beschleunigen angeschlossen, und der Drain-Anschluß des Transistors T5 ist an miteinander verbundene Gate-Anschlüsse der Transistoren T1 und T2 und einen Transistor T6 zur Selbst-Vorspannung angeschlossen. Eine erste (4 V) und eine zweite (5 V) Spannungsquelle sind an die Drain-Anschlüsse der Transistoren T3 und T4 angeschlossen, wobei ihre Gate-Elektroden miteinander verbunden sind.

Bei der Impuls-Spitzenwert-Einstellschaltung 42 wird ein Eingangssignal IN1 zu dem Drain-Anschluß des Transistors T6 eingegeben, und ein Eingangssignal IN2 wird zu den Gate-Anschlüssen der Transistoren T3 und T4 eingegeben. Von der Ausgangsstufe der Schaltung 42 wird ein Ausgangs-Impulssignal, das aus positiven Impulsen von 5 V (Spitzenwert) mit einer vorbestimmten Periode, positiven Impulsen von 4 V (Spitzenwert), die zwischen den positiven Impulsen von 5 V überlagert sind, und negativen Impulsen von -10 V (Spitzenwert) besteht, über die Umschalt-Schaltung 3 an die Wortleitungen W2, W2, . . . angelegt.

Das Ausgangs-Impulssignal von der Impuls-Spitzenwert-Einstellschaltung 42 wird über die Umschalt-Schaltung 43 und die Wortleitungen an die Steuergates der Speicherelemente angelegt, so daß die in den schwebenden Gates der Speicherelemente gespeicherten Ladungen, die in einen schwebenden Zustand versetzt sind, extrahiert werden, um die Schwellenspannungen der Speicherelemente zu einem vorbestimmten Wert oder Bereich zu vereinheitlichen.

Fig. 18 zeigt ein weiteres Ausführungsbeispiel der nichtflüchtigen Halbleiterspeichervorrichtung gemäß dem dritten Aspekt der vorliegenden Erfindung.

Bei einer in Fig. 18 gezeigten Impuls-Spitzenwert-Einstellschaltung 42 ist der Source-Anschluß des Transistors T1 des CMOS-Inverters ungleich dem Ausführungsbeispiel der Fig. 17A an eine Spannungsquelle von 4 V und auch den Source-Anschluß des Transistors T4 angeschlossen, dessen Drain-Anschluß mit der Spannungsquelle von 5 V verbunden ist. Der übrige Schaltungsaufbau ist gleich jenem der Fig. 17. Somit ist, obwohl die Eingangssignale IN1 und IN2 unterschiedlich von jenen in Fig. 17B eingegeben werden, das resultierende Ausgangs-Impulssignal das gleiche wie jenes in Fig. 17B.

Unter Bezugnahme auf die Fig. 19A bis 19C wird die Operation der in Fig. 18 gezeigten Schaltung erklärt. Die Fig. 19A, 19B und 19C zeigen die Wellenformen einer Spannung V_FG des schwebenden Gates, eine Drain-Spannung (Bitleitungs-Spannung V_BL) und eine Steuergate-Spannung V_CG.

Das in Fig. 19C gezeigte Impulssignal besteht aus positiven Impulsen (A) von 3 V (Spitzenwert) mit einer vorbestimmten Periode, positiven Impulsen (B) von 2,5 V (Spitzenwert), die zwischen den Impulsen (A) überlagert sind, und negativen Impulsen von -10 V (Spitzenwert). Ein solches Impulssignal wird an die Steuergates angelegt. Der Spitzenwert der positiven Impulse (A), die an die Steuergates angelegt sind, sollten nicht auf 3 V beschränkt sein, sondern können 5 V sein.

Der Spitzenwert der Impulse (B) von 2,5 V kann -5 V sein. Weiterhin kann der Spitzenwert der Impulse (B) innerhalb eines Bereichs zwischen 3 V (oder 5 V) und -10 V eingestellt werden und sollte nicht auf 2,5 V und -5 V beschränkt sein.

Während der Operation wird, nachdem die Auswahl-Transistoren Tsa1 und Trs1 eingeschaltet sind, um die Unter-Bitleitung BLsa1 und den Kondensator Ca1 etc. zu laden, der Auswahl-Transistor Tsa1 ausgeschaltet, um die Speicherelemente Ma1 und Ma2 in einen schwebenden Zustand zu versetzen. Nachfolgend werden dann, wenn das Impulssignal (Steuergate-Spannung V_CG), wie es in Fig. 19C gezeigt ist, über die Umschalt-Schaltung 43 an die Wortleitung W1 angelegt ist, die in dem schwebenden Gate des Speicherelements Ma1 gespeicherten Ladungen extrahiert. Wie es aus (a), (b) und (c) der Fig. 19 zu sehen ist, werden unterschiedliche Spannungen V_FG des schwebenden Gates konvergiert, während etwa 300,0 µs vergehen. Die Bitleitungs-Spannungen V_BL haben die Wellenformen, wie es in (a), (b) und (c) der Fig. 19B gezeigt ist. Der Unterschied bei diesen Wellenformen resultiert aus den Anfangswerten der Spannungen der schwebenden Gates und der Leckströme, die in den Bitleitungen erzeugt werden.

Fig. 20 zeigt ein weiteres Ausführungsbeispiel der nichtflüchtigen Halbleiterspeichervorrichtung gemäß dem dritten Aspekt der vorliegenden Erfindung.

Die Impuls-Spitzenwert-Einstellschaltung 44 besteht aus einer Umschalt-Schaltung 44 und Spannungsquellen-Schaltungen 45 ₁, 45 ₂ und 45 ₃. Die Umschalt-Schaltung 44 besteht aus einem Puffer 44 _1a und einem Schalter 44 _1b; einem Puffer 44 _2a und einem Schalter 44 _2a und einem Schalter 44 _3b. Die Ausgaben von den Schaltern 45 ₁, 45 ₂ und 45 ₃, die miteinander verbunden sind, sind mit der Umschalt-Schaltung 43 verbunden. Von den Spannungsquellen 45 ₁ und 45 ₂ ausgegebene Spannungen 3 V und -5 V werden zu den Schaltern 44 _1b und 44 _2b über die Puffer 44 _1a und 44 _2a eingegeben. Eine Spannung von -10 V von der Spannungsquelle 45 ₃ wird zu dem Schalter 44 _3b eingegeben.

Unter Bezugnahme auf Fig. 21 wird die Operation des Ausführungsbeispiels der Fig. 20 erklärt.

Das Ersatzschaltbild der in Fig. 20 gezeigten Umschalt-Schaltung 44 ist in Fig. 21A gezeigt. Die Schalter 44 _1b bis 44 _3b sind mit a bis c bezeichnet. Zeiten der Auswahlsignale zum Steuern dieser Schalter sind in Fig. 21B gezeigt. Die Ausgabe von der Umschalt-Schaltung 44 ist in Fig. 21C gezeigt.

Bei einer Zeit t1 wird dann, wenn der Schalter a eingeschaltet ist und die Schalter b und c ausgeschaltet sind, ein positiver Impuls von 3 V (Spitzenwert) ausgegeben. Zu einer Zeit t2 wird dann, wenn der Schalter c eingeschaltet ist und die anderen Schalter ausgeschaltet sind, ein negativer Impuls von -10 V (Spitzenwert) ausgegeben. Zu einer Zeit t3 wird dann, wenn der Schalter b eingeschaltet ist und die anderen Schalter ausgeschaltet sind, ein negativer Impuls von -5 V (Spitzenwert) ausgegeben. Auf diese Weise wird durch Steuern der Schalter a, b und c ein zusammengesetztes Impulssignal an die Steuergates der Speicherelemente der Umschalt-Schaltung 3 angelegt.

Fig. 22 zeigt ein weiteres Ausführungsbeispiel der nichtflüchtigen Halbleiterspeichervorrichtung gemäß dem dritten Aspekt der vorliegenden Erfindung.

Wie es aus Fig. 22A zu sehen ist, besteht die Umschalt-Schaltung 44 aus Schaltern A1, B1, C1, A2, B2 und C2. Die einen Enden der Schalter A1 und A2 sind an eine Spannungsquelle (3 V) 5 ₁ angeschlossen, jene der Schalter B1 und B2 sind an eine Spannungsquelle (-5 V) 5 ₂ angeschlossen, und jene der Schalter C1 und C2 sind an eine Spannungsquelle (-10 V) 5 ₃ angeschlossen. Die anderen Enden der Schalter A1, B1 und C1 sind miteinander verbunden. Die anderen Enden der Schalter A2, B2 und C2, die auch miteinander verbunden sind, sind über die Umschalt-Schaltung (z. B. einen Multiplexer) 43 an die Wortleitungen angeschlossen.

Unter Bezugnahme auf die Fig. 22B und 22C wird ein zusammengesetzter Impuls erklärt. Zu einer Zeit t1 wird dann, wenn der Schalter A1 eingeschaltet ist, ein positiver Impuls von 3 V (Spitzenwert) ausgegeben. Zu einer Zeit t2 wird dann, wenn der Schalter t1 eingeschaltet ist, ein negativer Impuls von -10 V (Spitzenwert) ausgegeben. Zu einer Zeit t3 wird dann, wenn der Schalter B1 eingeschaltet ist, ein negativer Impuls von -5 V (Spitzenwert) ausgegeben. Zu der Zeit t2 wird dann, wenn der Schalter A2 eingeschaltet ist, ein positiver Impuls von 3 V ausgegeben, der durch eine gestrichelte Linie gezeigt ist. Nachfolgend wird zu der Zeit t3, wenn der Schalter C2 eingeschaltet ist, ein negativer Impuls von -10 V (Spitzenwert) ausgegeben.

Im übrigen bildet, wenn ein Extrahieren von Ladungen aus dem schwebenden Gate beendet ist, das Pulsieren der Drain-Spannung ein Rauschen bei einem Erfassen einer Verringerung der Drain-Spannung. Es behindert das Erfassen der Schwellenspannung des Speicherelements. Das Pulsieren kann durch Erniedrigen der Impulsbreite in der Wortleitung erniedrigt werden, was einen Leistungsverbrauch erhöht. Jedoch können durch Einstellen dreier Pegel A, B und C des an die Steuergates angelegten Impulssignals auf 3 V, -5 V (so negativ wie möglich) und -10 V die Ladungen, die durch die Wortleitung geladen/entladen werden, erniedrigt werden, um den Leistungsverbrauch zu verringern.

Es muß nicht gesagt werden, daß auch ein großer Leckstrom die Lösch- und Schreiboperation behindert. Dies kann durch die Strom-Zuführeinrichtung zum Zuführen des Stroms kompensiert werden, der gleich dem durch das Speicherelement erzeugten Leckstrom ist.

Die Fig. 23A und 23B zeigen ein weiteres Ausführungsbeispiel der nichtflüchtigen Halbleiterspeichervorrichtung gemäß dem dritten Aspekt der vorliegenden Erfindung, die ein EEPROM vom NAND-Gatter-Typ ist.

In Fig. 23A sind Speicherelemente (Zellen) M1 bis M3 in Serie zwischen Auswahl-Transistoren Ts1 und Ts2 geschaltet. Die Steuergates dieser Speicherelemente M1, M2 und M3 sind jeweils an Wortleitungen W1, W2 und W3 angeschlossen. Der Drain-Anschluß des Auswahl-Transistors Ts1 ist an eine Bitleitung BLa1 angeschlossen und über einen Widerstand R1 an eine Spannungsquelle (5 V) angeschlossen. ST1 und ST2 bezeichnen Auswahlleitungen.

Die Potentiale auf den jeweiligen Wortleitungen, die zum Extrahieren der Ladungen aus den schwebenden Gates der Zellen M1 bis M3 nötig sind, sind in der Tabelle der Fig. 23B gezeigt.

Beispielsweise wird dann, wenn die Zelle 1 zu löschen ist, während die Auswahlleitungen ST1 und ST2 und die Wortleitungen W2 und W3 auf einen "H"-Pegel eingestellt sind, das bei den obigen Ausführungsbeispielen beschriebene Impulssignal an die Wortleitung W1 angelegt, so daß die in dem schwebenden Gate der Zelle 1 gespeicherten Ladungen sicher extrahiert werden können. Das Impulssignal kann auch aus Impulsen bestehen, die sich zwischen negativen und positiven Potentialen ändern.

Der Widerstand R1 ist ein Widerstand zum Zuführen eines winzigen Stroms und ist die einfachste Strom-Zuführeinrichtung zum Kompensieren des Leckstroms. Wenn die Bitleitung nicht genügend Kapazität ergibt, wird ein Kondensator C0 vorgesehen.

Wie es oben beschrieben ist, wird bei der nichtflüchtigen Halbleiterspeichervorrichtung gemäß dem dritten Aspekt der vorliegenden Erfindung ein Impulssignal, das sich zwischen positiven und negativen Potentialen ändert, an die Steuergates der Speicherelemente anzulegen, so daß die in den Gates gespeicherten Ladungen extrahiert werden, um eine Lösch-/Schreiboperation durchzuführen. Wenn Impulse mit einem Spitzenwert, der höher als ein vorbestimmtes normales Potential ist, bei einer vorbestimmten Periode angelegt werden, erhöht sich die Kanal-Leitfähigkeit des Speicherelements zeitweilig, so daß sich das Drain-Potential abrupt erniedrigt. Somit kann eine Verringerung der Schwellenspannung auf einfache Weise erfaßt werden.

Das Anlegen der Impulse mit dem Potential, das höher als ein vorbestimmtes Potential ist, was ein Laden/Entladen hoher Geschwindigkeit für Wortleitungen fördert, gibt Anlaß zu einer Erhöhung des Leistungsverbrauchs. Jedoch kann diesem Nachteil durch Überlagern von Impulsen niedrigeren (negativen) Potential zwischen die Impulse höheren Potentials begegnet werden. Das bedeutet, daß die Impulse mit dem höheren Potential dazu dienen, die Schwellenspannung einzustellen, und die überlagerten Impulse mit einem negativen Potential dazu dienen, den Leistungsverbrauch zu verringern.

Gemäß dem dritten Aspekt der vorliegenden Erfindung können durch Anlegen eines Impulssignals an Wortleitungen zum Durchführen der Lösch-/Schreiboperation die Schwellenspannungen richtig auf eine stabilisierte Weise erfaßt werden, und es kann auch die Operationszeit verringert werden.

Weiterhin können Ladungen gleichzeitig von den schwebenden Gates einer großen Anzahl von Speicherelementen extrahiert werden, und die Schwellenspannungen können genau vereinheitlicht werden.

Beispiel IV

Nun wird unter Bezugnahme auf die Zeichnungen ein Ausführungsbeispiel der nichtflüchtigen Halbleiterspeichervorrichtung gemäß dem vierten Aspekt der vorliegenden Erfindung erklärt.

Zuerst wird zum Vergleich mit dem vierten Aspekt eine weitere Verbesserung, die bei der oben beschriebenen vorliegenden Erfindung erforderlich ist, erklärt.

Die Einrichtung zum Vereinheitlichen der Schwellenspannungen der Speicher-Transistoren vom Typ mit schwebendem Gate wurde von den Erfindern dieser Anmeldung vorgeschlagen. Dieser Vorschlag beinhaltet, Impulse an das Steuergate eines Speicher-Transistors in einem schwebenden Zustand anzulegen, um die in dem schwebenden Gate gespeicherten Ladungen zu extrahieren, so daß die Schwellenspannungen konvergiert werden. Die Fig. 40A und 40B sind jeweils ein Ersatzschaltbild, das den Vorschlag zeigt, und ein Operations-Wellenformdiagramm.

In Fig. 40A bezeichnet ein Symbol T0 einen Auswahl-Transistor und ein Symbol M0 bezeichnet einen nichtflüchtigen Speicher-Transistor. Während der Operation wird, wie es aus dem Wellenformdiagramm der Fig. 40B zu sehen ist, eine Spannung von 5 V als eine Drain-Spannung an den Drain-Anschluß des Auswahl-Transistors T0 angelegt, und eine Spannung von 5 V wird an seinen Auswahl-Gate-Anschluß angelegt. Danach wird der Drain-Anschluß des Speicher-Transistors M0 in den schwebenden Zustand versetzt. Nachfolgend werden Impulse, die in einer vorbestimmten Periode in positiver und negativer Richtung oszillieren, an das Steuergate des Speicher-Transistors M0 angelegt, um redundante Ladungen zu extrahieren, so daß die Schwellenspannung erniedrigt wird.

Eine beispielhafte Schaltung zum Erzeugen von Impulsen ist in Fig. 41A gezeigt. In Fig. 41A besteht ein CMOS-Inverter aus einem PMOS-Transistor Ta und einem NMOS-Transistor Tb. An seine Eingangsstufe ist ein Transistor Td mit Selbst-Vorspannung angeschlossen. An seine Eingangs- und Ausgangsanschlüsse sind jeweils der Drain-Anschluß und das Steuergate eines Beschleunigungs-Transistors Ta angeschlossen.

An den Source-Anschluß des PMOS-Transistors Ta ist eine 3 V-Spannungsquelle angeschlossen. An den Drain-Anschluß des NMOS-Transistors ist eine (-)10 V-Spannungsquelle angeschlossen.

Fig. 41B zeigt ein Eingangssignal IN mit einem Spitzenwert von 5 V. Fig. 41C zeigt ein Ausgangssignal OUT, das von -10 V bis 3 V reicht.

Die Fig. 42A bis 42C zeigen Änderungen der Potentiale an dem schwebenden Gate und der Bitleitung, wenn eine impulsähnliche Steuerspannung V_CG an das Steuergate eines Speicher-Transistors angelegt ist. Insbesondere dann, wenn die Impulse, wie es in Fig. 42C gezeigt ist, an das Steuergate angelegt sind, werden in einem Anfangszustand unterschiedliche Spannungen V_FG der schwebenden Gates innerhalb von etwa 100 µs in eine vorbestimmte Schwellenspannung konvergiert, wie es in Fig. 42A in (a), (b) und (c) gezeigt ist. Dann ändern sich die Bitleitungs-Spannungen wie es in (a), (b) und (c) der Fig. 42B gezeigt ist. Jedoch fließt dann, wenn ein äquivalenter Widerstand R1 klein ist, ein großer Leckstrom id. Als Ergebnis werden, wie es in Fig. 43A gezeigt ist, die Wellenformen (a), (b) und (c) der Spannung V_FG des schwebenden Gates nach einem Verstreichen von 200 µs nicht konvergiert.

Nun besteht gemäß Fig. 24 eine Speicherzellen-Anordnung 61 aus Speicherelementen (MOSFETs) M11, M12, M21 und M22.

Bitleitungen BL1 und BL2 sind jeweils an die Source-Anschlüsse von Auswahl-Transistoren T1 und T2 angeschlossen. Die Drain-Anschlüsse der Speicherelemente M11 und M21 sind an eine Unter-Bitleitung BLs1 angeschlossen, und jene der Speicherelemente M12 und M22 sind an eine Unter-Bitleitung BLs2 angeschlossen. Die jeweiligen Source-Anschlüsse der Speicherelemente M11, M12, M21 und M22 sind an eine Source-Leitung S1 angeschlossen, die an den Drain-Anschluß des Auswahl-Transistors T5 angeschlossen ist. ST1 und ST2 bezeichnen Auswahlleitungen und WL1 und WL2 bezeichnen Wortleitungen.

Die Bitleitungen BL1 und BL2 sind an Schaltungen 66 und 67 zum Zuführen eines winzigen Stroms und auch an eine Spalten-Decodierschaltung 64 angeschlossen. Die Wortleitungen WL1 und WL2 sind über eine Wort-Treiberschaltung 63 an eine Reihen-Decodierschaltung 62 angeschlossen. Ein Impulssignal für eine Lösch-/Schreiboperation wird von einer Impuls-Erzeugungsschaltung 65 über die Wort-Treiberschaltung 63 zu den Wortleitungen WL1 und WL2 geführt. An die Schaltungen 66 und 67 zum Zuführen eines winzigen Stroms werden jeweils Taktsignale ϕ und ϕ' angelegt.

Während der Lösch-/Schreiboperation wird ein Impulssignal, das sich zwischen positiven und negativen Potentialen ändert, von der Impuls-Erzeugungsschaltung 65 an eine beliebige der ausgewählten Wortleitungen WL1 und WL2 angelegt, wie es oben beschrieben ist. Während der Löschoperation wird in Übereinstimmung mit der Operation der Spalten-Decodierschaltung 64 ein Strom zu der Unter-Bitleitung BLs1 oder BLs2 (Drain-Anschlüsse oder Source-Anschlüsse der Speicherelemente) von einer, der Strom-Zuführschaltungen 66 und 67 über den Auswahl-Transistors T1 oder T2 geführt. Der von der Schaltung 66 oder 67 zum Zuführen eines winzigen Stroms zugeführte Strom entspricht dem Leckstrom (3-5 nA) von den Source- oder Drain-Anschlüssen der Speicherelemente. Auf diese Weise kann die Schwierigkeit bei der Lösch-/Schreiboperation, wie es in Verbindung mit den Fig. 40A und 40B beschrieben ist, überwunden werden.

Die Schaltungen 66 und 67 zum Zuführen eines winzigen Stroms können eine vorbestimmte Ladespannung an die Unter-Bitleitungen BLs1 und BLs2 über den Auswahl-Transistor T1 und T2 anlegen, um dadurch einen winzigen Strom zu den Drain-Anschlüssen der Speicherelemente zu führen. Die vorbestimmte Ladespannung kann beispielsweise von einer Ladeschaltung zugeführt werden, die aus einem Transistor und einem Kondensator besteht.

Die Schaltungen 66 und 67 zum Zuführen eines winzigen Stroms können durch Lade-Pumpschaltungen aufgebaut sein, wie es in den Fig. 27 und 28 gezeigt ist, und den Schalt-Kondensatorschaltungen, wie es in den Fig. 30 bis 33 gezeigt ist.

Unter Bezugnahme auf Fig. 25 wird ein weiteres Ausführungsbeispiel der nichtflüchtigen Halbleiterspeichervorrichtung gemäß dem vierten Aspekt der vorliegenden Erfindung erklärt. Das Ausführungsbeispiel der Fig. 25 ist von jenem der Fig. 24 in folgenden Punkten unterschiedlich. Die Bitleitungen BL1 und BL2 sind an die Spalten-Decodierschaltung 64 angeschlossen, und eine Schaltung 68 zum Zuführen eines winzigen Stroms ist an die Spalten-Decodierschaltung 64 angeschlossen. Die Schaltung 68 zum Zuführen eines winzigen Stroms, zu der Taktsignale ϕ und ϕ' geführt werden, wird durch einen Transistor T3 gesteuert. Der winzige Strom von der Schaltung 68 zum Zuführen eines winzigen Stroms wird über den Spaltendecodierer 64 zu den Haupt-Bitleitungen BL1 und BL2 geführt und weiterhin über die Auswahl-Transistoren T1 und T2 mit den Unter-Bitleitungen BLs1 und BLs2 verbunden. Der Transistor T3 mit einem Steuergate, dem ein Steuersignal zugeführt wird, arbeitet in Übereinstimmung mit den Operationszeiten der Spalten-Decodierschaltung 64. Dann arbeitet die Spalten-Decodierschaltung 68 zum Zuführen des winzigen Stroms über die Spalten-Decodierschaltung 64. Der übrige Schaltungsaufbau ist der gleiche wie jener in Fig. 24.

Weiterhin kann die Schaltung 68 zum Zuführen eines winzigen Stroms durch Lade-Pumpschaltungen und Schalt-Kondensatorschaltungen aufgebaut sein, wie bei dem Ausführungsbeispiel der Fig. 24, die einen winzigen Strom zuführen können, der dem Leckstrom für jede Haupt-Bitleitung entspricht.

Unter Bezugnahme auf Fig. 26 wird ein weiteres Ausführungsbeispiel der nichtflüchtigen Halbleiterspeichervorrichtung gemäß dem vierten Aspekt der vorliegenden Erfindung erklärt.

Das Ausführungsbeispiel der Fig. 26 ist von jenem der Fig. 24 in den folgenden Punkten unterschiedlich. Die Schaltungen 66 und 67 zum Zuführen eines winzigen Stroms sind mit ihren Steuergates an Transistoren T4 und T5 angeschlossen, die durch die Spalten-Decodierschaltung 64 gesteuert werden. Die Schaltungen 66 und 67 zum Zuführen eines winzigen Stroms stellen das Potential für jede Bitleitung ein. Die Schaltungen 66 und 67 zum Zuführen eines winzigen Stroms können durch denselben Aufbau wie bei dem Ausführungsbeispiel der Fig. 24 aufgebaut sein, und der übrige Schaltungsaufbau ist derselbe wie bei dem Ausführungsbeispiel der Fig. 24.

Bei diesem Ausführungsbeispiel führen, wie bei dem Ausführungsbeispiel der Fig. 25, die Schaltungen 66 und 67 zum Zuführen eines winzigen Stroms, die durch die Transistoren T4 bzw. T5 gesteuert werden, den winzigen Strom für jede Bitleitung zu.

Unter Bezugnahme auf die Fig. 27 bis 33 werden Ausführungsbeispiele der Schaltungen 66 bis 68 zum Zuführen eines winzigen Stroms erklärt.

Fig. 27 zeigt die Schaltung zum Zuführen eines winzigen Stroms, die durch eine Lade-Pumpschaltung aufgebaut ist. Wie es aus der Fig. 27 zu sehen ist, sind Transistoren T6, T7 und T8 mit Eigenvorspannung in Serie geschaltet. Mit der Verbindungsstelle der Transistoren T7 und T8 ist ein Koppel-Kondensator C1 verbunden. Mit der Verbindungsstelle der Transistoren T6 und T7 ist ein Koppel-Kondensator C2 verbunden. Ein Taktsignal ϕ wird über den Koppel-Kondensator C1 angelegt, und ein Taktsignal ϕ' wird über den Koppel-Kondensator C2 angelegt. Die Ausgabe OUT von der Lade-Pumpschaltung wird an die Bitleitungen BL1 und BL2 angelegt.

Die Taktsignale ϕ und ϕ' haben einen Spitzenwert von 5 V und eine Frequenz von 1 MHz. Wenn die Taktsignale ϕ und ϕ', die zueinander invertiert sind, an die jeweiligen Verbindungsstellen angelegt werden, wird eine vorbestimmte Spannung über den Transistor T8 an die Bitleitungen angelegt. Wenn die vorbestimmte Spannung über die Lade-Pumpschaltung an die Bitleitungen angelegt wird, wird ein winziger Strom I₁ (3- 5 nA) über die Auswahl-Transistoren im Ein-Zustand zu den Unter-Bitleitungen geführt. Die Koppel-Kondensatoren C1 und C2 haben eine Kapazität von 1-1000 fF. Der Wert des winzigen Stroms I₁ wird durch eine Taktfrequenz und eine Oszillationsfrequenz bestimmt. Der zu den Bitleitungen zugeführte Strom 11 wird als eine Leitungskapazität geladen. Die bei diesem Ausführungsbeispiel angenommenen Taktsignale haben eine Taktfrequenz von 1 MHz und einen Spitzenwert von 5 V. Die parasitäre Kapazität in den Bitleitungen ist 1 pF. Der Wert des winzigen Stroms I₁ kann in Übereinstimmung mit dem Wert des Leckstroms I_L (3-5 nA) optional eingestellt werden.

Fig. 28 zeigt eine Lade-Pumpschaltung, die ein höheres Potential erzeugen kann. Auf der Erdungsseite der Lade-Pumpschaltung der Fig. 27 ist ein Transistor T9 mit Eigenvorspannung in Serie geschaltet. Mit der Verbindungsstelle der Transistoren T6 und T9 ist ein Koppel-Kondensator C3 verbunden. Ein Taktsignal ϕ wird über den Koppel-Kondensator C3 angelegt. An die Koppel-Kondensatoren C1 und C2 werden dieselben Taktsignale wie in Fig. 27 angelegt. Die Ausgabe OUT wird an die Bitleitung angelegt. C4 bezeichnet die parasitäre Kapazität (etwa 1 pF) auf der Bitleitung. T1 bezeichnet einen Auswahl-Transistor und M bezeichnet einen Speicher-Transistor. Transistoren T6 bis T9 bezeichnen MOSFETs.

Die Fig. 29A bis 29E zeigen die Wellenformen, die den Operationszustand der Schaltung der Fig. 28 darstellen. Unter Bezugnahme auf Fig. 29 wird die Operation der nichtflüchtigen Halbleiterspeichervorrichtung erklärt, die mit der Lade-Pumpschaltung der Fig. 28 versehen ist.

Eine Quellenspannung (5 V) wird an den Drain-Anschluß des Auswahl-Transistors T1 in einem Ein-Zustand angelegt, um den Drain- oder Source-Anschluß des Speicherelementes T1 zu laden. Ein winziger Storm I₁ (3-5 nA) wird zu dem Drain-Anschluß des Speicherelements M über den Auswahl-Transistor T1 im Ein-Zustand zugeführt. Somit wird der Drain-Anschluß des Speicherelements M im wesentlichen für seinen schwebenden Zustand eingestellt. Danach wird das Impulssignal, wie es in Fig. 29E gezeigt ist, an das Steuergate des Speicherelements M über die Wortleitung WL für eine Lösch-/Schreiboperation angelegt. In dem Zustand des Speicherelements, in dem redundante Elektronen extrahiert werden, so daß die Schwellenspannung vereinheitlich oder konvergiert wird, ist die Kanal-Konduktanz des Speicherelements etwa 1 MΩ.

Andererseits werden in der Lade-Pumpschaltung Taktsignale ϕ, ϕ' und ϕ, die jeweils eine Frequenz von 1 MHz und einen Spitzenwert von 5 V haben, jeweils über die Koppel-Kondensatoren C1, C2 und C3 an die Verbindungsstellen A, B und C angelegt. Die Wellenformen and diesen Verbindungsstellen sind in den Fig. 29A bis 29D gezeigt.

Wie es aus den Wellenformen, die in den Fig. 29A bis 29E gezeigt sind, zu sehen ist, wird dann, wenn das Taktsignal ϕ über den Koppel-Kondensator C3 angelegt wird, der Transistor T9 geladen, so daß das Potential an der Stelle A angehoben wird. Gleichzeitig wird dann, wenn das Taktsignal ϕ' mit einer invertierten Phase angelegt wird, der Transistor T6 geladen. Das resultierende Potential wird dem Potential an der Stelle A überlagert. Als Ergebnis der aufeinanderfolgenden Überlagerung wird die Spannung, wie es in Fig. 29A gezeigt ist, an die Bitleitung BL angelegt. Danach wird der winzige Strom zu dem Drain- oder Source-Anschluß des Speicherelements M über den Auswahl-Transistor T1 im Ein-Zustand zugeführt, und das Impulssignal, wie es in Fig. 29E gezeigt ist, wird angelegt, so daß die redundanten Ladungen in dem schwebenden Gate extrahiert werden, um die Schwellenspannung des Speicherelements zu vereinheitlichen.

Fig. 30 zeigt eine Schalt-Kondensatorschaltung, die als die Schaltungen 66 bis 68 zum Zuführen eines winzigen Stroms verwendet wird.

Wie es aus Fig. 30 zu sehen ist, ist eine Spannungsquelle E0 an den Drain-Anschluß eines Transistors T10 angeschlossen. Der Source-Anschluß des Transistors T10 ist an ein Ende eines Kondensators C5 und den Drain-Anschluß des Transistors T11 angeschlossen. Der Source-Anschluß des Transistors T11 ist an eine Bitleitung BL angeschlossen. Die Bitleitung BL hat eine parasitäre Kapazität von etwa 1 pF und der Kondensator C5 hat eine Kapazität von 15 fF.

Während der Operation werden die Taktsignale ϕ und ϕ' an die Steuergates der Transistoren T10 und T11 angelegt, so daß die Transistoren T10 und T11 abwechselnd eingeschaltet werden. Ein "H"-Pegelimpuls wird an das Steuergate des Transistors T10 angelegt, während ein "L"-Pegelimpuls an das Steuergate des Transistors T11 angelegt wird. Somit wird eine Spannung E0 an den Kondensator C5 angelegt, so daß der Kondensator C5 geladen wird. Darauffolgend schaltet dann, wenn das "L"-Pegel-Signal an das Steuergate des Transistors T10 angelegt wird, der Transistor T10 aus. Wenn das "H"-Pegel-Signal an den Transistor T11 angelegt wird, schaltet der Transistor T11 ein. Die in dem Kondensator C5 geladene Ladespannung wird über den Transistor T11 ausgegeben und in den parasitären Kondensator C6 der Bitleitung geladen. Auf diese Weise wird dann, wenn die Transistoren T10 und T11 abwechselnd arbeiten, eine vorbestimmte Spannung an die Bitleitung BL angelegt. Die Kapazität des Kondensators C5 wird auf eine kleine Kapazität von 1-100 fF eingestellt, und die Frequenz und die Amplitude jedes der Taktsignale ϕ und ϕ' werden auf optimale Werte eingestellt, so daß ein winziger Strom zu der Bitleitung BL geführt wird.

Fig. 31 zeigt die Operations-Wellenformen, wenn die Schalt-Kondensatorschaltung als die Schaltung zum Zuführen eines winzigen Stroms verwendet wird.

Während der Operation wird dann, wenn die Taktsignale ϕ und ϕ' an die Steuergates der Transistoren T10 und T11 angelegt werden, der Kondensator schrittweise geladen, so daß das Potential an der Verbindungsstelle der Transistoren T10 und T11 sich erhöht. Als Ergebnis wird die Ausgangsspannung mit der Wellenform, wie es in Fig. 31A gezeigt ist, an die Bitleitung BL angelegt. Dann wird das Impulssignal, wie es in Fig. 31C gezeigt ist, an das Steuergate des Speicherelements M angelegt. Demgemäß werden unterschiedliche Spannungen V_FG eines schwebenden Gates in einen vorbestimmten Schwellenwert vereinheitlicht. Die Bitleitungs-Spannung V_BL hat die Wellenform, wie es in Fig. 31A gezeigt ist.

Fig. 32 zeigt ein weiteres Ausführungsbeispiel der Schalt-Kondensatorschaltung. Mit der Schaltung der Fig. 30 sind weiterhin Transistoren T11 und T13 verbunden, und ein MOS-Transistor T12 in einer Diodenschaltung ist mit der Verbindungsstelle der Transistoren T11 und T13 verbunden. Diese Struktur läßt zu, daß Rauschen entfernt wird, so daß die stabilisierte Ausgabe an die Bitleitung angelegt werden kann. Die Transistoren T10 bis T13 sind MOS-Transistoren. Die Wellenformen an den jeweiligen Stellen der Schalt-Kondensatorschaltung der Fig. 32 sind in den Fig. 33A bis 33D gezeigt.

Fig. 34 zeigt ein weiteres Ausführungsbeispiel der nichtflüchtigen Halbleiterspeichervorrichtung gemäß dem vierten Aspekt der vorliegenden Erfindung.

Bei dem Ausführungsbeispiel der Fig. 34 hat eine Speicherzellen-Anordnung 61 dieselbe Struktur wie jene, die in Fig. 24 gezeigt ist. Eine Schaltung 70 zum Zuführen eines winzigen Stroms ist an Unter-Bitleitungen BLs1 und BLs2 über eine Umschalt-Schaltung 71 (z. B. einen Multiplexer) angeschlossen. Die Schaltung 71 zum Zuführen eines winzigen Stroms kann mit den Unter-Bitleitungen einer benachbarten Speicherzellen-Anordnung über die Umschalt-Schaltung 71 verbunden sein. Jeder der zusätzlichen Kondensatoren Ca und Cb hat eine Kapazität von 100 bis 300 fF.

Die Lösch-/Schreiboperation wird bei diesem Ausführungsbeispiel wie folgt ausgeführt. Nachdem die Drain- (oder Source-)Anschlüsse der Speicherelemente auf ein positives Potential geladen sind, wird der Auswahl-Transistor ausgeschaltet. Ein winziger Strom (3-5 nA) wird zu den Drain-Anschlüssen (Bitleitung) geführt, um die Bitleitung in einen schwebenden Zustand zu versetzen. Ein Impulssignal wird an das Steuergate des Speicherelements angelegt, um die in dem schwebenden Gate gespeicherten Ladungen zu verringern, um dadurch die Schreib-/Löschoperation durchzuführen. Während der Lösch-/Schreiboperation wird der winzige Strom über die Umschalt-Schaltung 71 zu der Unter-Bitleitung geführt.

Die Fig. 35 bis 37 zeigen weitere Ausführungsbeispiele der nichtflüchtigen Halbleiterspeichervorrichtung gemäß dem vierten Aspekt der vorliegenden Erfindung.

Bei den vorangehenden Ausführungsbeispielen wird die Lade-Pumpschaltung oder die Schalt-Kondensatorschaltung als die Schaltung zum Zuführen eines winzigen Stroms zum Laden der Bitleitungen verwendet. Andererseits zeigen die Ausführungsbeispiele der Fig. 35 bis 37 eine Verbesserung der Antwortcharakteristik des Ladens/Entladens zum Realisieren eines Löschens/Schreibens hoher Geschwindigkeit.

Die Ausführungsbeispiele der Fig. 35 bis 37 sind dadurch charakterisiert, daß ein Lade-/Entladesystem für Bitleitungen zu den Ausführungsbeispielen der Fig. 24 bis 26 hinzugefügt ist.

In Fig. 35 sind die Bitleitungen BL1 und BL2 jeweils an die Source-Anschlüsse der Transistoren T6 und T7 angeschlossen. Die Drain-Anschlüsse der Transistoren sind an Spannungsquellen Vcc angeschlossen. Der übrige Schaltungsaufbau ist derselbe wie jener in Fig. 24. Während der Operation wird ein Ladesignal Sc an die Source-Anschlüsse der Transistoren T6 und T7 angelegt, und ein Entladesignal Sd wird an die Gate-Anschlüsse der Transistoren T4 und T5 angelegt. Zu Beginn der Lösch-/Schreiboperation wird das Ladesignal angelegt. Bei ihrem Beenden wird das Entladesignal Sd angelegt, um die in den Bitleitungen BL1 und BL2 gespeicherten Ladungen zu entladen.

In Fig. 36 ist die Bitleitung BL1 an die Verbindungsstelle der Transistoren T8 und T9 angeschlossen, und die Bitleitung BL2 ist an die Verbindungsstelle der Transistoren T10 und T11 angeschlossen. Die Transistoren T9 und T11 bilden ein Ladesystem. Ladesignale Sc1 und Sc2 werden jeweils an die Gate-Anschlüsse der Transistoren T9 und T11 angelegt, so daß die Bitleitungen BL1 und BL2 geladen werden, um die Lösch-/Schreiboperation durchzuführen. Andererseits bilden die Transistoren T8 und T10 ein Entladesystem. Am Ende der Lösch-/Schreiboperation werden Entladesignale Sd1 und Sd2 an die Transistoren T8 und T10 angelegt, um die in den Bitleitungen BL1 und BL2 gespeicherten Ladungen zu entladen. Bei dem Ausführungsbeispiel kann die Lade-/Entladeoperation für jede Bitleitung ausgeführt werden.

In Fig. 37 ist die Bitleitung BL1 an die Verbindungsstelle der Transistoren T8 und T9 angeschlossen und die Bitleitung BL2 ist an die Verbindungsstelle der Transistoren T10 und T11 angeschlossen. Die Transistoren T9 und T11 bilden ein Ladesystem. Ein Ladesignal Sc wird jeweils an die Gate-Anschlüsse der Transistoren T9 und T11 angelegt, so daß die Bitleitungen BL1 und BL2 geladen werden, um die Lösch-/Schreiboperation durchzuführen. Andererseits bilden die Transistoren T8 und T10 ein Entladesystem. Am Ende der Lösch-/Schreiboperation wird ein Entladesignal Sd an die Transistoren T8 und T10 angelegt, deren Gate-Anschlüsse miteinander verbunden sind, wodurch die in den Bitleitungen BL1 und BL2 gespeicherten Ladungen entladen werden.

Bei den Ausführungsbeispielen der Fig. 35 bis 37 wird das Ladesignal an die Bitleitungen durch das Lade-/Entladesystem vor einem vorbestimmten Potential an den Bitleitungen durch die Lade-Pumpschaltung oder die Schalt-Kondensatorschaltung angelegt, wodurch die Bitleitungen auf das Potential, das höher als das Source-Potential ist, geladen werden. Danach wird das Impulssignal an die Wortleitungen angelegt, um die Schwellenspannungen der vorbestimmten Speicherelemente zu vereinheitlichen. Somit kann die Lösch-/Schreiboperation mit hoher Geschwindigkeit ausgeführt werden. Andererseits werden die Bitleitungen nach dem Beenden der Lösch-/Schreiboperation auf das Potential eingestellt, das niedriger als das Drain-Potential ist. Dies läßt zu, daß der Operation innerhalb kurzer Zeit eine nächste Operation nachfolgt.

Wie es oben beschrieben ist wird bei der nichtflüchtigen Halbleiterspeichervorrichtung gemäß dem vierten Aspekt der vorliegenden Erfindung ein äußerst winziger Strom über Auswahl-Transistoren im Ein-Zustand zu Bitleitungen geführt. Sonst werden, nachdem die Bitleitungen geladen sind, die Auswahl-Transistoren ausgeschaltet, und der winzige Strom, der einem Leckstrom gleicht, wird den Bitleitungen zugeführt. Danach wird ein Impulssignal an die Steuergates der Speicherelemente angelegt, um deren Schwellenspannungen zu vereinheitlichen. Da der winzige Strom den Bitleitungen zugeführt wird, während die Kanal-Konduktanz der Speicherelemente groß ist, um ein exzessives Löschen in den Speicherelementen oder ein nochmaliges Speichern des Potentials auf der Drain-Seite zu verhindern, sollte ein Impulssignal mit kürzeren Impulsbreiten als die Zeit zum nochmaligen Speichern an die Steuergates angelegt werden.

Obwohl die Lade-Pumpschaltung oder der Schalt-Kondensator, in denen der Stromwert bezüglich der Frequenz und des Spitzenwertes eingestellt werden kann, verwendet werden können, können ebenso einige bekannte Schaltungen verwendet werden, die den winzigen Strom zuführen können.

Bei der nichtflüchtigen Halbleiterspeichervorrichtung gemäß dem vierten Aspekt der vorliegenden Erfindung ist bei dem Lösch-/Schreibprozeß zum Extrahieren von Ladungen aus dem schwebenden Gate die Art des Injizierens von Elektronen in das schwebende Gate dieselbe, wie die herkömmliche Art. Daher kann die Speichervorrichtung bei einer nichtflüchtigen Halbleiterspeichervorrichtung angewendet werden, bei der das schwebende Gate durch heiße Elektronen von einem Kanal auf ein negatives Potential geladen wird, und bei der veranlaßt wird, daß Ladungen aus dem schwebenden Gate durch den Tunnelstrom in Richtung zu einem Source-/Drain-Anschluß oder einem Substrat entweichen.

Bei der nichtflüchtigen Halbleiterspeichervorrichtung gemäß dem vierten Aspekt der vorliegenden Erfindung wird die Lösch-/Schreiboperation derart ausgeführt, daß, während die Bitleitungen durch einen winzigen Strom im wesentlichen in einen schwebenden Zustand versetzt sind, ein Impulssignal, das sich zwischen positiven und negativen Potentialen ändert, an die Steuergates der Speicherelemente angelegt wird, um die redundanten in dem schwebenden Gate gespeicherten Ladungen zu extrahieren. Da der winzige Strom den Bitleitungen durch die Schaltung zum Zuführen eines winzigen Stroms zugeführt wird, auch wenn es Leckströme von den Bitleitungen (Drain- oder Source-Anschlüsse) gibt, ist es möglich, die Ladungen von den schwebenden Gates einer großen Anzahl von Speicherelementen gleichzeitig und genau zu extrahieren.

Durch Ausführen der Lösch-/Schreiboperation, nachdem die Bitleitungen geladen sind, kann die Anstiegszeit des Ladepotentials verkürzt werden, so daß die Lösch-/Schreiboperations-Zeit verkürzt werden kann.

Eine nichtflüchtige Halbleiterspeichervorrichtung, die aus Speicherzellen vom Typ mit schwebendem Gate besteht, wird, nachdem der Drain-Bereich oder der Source-Bereich geladen ist, in einen elektrisch schwebenden Zustand versetzt, und ein Signal mit abwechselnd sich ändernden positiven und negativen Potentialen wird an die Steuergates der Speicherzellen angelegt, um die in den schwebenden Gates gespeicherten Ladungen zu verringern, um dadurch die Schwellenspannungen der Speicherzellen in eine vorbestimmte Spannung zu konvergieren. Somit kann eine Schreib-/Löschoperation in der Speichervorrichtung auf sichere Weise in einer kurzen Zeit ausgeführt werden.

Claims

1. Nichtflüchtige Halbleiterspeichervorrichtung mit einem Transistor, der eine Source, einen Drain, ein schwimmen des Gate und ein Steuergate aufweist, und mit einer er sten Einrichtung zum Einstellen von entweder dem Drain oder der Source in einen schwimmenden Zustand, der ein höheres Potential aufweist als der nicht schwimmend ein gestellte Drain bzw. die nicht schwimmend eingestellte Source, gekennzeichnet durch, eine zweite Einrichtung zum Variieren des Schwellenwerts des Transistors unter Verwendung einer Spannungsdifferenz zwischen dem schwimmend eingestellten Drain bzw. der schwimmend eingestellten Source und dem schwimmenden Gate zum Aufheben des schwimmenden Zustands.

2. Nichtflüchtige Halbleiterspeichervorrichtung nach An spruch 1, dadurch gekennzeichnet, daß der Transistor an einem Kreuzungspunkt einer Bit-Leitung mit dem schwimmen den Drain bzw. der schwimmenden Source elektrisch ver bunden ist, und daß eine Wort-Leitung mit dem Steuergate elektrisch verbunden ist, wobei die zweite Einrichtung eine Einrichtung zum Anlegen einer Spannung ist, die zwischen einem ersten Potential und einem zweiten Poten tial an der Wort-Leitung variiert.

3. Nichtflüchtige Halbleiterspeichervorrichtung nach An spruch 1, dadurch gekennzeichnet, daß die zweite Einrich tung eine Spannungserzeugungseinrichtung zum Erzeugen einer Spannung ist, die zwischen einem ersten Potential und einem zweiten Potential an dem Steuergate variiert.

4. Nichtflüchtige Halbleiterspeichervorrichtung nach An spruch 3, dadurch gekennzeichnet, daß die Spannung eine Wechselspannung ist, die positive Spannungsimpulse und negative Spannungsimpulse aufweist.

5. Nichtflüchtige Halbleiterspeichervorrichtung nach An spruch 3, gekennzeichnet durch eine erste Schalteinrich tung zum Einstellen des schwimmenden Drain bzw. der schw immenden Source des Transistors auf ein Potential, das nicht niedriger ist als dasjenige des nicht schwimmenden Drain bzw. der nicht schwimmenden Source bevor die Span nung angelegt wird, und eine zweite Schalteinrichtung zum Einstellen des schwimmenden Drain bzw. der schwimmenden Source des Transistors auf ein Potential, das nicht höher ist als dasjenige des nicht schwimmenden Drain bzw. der nicht schwimmenden Source, nachdem die Spannung angelegt ist.

6. Nichtflüchtige Halbleiterspeichervorrichtung nach An spruch 4, dadurch gekennzeichnet, daß die Spannungserzeu gungseinrichtung den positiven Spannungsimpuls früher als den negativen Spannungsimpuls an das Steuergate anlegt.

7. Nichtflüchtige Halbleiterspeichervorrichtung nach An spruch 4, dadurch gekennzeichnet, daß der Absolutwert des Spitzenwerts des positiven Spannungsimpulses kleiner ist als derjenige des negativen Spannungsimpulses.

8. Nichtflüchtige Halbleiterspeichervorrichtung nach An spruch 4, dadurch gekennzeichnet, daß die Breite des positiven Spannungsimpulses breiter ist als diejenige des negativen Spannungsimpulses.

9. Nichtflüchtige Halbleiterspeichervorrichtung nach An spruch 3, gekennzeichnet durch einen Kondensator, der elektrisch mit dem schwimmenden Drain bzw. der schwimmen den Source des Transistors verbunden ist, wobei die erste Einrichtung diesen Drain bzw. diese Source auf ein höhe res Potential einstellt als dasjenige des nicht schwim menden Drain bzw. der nicht schwimmenden Source durch Aufladen des Kondensatorelements.

10. Nichtflüchtige Halbleiterspeichervorrichtung nach An spruch 9, dadurch gekennzeichnet, daß der Kondensator ein kapazitives Element aufweist, das aus einer parasitären Kapazität eines elektrisch leitenden Materials gebildet ist, das elektrisch mit dem schwimmenden Drain bzw. der schwimmenden Source verbunden ist.

11. Nichtflüchtige Halbleiterspeichervorrichtung nach An spruch 10, dadurch gekennzeichnet, daß der Transistor an einem Kreuzungspunkt einer Bit-Leitung elektrisch mit dem schwimmenden Drain bzw. der schwimmenden Source verbunden ist, und daß eine Wort-Leitung elektrisch mit dem Steuer gate verbunden ist, wobei das elektrisch leitende Materi al die Bit-Leitung enthält.

12. Nichtflüchtige Halbleiterspeichervorrichtung nach An spruch 11, dadurch gekennzeichnet, daß die Bit-Leitung mit einer Haupt-Bit-Leitung durch ein Wahlschalterelement verbunden ist.

13. Nichtflüchtige Halbleiterspeichervorrichtung nach An spruch 11, gekennzeichnet durch eine Stromversorgungsein richtung zum Zuführen eines Stroms zum Kompensieren eines Leckstroms von der Bit-Leitung.

14. Nichtflüchtige Halbleiterspeichervorrichtung nach An spruch 13, dadurch gekennzeichnet, daß die Stromversor gungseinrichtung ein Widerstandselement aufweist, das aus der Gruppe ausgewählt ist, die aus einem Widerstand be steht, der elektrisch mit einer Spannungsquelle verbunden ist, und einem Widerstandskörper, der elektrisch in Reihe zu einer Schalteinrichtung geschaltet ist, die elektrisch mit der Bit-Leitung verbunden ist.

15. Nichtflüchtige Halbleiterspeichervorrichtung nach An spruch 14, dadurch gekennzeichnet, daß das Widerstands element ein elektrisches Element aufweist, das aus der Gruppe ausgewählt ist, die aus einer sperrvorgespannten Diode und einer gesteuerten Diode besteht.

16. Nichtflüchtige Halbleiterspeichervorrichtung nach An spruch 13, dadurch gekennzeichnet, daß die Stromversor gungseinrichtung ein elektrisches Bauteil aufweist, das aus der Gruppe ausgewählt ist, die aus einer Ladungspump schaltung und einem geschalteten Kondensator besteht.

17. Nichtflüchtige Halbleiterspeichervorrichtung nach An spruch 13, dadurch gekennzeichnet, daß eine erste Zeit konstante, die von der Kapazität der Bit-Leitung und einem Äquivalent-Widerstand aufgrund des Stroms von der Stromversorgungseinrichtung abgeleitet ist, kleiner ist als eine zweite Zeitkonstante, die von der Kapazität der Bit-Leitung und einem Äquivalent-Widerstand aufgrund des Leckstroms abgeleitet ist, und daß die erste Zeitkonstan te länger ist als ungefähr die halbe Periode der Span nung.

18. Verfahren zum Einstellen des Schwellenwerts für eine nichtflüchtige Halbleiterspeichervorrichtung nach einem der Ansprüche 1 bis 17, mit den Schritten:
Einstellen von entweder dem Drain oder der Source auf einen schwimmenden Zustand, der ein höheres Potential aufweist als der nicht schwimmende Drain bzw. die nicht schwimmende Source, und
Variieren des Schwellenwerts des Transistors unter Ver wendung einer Spannungsdifferenz zwischen dem schwimmen den Drain bzw. der schwimmenden Source und dem schwimmen den Gate zum Aufheben des schwimmenden Zustands.

19. Verfahren nach Anspruch 18, dadurch gekennzeichnet, daß der erste Schritt das Aufladen eines Kondensators umfaßt, der elektrisch mit dem schwimmenden Drain bzw. der schwi mmenden Source des Transistors verbunden ist, und daß der zweite Schritt das Entladen des Kondensators umfaßt.

20. Verfahren nach Anspruch 18, dadurch gekennzeichnet, daß der Kondensator ein kapazitives Element aufweist, das aus einer parasitären Kapazität eines elektrisch leitenden Materials gebildet ist, das elektrisch mit dem schwimmen den Drain bzw. der schwimmenden Source des Transistors verbunden ist.

21. Verfahren nach Anspruch 18, dadurch gekennzeichnet, daß der zweite Schritt (Variieren des Schwellenwerts) das Anlegen einer Spannung, die zwischen einem ersten Poten tial und einem zweiten Potential variiert, an das Steuer gate umfaßt, um den Schwellenwert auf einen gewünschten Wert oder Bereich zu konvergieren.

22. Verfahren nach Anspruch 21, dadurch gekennzeichnet, daß das Anlegen der Spannung automatisch in Übereinstimmung mit einer Änderung des Potentials an dem schwimmenden Drain bzw. der schwimmenden Source gestoppt wird.

23. Verfahren nach Anspruch 21, dadurch gekennzeichnet, daß die Spannung eine Wechselspannung ist, die einen positi ven Spannungsimpuls und einen negativen Spannungsimpuls aufweist, und daß der gewünschte Wert oder Bereich in Korrelation mit dem positiven Spannungsimpuls ermittelt wird.

24. Verfahren nach Anspruch 23, dadurch gekennzeichnet, daß der positive Spannungsimpuls an das Steuergate früher angelegt wird als der negative Spannungsimpuls.

25. Verfahren nach Anspruch 23, dadurch gekennzeichnet, daß die Breite des positiven Spannungsimpulses breiter ist als diejenige des negativen Spannungsimpulses.

26. Verfahren nach Anspruch 23, dadurch gekennzeichnet, daß der Absolutwert des Spitzenwerts des positiven Spannungs impulses kleiner ist als derjenige des negativen Span nungsimpulses.

27. Verfahren nach Anspruch 26, dadurch gekennzeichnet, daß der Spitzenwert des negativen Spannungsimpulses nicht größer als -10 Volt ist.

28. Verfahren nach Anspruch 23, dadurch gekennzeichnet, daß der Spitzenwert des positiven Spannungsimpulses kleiner ist als der anfängliche Schwellenwert des Transistors.

29. Verfahren nach Anspruch 28, dadurch gekennzeichnet, daß der anfängliche Schwellenwert des Transistors nicht klei ner als 4 Volt ist.

30. Verfahren nach Anspruch 23, dadurch gekennzeichnet, daß der positive Spannungsimpuls nicht kleiner als 4 Volt ist, und daß der gewünschte Wert oder Bereich ein Wert oder Bereich von 70 bis 80% der positiven Spannung ist.

31. Verfahren nach Anspruch 21, dadurch gekennzeichnet, daß der zweite Schritt (Variieren des Schwellenwerts) das Anlegen von wenigstens einem negativen Spannungsimpuls an das Steuergate derart aufweist, daß ein Tunnelstrom zwi schen dem schwimmenden Gate und dem schwimmenden Drain bzw. der schwimmenden Source des Transistors fließt, und daß wenigstens ein positiver Spannungsimpuls an das Steu ergate so angelegt wird, daß ein Kanalstrom zwischen der Source und dem Drain des Transi stors fließt.

32. Verfahren nach Anspruch 21, dadurch gekennzeichnet, daß die Spannung eine Wechselspannung ist, die wenigstens einen positiven Spannungsimpuls und wenigstens einen negativen Spannungsimpuls aufweist, und daß die gesamte Anlegungsperiode von dem wenigstens einen positiven Span nungsimpuls länger ist als diejenige von dem wenigstens einen negativen Spannungsimpuls.

33. Verfahren nach Anspruch 18, dadurch gekennzeichnet, daß der Transistor an einem Kreuzungspunkt einer Bit-Leitung angeordnet ist, die elektrisch mit dem schwimmenden Drain bzw. der schwimmenden Source verbunden ist, und daß die Wort-Leitung elektrisch mit dem Steuergate verbunden ist, wobei der zweite Schritt (Variieren des Schwellenwerts) das Anlegen einer Wechselspannung an die Wort-Leitung umfaßt, die einen positiven Spannungsimpuls und einen negativen Spannungsimpuls aufweist, und wobei die Ampli tude der Wechselspannung in Übereinstimmung mit einer Änderung des Potentials auf der Bit-Leitung dynamisch änderbar ist.

34. Verfahren nach Anspruch 33, dadurch gekennzeichnet, daß der Spitzenwert des negativen Spannungsimpulses in Über einstimmung mit einer Verringerung des Potentials an der Bit-Leitung abnimmt.

35. Verfahren nach Anspruch 33, dadurch gekennzeichnet, daß der negative Spannungsimpuls der Wechselspannung dazu veranlaßt wird, zu variieren, bevor das Potential an der Bit-Leitung variiert.

36. Verfahren nach Anspruch 31, dadurch gekennzeichnet, daß der Schwellenwert der nichtflüchtigen Halbleiterspeicher vorrichtung zur Konvergenz gebracht wird, wobei die posi tiven und negativen Spannungsimpulse derartige Werte aufweisen, daß der Tunnelstrom im wesentlichen nicht fließt.