DE4418352A1 - Halbleiterbauelement mit einer Siliziumsäulen-Transistorstruktur mit ringförmig umgebendem Gate sowie Verfahren zu dessen Herstellung - Google Patents
Halbleiterbauelement mit einer Siliziumsäulen-Transistorstruktur mit ringförmig umgebendem Gate sowie Verfahren zu dessen HerstellungInfo
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
Description
Die Erfindung bezieht sich auf ein Halbleiterbauelement nach
dem Oberbegriff des Patentanspruches 1 sowie auf ein Verfahren
zu dessen Herstellung.
Die Integration einer möglichst hohen Anzahl von Bauelementen
auf einer möglichst geringen Bauelementfläche ist wichtig zur
Erhöhung des Integrationsgrades von Halbleiterspeicherzellen,
insbesondere von Zellen für dynamische Direktzugriffspeicher
(DRAMs) Eine Speicherzelle eines 1-Gigabit-DRAM-Bauelementes,
welches eine nächste Speichergeneration darstellt, belegt eine
Fläche kleiner als 0,3 µm² und besteht aus einem Transistor und
einem Kondensator. Dies ist gerade dieselbe Fläche, wie sie zu
vor alleine für ein Kontaktloch für Verbindungen zwischen Eben
en in einem 1-Megabit-DRAM-Bauelement benötigt wurde. Die Be
reitstellung eines Transistors, eines Kondensators und eines
Kontaktloches für Zwischenverbindungen zusammen innerhalb einer
derart kleinen Fläche zwecks Bildung einer Zelleneinheit ist
praktisch kaum realisierbar.
In den meisten bisher in Chips verwendeten Speicherzellen wer
den ein Transistor, ein Kondensator und ein Kontaktloch lateral
innerhalb eines planen Entwurfs angeordnet, so daß deren gesam
te Fläche als dasjenige Element fungiert, welches die Fläche
der Speicherzelle bestimmt. Um für den Aufbau einer 1-Gigabit
Speicherzelle einen Transistor, einen Kondensator und ein Kon
taktloch zur Kontaktierung von Source- und Draingebiet inner
halb einer Fläche von weniger als 0,3 µm² ausbilden zu können,
wird daher eine dreidimensionale Zellenstruktur benötigt, wo
durch die flächenbedingten Beschränkungen überwunden werden
können. Dementsprechend muß die Zellenstruktur von einem
lateralen Entwurf in eine vertikale Entwurfsstruktur geändert
werden. Außerdem ist es erforderlich, einen maximalen effek
tiven, aktiven Flächenbereich benützen zu können, indem der
aktive Flächenbereich durch Verringerung des Abstands zwischen
Isolationsbereichen möglichst groß und das Kontaktloch ohne
Verlust an zusätzlicher aktiver Fläche gebildet wird.
Von K. Sunouchi et al. wurde eine sogenannte SGT-Speicherzelle
vorgeschlagen, in welcher alle Komponenten einer Speicher
zelleneinheit in einer Siliziumsäule gebildet sind, welche
durch einen matrixartigen Graben isoliert ist (siehe IEDM ′89,
"A Surrounding Gate Transistor (SGT) cell for 64/256Mbit1476X
DRAMs"). Diese SGT-Zellenstruktur besitzt jedoch einige
Problempunkte. Erstens ist das Verfahren zur Erzeugung der
Siliziumsäule und eines zugehörigen Kondensators ziemlich
komplex. Zweitens sind die Isolationseigenschaften nicht sehr
zufriedenstellend. Drittens besteht eine merkliche Gefahr, daß
ein Kurzschluß zwischen einem Knoten einer Kondensatorplatten
elektrode und einer Gateelektrode während eines Prozesses zur
Erzeugung der Gateelektrode auftritt.
Der Erfindung liegt als technisches Problem die Bereitstellung
eines hochintegrierten Halbleiterbauelementes der eingangs ge
nannten Art, das vergleichsweise ausfallsicher arbeitet und
einen möglichst hohen Anteil an aktiver Bauelementfläche
besitzt, sowie eines vergleichsweise einfachen und problemlos
durchzuführenden Verfahrens zu seiner Herstellung zugrunde.
Dieses Problem wird durch ein Halbleiterbauelement mit den
Merkmalen des Patentanspruches 1 oder 5 sowie durch ein Ver
fahren zu seiner Herstellung mit den Merkmalen des Patent
anspruches 6, 11 oder 14 gelöst. Durch Verwendung einer ver
grabenen Bitleitungsstruktur und einer vertikalen Gatestruktur,
welche eine verwendete Siliziumsäule umgibt, läßt sich eine
sehr hohe effektive, aktive, nutzbare Bauelementfläche erzielen.
Bevorzugte Ausführungsformen der Erfindung sind in den Zeich
nungen dargestellt und werden nachfolgend beschrieben. Hierbei
zeigen:
Fig. 1A bis 10 verschiedene Ansichten eines ersten Beispiels
eines Halbleiterbauelementes in aufeinanderfol
genden Herstellungsstufen zur Erläuterung seines
Herstellungsverfahrens,
Fig. 11 bis 17 verschiedene Ansichten eines zweiten Beispiels
eines Halbleiterbauelementes in aufeinanderfol
genden Herstellungsstufen zur Erläuterung seines
Herstellungsverfahrens und
Fig. 18 bis 26 verschiedene Ansichten eines dritten Beispiels
eines Halbleiterbauelementes in aufeinanderfol
genden Herstellungsstufen zur Erläuterung seines
Herstellungsverfahrens.
Zunächst wird anhand der Fig. 1A bis 10 das Herstellungsverfah
ren für das erste Beispiel eines Halbleiterbauelementes im De
tail erläutert.
Fig. 1A bis 1C zeigen Schritte zur Erzeugung eines Grabenisola
tionsbereiches (12), wobei die Fig. 1B und 1C Querschnittsan
sichten entlang der Linien A-A′ bzw. B-B′ von Fig. 1A darstel
len, welche eine ausschnittweise Draufsicht auf das anfängliche
Bauelement wiedergibt. Hierfür wird zunächst ein Nitrid auf ei
nem Halbleitersubstrat (10) eines ersten Leitfähigkeitstyps,
z. B. p⁻-leitend, abgeschieden und mittels eines lithographi
schen Prozesses strukturiert, so daß ein Nitridmuster (11) auf
dem Bereich gebildet wird, wo ein aktiver Bereich des Halblei
tersubstrats (10) angeordnet werden soll. Nach Ätzen des Sub
strats (10) bis zu einer vorgegebenen Tiefe unter Verwendung
des Nitridmusters (11) als Ätzmaske zwecks Erzeugung eines
(nicht gezeigten) Grabens werden dann p⁺-leitende Störstellen
ionen implantiert, um die elektrischen Eigenschaften zwischen
den einzelnen Bauelementen zu stärken, wodurch unter dem Boden
bereich des Grabens eine p⁺-Störstellenschicht (14) erzeugt
wird. Dann wird ganz flächig auf dem mit dem Graben versehenen
Substrat (10) ein Isolationsmaterial, z. B. ein Oxid, so aufge
bracht und zurückgeätzt, daß das Innere des Grabens mit dem
Isolationsmaterial zur Bildung des Grabenisolationsbereiches
(12) gefüllt wird.
Fig. 2A bis 2C zeigen Schritte zur Erzeugung einer Bitleitung
(18), wobei die Fig. 2B und 2C Querschnittsansichten entlang
der Linien A-A′ bzw. B-B′ von Fig. 2A, welche der Ansicht von
Fig. 1A entspricht, wiedergeben. Nach Entfernen des Nitridmu
sters (11) auf dem aktiven Bereich werden ganzflächig über dem
Halbleitersubstrat (10) Störstellenionen des zweiten Leitfähig
keitstyps, z. B. n⁺-leitend, implantiert, so daß unter der Ober
fläche des Substrats (10) ein n⁺-Störstellenbereich (16) ent
steht. Der n⁺-Störstellenbereich (16) dient dazu, den Kontakt
widerstand zwischen einer Bitleitung und einem Draingebiet ei
nes Transistors, welcher in einem späteren Prozeß gebildet
wird, zu verringern. Anschließend wird ein leitfähiges Materi
al, z. B. störstellendotiertes Polysilizium, auf dem mit dem
n⁺-Störstellenbereich (16) versehenen Substrat (10) abgeschieden
und durch einen lithographischen Prozeß strukturiert, um so die
Bitleitung (18) zu erzeugen.
Fig. 3A und 3B veranschaulichen Schritte zur Erzeugung einer
Isolationsschichtsäule (I), wobei die Fig. 3A und 3B Quer
schnittsansichten entlang der Linien A-A′ bzw. B-B′ von Fig. 2A
wiedergeben. Hierzu werden beispielsweise nacheinander ein Nit
rid und ein Oxid ganzflächig auf der mit der Bitleitung (18)
versehenen, resultierenden Struktur abgeschieden, um eine erste
Isolationsschicht (20) und eine zweite Isolationsschicht (22)
zu bilden. Die zweite Isolationsschicht (22) und die erste Iso
lationsschicht (20) werden dann durch einen lithographischen
Prozeß strukturiert, wodurch die Isolationsschichtsäule (I)
über dem Bitgrabenisolationsbereich (12) entsteht.
Fig. 4A bis 4D veranschaulichen Schritte zur Erzeugung eines
Draingebietes (23), eines Kanalgebietes (24) und eines Source
gebietes (25) eines Transistors, wobei die Fig. 4B und 4C Quer
schnittsansichten entlang der Linien A-A′ bzw. B-B′ von Fig. 4A
wiedergeben und Fig. 4D eine Perspektivansicht von schräg oben
im wesentlichen längs der Linie B-B′ ist. Zunächst wird hierfür
unter Verwendung des außerhalb der Isolationsschichtsäule (I)
freiliegenden Halbleitersubstrats als Keimschicht eine n⁻-lei
tende erste Halbleiterepitaxieschicht (23) aufgewachsen. An
schließend werden auf der n⁻-leitenden ersten Halbleiterepita
xieschicht (23) nacheinander eine p⁻-leitende zweite Halb
leiterepitaxieschicht (24) und eine n⁻-leitende dritte Halb
leiterepitaxieschicht (25) aufgewachsen, wodurch eine Silizium
säule entsteht. Die n⁻-leitende erste Halbleiterepitaxieschicht
(23) wird als Drainelektrode, die p⁻-leitende zweite Halb
leiterepitaxieschicht (24) als Kanalgebiet und die n⁻-leitende
dritte Halbleiterepitaxieschicht (25) als Sourceelektrode eines
NMOS-Transistors verwendet. Hierbei ist die als Draingebiet
dienende n⁻-leitende erste Halbleiterepitaxieschicht (23) mit
einer zugehörigen Bitleitung (18) verbunden.
Zur Herstellung dieser Anordnung kann alternativ die später
teilweise als Kanalgebiet für den NMOS-Transistor dienende,
p⁻-leitende Halbleiterepitaxieschicht unter Verwendung der
außerhalb der Isolationsschichtsäule (I) frei liegenden Sub
stratfläche als Keimschicht bis in den oberen Bereich der
Isolationsschichtsäule (I) aufgewachsen werden. Anschließend
wird dann eine zweimalige Implantation mit n⁻-leitenden Stör
stellenionen durchgeführt, d. h. einmal mit hoher und einmal mit
niedriger Energie, um das Draingebiet (23) im unteren Bereich
und das Sourcegebiet (25) im oberen Bereich der p⁻-leitenden
Halbleiterepitaxieschicht zu erzeugen. Anschließend wird die
einen Teil der Isolationsschichtsäule (I) bildende, zweite
Isolationsschicht (22) entfernt, wonach die in Fig. 4D gezeigte
Struktur vorliegt.
Fig. 5A bis 5C veranschaulichen Schritte zur Erzeugung einer
Gateisolationsschicht (26) und einer Gateleitung (28), wobei
die Fig. 5B und 5C Querschnittsansichten entlang der Linien
A-A′ bzw. B-B′ von Fig. 5A wiedergeben. Hierzu wird zunächst
mit der resultierenden Struktur, in der die Siliziumsäule aus
gebildet ist, die das Draingebiet (23), das Kanalgebiet (24)
und das Sourcegebiet (25) des Transistors beinhaltet, ein ther
mischer Oxidationsprozeß durchgeführt, um auf der Oberfläche
der Siliziumsäule eine Gateisolationsschicht (26) auszubilden.
Nach Abscheiden einer leitfähigen Schicht, z. B. aus störstel
lendotiertem Polysilizium, auf der mit der Gateisolations
schicht (26) versehenen, resultierenden Struktur wird dann
diese leitfähige Schicht durch einen lithographischen Prozeß so
strukturiert, daß eine die Siliziumsäule umgebende Gateleitung
(28) entsteht. Dabei sind die Bitleitung (18) auf dem Graben
isolationsbereich (12) und die Gateleitung (28) voneinander
durch die erste Isolationsschicht (20) isoliert.
Fig. 6A und 6B veranschaulichen Schritte zur Erzeugung einer
planarisierenden Schicht (30). Hierzu wird nach Abscheidung
eines Isolationsmaterials auf der mit den Gateleitungen (28)
versehenen, resultierenden Struktur die Isolationsmaterial
schicht zurückgeätzt, bis die Oberseite der Gateleitungen (28)
freiliegt, wodurch eine planarisierende Schicht (30) entsteht,
welche den Stufenunterschied aufgrund der Siliziumsäule aus
gleicht.
Fig. 7A und 7B veranschaulichen Schritte zur Erzeugung eines
Kontaktlochs und einer ersten leitfähigen Schicht (40). Hierfür
werden zunächst Isolationsmaterialien, z. B. ein Hochtemperatur
oxid (HTO) und ein Nitrid, nacheinander auf die mit der plana
risierenden Schicht (30) versehende, resultierende Struktur
aufgebracht, wodurch eine erste Isolationsschicht (32) und eine
zweite Isolationsschicht (34) gebildet werden. Zusätzlich kann
bei Bedarf eine dritte Isolationsschicht, z. B. bestehend aus
einem Hochtemperaturoxid, auf die zweite Isolationsschicht (34)
aufgebracht werden. Anschließend werden die über einem jewei
ligen Sourcegebiet (25) eines Transistors übereinanderliegenden
Teile der zweiten Isolationsschicht (34), der ersten Isola
tionsschicht (32), der Gateleitung (28) und der Gateisolations
schicht (26) durch einen lithographischen Prozeß geätzt, wo
durch ein (nicht gezeigtes) Kontaktloch zur Freilegung des
Sourcegebietes (25) entsteht. Dann wird auf der mit den Kon
taktlöchern versehenen, resultierenden Struktur ein Isolations
material, z. B. ein Hochtemperaturoxid, abgeschieden und so ge
ätzt, daß ein isolierender Abstandshalter (36) an den Seiten
wänden der Kontaktlöcher verbleibt. Der isolierende Abstands
halter (36) dient dazu, einen elektrischen Kurzschluß zwischen
der Gateleitung (28) und einem in einem späteren Prozeß gebil
deten Kondensatorspeicherknoten, d. h. einer Kondensatorspei
cherelektrode, zu verhindern. Daraufhin wird mit der resul
tierenden Struktur, welche den isolierenden Abstandshalter (36)
aufweist, eine Implantation von n⁺-leitenden Störstellenionen
durchgeführt, um an der Oberseite des Sourcegebietes (25) eine
n⁺-leitende Anschlußschicht (38) auszubilden. Die n⁺-leitende
Anschlußschicht (38) ist dazu vorgesehen, den Kontaktwiderstand
zwischen dem Sourcegebiet (25) und dem in einem späteren Prozeß
zu bildenden Speicherknoten zu verringern. Anschließend wird
ein leitfähiges Material, z. B. störstellendotiertes Polysili
zium, auf der mit der n⁺-leitenden Anschlußschicht (38) ver
sehenen, resultierenden Struktur abgeschieden, wodurch die
erste leitfähige Schicht (40) entsteht.
Fig. 8A und 8B veranschaulichen Schritte zur Erzeugung einer
Hilfsstruktur (42) und einer zweiten leitfähigen Schicht (44),
wobei die Fig. 8A eine Draufsicht auf die in Fig. 8B im Quer
schnitt gezeigte Hilfsstruktur ist. Hierzu wird ein Material,
dessen Ätzrate von derjenigen des die erste leitfähige Schicht
(40) bildenden Materials bezüglich eines beliebigen anisotropen
Ätzprozesses verschieden ist, z. B. ein Hochtemperaturoxid, zur
Bildung einer (nicht gezeigten) Hilfsschicht auf der mit der
ersten leitfähigen Schicht (40) versehenen, resultierenden
Struktur abgeschieden. Daraufhin wird die Hilfsschicht durch
einen lithographischen Prozeß strukturiert, wodurch die Hilfs
struktur (42) entsteht. Daran anschließend wird ein leitfähiges
Material, dessen Ätzrate von derjenigen des die Hilfsstruktur
(42) bildenden Materials verschieden sowie gleich groß oder
ähnlich groß wie diejenige des Materials für die erste leit
fähige Schicht (40) ist, z. B. störstellendotiertes Polysili
zium, auf die mit der Hilfsstruktur (42) versehene, resul
tierende Struktur aufgebracht, so daß die zweite leitfähige
Schicht (44) entsteht.
Fig. 9 und 10 veranschaulichen Schritte zur Bildung des
Kondensatorspeicherknotens (46). Hierzu werden die erste und
die zweite leitfähige Schicht (40, 44) unter Verwendung der
Hilfsstruktur (42) als Ätzmaske so zurückgeätzt, daß ein
doppelzylindrischer Speicherknoten (46) entsteht, der mit dem
Sourcegebiet (25) des Transistors verbunden ist. Die Hilfs
struktur (42) wird anschließend entfernt.
Anhand der Draufsichten und Querschnitte der Fig. 11 bis 17
wird nachfolgend ein zweites Beispiel eines Verfahrens zur Her
stellung eines Halbleiterbauelementes erläutert.
Fig. 11 veranschaulicht Schritte zur Bildung einer n⁺-leiten
den Halbleiterepitaxieschicht (52a) sowie Schichten (54, 56)
aus einem ersten bzw. einem zweiten Material. Hierfür wird zu
nächst auf ein p⁻-leitendes Halbleitersubstrat (50) unter
Verwendung desselben als Keimschicht eine n⁺-leitende Halb
leiterepitaxieschicht (52a) aufgewachsen. Es versteht sich, daß
die n⁺-leitende Halbleiterepitaxieschicht (52a) beispielsweise
durch einen Ionenimplantationsprozeß erzeugt werden kann. Dann
werden z. B. ein Oxid und ein Nitrid nacheinander auf der mit
der n⁺-leitenden Halbleiterepitaxieschicht (52a) versehenen,
resultierenden Struktur abgeschieden, wodurch die Schicht (54)
aus dem ersten Material und die Schicht (56) aus dem zweiten
Material entstehen. Die Schicht (56) aus dem zweiten Material
ist hierbei mit ausreichender Dicke aufzubringen, die der Höhe
des später zu bildenden Transistors entspricht.
Fig. 12A und 12B veranschaulichen einen Schritt zur Bildung
einer Bitleitung (52) und einer Grabenisolationsschicht (60),
wobei Fig. 12B einen Querschnitt entlang der Linie A-A′ von
Fig. 12A wiedergibt. Nach dem Ätzen der Schichten (56, 54) aus
dem zweiten und aus dem ersten Material in denjenigen Berei
chen, in denen durch einen lithographischen Prozeß eine Iso
lationsschicht zu erzeugen ist, wird die n⁺-leitende Halb
leiterepitaxieschicht (52a) unter Verwendung des verbliebenen
Teils der Schichten (56, 54) aus dem zweiten und dem ersten
Material als Ätzmaske geätzt. Als nächstes wird das Substrat
(50) bis zu einer vorgegebenen Tiefe geätzt, um einen (nicht
gezeigten) Graben zu erzeugen. Auf diese Weise werden durch den
obigen Ätzprozeß gleichzeitig die n⁺-leitende Halbleiterepi
taxieschicht (52a) zur Bildung einer vergrabenen Bitleitung
(52) strukturiert und der als Isolationsbereich dienende Graben
erzeugt. Der aktive Bereich und die vergrabene Bitleitung (52)
werden daher im selben Vorgang gebildet. Die aktiven Bereiche
sind in Bitleitungsrichtung (Richtung B-B′ in Fig. 12A) mit
einander ohne zwischenliegende Isolationsbereiche verbunden.
Zur Stärkung der elektrischen Isolationseigenschaft zwischen
den einzelnen Bauelementen wird die mit den Bitleitungen (52)
und dem Grabenbereich versehene, resultierende Struktur einer
Implantation mit p⁺-leitenden Störstellenionen (57) unterzogen,
um unter dem Bodenbereich des Grabens eine p⁺-dotierte Schicht
(58) auszubilden. Anschließend wird ganzflächig auf das Sub
strat (50) ein Isolationsmaterial, z. B. ein Oxid, so aufge
bracht und zurückgeätzt, daß das Innere des Grabens mit dem
Isolationsmaterial gefüllt wird, wodurch der Grabenisolations
bereich (60) bereitgestellt ist. Durch genügend dicke Gestal
tung der Schicht (56) aus dem zweiten Material wird der von der
Isolationsmaterialschicht gefüllte Grabenisolationsbereich (60)
mit einer über die spätere, endgültige Höhe hinausgehenden Höhe
gebildet.
Fig. 13 veranschaulicht Schritte zur Erzeugung eines Drainge
bietes (62), eines Kanalgebietes (64) und eines Sourcegebietes
(66) eines jeweiligen Transistors. Nach Entfernen der Schichten
(54, 56) aus dem ersten und dem zweiten Material wird hierfür
auf dem Halbleitersubstrat mit Ausnahme des Grabenisolations
bereiches (60) unter Verwendung des Substrats als Keimschicht
eine n⁻-leitende erste Halbleiterepitaxieschicht (62) aufge
wachsen. Als nächstes werden auf der n⁻-leitenden ersten Halb
leiterepitaxieschicht (62) zur Bildung einer Siliziumsäule eine
p⁻-leitende zweite Halbleiterepitaxieschicht (64) sowie eine
n⁻-leitende dritte Halbleiterepitaxieschicht (66) nacheinander
aufgewachsen. Die n⁻-leitende erste Halbleiterepitaxieschicht
(62) wird als Draingebiet, die p⁻-leitende zweite Halbleiter
epitaxieschicht (64) als Kanalgebiet und die n⁻-leitende dritte
Halbleiterepitaxieschicht (66) als Sourcegebiet eines jeweiligen
NMOS-Transistors verwendet. Die als Draingebiet dienende
n⁻-leitende erste Halbleiterepitaxieschicht (62) ist dabei mit der
als Bitleitung (52) fungierenden n⁺-leitenden Halbleiterepi
taxieschicht verbunden.
Zur Herstellung dieser Säulenstruktur kann alternativ die
später teilweise als Kanalgebiet des NMOS-Transistors dienende
p⁻-leitende Halbleiterepitaxieschicht bis zum oberen Bereich
des Grabenisolationsgebietes (60) unter Verwendung des Sub
strats außerhalb des Grabenisolationsbereiches (60) als Keim
schicht aufgewachsen werden. Anschließend wird dann eine zwei
malige Implantation von n⁻-leitenden Störstellenionen durchge
führt, und zwar einmal mit hoher und einmal mit niedriger
Energie, um das Draingebiet (62) im unteren Bereich und das
Sourcegebiet (66) im oberen Bereich der p⁻-leitenden Halb
leiterexpitaxieschicht auszubilden.
Fig. 14 veranschaulicht Schritte zur Erzeugung einer Gate
isolationsschicht (68). Zur Freilegung der für die Bereit
stellung des Draingebiets (62), des Kanalgebiets (64) und des
Sourcegebiets (66) des Transistors dienenden Siliziumsäule wird
die Isolationsmaterialschicht innerhalb des Grabenisolations
bereiches (60) bis zur Höhe des Draingebietes (62) herunter
geätzt. Anschließend wird die resultierende Struktur einem
thermischen Oxidationsprozeß unterzogen, wodurch sich auf der
Oberfläche der Siliziumsäule die Gateisolationsschicht (68)
bildet.
Fig. 15A und 15B zeigen Schritte zur Erzeugung einer Gate
leitung (70), wobei Fig. 15A einen Querschnitt entlang der
Linie A-A′ einer in Fig. 15B gezeigten Draufsicht wiedergibt
und eine in Fig. 15B zusätzliche gezeigte Querschnittsansicht
diejenige längs einer Linie B-B′ der zugehörigen Draufsicht
ist. Hierzu werden nach Abscheiden einer leitfähigen Schicht,
z. B. von störstellendotiertem Polysilizium, auf der mit der
Gateisolationsschicht (68) versehenen, resultierenden Struktur
die leitfähige Schicht, die Gateisolationsschicht (68) und die
Siliziumsäule durch einen lithographischen Prozeß so geätzt,
daß eine die Siliziumsäule umgebende Gateleitung (70) entsteht.
Dieser die Gateleitung (70) erzeugende Ätzprozeß wird dabei
bereichsweise bis zur Höhe der Drainbereiche (62) in der Sili
ziumsäule fortgesetzt, um die Transistoren in Bitleitungs
richtung (die Richtung B-B′) voneinander zu isolieren.
Fig. 16 veranschaulicht Schritte zur Erzeugung einer plana
risierenden Schicht (72). Nach Abscheiden eines Isolations
materials auf der mit der Gateleitung (70) versehenen, resul
tierenden Struktur wird die Isolationsmaterialschicht zurück
geätzt, bis die Oberseite der Gateleitung (70) freiliegt, um
auf diese Weise eine planarisierende Schicht (72) zu bilden,
welche den Stufenunterschied aufgrund der Siliziumsäule aus
gleicht. Die planarisierende Schicht (72) füllt auch voll
ständig die Öffnungen, die während des vorangegangenen Ätz
prozesses zur Erzeugung der Gateleitungen gebildet worden
waren.
Fig. 17 veranschaulicht Schritte zur Erzeugung von Kontakt
löchern und einer ersten leitfähigen Schicht (82). Hierfür
werden zunächst Isolationsmaterialien, z. B. ein Hochtempe
raturoxid und ein Nitrid, nacheinander auf die mit der plana
risierenden Schicht (72) versehene, resultierende Struktur
aufgebracht, um eine erste Isolationsschicht (74) und eine
zweite Isolationsschicht (76) zu bilden. Anschließend werden
die zweite Isolationsschicht (76), die erste Isolationsschicht
(74), die Gateleitung (70) und die Gateisolationsschicht (68),
die über den Sourcegebieten (66) der Transistoren übereinan
derliegend angeordnet sind, in diesem Bereich durch einen
lithographischen Prozeß geätzt, um die (nicht gezeigten) Kon
taktlöcher zur Freilegung der Sourcegebiete (66) zu erzeugen.
Dann wird ein Isolationsmaterial, z. B. ein Hochtemperaturoxid,
auf die mit den Kontaktlöchern versehene, resultierende Struk
tur aufgebracht und so geätzt, daß ein isolierender Abstands
halter (78) an den Seitenwänden der Kontaktlöcher verbleibt.
Daraufhin wird mit der resultierenden Struktur, welche den
isolierenden Abstandshalter (78) beinhaltet, eine Implantation
mit n⁺-leitenden Störstellenionen durchgeführt, um an der
Oberseite der Sourcegebiete (66) jeweils eine n⁺-leitende
Anschlußschicht (80) auszubilden. Dann wird auf die mit der
n⁺-leitenden Anschlußschicht (80) versehene, resultierende
Struktur ein leitfähiges Material, z. B. störstellendotiertes
Polysilizium aufgebracht, um die erste leitfähige Schicht (82)
zu bilden. Daraufhin wird, was nicht weiter gezeigt ist, ein
Prozeß zur Herstellung von Kondensatorspeicherknoten in der
oben im Zusammenhang mit dem ersten Ausführungsbeispiel be
schriebenen Vorgehensweise durchgeführt.
Bei diesem zweiten Ausführungsbeispiel der Erfindung wird eine
in hoher Konzentration dotierte Halbleiterepitaxieschicht
gleichzeitig als aktiver Bereich und als Bitleitung verwendet,
und der Grabenisolationsbereich und die Siliziumsäule lassen
sich durch einen einzigen lithographischen Prozeß erzeugen, so
daß keine zwei Lithographieprozesse erforderlich sind (im er
sten Beispiel wird nach der Erzeugung des Grabenisolations
bereiches eine lithographischer Prozeß zur Erzeugung der Iso
lationsschicht für die Bildung der Bitleitung und der Sili
ziumsäule benötigt).
Anhand der Draufsichten und Querschnittsansichten der Fig.
18 bis 26 wird nachfolgend ein drittes Beispiel für ein Ver
fahren zur Herstellung eines Halbleiterspeicherbauelementes
erläutert.
Fig. 18 veranschaulicht Schritte zur Erzeugung einer n⁺-do
tierten, vergrabenen Schicht (102). Hierzu werden ganzflächig
in ein p⁻-leitendes Halbleitersubstrat (100) n⁺-leitende, erste
Störstellenionen (101) mit hoher Energie implantiert, um die
n⁺-dotierte, vergrabene Schicht (102) in einer vorbestimmten
Tiefe im Substrat (100) zu bilden. Die n⁺-dotierte, vergrabene
Schicht (102) kann auch durch einen Epitaxieprozeß erzeugt
werden, so daß in diesem Fall die vergrabene Störstellenschicht
(102) auf dem Substrat (100) gebildet wird.
Fig. 19 veranschaulicht einen Schritt zur Erzeugung einer
n⁺-dotierten Oberflächenschicht (104). Hierzu wird das Substrat
(100) mit der n⁺-dotierten, vergrabenen Schicht (102) ganz
flächig einer Implantation mit n⁺-leitenden, zweiten Stör
stellenionen (103) unterzogen, so daß sich an der Oberfläche
des Substrats (100) die n⁺-dotierte Oberflächenschicht (104)
ausbildet. Die n⁺-dotierte Oberflächenschicht (104) wird als
Sourcegebiet, die n⁺-dotierte, vergrabene Schicht (102) als
Draingebiet und der dazwischenliegende Teil des p⁻-leitenden
Substrats (100) als Kanalgebiet verwendet.
In dem Fall, in welchem die n⁺-dotierte, vergrabene Schicht
(102) durch einen Epitaxieprozeß erzeugt wurde, wie er in Ver
bindung mit Fig. 18 angedeutet wurde, wird auf der n⁺-dotier
ten, vergrabenen Schicht (102) eine p⁻-leitende Halbleiter
epitaxieschicht und auf dieser wiederum eine n⁺-leitende
Halbleiterepitaxieschicht aufgewachsen, um die n⁺-dotierte
Oberflächenschicht (104) zu erzeugen. Die n⁺-dotierte Ober
flächenschicht (104) kann auch durch Abscheiden eines
n⁺-leitend mit Störstellen dotierten Polysiliziums auf dem Sub
strat (100) gebildet werden.
Fig. 20A und 20B veranschaulichen einen Schritt zur Erzeu
gung eines Grabenisolationsbereiches (116). Hierfür werden
zunächst auf der resultierenden Struktur, auf der das Drain
gebiet (102), das Kanalgebiet (100) und das Sourcegebiet (104)
angeordnet sind, eine erste Oxidschicht (106), eine Polysili
ziumschicht (108), eine zweite Oxidschicht (110) und eine
Nitridschicht (112) nacheinander als Maskenschicht zur Erzeu
gung eines Grabenisolationsbereiches aufgebracht. Anschließend
wird die Maskenschicht durch einen lithographischen Prozeß
geätzt, wobei das Substrat (100) tiefer als der Drainbereich
(102) unter Verwendung der verbliebenen Maskenschicht als Ätz
maske geätzt wird, um einen ersten (nicht gezeigten) Graben zu
bilden. Zur Stärkung der elektrischen Isolationsfähigkeit zwi
schen den einzelnen Bauelementen wird dann die mit dem ersten
Graben versehene, resultierende Struktur mit p⁺-leitenden
Störstellenionen (113) implantiert, um unter dem Bodenbereich
des ersten Grabens eine p⁺-leitende Störstellenschicht (114) zu
bilden. Daraufhin wird ganz flächig auf die resultierende
Struktur ein Isolationsmaterial, z. B. ein Oxid, so aufgebracht
und zurückgeätzt, daß das Innere des ersten Grabens mit dem
Isolationsmaterial zur Erzeugung des Grabenisolationsbereiches
(116) gefüllt wird. Dabei wird die Isolationsmaterialschicht
bis zur ersten Oxidschicht (106) zurückgeätzt.
Fig. 21A bis 21C veranschaulichen Schritte zur Erzeugung
einer vergrabenen Bitleitung (122), wobei die Fig. 21B und
21C Querschnitte entlang der Linien A-A′ bzw. B-B′ von Fig.
21A wiedergeben. Hierfür wird zunächst ein vorbestimmter Teil
eines durch den Grabenisolationsbereich (116) festgelegten
aktiven Bereiches bis zum Draingebiet (102) mittels eines
lithographischen Prozesses geätzt, um einen (nicht gezeigten)
zweiten Graben zur Erzeugung einer vergrabenen Bitleitung zu
bilden. Bei diesem Prozeß zum Ätzen des zweiten Grabens ist
eine Ätzselektivität bezüglich Silizium und des den Graben
isolationsbereich (116) füllenden Oxids im Verhältnis von 1 : 1
einzuhalten, um das Auftreten eines gestuften Bereiches in
einer vergrabenen Bitleitung zu verhindern.
Daraufhin wird ganz flächig über die mit dem zweiten Graben
versehene, resultierende Struktur eine Implantation von
n⁺-leitenden Störstellenionen (121) durchgeführt, um eine (nicht
gezeigte) n⁺-leitende Störstellenschicht unter dem Bodenbereich
des zweiten Grabens auszubilden. Anschließend wird ein leit
fähiges Material, z. B. störstellendotiertes Polysilizium auf
der mit dem zweiten Graben versehenen, resultierenden Struktur
abgeschieden und zur Bildung der vergrabenen Bitleitung (122)
zurückgeätzt. Dann wird auf die mit der Bitleitung (122) ver
sehene resultierende Struktur ein Oxid aufgebracht und zur
Bildung einer ersten Isolationsschicht (124) zurückgeätzt. Des
weiteren wird auf die erste Isolationsschicht (124) zur Bildung
einer zweiten Isolationsschicht (126) ein Nitrid abgeschieden
und zurückgeätzt. Hierbei wird gleichzeitig die als Masken
schicht verwendete Nitridschicht (112) entfernt. Anschließend
wird auf die resultierende Struktur ein Oxid aufgebracht und
zur Bildung einer dritten Isolationsschicht (128) zurückgeätzt,
wobei gleichzeitig die als Maskenschicht verwendete zweite
Oxidschicht (110) entfernt wird. Hierbei bestimmt die Anordnung
der aus einem Nitrid bestehenden zweiten Isolationsschicht
(126) die Dicken der Bitleitung (122) und der ersten Isola
tionsschicht (124) während eines nachfolgenden Prozesses zur
Bildung einer Siliziumsäule, und sie verhindert die Erzeugung
eines Gate-Stringers während eines anschließenden Gateleitungs-
Ätzprozesses.
Fig. 22A und 22B veranschaulichen Schritte zur Erzeugung
einer Siliziumsäule, wobei sie Querschnittsansichten entlang
der Linie A-A′ bzw. B-B′ von Fig. 21A wiedergeben. Hierzu wird
die Isolationsmaterialschicht innerhalb des Grabenisolations
bereiches (116) bis zum Draingebiet (102) heruntergeätzt, wo
durch die aus Drain-Elektrode (102), Kanalgebiet (100) und
Source-Elektrode (104) bestehende Siliziumsäule entsteht. Wäh
rend des obigen Ätzprozesses wird gleichzeitig die zweite
Isolationsschicht (128) entfernt, während die als Maskenschicht
bei der Bildung des Grabenisolationsgebietes (116) verwendete
Polysiliziumschicht (108) ein Ätzen des Substratbereiches, in
welchem die Siliziumsäule zu bilden ist, verhindert. Dann wer
den die Polysiliziumschicht (108) und die erste Oxidschicht
(106) vollständig durch einen Naßätzprozeß entfernt.
Fig. 23A und 23B veranschaulichen Schritte zur Bildung einer
Gateisolationsschicht (130) und einer Gateleitung (132). Hierzu
wird die mit der Siliziumsäule versehene, resultierende Struk
tur einem thermischen Oxidationsprozeß unterworfen, um auf der
Oberfläche der Siliziumsäule die Gateisolationsschicht (130) zu
bilden. Nach Abscheidung einer leitfähigen Schicht, z. B. von
störstellendotiertem Polysilizium, auf der mit der Gateisola
tionsschicht (130) versehenen, resultierenden Struktur wird
diese durch einen lithographischen Prozeß geätzt, so daß die
die Siliziumsäule umgebende Gateleitung (132) entsteht. Fig.
24 zeigt perspektivisch die dadurch erhaltene, die Gateleitung
(132) beinhaltende Struktur.
Fig. 25 veranschaulicht Schritte zur Bildung einer planari
sierenden Schicht (134). Nach Aufbringen eines Isolations
materials auf die mit der Gateleitung (132) versehene, resul
tierende Struktur wird diese Isolationsmaterialschicht zurück
geätzt, bis die Oberseite der Gateleitung (132) freiliegt, wo
durch eine planarisierende Schicht (134) entsteht, welche den
Stufenunterschied aufgrund der Siliziumsäule ausgleicht.
Fig. 26 veranschaulicht Schritte zur Bildung eines Kontakt
loches und einer ersten leitfähigen Schicht (144). Hierzu
werden zunächst Isolationsmaterialien, z. B. ein Hochtemperatur
oxid und ein Nitrid, nacheinander auf die mit der planarisie
renden Schicht (134) versehene, resultierende Struktur aufge
bracht, um eine erste Isolationsschicht (136) und eine zweite
Isolationsschicht (138) zu bilden. Anschließend werden die
zweite Isolationsschicht (138), die erste Isolationsschicht
(136), die Gateleitung (132) und die Gateisolationsschicht
(130) im Bereich des Sourcegebietes (104) des Transistors, in
welchem sie übereinanderliegend angeordnet sind, zur Erzeugung
eines (nicht gezeigten) Kontaktlochs geätzt, so daß das Source
gebiet (104) freiliegt. Dann wird auf die mit dem Kontaktloch
versehene, resultierende Struktur ein Isolationsmaterial, z. B.
ein Hochtemperaturoxid, aufgebracht und so zurückgeätzt, daß
sich an den Seiten des Kontaktloches ein isolierender Abstands
halter (140) ausbildet. Daraufhin wird die mit dem isolierenden
Abstandshalter (140) versehene, resultierende Struktur einer
Implantation mit n⁺-leitenden Störstellenionen unterworfen, um
eine n⁺-leitende Anschlußschicht (142) an der Oberseite des
Sourcegebietes (104) zu erzeugen. Dann wird auf der mit der n⁺-
leitenden Anschlußschicht (142) versehenen, resultierenden
Struktur ein leitfähiges Material, z. B. störstellendotiertes
Polysilizium, zur Bildung der ersten leitfähigen Schicht (144)
abgeschieden. Daran schließt sich in nicht gezeigter Weise ein
Prozeß zur Herstellung eines Kondensatorspeicherknotens durch
die Vorgehensweise an, wie sie in Verbindung mit dem oben be
schriebenen ersten Ausführungsbeispiel angegeben ist.
Bei diesem dritten erfindungsgemäßen Ausführungsbeispiel können
die vergrabene Bitleitung und die Siliziumsäule ohne selektives
Aufwachsen einer Halbleiterepitaxieschicht gebildet werden.
Außerdem läßt sich durch das in einem mittleren Bereich der
Siliziumsäule vergrabene Bitleitungsgebiet die Kontaktloch
fläche reduzieren.
Wie sich aus der Beschreibung der obigen Beispiele ergibt,
sieht die Erfindung eine vergrabene Bitleitungsstruktur und
eine vertikale, eine Siliziumsäule umgebende Gatestruktur vor,
wodurch sich eine maximale, effektive, aktive Bauelementfläche
erzielen läßt. Es versteht sich, daß für den Fachmann neben den
obigen Beispielen weitere Ausführungsformen im Rahmen der durch
die beigefügten Patentansprüche festgelegten Erfindung reali
sierbar sind.
Claims (16)
1. Halbleiterbauelement mit einem Halbleitersubstrat
(10), gekennzeichnet durch
- - einen in dem Halbleitersubstrat (10) gebildeten Grabenisola tionsbereich (12) zur Festlegung eines aktiven Bereiches,
- - eine auf dem Halbleitersubstrat gebildete Bitleitung (18),
- - eine über der Bitleitung angeordnete Siliziumsäule, die ein Draingebiet (23), ein Kanalgebiet (24) und ein Sourcegebiet (25) eines Transistors beinhaltet, welche von einem unteren zu einem oberen Bereich der Siliziumsäule aufeinanderfolgend gebildet sind,
- - eine Gateisolationsschicht (26) und eine Gateleitung (28), die aufeinanderfolgend so gebildet werden, daß sie die Sili ziumsäule umgeben,
- - eine zwischen benachbarten Gateleitungen gebildete planari sierende Schicht (30),
- - eine über den Gateleitungen angeordnete Isolationsschicht mit einem Kontaktloch zur Freilegung des Sourcegebietes des Transistors und
- - einen auf der Isolationsschicht angeordneten Kondensator speicherknoten (46), der über das Kontaktloch mit dem Sourcegebiet des Transistors verbunden ist.
2. Halbleiterbauelement nach Anspruch 1, weiter dadurch
gekennzeichnet, daß die Bitleitung (18) aus einer Halbleiter
epitaxieschicht besteht.
3. Halbleiterbauelement nach Anspruch 1 oder 2, weiter
dadurch gekennzeichnet, daß die Bitleitung (18) durch dasselbe
Muster wie dasjenige zur Erzeugung des aktiven Bereiches gebil
det ist.
4. Halbleiterbauelement nach einem der Ansprüche 1 bis
3, weiter dadurch gekennzeichnet, daß die Siliziumsäule aus
einer Halbleiterepitaxieschicht besteht.
5. Halbleiterbauelement mit einem Halbleitersubstrat
(100), gekennzeichnet durch
- - eine Mehrzahl erster Grabenisolationsbereiche (116), welche zur Festlegung eines aktiven Bereiches in dem Halbleiter substrat (100) angeordnet sind,
- - eine zwischen ersten Grabenisolationsbereichen (116) ge bildete Siliziumsäule, welche ein Sourcegebiet (104), ein Kanalgebiet (100) und ein Draingebiet (102) eines Tran sistors beinhaltet, die nacheinander in Form eines Säulen körpers auf einem Oberflächenbereich des Halbleitersubstrats gebildet sind,
- - einen zweiten Graben, der sich zum Verbinden einer Seite der Siliziumsäule bis zum Draingebiet (102) derselben er streckend ausgebildet ist,
- - eine in einem unteren Bereich des zweiten Grabens angeord nete Bitleitung (122),
- - eine das Innere des zweiten Grabens füllende Isolations schicht (124),
- - eine Gateisolationsschicht (130) und eine Gateleitung (132), die nacheinander dergestalt angeordnet sind, daß sie eine Seite der Siliziumsäule umgeben,
- - eine zwischen benachbarten Gateleitungen angeordnete, plana risierende Schicht (134),
- - eine auf den Gateleitungen angeordnete Isolationsschicht mit einem Kontaktloch zur Freilegung des Sourcegebietes des Transistors und
- - einen auf der Isolationsschicht angeordneten Kondensator speicherknoten (144), der über das jeweilige Kontaktloch mit dem Sourcegebiet des Transistors verbunden ist.
6. Verfahren zur Herstellung eines Halbleiterbauelemen
tes nach einem der Ansprüche 1 bis 4, gekennzeichnet durch fol
gende Schritte:
- - Erzeugung eines Grabenisolationsbereiches (12) zur Festle gung eines aktiven Bereiches in einem Halbleitersubstrat (10) eines ersten Leitfähigkeitstyps,
- - Bildung einer Bitleitung (18) auf dem mit dem Grabenisola tionsbereich versehenen Halbleitersubstrat,
- - Erzeugung einer Isolationsschichtsäule (I) lediglich auf dem Grabenisolationsbereich, wobei die Säule aus einer ersten Isolationsschicht (20) und einer auf diese gestapelten zweiten Isolationsschicht (22) besteht,
- - Erzeugung einer Siliziumsäule auf dem außerhalb der Isola tionsschichtsäule freiliegenden Halbleitersubstratbereich, wobei die Siliziumsäule von einem unteren bis zu einem oberen Bereich aufeinanderfolgend ein Draingebiet (43), ein Kanalgebiet (24) und ein Sourcegebiet (25) eines Transistors beinhaltet,
- - Entfernen der zweiten Isolationsschicht (22),
- - aufeinanderfolgendes Aufbringen einer Gateisolationsschicht (26) und einer Gateleitung (28) derart, daß sie die Sili ziumsäule umgeben,
- - Aufbringen eines Isolationsmaterials auf die mit der Gate leitung versehene, resultierende Struktur und Zurückätzen desselben zur Bildung einer planarisierenden Schicht (30),
- - Aufbringen einer Isolationsschicht auf die mit der plana risierenden Schicht (30) versehene, resultierende Struktur,
- - teilweises Ätzen der Isolationsschicht zur Erzeugung eines Kontaktlochs zwecks Freilegung des Sourcegebietes in der Siliziumsäule und
- - Erzeugung eines Kondensatorspeicherknotens (46) auf die mit dem Kontaktloch versehene, resultierende Struktur, wobei der Speicherknoten über das Kontaktloch mit dem Sourcegebiet verbunden ist.
7. Verfahren nach Anspruch 6, weiter dadurch gekenn
zeichnet, daß die Bitleitung (18) aus einer störstellendotier
ten Polysiliziumschicht besteht.
8. Verfahren nach Anspruch 6 oder 7, weiter dadurch
gekennzeichnet, daß die Erzeugung der Siliziumsäule folgende
Schritte beinhaltet:
- - Erzeugen einer ersten Halbleiterepitaxieschicht (23) eines zweiten Leitfähigkeitstyps auf dem außerhalb der Isolations schichtsäule (I) freiliegenden Halbleitersubstratbereich, die als Draingebiet eines Transistors verwendet wird,
- - Erzeugen einer zweiten Halbleiterepitaxieschicht (24) des ersten Leitfähigkeitstyps auf der ersten Halbleiterepi taxieschicht (23), wobei die zweite Epitaxieschicht als Kanalgebiet des Transistors verwendet wird, und
- - Erzeugen einer als Sourcegebiet des Transistors verwendeten, dritten Halbleiterepitaxieschicht (25) des zweiten Leit fähigkeitstyps auf der zweiten Halbleiterepitaxieschicht (24).
9. Verfahren nach Anspruch 6 oder 7, weiter gekennzeich
net durch folgende Schritte zur Erzeugung der Siliziumsäule:
- - Erzeugung einer Halbleiterepitaxieschicht des ersten Leit fähigkeitstyps auf dem außerhalb der Isolationsschichtsäule (I) freiliegenden Halbleitersubstratbereich,
- - Implantieren erster Störstellenionen des zweiten Leitfähig keitstyps mit einer ersten Energie in die mit der Halb leiterepitaxieschicht versehene, resultierende Struktur, um in einem unteren Bereich der Halbleiterepitaxieschicht ein Draingebiet (23) eines Transistors zu erzeugen, und
- - Implantieren zweiter Störstellenionen des zweiten Leitfähig keitstyps mit einer gegenüber der ersten geringeren, zweiten Energie in die mit dem Draingebiet versehene, resultierende Struktur, um in einem oberen Bereich der Halbleiterepitaxie schicht ein Sourcegebiet (25) des Transistors zu erzeugen.
10. Verfahren nach einem der Ansprüche 6 bis 9, weiter
gekennzeichnet durch folgende Schritte zur Erzeugung des Kon
densatorspeicherknotens (46):
- - Abscheiden einer ersten leitfähigen Schicht (40) auf die mit dem Kontaktloch versehene, resultierende Struktur,
- - Erzeugen einer Hilfsstruktur (42) auf der ersten leitfähigen Schicht,
- - Abscheiden einer zweiten leitfähigen Schicht (44) auf die mit der Hilfsstruktur versehene, resultierende Struktur,
- - Zurückätzen der zweiten und der ersten leitfähigen Schicht (44, 40) und
- - Entfernen der Hilfsstruktur (42).
11. Verfahren zur Herstellung eines Halbleiterbauelemen
tes nach einem der Ansprüche 1 bis 4, gekennzeichnet durch
- - aufeinanderfolgendes Aufbringen einer leitfähigen Schicht (52a) und einer Hilfsschicht auf ein Halbleitersubstrat (50) eines ersten Leitfähigkeitstyps,
- - Ätzen der Hilfsschicht, der leitfähigen Schicht (52a) und des Halbleitersubstrats (50) zur gleichzeitigen Bildung einer Bitleitung (52) und eines Grabens,
- - Füllen des Graben inneren mit einem Isolationsmaterial zur Bildung eines Grabenisolationsbereiches (60),
- - Entfernen der Hilfsschicht,
- - Erzeugung einer Siliziumsäule auf dem Halbleitersubstrat außerhalb des Grabenisolationsbereiches, wobei die Silizium säule von einem unteren Bereich bis zu einem oberen Bereich aufeinanderfolgend ein Draingebiet (62), ein Kanalgebiet (64) und ein Sourcegebiet (66) eines Transistors beinhaltet,
- - Ätzen der Isolationsmaterialschicht innerhalb des Graben isolationsbereiches bis zu dem Draingebiet in der Silizium säule,
- - aufeinanderfolgendes Aufbringen einer Gateisolationsschicht (68) und einer Gateleitung (70) derart, daß sie die Sili ziumsäule umgeben,
- - Aufbringen eines Isolationsmaterials auf die mit der Gate leitung versehene, resultierende Struktur und Zurückätzen desselben zur Bildung einer planarisierenden Schicht (72),
- - Aufbringen einer Isolationsschicht auf die mit der plana risierenden Schicht (72) versehene, resultierende Struktur,
- - teilweises Ätzen der Isolationsschicht zur Erzeugung eines jeweiligen, das Sourcegebiet in der Siliziumsäule frei legenden Kontaktloches und
- - Erzeugung eines Kondensatorspeicherknotens (82) auf der mit dem Kontaktloch versehenen, resultierenden Struktur, wobei der Speicherknoten über das Kontaktloch mit dem Sourcegebiet verbunden ist.
12. Verfahren nach Anspruch 11, weiter dadurch gekenn
zeichnet, daß die Bitleitung (52) durch einen Epitaxieprozeß
gebildet wird.
13. Verfahren nach Anspruch 11 oder 12, weiter gekenn
zeichnet durch folgende Schritte zum Aufbringen der Gateiso
lationsschicht (68) und der Gateleitung (70):
- - Aufbringen einer Gateisolationsschicht (68) auf die Ober fläche der Siliziumsäule,
- - Abscheiden einer leitfähigen Schicht auf die mit der Gate isolationsschicht versehene, resultierende Struktur und
- - Ätzen der leitfähigen Schicht, der Gateisolationsschicht sowie der Siliziumsäule bis zum Draingebiet (62), um die die Siliziumsäule umgebende Gateleitung (70) zu bilden.
14. Verfahren zur Herstellung eines Halbleiterbauelemen
tes nach Anspruch 5, gekennzeichnet durch
- - Erzeugung einer vergrabenen, mit Störstellen eines zweiten Leitfähigkeitstyps dotierten Schicht (102) in einem Halbleitersubstrat (100) eines ersten Leitfähigkeitstyps,
- - Erzeugung einer mit Störstellen des zweiten Leitfähigkeits typs dotierten Oberflächenschicht (104) auf der Oberfläche des Halbleitersubstrats, in welchem die vergrabene, stör stellendotierte Schicht angeordnet ist,
- - Erzeugung eines ersten Grabenisolationsbereiches (116) zur Festlegung eines aktiven Bereiches in dem Halbleitersub strat, in welchem die störstellendotierte Oberflächenschicht angeordnet ist,
- - Ätzen des Halbleitersubstrats in einem Abschnitt des aktiven Bereiches tiefer als die vergrabene, störstellendotierte Schicht zur Erzeugung eines zweiten Grabens,
- - Bildung einer Bitleitung (122) in einem unteren Bereich des zweiten Grabens,
- - Füllen des Inneren des zweiten Grabens, in welchem die Bit leitung (122) angeordnet ist, mit einem Isolationsmaterial (124),
- - Ätzen des ersten Grabenisolationsbereiches bis zu der ver grabenen, störstellendotierten Schicht, um eine Silizium säule zu bilden, welche aus der vergrabenen, störstellen dotierten Schicht des zweiten Leitfähigkeitstyps, dem Halbleitersubstrat des ersten Leitfähigkeitstyps und der störstellendotierten Oberflächenschicht des zweiten Leit fähigkeitstyps besteht,
- - aufeinanderfolgendes Aufbringen einer Gateisolationsschicht (130) und einer Gateleitung (132) derart, daß sie die Sili ziumsäule umgeben,
- - Aufbringen eines Isolationsmaterials auf die mit der Gate leitung versehene, resultierende Struktur und Zurückätzen desselben, um eine planarisierende Schicht (134) zu bilden,
- - Aufbringen einer Isolationsschicht auf die mit der plana risierenden Schicht versehene, resultierende Struktur,
- - teilweises Ätzen der Isolationsschicht zur Erzeugung eines Kontaktlochs zwecks Freilegung der störstellendotierten Oberflächenschicht in der Siliziumsäule und
- - Erzeugung eines Kondensatorspeicherknotens (144) auf der mit dem Kontaktloch versehenen, resultierenden Struktur, wobei der Speicherknoten über das Kontaktloch mit der störstellen dotierten Oberflächenschicht verbunden ist.
15. Verfahren nach Anspruch 14, weiter dadurch gekenn
zeichnet, daß die vergrabene, störstellendotierte Schicht (102)
und die störstellendotierte Oberflächenschicht (104) des
zweiten Leitfähigkeitstyps durch einen Epitaxieprozeß gebildet
werden.
16. Verfahren nach Anspruch 14, weiter dadurch gekenn
zeichnet, daß die vergrabene, störstellendotierte Schicht (102)
des zweiten Leitfähigkeitstyps durch Implantation erster
Störstellenionen des zweiten Leitfähigkeitstyps mit einer
ersten Energie in das Halbleitersubstrat (100) und die stör
stellendotierte Oberflächenschicht des zweiten Leitfähigkeits
typs durch implantieren zweiter Störstellenionen des zweiten
Leitfähigkeitstyps mit einer gegenüber der ersten geringeren
zweiten Energie in das Halbleitersubstrat erzeugt werden.
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