DE4002664C2 - - Google Patents

Description

Die vorliegende Erfindung bezieht sich auf eine Halbleiterspeichereinrichtung, die in Abhängigkeit von einem an einem externen Anschluß angelegten Betriebssignal tätig ist und ein Verfahren zum Betreiben eines Schaltkreises zum Erfassen eines Defektes in einer Halbleiterspeichereinrichtung.

Mit dem Fortschritt der Herstellungstechniken von integrierten Halbleiterschaltkreisen und der Abnehmerforderung nach verminderten Preisen, wurde der Integrationsgrad von Halbleiterspeichereinrichtungen um etwa den Faktor vier in drei Jahren erhöht und mittlerweile wurde ein dynamischer Speicher mit wahlfreiem Zugriff (im weiteren als DRAM bezeichnet) mit einer Kapazität von 4 Mbit zur praktischen Verwendung eingeführt.

Bei einem solchen DRAM wird nun die Testzeit betrachtet, falls z. B. der folgende Test durchgeführt wird. Zuerst wird das Datum "0" in alle Speicherzellen geschrieben und das Datum "0" aus allen Speicherzellen ausgelesen. Dann wird dasselbe mit dem Datum "1" mit einer Zykluszeit von 10 µsec durchgeführt. Diese Zykluszeit entspricht einer maximalen Pulsbreite eines Zeilenadreß-Abtastsignales . Die Testzeit T1 in diesem Fall wird durch die folgende Gleichung (1) ausgedrückt.

T1 = 4 × 4 × 10⁶ × 10 µsec = 160 sec (1)

In dieser Gleichung entspricht die erste "4" einem Schreiben von "0", einem Lesen von "0", einem Schreiben von "1" und einem Lesen von "1". Ferner bedeutet das nächste Glied "4×10⁶" die Speicherkapazität und "10 µsec" die Zykluszeit.

Bei einem normalen DRAM muß der obige Test unter vier Bedingungen durchgeführt werden, nämlich beim Maximalwert 5,5 V des Versorgungs­ spannungsbereiches, beim Minimalwert 4,5 V desselben, bei einer hohen Temperatur von 70°C im Temperaturarbeitsbereich und bei einer niedrigen Temperatur 0°C in demselben. In diesem Fall wird die Testzeit T2 durch die folgende Gleichung (2) ausgedrückt.

T2 = 160 sec × 4 = 640 sec (2)

Der oben angegebene Wert ist als Testzeit für einen integrierten Schaltkreis extrem lang und führt daher zu einer verminderten Produktivität und einem erhöhten Preis.

In der Praxis gibt es ferner einige Fälle, in denen defekte Bereiche mit den oben genannten Tests nicht erfaßt werden können. Es ist daher erforderlich, einen Test durchzuführen, der z. B. Zeitabstimmbedingungen der Eingangssignale, Adressierungsreihenfolge der Adreßsignale, in Speicherzellen geschriebene Datenmuster u. ä. in Kombination umfaßt. In einem solchen Fall wird die Testzeit extrem lang. Es ist daher wünschenswert, die Testzeit einer Halbleiterspeichereinrichtung mit hoher Kapazität zu vermindern.

Zuerst wird ein Beispiel eines üblichen DRAMs beschrieben. Fig. 20 stellt ein Blockdiagramm dar, das die gesamte Struktur eines herkömmlichen DRAMs zeigt, auf den auch die Erfindung angewendet wird. In Fig. 20 ist der Lesebereich, nicht jedoch der Schreibbereich, angegeben.

In Fig. 20 ist in einem Speicherzellenfeld 100 eine Mehrzahl von Speicherzellen zum Speichern von Information in Zeilen und Spalten angeordnet. Ein Adreßpuffer 200 empfängt externe Adreßsignale A 0-An, die von außen an externe Anschlüsse p_O-A_n angelegt werden, und erzeugt interne Adreßsignale. Ein X-Decoder 300 dekodiert das interne Adreßsignal aus dem Adreßpuffer 200 und wählt eine entsprechende Zeile im Speicherzellenfeld 100 aus. Ein Y-Dekoder 400 dekodiert das interne Adreßsignal vom Adreßpuffer 200 und wählt eine entsprechende Spalte im Speicherzellenfeld 100 aus. Ein Leseverstärker und I/O-Block 500 erfaßt und verstärkt die aus Speicherzellen einer ausgewählten einzelnen Zeile im Speicherzellenfeld 100 ausgelesene Information und überträgt die vom Y-Dekoder 400 aus den Informationen ausgewählte Information an einen Ausgangsverstärker 600. Der Ausgangsverstärker 600 verstärkt die vom Leseverstärker und I/O-Block 500 übertragene Information und gibt diese an einen Aus­ gangspuffer 700 aus. Der Ausgangspuffer 700 gibt die vom Ausgangs­ verstärker 600 abgegebene Information als Ausgabedaten Dout nach außen ab.

Eine Steuersignal-Erzeugungseinrichtung 800 empfängt ein Spalten­ adreß-Abtastsignal , ein Zeilenadreß-Abtastsignal und ein Schreibsignal , die an externe Anschlüsse 81-83 angelegt sind, und erzeugt verschiedene Steuersignale, um die Zeitabstimmung jedes Bereiches zu steuern.

Die Fig. 21 stellt ein Diagramm der Struktur eines in Fig. 20 gezeigten Speicherzellenfeldes 100 dar.

In Fig. 21 umfaßt eine Mehrzahl von Bitleitungspaaren BL und gefaltete Bitleitungen. Eine Mehrzahl von Wortleitungen WL ist derart angeordnet, daß diese sich mit der Mehrzahl der Bitleitungspaare BL und kreuzen. Beim Kreuzungspunkt jeder Bitleitung mit jeder ersten Wortleitung WL und an jedem Kreuzungspunkt jeder Bitleitung mit jeder zweiten Wortleitung WL ist eine Speicherzelle MC gebildet. Vorlade-/Ausgleichsschaltkreise 110 sind mit jedem Bit­ leitungspaar BL und verbunden. Jeder Vorlade-/Ausgleichsschaltkreis 110 gleicht das Potential auf einem entsprechenden Bitleitungspaar BL und aus und lädt das Bitleitungspaar BL und auf ein vorbestimmtes Potential V_B auf. Ferner sind Leseverstärker 510 mit jedem Bitleitungspaar BL und verbunden. Jeder Leseverstärker 510 wird in Abhängigkeit von einem ersten und einem zweiten Leseverstärker- Aktivierungssignal ΦA bzw. ΦB, die über eine erste und eine zweite Signalleitung L1, L2 angelegt werden, aktiviert, erfaßt eine Potentialdifferenz auf entsprechenden Bitleitungspaaren BL und und führt eine differentielle Verstärkung durch. Jedes der Mehrzahl von Bitleitungspaaren BL, BL ist mit Datenein-/ausgabebussen I/O und über Transfergatter T1 und T2 verbunden. Es wird ein Dekodiersignal an jedes der Transfergatter T1, T2 vom Y-Dekoder 400 angelegt. Als Reaktion auf ein Dekodiersignal vom Y-Dekoder 400 schaltet selektiv ein Paar der Transfergatter T1, T2 durch, so daß das entsprechende Bitleitungspaar BL, mit dem Datenein-/Datenausgabebussen I/O und verbunden wird.

Fig. 22 ist ein Schaltbild, das im Detail einen entsprechenden Bereich eines in Fig. 21 gezeigten Bitleitungspaares BL, darstellt.

In Fig. 22 sind eine einzelne Wortleitung WL und eine an einem Kreuzungspunkt zwischen der Wortleitung WL und einer Bitleitung BL gebildeten Speicherzelle MC dargestellt. Die Speicherzelle MC umfaßt einen n-Kanal-Feldeffekttransistor (im weiteren als n-FET bezeichnet) mit isoliertem Gate als Auswahltransistor Qs und eine Speicherkapazität Cs zum Speichern der Information. Eine Elektrode des Speicher­ kondensators Cs ist mit der Bitleitung BL über einen Speicheranschluß Ns und den Auswahltransistor Qs und die andere Elektrode mit einer Masseleitung verbunden. Die Gateelektrode des Auswahltransistors Qs ist mit der Wortleitung WL verbunden. Das Bitleitungspaar BL und ist mit einer Spannungsversorgungsleitung L3 über n-FETs Q1 und Q2 verbunden. Eine konstante Spannung V_B, die etwa halb so groß wie die Versorgungsspannung Vcc ist, ist an die Spannungsversorgungsleitung L3 angelegt. Wenn ein logisches oder Vorladesignal Φp mit "H"-Pegel an die Gates der n-FETs Q1 und Q2 über eine Signalleitung L4 angelegt wird, wird das Bitleitungspaar BL und auf das Potential V_B vorgeladen. Ferner ist ein n-FET Q3 zwischen die Bitleitungen BL und geschaltet. Zu Beginn des Wartezustandes (Stand-by), wenn ein Ausgleichssignal Φe mit "H"-Pegel an das Gate des n-FETs Q3 über eine Signalleitung Q5 angelegt ist, wird das Potential auf dem Bit­ leitungspaar BL, ausgeglichen.

Andererseits umfaßt der Leseverstärker 510 p-Kanal Feldeffekttransistoren mit isoliertem Gate (im weiteren als p-FET bezeichnet) Q4 und Q5 und n-FETs Q6 und Q7. Der p-FET Q4 ist zwischen die erste Signalleitung L1, die ein Leseverstärker-Aktivierungssignal ΦA empfängt, und die Bitleitung BL, und der p-FET Q5 zwischen die erste Signalleitung L1 und die Bitleitung geschaltet. Ferner ist der n-FET Q6 zwischen die Bitleitung BL und die zweite Signalleitung L2, die ein Leseverstärker-Aktivierungssignal ΦB empfängt, und der n-FET Q7 zwischen die Bitleitung und die zweite Signalleitung L2 geschaltet. Die Gates des p-FET Q4 und des n-FET Q6 sind mit der Bitleitung und die Gates des p-FET Q5 und des n-FET Q7 mit der Bitleitung BL verbunden. Zwischen den Bitleitungen BL, und der Masseleitung existieren parasitäre Kapazitäten C1 bzw. C2. Die erste Signalleitung L1 ist mit einem Anschluß zum Empfangen eines Spannungsversorgungspotentials Vcc über einen p-FET Q8 und die zweite Signalleitung L2 mit einer Masseleitung über einen n-FET Q9 verbunden. Ein Leseverstärker-Treibersignal zum Steuern der Zeitabstimmungsoperation des Leseverstärkers wird an das Gate des p-FET Q8 und ein Leseverstärker-Treibersignal Φs zur Steuerung der Zeitabstimmungsoperation des Leseverstärkers an das Gate- des n-FET Q9 angelegt.

Das Potential V_B wird gewöhnlich auf dem Wert ½ Vcc gehalten. V_TP ist die Schwellenspannung der p-FETs Q4 und Q5 und V_TN die Schwellenspannung der n-FETs Q6 und Q7.

Unter Bezugnahme auf das in Fig. 23 gezeigte Zeitdiagramm wird nun eine Operation des in den Fig. 20 bis 22 gezeigten DRAMs beschrieben. In Fig. 23 wird angenommen, daß die Information einer logischen "1" in der Speicherzelle MC gespeichert und die in der Speicherzelle MC gespeicherte Information einer logischen "1" ausgelesen wird.

Während der Zeitspanne von t0 bis t1 schalten die n-FETs Q1-Q3 durch. Damit wird das Bitleitungspaar BL und mit der Spannungsversorgungsleitung L3 verbunden, so daß deren Potential auf dem Wert V_B (= Vcc/2) gehalten wird und das Potential zwischen den Bitleitungen BL und ausgeglichen ist. Zu diesem Zeitpunkt sind die Potentiale auf der ersten und zweiten Signalleitung L1, L2 zur Aktivierung des Leseverstärkers 510 auf dem Wert Vcc/2 + |V_TP | bzw. Vcc/2 - V_TN gehalten.

Zum Zeitpunkt t2 erreichen das Vorladesignal Φp und das Ausgleichssignal Φe den "L"-Pegel, wodurch die n-FETs Q1 und Q2 durchschalten. Zum Zeitpunkt t3, wenn das Wortleitungs-Treibungssignal R ansteigt und an die ausgewählte Wortleitung WL angelegt wird, schaltet der Auswahltransistor Qs durch und eine im Speicheranschluß Ns gespeicherte Ladung fließt auf die Bitleitung BL. Als Folge davon steigt das Potential auf der Bitleitung BL ein wenig (ΔV) an. Der Betrag der Spannungsänderung (ΔV) wird durch die Kapazität des Speicher­ kondensators Cs, die parasitäre Kapazität C1 der Bitleitung BL und die Speicherspannung des Speicheranschlusses Ns durch kapazitive Spannungsteilung bestimmt und beträgt im allgemeinen etwa 100-200 mV.

Zum Zeitpunkt t4 steigt nun das Leseverstärker-Treibersignal Φs an und das Leseverstärker-Treibersignal fällt. Damit schalten der p-FET Q8 und der n-FET Q9 durch, so daß das Potential der ersten Signalleitung L1 zu steigen und das Potential der zweiten Signalleitung L2 zu fallen beginnt. Aufgrund dem Ansteigen oder Fallen des Potentials auf der ersten und zweiten Signalleitung L1, L2 beginnt der Flip-Flop-Schaltkreis aus den p-FETs Q4 und Q5 und den n-FETs Q6 und Q7 eine Leseverstärkeroperation. Damit wird die kleine Potentialdifferenz ΔV zwischen den Bitleitungen BL und verstärkt. Der Anstieg des Potentials auf der Bitleitung BL um ΔV schaltet den n-FET Q7 durch. Damit wird die in der parasitären Kapazität C2 der Bitleitung gespeicherte Ladung über den n-FET Q7, die zweite Signalleitung L2 und den n-FET Q9 entladen, so daß das Potential der Bitleitung ungefähr 0 V zum Zeitpunkt t5 wird.

Andererseits bewirkt der Abfall des Potentials auf der Bitleitung ein Durchschalten des p-FET Q4. Damit steigt das Potential auf der Bitleitung BL auf den Vcc-Pegel. Daher erreicht das Potential am Speicheranschluß Ns erneut den hohen Pegel (Vcc - V_TN), so daß der logische Pegel des Speicheranschlusses Ns reproduziert ist.

Das Vorhergehende ist eine Folge von Operationen des Lesens von Information aus der Speicherzelle MC, Verstärkens und Reproduzierens der Information. Wenn die Folge der Operationen beendet ist, tritt der DRAM zur Vorbereitung für die nächste Operation in einen Wartezustand (Stand-by) ein.

Zum Zeitpunkt t8, wenn das Potential auf der Wortleitung WL aufgrund des Abfalls des Wortleitungs-Treibungssignales R sinkt, sperrt der Auswahltransistor Qs. Damit tritt die Speicherzelle in einen Standby-Zustand ein.

Zum Zeitpunkt t10 beginnen die Leseverstärker-Treibungssignale Φs und zu fallen bzw. zu steigen und erreichen zum Zeitpunkt t11 den "L"- bzw. "H"-Pegel. Damit sperren der p-FET Q8 und der n-FET Q9. Ferner beginnt zum Zeitpunkt t12 das Ausgleichssignal Φe zu steigen und bewirkt damit, daß der n-FET Q3 durchschaltet, so daß die Bitleitungen BL und 1 miteinander gekoppelt werden. Damit fließt Ladung von der Bitleitung BL mit hohem Potentialpegel zur Bitleitung mit niedrigem Potentialpegel und zum ungefähren Zeitpunkt t13 erreichen beide Bitleitungen BL und dasselbe Potential V_B (= Vcc/2). Zur selben Zeit tritt ein Ladungsfluß zwischen der ersten und zweiten Signalleitung L1 und L2 in einem Zustand hoher Impedanz und den Bitleitungen BL und auf. Damit erreichen die Potentialpegel der ersten und zweiten Signalleitung L1, L2 den Wert Vcc/2 + |V_TP | bzw. Vcc/2 - |V_TN |.

Zum Zeitpunkt t14 beginnt das Vorladesignal Φp zu steigen. Damit schalteten die n-FETs Q1 und Q2 durch und das Bitleitungspaar BL, wird an die Spannungsversorgungsleitung L3 gekoppelt. Als Folge davon wird der Potentialpegel auf dem Bitleitungspaar BL, stabilisiert und der DRAM wartet auf die nächste Leseoperation.

Fig. 24 stellt ein Schaltbild dar, das einen Taktsignal-Erzeugungsschaltkreis zur Erzeugung eines Leseverstärker-Treibersignales Φs in Abhängigkeit von einem Wortleitungs-Treibungssignal R zeigt. Das Wortleitungs-Treibungssignal R ist ein Signal zum Anheben des Potentials der vom X-Dekoder ausgewählten Wortleitung.

Der Taktsignal-Erzeugungsschaltkreis umfaßt eine Mehrzahl von Inver­ terschaltkreisen 12-1 bis 12-n. Die Mehrzahl der Inverterschaltkreise 12-1 bis 12-n ist in Reihe zwischen einem Eingangsanschluß I1 und einem Ausgangsanschluß O1 geschaltet. Jeder der Inverterschaltkreise 12-1 bis 12-n umfaßt einen p-FET Q11, die über einen Verbindungknoten N1 in Reihe zwischen einem Spannungsversorgungsanschluß v1 und einer Masseleitung geschaltet sind.

Wenn das Wortleitungs-Treibungssignal R an den Eingangsanschluß I1 angelegt ist, wird das Signal von den Invertern 12-1 bis 12-n sequentiell invertiert und vom Ausgangsanschluß O1 als Leseverstärker-Treibungssignal Φs ausgegeben. Die Zeitdifferenz zwischen dem Wortleitungs-Treibungssignal R und dem Leseverstärker-Treiber­ signal Φs wird durch die Summe der Signalausbreitungs-Verzögerungszeit (im weiteren als Verzögerungszeit bezeichnet) in jedem der Inverterschaltkreise 12-1 bis 12-n bestimmt. Entsprechend der erforderlichen Zeitdifferenz zwischen dem Wortleitungs-Treibungssignal R und dem Leseverstärker-Treibersignal Φs wird die Anzahl der Inverterschaltkreise und die Verzögerungszeit eines jeden Inverterschaltkreises ausgewählt. Die Änderung der Verzögerungszeit erfolgt z. B. durch Modifikation der FET-Übertragungsleitfähigkeit (gm) durch Änderung der Gatebreite der Transistoren Q10 und Q11.

Fig. 25 zeigt ein Signaldiagramm, das die Zeitabstimmung des Wort­ leitungs-Treibungssignales R und des Leseverstärker-Treibersignales Φs und die Potentialänderung der Bitleitung BL und der zweiten Signalleitung L2 darstellt.

Nun wird angenommen, daß das Datum "0" aus der Speicherzelle MC in Fig. 22 ausgelesen werden soll. Zum Zeitpunkt t0 in Fig. 22, wenn das Wortleitungs-Treibungssignal R auf den "H"-Pegel ansteigt, erreicht das Potential der ausgewählten Wortleitung WL den "H"-Pegel. Wenn das Wortleitungs-Treibungssignal R die Schwellenspannung V_TN des n-FET erreicht, wird der Auswahltransistor Qs in der Speicherzelle MC leitend und das in der Speicherzelle MC gespeicherte Datum wird ausgelesen. Da angenommen wurde, daß die Speicherzelle MC das Datum "0" speichert, beträgt das Potential am Speicheranschluß Ns in der Speicherzelle MC 0 V. Damit fließt Ladung von der auf den ½ Vcc-Pegel gesetzten Bitleitung BL durch die Leitfähigkeit des Auswahltransistors Qs zum Speicheranschluß Ns. Als Folge davon vermindert sich das Potential auf der Bitleitung BL. Die Verminderungsrate des Potentials auf der Bitleitung BL wird durch die Leitfähigkeit des Auswahltransistors und der Kapazität des Speicher­ kondensators Cs bestimmt, die ziemlich klein ist.

Wenn die Operation des Leseverstärkers 510 zu demjenigen Zeitpunkt beginnt, wenn das Potential auf der Bitleitung BL so tief wie möglich sinkt, wird dessen Operation stabiler. Falls jedoch der Start zu spät erfolgt, wird die Betriebsgeschwindigkeit des DRAM geringer. Daher wird zu einem günstigen Zeitpunkt t1, der etwa 20 ns nach dem Zeitpunkt t0 liegt, das Leseverstärker-Treibungssignal Φs angelegt. Zum Zeitpunkt t1, wenn das Leseverstärker-Treibungssignal Φs den Wert der Schwellenspannung V_TN erreicht, beginnt der n-FET Q9 (Fig. 22) leitend zu werden und das Potential auf der zweiten Signalleitung L2 beginnt zu sinken. Damit wird eine Operation des Leseverstärkers 510 gestartet und das Potential auf der Bitleitung BL sinkt, da das Potential der zweiten Signalleitung abfällt. Damit wird das Signal auf der Bitleitung BL verstärkt.

Wie oben beschrieben, wird eine kurze Verzögerungszeit zwischen t0 und t1 bevorzugt, um die Operationsgeschwindigkeit des DRAM zu erhöhen. Der Hauptfaktor zur Festlegung der Verzögerungszeit ist die zwischen den Bitleitungen BL und existierende elektrische Ungleichheit. Die elektrische Ungleichheit wird z. B. durch eine Differenz der Schwellenspannungen zwischen den in Fig. 22 gezeigten n-FETs Q6 und Q7, einer Differenz der von benachbarten Schaltkreisen an die Bitleitungen BL und angelegten Rauschspannungen u. ä. verursacht. Falls eine Operation des Leseverstärkers zu einem Zeitpunkt beginnt, wenn die Lesespannung der Speicherzelle die Summe der durch eine Spannung dargestellten Ungleichheitswerte übersteigt, wird eine genaue Verstärkungsoperation durchgeführt.

Da es schwierig ist, präzise einen derartigen Grenzzeitpunkt zu ermitteln, zu dem der Leseverstärker fehlerfrei arbeitet, muß der Zeitpunkt in der Praxis experimentell ermittelt werden. Ein solches Zeitlimit, zu dem der Leseverstärker fehlerfrei arbeitet, streut in Abhängigkeit von Bedingungen, wie Zugriffsreihenfolge und Kombinationen der Daten "1" und "0". Da es im allgemeinen schwierig ist, Grenzwerte unter allen Bedingungen durch ein Experiment zu ermitteln, wird der Zeitpunkt t1 in der Praxis auf einen späteren Zeitpunkt gesetzt, als ein experimentell ermitteltes Zeitlimit.

Fig. 26 stellt ein vergrößertes Diagramm der Fig. 25 zum besseren Verständnis der oben gegebenen Beschreibung dar. Das Wellendiagramm des Potentials der zweiten Signalleitung L2 ist jedoch nicht dargestellt.

In Fig. 26 stellen die Zeiten t20-t22 Zeitlimite für eine Operation eines Leseverstärkers dar, die unter verschiedenen Bedingungen erhalten worden sind. Der Zeitpunkt t21 ist das Zeitlimit, das unter den einfachsten Bedingungen, und t22 das Limit, das unter den schärfsten Bedingungen erhalten worden ist. Diese Zeitlimite basieren jedoch nur auf Annahmen und nur eine gewisse Zeit zwischen den Zeitpunkten t21 und t22 kann experimentell erhalten werden. In Fig. 26 ist der Zeitpunkt t20 das typische Zeitlimit. Auf diese Weise besitzt der Zeitpunkt t2 in der Praxis einen Wertebereich. Die oben gegebene Beschreibung erfolgte unter der Annahme, daß die Eigenschaften der Mehrzahl von Speicherzellen gleich sind.

Bei einem DRAM mit einer Zahl von Speicherzellen wie einem 4 MBit-Speicher wird die Schwellenspannung des Auswahltransistors in einer Speicherzelle aufgrund von Defekten durch Staub oder ähnlichem beim Herstellungsprozeß andererseits manchmal extrem hoch. In diesem Fall sinkt die Leitfähigkeit des Auswahltransistors, so daß das Potential auf der Bitleitung langsam sinkt. Damit wird das Zeitlimit, bei dem der Leseverstärker funktioniert, lang.

Die Zeiten t30-t32 zeigen derartige Zeitlimite, da der Leseverstärker bei der Anwesenheit einer defekten Speicherzelle nicht fehlerfrei arbeitet. Das Problem ist, daß der Zeitpunkt t1 etwas vor dem Zeitlimit t32 liegt, das unter den schärfsten Bedingungen erhalten wurde, wenn der Leseverstärker eine Verstärkungsoperation durchführt. Abhängig von den Bedingungen der in den benachbarten Speicherzellen gespeicherten Daten o. ä., arbeitet ein DRAM in diesem Fall normal oder nicht. Die ungünstigste Bedingung wird normalerweise durch eine Kombination verschiedener Bedingungen bewirkt und es ist für den Hersteller sehr schwierig, diese innerhalb einer begrenzten Zeitspanne zu erfassen.

Damit wird ein DRAM mit einer derartig defekten Speicherzelle vom Benutzer verwendet. Wenn dieser in der Praxis unter bestimmten Bedingungen verwendet wird, existiert das Problem einer fehlerhaften Operation des DRAMs.

Aus der DE 36 39 169 A1 ist eine Halbleiterspeichereinrichtung bekannt, die in Abhängigkeit von einem an einen externen Anschluß angelegten Betriebssignal tätig ist und die eine Schaltung zum Erleichtern des Erfassens eines Defektes in der Speichereinrichtung aufweist. Bei der bekannten Halbleiterspeichereinrichtung erzeugt eine Testsignalerzeugereinrichtung in Abhängigkeit von einem von außen angelegten Signal ein Testsignal, wenn das von außen angelegte Signal einen Zustand aufweist, der von dem normalen Betriebszustand abweicht. Durch das Testsignal wird ein Test aller Speicherzellen durchgeführt, das Ergebnis dieses Tests wird von einer Auswerteeinrichtung für die Tätigkeit der Halbleiterspeichereinrichtung erfaßt. Wenn es jedoch Speicherzellen gibt, die insoweit schadhaft sind, daß das Auslesen der Ladung auf die Bitleitungen geringfügig zu langsam geschieht, besteht bei der bekannten Halbleiterspeichereinrichtung die Gefahr, daß derartige Fehler nicht erkannt werden, wie es bereits oben diskutiert worden ist.

Aus der EP 02 60 982 A2 ist ein Testsystem für einen RAM bekannt. Bei diesem Testsystem wird die Zugriffszeit zu dem RAM getestet. Das System weist eine Testsignalerzeugereinrichtung mit Verzögerungseinrichtungen auf. Diese ist jedoch nicht von außen beeinflußbar. Insbesondere können daher nicht verschiedene Betriebsoperationen in Abhängigkeit von verschiedenen Steuersignalen durchgeführt werden, wodurch das Testverfahren relativ unflexibel bleibt.

Aufgabe der Erfindung ist es, einfach und in kurzer Zeit prüfen zu können, ob defekte Bereiche in einer Halbleiterspeichereinrichtung existieren oder nicht.

Diese Aufgabe wird durch die erfindungsgemäße Halbleiterspeichereinrichtung mit den Merkmalen des Patentanspruches 1 gelöst.

Bei der erfindungsgemäßen Halbleiterspeichereinrichtung wird von der Testsignal-Erzeugereinrichtung ein Testsignal erzeugt, wenn beim Testen ein Signal mit einer vorbestimmten Bedingung an einen externen Anschluß angelegt wird, das sich vom Signal beim normalen Betrieb unterscheidet. Damit ändert sich die Zeitabstimmung des von der Verzögerungseinrichtung ausgegebenen zweiten Signales.

Da eine vorgewählte Verzögerungszeit derart gesetzt ist, daß diese eine Betriebsgrenze aufweist, falls kein defekter Bereich in der Halbleiterspeichereinrichtung existiert, arbeitet eine zweite Funktionseinrichtung fehlerfrei, selbst wenn sich die Zeitabstimmung des zweiten Signales ändert. Falls jedoch ein defekter Bereich in der Halbleiterspeichereinrichtung existiert, bewirkt eine Änderung der Zeitabstimmung des zweiten Signales, daß die zweite Funktionseinrichtung fehlerhaft arbeitet.

Entsprechend kann durch eine Änderung der Verzögerungszeit in der Verzögerungseinrichtung erfaßt werden, ob defekte Bereiche existieren oder nicht.

Die Aufgabe wird ebenfalls durch ein Verfahren mit den Merkmalen des Patentanspruches 20 gelöst.

Bevorzugte Weiterbildungen der Erfindung sind in den Unteransprüchen gekennzeichnet.

Es folgt die Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigt

Fig. 1: ein Blockdiagramm, das die Struktur eines Signalerzeugungsschaltkreises in Übereinstimmung mit einer ersten Ausführung zeigt;

Fig. 2: ein Blockdiagramm, das die Struktur eines Signalerzeugungsschaltkreises in Übereinstimmung mit einer zweiten Ausführung zeigt;

Fig. 3: ein Blockdiagramm, das die Struktur eines Signalerzeugungsschaltkreises in Übereinstimmung mit einer dritten Ausführung zeigt;

Fig. 4: ein Blockdiagramm, das die Struktur eines Signalerzeugungsschaltkreises in Übereinstimmung mit einer vierten Ausführung zeigt;

Fig. 5: ein Blockdiagramm, das die Struktur eines Signalerzeugungsschaltkreises in Übereinstimmung mit einer fünften Ausführung zeigt;

Fig. 6: ein Schaltbild, das ein erstes Beispiel der Struktur eines variablen Verzögerungsschaltkreises zeigt;

Fig. 7: ein Schaltbild, das ein zweites Beispiel der Struktur eines variablen Verzögerungsschaltkreises zeigt;

Fig. 8: ein Schaltbild, das ein drittes Beispiel der Struktur eines variablen Verzögerungsschaltkreises zeigt;

Fig. 9: ein Schaltbild, das ein viertes Beispiel der Struktur eines variablen Verzögerungsschaltkreises zeigt;

Fig. 10: ein Schaltbild, das die Struktur eines Erfassungsschaltkreises für höhere Spannung zeigt;

Fig. 11: ein Schaltbild, das ein erstes Beispiel der Struktur eines Schaltsignal-Erzeugungsschaltkreises zeigt;

Fig. 12: ein Schaltbild, das ein zweites Beispiel der Struktur eines Schaltsignal-Erzeugungsschaltkreises zeigt;

Fig. 13: ein Schaltbild, das ein erstes Beispiel der Struktur eines Zeitabstimmungs-Erfassungsschaltkreises zeigt;

Fig. 14A: ein Zeitdiagramm zur Verdeutlichung des zeitlichen Verlaufes eines Signales bei normaler Arbeitsweise;

Fig. 14B: ein Zeitdiagramm zur Verdeutlichung des zeitlichen Verlaufes eines Signales zur Testzeit;

Fig. 15: ein Schaltbild, das die Struktur eines Testsignal-Erzeugungsschaltkreises zeigt;

Fig. 16: ein Schaltbild, das ein zweites Beispiel der Struktur eines Zeitabstimmungs-Erfassungsschaltkreises zeigt;

Fig. 17: ein Schaltbild, das im wesentlichen die Struktur des X-Dekoders eines DRAM zeigt;

Fig. 18: ein Zeitdiagramm zur Verdeutlichung des Betriebes des in Fig. 17 gezeigten Schaltkreises;

Fig. 19: ein Schaltbild, das im wesentlichen die Struktur des Y-Dekoders eines DRAM zeigt;

Fig. 20: ein Blockdiagramm, das die Struktur eines DRAM darstellt;

Fig. 21: ein Diagramm, das im wesentlichen die Struktur eines Speicherzellenfeldes eines DRAM zeigt;

Fig. 22: ein detailliertes Schaltbild eines Teiles der Fig. 21;

Fig. 23: ein Zeitdiagramm zur Verdeutlichung des Betriebes des in Fig. 22 gezeigten Schaltkreises;

Fig. 24: ein Schaltbild, das ein Beispiel der Struktur eines Taktsignal- Erzeugungsschaltkreises darstellt, der in einer herkömmlichen Halbleiterspeichereinrichtung verwendet wird;

Fig. 25: ein Diagramm zur Verdeutlichung der Zeitabstimmung im wesentlichen des Wortleitungs-Treibungssignales und des Leseverstärker-Treibersignales; und

Fig. 26: ein Diagramm zur detaillierten Beschreibung der Zeitabstimmung des Wortleitungs-Treibungssignales und des Leseverstärker-Treibersignales.

Die Struktur der anderen Teile des DRAMs der Ausführung nach Fig. 1 sind dieselben, wie die in den Fig. 20-22 gezeigten.

In Fig. 1 entspricht ein erstes Signal Φ1 z. B. einem Wortleitungs- Treibungssignal R und ein zweites Signal Φ2 einem Leseverstärker- Treibersignal Φs. Ein Erfassungsschaltkreis für höhere Spannung 21 ist mit einem ein Zeilenadreß-Abtastsignal empfangenden externen Anschluß 81 verbunden. Beim Empfangen einer vorbestimmten höheren Spannung am externen Anschluß 81, erzeugt der Erfassungsschaltkreis für höhere Spannung 20 Steuersignale C und . Ein variabler Verzögerungsschaltkreis 10a empfängt ein erstes Signal Φ1, verzögert dieses um eine vorbestimmte Verzögerungszeit und gibt das verzögerte Signal als zweites Signal Φ2 aus.

Falls das erste Signal Φ1 das Wortleitungs-Treibungssignal R und das zweite Signal Φ2 das Leseverstärker-Treibersignal Φs ist, wird die Verzögerungszeit auf D1 (Fig. 26) gesetzt, so daß das zweite Signal Φ2 zum Zeitpunkt t1 ansteigt, nachdem das erste Signal Φ1 zum Zeitpunkt t0 (siehe Fig. 26) angestiegen ist. Wenn die Steuersignale C und vom Erfassungsschaltkreis 20 für höhere Spannung erzeugt werden, ändert sich andererseits die Verzögerungszeit auf D4, so daß das zweite Signal Φ2 zum Zeitpunkt t4 ansteigt, der früher liegt als die in Fig. 26 gezeigte Zeit t30-t32. Falls defekte Bereiche im DRAM existieren, arbeitet der Leseverstärker daher fehlerhaft.

Entsprechend kann beim Testen durch Anlegen einer höheren Spannung an den externen Anschluß 81 sehr einfach erfaßt werden, ob der DRAM fehlerhafte Eigenschaften aufweist oder nicht.

In Fig. 2 ist ein Zeitabstimmungs-Erfassungsschaltkreis 30a mit einem externen Anschluß 81, der ein Spaltenadreß-Abtastsignal empfängt, einem externen Anschluß 82, der ein Zeilenadreß-Abtastsignal empfängt, und einem externen Anschluß 83, der ein Schreibsignal empfängt, verbunden. Der Zeitabstimmungs-Erfassungs­ schaltkreis 30a erzeugt ein Testsignal T, falls die Zeitabstimmung des Spaltenadreß-Abtastsignales , des Zeilenadreß-Abtastsignales und des Schreibsignales in vorbestimmter Weise von der normalen Zeitabstimmung abweicht. Falls sich z. B. das Zeilenadreß- Abtastsignal RAS und das Schreibsignal W auf dem "L"-Pegel befinden, wenn das Spaltenadreß-Abtastsignal auf den "L"-Pegel fällt, wird ein Testsignal T erzeugt.

Ein Schaltsignal-Erzeugungsschaltkreis 20a wird mit einem externen Adreßsignal A0 über einen externen Anschluß p0 beaufschlagt, sowie mit dem Testsignal T vom Zeitabstimmungs-Erfassungsschaltkreis 30a.

Wenn sich das externe Adreßsignal A0 auf dem "H"-Pegel befindet, erzeugt der Schaltsignal-Erzeugungsschaltkreis 20a Steuersignale C und in Abhängigkeit vom Testsignal T. Als Reaktion auf die Steuersignale C und wird die Verzögerungszeit des variablen Verzögerungsschaltkreises 10a reduziert.

Während bei der in Fig. 1 gezeigten Ausführung eine Testoperation durchgeführt wird, wenn die an den externen Anschluß 81 angelegte Spannung höher ist als diejenige bei einer normalen Operation, wird bei der in Fig. 2 gezeigten Ausführung eine Testoperation durchgeführt, wenn die Zeitabstimmung des Spaltenadreß-Abtastsignales , des Zeilenadreß-Abtastsignales und des Schreibsignales , die an die externen Anschlüsse angelegt werden, verschieden ist von derjenigen bei einer normalen Operation.

In Fig. 3 ist der Zeitabstimmungs-Erfassungsschaltkreis 30a derselbe wie bei der Ausführung der Fig. 2. Ein Schaltsignal-Erzeugungsschaltkreis 20b wird mit externen Adreßsignalen A0 und A1 über externe Anschlüsse p0 und p1, sowie mit einem Testsignal des Zeitabstimmungs-Erfassungsschaltkreis 30a beaufschlagt. Der Schalt­ signal-Erfassungsschaltkreis 20b ist vom Testsignal T abhängig zum Erzeugen der Steuersignale C und D in Übereinstimmung mit den externen Adreßsignalen A0 und A1. Ein variabler Verzögerungsschaltkreis 10b ändert seine Verzögerungszeit in drei oder vier Stufen in Übereinstimmung mit den Steuersignalen C und D.

Entsprechend kann bei der in Fig. 3 gezeigten Ausführung ein Test unter verschiedenen Bedingungen erfolgen.

In Fig. 4 stimmt der Erfassungsschaltkreis 20 für höhere Spannung mit demjenigen der Fig. 1 überein. Entsprechend wird ein Steuersignal C0 erzeugt, wenn eine höhere Spannung an den externen Anschluß 81 angelegt wird. Der Testsignal-Erzeugungsschaltkreis 40 ist vom Steuersignal C0 des Erfassungsschaltkreises 20 für höhere Spannung abhängig, um ein Testsignal T zu erzeugen, wenn sich das an den externen Anschluß 82 angelegte Zeilenadreß-Abtastsignal auf dem "L"-Pegel befindet. Der Schaltsignal-Erzeugungsschaltkreis 20b und der variable Verzögerungsschaltkreis 10b sind dieselben wie die in Fig. 3 gezeigten.

In Fig. 5 ist der Erfassungsschaltkreis 20 für höhere Spannung derselbe wie der in Fig. 1 gezeigte. Das bedeutet, daß ein Steuersignal C0 erzeugt wird, wenn eine höhere Spannung an den externen Anschluß 81 angelegt wird. Das Steuersignal C0 wird dann an den Erfassungsschaltkreis 20 für höhere Spannung weitergegeben. Der Zeitabstimmungs-Erfassungsschaltkreis 30b ist vom Steuersignal C0 abhängig, um ein Testsignal T zu erzeugen, wenn die Zeitabstimmung des Spal­ tenadreß-Abtastsignales , des Zeilenadreß-Abtastsignales und des Schreibsignales , die an die externen Anschlüsse 81-83 angelegt werden, verschieden sind von denen bei normaler Operation. Der Schaltsignal-Erzeugungsschaltkreis 20b und der variable Verzögerungsschaltkreis 10b sind dieselben, wie die in Fig. 3 gezeigten.

Im allgemeinen wird der DRAM-Test vom Hersteller durchgeführt. Wenn der Benutzer den DRAM verwendet, ist es daher erforderlich, daß der DRAM derart angepaßt ist, daß ein Eintritt in den Testbetrieb nicht einfach erfolgt.

Andererseits ist es bei allgemeinen Halbleiterspeichereinrichtungen erforderlich, daß die Anzahl der externen Anschlüsse minimal ist, um die Packungsdichte auf z. B. einer PC-Platine zu erhöhen. Es ist daher unerwünscht, zusätzliche externe Anschlüsse vorzusehen, um die Halbleiterspeichereinrichtung in den Testzustand zu versetzen. Entsprechend werden bei den Ausführungen nach der Erfindung die folgenden Prozesse benutzt, um einen DRAM in einen Testbetriebszustand zu versetzen, ohne zusätzliche externe Anschlüsse zu bilden:

• (1) Setzen der an einen externen Anschluß angelegten Spannung auf einen Wert, der außerhalb des Bereiches bei normaler Verwendung liegt.
• (2) Setzen der Zeitabstimmung der an externen Anschlüsse angelegten Eingangssignale auf Zeitabstimmungswerte, die außerhalb des Bereiches bei normaler Verwendung liegen.
• (3) Kombination der Prozesse (1) und (2).

Die in Fig. 1 gezeigte Ausführung entspricht dem Prozeß (1), die in den Fig. 2 und 3 gezeigten Ausführungen dem Prozeß (2) und die in den Fig. 4 und 5 gezeigten Ausführungen dem Prozeß (3).

Insbesondere bei der in Fig. 5 gezeigten Ausführung wird der DRAM bei normaler Verwendung nur dann in einen Testzustand versetzt, wenn sowohl die Spannungsbedingung als auch die Zeitabstimmungsbedingung erfüllt sind, so daß der DRAM aufgrund elektrischen Rauschens o. ä. seinen Testzustand nur schwer erreicht. Daher wird bei normaler Verwendung keine zufällige Testoperation durchgeführt. Die Struktur eines Schaltkreises, der ein Steuersignal zur Steuerung der Verzögerungszeit eines variablen Verzögerungsschaltkreises erzeugt, ist nicht auf die in den Fig. 1-5 gezeigten beschränkt, sondern es können andere Strukturen verwendet werden, solange diese Steuersignale in Abhängigkeit von der Tatsache erzeugen, daß der Zustand eines an einen externen Anschluß angelegten Signales einen vorbestimmten Zustand erreicht hat, der verschieden ist vom Zustand bei einer normalen Operation.

In Fig. 6 sind zwei Inverter 11 und 12 zwischen einem Eingangsanschluß I1 und einem Ausgangsanschluß O1 über einen Knoten N1 in Reihe geschaltet. Der Inverterschaltkreis 11 umfaßt einen p-FET Q61 und einen n-FET Q62. Der Inverterschaltkreis 12 umfaßt einen p-FET Q63 und einen n-FET Q64. Ein n-FET Q65 und ein Kondensator C1 sind zwischen dem Knoten N2 und einer Masseleitung in Reihe geschaltet. Das Gate des n-FET Q65 ist mit einem Steueranschluß c1 verbunden, der ein Steuersignal C empfängt.

Bei einer normalen Operation erreicht das an den Steueranschluß c1 angelegte Steuersignal C den "H"-Pegel und der n-FET Q65 schaltet durch, so daß der Kondensator C1 als Lastkapazität im Inverterschaltkreis 11 wirkt. Damit wird die Operationsgeschwindigkeit des Inverterschaltkreises 11 gesetzt. Mit diesem Zustand wird die Zeitbeziehung zwischen dem Wortleitungs-Treibungssignal R und dem Leseverstärker- Treibersignal Φs festgelegt.

Beim Testen erreicht das an den Steueranschluß c1 angelegte Steuersignal C den "L"-Pegel, so daß der n-FET Q65 sperrt. Damit wird die Lastkapazität des Inverterschaltkreises 11 kleiner, so daß die Geschwindigkeit des Inverterschaltkreises 11 steigt. Es wird daher möglich, den Anstiegszeitpunkt des Leseverstärker-Treibersignales Φs auf den in der Fig. 26 gezeigten Zeitpunkt t4 zu setzen.

Es ist ferner möglich, den Anstiegszeitpunkt eines zweiten Signales Φ2 durch Verbinden einer Lastkapazität mit den Ausgängen von In­ verterschaltkreisen einzustellen.

Beim in Fig. 7 gezeigten variablen Verzögerungsschaltkreis sind p-FETs Q66 und Q67 zwischen einem Spannungsversorgungsanschluß v2 und einem Knoten N2 und n-FETs Q68 und Q69 zwischen einer Masseleitung und dem Knoten N2 in Reihe geschaltet. Das Gate des p-FET Q67 ist mit einem Steueranschluß c2, der ein Steuersignal C empfängt und das Gate des n-FET Q68 mit einem Steueranschluß c3, der ein Steuersignal empfängt, verbunden. Der p-FET Q66 und der n-FET Q69 arbeiten als Hilfstransistoren für den Inverterschaltkreis 11.

Bei einer normalen Operation befindet sich das Signal C auf dem "H"-Pegel und das Signal auf dem "L"-Pegel, so daß der p-FET Q67 und der n-FET Q68 sperren. Mit diesem Zustand wird die Zeitabstimmung zwischen dem Wortleitungs-Treibungssignal R und dem Leseverstärker- Treibersignal Φs, wie in Fig. 26 gezeigt, festgelegt.

Beim Testen befinden sich das Steuersignal C auf dem "L"-Pegel und das Steuersignal auf dem "H"-Pegel, so daß der p-FET Q67 und der n-FET Q68 durchschalten. Damit arbeiten der p-FET Q66 und der n-FET Q69 simultan mit der Operation des Inverterschaltkreises 11, wodurch die Treiberfähigkeit des Inverterschaltkreises erhöht wird, so daß die Arbeitsgeschwindigkeit des Inverterschaltkreises 11 ansteigt. Entsprechend wird es möglich, den Anstiegszeitpunkt des Leseverstärker- Treibersignales Φs auf den Zeitpunkt t4, wie in Fig. 26 dargestellt, zu setzen.

Obwohl bei den vorherigen Ausführungen ein p-FET und ein n-FET als Hilfstransistoren des Inverterschaltkreises gebildet sind, kann jedoch auch eine Mehrzahl von FETs als Hilfstransistoren geschaffen sein, um die Einstellung des Anstiegszeitpunktes des zweiten Signales Φ2 zu ermöglichen. In diesem Fall ist es erforderlich, die Anzahl der Steuersignale entsprechend der Anzahl der Hilfstransistoren zu erhöhen. Es können entweder p-FET oder n-FET gebildet werden. Ferner können Hilfstransistoren zu den Ausgängen der Mehrzahl von Inverter­ schaltkreisen hinzugefügt werden.

In Fig. 8 besteht ein Übertragungsgatter TG1 aus einem n-FET Q70 und einem p-FET Q71 und ist zwischen einen Inverterschaltkreis 12 und einen Ausgangsanschluß O1 geschaltet. Ferner ist ein Übertragungsgatter TG2, das aus einem n-FET Q72 und einem p-FET Q73 besteht, zwischen einen Eingangsanschluß I1 und den Ausgangsanschluß O1 geschaltet. Die Gates des n-FET Q70 und des p-FET Q73 sind mit einem Steueranschluß c2 verbunden. Die Gates des p-FET Q71 und des n-FET Q72 sind mit einem Steueranschluß c3 verbunden.

Bei einer normalen Operation befindet sich das Steuersignal C auf dem "H"-Pegel und das Steuersignal auf dem "L"-Pegel, so daß das Übertragungsgatter TG1 leitend ist und das Übertragungsgatter TG2 sperrt. Damit wird ein erstes an den Eingangsanschluß I1 angelegtes Signal Φ1 an den Ausgangsanschluß O1 über Inverter 11, 12 und das Übertragungsgatter TG1 übertragen. Mit diesem Zustand ist die Zeitbeziehung zwischen dem Wortleitungs-Treibungssignal R und dem Leseverstärker-Treibersignal Φs, wie in Fig. 26 gezeigt, festgelegt.

Beim Testen befindet sich das Steuersignal C auf dem "L"-Pegel und das Steuersignal auf dem "H"-Pegel, so daß das Übertragungsgatter TG1 sperrt und das Übertragungsgatter TG2 leitend ist. Damit wird ein erstes an den Eingangsanschluß I1 angelegtes Signal Φ1 an den Ausgangsanschluß O1 über das Übertragungsgatter TG2 übertragen. Aufgrund des Wegfallens der Verzögerungszeit der Inverter 11 und 12 der zweiten Stufe, gewinnen die Inverter in diesem Fall an Geschwindigkeit. Entsprechend wird es möglich, den Anstiegszeitpunkt des Leseverstärker-Treibersignales Φs auf den in Fig. 26 gezeigten Zeitpunkt t4 zu setzen.

Bei der oben beschriebenen Ausführung wird die Verzögerungszeit durch das Paar von Inverterschaltkreisen 11 und 12 eingestellt. Diese kann jedoch auch durch mehrere Paare von Inverterschaltkreisen eingestellt werden. Zum Beispiel kann eine Mehrzahl von Inverterschaltkreispaaren parallel geschaltet sein, so daß eine Mehrzahl von Verzögerungszeiten erhalten werden kann. In diesem Fall ist es erforderlich, die Anzahl der Steuersignale entsprechend der Anzahl von Inverterschaltkreispaaren zu erhöhen.

Beim in Fig. 9 gezeigten variablen Verzögerungsschaltkreis 10b sind ferner ein n-FET Q74 und ein Kondensator C2 zwischen einen Knoten N2 und einer Masseleitung geschaltet. Das Gate des n-FET Q74 ist mit einem Steueranschluß c4, der ein Steuersignal D empfängt, verbunden. Die Strukturen der anderen Teile des variablen Verzögerungsschaltkreises 10b sind dieselben wie die des variablen Verzögerungsschaltkreises 10a in Fig. 6.

Der variable Verzögerungsschaltkreis 10b bewirkt in Übereinstimmung mit den an die Steuerknoten c1 und c4 angelegten Steuersignalen C und D einen Zustand, in dem die Lastkapazitäten C1 und C2 vom Knoten N2 getrennt sind, einen Zustand, in dem nur die Lastkapazität C1 mit dem Knoten N2 verbunden ist, einen Zustand, in dem nur die Lastkapazität C2 mit dem Knoten N2 verbunden ist, und einen Zustand, in dem beide Lastkapazitäten C1 und C2 mit dem Knoten N2 verbunden sind.

Entsprechend wird es mit dem Verzögerungsschaltkreis 10b möglich, den Anstiegszeitpunkt des zweiten Signales Φ2 in zwei oder drei Stufen zu setzen. Ferner ist es möglich, drei oder mehr Lastkapazitäten mit dem Knoten N2 zu verbinden. Die Struktur des variablen Verzögerungsschaltkreises ist nicht auf die in den Fig. 6-9 gezeigten beschränkt, sondern es können auch andere Strukturen verwendet werden. Zum Beispiel kann ein variabler Verzögerungsschaltkreis durch Kombination von zwei oder drei der in den Fig. 6-9 gezeigten Schaltkreise konstruiert werden.

In Fig. 10 ist eine Mehrzahl von n-FETs Q81-Q8n zwischen einem externen Anschluß 81, der ein Spaltenadreß-Abtastsignal empfängt, und einem Knoten N3 in Reihe geschaltet. Die Gates der n-FETs Q81-Q8n sind mit ihrer jeweiligen Drain verbunden. Der Knoten N3 liegt über ein Widerstandselement R1 mit einem relativ hohen Widerstandswert an Masse. Ein p-FET Q91 ist zwischen den Knoten N3 und einen Spannungsversorgungsanschluß v3 geschaltet. Der Knoten N3 ist mit einem Ausgangsanschluß O2 über zwei Inverterschaltkreise 21 und 22 verbunden.

Der Inverterschaltkreis 21 umfaßt einen p-FET Q92, der zwischen den Spannungsversorgungsanschluß v3 und einen Knoten N4 geschaltet ist, und einen n-FET Q93, der zwischen den Knoten N4 und die Masseleitung geschaltet ist. Der Inverterschaltkreis 22 umfaßt einen p-FET Q94, der zwischen den Spannungsversorgungsanschluß v3 und den Ausgangsanschluß O3 geschaltet ist, und einen n-FET Q95, der zwischen den Ausgangsanschluß O2 geschaltet ist. Der Knoten N4 ist mit dem Gate des p-FET Q91 und einem Ausgangsanschluß O3 verbunden. Ein Steuersignal wird vom Ausgangsanschluß O2 und ein Steuersignal C vom Ausgangsanschluß O3 abgegeben.

Nun wird die Arbeitsweise des Erfassungsschaltkreises 20 für höhere Spannung beschrieben. Unter der Annahme, daß die Schwellenspannung V_TH eines n-FET 0,5 V beträgt und die Anzahl der zwischen den externen Anschluß 81 und den Knoten N3 geschalteten n-FETs Q81-Q8n 13 ist, ist es erforderlich, eine Spannung zwischen dem externen Anschluß 81 und den Knoten N3 anzulegen, die größer als 6,5 V (0,5 V×13) ist, um die n-FETs Q81-Q8n leitend zu machen.

Beim DRAM ist das Maximum des Potentials eines Eingangssignales mit "H"-Pegel als 6,5 V definiert. Der Knoten N3 liegt über ein Wider­ standselement R1 an Masse, so daß dessen Potential normalerweise auf dem "L"-Pegel liegt. Daher ist der p-FET Q92 leitend, so daß sich das Potential am Ausgangsknoten O3 auf dem "H"-Pegel befindet. Der n-FET Q95 schaltet durch, so daß das Potential am Ausgangsknoten O2 auf dem "L"-Pegel liegt. Entsprechend befindet sich das Steuersignal C auf dem "H"-Pegel und das Steuersignal auf dem "L"-Pegel, wodurch zum Beispiel der p-FET Q67 und der n-FET Q68 in Fig. 7 gesperrt werden, was zu einem späteren Anstieg des zweiten Signales Φ2 führt.

Eine Spannung, die höher ist als 6,5 V wird dann an den externen Anschluß 81 angelegt. Wenn zum Beispiel 10 V an den externen Anschluß 81 angelegt werden, beträgt das Potential am Knoten N3 3,5 V (10 V-6,5 V), wodurch der n-FET Q93 durchschaltet, so daß sich das Potential des Knotens N4 auf dem "L"-Pegel befindet. Damit schaltet der p-FET Q94 durch, so daß das Potential des Ausgangsanschlusses O2 auf das Spannungsversorgungspotential Vcc hochgezogen wird. Entsprechend befindet sich das Steuersignal auf dem "H"-Pegel, was zum Beispiel dazu führt, daß der p-FET Q67 und der n-FET Q68 in Fig. 7 leitend sind und das zweite Signal Φ2 später ansteigt.

Das Steuersignal C erreicht den "L"-Pegel, wodurch der p-FET Q91 leitend wird. Dies bedeutet, daß, falls einmal eine höhere Spannung an den externen Anschluß 81 angelegt worden ist, der Zustand der Signale C und durch den p-FET Q91 gehalten wird, selbst wenn danach keine höhere Spannung mehr anliegt. Das heißt, selbst wenn das Spaltenadreß-Abtastsignal als Impuls dem externen Anschluß 81 hinzugefügt wird, so daß dessen Spannung während einer Testperiode 0 V erreicht, der Testzustand aufrechterhalten bleibt.

Umgekehrt ist es erforderlich, die Spannungsversorgung des DRAM auszuschalten und die an den Spannungsversorgungsanschluß v3 angelegte Spannung auf 0 V zu ziehen, um den Testzustand freizugeben. Damit wird das Potential des Knotens N3 das Massepotential, so daß ein normaler Betrieb möglich wird.

Beim in Fig. 10 gezeigten Schaltkreis wird der externe Anschluß 81, der das Spaltenadreß-Abtastsignal empfängt, als externer Anschluß verwendet, an den eine hohe Spannung angelegt wird. Es können jedoch auch andere externe Anschlüsse, wie zum Beispiel der Anschluß 83, der ein externes Schreibsignal empfängt, verwendet werden.

Der Schaltsignal-Erzeugungsschaltkreis 20a umfaßt einen n-FET Q96, einen p-FET Q97, Inverterschaltkreise G1-G4 und einen Einzelpuls-Erzeugungsschaltkreis 23. Der Einzelpuls-Erzeugungsschaltkreis 23 erfaßt eine Änderung vom "L"-Pegel zum "H"-Pegel eines an den Eingangsanschluß 24 angelegten Testsignales T, und erzeugt einen einzelnen positiven Impuls. Die Inverterschaltkreise G1 und G2 bilden eine Verriegelungsschaltung.

Bei einer normalen Operation befindet sich das Testsignal T auf dem "L"-Pegel, so daß sich der Ausgang des Einzelimpuls-Erzeugungsschaltkreises 23 auf dem "L"-Pegel befindet und der n-FET Q96 damit sperrt. Daher wird ein an einen externen Anschluß p0 angelegtes Adreßsignal A0 nicht in die Verriegelungsschaltung 25 eingegeben. Ferner ist der p-FET Q97 leitend, wodurch das Potential des Knotens N5 auf dem "H"-Pegel festgehalten wird. Damit erreicht das vom Inverter G3 ausgegebene Steuersignal den "L"-Pegel und das vom Inverterschaltkreis G4 ausgegebene Steuersignal C den "H"-Pegel, wodurch zum Beispiel ein späteres Ansteigen des zweiten Signales Φ2 erreicht wird.

Beim Testen ändert sich das Testsignal T vom "L"-Pegel zum "H"-Pegel und bewirkt damit, daß der Einzelimpuls-Erzeugungsschaltkreis 23 einen einzelnen Impuls erzeugt, so daß der n-FET Q96 während einer bestimmten Zeitspanne leitend wird. Damit wird das an den externen Anschluß p0 angelegte Adreßsignal A0 in den Verriegelungsschaltkreis geholt und verriegelt. Zu diesem Zeitpunkt schaltet der p-FET Q97 durch. Wenn sich das Adreßsignal A0 auf dem "H"-Pegel befindet ("1"), ist das Potential am Knoten N5 auf dem "L"-Pegel, so daß das Steuersignal auf dem "H"-Pegel und das Steuersignal C auf dem "L"-Pegel liegen. Entsprechend steigt zum Beispiel das zweite Signal Φ2 in Fig. 9 früher an. Andererseits bleiben das Steuersignal auf dem "L"-Pegel und das Steuersignal C auf dem "H"-Pegel, wenn sich das Adreßsignal A0 auf dem "L"-Pegel befindet.

Im Schaltsignal-Erzeugungsschaltkreis 20b der Fig. 12 sind ferner ein p-FET Q99, ein Verriegelungsschaltkreis 26 und Inverterschaltkreise G7 und G8 gebildet. Der Verriegelungsschaltkreis 26 wird von den Inverterschaltkreisen G5 und G6 gebildet. Die anderen Teile des Schaltsignal-Erzeugungsschaltkreises 20b sind dieselben wie die im Schaltsignal-Erzeugungsschaltkreis 20a in Fig. 11.

Bei einer normalen Operation befindet sich das Testsignal T auf dem "L"-Pegel und die p-FETs Q97 und Q99 sperren. Folglich befinden sich die Steuersignale C und D auf dem "H"-Pegel. Entsprechend schalten die n-FETs Q65 und Q74 durch und das zweite Signal Φ2 steigt später an.

Da das Testsignal T beim Testen den "H"-Pegel erreicht, wird das an den externen Anschluß p0 angelegte Adreßsignal A0 in den Verriegelungsschaltkreis 25 und das an den externen Anschluß p1 angelegte Adreßsignal A1 in den Verriegelungsschaltkreis 26 geholt. Daher werden das Steuersignal ein invertiertes Signal des Adreßsignales A0 und das Steuersignal ein invertiertes Signal des Adreßsignales A1. Entsprechend den Adreßsignalen A0 und A1 wird daher zum Beispiel jeder der n-FETs Q65, Q74 in Fig. 9 leitend oder nichtleitend. Falls die Kapazitäten der Kondensatoren C1 und C2 gleich sind, wird es daher möglich, den Anstiegszeitpunkt des zweiten Signales Φ2 auf zweifache Weise während des Testes zu setzen. Falls die Kapazitäten der Kondensatoren C1 und C2 verschieden sind, ist es möglich, den Anstiegszeitpunkt des zweiten Signales Φ2 auf dreifache Weise während des Tests zu setzen.

Wenn beide Adreßsignale A0 und A1 auf dem "H"-Pegel liegen, ist der Anstiegszeitpunkt des zweiten Signales Φ2 dieselbe wie bei einer normalen Operation.

Der in Fig. 13 gezeigte Zeitabstimmungs-Erfassungsschaltkreis 30a umfaßt n-FETs Q101-Q104, Inverterschaltkreise G9-G14, einen UND-Schaltkreis 15 und einen Einzelimpuls-Erzeugungsschaltkreis 31. Die Inverterschaltkreise G9 und G10 bilden einen Verriegelungsschaltkreis 32 und die Inverterschaltkreise G11 und G12 einen Verriegelungsschaltkreis 33. Der Verriegelungsschaltkreis 32 ist über den n-FET Q101 mit einem externen Anschluß 81, der ein Spaltenadreß-Abtastsignal empfängt, und der Verriegelungsschaltkreis 33 über den n-FET Q102 mit einem externen Anschluß 83, der ein Schreibsignal empfängt, verbunden. Ein Zeilenadreß-Abtastsignal wird an den Einzelimpuls-Erzeugungsschaltkreis 31 über einen externen Anschluß 82 und den Inverterschaltkreis G13 angelegt.

Nun wird der Betrieb des Zeitabstimmungs-Erfassungsschaltkreises 30a erläutert.

Wenn das an den externen Anschluß 82 angelegte Zeilenadreß-Abtastsignal auf den "L"-Pegel abfällt, wird ein einzelner Impuls OP vom Einzelimpuls-Erzeugungsschaltkreis 31 erzeugt und die n-FETs Q101 und Q102 schalten daher durch. Damit werden das Spaltenadreß-Abtastsignal und das Schreibsignal , die an den externen Anschluß 81 bzw. 83 angelegt sind, in den Verriegelungsschaltkreis 32 bzw. 33 geladen.

Bei einer in Fig. 14A gezeigten normalen Operation sind das Spaltenadreß-Abtastsignal und das Schreibsignal auf dem "H"-Pegel, wenn zur Zeit t das Zeilenadreß-Abtastsignal auf den "L"-Pegel fällt. Daher wird das Potential der Knoten N7 und N8 gleich dem "L"-Pegel, so daß das Testsignal T mit "L"-Pegel vom UND-Gatter 15 ausgegeben wird.

Bei einem in Fig. 14B gezeigten Test sind das Spaltenadreß-Abtastsignal und das Schreibsignal auf den "L"-Pegel gesetzt, wenn zur Zeit t das Zeilenadreß-Abtastsignal auf den "L"-Pegel abfällt.

Daher erreichen die Potentiale der Knoten N7 und N8 den "H"-Pegel, wenn das Spaltenadreß-Abtastsignal und das Schreibsignal aufgrund der Erzeugung des Impulses OP in die Verriegelungsschaltkreise 32 bzw. 33 geladen werden. Damit wird ein Testsignal T mit "H"-Pegel vom UND-Schaltkreis G15 erzeugt. Das Testsignal wird an den Schaltsignal-Erzeugungsschaltkreis 20a oder den Schaltsignal- Erzeugungsschaltkreis 20b angelegt.

In Fig. 15 ist ein Ausgangsknoten des UND-Schaltkreises 16 über einen Inverterschaltkreis 17 mit einem externen Anschluß 82 verbunden, der ein Zeilenadreß-Abtastsignal empfängt. Der andere Eingangsanschluß des UND-Schaltkreises G16 ist mit dem Ausgangs­ anschluß O2 des in Fig. 10 gezeigten Erfassungsschaltkreises 20 für höhere Spannung verbunden. Beim in Fig. 15 gezeigten Testsignal- Erzeugungsschaltkreis 40 wird ein Testsignal T mit "H"-Pegel nur dann erzeugt, wenn das Zeilenadreß-Abtastsignal den "L"-Pegel und das vom Erfassungsschaltkreis 20 für höhere Spannung angelegte Steuersignal C0 den "H"-Pegel erreichen. Das Steuersignal C0 entspricht dem Steuersignal der Fig. 10.

Mit Ausnahme davon, daß im Zeitabstimmungs-Erfassungsschaltkreis 30b der Fig. 16 ein UND-Glied 17 geschaffen ist, ist der in Fig. 16 gezeigte Zeitabstimmungs-Erfassungsschaltkreis 30b derselbe wie der Zeitabstimmungs-Erfassungsschaltkreis 30a in Fig. 13. Ein Eingangs­ anschluß des UND-Schaltkreises G17 ist mit einem Ausgangsanschluß des UND-Schaltkreises G15 und der andere Eingangsanschluß des UND-Schaltkreises G17 mit dem Ausgangsanschluß O2 des in Fig. 10 gezeigten Erfassungsschaltkreises 20 für höhere Spannung verbunden.

Beim in Fig. 16 gezeigten Zeitabstimmungs-Erfassungsschaltkreis 30b wird ein Testsignal T mit "H"-Pegel nur dann erzeugt, wenn sich das Spaltenadreß-Abtastsignal und das Schreibsignal zum Zeitpunkt des Abfallens des Zeilenadreß-Abtastsignales auf dem "L"-Pegel befinden und das vom Erfassungsschaltkreis 20 für höhere Spannung angelegte Steuersignal C0 sich auf dem "H"-Pegel befindet.

Bei der oben beschriebenen Ausführung wird ein Eingangsanschluß als externer Anschluß zum Setzen des DRAM in einen Testzustand verwendet. Es kann jedoch auch ein Ein-/Ausgabeanschluß oder ein Ausgabeanschluß verwendet werden.

Bisher wurde die Anwendung von in den Fig. 1-5 gezeigten Signal­ erzeugungsschaltkreisen auf einen Erzeugungsschaltkreis für ein Leseverstärker-Treibersignal eines DRAM beschrieben. Die vorliegende Erfindung kann jedoch auch auf andere Schaltkreise angewendet werden, die eine Einstellung der Zeitabstimmung von zu erzeugenden Signalen erfordern.

Fig. 17 zeigt ein Schaltbild von im wesentlichen der Struktur eines Adreßpuffers 200 und eines X-Dekoders 300 eines in Fig. 20 gezeigten DRAM.

Der Adreßpuffer 200 umfaßt eine Mehrzahl von Pufferschaltkreisen 20. Jeder Pufferschaltkreis 20 wird mit externen Adreßsignalen A0-An über externe Anschlüsse p0-pn beaufschlagt. Jeder Puffer­ schaltkreis 20 ist von einem Steuersignal Φ3 zum Ausgeben von internen Adreßsignalen a0, , . . ., an, abhängig. Der X-Dekoder 300 umfaßt eine Mehrzahl von Dekoderschaltkreisen 30. Jeder Dekoderschaltkreis 30 umfaßt n-FETs Q30-Q3n, Q50, Q51. Interne Adreßsignale werden an die Gates der n-FETs Q30-Q3n angelegt. Der n-FET Q50 hängt von einem Vorladesignal Φp zum Vorladen eines Knotens N9 auf ein vorbestimmtes Potential ab.

Ein Schaltkreis 91 zum Erzeugen eines Wortleitungs-Treibungsignales hängt vom Steuersignal Φ3 zur Erzeugung eines Wortleitungs-Treibungssignales R ab. Der n-FET Q51 in jedem Dekoderschaltkreis 30 überträgt das Wortleitungs-Treibungssignal R an die entsprechende Wortleitung WL, wenn das Potential des Knotens N9 auf dem "H"-Pegel liegt. Ein Schaltkreis 92 zum Erzeugen eines Leserverstärker-Treibersignales R ist vom Wortleitungs-Treibungssignal R abhängig zum Erzeugen eines Leseverstärker-Treibersignales Φs.

Unter Bezugnahme auf das in Fig. 18 gezeigte Zeitdiagramm wird im folgenden der Betrieb der in Fig. 17 dargestellten Schaltkreise beschrieben.

Wenn sich das Vorladesignal Φp auf dem "H"-Pegel befindet, erreicht das Steuersignal Φ3 den "L"-Pegel und der Ausgang des Pufferschaltkreises 20 befindet sich auf dem "L"-Pegel. Der Knoten N9 eines jeden Pufferschaltkreises 30 wird über den Transistor Q50 vorgeladen. Wenn das Vorladesignal Φp den "L"-Pegel erreicht, geht das Steuersignal auf den "H"-Pegel, so daß entsprechend dem Zustand der externen Adreßsignale A0-An der Zustand der vom Pufferschaltkreis 20 ausgegebenen internen Adreßsignale a0, , -an, festgelegt ist. Diese internen Adreßsignale a0, , -an, werden an die Dekoderschaltkreise 30 übertragen.

Wenn zum Beispiel alle externen Adreßsignale A0-An auf dem "L"-Pegel sind, erreichen die internen Adreßsignale a0-an den "L"-Pegel und die internen Adreßsignale - den "H"-Pegel. Damit wird der Knoten N9 aller Dekoderschaltkreise 30 mit Ausnahme des am weitesten oben befindlichen entladen, so daß die Potentiale X2-Xm der Knoten N9 den "L"-Pegel erreichen. Da keines der internen Adreßsignale - an den am weitesten oben befindlichen Dekoderschaltkreis 30 angelegt wird, wird sein Knoten N9 nicht entladen, so daß sein Potential X1 den "H"-Pegel hält. Daher schaltet nur der n-FET Q51 im am weitesten oben befindlichen Dekoderschaltkreis 30 durch und überträgt dadurch das Wortleitungs-Treibungssignal R an die Wortleitung WL. Wenn das Wortleitungs-Treibungssignal R auf den "H"-Pegel ansteigt, werden Daten aus derjenigen Speicherzelle MC auf die Bitleitungen BL ausgelesen, die mit der Wortleitung WL verbunden sind. Die ausgelesenen Daten auf den Bitleitungen BL werden von einem Leseverstärker 510 verstärkt.

Der in den Fig. 1-5 gezeigte Signalerzeugungsschaltkreis kann wie oben beschrieben auf den Erzeugungsschaltkreis 92 für das Leseverstärker- Treibersignal angewendet werden. Falls jedoch das Wortleitungs-Treibungssignal R auf den "H"-Pegel ansteigt, bevor die Entladung des Knotens N9 eines Dekoderschaltkreises 30 beendet ist, steigt das Wortleitungs-Treibungssignal R mit einem durchgeschalteten n-FET Q51 an. Damit steigt das Potential auf einer anderen Wortleitung WL als die durch externe Adreßsignale A0-An ausgewählten Wortleitungen WL auf den "H"-Pegel an. Damit werden andere als die gewählte Speicherzelle gleichzeitig ausgewählt. Dies wird als Mehrfachauswahl bezeichnet. Entsprechend ist es erforderlich, daß das Wortleitungs-Treibungssignal R zu einem Zeitpunkt auf den "H"-Pegel ansteigt, wenn die Entladung des Knotens N9 im Dekoderschaltkreis 30 nahezu beendet ist.

Falls in diesem Fall (Fig. 18) die Zeitspanne td vom Anstiegszeitpunkt des Steuersignales Φ3 bis zum Anstiegszeitpunkt des Wortleitungs- Treibungssignales R länger gemacht wird, tritt das oben beschriebene Problem nicht auf. Es wird jedoch die Zugriffszeitspanne vom Zeitpunkt, zu dem die Adressierung durch die externen Adreßsignale erfolgt, bis zum Zeitpunkt, zu dem die Daten der Speicherzellen ausgelesen werden, länger. Entsprechend wird der Zeitpunkt, zu dem das Wortleitungs-Treibungssignal R auf den "H"-Pegel ansteigt, am besten auf denjenigen Zeitpunkt gesetzt, zu dem die Entladung des Knotens N9 des Dekodierschaltkreises 30 beendet ist.

Falls bei den in Fig. 17 gezeigten Schaltkreisen die Auswahl einer Wortleitung WL durch den X-Dekoder aufgrund fehlerhafter Eigenschaften eines der n-FETs im X-Dekoder 300 verzögert ist, wird eine Wortleitung ausgewählt, die nicht ausgewählt werden sollte. Damit arbeitet der DRAM fehlerhaft.

Die durch den X-Dekoder 300 bewirkte Verzögerung beim Auswählen einer Wortleitung WL hängt von der Eingabereihenfolge interner Adreßsignale und der Auswahl oder Nicht-Auswahl von benachbarten Dekoderschaltkreisen 30 ab, so daß das Problem einer Fehlfunktion des Leseverstärkers 510 wie oben beschrieben auftritt. Entsprechend kann die vorliegende Erfindung auch auf den Schaltkreis 91 zur Erzeugung eines Wortleitungs-Treibungssignales angewendet werden.

Die Fig. 19 zeigt ein Schaltbild von im wesentlichen dem Y-Dekoder 400, dem Ausgangsverstärker 600 und dem Ausgangspuffer des in Fig. 20 gezeigten DRAM.

Der Adreßpuffer 200 ist von einem Steuersignal Φ3′ abhängig zum Erzeugen interner Adreßsignale b0, , -bn, . Der Y-Dekoder 400 umfaßt eine Mehrzahl von Dekoderschaltkreisen 40. Jeder Dekoder­ schaltkreis 40 umfaßt n-FETs Q40-Q4n, die interne Adreßsignale empfangen, einen n-FET Q52, der von einem Steuersignal Φ0 zum Vorladen eines Knotens N10 abhängig ist, und einen n-FET Q53, der das Potential des Knotens N10 empfängt.

Andererseits ist der Schaltkreis 93 zum Erzeugen eines Dekodertreibersignals Φ3′ abhängig vom Steuersignal Φ3′ zum Erzeugen eines Steuersignales Φ4.

Sowohl im Y-Dekoder 400 als auch im X-Dekoder 300 werden die Knoten N10 in den Dekoderschaltkreisen 40 mit Ausnahme der durch interne Adreßsignale ausgewählten entladen, wodurch bewirkt wird, daß nur der n-FET Q53 im ausgewählten Dekoderschaltkreis 40 durchschaltet, so daß das Steuersignal Φ4 an das entsprechende Transfergatter T1 übertragen wird. Als Reaktion auf den Anstieg des Steuersignales Φ4 auf den "H"-Pegel wird das Transfergatter leitend, so daß das Potential auf der entsprechenden Bitleitung BL auf einen Datenein-/-ausgabebus I/O übertragen wird.

Der Schaltkreis 94 zur Erzeugung eines Ausgangsverstärker-Treibersignales ist vom Steuersignal Φ4 zur Erzeugung eines Ausgangsverstärker- Treibersignales Φ5 abhängig. Der Ausgangsverstärker 600 ist vom Anstieg des Ausgangsverstärker-Treibersignales Φ5 abhängig zum Vergleichen der Daten auf dem Datenein-/-ausgabebus I/O mit einer Referenzspannung, um diese zu verstärken. Der Ausgabepuffer 700 gibt die durch den Ausgangsverstärker 600 verstärkten Daten aus.

Auch werden die Daten auf einer Mehrzahl von Bitleitungen BL beim in Fig. 19 gezeigten Schaltkreis auf den Datenein-/-ausgabebus I/O ausgelesen, falls das Steuersignal Φ4 auf den "H"-Pegel ansteigt, bevor der Knoten N10 in den nicht ausgewählten Dekoderschaltkreisen entladen ist. Entsprechend ist es erforderlich, daß das Steuersignal Φ4 angestiegen ist, nachdem die Entladung N10 in den Dekoderschaltkreisen 40 beendet ist.

Falls das Ausgangsverstärker-Treibersignal Φ5 ansteigt, bevor die Daten auf der ausgewählten Bitleitung BL auf den Datenein-/-ausgabebus I/O ausgelesen sind, ist ferner die Potentialdifferenz zwischen dem Potential auf dem Datenein-/-ausgabebus I/O und der Referenzspannung Vs nicht ausreichend. Daher arbeitet der Ausgangsverstärker 600 fehlerhaft.

Entsprechend muß das Ausgangsverstärker-Treibersignal Φ5 angestiegen sein, nachdem das Auslesen von Daten auf den Bitleitungen BL auf den Datenein-/-ausgabebus I/O beendet ist.

Falls die Eigenschaften von einem der n-FETs in den Y-Dekodern 400 fehlerhaft sind, tritt ein derartiges Problem wie beim X-Dekoder 300 auf. Das bedeutet, daß die Auswahl von Dekoderschaltkreisen 40 durch den Y-Dekoder 400 verzögert ist, so daß ein Dekoderschaltkreis 40 ausgewählt wird, der nicht ausgewählt werden sollte, was zu einer Fehlfunktion des Ausgangsverstärkers 600 führt.

Daher kann die vorliegende Erfindung auch auf den Schaltkreis 93 zur Erzeugung des Dekodertreibersignales und den Schaltkreis 94 zur Erzeugung des Ausgangsverstärker-Treibersignales angewendet werden.

Claims (23)

1. Halbleiterspeichereinrichtung, die in Abhängigkeit von einem an einen externen Anschluß (81, 82, 83) angelegten Betriebssignal (, , ) tätig ist und
einen mit dem externen Anschluß (81, 82, 83) verbundenen Schaltkreis (10 . . . 40) zum Ermöglichen des Erfassens eines Defektes in der Halbleiterspeichereinrichtung aufweist; wobei der Schaltkreis (10 . . . 40)
eine mit dem externen Anschluß (81, 82, 83) verbundene Testsignal-Erzeugereinrichtung (20, 30a, 30b) zum Erzeugen eines Testsignales (C, , T) in Abhängigkeit eines an den externen Anschluß (81, 82, 83) angelegten, von dem Zustand der normalen Tätigkeit unterschiedlichen Betriebssignales (, , ) und
eine mit der Testsignal-Erzeugereinrichtung (20, 30a, 30b) verbundene Verzögerungseinrichtung (10a, 10b) zum Verzögern eines ersten Steuersignales (Φ1; Φ3; Φ4; Φ3′) für die Halbleiterspeichereinrichtung um eine gegenüber der Nennverzögerungszeit bei normaler Tätigkeit verkürzten Verzögerungszeit in Abhängigkeit von dem Testsignal (C, , T) und Ausgeben des verzögerten Signales als ein zweites Steuersignal (Φ2; Φ1; Φ5; Φ4) für die Halbleiterspeichereinrichtung aufweist; und die Halbleiterspeichereinrichtung
eine erste Funktionseinrichtung (200; 300; 200; 400) zum Durchführen einer Betriebsoperation der Halbleiterspeichereinrichtung in Abhängigkeit von dem ersten Steuersignal (Φ1; Φ3; Φ4; Φ3′),
eine zweite Funktionseinrichtung (510; 300; 600; 400) zum Durchführen einer Betriebsoperation der Halbleiterspeichereinrichtung in Abhängigkeit von dem zweiten Steuersignal (Φ2;Φ1; Φ5; Φ4) und
eine Auswerteeinrichtung (510; MC, 510; 600; 600) zum Auswerten der durch die zweite Funktionseinrichtung (510; 300; 600; 400) ausgeführte Betriebsoperation aufweist.

2. Halbleiterspeichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Testsignal-Erzeugungseinrichtung (20) das Testsignal (C, ) dann erzeugt, wenn die Spannung des an den externen Anschluß (81) angelegten Signales () verschieden ist von der Spannung bei einer normalen Operation.

3. Halbleiterspeichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Testsignal-Erzeugungseinrichtung (30a, 30b) das Testsignal (T) dann erzeugt, wenn die Zeitabstimmung des an den externen Anschluß (81-83) angelegten Signales (, , ) verschieden ist von der Zeitabstimmung bei einer normalen Operation.

4. Halbleiterspeichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Testsignal-Erzeugungseinrichtung (20, 30b) das Testsignal (T) dann erzeugt, wenn die Spannung des an den externen Anschluß (81) angelegten Signales () verschieden ist von der Spannung bei einer normalen Operation und die Zeitabstimmung des an den externen Anschluß (81-83) angelegten Signales (; , W) verschieden ist von der Zeitabstimmung bei einer normalen Operation.

5. Halbleiterspeichereinrichtung nach Anspruch 2, dadurch gekennzeichnet, daß die Testsignal-Erzeugungseinrichtung eine Erfassungseinrichtung (20) für höhere Spannung zum Erzeugen des Testsignales (C, ) umfaßt, die vom Anlegen einer Spannung an den externen Anschluß (81) abhängig ist, die höher ist als die Spannung eines normalen logischen Pegels.

6. Halbleiterspeichereinrichtung nach Anspruch 3, dadurch gekennzeichnet, daß der externe Anschluß einen ersten und einen zweiten externen Anschluß (81-83) umfaßt, und daß die Testsignal-Erzeugungseinrichtung eine Zeitabstimmungs-Erfassungseinrichtung (30a) zum Erzeugen des Testsignales (T) umfaßt, die davon abhängig ist, ob die Zeitabstimmung des an den ersten externen Anschluß angelegten Signales () und die Zeitabstimmung des an den zweiten externen Anschluß angelegten Signales (, ) verschieden ist von einer normalen Zeitabstimmung.

7. Halbleiterspeichereinrichtung nach Anspruch 4, dadurch gekennzeichnet, daß der externe Anschluß einen ersten und einen zweiten externen Anschluß (81- 83), die Testsignal-Erzeugungseinrichtung eine Erfassungseinrichtung (20) für höhere Spannung zum Erzeugen eines vorbestimmten Signales (C0), die vom Anlegen einer Spannung an den ersten externen Anschluß (81) abhängig ist, die höher ist als die Spannung eines normalen logischen Pegels (), und eine Zeitabstimmungs- Erfassungseinrichtung (30b) zum Erzeugen des Testsignales (T) umfaßt, die davon abhängig ist, ob die Zeitabstimmungen der an den ersten (81) und zweiten (81-83) externen Anschluß angelegten Signale (; , ) verschieden sind von einer normalen Zeitabstimmung.

8. Halbleiterspeichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der externe Anschluß einen ersten und einen zweiten externen Anschluß (81-83) umfaßt, und die Testsignal-Erzeugungseinrichtung eine Erfassungseinrichtung (20) für höhere Spannung zum Erzeugen eines vorbestimmten Signales (C0) umfaßt, die vom Anlegen einer Spannung an den ersten externen Anschluß (81) abhängig ist, die höher ist als die Spannung eines normalen logischen Pegels ), und eine Logikeinrichtung (40) zum Erzeugen des Testsignales (T) umfaßt, die abhängig ist vom Anlegen eines Signales mit einem vorbestimmten logischen Pegel an den zweiten (82) externen Anschluß und vom Anlegen des vorbestimmten Signales (C0) von der Erfassungseinrichtung (20) für höhere Spannung.

9. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 8, gekennzeichnet durch eine Schaltsignal-Erzeugungseinrichtung (20a), die von einem vorbestimmten Adreßsignal (A0) abhängig ist, zum Anlegen des Testsignales (C, ) von der Testsignal-Erzeugungseinrichtung (20, 30a, 30b) an die Verzögerungseinrichtung (10a, 10b).

10. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 8, gekennzeichnet durch eine Schaltsignal-Erzeugungseinrichtung (20b), die von einem vorbestimmten Adreßsignal (A0, A1) und vom Testsignal (T) von der Testsignal-Erzeugungseinrichtung (20, 30a, 30b) abhängig ist, zum Erzeugen einer Mehrzahl von Schaltsignalen (C, D), wobei die Verzögerungseinrichtung (10b) das erste Signal (Φ₁) in einer Mehrzahl von Stufen auf der Basis der Schaltsignale (C, D) verzögert.

11. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, daß die Verzögerungseinrichtung (10a) eine Invertierungseinrichtung (11, 12) mit Eingangs- und Ausgangsanschlüssen, eine Kondensatoreinrichtung (C1) und eine Schalteinrichtung (Q65) umfaßt, die zwischen den Ein- oder Ausgangsanschluß der Invertierungseinrichtung (11, 12) und die Kondensatoreinrichtung (C1) geschaltet ist und in Abhängigkeit vom Testsignal (C) nicht-leitend gemacht wird.

12. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, daß die Verzögerungseinrichtung (10a) eine erste Invertierungseinrichtung (11, 12), eine parallel zur ersten Invertierungseinrichtung (11, 12) gebildete zweite Invertierungseinrichtung (Q66, Q69), und eine Schalteinrichtung (Q67, Q68) zum Abschalten der zweiten Invertierungseinrichtung (Q66, Q69) in Abhängigkeit, vom Testsignal (C, ) aufweist.

13. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, daß die Verzögerungseinrichtung (10a) einen ersten das erste Signal empfangenden Eingangsanschluß (I1), einen Ausgangsanschluß (O1), erste und zweite Transfergatter (TG1, TG2), die parallel zwischen den Eingangsanschluß (I1) und den Ausgangsanschluß (O1) geschaltet sind, und Verzögerungsschaltkreise (11, 12) umfaßt, die zwischen das erste Transfergatter (TG1) und den Ein- oder Ausgangsanschluß (I1, O1) geschaltet sind, wobei das zweite Transfergatter (TG2) in Abhängigkeit vom Testsignal leitend gemacht wird.

14. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, daß die Verzögerungseinrichtung (10b) eine Invertierungseinrichtung (11, 12) mit einem Eingangs- und einem Ausgangsanschluß, eine Mehrzahl von Kondensatoreinrichtungen (C1, C2), und eine Schalteinrichtung (Q65, Q74) umfaßt, die eine der Kondensatoreinrichtungen (C1, C2) mit einem internen Anschluß oder einem Ausgangsanschluß der Invertierungseinrichtung (11, 12) auf der Basis der Schaltsignale (C, D) von der Schaltsignal-Erzeugungseinrichtung (20b) verbindet.

15. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 14, gekennzeichnet durch ein Speicherzellenfeld (100) mit einer Mehrzahl von Bitleitungspaaren (BL, ), einer Mehrzahl von Wortleitungen (WL), die die Bitleitungspaare (BL, ) kreuzen, und einer Mehrzahl von Speicherzellen (MC), die an Kreuzungspunkten zwischen den Bitleitungspaaren (BL, ) und den Wortleitungen (WL) gebildet sind, eine Mehrzahl von Leseverstärkern (510), die eine Potentialdifferenz auf den Bitleitungspaaren (BL, ) verstärken, einen Adreßpuffer (200), der ein Adreßsignal (A0-An) von außen empfängt, einem Ein-/Ausgangsleitungspaar (I/O, ), einem X-Dekoder (300), der eine Adresse (a0-) vom Adreßpuffer (200) empfängt und eine der Mehrzahl von Wortleitungen (WL) auswählt, einem Y-Dekoder (400), der ein Adreßsignal (b0-) vom Adreßpuffer (200) empfängt, ein Bitleitungs­ paar (BL, ) auswählt und das ausgewählte Bitleitungspaar (BL, ) mit dem Ein-/Ausgangsleitungspaar (I/O, ) verbindet, einen Ausgangsverstärker (600), der das Signal auf dem Ein-/Ausgangsleitungspaar (I/O, ) verstärkt, einen Erzeugungsschaltkreis (91) für ein Wortleitungs-Treibersignal (R), der von einem vorbestimmten Steuersignal (Φ3) abhängig ist, zum Anlegen des Wortleitungs-Treibersignales (R) an den X-Dekoder (300), einen Erzeugerschaltkreis (92) für ein Leseverstärker-Treiber (Φ5), der vom Wortleitungs- Treibersignal (R) abhängig ist, zum Anlegen des Leseverstärker- Treibersignales (Φ5) an die Mehrzahl von Leseverstärkern (510), einen Erzeugerschaltkreis (93) für ein Dekodertreibersignal (Φ4), der von einem vorbestimmten Signal (Φ3) abhängig ist, zum Anlegen des Dekodertreibersignales (Φ4) an den Y-Dekoder (400), und einen Erzeuger­ schaltkreis (94) für ein Ausgangsverstärker-Treibungssignal (Φ5), der vom Dekodertreibersignal (Φ4) abhängig ist, zum Anlegen des Ausgangsverstärker- Treibersignales (Φ5) an den Ausgangsverstärker (600).

16. Halbleiterspeichereinrichtung nach Anspruch 15, dadurch gekennzeichnet, daß die erste Funktionseinrichtung der X-Dekoder (300) ist, die Verzögerungseinrichtung (10a, 10b) der Erzeugerschaltkreis (92) des Leseverstärker-Treibersignales (Φ5) ist, und die zweite Funktionseinrichtung und die Auswerteeinrichtung aus der Mehrzahl von Leseverstärkern (510) bestehen.

17. Halbleiterspeichereinrichtung nach Anspruch 15, dadurch gekennzeichnet, daß die erste Funktionseinrichtung der Adreßpuffer (200) ist, die Verzögerungseinrichtung der Erzeugerschaltkreis (91) des Wortleitungs-Treibersignales (R) ist, die zweite Funktionseinrichtung der X-Dekoder (300) ist, und die Auswerteeinrichtung aus der Mehrzahl von Speicherzellen (MC) und der Mehrzahl von Leseverstärkern (510) besteht.

18. Halbleiterspeichereinrichtung nach Anspruch 15, dadurch gekennzeichnet, daß die erste Funktionseinrichtung der Y-Dekoder (400) ist, die Verzögerungseinrichtung der Erzeugerschaltkreis (94) des Ausgangsverstärker-Treibersignales (Φ5) ist, und die zweite Funktionseinrichtung und die Auswerteeinrichtung aus dem Ausgangsverstärker (600) bestehen.

19. Halbleiterspeichereinrichtung nach Anspruch 15, dadurch gekennzeichnet, daß die erste Funktionseinrichtung der Adreßpuffer (200) ist, die Verzögerungseinrichtung der Erzeugerschaltkreis (93) für das Dekodertreibersignal (Φ4) ist, die zweite Funktionseinrichtung der Y-Dekoder (400) ist, und die Auswerteeinrichtung aus der Mehrzahl von Speicherzellen (MC) und dem Ausgangsverstärker (600) besteht.

20. Verfahren zum Betreiben eines Schaltkreises zum Erfassen eines Defektes in einer Halbleiterspeichereinrichtung, mit den Schritten:
Empfangen eines an einen externen Anschluß (81, 82, 83) angelegten Betriebssignales (, , ) und Erzeugen eines Testsignales (C, , T) für den Fall, daß das Betriebssignal (, , ) von der normalen Tätigkeit abweicht;
Steuern einer ersten Funktionseinrichtung (200; 300; 200; 400) durch ein erstes Steuersignal (Φ1; Φ3; Φ4; Φ3′) zum Durchführen einer Betriebsoperation der Halbleiterspeichereinrichtung;
Verzögern des ersten Steuersignales (Φ1; Φ3; Φ4; Φ3′) zu einem zweiten Steuersignal (Φ2; Φ1; Φ5; Φ4) um eine gegen eine Nennverzögerungszeit (D1), bei der das erste Steuersignal (Φ1; Φ3; Φ4; Φ3′) bei der ersten Funktionseinrichtung (200; 300; 200; 400) einen normalen Betrieb sicherstellt, in Abhängigkeit von dem Testsignal (C, , T) verkürzte Verzögerungszeit (D4), bei der ein fehlerhafter Betrieb der ersten Funktionseinrichtung (200; 300; 200; 400) noch nicht beendet ist;
Steuern einer zweiten Funktionseinrichtung (510; 300; 600; 400) durch das verzögerte zweite Steuersignal (Φ2; Φ1; Φ5; Φ4) zum Durchführen einer Betriebsoperation der Halbleiterspeichereinrichtung; und
Auswerten der durch die zweite Funktionseinrichtung (510; 300; 600; 400) ausgeführten Betriebsoperation.

21. Verfahren nach Anspruch 20, dadurch gekennzeichnet, daß die Dauer der verkürzten Verzögerungszeit (D4) etwa die Hälfte der Dauer der Nennverzögerungszeit (D1) beträgt.

22. Verfahren nach Anspruch 20 oder 21, dadurch gekennzeichnet, daß das von der normalen Tätigkeit abweichende Betriebssignal eine über der Versorgungsspannung des Schaltkreises liegende Spannung enthält, die an den externen Anschluß angelegt wird.

23. Verfahren nach einem der Ansprüche 20 bis 22, dadurch gekennzeichnet, daß das von der normalen Tätigkeit abweichende Betriebssignal eine abnorme Signalsequenz enthält.