DE4002664A1 - Halbleitereinrichtung mit einer testfunktion und testverfahren hierfuer - Google Patents

Description

Die vorliegende Erfindung bezieht sich allgemein auf Halbleiterspeichereinrichtungen und ein Testverfahren für diese, und insbesondere auf eine Halbleiterspeichereinrichtung, die auf einfache Weise getestet werden kann und ein Testverfahren für diese.

Mit dem Fortschritt der Herstellungstechniken von integrierten Halbleiterschaltkreisen und der Abnehmerforderung nach verminderten Preisen, wurde der Integrationsgrad von Halbleiterspeichereinrichtungen um etwa den Faktor vier in drei Jahren erhöht und mittlerweile wurde ein dynamischer Speicher mit wahlfreiem Zugriff (im weiteren als DRAM bezeichnet) mit einer Kapazität von 4 Mbit zur praktischen Verwendung eingeführt.

Bei einem solchen DRAM wird nun die Testzeit betrachtet, falls z. B. der folgende Test durchgeführt wird. Zuerst wird das Datum "0" in alle Speicherzellen geschrieben und das Datum "0" aus allen Speicherzellen ausgelesen. Dann wird dasselbe mit dem Datum "1" mit einer Zykluszeit von 10 µsec durchgeführt. Diese Zykluszeit entspricht einer maximalen Pulsbreite eines Zeilenadreß-Abtastsignales . Die Testzeit T 1 in diesem Fall wird durch die folgende Gleichung (1) ausgedrückt.

T 1 = 4×4×10⁶×10⁶×10 µsec = 160 sec (1)

In dieser Gleichung entspricht die erste "4" einem Schreiben von "0", einem Lesen von "0", einem Schreiben von "1" und einem Lesen von "1". Ferner bedeutet das nächste Glied "4×10⁶" die Speicherkapazität und "10 µsec" die Zykluszeit.

Bei einem normalen DRAM muß der obige Test unter vier Bedingungen durchgeführt werden, nämlich beim Maximalwert 5,5 V des Versorgungs­ spannungsbereiches, beim Minimalwert 4,5 V desselben, bei einer hohen Temperatur von 70°C im Temperaturarbeitsbereich und bei einer niedrigen Temperatur 0°C in demselben. In diesem Fall wird die Testzeit T 2 durch die folgende Gleichung (2) ausgedrückt.

T 2 = 160 sec × 4 = 640 sec (2)

Der oben angegebene Wert ist als Testzeit für einen integrierten Schaltkreis extrem lang und führt daher zu einer verminderten Produktivität und einem erhöhten Preis.

In der Praxis gibt es ferner einige Fälle, in denen defekte Bereiche mit den oben genannten Tests nicht erfaßt werden können. Es ist daher erforderlich, einen Test durchzuführen, der z. B. Zeitabstimmbedingungen der Eingangssignale, Adressierungsreihenfolge der Adreßsignale, in Speicherzellen geschriebene Datenmuster u. ä. in Kombination umfaßt. In einem solchen Fall wird die Testzeit extrem lang. Die primäre Aufgabe der vorliegenden Erfindung ist daher, die Testzeit einer Halbleiterspeichereinrichtung mit hoher Kapazität zu vermindern.

Zuerst wird ein Beispiel eines allgemeinen DRAMs beschrieben. Fig. 20 stellt ein Blockdiagramm dar, das die gesamte Struktur eines herkömmlichen DRAMs zeigt, auf den auch die Erfindung angewendet wird. In Fig. 20 ist der Lesebereich, nicht jedoch der Schreibbereich, angegeben.

In Fig. 20 ist in einem Speicherzellenfeld 100 eine Mehrzahl von Speicherzellen zum Speichern von Information in Zeilen und Spalten angeordnet. Ein Adreßpuffer 200 empfängt externe Adreßsignale A 0-An, die von außen an externe Anschlüsse p _O-A _n angelegt werden, und erzeugt interne Adreßsignale. Ein X-Decoder 300 dekodiert das interne Adreßsignal aus dem Adreßpuffer 200 und wählt eine entsprechende Zeile im Speicherzellenfeld 100 aus. Ein Y-Dekoder 400 dekodiert das interne Adreßsignal vom Adreßpuffer 200 und wählt eine entsprechende Spalte im Speicherzellenfeld 100 aus. Ein Leseverstärker und I/O-Block 500 erfaßt und verstärkt die aus Speicherzellen einer ausgewählten einzelnen Zeile im Speicherzellenfeld 100 ausgelesene Information und überträgt die vom Y-Dekoder 400 aus den Informationen ausgewählte Information an einen Ausgangsverstärker 600. Der Ausgangsverstärker 600 verstärkt die vom Leseverstärker und I/O-Block 500 übertragene Information und gibt diese an einen Aus­ gangspuffer 700 aus. Der Ausgangspuffer 700 gibt die vom Ausgangs­ verstärker 600 abgegebene Information als Ausgabedaten Dout nach außen ab.

Eine Steuersignal-Erzeugungseinrichtung 800 empfängt ein Spalten­ adreß-Abtastsignal , ein Zeilenadreß-Abtastsignal und ein Schreibsignal , die an externe Anschlüsse 81-83 angelegt sind, und erzeugt verschiedene Steuersignale, um die Zeitabstimmung jedes Bereiches zu steuern.

Die Fig. 21 stellt ein Diagramm der Struktur eines in Fig. 20 gezeigten Speicherzellenfeldes 100 dar.

In Fig. 21 umfaßt eine Mehrzahl von Bitleitungspaaren BL und gefaltete Bitleitungen. Eine Mehrzahl von Wortleitungen WL ist derart angeordnet, daß diese sich mit der Mehrzahl der Bitleitungspaare BL und kreuzen. Beim Kreuzungspunkt jeder Bitleitung mit jeder ersten Wortleitung WL und an jedem Kreuzungspunkt jeder Bitleitung mit jeder zweiten Wortleitung WL ist eine Speicherzelle MC gebildet. Vorlade-/Ausgleichsschaltkreise 110 sind mit jedem Bit­ leitungspaar BL und verbunden. Jeder Vorlade-/Ausgleichsschaltkreis 110 gleicht das Potential auf einem entsprechenden Bitleitungspaar BL und aus und lädt das Bitleitungspaar BL und auf ein vorbestimmtes Potential V _B auf. Ferner sind Leseverstärker 510 mit jedem Bitleitungspaar BL und verbunden. Jeder Leseverstärker 510 wird in Abhängigkeit von einem ersten und einem zweiten Leseverstärker- Aktivierungssignal R A bzw. R B, die über eine erste und eine zweite Signalleitung L 1, L 2 angelegt werden, aktiviert, erfaßt eine Potentialdifferenz auf entsprechenden Bitleitungspaaren BL und und führt eine differentielle Verstärkung durch. Jedes der Mehrzahl von Bitleitungspaaren BL, BL ist mit Datenein-/ausgabebussen I/O und über Transfergatter T 1 und T 2 verbunden. Es wird ein Dekodiersignal an jedes der Transfergatter T 1, T 2 vom Y-Dekoder 400 angelegt. Als Reaktion auf ein Dekodiersignal vom Y-Dekoder 400 schaltet selektiv ein Paar der Transfergatter T 1, T 2 durch, so daß das entsprechende Bitleitungspaar BL, mit dem Datenein-/Datenausgabebussen I/O und verbunden wird.

Fig. 22 ist ein Schaltbild, das im Detail einen entsprechenden Bereich eines in Fig. 21 gezeigten Bitleitungspaares BL, darstellt.

In Fig. 22 sind eine einzelne Wortleitung WL und eine an einem Kreuzungspunkt zwischen der Wortleitung WL und einer Bitleitung BL gebildeten Speicherzelle MC dargestellt. Die Speicherzelle MC umfaßt einen n-Kanal-Feldeffekttransistor (im weiteren als n-FET bezeichnet) mit isoliertem Gate als Auswahltransistor Qs und eine Speicherkapazität Cs zum Speichern der Information. Eine Elektrode des Speicher­ kondensators Cs ist mit der Bitleitung BL über einen Speicheranschluß Ns und den Auswahltransistor Qs und die andere Elektrode mit einer Masseleitung verbunden. Die Gateelektrode des Auswahltransistors Qs ist mit der Wortleitung WL verbunden. Das Bitleitungspaar BL und ist mit einer Spannungsversorgungsleitung L 3 über n-FETs Q 1 und Q 2 verbunden. Eine konstante Spannung V _B, die etwa halb so groß wie die Versorgungsspannung Vcc ist, ist an die Spannungsversorgungsleitung L 3 angelegt. Wenn ein logisches oder Vorladesignal R p mit "H"-Pegel an die Gates der n-FETs Q 1 und Q 2 über eine Signalleitung L 4 angelegt wird, wird das Bitleitungspaar BL und auf das Potential V _B vorgeladen. Ferner ist ein n-FET Q 3 zwischen die Bitleitungen BL und geschaltet. Zu Beginn des Wartezustandes (Stand-by), wenn ein Ausgleichssignal R e mit "H"-Pegel an das Gate des n-FETs Q 3 über eine Signalleitung Q 5 angelegt ist, wird das Potential auf dem Bit­ leitungspaar BL, ausgeglichen.

Andererseits umfaßt der Leseverstärker 510 p-Kanal Feldeffekttransistoren mit isoliertem Gate (im weiteren als p-FET bezeichnet) Q 4 und Q 5 und n-FETs Q 6 und Q 7. Der p-FET Q 4 ist zwischen die erste Signalleitung L 1, die ein Leseverstärker-Aktivierungssignal R A empfängt, und die Bitleitung BL, und der p-FET Q 5 zwischen die erste Signalleitung L 1 und die Bitleitung geschaltet. Ferner ist der n-FET Q 6 zwischen die Bitleitung BL und die zweite Signalleitung L 2, die ein Leseverstärker-Aktivierungssignal R B empfängt, und der n-FET Q 7 zwischen die Bitleitung und die zweite Signalleitung L 2 geschaltet. Die Gates des p-FET Q 4 und des n-FET Q 6 sind mit der Bitleitung und die Gates des p-FET Q 5 und des n-FET Q 7 mit der Bitleitung BL verbunden. Zwischen den Bitleitungen BL; und der Masseleitung existieren parasitäre Kapazitäten C 1 bzw. C 2. Die erste Signalleitung L 1 ist mit einem Anschluß zum Empfangen eines Spannungsversorgungspotentials Vcc über einen p-FET Q 8 und die zweite Signalleitung L 2 mit einer Masseleitung über einen n-FET Q 9 verbunden. Ein Leseverstärker-Treibersignal zum Steuern der Zeitabstimmungsoperation des Leseverstärkers wird an das Gate des p-FET Q 8 und ein Leseverstärker-Treibersignal R s zur Steuerung der Zeitabstimmungsoperation des Leseverstärkers an das Gate- des n-FET Q 9 angelegt.

Das Potential V _B wird gewöhnlich auf dem Wert ½ Vcc gehalten. V _TP ist die Schwellenspannung der p-FETs Q 4 und Q 5 und V _TN die Schwellenspannung der n-FETs Q 6 und Q 7.

Unter Bezugnahme auf das in Fig. 23 gezeigte Zeitdiagramm wird nun eine Operation des in den Fig. 20 bis 22 gezeigten DRAMs beschrieben. In Fig. 23 wird angenommen, daß die Information einer logischen "1" in der Speicherzelle MC gespeichert und die in der Speicherzelle MC gespeicherte Information einer logischen "1" ausgelesen wird.

Während der Zeitspanne von t 0 bis t 1 schalten die n-FETs Q 1-Q 3 durch. Damit wird das Bitleitungspaar BL und mit der Spannungsversorgungsleitung L 3 verbunden, so daß deren Potential auf dem Wert V _B (= Vcc/2) gehalten wird und das Potential zwischen den Bitleitungen BL und ausgeglichen ist. Zu diesem Zeitpunkt sind die Potentiale auf der ersten und zweiten Signalleitung L 1, L 2 zur Aktivierung des Leseverstärkers 510 auf dem Wert Vcc/2 + |V _TP | bzw. Vcc/2 - V _TN gehalten.

Zum Zeitpunkt t 2 erreichen das Vorladesignal R p und das Ausgleichssignal R e den "L"-Pegel, wodurch die n-FETs Q 1 und Q 2 durchschalten. Zum Zeitpunkt t 3, wenn das Wortleitungs-Treibungssignal R ansteigt und an die ausgewählte Wortleitung WL angelegt wird, schaltet der Auswahltransistor Qs durch und eine im Speicheranschluß Ns gespeicherte Ladung fließt auf die Bitleitung BL. Als Folge davon steigt das Potential auf der Bitleitung BL ein wenig (Δ V) an. Der Betrag der Spannungsänderung (Δ V) wird durch die Kapazität des Speicher­ kondensators Cs, die parasitäre Kapazität C 1 der Bitleitung BL und die Speicherspannung des Speicheranschlusses Ns durch kapazitive Spannungsteilung bestimmt und beträgt im allgemeinen etwa 100-200 mV.

Zum Zeitpunkt t 4 steigt nun das Leseverstärker-Treibersignal R s an und das Leseverstärker-Treibersignal fällt. Damit schalten der p-FET Q 8 und der n-FET Q 9 durch, so daß das Potential der ersten Signalleitung L 1 zu steigen und das Potential der zweiten Signalleitung L 2 zu fallen beginnt. Aufgrund dem Ansteigen oder Fallen des Potentials auf der ersten und zweiten Signalleitung L 1, L 2 beginnt der Flip-Flop-Schaltkreis aus den p-FETs Q 4 und Q 5 und den n-FETs Q 6 und Q 7 eine Leseverstärkeroperation. Damit wird die kleine Potentialdifferenz Δ V zwischen den Bitleitungen BL und verstärkt. Der Anstieg des Potentials auf der Bitleitung BL um Δ V schaltet den n-FET Q 7 durch. Damit wird die in der parasitären Kapazität C 2 der Bitleitung gespeicherte Ladung über den n-FET Q 7, die zweite Signalleitung L 2 und den n-FET Q 9 entladen, so daß das Potential der Bitleitung ungefähr 0 V zum Zeitpunkt t 5 wird.

Andererseits bewirkt der Abfall des Potentials auf der Bitleitung ein Durchschalten des p-FET Q 4. Damit steigt das Potential auf der Bitleitung BL auf den Vcc-Pegel. Daher erreicht das Potential am Speicheranschluß Ns erneut den hohen Pegel (Vcc - V _TN), so daß der logische Pegel des Speicheranschlusses Ns reproduziert ist.

Das Vorhergehende ist eine Folge von Operationen des Lesens von Information aus der Speicherzelle MC, Verstärkens und Reproduzierens der Information. Wenn die Folge der Operationen beendet ist, tritt der DRAM zur Vorbereitung für die nächste Operation in einen Wartezustand (Stand-by) ein.

Zum Zeitpunkt t 8, wenn das Potential auf der Wortleitung WL aufgrund des Abfalls des Wortleitungs-Treibungssignales R sinkt, sperrt der Auswahltransistor Qs. Damit tritt die Speicherzelle in einen Standby-Zustand ein.

Zum Zeitpunkt t 10 beginnen die Leseverstärker-Treibungssignale R s und zu fallen bzw. zu steigen und erreichen zum Zeitpunkt t 11 den "L"- bzw. "H"-Pegel. Damit sperren der p-FET Q 8 und der n-FET Q 9. Ferner beginnt zum Zeitpunkt t 12 das Ausgleichssignal R e zu steigen und bewirkt damit, daß der n-FET Q 3 durchschaltet, so daß die Bitleitungen BL und 1 miteinander gekoppelt werden. Damit fließt Ladung von der Bitleitung BL mit hohem Potentialpegel zur Bitleitung mit niedrigem Potentialpegel und zum ungefähren Zeitpunkt t 13 erreichen beide Bitleitungen BL und dasselbe Potential V _B (= Vcc/2). Zur selben Zeit tritt ein Ladungsfluß zwischen der ersten und zweiten Signalleitung L 1 und L 2 in einem Zustand hoher Impedanz und den Bitleitungen BL und auf. Damit erreichen die Potentialpegel der ersten und zweiten Signalleitung L 1, L 2 den Wert Vcc/2 + |V _TP | bzw. Vcc/2 - |V _TN |.

Zum Zeitpunkt t 14 beginnt das Vorladesignal R p zu steigen. Damit schalteten die n-FETs Q 1 und Q 2 durch und das Bitleitungspaar BL, wird an die Spannungsversorgungsleitung L 3 gekoppelt. Als Folge davon wird der Potentialpegel auf dem Bitleitungspaar BL, stabilisiert und der DRAM wartet auf die nächste Leseoperation.

Fig. 24 stellt ein Schaltbild dar, das einen Taktsignal-Erzeugungsschaltkreis zur Erzeugung eines Leseverstärker-Treibersignales R s in Abhängigkeit von einem Wortleitungs-Treibungssignal R zeigt. Das Wortleitungs-Treibungssignal R ist ein Signal zum Anheben des Potentials der vom X-Dekoder ausgewählten Wortleitung.

Der Taktsignal-Erzeugungsschaltkreis umfaßt eine Mehrzahl von Inver­ terschaltkreisen 12-1 bis 12- n. Die Mehrzahl der Inverterschaltkreise 12-1 bis 12- n ist in Reihe zwischen einem Eingangsanschluß I 1 und einem Ausgangsanschluß O 1 geschaltet. Jeder der Inverterschaltkreise 12-1 bis 12- n umfaßt einen p-FET Q 11, die über einen Verbindungknoten N 1 in Reihe zwischen einem Spannungsversorgungsanschluß v 1 und einer Masseleitung geschaltet sind.

Wenn das Wortleitungs-Treibungssignal R an den Eingangsanschluß I 1 angelegt ist, wird das Signal von den Invertern 12-1 bis 12- n sequentiell invertiert und vom Ausgangsanschluß O 1 als Leseverstärker-Treibungssignal R s ausgegeben. Die Zeitdifferenz zwischen dem Wortleitungs-Treibungssignal R und dem Leseverstärker-Treiber­ signal R s wird durch die Summe der Signalausbreitungs-Verzögerungszeit (im weiteren als Verzögerungszeit bezeichnet) in jedem der Inverterschaltkreise 12-1 bis 12- n bestimmt. Entsprechend der erforderlichen Zeitdifferenz zwischen dem Wortleitungs-Treibungssignal R und dem Leseverstärker-Treibersignal R s wird die Anzahl der Inverterschaltkreise und die Verzögerungszeit eines jeden Inverterschaltkreises ausgewählt. Die Änderung der Verzögerungszeit erfolgt z. B. durch Modifikation der FET-Übertragungsleitfähigkeit (gm) durch Änderung der Gatebreite der Transistoren Q 10 und Q 11.

Fig. 25 zeigt ein Signaldiagramm, das die Zeitabstimmung des Wort­ leitungs-Treibungssignales R und des Leseverstärker-Treibersignales R s und die Potentialänderung der Bitleitung BL und der zweiten Signalleitung L 2 darstellt.

Nun wird angenommen, daß das Datum "0" aus der Speicherzelle MC in Fig. 22 ausgelesen werden soll. Zum Zeitpunkt t 0 in Fig. 22, wenn das Wortleitungs-Treibungssignal R auf den "H"-Pegel ansteigt, erreicht das Potential der ausgewählten Wortleitung WL den "H"-Pegel. Wenn das Wortleitungs-Treibungssignal R die Schwellenspannung V _TN des n-FET erreicht, wird der Auswahltransistor Qs in der Speicherzelle MC leitend und das in der Speicherzelle MC gespeicherte Datum wird ausgelesen. Da angenommen wurde, daß die Speicherzelle MC das Datum "0" speichert, beträgt das Potential am Speicheranschluß Ns in der Speicherzelle MC 0 V. Damit fließt Ladung von der auf den ½ Vcc-Pegel gesetzten Bitleitung BL durch die Leitfähigkeit des Auswahltransistors Qs zum Speicheranschluß Ns. Als Folge davon vermindert sich das Potential auf der Bitleitung BL. Die Verminderungsrate des Potentials auf der Bitleitung BL wird durch die Leitfähigkeit des Auswahltransistors und der Kapazität des Speicher­ kondensators Cs bestimmt, die ziemlich klein ist.

Wenn die Operation des Leseverstärkers 510 zu demjenigen Zeitpunkt beginnt, wenn das Potential auf der Bitleitung BL so tief wie möglich sinkt, wird dessen Operation stabiler. Falls jedoch der Start zu spät erfolgt, wird die Betriebsgeschwindigkeit des DRAM geringer. Daher wird zu einem günstigen Zeitpunkt t 1, der etwa 20 ns nach dem Zeitpunkt t 0 liegt, das Leseverstärker-Treibungssignal R s angelegt. Zum Zeitpunkt t 1, wenn das Leseverstärker-Treibungssignal R s den Wert der Schwellenspannung V _TN erreicht, beginnt der n-FET Q 9 (Fig. 22) leitend zu werden und das Potential auf der zweiten Signalleitung L 2 beginnt zu sinken. Damit wird eine Operation des Leseverstärkers 510 gestartet und das Potential auf der Bitleitung BL sinkt, da das Potential der zweiten Signalleitung abfällt. Damit wird das Signal auf der Bitleitung BL verstärkt.

Wie oben beschrieben, wird eine kurze Verzögerungszeit zwischen t 0 und t 1 bevorzugt, um die Operationsgeschwindigkeit des DRAM zu erhöhen. Der Hauptfaktor zur Festlegung der Verzögerungszeit ist die zwischen den Bitleitungen BL und existierende elektrische Ungleichheit. Die elektrische Ungleichheit wird z. B. durch eine Differenz der Schwellenspannungen zwischen den in Fig. 22 gezeigten n-FETs Q 6 und Q 7, einer Differenz der von benachbarten Schaltkreisen an die Bitleitungen BL und angelegten Rauschspannungen u. ä. verursacht. Falls eine Operation des Leseverstärkers zu einem Zeitpunkt beginnt, wenn die Lesespannung der Speicherzelle die Summe der durch eine Spannung dargestellten Ungleichheitswerte übersteigt, wird eine genaue Verstärkungsoperation durchgeführt.

Da es schwierig ist, präzise einen derartigen Grenzzeitpunkt zu ermitteln, zu dem der Leseverstärker fehlerfrei arbeitet, muß der Zeitpunkt in der Praxis experimentell ermittelt werden. Ein solches Zeitlimit, zu dem der Leseverstärker fehlerfrei arbeitet, streut in Abhängigkeit von Bedingungen, wie Zugriffsreihenfolge und Kombinationen der Daten "1" und "0". Da es im allgemeinen schwierig ist, Grenzwerte unter allen Bedingungen durch ein Experiment zu ermitteln, wird der Zeitpunkt t 1 in der Praxis auf einen späteren Zeitpunkt gesetzt, als ein experimentell ermitteltes Zeitlimit.

Fig. 26 stellt ein vergrößertes Diagramm der Fig. 25 zum besseren Verständnis der oben gegebenen Beschreibung dar. Das Wellendiagramm des Potentials der zweiten Signalleitung L 2 ist jedoch nicht dargestellt.

In Fig. 26 stellen die Zeiten t 20-t 22 Zeitlimite für eine Operation eines Leseverstärkers dar, die unter verschiedenen Bedingungen erhalten worden sind. Der Zeitpunkt t 21 ist das Zeitlimit, das unter den einfachsten Bedingungen, und t 22 das Limit, das unter den schärfsten Bedingungen erhalten worden ist. Diese Zeitlimite basieren jedoch nur auf Annahmen und nur eine gewisse Zeit zwischen den Zeitpunkten t 21 und t 22 kann experimentell erhalten werden. In Fig. 26 ist der Zeitpunkt t 20 das typische Zeitlimit. Auf diese Weise besitzt der Zeitpunkt t 2 in der Praxis einen Wertebereich. Die oben gegebene Beschreibung erfolgte unter der Annahme, daß die Eigenschaften der Mehrzahl von Speicherzellen gleich sind.

Bei einem DRAM mit einer Zahl von Speicherzellen wie einem 4 MBit-Speicher wird die Schwellenspannung des Auswahltransistors in einer Speicherzelle aufgrund von Defekten durch Staub oder ähnlichem beim Herstellungsprozeß andererseits manchmal extrem hoch. In diesem Fall sinkt die Leitfähigkeit des Auswahltransistors, so daß das Potential auf der Bitleitung langsam sinkt. Damit wird das Zeitlimit, bei dem der Leseverstärker funktioniert, lang.

Die Zeiten t 30-t 32 zeigen derartige Zeitlimite, da der Leseverstärker bei der Anwesenheit einer defekten Speicherzelle nicht fehlerfrei arbeitet. Das Problem ist, daß der Zeitpunkt t 1 etwas vor dem Zeitlimit t 32 liegt, das unter den schärfsten Bedingungen erhalten wurde, wenn der Leseverstärker eine Verstärkungsoperation durchführt. Abhängig von den Bedingungen der in den benachbarten Speicherzellen gespeicherten Daten o. ä., arbeitet ein DRAM in diesem Fall normal oder nicht. Die ungünstigste Bedingung wird normalerweise durch eine Kombination verschiedener Bedingungen bewirkt und es ist für den Hersteller sehr schwierig, diese innerhalb einer begrenzten Zeitspanne zu erfassen.

Damit wird ein DRAM mit einer derartig defekten Speicherzelle vom Benutzer verwendet. Wenn dieser in der Praxis unter bestimmten Bedingungen verwendet wird, existiert das Problem einer fehlerhaften Operation des DRAMs.

Aufgabe der Erfindung ist es, einfach prüfen zu können, ob defekte Bereiche in einer Halbleiterspeichereinrichtung existieren oder nicht. Ferner soll die Testzeit einer Halbleiterspeichereinrichtung hoher Kapazität vermindert werden. Weiterhin soll ein Testverfahren geschaffen werden, das einfach erfassen kann, ob in einer Halbleiterspeichereinrichtung defekte Bereiche existieren oder nicht. Ferner soll ein Testverfahren geschaffen werden, bei dem eine Halbleiterspeichereinrichtung mit hoher Kapazität innerhalb kurzer Zeit getestet werden kann.

Die erfindungsgemäße Halbleitereinrichtung betrifft eine Halbleiterspeichereinrichtung mit externen Anschlüssen, die in Abhängigkeit von an die externen Anschlüsse angelegten Signalen arbeitet und eine Testsignalgenerator, eine erste Funktionseinrichtung, eine Verzögerungseinrichtung und eine zweite Funktionseinrichtung umfaßt.

Der Testsignalgenerator erzeugt ein Testsignal in Abhängigkeit vom Anlegen eines Signales mit einer vorbestimmten Bedingung, das sich vom bei normaler Operation an den externen Anschluß angelegten Signal unterscheidet. Die erste Funktionseinrichtung arbeitet in Abhängigkeit vom vorbestimmten ersten Signal. Die Verzögerungseinrichtung empfängt das erste Signal, verzögert dieses um eine vorbestimmte Verzögerungszeit und gibt dieses als zweites Signal aus. Die Verzögerungszeit ändert sich mit dem Testsignal. Die zweite Funktionseinrichtung arbeitet in Abhängigkeit vom zweiten Signal, das von der Verzögerungseinrichtung ausgegeben wird.

Bei der erfindungsgemäßen Halbleiterspeichereinrichtung wird vom Testsignalgenerator ein Testsignal erzeugt, wenn beim Testen ein Signal mit einer vorbestimmten Bedingung an einen externen Anschluß angelegt wird, das sich vom Signal beim normalen Betrieb unterscheidet. Damit ändert sich die Zeitabstimmung des von der Verzögerungseinrichtung ausgegebenen zweiten Signales.

Da eine vorgewählte Verzögerungszeit derart gesetzt ist, daß diese eine Betriebsgrenze aufweist, falls kein defekter Bereich in der Halbleiterspeichereinrichtung existiert, arbeitet eine zweite Funktionseinrichtung fehlerfrei, selbst wenn sich die Zeitabstimmung des zweiten Signales ändert. Falls jedoch ein defekter Bereich in der Halbleiterspeichereinrichtung existiert, bewirkt eine Änderung der Zeitabstimmung des zweiten Signales, daß die zweite Funktionseinrichtung fehlerhaft arbeitet.

Entsprechend kann durch eine Änderung der Verzögerungszeit in der Verzögerungseinrichtung erfaßt werden, ob defekte Bereiche existieren oder nicht.

Weitere Merkmale und Zweckmäßigkeiten der Erfindung ergeben sich aus der Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigen:

Fig. 1: ein Blockdiagramm, das die Struktur eines Signalerzeugungsschaltkreises in Übereinstimmung mit einer ersten Ausführung der Erfindung zeigt;

Fig. 2: ein Blockdiagramm, das die Struktur eines Signalerzeugungsschaltkreises in Übereinstimmung mit einer zweiten Ausführung der Erfindung zeigt;

Fig. 3: ein Blockdiagramm, das die Struktur eines Signalerzeugungsschaltkreises in Übereinstimmung mit einer dritten Ausführung der Erfindung zeigt;

Fig. 4: ein Blockdiagramm, das die Struktur eines Signalerzeugungsschaltkreises in Übereinstimmung mit einer vierten Ausführung der Erfindung zeigt;

Fig. 5: ein Blockdiagramm, das die Struktur eines Signalerzeugungsschaltkreises in Übereinstimmung mit einer fünften Ausführung der Erfindung zeigt;

Fig. 6: ein Schaltbild, das ein erstes Beispiel der Struktur eines variablen Verzögerungsschaltkreises zeigt;

Fig. 7: ein Schaltbild, das ein zweites Beispiel der Struktur eines variablen Verzögerungsschaltkreises zeigt;

Fig. 8: ein Schaltbild, das ein drittes Beispiel der Struktur eines variablen Verzögerungsschaltkreises zeigt;

Fig. 9: ein Schaltbild, das ein viertes Beispiel der Struktur eines variablen Verzögerungsschaltkreises zeigt;

Fig. 10: ein Schaltbild, das die Struktur eines Erfassungsschaltkreises für höhere Spannung zeigt;

Fig. 11: ein Schaltbild, das ein erstes Beispiel der Struktur eines Schaltsignal-Erzeugungsschaltkreises zeigt;

Fig. 12: ein Schaltbild, das ein zweites Beispiel der Struktur eines Schaltsignal-Erzeugungsschaltkreises zeigt;

Fig. 13: ein Schaltbild, das ein erstes Beispiel der Struktur eines Zeitabstimmungs-Erfassungsschaltkreises zeigt;

Fig. 14A: ein Zeitdiagramm zur Verdeutlichung des zeitlichen Verlaufes eines Signales bei normaler Arbeitsweise;

Fig. 14B: ein Zeitdiagramm zur Verdeutlichung des zeitlichen Verlaufes eines Signales zur Testzeit;

Fig. 15: ein Schaltbild, das die Struktur eines Testsignal-Erzeugungsschaltkreises zeigt;

Fig. 16: ein Schaltbild, das ein zweites Beispiel der Struktur eines Zeitabstimmungs-Erfassungsschaltkreises zeigt;

Fig. 17: ein Schaltbild, das im wesentlichen die Struktur des X-Dekoders eines DRAM zeigt;

Fig. 18: ein Zeitdiagramm zur Verdeutlichung des Betriebes des in Fig. 17 gezeigten Schaltkreises;

Fig. 19: ein Schaltbild, das im wesentlichen die Struktur des Y-Dekoders eines DRAM zeigt;

Fig. 20: ein Blockdiagramm, das die Struktur eines DRAM darstellt;

Fig. 21: ein Diagramm, das im wesentlichen die Struktur eines Speicherzellenfeldes eines DRAM zeigt;

Fig. 22: ein detailliertes Schaltbild eines Teiles der Fig. 21;

Fig. 23: ein Zeitdiagramm zur Verdeutlichung des Betriebes des in Fig. 22 gezeigten Schaltkreises;

Fig. 24: ein Schaltbild, das ein Beispiel der Struktur eines Taktsignal- Erzeugungsschaltkreises darstellt, der in einer herkömmlichen Halbleiterspeichereinrichtung verwendet wird;

Fig. 25: ein Diagramm zur Verdeutlichung der Zeitabstimmung im wesentlichen des Wortleitungs-Treibungssignales und des Leseverstärker-Treibersignales; und

Fig. 26: ein Diagramm zur detaillierten Beschreibung der Zeitabstimmung des Wortleitungs-Treibungssignales und des Leseverstärker-Treibersignales.

Die Struktur der anderen Teile des DRAMs der Ausführung nach Fig. 1 sind dieselben, wie die in den Fig. 20-22 gezeigten.

In Fig. 1 entspricht ein erstes Signal R 1 z. B. einem Wortleitungs- Treibungssignal R und ein zweites Signal R 2 einem Leseverstärker- Treibersignal R s. Ein Erfassungsschaltkreis für höhere Spannung 21 ist mit einem ein Zeilenadreß-Abtastsignal empfangenden externen Anschluß 81 verbunden. Beim Empfangen einer vorbestimmten höheren Spannung am externen Anschluß 81, erzeugt der Erfassungsschaltkreis für höhere Spannung 20 Steuersignale C und . Ein variabler Verzögerungsschaltkreis 10 a empfängt ein erstes Signal R 1, verzögert dieses um eine vorbestimmte Verzögerungszeit und gibt das verzögerte Signal als zweites Signal R 2 aus.

Falls das erste Signal R 1 das Wortleitungs-Treibungssignal R und das zweite Signal R 2 das Leseverstärker-Treibersignal R s ist, wird die Verzögerungszeit auf D 1 (Fig. 26) gesetzt, so daß das zweite Signal R 2 zum Zeitpunkt t 1 ansteigt, nachdem das erste Signal R 1 zum Zeitpunkt t 0 (siehe Fig. 26) angestiegen ist. Wenn die Steuersignale C und vom Erfassungsschaltkreis 20 für höhere Spannung erzeugt werden, ändert sich andererseits die Verzögerungszeit auf D 4, so daß das zweite Signal R 2 zum Zeitpunkt t 4 ansteigt, der früher liegt als die in Fig. 26 gezeigte Zeit t 30-t 32. Falls defekte Bereiche im DRAM existieren, arbeitet der Leseverstärker daher fehlerhaft.

Entsprechend kann beim Testen durch Anlegen einer höheren Spannung an den externen Anschluß 81 sehr einfach erfaßt werden, ob der DRAM fehlerhafte Eigenschaften aufweist oder nicht.

In Fig. 2 ist ein Zeitabstimmungs-Erfassungsschaltkreis 30 a mit einem externen Anschluß 81, der ein Spaltenadreß-Abtastsignal empfängt, einem externen Anschluß 82, der ein Zeilenadreß-Abtastsignal empfängt, und einem externen Anschluß 83, der ein Schreibsignal empfängt, verbunden. Der Zeitabstimmungs-Erfassungs­ schaltkreis 30 a erzeugt ein Testsignal T, falls die Zeitabstimmung des Spaltenadreß-Abtastsignales , des Zeilenadreß-Abtastsignales und des Schreibsignales in vorbestimmter Weise von der normalen Zeitabstimmung abweicht. Falls sich z. B. das Zeilenadreß- Abtastsignal RAS und das Schreibsignal W auf dem "L"-Pegel befinden, wenn das Spaltenadreß-Abtastsignal auf den "L"-Pegel fällt, wird ein Testsignal T erzeugt.

Ein Schaltsignal-Erzeugungsschaltkreis 20 a wird mit einem externen Adreßsignal A 0 über einen externen Anschluß p 0 beaufschlagt, sowie mit dem Testsignal T vom Zeitabstimmungs-Erfassungsschaltkreis 30 a.

Wenn sich das externe Adreßsignal A 0 auf dem "H"-Pegel befindet, erzeugt der Schaltsignal-Erzeugungsschaltkreis 20 a Steuersignale C und in Abhängigkeit vom Testsignal T. Als Reaktion auf die Steuersignale C und wird die Verzögerungszeit des variablen Verzögerungsschaltkreises 10 a reduziert.

Während bei der in Fig. 1 gezeigten Ausführung eine Testoperation durchgeführt wird, wenn die an den externen Anschluß 81 angelegte Spannung höher ist als diejenige bei einer normalen Operation, wird bei der in Fig. 2 gezeigten Ausführung eine Testoperation durchgeführt, wenn die Zeitabstimmung des Spaltenadreß-Abtastsignales , des Zeilenadreß-Abtastsignales und des Schreibsignales , die an die externen Anschlüsse angelegt werden, verschieden ist von derjenigen bei einer normalen Operation.

In Fig. 3 ist der Zeitabstimmungs-Erfassungsschaltkreis 30 a derselbe wie bei der Ausführung der Fig. 2. Ein Schaltsignal-Erzeugungsschaltkreis 20 b wird mit externen Adreßsignalen A 0 und A 1 über externe Anschlüsse p 0 und p 1, sowie mit einem Testsignal des Zeitabstimmungs-Erfassungsschaltkreis 30 a beaufschlagt. Der Schalt­ signal-Erfassungsschaltkreis 20 b ist vom Testsignal T abhängig zum Erzeugen der Steuersignale C und D in Übereinstimmung mit den externen Adreßsignalen A 0 und A 1. Ein variabler Verzögerungsschaltkreis 10 b ändert seine Verzögerungszeit in drei oder vier Stufen in Übereinstimmung mit den Steuersignalen C und D.

Entsprechend kann bei der in Fig. 3 gezeigten Ausführung ein Test unter verschiedenen Bedingungen erfolgen.

In Fig. 4 stimmt der Erfassungsschaltkreis 20 für höhere Spannung mit demjenigen der Fig. 1 überein. Entsprechend wird ein Steuersignal C 0 erzeugt, wenn eine höhere Spannung an den externen Anschluß 81 angelegt wird. Der Testsignal-Erzeugungsschaltkreis 40 ist vom Steuersignal C 0 des Erfassungsschaltkreises 20 für höhere Spannung abhängig, um ein Testsignal T zu erzeugen, wenn sich das an den externen Anschluß 82 angelegte Zeilenadreß-Abtastsignal auf dem "L"-Pegel befindet. Der Schaltsignal-Erzeugungsschaltkreis 20 b und der variable Verzögerungsschaltkreis 10 b sind dieselben wie die in Fig. 3 gezeigten.

In Fig. 5 ist der Erfassungsschaltkreis 20 für höhere Spannung derselbe wie der in Fig. 1 gezeigte. Das bedeutet, daß ein Steuersignal C 0 erzeugt wird, wenn eine höhere Spannung an den externen Anschluß 81 angelegt wird. Das Steuersignal C 0 wird dann an den Erfassungsschaltkreis 20 für höhere Spannung weitergegeben. Der Zeitabstimmungs-Erfassungsschaltkreis 30 b ist vom Steuersignal C 0 abhängig, um ein Testsignal T zu erzeugen, wenn die Zeitabstimmung des Spal­ tenadress-Abtastsignales , des Zeilenadreß-Abtastsignales und des Schreibsignales , die an die externen Anschlüsse 81-83 angelegt werden, verschieden sind von denen bei normaler Operation. Der Schaltsignal-Erzeugungsschaltkreis 20 b und der variable Verzögerungsschaltkreis 10 b sind dieselben, wie die in Fig. 3 gezeigten.

Im allgemeinen wird der DRAM-Test vom Hersteller durchgeführt. Wenn der Benutzer den DRAM verwendet, ist es daher erforderlich, daß der DRAM derart angepaßt ist, daß ein Eintritt in den Testbetrieb nicht einfach erfolgt.

Andererseits ist es bei allgemeinen Halbleiterspeichereinrichtungen erforderlich, daß die Anzahl der externen Anschlüsse minimal ist, um die Packungsdichte auf z. B. einer PC-Platine zu erhöhen. Es ist daher unerwünscht, zusätzliche externe Anschlüsse vorzusehen, um die Halbleiterspeichereinrichtung in den Testzustand zu versetzen. Entsprechend werden bei den Ausführungen nach der Erfindung die folgenden Prozesse benutzt, um einen DRAM in einen Testbetriebszustand zu versetzen, ohne zusätzliche externe Anschlüsse zu bilden:

• (1) Setzen der an einen externen Anschluß angelegten Spannung auf einen Wert, der außerhalb des Bereiches bei normaler Verwendung liegt.
• (2) Setzen der Zeitabstimmung der an externen Anschlüsse angelegten Eingangssignale auf Zeitabstimmungswerte, die außerhalb des Bereiches bei normaler Verwendung liegen.
• (3) Kombination der Prozesse (1) und (2).

Die in Fig. 1 gezeigte Ausführung entspricht dem Prozeß (1), die in den Fig. 2 und 3 gezeigten Ausführungen dem Prozeß (2) und die in den Fig. 4 und 5 gezeigten Ausführungen dem Prozeß (3).

Insbesondere bei der in Fig. 5 gezeigten Ausführung wird der DRAM bei normaler Verwendung nur dann in einen Testzustand versetzt, wenn sowohl die Spannungsbedingung als auch die Zeitabstimmungsbedingung erfüllt sind, so daß der DRAM aufgrund elektrischen Rauschens o. ä. seinen Testzustand nur schwer erreicht. Daher wird bei normaler Verwendung keine zufällige Testoperation durchgeführt. Die Struktur eines Schaltkreises, der ein Steuersignal zur Steuerung der Verzögerungszeit eines variablen Verzögerungsschaltkreises erzeugt, ist nicht auf die in den Fig. 1-5 gezeigten beschränkt, sondern es können andere Strukturen verwendet werden, solange diese Steuersignale in Abhängigkeit von der Tatsache erzeugen, daß der Zustand eines an einen externen Anschluß angelegten Signales einen vorbestimmten Zustand erreicht hat, der verschieden ist vom Zustand bei einer normalen Operation.

In Fig. 6 sind zwei Inverter 11 und 12 zwischen einem Eingangsanschluß I 1 und einem Ausgangsanschluß O 1 über einen Knoten N 1 in Reihe geschaltet. Der Inverterschaltkreis 11 umfaßt einen p-FET Q 61 und einen n-FET Q 62. Der Inverterschaltkreis 12 umfaßt einen p-FET Q 63 und einen n-FET Q 64. Ein n-FET Q 65 und ein Kondensator C 1 sind zwischen dem Knoten N 2 und einer Masseleitung in Reihe geschaltet. Das Gate des n-FET Q 65 ist mit einem Steueranschluß c 1 verbunden, der ein Steuersignal C empfängt.

Bei einer normalen Operation erreicht das an den Steueranschluß c 1 angelegte Steuersignal C den "H"-Pegel und der n-FET Q 65 schaltet durch, so daß der Kondensator C 1 als Lastkapazität im Inverterschaltkreis 11 wirkt. Damit wird die Operationsgeschwindigkeit des Inverterschaltkreises 11 gesetzt. Mit diesem Zustand wird die Zeitbeziehung zwischen dem Wortleitungs-Treibungssignal R und dem Leseverstärker- Treibersignal R s festgelegt.

Beim Testen erreicht das an den Steueranschluß c 1 angelegte Steuersignal C den "L"-Pegel, so daß der n-FET Q 65 sperrt. Damit wird die Lastkapazität des Inverterschaltkreises 11 kleiner, so daß die Geschwindigkeit des Inverterschaltkreises 11 steigt. Es wird daher möglich, den Anstiegszeitpunkt des Leseverstärker-Treibersignales R s auf den in der Fig. 26 gezeigten Zeitpunkt t 4 zu setzen.

Es ist ferner möglich, den Anstiegszeitpunkt eines zweiten Signales R 2 durch Verbinden einer Lastkapazität mit den Ausgängen von In­ verterschaltkreisen einzustellen.

Beim in Fig. 7 gezeigten variablen Verzögerungsschaltkreis sind p-FETs Q 66 und Q 67 zwischen einem Spannungsversorgungsanschluß v 2 und einem Knoten N 2 und n-FETs Q 68 und Q 69 zwischen einer Masseleitung und dem Knoten N 2 in Reihe geschaltet. Das Gate des p-FET Q 67 ist mit einem Steueranschluß c 2, der ein Steuersignal C empfängt und das Gate des n-FET Q 68 mit einem Steueranschluß c 3, der ein Steuersignal empfängt, verbunden. Der p-FET Q 66 und der n-FET Q 69 arbeiten als Hilfstransistoren für den Inverterschaltkreis 11.

Bei einer normalen Operation befindet sich das Signal C auf dem "H"-Pegel und das Signal auf dem "L"-Pegel, so daß der p-FET Q 67 und der n-FET Q 68 sperren. Mit diesem Zustand wird die Zeitabstimmung zwischen dem Wortleitungs-Treibungssignal R und dem Leseverstärker- Treibersignal R s, wie in Fig. 26 gezeigt, festgelegt.

Beim Testen befinden sich das Steuersignal C auf dem "L"-Pegel und das Steuersignal auf dem "H"-Pegel, so daß der p-FET Q 67 und der n-FET Q 68 durchschalten. Damit arbeiten der p-FET Q 66 und der n-FET Q 69 simultan mit der Operation des Inverterschaltkreises 11, wodurch die Treiberfähigkeit des Inverterschaltkreises erhöht wird, so daß die Arbeitsgeschwindigkeit des Inverterschaltkreises 11 ansteigt. Entsprechend wird es möglich, den Anstiegszeitpunkt des Leseverstärker- Treibersignales R s auf den Zeitpunkt t 4, wie in Fig. 26 dargestellt, zu setzen.

Obwohl bei den vorherigen Ausführungen ein p-FET und ein n-FET als Hilfstransistoren des Inverterschaltkreises gebildet sind, kann jedoch auch eine Mehrzahl von FETs als Hilfstransistoren geschaffen sein, um die Einstellung des Anstiegszeitpunktes des zweiten Signales R 2 zu ermöglichen. In diesem Fall ist es erforderlich, die Anzahl der Steuersignale entsprechend der Anzahl der Hilfstransistoren zu erhöhen. Es können entweder p-FET oder n-FET gebildet werden. Ferner können Hilfstransistoren zu den Ausgängen der Mehrzahl von Inverter­ schaltkreisen hinzugefügt werden.

In Fig. 8 besteht ein Übertragungsgatter TG 1 aus einem n-FET Q 70 und einem p-FET Q 71 und ist zwischen einen Inverterschaltkreis 12 und einen Ausgangsanschluß O 1 geschaltet. Ferner ist ein Übertragungsgatter TG 2, das aus einem n-FET Q 72 und einem p-FET Q 73 besteht, zwischen einen Eingangsanschluß I 1 und den Ausgangsanschluß O 1 geschaltet. Die Gates des n-FET Q 70 und des p-FET Q 73 sind mit einem Steueranschluß c 2 verbunden. Die Gates des p-FET Q 71 und des n-FET Q 72 sind mit einem Steueranschluß c 3 verbunden.

Bei einer normalen Operation befindet sich das Steuersignal C auf dem "H"-Pegel und das Steuersignal auf dem "L"-Pegel, so daß das Übertragungsgatter TG 1 leitend ist und das Übertragungsgatter TG 2 sperrt. Damit wird ein erstes an den Eingangsanschluß I 1 angelegtes Signal R 1 an den Ausgangsanschluß O 1 über Inverter 11, 12 und das Übertragungsgatter TG 1 übertragen. Mit diesem Zustand ist die Zeitbeziehung zwischen dem Wortleitungs-Treibungssignal R und dem Leseverstärker-Treibersignal R s, wie in Fig. 26 gezeigt, festgelegt.

Beim Testen befindet sich das Steuersignal C auf dem "L"-Pegel und das Steuersignal auf dem "H"-Pegel, so daß das Übertragungsgatter TG 1 sperrt und das Übertragungsgatter TG 2 leitend ist. Damit wird ein erstes an den Eingangsanschluß I 1 angelegte Signal R 1 an den Ausgangsanschluß O 1 über das Übertragungsgatter TG 2 übertragen. Aufgrund des Wegfallens der Verzögerungszeit der Inverter 11 und 12 der zweiten Stufe, gewinnen die Inverter in diesem Fall an Geschwindigkeit. Entsprechend wird es möglich, den Anstiegszeitpunkt des Leseverstärker-Treibersignales R s auf den in Fig. 26 gezeigten Zeitpunkt t 4 zu setzen.

Bei der oben beschriebenen Ausführung wird die Verzögerungszeit durch das Paar von Inverterschaltkreisen 11 und 12 eingestellt. Diese kann jedoch auch durch mehrere Paare von Inverterschaltkreisen eingestellt werden. Zum Beispiel kann eine Mehrzahl von Inverterschaltkreispaaren parallel geschaltet sein, so daß eine Mehrzahl von Verzögerungszeiten erhalten werden kann. In diesem Fall ist es erforderlich, die Anzahl der Steuersignale entsprechend der Anzahl von Inverterschaltkreispaaren zu erhöhen.

Beim in Fig. 9 gezeigten variablen Verzögerungsschaltkreis 10 b sind ferner ein n-FET Q 74 und ein Kondensator C 2 zwischen einen Knoten N 2 und einer Masseleitung geschaltet. Das Gate des n-FET Q 74 ist mit einem Steueranschluß c 4, der ein Steuersignal D empfängt, verbunden. Die Strukturen der anderen Teile des variablen Verzögerungsschaltkreises 10 b sind dieselben wie die des variablen Verzögerungsschaltkreises 10 a in Fig. 6.

Der variable Verzögerungsschaltkreis 10 b bewirkt in Übereinstimmung mit den an die Steuerknoten c 1 und c 4 angelegten Steuersignalen C und D einen Zustand, in dem die Lastkapazitäten C 1 und C 2 vom Knoten N 2 getrennt sind, einen Zustand, in dem nur die Lastkapazität C 1 mit dem Knoten N 2 verbunden ist, einen Zustand, in dem nur die Lastkapazität C 2 mit dem Knoten N 2 verbunden ist, und einen Zustand, in dem beide Lastkapazitäten C 1 und C 2 mit dem Knoten N 2 verbunden sind.

Entsprechend wird es mit dem Verzögerungsschaltkreis 10 b möglich, den Anstiegszeitpunkt des zweiten Signales R 2 in zwei oder drei Stufen zu setzen. Ferner ist es möglich, drei oder mehr Lastkapazitäten mit dem Knoten N 2 zu verbinden. Die Struktur des variablen Verzögerungsschaltkreises ist nicht auf die in den Fig. 6-9 gezeigten beschränkt, sondern es können auch andere Strukturen verwendet werden. Zum Beispiel kann ein variabler Verzögerungsschaltkreis durch Kombination von zwei oder drei der in den Fig. 6-9 gezeigten Schaltkreise konstruiert werden.

In Fig. 10 ist eine Mehrzahl von n-FETs Q 81-Q 8 n zwischen einem externen Anschluß 81, der ein Spaltenadreß-Abtastsignal empfängt, und einem Knoten N 3 in Reihe geschaltet. Die Gates der n-FETs Q 81-Q 8 n sind mit ihrer jeweiligen Drain verbunden. Der Knoten N 3 liegt über ein Widerstandselement R 1 mit einem relativ hohen Widerstandswert an Masse. Ein p-FET Q 91 ist zwischen den Knoten N 3 und einen Spannungsversorgungsanschluß v 3 geschaltet. Der Knoten N 3 ist mit einem Ausgangsanschluß O 2 über zwei Inverterschaltkreise 21 und 22 verbunden.

Der Inverterschaltkreis 21 umfaßt einen p-FET Q 92, der zwischen den Spannungsversorgungsanschluß v 3 und einen Knoten N 4 geschaltet ist, und einen n-FET Q 93, der zwischen den Knoten N 4 und die Masseleitung geschaltet ist. Der Inverterschaltkreis 22 umfaßt einen p-FET Q 94, der zwischen den Spannungsversorgungsanschluß v 3 und den Ausgangsanschluß O 3 geschaltet ist, und einen n-FET Q 95, der zwischen den Ausgangsanschluß O 2 geschaltet ist. Der Knoten N 4 ist mit dem Gate des p-FET Q 91 und einem Ausgangsanschluß O 3 verbunden. Ein Steuersignal wird vom Ausgangsanschluß O 2 und ein Steuersignal C vom Ausgangsanschluß O 3 abgegeben.

Nun wird die Arbeitsweise des Erfassungsschaltkreises 20 für höhere Spannung beschrieben. Unter der Annahme, daß die Schwellenspannung V _TH eines n-FET 0,5 V beträgt und die Anzahl der zwischen den externen Anschluß 81 und den Knoten N 3 geschalteten n-FETs Q 81-Q 8 n 13 ist, ist es erforderlich, eine Spannung zwischen dem externen Anschluß 81 und den Knoten N 3 anzulegen, die größer als 6,5 V (0,5 V×13) ist, um die n-FETs Q 81-Q 8 n leitend zu machen.

Beim DRAM ist das Maximum des Potentials eines Eingangssignales mit "H"-Pegel als 6,5 V definiert. Der Knoten N 3 liegt über ein Wider­ standselement R 1 an Masse, so daß dessen Potential normalerweise auf dem "L"-Pegel liegt. Daher ist der p-FET Q 92 leitend, so daß sich das Potential am Ausgangsknoten O 3 auf dem "H"-Pegel befindet. Der n-FET Q 95 schaltet durch, so daß das Potential am Ausgangsknoten O 2 auf dem "L"-Pegel liegt. Entsprechend befindet sich das Steuersignal C auf dem "H"-Pegel und das Steuersignal auf dem "L"-Pegel, wodurch zum Beispiel der p-FET Q 67 und der n-FET Q 68 in Fig. 7 gesperrt werden, was zu einem späteren Anstieg des zweiten Signales R 2 führt.

Eine Spannung, die höher ist als 6,5 V wird dann an den externen Anschluß 81 angelegt. Wenn zum Beispiel 10 V an den externen Anschluß 81 angelegt werden, beträgt das Potential am Knoten N 3 3,5 V (10 V-6,5 V), wodurch der n-FET Q 93 durchschaltet, so daß sich das Potential des Knotens N 4 auf dem "L"-Pegel befindet. Damit schaltet der p-FET Q 94 durch, so daß das Potential des Ausgangsanschlusses O 2 auf das Spannungsversorgungspotential Vcc hochgezogen wird. Entsprechend befindet sich das Steuersignal auf dem "H"-Pegel, was zum Beispiel dazu führt, daß der p-FET Q 67 und der n-FET Q 68 in Fig. 7 leitend sind und das zweite Signal R 2 später ansteigt.

Das Steuersignal C erreicht den "L"-Pegel, wodurch der p-FET Q 91 leitend wird. Dies bedeutet, daß, falls einmal eine höhere Spannung an den externen Anschluß 81 angelegt worden ist, der Zustand der Signale C und durch den p-FET Q 91 gehalten wird, selbst wenn danach keine höhere Spannung mehr anliegt. Das heißt, selbst wenn das Spaltenadreß-Abtastsignal als Impuls dem externen Anschluß 81 hinzugefügt wird, so daß dessen Spannung während einer Testperiode 0 V erreicht, der Testzustand aufrechterhalten bleibt.

Umgekehrt ist es erforderlich, die Spannungsversorgung des DRAM auszuschalten und die an den Spannungsversorgungsanschluß v 3 angelegte Spannung auf 0 V zu ziehen, um den Testzustand freizugeben. Damit wird das Potential des Knotens N 3 das Massepotential, so daß ein normaler Betrieb möglich wird.

Beim in Fig. 10 gezeigten Schaltkreis wird der externe Anschluß 81, der das Spaltenadreß-Abtastsignal empfängt, als externer Anschluß verwendet, an den eine hohe Spannung angelegt wird. Es können jedoch auch andere externe Anschlüsse, wie zum Beispiel der Anschluß 83, der ein externes Schreibsignal empfängt, verwendet werden.

Der Schaltsignal-Erzeugungsschaltkreis 20 a umfaßt einen n-FET Q 96, einen p-FET Q 97, Inverterschaltkreise G 1-G 4 und einen Einzelpuls-Erzeugungsschaltkreis 23. Der Einzelpuls-Erzeugungsschaltkreis 23 erfaßt eine Änderung vom "L"-Pegel zum "H"-Pegel eines an den Eingangsanschluß 24 angelegten Testsignales T, und erzeugt einen einzelnen positiven Impuls. Die Inverterschaltkreise G 1 und G 2 bilden eine Verriegelungsschaltung.

Bei einer normalen Operation befindet sich das Testsignal T auf dem "L"-Pegel, so daß sich der Ausgang des Einzelimpuls-Erzeugungsschaltkreises 23 auf dem "L"-Pegel befindet und der n-FET Q 96 damit sperrt. Daher wird ein an einen externen Anschluß p 0 angelegtes Adreßsignal A 0 nicht in die Verriegelungsschaltung 25 eingegeben. Ferner ist der p-FET Q 97 leitend, wodurch das Potential des Knotens N 5 auf dem "H"-Pegel festgehalten wird. Damit erreicht das vom Inverter G 3 ausgegebene Steuersignal den "L"-Pegel und das vom Inverterschaltkreis G 4 ausgegebene Steuersignal C den "H"-Pegel, wodurch zum Beispiel ein späteres Ansteigen des zweiten Signales R 2 erreicht wird.

Beim Testen ändert sich das Testsignal T vom "L"-Pegel zum "H"-Pegel und bewirkt damit, daß der Einzelimpuls-Erzeugungsschaltkreis 23 einen einzelnen Impuls erzeugt, so daß der n-FET Q 96 während einer bestimmten Zeitspanne leitend wird. Damit wird das an den externen Anschluß p 0 angelegte Adreßsignal A 0 in den Verriegelungsschaltkreis geholt und verriegelt. Zu diesem Zeitpunkt schaltet der p-FET Q 97 durch. Wenn sich das Adreßsignal A 0 auf dem "H"-Pegel befindet ("1"), ist das Potential am Knoten N 5 auf dem "L"-Pegel, so daß das Steuersignal auf dem "H"-Pegel und das Steuersignal C auf dem "L"-Pegel liegen. Entsprechend steigt zum Beispiel das zweite Signal R 2 in Fig. 9 früher an. Andererseits bleiben das Steuersignal auf dem "L"-Pegel und das Steuersignal C auf dem "H"-Pegel, wenn sich das Adreßsignal A 0 auf dem "L"-Pegel befindet.

Im Schaltsignal-Erzeugungsschaltkreis 20 b der Fig. 12 sind ferner ein p-FET Q 99, ein Verriegelungsschaltkreis 26 und Inverterschaltkreise G 7 und G 8 gebildet. Der Verriegelungsschaltkreis 26 wird von den Inverterschaltkreisen G 5 und G 6 gebildet. Die anderen Teile des Schaltsignal-Erzeugungsschaltkreises 20 b sind dieselben wie die im Schaltsignal-Erzeugungsschaltkreis 20 a in Fig. 11.

Bei einer normalen Operation befindet sich das Testsignal T auf dem "L"-Pegel und die p-FETs Q 97 und Q 99 sperren. Folglich befinden sich die Steuersignale C und D auf dem "H"-Pegel. Entsprechend schalten die n-FETs Q 65 und Q 74 durch und das zweite Signal R 2 steigt später an.

Da das Testsignal T beim Testen den "H"-Pegel erreicht, wird das an den externen Anschluß p 0 angelegte Adreßsignal A 0 in den Verriegelungsschaltkreis 25 und das an den externen Anschluß p 1 angelegte Adreßsignal A 1 in den Verriegelungsschaltkreis 26 geholt. Daher werden das Steuersignal ein invertiertes Signal des Adreßsignales A 0 und das Steuersignal ein invertiertes Signal des Adreßsignales A 1. Entsprechend den Adreßsignalen A 0 und A 1 wird daher zum Beispiel jeder der n-FETs Q 65, Q 74 in Fig. 9 leitend oder nichtleitend. Falls die Kapazitäten der Kondensatoren C 1 und C 2 gleich sind, wird es daher möglich, den Anstiegszeitpunkt des zweiten Signales R 2 auf zweifache Weise während des Testes zu setzen. Falls die Kapazitäten der Kondensatoren C 1 und C 2 verschieden sind, ist es möglich, den Anstiegszeitpunkt des zweiten Signales R 2 auf dreifache Weise während des Tests zu setzen.

Wenn beide Adreßsignale A 0 und A 1 auf dem "H"-Pegel liegen, ist der Anstiegszeitpunkt des zweiten Signales R 2 dieselbe wie bei einer normalen Operation.

Der in Fig. 13 gezeigte Zeitabstimmungs-Erfassungsschaltkreis 30 a umfaßt n-FETs Q 101-Q 104, Inverterschaltkreise G 9-G 14, einen UND-Schaltkreis 15 und einen Einzelimpuls-Erzeugungsschaltkreis 31. Die Inverterschaltkreise G 9 und G 10 bilden einen Verriegelungsschaltkreis 32 und die Inverterschaltkreise G 11 und G 12 einen Verriegelungsschaltkreis 33. Der Verriegelungsschaltkreis 32 ist über den n-FET Q 101 mit einem externen Anschluß 81, der ein Spaltenadreß-Abtastsignal empfängt, und der Verriegelungsschaltkreis 33 über den n-FET Q 102 mit einem externen Anschluß 83, der ein Schreibsignal empfängt, verbunden. Ein Zeilenadreß-Abtastsignal wird an den Einzelimpuls-Erzeugungsschaltkreis 31 über einen externen Anschluß 82 und den Inverterschaltkreis G 13 angelegt.

Nun wird der Betrieb des Zeitabstimmungs-Erfassungsschaltkreises 30 a erläutert.

Wenn das an den externen Anschluß 82 angelegte Zeilenadreß-Abtastsignal auf den "L"-Pegel abfällt, wird ein einzelner Impuls OP vom Einzelimpuls-Erzeugungsschaltkreis 31 erzeugt und die n-FETs Q 101 und Q 102 schalten daher durch. Damit werden das Spaltenadreß-Abtastsignal und das Schreibsignal , die an den externen Anschluß 81 bzw. 83 angelegt sind, in den Verriegelungsschaltkreis 32 bzw. 33 geladen.

Bei einer in Fig. 14A gezeigten normalen Operation sind das Spaltenadreß-Abtastsignal und das Schreibsignal auf dem "H"-Pegel, wenn zur Zeit t das Zeilenadreß-Abtastsignal auf den "L"-Pegel fällt. Daher wird das Potential der Knoten N 7 und N 8 gleich dem "L"-Pegel, so daß das Testsignal T mit "L"-Pegel vom UND-Gatter 15 ausgegeben wird.

Bei einem in Fig. 14B gezeigten Test sind das Spaltenadreß-Abtastsignal und das Schreibsignal auf den "L"-Pegel gesetzt, wenn zur Zeit t das Zeilenadreß-Abtastsignal auf den "L"-Pegel abfällt.

Daher erreichen die Potentiale der Knoten N 7 und N 8 den "H"-Pegel, wenn das Spaltenadreß-Abtastsignal und das Schreibsignal aufgrund der Erzeugung des Impulses OP in die Verriegelungsschaltkreise 32 bzw. 33 geladen werden. Damit wird ein Testsignal T mit "H"-Pegel vom UND-Schaltkreis G 15 erzeugt. Das Testsignal wird an den Schaltsignal-Erzeugungsschaltkreis 20 a oder den Schaltsignal- Erzeugungsschaltkreis 20 b angelegt.

In Fig. 15 ist ein Ausgangsknoten des UND-Schaltkreises 16 über einen Inverterschaltkreis 17 mit einem externen Anschluß 82 verbunden, der ein Zeilenadreß-Abtastsignal empfängt. Der andere Eingangsanschluß des UND-Schaltkreises G 16 ist mit dem Ausgangs­ anschluß O 2 des in Fig. 10 gezeigten Erfassungsschaltkreises 20 für höhere Spannung verbunden. Beim in Fig. 15 gezeigten Testsignal- Erzeugungsschaltkreis 40 wird ein Testsignal T mit "H"-Pegel nur dann erzeugt, wenn das Zeilenadreß-Abtastsignal den "L"-Pegel und das vom Erfassungsschaltkreis 20 für höhere Spannung angelegte Steuersignal C 0 den "H"-Pegel erreichen. Das Steuersignal C 0 entspricht dem Steuersignal der Fig. 10.

Mit Ausnahme davon, daß im Zeitabstimmungs-Erfassungsschaltkreis 30 b der Fig. 16 ein UND-Glied 17 geschaffen ist, ist der in Fig. 16 gezeigte Zeitabstimmungs-Erfassungsschaltkreis 30 b derselbe wie der Zeitabstimmungs-Erfassungsschaltkreis 30 a in Fig. 13. Ein Eingangs­ anschluß des UND-Schaltkreises G 17 ist mit einem Ausgangsanschluß des UND-Schaltkreises G 15 und der andere Eingangsanschluß des UND-Schaltkreises G 17 mit dem Ausgangsanschluß O 2 des in Fig. 10 gezeigten Erfassungsschaltkreises 20 für höhere Spannung verbunden.

Beim in Fig. 16 gezeigten Zeitabstimmungs-Erfassungsschaltkreis 30 b wird ein Testsignal T mit "H"-Pegel nur dann erzeugt, wenn sich das Spaltenadreß-Abtastsignal und das Schreibsignal zum Zeitpunkt des Abfallens des Zeilenadreß-Abtastsignales auf dem "L"-Pegel befinden und das vom Erfassungsschaltkreis 20 für höhere Spannung angelegte Steuersignal C 0 sich auf dem "H"-Pegel befindet.

Bei der oben beschriebenen Ausführung wird ein Eingangsanschluß als externer Anschluß zum Setzen des DRAM in einen Testzustand verwendet. Es kann jedoch auch ein Ein-/Ausgabeanschluß oder ein Ausgabeanschluß verwendet werden.

Bisher wurde die Anwendung von in den Fig. 1-5 gezeigten Signal­ erzeugungsschaltkreisen auf einen Erzeugungsschaltkreis für ein Leseverstärker-Treibersignal eines DRAM beschrieben. Die vorliegende Erfindung kann jedoch auch auf andere Schaltkreise angewendet werden, die eine Einstellung der Zeitabstimmung von zu erzeugenden Signalen erfordern.

Fig. 17 zeigt ein Schaltbild von im wesentlichen der Struktur eines Adreßpuffers 200 und eines X-Dekoders 300 eines in Fig. 20 gezeigten DRAM.

Der Adreßpuffer 200 umfaßt eine Mehrzahl von Pufferschaltkreisen 20. Jeder Pufferschaltkreis 20 wird mit externen Adreßsignalen A 0-An über externe Anschlüsse p 0-pn beaufschlagt. Jeder Puffer­ schaltkreis 20 ist von einem Steuersignal R 3 zum Ausgeben von internen Adreßsignalen a 0, , . . ., an, abhängig. Der X-Dekoder 300 umfaßt eine Mehrzahl von Dekoderschaltkreisen 30. Jeder Dekoderschaltkreis 30 umfaßt n-FETs Q 30-Q 3 n, Q 50, Q 51. Interne Adreßsignale werden an die Gates der n-FETs Q 30-Q 3 n angelegt. Der n-FET Q 50 hängt von einem Vorladesignal R p zum Vorladen eines Knotens N 9 auf ein vorbestimmtes Potential ab.

Ein Schaltkreis 91 zum Erzeugen eines Wortleitungs-Treibungsignales hängt vom Steuersignal R 3 zur Erzeugung eines Wortleitungs-Treibungssignales R ab. Der n-FET Q 51 in jedem Dekoderschaltkreis 30 überträgt das Wortleitungs-Treibungssignal R an die entsprechende Wortleitung WL, wenn das Potential des Knotens N 9 auf dem "H"-Pegel liegt. Ein Schaltkreis 92 zum Erzeugen eines Leserverstärker-Treibersignales R ist vom Wortleitungs-Treibungssignal R abhängig zum Erzeugen eines Leseverstärker-Treibersignales R s.

Unter Bezugnahme auf das in Fig. 18 gezeigte Zeitdiagramm wird im folgenden der Betrieb der in Fig. 17 dargestellten Schaltkreise beschrieben.

Wenn sich das Vorladesignal R p auf dem "H"-Pegel befindet, erreicht das Steuersignal R 3 den "L"-Pegel und der Ausgang des Pufferschaltkreises 20 befindet sich auf dem "L"-Pegel. Der Knoten N 9 eines jeden Pufferschaltkreises 30 wird über den Transistor Q 50 vorgeladen. Wenn das Vorladesignal R p den "L"-Pegel erreicht, geht das Steuersignal auf den "H"-Pegel, so daß entsprechend dem Zustand der externen Adreßsignale A 0-An der Zustand der vom Pufferschaltkreis 20 ausgegebenen internen Adreßsignale a 0, , -an, festgelegt ist. Diese internen Adreßsignale a 0, , -an, werden an die Dekoderschaltkreise 30 übertragen.

Wenn zum Beispiel alle externen Adreßsignale A 0-An auf dem "L"-Pegel sind, erreichen die internen Adreßsignale a 0-an den "L"-Pegel und die internen Adreßsignale - den "H"-Pegel. Damit wird der Knoten N 9 aller Dekoderschaltkreise 30 mit Ausnahme des am weitesten oben befindlichen entladen, so daß die Potentiale X 2-Xm der Knoten N 9 den "L"-Pegel erreichen. Da keines der internen Adreßsignale - an den am weitesten oben befindlichen Dekoderschaltkreis 30 angelegt wird, wird sein Knoten N 9 nicht entladen, so daß sein Potential X 1 den "H"-Pegel hält. Daher schaltet nur der n-FET Q 51 im am weitesten oben befindlichen Dekoderschaltkreis 30 durch und überträgt dadurch das Wortleitungs-Treibungssignal R an die Wortleitung WL. Wenn das Wortleitungs-Treibungssignal R auf den "H"-Pegel ansteigt, werden Daten aus derjenigen Speicherzelle MC auf die Bitleitungen BL ausgelesen, die mit der Wortleitung WL verbunden sind. Die ausgelesenen Daten auf den Bitleitungen BL werden von einem Leseverstärker 510 verstärkt.

Der in den Fig. 1-5 gezeigte Signalerzeugungsschaltkreis kann wie oben beschrieben auf den Erzeugungsschaltkreis 92 für das Leseverstärker- Treibersignal angewendet werden. Falls jedoch das Wortleitungs-Treibungssignal R auf den "H"-Pegel ansteigt, bevor die Entladung des Knotens N 9 eines Dekoderschaltkreises 30 beendet ist, steigt das Wortleitungs-Treibungssignal R mit einem durchgeschalteten n-FET Q 51 an. Damit steigt das Potential auf einer anderen Wortleitung WL als die durch externe Adreßsignale A 0-An ausgewählten Wortleitungen WL auf den "H"-Pegel an. Damit werden andere als die gewählte Speicherzelle gleichzeitig ausgewählt. Dies wird als Mehrfachauswahl bezeichnet. Entsprechend ist es erforderlich, daß das Wortleitungs-Treibungssignal R zu einem Zeitpunkt auf den "H"-Pegel ansteigt, wenn die Entladung des Knotens N 9 im Dekoderschaltkreis 30 nahezu beendet ist.

Falls in diesem Fall (Fig. 18) die Zeitspanne td vom Anstiegszeitpunkt des Steuersignales R 3 bis zum Anstiegszeitpunkt des Wortleitungs- Treibungssignales R länger gemacht wird, tritt das oben beschriebene Problem nicht auf. Es wird jedoch die Zugriffszeitspanne vom Zeitpunkt, zu dem die Adressierung durch die externen Adreßsignale erfolgt, bis zum Zeitpunkt, zu dem die Daten der Speicherzellen ausgelesen werden, länger. Entsprechend wird der Zeitpunkt, zu dem das Wortleitungs-Treibungssignal R auf den "H"-Pegel ansteigt, am besten auf denjenigen Zeitpunkt gesetzt, zu dem die Entladung des Knotens N 9 des Dekodierschaltkreises 30 beendet ist.

Falls bei den in Fig. 17 gezeigten Schaltkreisen die Auswahl einer Wortleitung WL durch den X-Dekoder aufgrund fehlerhafter Eigenschaften eines der n-FETs im X-Dekoder 300 verzögert ist, wird eine Wortleitung ausgewählt, die nicht ausgewählt werden sollte. Damit arbeitet der DRAM fehlerhaft.

Die durch den X-Dekoder 300 bewirkte Verzögerung beim Auswählen einer Wortleitung WL hängt von der Eingabereihenfolge interner Adreßsignale und der Auswahl oder Nicht-Auswahl von benachbarten Dekoderschaltkreisen 30 ab, so daß das Problem einer Fehlfunktion des Leseverstärkers 510 wie oben beschrieben auftritt. Entsprechend kann die vorliegende Erfindung auch auf den Schaltkreis 91 zur Erzeugung eines Wortleitungs-Treibungssignales angewendet werden.

Die Fig. 19 zeigt ein Schaltbild von im wesentlichen dem Y-Dekoder 400, dem Ausgangsverstärker 600 und dem Ausgangspuffer des in Fig. 20 gezeigten DRAM.

Der Adreßpuffer 200 ist von einem Steuersignal R 3′ abhängig zum Erzeugen interner Adreßsignale b 0, , -bn, . Der Y-Dekoder 400 umfaßt eine Mehrzahl von Dekoderschaltkreisen 40. Jeder Dekoder­ schaltkreis 40 umfaßt n-FETs Q 40-Q 4 n, die interne Adreßsignale empfangen, einen n-FET Q 52, der von einem Steuersignal R 0 zum Vorladen eines Knotens N 10 abhängig ist, und einen n-FET Q 53, der das Potential des Knotens N 10 empfängt.

Andererseits ist der Schaltkreis 93 zum Erzeugen eines Dekodertreibersignals R 3′ 04359 00070 552 001000280000000200012000285910424800040 0002004002664 00004 04240 abhängig vom Steuersignal R 3′ zum Erzeugen eines Steuersignales R 4.

Sowohl im Y-Dekoder 400 als auch im X-Dekoder 300 werden die Knoten N 10 in den Dekoderschaltkreisen 40 mit Ausnahme der durch interne Adreßsignale ausgewählten entladen, wodurch bewirkt wird, daß nur der n-FET Q 53 im ausgewählten Dekoderschaltkreis 40 durchschaltet, so daß das Steuersignal R 4 an das entsprechende Transfergatter T 1 übertragen wird. Als Reaktion auf den Anstieg des Steuersignales R 4 auf den "H"-Pegel wird das Transfergatter leitend, so daß das Potential auf der entsprechenden Bitleitung BL auf einen Datenein-/-ausgabebus I/O übertragen wird.

Der Schaltkreis 94 zur Erzeugung eines Ausgangsverstärker-Treibersignales ist vom Steuersignal R 4 zur Erzeugung eines Ausgangsverstärker- Treibersignales R 5 abhängig. Der Ausgangsverstärker 600 ist vom Anstieg des Ausgangsverstärker-Treibersignales R 5 abhängig zum Vergleichen der Daten auf dem Datenein-/-ausgabebus I/O mit einer Referenzspannung, um diese zu verstärken. Der Ausgabepuffer 700 gibt die durch den Ausgangsverstärker 600 verstärkten Daten aus.

Auch werden die Daten auf einer Mehrzahl von Bitleitungen BL beim in Fig. 19 gezeigten Schaltkreis auf den Datenein-/-ausgabebus I/O ausgelesen, falls das Steuersignal R 4 auf den "H"-Pegel ansteigt, bevor der Knoten N 10 in den nicht ausgewählten Dekoderschaltkreisen entladen ist. Entsprechend ist es erforderlich, daß das Steuersignal R 4 angestiegen ist, nachdem die Entladung N 10 in den Dekoderschaltkreisen 40 beendet ist.

Falls das Ausgangsverstärker-Treibersignal R 5 ansteigt, bevor die Daten auf der ausgewählten Bitleitung BL auf den Datenein-/-ausgabebus I/O ausgelesen sind, ist ferner die Potentialdifferenz zwischen dem Potential auf dem Datenein-/-ausgabebus I/O und der Referenzspannung Vs nicht ausreichend. Daher arbeitet der Ausgangsverstärker 600 fehlerhaft.

Entsprechend muß das Ausgangsverstärker-Treibersignal R 5 angestiegen sein, nachdem das Auslesen von Daten auf den Bitleitungen BL auf den Datenein-/-ausgabebus I/O beendet ist.

Falls die Eigenschaften von einem der n-FETs in den Y-Dekodern 400 fehlerhaft sind, tritt ein derartiges Problem wie beim X-Dekoder 300 auf. Das bedeutet, daß die Auswahl von Dekoderschaltkreisen 40 durch den Y-Dekoder 400 verzögert ist, so daß ein Dekoderschaltkreis 40 ausgewählt wird, der nicht ausgewählt werden sollte, was zu einer Fehlfunktion des Ausgangsverstärkers 600 führt.

Daher kann die vorliegende Erfindung auch auf den Schaltkreis 93 zur Erzeugung des Dekodertreibersignales und den Schaltkreis 94 zur Erzeugung des Ausgangsverstärker-Treibersignales angewendet werden.

In Übereinstimmung mit den oben beschriebenen Ausführungen wird es damit möglich, eine Halbleiterspeichereinrichtung einfach zu testen. Die Signalerzeugungsschaltkreise in Übereinstimmung mit den oben beschriebenen Ausführungen können auch dazu verwendet werden, genaue Zeitabstimmungen für verschiedene Steuersignale zu bestimmen.

Durch erfindungsgemäßes Setzen des Zustandes eines an einen externen Anschluß angelegten Signales in einen Zustand, der verschieden ist vom Zustand bei einer normalen Operation, kann eine Halbleiterspeichereinrichtung einfacher und in kürzerer Zeit getestet werden. Da zusätzliche externe Anschlüsse nicht erforderlich sind, kann ferner eine hohe Packungsdichte der Halbleiterspeichereinrichtung erzielt werden.

Claims (26)

1. Halbleiterspeichereinrichtung mit einem externen Anschluß und einem Schaltkreis zur Ermöglichung der Erfassung eines Defektes in der Speichereinrichtung, die in Abhängigkeit von einem an den externen Anschluß angelegten Signal arbeitet, umfassend eine Testsignal-Erzeugungseinrichtung (20, 30 a, 30 b) zum Erzeugen eines Signales in Abhängigkeit vom Anlegen eines Signales mit einem vorbestimmten Zustand, der verschieden ist vom Zustand einer normalen Operation, eine erste Funktionseinrichtung zum Durchführen einer Operation in Abhängigkeit von einem vorbestimmten ersten Signal, eine Verzögerungseinrichtung (10 a, 10 b), die das erste Signal empfängt, zum Verzögern des ersten Signales um eine vorbestimmte Verzögerungszeit und Ausgeben des verzögerten Signales als zweites Signal, wobei die Verzögerungszeit in Abhängigkeit vom Testsignal geändert wird, eine zweite Funktionseinrichtung zum Durchführen einer Operation in Abhängigkeit vom zweiten Signal, das von der Verzögerungseinrichtung (10 a, 10 b) ausgegeben wird, und eine Auswerteeinrichtung zum Auswerten der durch die zweite Funktionseinrichtung ausgeführten Operation.

2. Halbleiterspeichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Testsignal-Erzeugungseinrichtung (20) das Testsignal dann erzeugt, wenn die Spannung des an den externen Anschluß angelegten Signales verschieden ist von der Spannung bei einer normalen Operation.

3. Halbleiterspeichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Testsignal-Erzeugungseinrichtung (30 a, 30 b) das Testsignal dann erzeugt, wenn die Zeitabstimmung des an den externen Anschluß angelegten Signales verschieden ist von der Zeitabstimmung bei einer normalen Operation.

4. Halbleiterspeichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Testsignal-Erzeugungseinrichtung (20, 30 b) das Testsignal dann erzeugt, wenn die Spannung des an den externen Anschluß angelegten Signales verschieden ist von der Spannung bei einer normalen Operation und die Zeitabstimmung des an den externen Anschluß angelegten Signales verschieden ist von der Zeitabstimmung bei einer normalen Operation.

5. Halbleiterspeichereinrichtung nach Anspruch 2, dadurch gekennzeichnet, daß die Testsignal-Erzeugungseinrichtung eine Erfassungseinrichtung (20) für höhere Spannung zum Erzeugen des Testsignales umfaßt, die vom Anlegen einer Spannung an den externen Anschluß abhängig ist, die höher ist als die Spannung eines normalen logischen Pegels.

6. Halbleiterspeichereinrichtung nach Anspruch 3, dadurch gekennzeichnet, daß der externe Anschluß einen ersten und einen zweiten externen Anschluß umfaßt, und daß die Testsignal-Erzeugungseinrichtung eine Zeitabstimmungs-Erfassungseinrichtung (30 a) zum Erzeugen des Testsignales umfaßt, die davon abhängig ist, ob die Zeitabstimmung des an den ersten externen Anschluß angelegten Signales und die Zeitabstimmung des an den zweiten externen Anschluß angelegten Signales verschieden ist von einer normalen Zeitabstimmung.

7. Halbleiterspeichereinrichtung nach Anspruch 4, dadurch gekennzeichnet, daß der externe Anschluß einen ersten und einen zweiten externen Anschluß, die Testsignal-Erzeugungseinrichtung eine Erfassungseinrichtung (20) für höhere Spannung zum Erzeugen eines vorbestimmten Signales, die vom Anlegen einer Spannung an den ersten externen Anschluß abhängig ist, die höher ist als die Spannung eines normalen logischen Pegels, und eine Zeitabstimmungs- Erfassungseinrichtung (30 b) zum Erzeugen des Testsignales umfaßt, die davon abhängig ist, ob die Zeitabstimmungen der an den ersten und zweiten externen Anschluß angelegten Signale verschieden sind von einer normalen Zeitabstimmung und das vorbestimmte Signal von der Erfassungseinrichtung (20) für höhere Spannung angelegt ist.

8. Halbleiterspeichereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der externe Anschluß einen ersten und einen zweiten externen Anschluß umfaßt, und die Testsignal-Erzeugungseinrichtung eine Erfassungseinrichtung (20) für höhere Spannung zum Erzeugen eines vorbestimmten Signales umfaßt, die vom Anlegen einer Spannung an den ersten externen Anschluß abhängig ist, die höher ist als die Spannung eines normalen logischen Pegels, und eine Logikeinrichtung (40) zum Erzeugen des Testsignales umfaßt, die abhängig ist vom Anlegen eines Signales mit einem vorbestimmten logischen Pegel an den zweiten externen Anschluß und vom Anlegen des vorbestimmten Signales von der Erfassungseinrichtung (20) für höhere Spannung.

9. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 8, gekennzeichnet durch eine Schaltsignal-Erzeugungseinrichtung (20 a), die von einem vorbestimmten Adreßsignal abhängig ist, zum Anlegen des Testsignales von der Testsignal-Erzeugungseinrichtung (20, 30 a, 30 b) an die Verzögerungseinrichtung (10 a, 10 b).

10. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 8, gekennzeichnet durch eine Schaltsignal-Erzeugungseinrichtung (20 b), die von einem vorbestimmten Adreßsignal und vom Testsignal von der Testsignal-Erzeugungseinrichtung (20, 30 a, 30 b) abhängig ist, zum Erzeugen einer Mehrzahl von Schaltsignalen, wobei die Verzögerungseinrichtung (10 b) das erste Signal in einer Mehrzahl von Stufen auf der Basis der Mehrzahl von Schaltsignalen verzögert.

11. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, daß die Verzögerungseinrichtung (10 a) eine Invertierungseinrichtung (11, 12) mit Eingangs- und Ausgangsanschlüssen, eine Kondensatoreinrichtung (C 1) und eine Schalteinrichtung (Q 65) umfaßt, die zwischen den Ein- oder Ausgangsanschluß der Invertierungseinrichtung (11, 12) und die Kondensatoreinrichtung (C 1) geschaltet ist und in Abhängigkeit vom Testsignal nicht-leitend gemacht wird.

12. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, daß die Verzögerungseinrichtung (10 a) eine erste Invertierungseinrichtung (11, 12), eine parallel zur ersten Invertierungseinrichtung (11, 12) gebildete zweite Invertierungseinrichtung (Q 66, Q 69), und eine Schalteinrichtung (Q 67, Q 68) zum Abschalten der zweiten Invertierungseinrichtung (Q 66, Q 69) umfaßt, die vom Testsignal abhängt.

13. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, daß die Verzögerungseinrichtung (10 a) einen ersten das erste Signal empfangenden Eingangsanschluß (I 1), einen Ausgangsanschluß (O 1), erste und zweite Transfergatter (TG 1, TG 2), die parallel zwischen den Eingangsanschluß (I 1) und den Ausgangsanschluß (O 1) geschaltet sind, und Verzögerungsschaltkreise (11, 12) umfaßt, die zwischen das erste Transfergatter (TG 1) und den Ein- oder Ausgangsanschluß (I 1, O 1) geschaltet sind, wobei das zweite Transfergatter (TG 2) in Abhängigkeit vom Testsignal leitend gemacht wird.

14. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, daß die Verzögerungseinrichtung (10 b) eine Invertierungseinrichtung (11, 12) mit einem Eingangs- und einem Ausgangsanschluß, eine Mehrzahl von Kondensatoreinrichtungen (C 1, C 4, und eine Schalteinrichtung (Q 65, Q 74) umfaßt, die eine der Mehrzahl von Kondensatoreinrichtungen (C 1, C 2) mit einem internen Anschluß oder einem Ausgangsanschluß der Invertierungseinrichtung (11, 12) auf der Basis der Mehrzahl von Schaltsignalen von der Schaltsignal-Erzeugungseinrichtung (20 b) verbindet oder nicht verbindet.

15. Halbleiterspeichereinrichtung nach einem der Ansprüche 1 bis 14, gekennzeichnet durch ein Speicherzellenfeld (100) mit einer Mehrzahl von Bitleitungspaaren (BL, ), einer Mehrzahl von Wortleitungen (WL), die die Bitleitungspaare (BL, ) kreuzend angeordnet sind, und einer Mehrzahl von Speicherzellen (MC), die an Kreuzungspunkten zwischen der Mehrzahl von Bitleitungspaaren (BL, ) und der Mehrzahl von Wortleitungen (WL) gebildet sind, eine Mehrzahl von Leseverstärkern (510), die eine Potentialdifferenz auf der Mehrzahl der Bitleitungspaare (BL, ) verstärken, einen Adreßpuffer (200), der ein Adreßsignal von außen empfängt, einem Ein-/Ausgangsleitungspaar (I/O, ), einem X-Dekoder (300), der eine Adresse vom Adreßpuffer (200) empfängt und eine der Mehrzahl von Wortleitungen (WL) auswählt, einem Y-Dekoder (400), der ein Adreßsignal vom Adreßpuffer (200) empfängt, eines der Mehrzahl von Bitleitungs­ paaren (BL, ) auswählt und das ausgewählte Bitleitungspaar mit dem Ein-/Ausgangsleitungspaar (I/O, ) verbindet, einen Ausgangsverstärker (600), der das Signal auf dem Ein-/Ausgangsleitungspaar (I/O, ) verstärkt, einen Erzeugungsschaltkreis (91) für ein Wortleitungs-Treibungssignal, der von einem vorbestimmten Steuersignal abhängig ist, zum Anlegen eines Wortleitungs-Treibungssignales an den X-Dekoder (300), einen Erzeugungsschaltkreis (92) für ein Leseverstärker-Treibungssignal, der vom Wortleitungs- Treibungssignal abhängig ist, zum Anlegen eines Leseverstärker- Aktivierungssignales an die Mehrzahl von Leseverstärkern (510), einen Erzeugungsschaltkreis (93) für ein Dekodertreibersignal, der von einem vorbestimmten Signal abhängig ist, zum Anlegen eines Dekodertreibersignales an den Y-Dekoder (400), und einen Erzeuger­ schaltkreis (93) für ein Ausgangsverstärker-Treibungssignal, der vom Dekodertreibersignal abhängig ist, zum Anlegen eines Ausgangsverstärker- Treibersignales an den Ausgangsverstärker (600).

16. Halbleiterspeichereinrichtung nach Anspruch 15, dadurch gekennzeichnet, daß die erste Funktionseinrichtung der X-Dekoder (300) ist, die Verzögerungseinrichtung der Erzeugerschaltkreis (92) des Leseverstärker-Treibersignales ist, und die zweite Funktionseinrichtung und die Auswerteeinrichtung aus der Mehrzahl von Leseverstärkern (510) bestehen.

17. Halbleiterspeichereinrichtung nach Anspruch 15, dadurch gekennzeichnet, daß die erste Funktionseinrichtung der Adreßpuffer (200) ist, die Verzögerungseinrichtung der Erzeugerschaltkreis (91) des Wortleitungs-Treibersignales ist, die zweite Funktionseinrichtung der X-Dekoder (300) ist, und die Auswerteeinrichtung aus der Mehrzahl von Speicherzellen (MC) und der Mehrzahl von Leseverstärkern (510) besteht.

18. Halbleiterspeichereinrichtung nach Anspruch 15, dadurch gekennzeichnet, daß die erste Funktionseinrichtung der Y-Dekoder (400) ist, die Verzögerungseinrichtung der Erzeugerschaltkreis (94) des Ausgangsverstärker-Treibersignales ist, und die zweite Funktionseinrichtung und die Auswerteeinrichtung aus dem Ausgangsverstärker (600) bestehen.

19. Halbleiterspeichereinrichtung nach Anspruch 15, dadurch gekennzeichnet, daß die erste Funktionseinrichtung der Adreßpuffer (200) ist, die Verzögerungseinrichtung der Erzeugerschaltkreis (93) für das Dekodertreibersignal ist, die zweite Funktionseinrichtung der Y-Dekoder (400) ist, und die Auswerteeinrichtung aus der Mehrzahl von Speicherzellen (MC) und dem Ausgangsverstärker (600) besteht.

20. Halbleiterspeichereinrichtung mit einem externen Anschluß und einem Schaltkreis zur Ermöglichung der Erfassung eines Defektes in der Speichereinrichtung, die in Abhängigkeit von einem Signal arbeitet, das an den externen Anschluß angelegt wird, umfassend eine Testsignal-Erzeugungseinrichtung (20, 30 a, 30 b), die vom Anlegen eines Signales mit einem vorbestimmten Zustand, der verschieden ist vom Zustand bei einer normalen Operation, abhängig ist, eine erste Funktionseinrichtung zur Durchführung einer Operation in Abhängigkeit von einem vorbestimmten ersten Signal, eine Verzögerungseinrichtung (10a, 10 b), die das erste Signal empfängt, zum Verzögern des ersten Signales um eine vorbestimmte Verzögerungszeit und Ausgeben des verzögerten Signales als zweites Signal, wobei die Verzögerungszeit in Abhängigkeit vom Testsignal geändert wird, und eine Auswerteeinrichtung zum Auswerten der durch die zweite Funktionseinrichtung ausgeführten Operation.

21. Verfahren zum Betreiben einer Halbleiterspeichereinrichtung mit einem externen Anschluß, der ein von außen angelegtes Signal empfängt, einer ersten Funktionseinrichtung zum Durchführen einer Operation in Abhängigkeit von einem vorbestimmten ersten Signal, einer Verzögerungs­ einrichtung (10 a, 10 b), die das erste Signal empfängt, das erste Signal um eine vorbestimmte Verzögerungszeit verzögert und das verzögerte Signal als zweites Signal ausgibt, und einer zweiten Funktionseinrichtung zum Durchführen einer Operation in Abhängigkeit vom von der Verzögerungseinrichtung (10 a, 10 b) ausgegebenen zweiten Signal, in einem Testmodus, gekennzeichnet durch die Schritte: Erzeugung eines Testsignales in Abhängigkeit vom Anlegen eines Signales mit einem vorbestimmten Zustand, der verschieden ist von einem normalen Betriebszustand an den externen Anschluß, und Änderung der Verzögerungszeit in Abhängigkeit vom Testsignal.

22. Verfahren zum Betreiben eines Schaltkreises, der eine Einrichtung zum Einführen einer Nennverzögerungszeit umfaßt, um eine korrekte Operation einer Funktion sicherzustellen, die der Änderung der Abschlußzeit während einer normalen Operation unterliegt, und wobei die Abschlußzeit durch die Anwesenheit eines Defektes eine Verlängerung erfährt, in einem Testmodus, gekennzeichnet durch die Schritte: Einstellen eines Testmodus' und Erzeugen von zumindest einem Signal in Abhängigkeit davon, und Verminderung der Nennverzögerungszeit in Abhängigkeit von dem Signal auf eine verminderte Nennverzögerungszeit, die ausreichend kurz ist, um Abschlußzeitdauern der Funktion aufgrund der Defekte von normalen Variationen der Abschlußzeitdauer zu isolieren.

23. Verfahren nach Anspruch 22, dadurch gekennzeichnet, daß die Dauer der verkürzten Nennverzögerungszeit etwa die Hälfte der Dauer der Nennverzögerungszeit beträgt.

24. Verfahren nach Anspruch 22 oder 23, dadurch gekennzeichnet, daß der Schritt zur Einstellung eines Testmodus' den Schritt des Anlegens von wenigstens einem abnormen Signal an wenigstens einen Anschluß des Schaltkreises umfaßt.

25. Verfahren nach Anspruch 24, dadurch gekennzeichnet, daß das abnorme Signal eine über der Versorgungsspannung des Schaltkreises liegende Spannung umfaßt, die an einen vorgewählten Anschluß angelegt ist.

26. Verfahren nach Anspruch 24, dadurch gekennzeichnet, daß das abnorme Signal eine abnorme Signalsequenz umfaßt.