DE3931127C2 - Verfahren zum Herstellen einer Halbleitereinrichtung - Google Patents

Verfahren zum Herstellen einer Halbleitereinrichtung

Info

Publication number
DE3931127C2
DE3931127C2 DE3931127A DE3931127A DE3931127C2 DE 3931127 C2 DE3931127 C2 DE 3931127C2 DE 3931127 A DE3931127 A DE 3931127A DE 3931127 A DE3931127 A DE 3931127A DE 3931127 C2 DE3931127 C2 DE 3931127C2
Authority
DE
Germany
Prior art keywords
film
melting point
layer
high melting
insulating film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
DE3931127A
Other languages
English (en)
Other versions
DE3931127A1 (de
Inventor
Masahiro Yoneda
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of DE3931127A1 publication Critical patent/DE3931127A1/de
Application granted granted Critical
Publication of DE3931127C2 publication Critical patent/DE3931127C2/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/098—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being PN junction gate field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System
    • H01L21/28525—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System the conductive layers comprising semiconducting material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/32055—Deposition of semiconductive layers, e.g. poly - or amorphous silicon layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
    • H01L21/76205—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO in a region being recessed from the surface, e.g. in a recess, groove, tub or trench region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H01L29/456—Ohmic electrodes on silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66606—Lateral single gate silicon transistors with final source and drain contacts formation strictly before final or dummy gate formation, e.g. contact first technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

Die vorliegende Erfindung betrifft ein Verfahren zum Herstellen einer Halbleitereinrichtung.
In letzter Zeit sind Halbleitereinrichtungen im Hinblick auf Erhöhung der Integrationsdichte und der Verarbeitungs­ geschwindigkeiten gemäß Forderungen nach fortschrittlicheren Techniken entwickelt worden. Die Zwecke der Erhöhung der Integrationsdichte und der Verarbeitungsgeschwindigkeiten sind in gewisser Hinsicht widersprüchlich. Es kann vorkommen, daß ein hoher Integrationsgrad von Halbleitereinrichtungen eine Erhöhung einer Verarbeitungsgeschwindigkeit im Gegenteil verhindert. Aus diesem Grunde sind Techniken, die beiden Zwecken gerecht werden können, sehr nützlich.
Die Tendenz zur Erhöhung der Integrationsdichte von Halblei­ tereinrichtungen führt zwangläufig zu mikroskopischen Größen von Halbleitereinrichtungen oder mikroskopischen Strukturen von einzelnen Halbleiterelementen jeder Halbleitereinrich­ tung. So ist zum Beispiel in der JP-OS 16573/1986 eine fein­ reduzierte Struktur einer MOS-Einrichtung (MOS= metal oxide semiconductor; Metalloxidhalbleiter) offenbart. Fig. 3 zeigt eine Schnittansicht eines MOSFET (FET= field effect tran­ sistor; Feldeffekttransistor), wie er in dieser Veröffent­ lichung angegeben ist. Der in Fig. 3 gezeigte MOSFET 1 weist eine Gateelektrode 4 auf, die aus einer polykristallinen Siliziumschicht über einem dünnen Gateoxidfilm 3 auf einer Oberfläche eines Siliziumsubstrats 2 gebildet ist. Ein Sourcegebiet 5 und ein Draingebiet 6, die durch Diffusion von Störstellen gebildet sind, sind auf der Oberfläche des Siliziumsubstrats 2 mit einem Abstand voneinander gebildet. Das Oberflächengebiet des Siliziumsubstrats 2, das zwischen dem Sourcegebiet 5 und dem Draingebiet 6 angeordnet ist, ist ein Kanalgebiet des MOSFET 1. Leitende Schichten 7 und 8 aus polykristallinem Silizium für Elektroden sind auf dem Sourcegebiet 5 bzw. dem Draingebiet 6 gebildet. Der jeweilige leitende Schichtabschnitt 7 bzw. 8 erstreckt sich über der oberen Oberfläche eines jeweiligen Feldoxidfilms 9 zur Vor­ richtungstrennung von den Oberflächen des Sourcegebietes 5 bzw. des Draingebietes 6. Die leitenden Schichtabschnitte 7 und 8 für Elektroden auf dem Feldoxidfilm 9 sind durch in einem Zwischenschichtisolierfilm 10 vorgesehene Kontakt­ löcher mit einer Aluminiumverbindungsschicht 11 verbunden.
Diese bekannte Halbleitereinrichtung weist hinsichtlich der feinen Struktur die anschließend beschriebenen Merkmale auf.
(1) Die Gateelektrode 4 ist mit einer Gateelektrodenbreite gebildet, die sich in einem unteren Abschnitt von der in einem oberen Abschnitt unterscheidet. Die Gateelektroden­ breite im unteren Abschnitt der Elektrode 4 ist kleiner, und folglich kann eine Kanallänge des MOSFET, die durch diese Breite bestimmt wird, verringert werden. Die Gateelektroden­ breite im oberen Abschnitt der Elektrode 4 ist größer, was dazu dient, eine Reduzierung einer Querschnittsfläche der Gateelektrode 4 zu verhindern. Als Ergebnis des Verhinderns der Reduzierung der Querschnittsfläche der Gateelektrode 4 ist es möglich gemacht, eine Vergrößerung eines Verbin­ dungswiderstands zwischen der Gateelektrode 4 und äußeren Strukturen, wie etwa Wortleitungen, zu verhindern.
(2) Das Sourcegebiet 5 und das Draingebiet 6 stehen mit den jeweiligen Aluminiumverbindungsschichtgebieten 11 auf dem Feldoxidfilm 9 durch die leitenden Schichtabschnitte 7 bzw. 8 in Kontakt. Folglich ist es nicht erforderlich, einen Abstand für direkte Kontakte zwischen dem Sourcegebiet 5 bzw. dem Draingebiet 6 und der Aluminiumverbindungsschicht 11 vorzusehen. Damit können die Störstellendiffusionsflächen des Sourcegebiets 5 und des Draingebiets 6 reduziert werden.
Im folgenden werden die wichtigsten Herstellungsschritte des bekannten MOSFET mit Bezug auf die Fig. 4A bis 4C beschrieben.
Zunächst wird eine polykristalline Siliziumschicht 12, im folgenden auch als Polysiliziumschicht bezeichnet, und ein Siliziumoxidfilm 13 auf der Oberfläche des Siliziumsubstrats 2, das mit einem Feldoxidfilm 9 versehen ist, abgeschieden, wie dies in Fig. 4A gezeigt ist.
Dann werden unter Verwendung eines fotolithografischen Ver­ fahrens und eines Ätzverfahrens der Siliziumoxidfilm 13 und die Polysiliziumschicht 12, die auf der Oberfläche des Sili­ ziumsubstrats 2 abgeschieden sind, geätzt und derart abge­ tragen, daß ein Kanalgebiet des MOSFET erhalten wird. Das verwendete Ätzverfahren ist ein Plasmatrockenätzverfahren. Als Ergebnis wird eine Oberfläche des Kanalgebiets auf dem Siliziumsubstrat 2 freigelegt, wie dies in Fig. 4B gezeigt ist. Das Plasmaätzen ist ein Verfahren des Erzeugens und Abtragens von flüchtigem Material durch eine Reaktion zwi­ schen angeregten Atomen und Molekülen im ionengeladenen Gas­ plasma und der Polysiliziumschicht 12. Nachdem die Polysili­ ziumschicht 12 abgetragen ist, wird die Oberfläche des Sili­ ziumsubstrats 2 der Einwirkung der Ionen im Plasma ausge­ setzt. Durch die Ioneneinwirkung wird die Oberfläche des Siliziumsubstrats 2 aufgerauht und beschädigt.
Anschließend wird ein thermischer Oxidationsprozeß angewen­ det, um einen Gateoxidfilm 3 auf der Kanalgebietsoberfläche des Siliziumsubstrats 2 und der inneren Seitenwände der Öff­ nung der Polysiliziumschicht 12 zu bilden. Anschließend wird ein Temperverfahren in einer Stickstoffatmosphäre angewendet, um die in der Polysiliziumschicht 12 enthaltenen Störstellen in das Siliziumsubstrat 2 zu diffundieren, wodurch ein Sourcegebiet 5 und ein Draingebiet 6 gebildet werden, wie dies in Fig. 4C gezeigt ist.
Als Ergebnis einer fein reduzierten Struktur dieser Elemente weist der MOSFET oben beschriebener Struktur, der mit den vorstehend beschriebenen Schritten hergestellt worden ist, die nachstehend beschriebenen Nachteile auf.
(a) Obwohl es erforderlich ist, die Verbindungstiefe des Sourcegebietes und des Draingebietes entsprechend der Maß­ stabsregel durch die Reduzierung der Struktur der Einrich­ tungen zu verringern, wird es schwierig, die Bildung dieser Gebiete durch thermische Diffusion von der Polysilizium­ schicht 12 zu steuern, da die Verbindungstiefe abnimmt.
(b) Das Kontaktverfahren, nach dem das Sourcegebiet 5 und das Draingebiet 6 im Siliziumsubstrat 2 in direktem Kontakt mit den leitenden Schichtabschnitten 7 bzw. 8 für Elektroden stehen, bringt die Bildung eines natürlichen Oxidfilms an den jeweiligen Flächen dazwischen mit sich, was eine Erhöhung eines Kontaktwiderstands und ein Hindernis für einen guten ohmschen Kontakt bewirkt.
(c) Wie in Fig. 4B gezeigt ist, wird der Schritt des Ätzens und Abtragens des Siliziumoxidfilms 13 und der Polysilizium­ schicht 12 durch Plasmatrockenätzen ausgeführt. Folglich ist die Oberfläche des Siliziumsubstrats 2, die am Ende des Ätzens freigelegt ist, durch das Plasma beschädigt, wie dies oben beschrieben ist. Eine solche Beschädigung verschlechtert die Eigenschaften des Transistors insbesondere deshalb, weil dieses Oberflächengebiet des Siliziumsubstrats 2 als das Kanalgebiet des MOSFET dient.
Außerdem gibt es noch ein anderes Problem, das durch die Miniaturisierung der Struktur der Transistoren verursacht wird, nämlich das Problem des Schwankens der Eigenschaften der Transistoren, das durch die Erzeugung sogenannter heißer Ladungsträger verursacht wird. Wenn die Kanallänge des Tran­ sistors kleiner wird, wird das elektrische Feld in der Nähe des Drains konzentriert, wodurch heiße Ladungsträger erzeugt werden. Ein Teil der heißen Ladungsträger dringt in den Gate­ oxidfilm ein und wird dort festgehalten. Die festgehaltenen Ladungsträger verursachen eine Veränderung der Schwellen­ spannung und damit eine Verschlechterung der wechselseitigen Leitfähigkeit. Als Struktur zum Verhindern des Schwankens der Eigenschaften der MOSFET, die durch die heißen Ladungs­ träger verursacht wird, ist eine sogenannte LDD-Struktur (LDD = lightly doped drain; leicht dotiertes Drain) bekannt geworden. Bei der LDD-Struktur ist ein Störstellengebiet vom gleichen Leitfähigkeitstyp wie das Draingebiet, aber mit niedrigerer Konzentration, zwischen dem Kanalgebiet und dem Draingebiet vorgesehen. Das Störstellengebiet niedriger Konzentration verringert die Konzentration des elektrischen Feldes in seiner Nähe, wodurch die Erzeugung von sogenannten heißen Ladungsträgern reduziert wird.
Wie vorstehend beschrieben ist, sind die LDD-MOSFET hinsicht­ lich des Unterdrückens des Schwankens der Eigenschaften von Transistoren, das durch die Erzeugung von heißen Ladungs­ trägern verursacht wird, wirksam, und folglich sind die oben beschriebene Verbesserung der Verbindungsstruktur und die Verbesserung des LDD-MOSFET sehr wichtig für die Miniaturi­ sierungstechnik.
Aus der US-PS 4 364 166 ist eine Halbleitereinrichtung der eingangs beschriebenen Art bekannt. Bei der bekannten Halbleitereinrichtung ist auf jedem Source-/Drainbereich eine polykristalline Siliziumschicht gebildet. Diese polykristalline Siliziumschicht ist dotiert. Das Dotiermaterial wurde teilweise durch Diffusion während einer Wärmebehandlung in das Substrat zum Bilden gerade der Source-/Drainbereiche diffundiert. Auf der polykristallinen Siliziumschicht ist eine Silizidschicht gebildet. Wenn bei der Bildung der Source-/Drainbereiche die Wärmebehandlung einsetzt, diffundieren die Dotierstoffe relativ schnell und relativ tief in das Substrat. Die Steuerung der Tiefe der Source-/Drainbereiche ist sehr schwierig, insbesondere ist es schwierig, sie flach zu halten.
Aus der US-PS 4 392 150 ist eine Halbleitereinrichtung bekannt, bei der eine LDD-Struktur vorgesehen ist. Eine polykristalline Siliziumschicht verbindet diese Struktur mit einer Leitung in einem Kontaktloch. Die polykristalline Siliziumschicht liegt teilweise über einer Silizidschicht. Die Silizidschicht ist jedoch nicht mit der LDD-Struktur verbunden. Daher kann sie nicht für eine Leitungsschichtstruktur für eine erste Elektrode dienen. Auch hier liegt die polykristalline Siliziumschicht direkt auf dem Substrat auf, der Sourcebereich wird gebildet, indem die Dotieratome aus der polykristallinen Siliziumschicht in das Substrat getrieben werden. Es treten die gleichen Schwierigkeiten und Probleme auf, wie sie zuvor erläutert sind.
Aus "Neues aus der Technik", Nr. 4, 15. August 1983, Seite 1 ist es bekannt, Source-/Drainbereiche in der Form von Schottky-Übergängen zu bilden. Es wird eine Silizidschicht auf das Halbleitersubstrat aufgebracht, so daß ein Schottky- Übergang gebildet wird. Das Silizid wird mit Leitern kontaktiert, die aus einer Schicht aus Titan oder Titan-Wolfram und einer Schicht aus Silizium gebildet sind. Dabei stellt sich das Problem nicht, wie Source-/Drainbereich durch Diffusion mit besonderen Eigenschaften gebildet werden können.
Aus der EP 0 183 995 A1 ist es bekannt, Source-/Drainbereiche mit einer polykristallinen Siliziumleiterschicht zu kontaktieren. Zur Verbesserung der Leitfähigkeit wird in dem Bereich, in dem die polykristalline Schicht über Isolierabschnitten verläuft, unter der polykristallinen Schicht eine Silizidschicht vorgesehen. Auch hier ist das Problem nicht gelöst, wie die Source-/Drainbereiche gezielt durch Diffundieren von Dotierungsatomen gebildet, dabei aber flach gehalten werden können.
Aufgabe der Erfindung ist es, ein Verfahren zum Herstellen einer Halbleitereinrichtung anzugeben, das es ermöglicht, Schaden auf einer Oberfläche eines Halbleiter­ substrats aufgrund von Ätzen in einem Strukturierungsprozeß von leitenden Schichten für Elektroden zu verhindern und die Her­ stellung von LDD-Gebieten auf einem Substrat einer Halbleiter­ einrichtung zu ermöglichen.
Die Aufgabe der Erfindung wird durch ein Verfahren mit den Merkmalen des Patentanspruchs 1 gelöst. Die leitenden Schichten für Elektroden sind aus einer laminierten Struktur aus einer Schicht, die ein Metall hohen Schmelzpunkts enthält und eine hohe Leitfähigkeit auf­ weist, und einer polykristallinen Siliziumschicht gebildet, wodurch ein Verbindungswiderstand im Vergleich zu dem einer Ein-Schicht-Struktur von polykristallinem Silizium gesenkt werden kann.
Außerdem wird der Kontakt zwischen den Störstellendiffusions­ gebieten und den leitenden Schichten für Elektroden durch den Film aus Metall hohen Schmelzpunkts und dergleichen her­ gestellt. Dementsprechend ist ein Kontaktwiderstand im Ver­ gleich zu dem einer Einrichtung, bei der die Störstellendif­ fusionsgebiete und die leitende Schicht aus polykristallinem Silizium in direktem Kontakt miteinander stehen, verringert. Außerdem ist ein Flächenwiderstand in den Störstellendiffu­ sionsgebieten im Vergleich zu dem bekannter Einrichtungen verringert.
Bevorzugte Weiterbildungen sind in den Unteransprüchen 2 bis 5 gekennzeichnet. Es wird dabei darauf hingewiesen, daß Seitenwand- Spacer per se aus IBM TDB, Band 28, Nr. 1, Juni 1985, Seite 26 bekannt sind.
Die Störstellendiffusionsgebiete werden durch thermische Diffusion der in der polykristallinen Siliziumschicht jeder leitenden Schicht für die Elektrode enthaltenen Störstellen in das Halbleitersubstrat durch den Film aus Metall hohen Schmelzpunktes gebildet. Bei diesem Schritt dient der Film aus Metall hohen Schmelzpunktes zum Vergrößern eines Diffu­ sionsabstandes von der polykristallinen Siliziumschicht als der Störstellenquelle zu einem Gebiet, in dem im Halbleiter­ substrat ein Störstellengebiet zu bilden ist. Die Diffusions­ rate der Störstellen im Film aus Metall hohen Schmelzpunktes ist niedriger als jene in der Siliziumschicht. Folglich ist es einfach, die Zeitdauer des thermischen Diffusionsprozesses durch Einstellen einer langen Zeitdauer für die Diffusion der Störstellen in das Halbleitersubstrat einzustellen. Dadurch kann die Wirksamkeit der Steuerung für den thermischen Diffu­ sionsprozeß vergrößert werden, und Störstellengebiete niedrigerer Tiefe können einfach gebildet werden.
Der Film aus Metall hohen Schmelzpunktes wird auch als ein Schutzfilm gegen Ätzen verwendet, wenn der Film aus polykristallinem Silizium auf dem Film aus Metall hohen Schmelzpunktes geätzt wird. Dies erfolgt so, da in einem bekannten Ätzprozeß des poly­ kristallinen Siliziumfilms die Oberfläche des Halbleiter­ substrats beim Ätzen beschädigt wird. Daher wird der Film aus Metall hohen Schmelzpunktes auf das Halbleitersubstrat aufgebracht, und dieser Film dient dazu, zu verhindern, daß die Oberfläche des Halbleitersubstrats beim Ätzen des Poly­ siliziumfilms direkt freigelegt wird, und um die Oberfläche vor Beschädigung durch das Ätzen zu schützen. Nach dem Ätzen des polykristallinen Siliziumfilms wird der Metallfilm durch einen Ätzprozeß abgetragen, der auf der Oberfläche des Halb­ leitersubstrats nur geringe Beschädigung verursacht, wodurch eine Beschädigung auf der Oberfläche des Halbleitersubstrats verhindert werden kann.
Es folgt die Beschreibung von Ausführungsbeispielen anhand der Figuren. Von den Figuren zeigen
Fig. 1A bis 1F Schnittansichten, die die aufeinanderfol­ genden Schritte eines Verfahrens zum Her­ stellen eines MOSFET gemäß eines ersten Ausführungsbeispiels darstellen;
Fig. 2A bis 2E Schnittansichten, die die aufeinanderfol­ genden Schritte eines Verfahrens zum Her­ stellen eines MOSFET gemäß eines zweiten Ausführungsbeispiels darstellen;
Fig. 3 eine Schnittansicht, die eine Struktur eines bekannten MOSFET darstellt; und
Fig. 4A bis 4C Schnittansichten, die die Hauptschritte eines Verfahrens zum Herstellen des in Fig. 3 gezeigten MOSFET darstellen.
Zuerst wird eine bevorzugte erste Ausführungsform mit Bezug auf die Fig. 1A bis 1F, die eine Struktur eines MOSFET gemäß der Schritte eines Her­ stellungsverfahrens dafür darstellen, beschrieben.
Gemäß Fig. 1 wird zuerst ein Feldoxidfilm 9 zur Vorrichtungstrennung durch ein LOCOS-Verfahren (LOCOS= local oxidation of silicon; lokales Oxidieren von Silizium) in vorbestimmten Gebieten auf einer Oberfläche eines Siliziumsubstrats 2, wo eine Wanne 30 gebildet ist, gebildet. Dann wird ein Film 31 aus einem Silizid eines Metalls hohen Schmelzpunktes, das heißt ein Wolframsilizid-Film (WSix), ein Titansilizid-Film (TiSix) oder dergleichen, auf der Oberfläche des Silizium­ substrats 2 gebildet. Ein Verfahren des Bildens der Silizid­ schicht weist einen Schritt des Abscheidens eines Metalls hohen Schmelzpunktes auf der Oberfläche des Siliziumsubstrats 2 durch das CVD-Verfahren (CVD= chemical vapor deposition; chemische Dampfabscheidung) oder durch Sputtern auf. Danach wird ein Temperverfahren ausgeführt, so daß das Gebiet des Metalls hohen Schmelzpunktes, das mit der Oberfläche des Siliziumsubstrats in Kontakt steht, in ein Silizid umgewan­ delt wird. Das Temperverfahren zur Silizidierung dieses Gebietes braucht nicht ausgeführt zu werden, wenn die Silizidschicht durch das in den nachfolgenden Schritten ausgeführte Tempern nebenbei gebildet wird. Die Dicke der Schicht des Metalls hohen Schmelzpunktes beträgt zum Beispiel zwischen 100 und 300 nm und vorzugsweise etwa 200 nm. Insbesondere wird die untere Grenze der Filmdicke so gewählt, daß sie ausreicht, ein Vergröbern der Qualität des Metalls hohen Schmelzpunktes zu verhindern. Die Ober­ grenze der Filmdicke wird so ausgewählt, daß sie ausreicht, die Strukturierungsgenauigkeit, die sich aus der Erhöhung des Ätzbetrages in Richtung der Filmebene durch das Naßätzen ergibt, wie später beschrieben wird, nicht zu verschlech­ tern. Weiterhin wird ein erster Polysiliziumfilm 32 unter Verwendung des CVD-Verfahrens gebildet. Die Dicke des Poly­ siliziumfilms 32 beträgt etwa 250 nm. Dann werden Störstel­ len, wie etwa Arsen, durch ein Ionenimplantationsverfahren in den ersten Polysiliziumfilm 32 eingebracht, wie dies in Fig. 1A zu sehen ist.
Dann wird ein Siliziumoxidfilm 33 auf dem ersten Polysili­ ziumfilm 32 nach dem CVD-Verfahren abgeschieden. Anschließend werden Abschnitte des ersten Polysiliziumfilms 32 und des Siliziumoxidfilms 33, die auf einem vorbestimmten Oberflä­ chengebiet des Siliziumsubstrats 2, das als ein Kanalgebiet 34 des MOSFET vorgesehen ist, abgeschieden sind, unter Ver­ wendung eines fotolithografischen Verfahrens und eines Plasmaätzverfahrens oder dergleichen abgetragen. Als Ergebnis wird ein vorbestimmtes Gebiet des Metallsilizidfilms 31 eines Metalls hohen Schmelzpunktes freigelegt. Der erste Polysili­ ziumfilm 32, der durch dieses Ätzverfahren strukturiert worden ist, dient als Elektroden 32a für das Source- bzw. das Draingebiet, wie in Fig. 1B zu sehen ist.
Dann wird der Film 31 aus einem Silizid eines Metalls hohen Schmelzpunktes unter Verwendung eines Naßätzverfahrens abge­ tragen. Das Naßätzverfahren wird zum Beispiel unter Verwen­ dung von Fluorwasserstoffsäure oder einer Lösung einer Mischung von Fluorwasserstoffsäure und Ammoniumfluorid aus­ geführt. Das Naßätzverfahren wird insbesondere deshalb ange­ wendet, weil dieses Verfahren die Oberfläche des Silizium­ substrats 2, die das Kanalgebiet 34 sein soll, nicht be­ schädigt.
Anschließend wird ein Isolierfilm 35, wie etwa ein Silizium­ oxidfilm oder ein Siliziumnitridfilm, über dem Kanalgebiet 34 der Oberfläche des Siliziumsubstrats 2 und den oberen und Seitenoberflächen des strukturierten Mehrfachfilms 31, 32a und 33 nach dem CVD-Verfahren gebildet. Der Isolierfilm 35 auf dem Kanalgebiet 34 stellt einen Gateisolierfilm des Transistors dar, wie in Fig. 1C gezeigt ist.
Dann wird ein zweiter polykristalliner Siliziumfilm 36 auf der gesamten Oberfläche unter Verwendung des CVD-Verfahrens abgeschieden, wie dies in Fig. 1D gezeigt ist.
Anschließend wird ein Temperverfahren zum Bilden des Source- und des Draingebietes angewendet. Die im ersten Polysilizium­ film 32a enthaltenen Störstellen, wie etwa Phosphor oder Arsen, treten durch den Film 31 eines Silizids eines Metalls hohen Schmelzpunktes hindurch und werden in das Silizium­ substrat 2 durch das Temperverfahren bei hoher Temperatur diffundiert. Als Ergebnis werden ein Sourcegebiet 5 und ein Draingebiet 6 im Siliziumsubstrat 2 gebildet. Der Film 31 eines Silizids eines Metalls eines hohen Schmelzpunktes dient dazu, einen Diffusionsabstand für die Störstellen, die vorbestimmte Gebiete im Siliziumsubstrat 2 reichen sollen, zu erhöhen. Ein Teil der Störstellen, wie etwa Arsen, wird im Film 31 eines Silizids eines Metalls hohen Schmelzpunktes eingefangen. Dadurch wird die für die ther­ mische Diffusion erforderliche Zeitdauer vergrößert, und die Wirksamkeit der Steuerung des thermischen Diffusionsverfah­ rens wird verbessert. Damit kann die Zeitdauer des thermischen Diffusionsprozesses mit hoher Genauigkeit gesteuert werden, wodurch es möglich ist, das Sourcegebiet 5 bzw. das Drain­ gebiet 6 mit geringer Tiefe zu bilden.
Im Anschluß daran wird der zweite Polysiliziumfilm 36 unter Verwendung eines fotolithografischen Verfahrens geätzt. Als Ergebnis wird eine Gateelektrode 36a strukturiert. Die Gate­ elektrode 36a wird so gebildet, daß sie sich teilweise über der jeweiligen Oberfläche der ersten Polysiliziumfilme 32a, die Elektroden des Sourcegebiets 5 bzw. des Draingebiets 6 werden, erstreckt, wie dies in Fig. 1E gezeigt ist.
Schließlich werden, nachdem ein Zwischenschichtisolierfilm 37 gebildet ist, Kontaktlöcher eingebracht, und eine Alu­ miniumverbindungsschicht 38 wird in jedem Kontaktloch ge­ bildet. Damit ist der Herstellungsprozeß des MOSFET abge­ schlossen, wie dies in Fig. 1F gezeigt ist.
Wie vorstehend beschrieben ist, hat die Gateelektrode 36a des MOSFET bei diesem Ausführungsbeispiel eine Struktur, die sich über die des auf der jeweiligen Oberfläche des Source­ gebiets 5 bzw. des Draingebiets 6 gebildeten ersten Polysili­ ziumfilms 32a erstreckt. Dementsprechend können die sich über dem ersten Polysiliziumfilm 32a erstreckenden Gebiete der Gateelektrode 36a groß gemacht werden, selbst wenn die Breite des Kanalgebiets, das unter der Gateelektrode 36a liegt, sehr klein ist. Damit kann eine wirksame Querschnitts­ fläche für das Leiten der Gateelektrode 36a groß gemacht werden. Die vorstehend beschriebene Struktur ermöglicht es, den Verbindungswiderstand der Gateelektrode 36a zu senken.
Der auf dem Sourcegebiet 5 bzw. dem Draingebiet 6 gebildete erste Polysiliziumfilm 32a dient zum Einleiten von Störstel­ len zur Bildung des Source- bzw. des Draingebiets in das Siliziumsubstrat 2 und dient auch als eine interne Verbin­ dung zum Verbinden des Source- und des Draingebiets 5 bzw. 6 mit der Aluminiumverbindungsschicht 38. Da diese interne Verbindung eine laminierte Struktur aus dem ersten Polysili­ ziumfilm 32a und dem Film 31 eines Silizids eines Metalls hohen Schmelzpunktes aufweist, kann der Flächenwiderstand reduziert werden. So beträgt der Flächenwiderstand zum Bei­ spiel im Fall einer Ein-Schicht-Struktur von Polysilizium 100 bis 700 Ω/, während der Flächenwiderstand im Falle der laminierten Struktur auf 1 bis 3 Ω/ gesenkt ist. Das Metall hohen Schmelzpunktes oder das Silizid dieses Metalls weist einen höheren Schmelzpunkt auf als das Verbindungsmaterial, wie etwa Aluminium. Damit können die Schritte des Hochtempe­ raturrückflusses und des Temperns zum Verflachen der Ober­ fläche der Schicht, die auf dem Substrat laminiert ist, aus­ geführt werden. Das Metall bzw. das Silizid hohen Schmelz­ punktes können durch Naßätzen einfach abgetragen werden.
Weiterhin sind das Sourcegebiet 5 und das Draingebiet 6 des MOSFET dieses Ausführungsbeispiels durch thermische Diffusion von Störstellen von der ersten Polysiliziumschicht 32a aus in das Siliziumsubstrat 2 durch den Film 31 eines Silizids eines Metalls hohen Schmelzpunktes gebildet. Folglich kann die Diffusionstiefe der Störstellen mit hoher Genauigkeit gesteuert werden, und flache Sperrschichten können einfach gebildet werden. Die flachen Sperrschichten des Sourcegebiets 5 und des Draingebiets 6 ermöglichen, eine parasitäre Sperr­ schichtkapazität zwischen dem Siliziumsubstrat 2 und dem Sourcegebiet 5 bzw. dem Draingebiet 6 zu reduzieren.
Weiterhin wird bei dem vorstehend beschriebenen Herstellungs­ verfahren der auf dem Kanalgebiet des Siliziumsubstrats 2 abgeschiedene Film 31 eines Silizids eines Metalls hohen Schmelzpunktes als ein Schutzfilm gegen Ätzen verwendet. Insbesondere verhindert dieser Film 31 eines Silizids eines Metalls hohen Schmelzpunktes eine Beschädigung der Oberfläche des Siliziumsubstrats 2 durch das Plasmaätzen im Struktu­ rierungsprozeß für die Gatebildung im ersten Polysiliziumfilm 32. Anschließend wird dieser auf dem Kanalgebiet befindliche Film 31 eines Silizids eines Metalls hohen Schmelzpunktes durch einen Naßätzprozeß abgetragen, der keine Beschädigung der Oberfläche des Substrats verursacht. Allgemein gesehen wird im Hinblick auf die Tendenz zur fein-reduzierten Struk­ tur von Einrichtungen das Ätzen zum Bestimmen eines Kanal­ gebietes vorzugsweise durch ein Trockenätzverfahren, das eine sehr gute Genauigkeit feiner Bildung bzw. feiner Struk­ turierung besitzt, ausgeführt. Trockenätzen verursacht jedoch unvermeidbar eine Beschädigung der Oberfläche des Silizium­ substrats. Naßätzen ist jedoch hinsichtlich der Genauigkeit der feinen Strukturierung begrenzt. Daher wird bei diesem Ausführungsbeispiel das Trockenätzen im Prinzip als Ätzver­ fahren zur Bildung des Kanals verwendet, und der Film 31 eines Silizids eines Metalls hohen Schmelzpunktes wird vor­ gesehen, um eine Beschädigung der Oberfläche des Substrates zu verhindern. Das Naßätzen wird zum Abtragen des Films 31 eines Silizids eines Metalls hohen Schmelzpunktes verwendet. Dementsprechend wird, um den isotropischen Effekt beim Troc­ kenätzen zu verringern, der Film 31 eines Silizids eines Metalls hohen Schmelzpunktes mit einer geringen Dicke ge­ bildet. Damit hat das Kanalgebiet auf der Oberfläche des Siliziumsubstrats 2, das durch zwei Ätzprozesse gebildet wird, eine gute Kristallinität, und der so erhaltene MOSFET weist exzellente elektrische Eigenschaften auf.
Bei dem vorstehend beschriebenen Ausführungsbeispiel wird der thermische Diffusionsprozeß zum Bilden des Sourcegebiets und des Draingebiets in dem in Fig. 1E gezeigten Schritt angewendet. Dieser Prozeß ist jedoch nicht darauf beschränkt. Der thermische Diffusionsprozeß kann auch zu jedem anderen geeigneten Zeitpunkt ausgeführt werden, solange er nach dem Ende des Strukturierungsprozesses der ersten Polysilizium­ schicht 32a erfolgt.
Die zweite Ausführungsform bezieht sich auch auf ein Verfahren zum Herstellen einer Struktur eines MOSFET, wie das oben beschriebene erste Ausführungsbeispiel. Da die in den Fig. 2A und 2B gezeigten Schritte die gleichen Schritte sind, wie die in den Fig. 1A und 1B des ersten Ausführungsbeispieles, wird deren Beschreibung ausgelassen.
Am Ende des in Fig. 2B gezeigten Schrittes ist der als eine interne Verbindung dienende erste polykristalline Silizium­ film 32a gebildet, und der Film 31 eines Silizids eines Metalls hohen Schmelzpunktes ist im Kanalgebiet 34 freige­ legt.
Dann wird ein zweiter Siliziumoxidfilm 39 auf der Oberfläche der ersten Polysiliziumfilmstruktur 32a und auf der Ober­ fläche des Films 31 eines Silizids eines Metalls hohen Schmelzpunktes im Kanalgebiet 34 unter Verwendung eines CVD- Verfahrens gebildet, wie dies in Fig. 2C gezeigt ist.
Im Anschluß daran wird der zweite Siliziumoxidfilm 39 unter Verwendung reaktiver Ionenätzung anisotrop geätzt. Als Er­ gebnis verbleibt der zweite Siliziumoxidfilm 39 nur in Gebieten, die den Seitenwänden der zweiten Polysiliziumstruk­ turen 32a gegenüberliegen. Die verbleibenden Gebiete des zweiten Siliziumoxidfilms werden als Seitenwandabstandsstücke oder Seitenwand-Spacer 40 bezeichnet (siehe Fig. 2D). Da die Seitenwand-Spacer 40 durch reaktives Ionenätzen gebildet werden, wird bevorzugt, daß das Ätzen ausgeführt wird, so­ lange der Film 31 eines Silizids eines Metalls hohen Schmelz­ punktes auf dem Kanalgebiet belassen ist. Der Grund dafür ist, daß die Oberfläche des Kanalgebiets des Siliziumsub­ strats 2 durch das reaktive Ionenätzen zur Bildung der Sei­ tenwand-Spacer 40 beschädigt wird, es sei denn, der Film 31 des Silizids eines Metalls hohen Schmelzpunktes ist noch vorhanden.
Im Anschluß daran werden die gleichen Schritte wie die in den Fig. 1C bis 1F des ersten Ausführungsbeispiels ge­ zeigten ausgeführt, wodurch der MOSFET hergestellt wird.
Die Seitenwand-Spacer 40 haben die nachstehend beschriebenen Funktionen. Gemäß Fig. 2E sichern die Seitenwand-Spacer 40 eine Isolation zwischen der Gateelektrode 36a und den Elek­ troden 32a des Sourcegebiets 5 bzw. des Draingebiets 6.
Außerdem stellen die Seitenwand-Spacer 40 eine Versetzungs­ struktur der Elektroden 32a (das heißt, des ersten Polysili­ ziumfilms) und des Films 31 eines Silizids eines Metalls hohen Schmelzpunktes dar, bei der die Seitenendpositionen des ersten Polysiliziumfilms 32a als den Elektroden und des Films 31 des Silizids eines Metalls hohen Schmelzpunktes, der dem Kanalgebiet 34 zugewandt ist, um eine Größe vonein­ ander abweichen, die der Dicke jedes der Seitenwand-Spacer 40 entspricht. Wenn das thermische Diffusionsverfahren auf eine solche versetzte Struktur des ersten Polysiliziumfilms 32a mit den Störstellen und des Films 31 des Silizids eines Metalls hohen Schmelzpunktes angewendet wird, werden die Störstellen zuerst vom ersten Polysiliziumfilm 32a zum Film 31 eines Silizids eines Metalls hohen Schmelzpunktes dif­ fundiert und werden dann durch die Kontaktflächen zwischen dem Film 31 des Silizids eines Metalls hohen Schmelzpunktes und der Oberfläche des Siliziumsubstrats 2 in das Silizium­ substrat 2 diffundiert. Als Ergebnis benötigen die Störstellen, die vom Teil des Films 31 des Silizids eines Metalls hohen Schmelzpunktes, der unter jedem Seitenwand-Spacer 40 liegt, einen längeren Zeitraum zur Diffusion als jener Teil der Störstellen, die von den Gebieten des Films 31 eines Silizids eines Metalls hohen Schmelzpunktes, die mit dem ersten Polysiliziumfilm 32a in Kontakt stehen ausdiffundieren. Folglich werden die Gebiete 5 und 6 hoher Störstellenkonzentration, die eine größere Tiefe der Störstellendiffusion aufweisen, und Gebiete 51 und 61 von geringerer Störstellenkonzentration, die eine geringere Diffusionstiefe aufweisen, während desselben thermischen Diffusionsprozesses gebildet. Solch eine Zwei-Schicht-Struk­ tur niedriger und hoher Konzentration des Source- und des Draingebietes wird allgemein als eine LDD-Struktur bezeich­ net. Die LDD-Struktur verhindert wirksam einen Kurzkanalef­ fekt und verbessert die elektrischen Eigenschaften des MOSFET feiner Struktur.
Bei den vorstehend beschriebenen beiden Ausführungsbeispielen ist der Metallfilm zum Bilden des Films eines Silizids eines Metalls hohen Schmelzpunktes ein Titanfilm. Der Metallfilm ist jedoch nicht darauf beschränkt, und es kann als ein Film eines Metalls hohen Schmelzpunktes auch ein Wolfram-, ein Molybdän-, ein Kobalt-, ein Nickel-, ein Platin-, ein Tantal-, ein Zirkonium- oder ein Palladium-Film verwendet werden. Außerdem kann ein Film aus einem Metall hohen Schmelzpunktes anstelle eines Films eines Silizids eines Metalls hohen Schmelzpunktes verwendet werden, und es kann auch ein zusammengesetzter Film aus diesen beiden Filmen verwendet werden.
Die in den polykristallinen Siliziumfilm als einer leitenden Schicht für Elektroden, der auf den Oberflächen des Source­ gebietes und des Draingebietes gebildet ist, wie dies im ersten und im zweiten Ausführungsbeispiel gezeigt ist, injizierten Störstellen können zum Beispiel Arsen, Phosphor, Bor oder Antimon sein.
Fernerhin kann die Lehre, obwohl sie in den vorstehend beschriebenen Ausführungsbeispielen auf einen MOSFET ange­ wendet wird, auch auf eine komplementäre MOS-Einrichtung angewendet werden, und die gleichen Wirkungen können in einem solchen Fall erhalten werden. Außerdem ist sie auch auf eine bipolare Halbleitereinrichtung an­ wendbar.
Wie im vorstehenden beschrieben ist, sind leitende Schichten für Elektroden aus einer laminierten Struktur, die einen Film eines Silizids eines Metalls hohen Schmelzpunktes und einen Polysiliziumfilm aufweist, auf den Störstellengebieten des Siliziumsubstrats gebildet, und somit kann die feine Struktur der Einrichtung und die Reduzierung des Widerstandes in der leitenden Schicht für Elektroden erhalten werden. Weiterhin wird ein Film eines Silizids eines Metalls hohen Schmelzpunktes verwendet, um die Oberfläche des Substrats vor einer Beschädigung durch Ätzen des ersten Polysiliziumfilms zu schützen, und außerdem dient er zum Bilden von Störstellengebieten geringer Sperr­ schichttiefe durch thermische Diffusion im Siliziumsubstrat. Somit können die elektrischen Eigenschaften der Halbleiter­ einrichtung verbessert werden.

Claims (5)

1. Verfahren zum Herstellen einer Halbleitereinrichtung, mit den Schritten:
  • 1. Bilden einer leitenden Schicht (31) aus einem Metall hohen Schmelzpunktes auf dem Halbleitersubstrat (2),
  • 2. Bilden einer ersten polykristallinen Siliziumschicht (32), die Störstellen enthält, auf der leitenden Schicht (31),
  • 3. Bilden eines ersten Isolierfilms (33) auf der ersten polykristallinen Siliziumschicht (32),
  • 4. Ätzen des ersten Isolierfilms (33) und der ersten polykristallinen Siliziumschicht in einem Verfahrensschritt (32) zum Bilden einer vorbestimmten Öffnung, die die leitende Schicht (31) erreicht, und zum Begrenzen des ersten Isolierfilmes (33) und der ersten polykristallinen Siliziumschicht (32) durch ein die leitende Schicht (31) nicht ätzendes Ätzverfahren,
  • 5. Ätzen der leitenden Schicht (31), die in der Öffnung freiliegt zum Freilegen einer Oberfläche des Halbleitersubstrats (2) in der Öffnung durch ein die leitende Schicht (31) ätzendes, aber das Substrat (2) nicht beschädigendes Ätzverfahren,
  • 6. Bilden eines zweiten Isolierfilms (35) auf der freigelegten Ober­ fläche des Halbleitersubstrates (2), auf den inneren Seitenwänden der Öffnung und auf dem ersten Isolierfilm (33),
  • 7. Bilden einer zweiten polykristallinen Siliziumschicht (36) auf dem zweiten Isolierfilm (35),
  • 8. Strukturieren der zweiten polykristallinen Siliziumschicht (36) in einer vorbestimmten Form zum Bedecken des auf der Bodenoberfläche, auf den Seitenwänden der Öffnung und auf einem Teil benachbart zu der Öffnung gebildeten zweiten Isolierfilms (35),
  • 9. Diffundieren der in der ersten polykristallinen Silizium­ schicht (32) enthaltenen Störstellen durch die leitende Schicht (31) in das Halbleitersubstrat (2) durch Tempern.
2. Verfahren zum Herstellen einer Halbleitereinrichtung nach Anspruch 1, dadurch gekennzeichnet, daß nach dem Bilden der Öffnung in Schritt 5 ein dritter Isolierfilm (39) auf der Bodenoberfläche und inneren Seitenwänden der Öffnung und auf Oberflächen des ersten Isolierfilms (33) abgeschieden wird, der dritte Isolierfilm (39) zum Bilden von Seitenwand-Spacern (40, 40) aus dem dritten Isolierfilm (39) auf inneren Seitenwänden der Öffnung anisotrop geätzt wird, und daß die leitende Schicht (31) unter Benutzung der Seitenwand-Spacer (40, 40) als Masken geätzt wird.
3. Verfahren zum Herstellen einer Halbleitereinrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die das Metall hohen Schmelz­ punktes enthaltende leitende Schicht (31) durch Abscheiden eines Films aus Metall hohen Schmelzpunktes auf dem Halb­ leitersubstrat (2) gebildet wird.
4. Verfahren zum Herstellen einer Halbleitereinrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die das Metall hohen Schmelz­ punktes enthaltende leitende Schicht (31) durch Abscheiden einer Schicht von Metall hohen Schmelzpunktes und anschlie­ ßendes Silizidieren zum Bilden einer Schicht (31) eines Silizids hohen Schmelzpunktes gebildet wird.
5. Verfahren zum Herstellen einer Halbleitereinrichtung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß das Ätzen des ersten Isolierfilms (33) und der polykristallinen Silizium­ schicht (32a) in Schritt 4 durch Trockenätzen ausgeführt wird und daß das anschließende Ätzen der in der Öffnung freigelegten leitenden Schicht (31) durch Naßätzen ausgeführt wird.
DE3931127A 1988-09-20 1989-09-18 Verfahren zum Herstellen einer Halbleitereinrichtung Expired - Fee Related DE3931127C2 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP63236043A JPH0728040B2 (ja) 1988-09-20 1988-09-20 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
DE3931127A1 DE3931127A1 (de) 1990-03-22
DE3931127C2 true DE3931127C2 (de) 1996-05-23

Family

ID=16994914

Family Applications (1)

Application Number Title Priority Date Filing Date
DE3931127A Expired - Fee Related DE3931127C2 (de) 1988-09-20 1989-09-18 Verfahren zum Herstellen einer Halbleitereinrichtung

Country Status (4)

Country Link
US (1) US5079617A (de)
JP (1) JPH0728040B2 (de)
KR (1) KR930001218B1 (de)
DE (1) DE3931127C2 (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102004063406B4 (de) * 2003-12-31 2006-07-06 Dongbuanam Semiconductor Inc. Vorrichtung und Anordnung zum Verhindern von Plasmaladungsschäden

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH073835B2 (ja) * 1990-03-19 1995-01-18 日本プレシジョン・サーキッツ株式会社 半導体装置
KR940010564B1 (ko) * 1991-10-10 1994-10-24 금성일렉트론 주식회사 전계효과 트랜지스터 및 그 제조방법
DE69224730T2 (de) * 1991-12-31 1998-07-30 Sgs Thomson Microelectronics Seitenwand-Abstandsstruktur für Feldeffekttransistor
US5475266A (en) * 1992-02-24 1995-12-12 Texas Instruments Incorporated Structure for microelectronic device incorporating low resistivity straps between conductive regions
US5719065A (en) * 1993-10-01 1998-02-17 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device with removable spacers
KR0171732B1 (ko) * 1993-11-26 1999-03-30 김주용 모스 트랜지스터 및 그 제조방법
US5393682A (en) * 1993-12-13 1995-02-28 Taiwan Semiconductor Manufacturing Company Method of making tapered poly profile for TFT device manufacturing
US5646435A (en) * 1995-04-04 1997-07-08 Taiwan Semiconductor Manufacturing Company, Ltd. Method for fabricating CMOS field effect transistors having sub-quarter micrometer channel lengths with improved short channel effect characteristics
US5781445A (en) * 1996-08-22 1998-07-14 Taiwan Semiconductor Manufacturing Company, Ltd. Plasma damage monitor
US5943576A (en) * 1998-09-01 1999-08-24 National Semiconductor Corporation Angled implant to build MOS transistors in contact holes
JP4683817B2 (ja) * 2002-09-27 2011-05-18 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4454921B2 (ja) * 2002-09-27 2010-04-21 株式会社半導体エネルギー研究所 半導体装置の作製方法
WO2011068028A1 (en) * 2009-12-04 2011-06-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor element, semiconductor device, and method for manufacturing the same

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4364166A (en) * 1979-03-01 1982-12-21 International Business Machines Corporation Semiconductor integrated circuit interconnections
US4329706A (en) * 1979-03-01 1982-05-11 International Business Machines Corporation Doped polysilicon silicide semiconductor integrated circuit interconnections
US4392150A (en) * 1980-10-27 1983-07-05 National Semiconductor Corporation MOS Integrated circuit having refractory metal or metal silicide interconnect layer
US4398335A (en) * 1980-12-09 1983-08-16 Fairchild Camera & Instrument Corporation Multilayer metal silicide interconnections for integrated circuits
JPS6116573A (ja) * 1984-07-03 1986-01-24 Matsushita Electronics Corp Ｍｉｓ型半導体装置の製造方法
DE3572423D1 (en) * 1984-11-02 1989-09-21 Hitachi Ltd Semiconductor device having a polycrystalline silicon interconnection layer and method for its manufacture
US4855798A (en) * 1986-12-19 1989-08-08 Texas Instruments Incorporated Semiconductor and process of fabrication thereof

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102004063406B4 (de) * 2003-12-31 2006-07-06 Dongbuanam Semiconductor Inc. Vorrichtung und Anordnung zum Verhindern von Plasmaladungsschäden
DE102004063406B8 (de) * 2003-12-31 2006-11-02 Dongbu Electronics Co., Ltd. Vorrichtung und Anordnung zum Verhindern von Plasmaladungsschäden

Also Published As

Publication number Publication date
US5079617A (en) 1992-01-07
KR900005602A (ko) 1990-04-14
KR930001218B1 (ko) 1993-02-22
JPH0728040B2 (ja) 1995-03-29
DE3931127A1 (de) 1990-03-22
JPH0283937A (ja) 1990-03-26

Similar Documents

Publication Publication Date Title
DE3932621C2 (de) Feldgesteuerte Halbleitervorrichtung und Verfahren zu deren Herstellung
EP0118709B1 (de) Verfahren zum Herstellen von MOS-Transistoren mit flachen Source/Drain-Gebieten, kurzen Kanallängen und einer selbstjustierten, aus einem Metallsilizid bestehenden Kontaktierungsebene
DE69736460T2 (de) Verfahren zur Herstellung von gerichtet abgeschiedenem Silizid über Transistorelektroden
DE69634764T2 (de) Halbleiteranordnung und Verfahren zu ihrer Herstellung
DE3334333A1 (de) Verfahren zur herstellung eines mos-einrichtung mit selbstjustierten kontakten
DE3834241A1 (de) Halbleitereinrichtung
DE3525396A1 (de) Vertical mosfet und verfahren zu seiner herstellung
DE102010064288B4 (de) Halbleiterbauelement mit Kontaktelementen mit silizidierten Seitenwandgebieten
DE2933849A1 (de) Verfahren zur herstellung von halbleiteranordnungen
DE3448122C2 (de)
DE3931127C2 (de) Verfahren zum Herstellen einer Halbleitereinrichtung
DE3939319A1 (de) Asymmetrischer feldeffekttransistor und verfahren zu seiner herstellung
DE3930016C2 (de) Halbleitervorrichtung und Verfahren zur Herstellung einer Halbleitervorrichtung
DE4101130C2 (de) MOS-Feldeffekttransistor und Verfahren zu dessen Herstellung
DE4113962C2 (de) Halbleitereinrichtung mit selbstausgerichteter Kontaktstruktur für Feldeffekttransistoren und Herstellungsverfahren für diese
DE19615692C2 (de) Halbleitervorrichtung und Herstellungsverfahren einer Halbleitereinrichtung
DE19542606C2 (de) MIS-Transistor mit einem Dreischicht-Einrichtungsisolationsfilm und Herstellungsverfahren
DE4122712C2 (de) Halbleitervorrichtung mit einer Elektrode vom MIS-Typ
DE4130890A1 (de) Verfahren zur herstellung eines kondensators unter verwendung des feldeffekttransistor-prozesses und mit hilfe des verfahrens hergestellte struktur
DE3133548C2 (de)
EP1122796B1 (de) Vertikales Halbleiterbauelement mit Source-Down-Design und entsprechendes Herstellungsverfahren
DE4411851C2 (de) Halbleitervorrichtungen mit Grabenisolierstruktur, die einen Kanal-dotierten Bereich aufweist, und Herstellungsverfahren dafür
DE3923619C2 (de)
DE4228679A1 (de) Kontaktstruktur und verfahren zu deren herstellung sowie halbleiterspeichereinrichtung und verfahren zu deren herstellung
DE10043904A1 (de) Halbleitervorrichtung und Verfahren zu ihrer Herstellung

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8125 Change of the main classification

Ipc: H01L 23/522

D2 Grant after examination
8364 No opposition during term of opposition
8339 Ceased/non-payment of the annual fee