DE3543911C2 - - Google Patents
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- DE3543911C2 DE3543911C2 DE3543911A DE3543911A DE3543911C2 DE 3543911 C2 DE3543911 C2 DE 3543911C2 DE 3543911 A DE3543911 A DE 3543911A DE 3543911 A DE3543911 A DE 3543911A DE 3543911 C2 DE3543911 C2 DE 3543911C2
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- G11C8/04—Arrangements for selecting an address in a digital store using a sequential addressing device, e.g. shift register, counter
Description
Die Erfindung bezieht sich auf eine digitale Verzögerungseinheit
gemäß Oberbegriff des Anspruchs 1 und insbesondere auf eine digitale Verzögerungseinheit
zum Verarbeiten von z. B. Videosignalen in einem digitalen
Fernsehempfänger.
Allgemein wird als digitale Verzögerungseinrichtung für
Massenspeicher die sogenannte digitale Verzögerungseinheit
zum sequentiellen Schreiben/Lesen von Signalen in/aus Speicherzellen,
die in der Form einer Matrix angeordnet sind, zum
beliebigen Verzögern der Signale eingesetzt. Fig. 1 ist eine
eine konventionelle Verzögerungseinheit zeigende Diagrammdarstellung.
In Fig. 1 empfängt ein Eingangsanschluß 1 Grundtaktpulse
Φ S . Die Einheitsverzögerung (minimale Verzögerungsbreite)
in der digitalen Verzögerungseinheit ist gleich einer
Periode der Grundtaktpulse Φ S . Die von dem Eingangsanschluß 1
eingegebenen Grundtaktpulse Φ S werden einem Adreßzähler 2
zugeführt. Der Adreßzähler 2 wird bei den vorderen Flanken
der Grundtaktpulse Φ S erhöht, damit werden X-Adressen an
einen X-Decodierer 3 und Y-Adressen an einen Y-Decodierer 4
ausgegeben. Ausgangssignale des X-Decodierers 3 werden einer
Speicherzellenmatrix 5 zugeführt, während jene von dem Y-Decodierer
4 einem Übertragungs-Gate 6 zugeführt werden.
Auf der anderen Seite sind Eingangsanschlüsse 13 1 bis 13 n an
das Empfangen von Eingangsdaten angepaßt, die synchron mit
den Grundtaktpulsen Φ S eingegeben werden, und sie sind hierin
in einer Anordnung zum Empfangen von n-Bit-Eingangsdaten beschrieben.
Das höchstwertige Bit (MSB) der Eingangsdaten wird
dem Anschluß 13 1 zugeführt, während das niedrigstwertige Bit
(LSB) dem Anschluß 13 n zugeführt wird. Die Eingangsdaten werden
durch einen Eingangssperrkreis 11 einem Schreibkreis 10
zugeführt, der durch Signale WE gesteuert wird. Die Speicherzellenmatrix
5 wird durch eine Gruppe von Speicherzellen, die
in der Form einer Matrix angeordnet sind, gebildet, und ihre
Speicherkapazität ist M × n Bits. Das Übertragungs-Gate 6
überträgt von der Speicherzellenmatrix 5 gelesene Daten an
einen Leseverstärker 7, während Daten von dem Schreibkreis 10
an die Speicherzellenmatrix 5 übertragen werden. Der Leseverstärker
7 wird für die Verstärkung der Lesedaten durch Signale
SE gesteuert. Ein Datensperrkreis 8 speichert zeitweilig
die Ausgangssignale der Leseverstärker 7. Während einer Zeitdauer,
während die Signale SE auf niedrigem Pegel sind, ist
der Datensperrkreis 8 elektrisch von dem Leseverstärker 7 getrennt.
Ein Ausgangssperrkreis 9 erzeugt verzögerte Ausgangssignale
von dem Datensperrkreis 8 in dem Zyklus der Grundtaktpulse
Φ S und führt diese den Ausgangsanschlüssen 12 1 bis
12 n zu. Das MSB der Ausgangsdaten wird von dem Anschluß 12 1
ausgegeben, während das LSB von dem Anschluß 12 n ausgegeben
wird.
Die von dem Eingangsanschluß 1 empfangenen Grundtaktpulse Φ S
werden weiterhin einem Taktgenerator 14 zugeführt, der wiederum
die oben erwähnten Signale SE und WE in einem in Fig. 2
gezeigten Zeitablauf erzeugt. Die Signale SE sind zum Antreiben
des Leseverstärkers 7 in seinen Hochpegelzuständen angepaßt,
während die Signale WE zum Antreiben des Schreibschaltkreises
8 in seinen Hochpegelzuständen angepaßt sind. Der
Adreßzähler 2 wird durch einen Rückstellschaltkreis pro M
Perioden zurückgestellt.
In einem PAL-System-Fernsehempfänger ist durch die in Fig. 1
gezeigte Anordnung ein Ein-Leitungs-Speicher zum Abtasten von
Analog-Videosignalen bei einer Frequenz von 4 f sc (f sc : Bunt-
Hilfsträger-Frequenz) eingesetzt, damit werden digitale Videosignale
erzeugt und um eine Abtastlinie (1 H) verzögert, wenn
die folgenden Bedingungen erfüllt sind: M = 1135, n = 8,
X-Adressen = X₀ bis X₇, Y-Adressen = Y₀ bis Y₂, und eine
Periode der Grundtaktpulse Φ S = 56 ns.
Der Betrieb der in Fig. 1 gezeigten konventionellen digitalen
Verzögerungseinheit wird nun mit Bezug auf ein in Fig. 2 gezeigtes
Zeitdiagramm erläutert. In diesem Fall wird die Verzögerung
von M Perioden durch einen M × n-Bit-Speicher erzielt,
der Adreßplätze für Adressen A 1 bis A M zum Parallel-Verarbeiten
von n-Bit-Daten aufweist. Die in dieser digitalen Verzögerungseinheit
benutzte Speicherzellenmatrix 5 ist durch
n Speicherzellengruppen je mit M-Bit-Adreßkapazität gebildet,
und eine Speicherzelle in jeder Gruppe entspricht einer
Adresse. Wenn daher eine Adresse bezeichnet wird, werden insgesamt
n Speicherzellen von den n Speicherzellengruppen parallel
angesprochen. In einem Speicher der sogenannte Byte-
Struktur ist die Zahl n gleich 8. In der folgenden Beschreibung
bezeichnen die Zeichen D 1 bis D M neu in den Adressen A 1
bis A M gespeicherte Daten bzw. die Zeichen PD 1 bis PD M bezeichnen
von den Adressen A 1 bis A M gelesene Ausgangsdaten.
Zuerst wird der Adreßzähler 2 durch die Grundtaktpulse Φ S angesteuert,
damit X-Adressen dem X-Decodierer 3 und Y-Adressen
dem Y-Decodierer 4 zugeführt werden. Dann werden an eine
I/O-Leitung 17 Daten von n-Bit-Speicherzellen ausgegeben, die
insgesamt zu Spalten gehören, die an das durch den Y-Decodierer
4 innerhalb der Speicherzellen ausgewählte Übertragungs-
Gate 6 angeschlossen sind, und zu Zeilen gehören, die durch
den X-Decodierer 3 in der Speicherzellenmatrix 5 ausgewählt
sind. Wenn z. B. die Adresse A 1 durch das Ausgangssignal von
dem Adreßzähler 2 bezeichnet wird, werden Daten PD 1 von n-
Speicherzellen, die insgesamt in den entsprechenden Adressen
A 1 der n Speicherzellengruppen liegen, parallel durch das
Übertragungs-Gate 6 gelesen. Die so gelesenen n-Bit-Daten
PD 1 werden von dem Leseverstärker 7 in einer Hochpegelperiode
des Signales SE verstärkt und in den Datensperrkreis 8 gebracht.
Der Datensperrkreis 8 wird elektrisch von dem Leseverstärker
7 bei dem hinteren Ende des Signales SE getrennt,
dadurch werden die Lesedaten PD 1 während der Niedrig-Pegel-
Periode des Signales SE gehalten. Die Lesedaten PD 1 werden zu
dem Ausgangssperrkreis 9 übertragen und von den n Ausgangsanschlüssen
12 1 bis 12 n in paralleler Weise ausgegeben. Deshalb
werden, wie in Fig. 2 gezeigt, die Daten in Übereinstimmung
mit der Änderung des Adressensignales pro einem Zyklus der
Grundtaktpulse Φ S sequentiell gelesen.
In der gleichen die Adresse bezeichnenden Periode nach dem
Fallen des Signales SE wird der Schreibschaltkreis 10 in
einer Hoch-Pegel-Periode des Signales WE angetrieben, damit
von einem Eingangssperrkreis 11 erhaltene n-Bit-Eingangsdaten
zu der I/O-Leitung 17 übertragen werden, und die Daten in den
gegenwärtig ausgewählten Speicherzellen neu geladen werden.
Es werden z. B. unmittelbar, nachdem die vorhergehenden Daten
PD 1 zum Speichern in den Datensperrkreis 8 von der Adresse A 1
gelesen sind, neue Daten D 1 in die Speicherzellen der Adresse
A 1 geschrieben. Die Daten D 1 werden gelesen, wenn die Adresse
A 1 wieder nach M Zyklen ausgewählt wird. Deshalb wird für die
Speicherzellen der entsprechenden Adressen eine Lesen-nach-
Schreiben-Operation alle M Zyklen durchgeführt, so daß neu
geschriebene Daten nach M Zyklen ausgegeben werden und dadurch
eine Verzögerung von M Zyklen erhalten wird.
In einer konventionellen digitalen Verzögerungseinheit muß
die Lesen/Schreiben-Operation innerhalb eines Zyklus der
Grundtaktpulse Φ S durchgeführt werden, wie oben beschrieben
wurde. Deshalb muß der Zyklus der Grundtaktpulse Φ S bestimmt
werden in Abhängigkeit von: Lesezugriffszeit zu dem Datensperrkreis,
Zeit zum Beenden des Schreibens (Pulsbreite des
Signales WE), Pulsbreite des Signales SE, Zeitreserve zwischen
den Adreßsignalen und ähnliches; und es ist schwierig
gewesen, Hochgeschwindigkeitsoperationen zu erzielen. Zum
Beispiel wird eine Zykluszeit von 56 ns für eine digitale
Verzögerungseinheit, die an einen PAL-System-Fernsehempfänger
angeschlossen ist, benötigt, und wenn die oben erwähnte Anordnung
in konventioneller Verarbeitungstechnik benutzt wird,
muß die Lesen-nach-Schreiben-Operation innerhalb der Periode
von 56 ns durchgeführt werden. Es ist deshalb schwierig gewesen,
die digitale Verzögerungseinheit mit ausreichenden
Zeitreserven anzutreiben.
Ein Beispiel für den oben aufgeführten Stand der Technik ist
in "Television Gakkaishi (The Journal of the institute of
television engineers of Japan)", Vol. 39, Nr. 3 (1985),
Seiten 250 bis 252 nachveröffentlicht. In dieser Veröffentlichung
sind in den Fig. 6 und 7 Beispiele
bei niedriger Geschwindigkeit gezeigt, während ein Beispiel,
wie in Fig. 8 gezeigt, bei hoher Geschwindigkeit ist, bei dem
die Speicherkapazität verdoppelt ist, was zu einer Kostenerhöhung
führt.
Eine Speicherschaltung entsprechend der dem Oberbegriff des Anspruchs 1 entnehmbaren
ist aus der DE-OS 24 15 600 bekannt. Diese Speicherschaltung erreicht eine insgesamt
verkürzte Speicherzugriffszeit durch verschachteltes, abwechselndes Zugreifen auf zwei
Speicherzellenmatrizen, die für gerade und ungerade Speicheradressen vorgesehen sind. Die
Verzögerung digital verschlüsselter Daten mittels Schreib-/Lesespeicher ist aus der
US-PS 41 71 538 bekannt.
Aufgabe der Erfindung ist es, eine digitale Verzögerungseinheit
nach dem Oberbegriff des Anspruchs 1 vorzusehen, die bei höherer Geschwindigkeit als die vorgenannte
konventionelle digitale Verzögerungseinheit betrieben werden
kann, wobei die erforderliche Speicherkapazität unverändert bleiben soll,
so daß keine wesentliche Kostenerhöhung eintritt.
Nach der Erfindung wird diese Aufgabe mit den Merkmalen des Anspruchs 1 gelöst.
Vorteilhafte Ausgestaltungen der Erfindung sind in den Unteransprüchen angegeben.
Die Erfindung beinhaltet eine digitale Verzögerungseinheit
mit einer in Form einer Matrix angeordneten
Speicherzellengruppe, die in zwei Adreßräume unterteilt ist,
die abwechselnd angesprochen werden, so daß von den zwei
Adreßräumen gelesene Daten abwechselnd in dem Text der Grundtaktpulse
ausgegeben werden, und synchron mit den Grundtaktpulsen
empfangene Eingangsdaten abwechselnd in die zwei
Adreßräume geschrieben werden.
Die betreffenden Adreßräume werden im wesentlichen
bei der Taktrate für zwei Perioden der Grundtaktpulse
angesteuert, während die Dateneingabe-/Ausgabetätigkeit faktisch
in der gleichen Periode wie die der Grundtaktpulse beendet
ist, wodurch die digitale Verzögerungseinheit bei einer
hohen Geschwindigkeit, bei einer Taktrate von der halben
Länge einer Operationsperiode eines jeden Adressenraumes, betrieben
werden kann, während ausreichende Zeitreserven aufrechterhalten
werden. Es gibt daher keinen Grund, die Speicherkapazität
zu erhöhen, was die Kostenerhöhung effektiv
verhindert.
Zweckmäßigkeiten der Erfindung
ergeben sich aus der Beschreibung von Ausführungsbeispielen
anhand der Figuren. Von den Figuren zeigt
Fig. 1 eine Diagrammdarstellung eines Beispieles einer
konventionellen digitalen Verzögerungseinheit;
Fig. 2 ein Zeitdiagramm zur Verdeutlichung der Tätigkeit
der in Fig. 1 gezeigten konventionellen digitalen
Verzögerungseinheit;
Fig. 3 eine Diagrammdarstellung einer erfindungsgemäßen
Ausführungsform;
Fig. 4 ein Zeitdiagramm zur Verdeutlichung der Tätigkeit
der in Fig. 3 gezeigten Ausführungsform;
Fig. 5 eine Diagrammdarstellung für eine andere Ausführungsform
der Erfindung;
Fig. 6 ein Schaltdiagramm für ein Beispiel eines in Fig. 5
gezeigten Verzögerungssperrkreises; und
Fig. 7 ein Zeitdiagramm zur Verdeutlichung der Tätigkeit
der in Fig. 5 gezeigten Ausführungsform.
In Fig. 3 ist eine erfindungsgemäße digitale Verzögerungseinheit
gezeigt, die zum Verzögern von n-Bit-Eingangsdaten
um M Zyklen bis zu ihrer Ausgabe geeignet ist, und ihre
Adresse ist entsprechend des Verzögerungsbetrages in zwei
Speicherzellenmatrizen unterteilt. Eine erste Speicherzellenmatrix
84 bildet eine Ebene für gerade Adressen, und eine
zweite Speicherzellenmatrix 94 bildet eine Ebene für ungerade
Adressen, die Speicherkapazität von jeder der Speicherzellenmatrizen
ist (M/2) × n Bits. Eingangsanschlüsse 90 1 bis 90 n
sind für das Empfangen von n-Bit-Eingangsdaten bei einer
Taktrate der Grundtaktpulse Φ S geeignet. Die Eingangsdaten
werden durch einen Eingangsspeicher 99 (Eingangssperrkreis)
Schreibschaltkreisen 88 und 98 zugeführt.
Ein Taktgenerator 101 erhält die Grundtaktpulse Φ S von einem
Eingangsanschluß 100, damit er verschiedene Taktsignale Φ EV ,
Φ OD , SE EV , SE OD , WE EV , WE OD , OE EV und OE OD auf Grundlage der
Grundtaktpulse Φ S in dem in Fig. 4 gezeigten Zeitablauf erzeugt.
Eine Periode/Zyklus der Grundtaktpulse Φ S ist gleichbedeutend
mit einer Einheitsverzögerung. Die Signale Φ EV
werden durch Frequenzteilung der Grundtaktpulse Φ S zum Verdoppeln
der Periode erzeugt und sind geeignet, die Adreßzähler
81 bei ihren nachlaufenden Enden zu erhöhen. Die
Signale Φ OD werden durch Takte in Gegenphase zu den Signalen
Φ EV gebildet und erhöhen einen Adreßzähler 91 bei ihrem nachlaufenden
Ende. Die Signale SE EV und SE OD steuern Leseverstärker
86 bzw. 96, damit sie in Hochpegelzustände übergehen.
Die Signale WE EV und WE OD steuern die Schreibschaltkreise 88
bzw. 98, damit diese in ihre Hochpegelzustände übergehen.
Die Signale OE EV steuern Ausgänge eines Datenspeichers 87
(Datensperrkreis) während die Signale OE OD
Ausgänge eines Datenspeichers 97 steuern.
Der Adreßzähler 81 erhält die Signale Φ EV , damit Signale für
gerade X-Adressen einem X-Decodierer 82 und Signale für
gerade Y-Adressen einem Y-Decodierer 83 während des Zyklus
des Signales Φ EV (d. h. zweimal dem der Grundtaktpulse Φ S )
zugeführt werden. Ausgangssignale von dem X-Decodierer 82
werden der ersten Speicherzellenmatrix 84 zugeführt, während
Ausgangssignale von dem Y-Decodierer 83 einem Übertragungs-
Gate 85 zugeführt werden. In einer ähnlichen Weise empfängt
der Adreßzähler 91 die Signale Φ OD , damit Signale für ungerade
Adressen einem X-Decodierer 92 und Signale für ungerade
Y-Adressen einem Y-Decodierer 93 in dem Zyklus des Signales
Φ OD (d. h. zweimal dem der Grundtaktpulse Φ S ) zugeführt werden.
Ausgangssignale von dem X-Decodierer 92 werden der
zweiten Speicherzellenmatrix 94 zugeführt, während Ausgangssignale
von dem Y-Decodierer 93 einem Übertragungs-Gate 95
zugeführt werden. Das Übertragungs-Gate 85 führt aus der
ersten Speicherzellenmatrix 84 gelesene Daten dem Leseverstärker
86 durch eine I/O-Leitung 102 zu, während von dem
Schreibschaltkreis 88 durch die I/O-Leitung 102 erhaltene
Daten zu der ersten Speicherzellenmatrix 84 übertragen werden.
Auf eine ähnliche Weise überträgt das Übertragungs-Gate
95 die aus der zweiten Speicherzellenmatrix 94 gelesenen
Daten durch eine I/O-Leitung 103 an den Leseverstärker 96,
während von dem Schreibschaltkreis 98 erhaltene Daten über
die I/O-Leitung 103 der zweiten Speicherzellenmatrix 94 übertragen
werden. Der Leseverstärker 86 wird durch die Signale
SE EV gesteuert, damit die Lesedaten verstärkt werden, der wiederum
zeitweilig die Ausgangssignale von den Leseverstärkern 86
speichert. Wenn die Signale SE EV auf niedrigen Pegeln sind,
ist der Datenzwischenspeicher 87 elektrisch von dem Leseverstärker
86 getrennt. Daten von dem Datenzwischenspeicher 87
werden dem Ausgangszwischenspeicher 89 zugeführt,
während die Signale OE EV auf hohem Pegel sind. Auf
ähnliche Weise wird der Leseverstärker 96 durch die Signale
SE OD gesteuert, damit die Lesedaten verstärkt werden und dem
Datenzwischenspeicher 97 zugeführt werden, der wiederum die
Ausgangssignale von den Leseverstärkern 96 zeitweilig speichert.
Wenn die Signale SE OD auf niedrigem Pegel sind, ist
der Datenzwischenspeicher 97 elektrisch von dem Leseverstärker
96 getrennt. Weiter werden Daten von dem Datenzwischenspeicher
97 zu dem Ausgangszwischenspeicher 89 übertragen,
während die Signale OE OD auf hohem Pegel sind. Der Ausgangszwischenspeicher
89 gibt die um M Zyklen verzögerten Daten
synchron mit den Grundtaktpulsen Φ S aus und führt sie den
Ausgangsanschlüssen 80 1 bis 80 n zu. Die Adreßzähler 81 bzw.
91 sind mit Rückstellkreisen versehen, damit sie bei jedem
M-ten Zyklus zurückgesetzt werden.
Mit Bezug auf Fig. 4 wird jetzt die Tätigkeit der in Fig. 3
gezeigten Ausführungsform beschrieben. In der folgenden Beschreibung
bezeichnen die Symbole D 1 bis D M die durch die
zugehörigen Eingangsanschlüsse 90 1 bis 90 n erhaltenen Eingangsdaten,
die neu in den zugehörigen Adressen A 1 bis A M
der Speicherzellenmatrizen 84 und 94 gespeichert werden sollen,
und die Symbole PD 1 bis PD M bezeichnen die von den
zugehörigen Adressen A 1 bis A M gelesenen Ausgangsdaten.
Der Taktgenerator 101 erzeugt die Signale Φ EV und durch Dividieren
der Grundtaktpulse Φ S in Antiphase die Signale Φ OD .
Der Adreßzähler 81 wird durch die Signale Φ EV betrieben, damit
Signale für gerade Adressen Ad EV in einem Zyklus zweimal dem
der Grundtaktpulse Φ S erzeugt werden, damit Signale für gerade
X-Adressen an die X-Decodierer 82 ausgegeben werden und
Signale für gerade Y-Adressen an die Y-Decodierer 83. Auf der
anderen Seite wird der Adreßzähler 91 durch die Signale Φ OD
betrieben, damit Signale für ungerade Adressen Ad OD in einem
Zyklus zweimal dem der Grundtaktpulse Φ S erzeugt werden,
damit Signale für ungerade X-Adressen an die X-Decodierer 92
ausgegeben werden und Signale für ungerade Y-Adressen an die
Y-Decodierer 93. Es muß hier festgehalten werden, daß die
Signale für gerade Adressen Ad EV um einen Zyklus der Grundtaktpulse
Φ S phasenverschoben gegenüber den jeweiligen Signalen
für ungerade Adressen Ad OD sind.
Unter der Annahme, daß die Ausgangssignale des Adreßzählers
81 die Adresse A 2 in der ersten Speicherzellenmatrix 84 bezeichnet,
wird durch die X- und Y-Decodierer 82 bzw. 83 auf
n Speicherzellen, die in der Adresse A 2 gelegen sind, zugegriffen,
so daß schon vor (M - 1) Zyklen gespeicherte n-Bit-
Daten PD 2 durch die I/O-Schaltung 102 durch das Übertragungs-
Gate 85 ausgelesen werden. Die Daten PD 2 werden durch den
Leseverstärker 86 während der Hochpegelperiode des Signales
SE EV verstärkt und in die Datenzwischenspeicher 87 gebracht.
Der Datenzwischenspeicher 87 wird an dem hinteren Ende des
Signales SE EV von dem Leseverstärker 86 elektrisch getrennt
und hält damit die Lesedaten PD 2 während der Niedrigpegelperiode
des Signales SE EV . Die in dem Datenzwischenspeicher
87 gehaltenen Daten PD 2 werden dem Ausgangszwischenspeicher
89 während einer Hochpegelperiode des Signales OE EV zugeführt
und von den n Ausgangsanschlüssen 80 1 bis 80 n ausgegeben. Auf
der anderen Seite arbeitet der Schreibschaltkreis 88 während
einer Hochpegelperiode des Signales WE EV , damit durch die
Eingangsanschlüsse 90 1 bis 90 n erhaltene neue n-Bit-Daten D 2
geschrieben werden und in einem Eingangszwischenspeicher 99
in den Speicherzellen der gleichen Adresse A 2 gespeichert
werden. Somit ist die Lesen-nach-Schreiben-(read-modified-
write)-Tätigkeit (die Zeit für die Reihe von Tätigkeiten wird
weiterhin als "Adressenzyklus" bezeichnet) für die Adresse
A 2 beendet.
In der zweiten Speicherzellenmatrix 94 beginnt ein Adressenzyklus
für die Adresse A 3 nach dem Ablauf eines Zyklus der
Grundtaktpulse Φ S vom Beginn des Adressenzyklus für die
Adresse A 2. Das Ausgangssignal von dem Adreßzähler 91 bezeichnet
die Adresse A 3 und n in der Adresse A 3 gelegene
Speicherzellen werden durch die X- und Y-Decodierer 92 und 93
angesprochen, und damit werden schon (M - 1) Zyklen vorher gespeicherte
n-Bit-Daten PD 3 auf der I/O-Leitung 103 durch das
Übertragungs-Gate 95 gelesen. Die Daten PD 3 werden durch die
Leseverstärker 96 während einer Hochpegelperiode des Signals
SE OD verstärkt und in den Datenzwischenspeicher 97 geholt.
Der Datenzwischenspeicher 97 wird bei dem hinteren Ende des
Signales SE OD von dem Leseverstärker 96 elektrisch getrennt,
damit werden die Lesedaten PD 3 während der Niedrigpegelperiode
des Signales SE OD gehalten. Dann wird das Signal
OE OD auf einen hohen Pegel gebracht, wodurch die Daten PD 3
zu dem Ausgangsspeicher 89 gebracht werden und von n Ausgangsanschlüssen
80 1 bis 80 n ausgegeben werden. Auf der anderen
Seite arbeitet der Schreibschaltkreis 89, wenn das Signal
WE OD auf einem hohen Pegel ist und schreibt durch die Eingangsanschlüsse
90 1 bis 90 n erhaltene neue n-Bit-Daten D 3,
damit sie in dem Eingangsspeicher 99 in Speicherzellen der
Adresse A 3 gespeichert werden. So ist dann ein Adressenzyklus
für die Adresse A 3 beendet. Nach dem Ablauf eines Zyklus
der Grundtaktpulse Φ S vom Beginn des Adressenzyklus für die
Adresse A 3 beginnt ein Adressenzyklus für die Adresse A 4,
neue Daten PD 4 in der ersten Speicherzellenmatrix 84 zu
lesen.
Wie oben beschrieben, werden die in der Taktrate der Grundtaktpulse
Φ S erhaltenen Eingangsdaten abwechselnd in die
erste und zweite Speicherzellenmatrix 84 und 94 geschrieben,
während sie abwechselnd von den Ausgangsanschlüssen 80 1 bis
80 n in der Taktrate der Grundtaktpulse Φ S ausgegeben werden
mit einer Verzögerung um M Zyklen der Grundtaktpulse Φ S vom
Zeitpunkt an, an dem die Lesedaten von den Speicherzellenmatrizen
84 und 94 erhalten sind. Daher dient der in Fig. 3
gezeigte Schaltkreis als eine digitale Verzögerungseinheit,
die eine Verzögerung von M Zyklen erreicht.
Obwohl die Signale OE EV und OE OD zum Steuern der Ausgangssignale
der Datenspeicher 87 und 97 benutzt werden, können
sie durch die Signale Φ EV und Φ OD ersetzt werden. Weiterhin
können die Signale WE EV und WE OD durch die Signale SE OD und
SE EV ersetzt werden.
Obwohl die Signale SE EV in den ersten Halbperioden (jede
entspricht einem Zyklus der Grundtaktpulse Φ S ) der Adressenzyklen
für die geraden Adressen aktiviert werden und die
Signale WE EV in den zweiten Halbperioden (jede entspricht
einem Zyklus der Grundtaktpulse Φ S ) aktiviert werden, können
beide Signale SE EV und WE EV in den zweiten Halbperioden der
Zyklen für gerade Adressen aktiviert werden. Wichtig ist,
daß die read-modified-write-Tätigkeit innerhalb des Adressenzyklus
für jede gerade Adresse beendet wird. Dieses trifft
auch für die Signale SE OD und WE OD in den Adressenzyklen für
die ungeraden Adressen zu.
Obwohl auf zwei Speicherzellenmatrizen, die Adreßräume von
gleicher Speicherkapazität haben, zugegriffen wird, damit eine Datenverschiebung
um eine gerade Anzahl der Einheitsverschiebungen in der
vorgenannten Ausführungsform erreicht wird, kann eine Vorrichtung
wie ein Ein-Stufen-Verzögerungskreis (Register) unmittelbar
vor oder hinter dem Ausgangsspeicher 89 vorgesehen
werden, damit eine Datenverschiebung um eine ungerade Anzahl
erzielt wird.
Weiterhin kann die erfindungsgemäße digitale Verzögerungseinheit
durch einen statischen Speicherkreis oder einen dynamischen
Speicherkreis realisiert werden.
In Fig. 5 sind die Bauteile, die denen in Fig. 3 identisch
sind, mit den gleichen Bezugszeichen versehen, und ihre Beschreibung
wird nicht nochmal gebracht. In Fig. 5 ist ein Taktgenerator
104 dargestellt, der Grundtaktpulse Φ S von einem
Eingangsanschluß 100 erhält, erzeugt verschiedene Taktsignale
Φ L , SE EV , SE OD , WE EV , WE OD , OE EV und OE OD auf der Basis der
Grundtaktpulse Φ S in Zeitabschnitten wie in Fig. 7 gezeigt.
Die Signale Φ L werden durch Frequenzteilung der Grundtakte Φ S
erhalten, haben eine doppelte Periode und werden einem Adreßzähler
81 in einem Verzögerungsspeicherkreis 105 und 106
eingegeben.
Der Adreßzähler 81 erhält die Signale Φ L , damit Signale für
gerade X-Adressen einem X-Decodierer 82 und Signale für gerade
Y-Adressen einem Y-Decodierer 83 in dem Zyklus der
Signale Φ L zugeführt werden. Ausgangssignale von dem X-Decodierer
82 werden einer ersten Speicherzellenmatrix 84 und
einem Verzögerungsspeicherkreis 106 zugeführt. Ausgangssignale
von dem Y-Decodierer 83 werden einem Übertragungs-Gate
85 und einem Verzögerungsspeicherkreis 105 zugeführt. Ausgangssignale
von dem Verzögerungsspeicherkreis 106 werden
einer zweiten Speicherzellenmatrix 104 zugeführt, während
jene von dem Verzögerungsspeicherkreis 105 einem Übertragungs-
Gate 95 zugeführt werden.
Die Verzögerungsspeicherkreise 105 und 106 werden durch eine
Mehrzahl von parallelen Speichern gebildet, die durch die
internen Taktpulse Φ L gesteuert werden. Fig. 6 zeigt ein
Beispiel für die Schaltkreisanordnung so eines Speichers.
Die Speicherkreise, wie in Fig. 6 gezeigt, werden durch wohlbekannte
statische Speicherkreise vom CMOS-Typ realisiert,
die durch Invertierer 109 und 110, ein NMOS-Übertragungs-Gate
107 und ein PMOS-Übertragungs-Gate 108 gebildet werden. Die
Invertierer 109 und 110 sind zueinander so in Reihe geschaltet,
daß das NMOS-Übertragungs-Gate 107 Ausgangssignale von
dem Y-Decodierer 83 (oder X-Decodierer 82) zu dem Invertierer
109 überträgt und das PMOS-Übertragungs-Gate 108 den Eingangsanschluß
des Invertierers 109 und den Ausgangsanschluß des
Invertierers 110 überbrückt. Die Ausgangssignale des Invertierers
110 werden dem Übertragungs-Gate 95 (oder Speicherzellenmatrix
94) zugeführt. Weiterhin erhalten die Übertragungs-
Gates 107 und 108 die Taktpulse Φ L in ihren Gate-
Elektroden. So werden die Verzögerungsspeicherkreise 105 und
106 durch eine Mehrzahl von parallel angeordneten statischen
Speichern wie in Fig. 6 gebildet.
Mit Bezug auf Fig. 7 wird jetzt die Tätigkeit der darin gezeigten
Ausführungsform beschrieben. In der folgenden Beschreibung
bezeichnen die Zeichen D 1 bis D M jeweils die n-
Bit-Eingangsdaten, die durch die Eingangsanschlüsse 90 1 bis
90 n in einem Eingangsspeicher 99 empfangen werden, und die
neu in den zugehörigen Adressen A 1 bis A M gespeichert werden
sollen, und Symbole PD 1 bis PD M bezeichnen entsprechend die
aus den zugehörigen Adressen A 1 bis A M gelesenen Ausgangsdaten.
Zuerst werden die Grundtaktpulse Φ S so geteilt, daß
der Taktgenerator 104 die internen Taktpulse Φ L erzeugt. Bei
dem nachlaufenden Ende der internen Taktpulse Φ L wird der
Adreßzähler 81 erhöht, und damit ein Signal für gerade Adressen
Ad EV (siehe Fig. 7) von dem doppelten Zyklus der Grundtaktpulse
Φ S erzeugt, wodurch Signale für gerade X-Adressen
dem X-Decodierer 82 und Signale für gerade Y-Adressen dem
Y-Decodierer 83 zugeführt werden. Somit werden in den geraden
Adreßzyklen Speicherzellen in der ersten Speicherzellenmatrix
84 ausgewählt, die durch die Ausgangssignale von den X- und Y-
Decodierern 82 und 83 eine Ebene für gerade Adressen bilden.
Der den Verzögerungsspeicherkreis 106 (siehe Fig. 6) bildende
Speicher holt die Ausgangssignale von dem X-Decodierer
82 bei dem vorlaufenden Ende der Taktpulse Φ L , und somit
verzögert der Verzögerungsspeicherkreis (106) die Ausgangssignale
von dem X-Decodierer 82 und einen Zyklus der Grundtaktpulse
Φ S und überträgt sie einer zweiten Speicherzellenmatrix
94. Da der in Fig. 6 gezeigte Speicher und seine Funktion
dem Fachmann bekannt sind, wird keine ausführliche Beschreibung
davon gebracht. Auf ähnliche Weise verzögert der
Verzögerungsspeicherkreis 105 die Ausgangssignale von dem
Y-Decodierer 83 um einen Zyklus der Grundtaktpulse Φ S und
führt sie dem Übertragungs-Gate 95 zu. Somit sind Speicherzellen
in der zweiten Speicherzellenmatrix 65 ausgewählt, die
durch die Ausgangssignale der Verzögerungsspeicherkreise 105
und 106 eine Ebene für ungerade Adressen bilden. Es soll angemerkt
werden, daß die ungeraden Adreßzyklen immer gegenüber
den geraden Adreßzyklen um einen Zyklus der Grundtaktpulse Φ S
verzögert werden. Daher ist diese Ausführungsform in der
Funktion mit der in Fig. 3 gezeigten Ausführungsform äquivalent.
Obwohl der Adreßzähler die durch die Verzögerungsspeicherkreise
105 und 106 zu verzögernden Signale für gerade Adressen
erzeugt und damit die Signale für ungerade Adressen in
der in Fig. 5 gezeigten Ausführungsform erhält, kann der
Adreßzähler 81 Signale für ungerade Adressen erzeugen, die um
einen Zyklus der Grundtaktpulse Φ S verzögert werden, und
damit werden Signale für gerade Adressen erzielt.
Obwohl die Ausgangssignale der Datenspeicher 87 und 97 durch
die Signale OE EV und OE OD gesteuert werden, können sie auch
so angeordnet werden, daß sie durch die Taktpulse Φ L und die
dagegen invertierten Signale gesteuert werden.
In der in Fig. 5 gezeigten Ausführungsform werden die Adreßsignale
zum Zugriff auf die Speicherzellen von entweder der
ersten oder der zweiten Speicherzellenmatrix erzeugt, damit
die Adreßsignale zum Zugriff auf die Speicherzellen der anderen
Speicherzellenmatrix durch Verzögern der Adreßsignale
um einen Zyklus der Grundtaktpulse Φ S erzeugt werden, und
somit können mit nur einer Adreßsignal-Erzeugungseinrichtung
zwei Arten von Adreßsignalen erzeugt werden, damit wird die
Schaltkreisstruktur im Vergleich zu der in Fig. 3 gezeigten
Ausführungsform vereinfacht.
Claims (7)
1. Digitale Verzögerungseinheit, in Synchronisation mit Grundtaktspulen
gesteuert, mit Eingangsanschlüssen zum Empfangen
von Eingangsdaten in Synchronisation mit den Grundtaktpulsen, mit
- - einer Generatorvorrichtung für Signale für gerade Adressen (81, 82, 83) zum Erzeugen von Signalen für gerade Adressen in Synchronisation mit den Grundtaktpulsen (Φ S ),
- - einer Generatorvorrichtung für Signale für ungerade Adressen (91, 92, 93, 105, 106) zum Erzeugen von Signalen für ungerade Adressen in Synchronisation mit den Grundtaktpulsen (Φ S ),
- - einer ersten Speicherzellenmatrix (84) mit Speicherzellen für gerade Adressen, die durch die Signale für gerade Adressen bezeichnet werden,
- - einer zweiten Speicherzellenmatrix (94) mit Speicherzellen für ungerade Adressen, die durch die Signale für ungerade Adressen bezeichnet werden,
- - einer ersten Datenschreibeinrichtung (88) zum Schreiben von Eingangsdaten von den Eingangsanschlüssen (90 1-90 n ) in Speicherzellen der durch die Signale für gerade Adressen laufend bezeichneten ersten Speicherzellenmatrix (84),
- - einer zweiten Datenschreibeinrichtung (98) zum Schreiben von Eingangsdaten von den Eingangsanschlüssen (90 1-90 n ) in Speicherzellen der durch die Signale für ungerade Adressen laufend bezeichneten zweiten Speicherzellenmatrix (94),
dadurch gekennzeichnet, daß
- - eine erste Verriegelungsschaltungseinrichtung (87) zum zeitweiligen Speichern und Halten von Daten, die durch die Signale für gerade Adressen adreßbezeichnet und aus der ersten Speicherzellenmatrix (84) gelesen werden, und
- - eine zweite Verriegelungsschaltungseinrichtung (97) zum zeitweiligen Speichern und Halten von Daten, die durch die Signale für ungerade Adressen adreßbezeichnet und aus der zweiten Speicherzellenmatrix (94) ausgelesen werden, vorgesehen sind,
die erste Datenschreibeinrichtung (88) Daten in die Speicherzellen
der durch die Signale für gerade Adressen bezeichneten
ersten Speicherzellenmatrix (84) schreibt, während die Daten
aus der ersten Speicherzellenmatrix (84) in der ersten
Verriegelungsschaltungseinrichtung (87) gespeichert und
gehalten werden,
die zweite Datenschreibeinrichtung (98) Daten in die Speicherzellen der durch die Signale für ungerade Adressen bezeichneten zweiten Speicherzellenmatrix (94) schreibt, während die Daten aus der zweiten Speicherzellenmatrix (94) in der zweiten Verriegelungsschaltungseinrichtung (97) gespeichert und gehalten werden, und
die zweite Datenschreibeinrichtung (98) Daten in die Speicherzellen der durch die Signale für ungerade Adressen bezeichneten zweiten Speicherzellenmatrix (94) schreibt, während die Daten aus der zweiten Speicherzellenmatrix (94) in der zweiten Verriegelungsschaltungseinrichtung (97) gespeichert und gehalten werden, und
- - eine Vorrichtung zum abwechselnden Ausgeben von in der ersten und zweiten Verriegelungsschaltungseinrichtung (87, 97) gespeicherten und gehaltenen Daten mit der Taktrate der Grundtaktpulse (Φ S ) vorgesehen ist, damit die Eingangssignale um einen vorgeschriebenen Zeitabschnitt verzögert ausgegeben werden.
2. Digitale Verzögerungseinheit nach Anspruch 1, dadurch gekennzeichnet,
daß
- - die Generatorvorrichtung für Signale für gerade Adressen (81, 82, 83) Signale während zweier Grundtaktpulse (Φ S ) erzeugt, und
- - die Generatorvorrichtung für Signale für ungerade Adressen (91, 92, 93, 105, 106) Signale während zweier Grundtaktpulse (Φ S ) erzeugt,
wobei die Signale für ungerade Adressen gegenüber den Signalen
für gerade Adressen um eine Periode der Grundtaktpulse (Φ S )
phasenverschoben sind.
3. Digitale Verzögerungseinheit nach Anspruch 1, dadurch gekennzeichnet,
daß
- - die Generatorvorrichtung für Signale für gerade Adressen (81, 82, 83) Signale während zweier Grundtaktpulse (Φ S ) erzeugt und
- - die Generatorvorrichtung für Signale für ungerade Adressen (91, 92, 93, 105, 106) eine Verzögerungseinrichtung (105, 106) zum Verzögern der Signale für gerade Adressen um eine Periode der Grundtaktpulse (Φ S ) aufweist.
4. Digitale Verzögerungseinheit nach Anspruch 1, dadurch gekennzeichnet,
daß
- - die Generatorvorrichtung für Signale für ungerade Adressen (91, 92, 93, 105, 106) Signale während zweier Grundtaktpulse (Φ S ) erzeugt, und
- - die Generatorvorrichtung für Signale für gerade Adressen (81, 82, 83) eine Verzögerungseinrichtung zum Verzögern der Signale für ungerade Adressen um eine Periode der Grundtaktpulse (Φ S ) aufweist.
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59264738A JPS61142814A (ja) | 1984-12-14 | 1984-12-14 | デイジタル遅延装置 |
JP59267954A JPS61144113A (ja) | 1984-12-17 | 1984-12-17 | デイジタル遅延装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
DE3543911A1 DE3543911A1 (de) | 1986-06-26 |
DE3543911C2 true DE3543911C2 (de) | 1988-12-15 |
Family
ID=26546644
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
DE19853543911 Granted DE3543911A1 (de) | 1984-12-14 | 1985-12-12 | Digitale verzoegerungseinheit |
Country Status (3)
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US (1) | US4849937A (de) |
DE (1) | DE3543911A1 (de) |
NL (1) | NL8503451A (de) |
Families Citing this family (73)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4937770A (en) * | 1986-02-07 | 1990-06-26 | Teradyne, Inc. | Simulation system |
US5237532A (en) * | 1986-06-30 | 1993-08-17 | Kabushiki Kaisha Toshiba | Serially-accessed type memory device for providing an interleaved data read operation |
US5280448A (en) * | 1987-11-18 | 1994-01-18 | Sony Corporation | Dynamic memory with group bit lines and associated bit line group selector |
US5099297A (en) * | 1988-02-05 | 1992-03-24 | Emanuel Hazani | EEPROM cell structure and architecture with programming and erase terminals shared between several cells |
US5724540A (en) * | 1988-03-28 | 1998-03-03 | Hitachi, Ltd. | Memory system having a column address counter and a page address counter |
US5335336A (en) * | 1988-03-28 | 1994-08-02 | Hitachi, Ltd. | Memory device having refresh mode returning previous page address for resumed page mode |
DE3928902C2 (de) * | 1988-08-31 | 1996-01-25 | Mitsubishi Electric Corp | Halbleiterspeicher und Verfahren zum Betreiben desselben und Verwendung desselben in einem Video-RAM |
US5016216A (en) * | 1988-10-17 | 1991-05-14 | Waferscale Integration, Inc. | Decoder for a floating gate memory |
GB8906354D0 (en) * | 1989-03-20 | 1989-05-04 | Inmos Ltd | Memory accessing |
US5307469A (en) * | 1989-05-05 | 1994-04-26 | Wang Laboratories, Inc. | Multiple mode memory module |
US6564308B2 (en) | 1989-05-05 | 2003-05-13 | Samsung Electronics Co. Ltd. | Multiple mode memory module |
US5261073A (en) * | 1989-05-05 | 1993-11-09 | Wang Laboratories, Inc. | Method and apparatus for providing memory system status signals |
JP3103575B2 (ja) * | 1989-05-26 | 2000-10-30 | 松下電器産業株式会社 | 半導体記憶装置 |
GB2232797B (en) * | 1989-06-16 | 1993-12-08 | Samsung Semiconductor Inc | RAM based serial memory with pipelined look-ahead reading |
US5214610A (en) * | 1989-09-22 | 1993-05-25 | Texas Instruments Incorporated | Memory with selective address transition detection for cache operation |
US5261064A (en) * | 1989-10-03 | 1993-11-09 | Advanced Micro Devices, Inc. | Burst access memory |
US5311471A (en) * | 1989-11-27 | 1994-05-10 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
IL96808A (en) | 1990-04-18 | 1996-03-31 | Rambus Inc | Introductory / Origin Circuit Agreed Using High-Performance Brokerage |
JP2531829B2 (ja) * | 1990-05-01 | 1996-09-04 | 株式会社東芝 | スタティック型メモリ |
JP2900523B2 (ja) * | 1990-05-31 | 1999-06-02 | 日本電気株式会社 | 不揮発性半導体メモリ装置の書込回路 |
US5206944A (en) * | 1990-06-07 | 1993-04-27 | The United States Of America As Represented By The Secretary Of The Air Force | High speed analog to digital converter board for an IBM PC/AT |
US5285421A (en) * | 1990-07-25 | 1994-02-08 | Advanced Micro Devices | Scheme for eliminating page boundary limitation on initial access of a serial contiguous access memory |
US6249481B1 (en) | 1991-10-15 | 2001-06-19 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
JP2740063B2 (ja) * | 1990-10-15 | 1998-04-15 | 株式会社東芝 | 半導体記憶装置 |
EP0492938B1 (de) * | 1990-12-21 | 1995-11-22 | Sun Microsystems, Inc. | Verfahren und Einrichtung zur Erhöhung der Verarbeitungsgeschwindigkeit eines Anzeigesystems mit Doppel-Pufferspeicher |
US5247644A (en) * | 1991-02-06 | 1993-09-21 | Advanced Micro Devices, Inc. | Processing system with improved sequential memory accessing |
JP2874375B2 (ja) * | 1991-04-11 | 1999-03-24 | 日本電気株式会社 | ダブルバッファ形エラスティック・ストア |
JP3178859B2 (ja) * | 1991-06-05 | 2001-06-25 | 株式会社東芝 | ランダムアクセスメモリ装置およびそのパイプライン・ページモード制御方法 |
US5784327A (en) * | 1991-06-12 | 1998-07-21 | Hazani; Emanuel | Memory cell array selection circuits |
JPH05101201A (ja) * | 1991-10-09 | 1993-04-23 | Rohm Co Ltd | オプシヨン設定回路 |
KR940008811B1 (ko) * | 1991-10-17 | 1994-09-26 | 삼성전자 주식회사 | 멀티방식용 비데오 필드 메모리장치 및 그 프로세싱 방법 |
JP2999869B2 (ja) * | 1991-11-15 | 2000-01-17 | 沖電気工業株式会社 | メモリアクセス方式 |
US5559990A (en) * | 1992-02-14 | 1996-09-24 | Advanced Micro Devices, Inc. | Memories with burst mode access |
DE69325119T2 (de) * | 1992-03-19 | 1999-11-04 | Toshiba Kawasaki Kk | Taktsynchronisierter Halbleiterspeicheranordnung und Zugriffsverfahren |
US6310821B1 (en) | 1998-07-10 | 2001-10-30 | Kabushiki Kaisha Toshiba | Clock-synchronous semiconductor memory device and access method thereof |
JPH05274862A (ja) * | 1992-03-24 | 1993-10-22 | Mitsubishi Electric Corp | 半導体メモリ装置 |
JP2803466B2 (ja) * | 1992-04-28 | 1998-09-24 | 日本電気株式会社 | 半導体記憶装置の救済方法 |
US5305281A (en) * | 1992-08-06 | 1994-04-19 | National Semiconductor Corporation | Multiple array memory device with staggered read/write for high speed data access |
US5309395A (en) * | 1992-10-22 | 1994-05-03 | At&T Bell Laboratories | Synchronous static random access memory |
JP3164939B2 (ja) * | 1993-04-27 | 2001-05-14 | 富士通株式会社 | 記憶装置の試験回路を備えた装置 |
US5453957A (en) * | 1993-09-17 | 1995-09-26 | Cypress Semiconductor Corp. | Memory architecture for burst mode access |
US5504503A (en) * | 1993-12-03 | 1996-04-02 | Lsi Logic Corporation | High speed signal conversion method and device |
US5555529A (en) * | 1993-12-28 | 1996-09-10 | Intel Corporation | Power saving architecture for a cache memory |
US5506810A (en) * | 1994-08-16 | 1996-04-09 | Cirrus Logic, Inc. | Dual bank memory and systems using the same |
US5493241A (en) * | 1994-11-16 | 1996-02-20 | Cypress Semiconductor, Inc. | Memory having a decoder with improved address hold time |
US5513148A (en) * | 1994-12-01 | 1996-04-30 | Micron Technology Inc. | Synchronous NAND DRAM architecture |
US6035369A (en) | 1995-10-19 | 2000-03-07 | Rambus Inc. | Method and apparatus for providing a memory with write enable information |
US6470405B2 (en) | 1995-10-19 | 2002-10-22 | Rambus Inc. | Protocol for communication with dynamic memory |
US6810449B1 (en) | 1995-10-19 | 2004-10-26 | Rambus, Inc. | Protocol for communication with dynamic memory |
US5835970A (en) * | 1995-12-21 | 1998-11-10 | Cypress Semiconductor Corp. | Burst address generator having two modes of operation employing a linear/nonlinear counter using decoded addresses |
US5950219A (en) * | 1996-05-02 | 1999-09-07 | Cirrus Logic, Inc. | Memory banks with pipelined addressing and priority acknowledging and systems and methods using the same |
JPH10111828A (ja) * | 1996-09-27 | 1998-04-28 | Internatl Business Mach Corp <Ibm> | メモリシステム、データ転送方法 |
US6167486A (en) | 1996-11-18 | 2000-12-26 | Nec Electronics, Inc. | Parallel access virtual channel memory system with cacheable channels |
US6266379B1 (en) | 1997-06-20 | 2001-07-24 | Massachusetts Institute Of Technology | Digital transmitter with equalization |
WO1999019805A1 (en) | 1997-10-10 | 1999-04-22 | Rambus Incorporated | Method and apparatus for two step memory write operations |
US6401167B1 (en) * | 1997-10-10 | 2002-06-04 | Rambus Incorporated | High performance cost optimized memory |
US6262937B1 (en) | 1998-03-13 | 2001-07-17 | Cypress Semiconductor Corp. | Synchronous random access memory having a read/write address bus and process for writing to and reading from the same |
US6262936B1 (en) | 1998-03-13 | 2001-07-17 | Cypress Semiconductor Corp. | Random access memory having independent read port and write port and process for writing to and reading from the same |
US6069839A (en) | 1998-03-20 | 2000-05-30 | Cypress Semiconductor Corp. | Circuit and method for implementing single-cycle read/write operation(s), and random access memory including the circuit and/or practicing the method |
TW430815B (en) * | 1998-06-03 | 2001-04-21 | Fujitsu Ltd | Semiconductor integrated circuit memory and, bus control method |
EP1028427B1 (de) * | 1999-02-11 | 2007-07-25 | Infineon Technologies North America Corp. | Hierarchische Vorausladung in Halbleiterspeicheranordnungen |
US6084819A (en) * | 1999-07-06 | 2000-07-04 | Virage Logic Corp. | Multi-bank memory with word-line banking |
US6708254B2 (en) | 1999-11-10 | 2004-03-16 | Nec Electronics America, Inc. | Parallel access virtual channel memory system |
US6400642B1 (en) | 2000-03-24 | 2002-06-04 | Cypress Semiconductor Corp. | Memory architecture |
US6240031B1 (en) * | 2000-03-24 | 2001-05-29 | Cypress Semiconductor Corp. | Memory architecture |
JP3474147B2 (ja) * | 2000-04-19 | 2003-12-08 | 沖電気工業株式会社 | データ出力回路 |
DE10110624B4 (de) * | 2001-03-06 | 2010-04-08 | Qimonda Ag | Integrierter Speicher mit mehreren Speicherbereichen |
DE10117614B4 (de) * | 2001-04-07 | 2005-06-23 | Infineon Technologies Ag | Verfahren zum Betreiben eines Halbleiterspeichers mit doppelter Datenübertragungsrate und Halbleiterspeicher |
US8391039B2 (en) | 2001-04-24 | 2013-03-05 | Rambus Inc. | Memory module with termination component |
US6675272B2 (en) * | 2001-04-24 | 2004-01-06 | Rambus Inc. | Method and apparatus for coordinating memory operations among diversely-located memory components |
US7301831B2 (en) | 2004-09-15 | 2007-11-27 | Rambus Inc. | Memory systems with variable delays for write data signals |
US7821866B1 (en) | 2007-11-14 | 2010-10-26 | Cypress Semiconductor Corporation | Low impedance column multiplexer circuit and method |
KR102084461B1 (ko) * | 2013-03-04 | 2020-04-14 | 삼성전자 주식회사 | 저항체를 이용한 비휘발성 메모리 장치 |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3866180A (en) * | 1973-04-02 | 1975-02-11 | Amdahl Corp | Having an instruction pipeline for concurrently processing a plurality of instructions |
DE2364254B2 (de) * | 1973-12-22 | 1976-03-18 | Schaltungsanordnung fuer datenverarbeitende geraete | |
GB1589476A (en) * | 1976-11-15 | 1981-05-13 | Rca Corp | Dropout compensator circuit |
CA1083709A (en) * | 1976-11-15 | 1980-08-12 | Thomas V. Bolger | Signal defect compensator |
US4171538A (en) * | 1978-01-23 | 1979-10-16 | Rockwell International Corporation | Elastic store slip circuit apparatus for preventing read and write operations interference |
US4361869A (en) * | 1980-01-08 | 1982-11-30 | Honeywell Information Systems Inc. | Multimode memory system using a multiword common bus for double word and single word transfer |
US4513372A (en) * | 1982-11-15 | 1985-04-23 | Data General Corporation | Universal memory |
US4740923A (en) * | 1985-11-19 | 1988-04-26 | Hitachi, Ltd | Memory circuit and method of controlling the same |
-
1985
- 1985-12-12 DE DE19853543911 patent/DE3543911A1/de active Granted
- 1985-12-16 NL NL8503451A patent/NL8503451A/nl not_active Application Discontinuation
-
1988
- 1988-03-17 US US07/169,066 patent/US4849937A/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US4849937A (en) | 1989-07-18 |
DE3543911A1 (de) | 1986-06-26 |
NL8503451A (nl) | 1986-07-01 |
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