DE3401796A1 - Halbleiterspeichervorrichtung - Google Patents

Description

BESCHREIBUNG:

Die Erfindung bezieht sich auf eine Halbleiterspeichervorrichtung .

Für die Verbesserung der Ausbeute von Produkten ist die Anwendung von Redundanztechniken auf Halbleiter-Speichervorrichtungen (im folgenden als "Speicher" bezeichnet) untersucht worden. Defekte, ausgefallene Bits, für die ein Lesen und Schreiben von Daten nicht möglich ist, werden unvermeidbar aufgrund der Variante der Produktionsbedingungen oder aufgrund von Fehlern einer bei der Herstellung verwendeten Maske gebildet. Um dieses Problem zu bewältigen, werden im voraus Reservebits in dem Speicher angeordnet, so daß sie an Stelle der defekten, ausgefallenen Bits ausgewählt werden. Auf diese Weise kann der Speicher so angesehen werden, als sei er frei von ausgefallenen Bits.

Bei der Anwendung der Redundanz-Abhilfetechnik auf den Speicher ist eine Anordnung untersucht worden, bei der Reservespalten (welche durch Reservedatenleitungen und mit diesen verbundenen Reservebits gebildet werden) vorhanden sind, so daß die Reservespalten an Stelle der defekten Datenleitungen, welche die ausgefallenen Bits enthalten, ausgewählt werden. Anders ausgedrückt werden also zusätzliche Schaltungen wie die Reservespalten, eine Adressenvergleichschaltung und eine Speicherschaltung zum Speichern der Adressensignale der defekten Spalten in dem Speicher vorgesehen. Wenn die Adressensignale an den Speicher angelegt werden, werden sie mit Hilfe der Adressenvergleichschaltung mit den in der Speicherschaltung gespeicherten Adressensignale verglichen. Wenn die an den Speicher angelegten Adressensignale mit den in dem Speicher gespeicherten Adressensignalen übereinstimmen, so wird ein Koinzidenzsignal von der Adressen-

Vergleichschaltung erzeugt. Dieses Koinzidenzsignal bringt die Spalte, die die defekten, ausgefallenen Bits (die defekten Datenleitungen) enthält, in den nicht-. Auswahlzustand, und an ihrer Stelle werden die Reservespalten ausgewählt.

Die folgenden Speicher können als Speicher mit einem Byte (x 8 Bits)-Aufbau angesehen werden, d.h. als Speicher, in denen das Sehreiben und Lesen von Daten in den 8-Bit-Einheiten ausgeführt wird.

Das bedeutet, daß ein Speicher erzielt werden kann, bei dem acht Speicherfelder (auch als "Matten" bezeichnet) vorgesehen sind und jedes einzelne Bit aus einem Speicherfeld ausgewählt wird, so daß 8-Bit-Daten gelesen oder geschrieben werden können. Bei einem solchen Speicher sind die Spaltendecoder und Spaltenschalter dicht ausgebildet, um ein Bit aus jeden Speicherfeld auszuwählen. Wenn die Redundanztechniken, die von den defekten Datenleitungen zu den Reservedatenleitungen umschalten, auf einen solchen Speicher angewendet werden, so wird es schwierig, die defekten Datenleitungen zu den Reservedatenleitungen umzuschalten. Der Umschaltvorgang zum Tauschen der defekten Datenleitungen gegen die Reservedatenleitungen wird auch für jedes Speicherfeld kompliziert. Bei einem Speicher der oben beschriebenen Art können empfindliche Herstellungstechniken mit Verwendung von Laserstrahlen als Verfahren zum Auswechseln der defekten Datenleitungen gegen die Reservedatenleitungen eingesetzt werden. Mit anderen Worten werden die Leiterbahnen selbst von den defekten Datenleitungen zu den Reservedatenleitungen durch den Laserstrahl umgeschaltet.

Für das Umschalten der Leitbahnen mittels des Laserstrahls ist eine teuere Ausrüstung notwendig, und damit werden die Herstellungskosten einer Halbleiterspeichervorrichtung höher, während die Testausbeute abnimmt.

Dementsprechend haben die Erfinder der vorliegenden Anmeldung die gleiche Adresse einer Anzahl von Datenleitungen, die innerhalb des gleichen Speicherfeldes (Matte) aneinander angrenzen, zugeordnet, um einen Raum zu sichern, in dem ein Spaltenadressendecoder gebildet ist, und schalten eine Anzahl von Datenleitungen als Gruppe zu einer Anzahl von Reservedatenleitungen um.

Bei der Herstellung einer Halbleiterspeichervorrichtung mit einer großen Speicherkapazität wie zum Beispiel 256K Bit (8 χ 32K Bit), ist beispielsweise ein Speicherfeld (Matte) vorzugsweise in einer Anzahl von Speichermatten aufgeteilt, um die Länge der Wortleitungen und Datenleitungen zu reduzieren und den Hochgeschwindigkeitsbetrieb zu verbessern. Die Erfinder der vorliegenden Anmeldung versuchen, das Nutzungsverhältnis der Reservedatenleitungen zu verbessern, d.h. das Austauschverhältnis der defekten Bits, indem ungeachtet des Umschaltens der defekten Datenleitungen auf die Reservedatenleitungen innerhalb des gleichen Speicherfeldes (Matte) die Reservedatenleitungen zwischen den verschiedenen Speicherfeldern (Matten) verwendet werden, wenn das Speicherfeld in eine Anzahl von Speicherfeldern (Matten) aufgeteilt wird.

Demzufolge ist es Aufgabe der vorliegenden Erfindung, eine Halbleiterspeichervorrichtung anzugeben, bei der das Austauschverhältnis, der fehlerhaften Bits verbessert ist.

Es ist weiterhin ein Ziel der vorliegenden Erfindung, eine ökonomische Halbleiterspeichervorrichtung anzugeben.

Weiterhin soll mit der vorliegenden Erfindung eine Halbleiterspeichervorrichtung vorgeschlagen werden, bei der der Leistungsverbrauch reduziert werden kann.

Diese Aufgabe wird mit einer Halbleiterspeichervorrichtung nach dem Oberbegriff des Patentanspruchs gelöst, welche erfindungsgemäß nach der in seinem kenn-

zeichnenden Teil angegebenen Weise ausgestaltet ist.

Weitere, vorteilhafte Ausgestaltungen ergeben sich aus den Unteransprüchen.

Die Erfindung wird im folgenden anhand der in den Figuren dargestellten Ausführungsbeispiele beschrieben und näher erläutert.

Fig. 1 ist ein Blockschaltbild, das ein Ausführungsbeispiel der vorliegenden Erfindung zeigt; Fig. 2 zeigt in einem Schaltbild ein bestimmtes Beispiel eines Teiles des in Fig. 1 dargestellten

Ausführungsbeispiels;
Fig. 3 zeigt ein Schaltbild für ein Beispiel einer

Redundanzschaltung;

Fig. 4 zeigt in einem Schaltbild ein Beispiel einer Umschalt-Schaltung;

Fig. 5 zeigt in einem Schaltbild ein Beispiel eines

Adressenübergangsdetektors;

Fig. 6 zeigt in einem Schaltbild ein weiteres, bestimmtes Beispiel eines Teiles des in Fig. 1 dargestellten Ausführungsbeispiels;

Fig. 7 zeigt in einem Schaltbild ein weiteres Ausführungsbeispiel der vorliegenden Erfindung; Fig. 8 zeigt in einem Schaltbild ein Beispiel für eine Generatorschaltung zur Erzeugung der Auswahltaktsignale Φ_νη; und Fig. 9 zeigt in einem Blockschaltbild ein weiteres

Ausführungsbeispiel der vorliegenden Erfindung. Fig. 1 ist ein schematisches Blockschaltbild eines Beispiels für einen dynamischen Speicher mit wahlfreiem Zugriff (im folgenden als "RAM" bezeichnet), auf den die vorliegenden Erfindung angewendet wird.

Die Zeichnung stellt den internen Aufbau eines dynamischen RAM dar, bei dem der Eingang und Ausgang an bzw. in einer 8-Bit-Einheit angelegt bzw. erzeugt werden,

d.h. einen dynamischen RAM mit einer Byte-Struktur, obgleich die vorliegende Erfindung auf einen solchen dynamischen RAM nicht besonders beschränkt ist.

Jeder in der Zeichnung dargestellte Block ist auf einem Halbleitersubstrat wie zum Beispiel einem Siliziumsubstrat mit den bekannten Techniken für integrierte Halbleiterschaltungen gebildet. Die Hauptschaltungsblocks sind in der Zeichnung zusammen mit der geometrischen Anordnung von Schaltungsblocks einer praktisch ausgeführten integrierten Halbleiterschaltung dargestellt.

Bei diesem Ausführungsbeispiel ist das Speicherfeld in rechte und linke Felder M-ARY1 und M-ARY2 aufgeteilt, obwohl es hierauf nicht beschränkt ist. Jedes Speicherfeld besteht aus einer Anzahl von Speicherzellen, die in Matrixform angeordnet sind.

In jedem Speicherfeld M-ARY1, M-ARY2 bilden komplementäre Datenleitungspaare einen Satz, und es ist eine Anzahl solcher Sätze gebildet. Jedes komplementäre Datenleitungspaar ist so gebildet, daß es sich entsprechend der Darstellung in der Zeichnung in longitudinaler Richtung erstreckt.

Mit anderen Worten ist dieses Ausführungsbeispiel nicht von der Art, bei dem das Speicherfeld in acht Blocks (Matten) aufgeteilt ist und in jedem Block ein Bit nach dem anderen ausgewählt wird, sondern eine Adresse wird den acht Sätzen von komplementären Datenleitungspaaren, die innerhalb des gleichen Speicherfeldes angeordnet sind, zugeordnet, und die acht Bits (acht Speicherzellen) werden aus einer Anzahl von Speicherzellen ausgewählt, die jeweils mit den wechselseitig benachbarten acht Sätzen von komplementären Datenleitungspaaren verbunden sind. Jedes komplementäre Datenleitungspaar ist in der Zeichnung quer verlaufend dargestellt.

Zeilensystemadressenauswahlleitungen (Wortleitungen) sind so angeordnet, daß sie sich gemeinsam in transver-

saler Richtung bezüglich eines jeden Speicherfeldes M-ARY1, M-ARY2 erstrecken, und in der Zeichnung sind sie so dargestellt, daß sie sequentiell in longitudinaler Richtung angeordnet sind.ν

Jedes komplementäre Datenleitungspaar ist mit acht Paaren von gemeinsamen komplementären Datenleitungspaaren CD1, CD2 über Spaltenschalter C-SW1 , C-SW2 verbunden. In der Zeichnung sind die komplementären Datenleitungspaare so dargestellt, daß sie sich in TO transversaler Richtung erstrecken. Das gemeinsame komplementäre Datenleitungspaar CDI, CD2 ist mit den Eingangsanschlüssen der Hauptverstärker MA1 bzw. MA2 verbunden. Leseverstärker SA1, SA2 empfangen über die komplementären Datenleitungen eine schwache Lesespannung und werden durch Taktsignale Φ betätigt. Mit anderen Worten

pa

erhalten die Leseverstärker die Lesespannung, die von den mittels der Ausgangssignale eines Zeilendecoders R-DCR ausgewählten Speicherzellen zu den komplementären Datenleitungen übertragen wird, verstärken die jeweiligen Potentialen der komplementären Datenleitungspaare und bringen sie auf hohen/tiefen Pegel.

Ein Zeilenadressenpuffer R-ADB erhält ein m-Bit-Adressensignal RAD von dem Außenanschluß, erzeugt interne komplementäre Adressensignale aO bis am-1 und führt sie zu den Zeilenadressendecoder R-DCR.

Der Zeilenadressendecoder R-DCR wählt eine Wortleitung nach Maßgabe der Adressensignale aO bis am-1 synchron zu dem Wortleitungsauswahltaktsignal Φχ aus.

Der Spaltenadressenpuffer C-ADB erhält ein n-Bit-Adressensignal CAD von dem Außenanschluß, erzeugt interne komplementäre Adressensignale aO bis a^n-1 und führt sie zu dem Spaltenadressendecoder C-DCR.

Für die Auswahl der acht komplementären Datenleitungspaare nach Maßgabe der Adressen aO bis an-1 entsprechend der

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obigen Beschreibung, decodiert der Spaltenadressendecoder C-DCR die Adressensignale aO bis an-1 und erzeugt Auswahlsignale auf der Basis der resultierenden decodierten Signale und des Datenleitungsauswahltaktsignals Φγ. Das Auswahlsignal v/ird durch das substantielle logische Produkt des decodierten Signals des Taktsignals Φν gebildet, obwohl es darauf nicht beschränkt ist.

Die internen komplementären Adressensignale aO bis a.m-1 (aO bis a.n-1 ) bestehen aus den internen Adressensignalen aO bis am-l (aO bis an-1) , die die gleiche Phase wie die Adressensignale RAD (CAD) haben, und aus den internen Adressensignalen üb bis εΰη-1 (Ü0 bis an-1), deren Phase bezüglich der ersten Signale invertiert ist.

Die Spaltenschalter C-SW1 und C-SW2 empfangen die oben beschriebenen Auswahlsignale und verbinden die acht komplementären Datenleitungspaare, die durch die internen komplementären Adressensignale a.0 bis ain-1 bestimmt sind, mit den entsprechenden acht gemeinsamen komplementären Datenleitungspaaren.

Unter der Anzahl von Sätzen, von denen jeder durch die acht komplementären Datenleitungspaare gebildet ist, wird nur der durch die internen komplementären Adressensignale a.0 bis cin-1 bestimmte Satz durch den Spaltenauswahlschalter ausgewählt, und die acht komplementären Datenleitungspaare, die diesen Satz bilden, werden mit den entsprechenden gemeinsamen komplementären Datenleitungspaaren verbunden.

Ohne hierauf beschränkt zu sein ist das interne komplementäre Adressensignal an-1 der höchsten Ordnung aus der Anzahl der internen komplementären Adressensignale £0 bis a.n-1 das Adressensignal, welches entscheidet, ob die Speicherzellen der Speicherfelder M-ARY1 auf der linken Seite ausgewählt werden oder ob die Speicherzellen des Speicherzellenfeldes M-ARY auf der rechten Seite

"aμsgewählt werden sollen. Mit anderen Worten ist das interne Adressensignal an—1 der höchsten Ordnung dasjenige Adressensignal, das entscheidet, ob komplementäre Datenleitungspaare in dem Speicherfeld M-ARY1 auf der linken Seite oder die komplementären Datenleitungspaare in dem Speicherfeld M-ARY2 auf der rechten Seite an die gemeinsamen komplementären. Datenleitungspaare angeschlossen werden sollen.

Ohne darauf beschränkt zu sein werden die komplementären Datenleitungspaare in dem Speicherfeld M-ARY1 auf der linken Seite an die komplementären Datenleitungspaare angeschlossen, wenn das Adressensignal der höchsten Ordnung an-1 auf dem hohen Pegel (logisch "1") ist. Wenn es sich auf diesen Pegel (logisch "0") befindet, so werden die komplementären Datenleitungspaare in dem Speicherzellenfeld M-ARY2 auf der rechten Seite mit den gemeinsamen komplementären Datenleitungspaaren verbunden.

In der Zeichnung sind das komplementäre Datenleitungspaar und das gemeinsame komplementäre Datenleitungspaar zur Vereinfachung der Darstellung durch die gleiche Linie dargestellt.

Ohne hierauf beschränkt zu sein wird das Taktsignal Φγ durch eine NOR-Schaltung G_ (G.) erzeugt, welche das von dem später beschriebenen Steuersignalgenerator TG erzeugte Taktsignal Φγιη des Killer signals Φ_ντ empfängt, welches in der später beschriebenen Redundanzschaltung erzeugt wird.

Wie weiter unten im einzelnen unter Bezugnahme auf die Fig. 3 beschrieben wird, wird das Killersignal Φ auf den hohen Pegel (logisch "1") gebracht, wenn ein Redundanzspeicherfeld (Reservespeicherfeld) R-ARY, das für die Entlastung (Auswechslung) der defekten Bits vorgesehen ist, eingesetzt wird. Dementsprechend fällt das oben beschriebene Taktsignal Φν ungeachtet des Taktsignales Φγιη auf den tiefen Pegel (logisch "O") und das Auswahl-

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signal fällt ebenfalls ungeachtet des bereits beschriebenen Decodiersignals auf den tiefen Pegel (logisch ¹¹O"). Als Ergebnis hiervon wird das komplementäre Datenleitungspaar innerhalb des Speicherfeldes M-ARY nicht mit den gemeinsamen komplementären Datenleitungen über den Spaltenschalter verbunden.

Wenn andererseits das Speicherfeld M-ARY ausgewählt

wird, so fällt das Killersignal $> (<!>„) auf den tiefen

KL KK

Pegel (logisch "0"). Da zu diesem Zeitpunkt das Taktsignal Φνπι auf den tiefen Pegel fällt, steigt das voran beschriebene Taktsignal Φγ auf den hohen Pegel (logisch "1") entsprechend dem Abfall des voran genannten Signales an, wobei es auf diese Weise das Auswahlsignal nach Maßgabe des voran beschriebenen decodierten Signales bildet. Als Folge davon werden die acht komplementären Datenleitungspaare nach Maßgabe der internen komplementären Adressensignale &0 bis a^n-1 mit den entsprechenden komplementären Datenleitungspaaren über den Spaltenschalter verbunden.

Eine Eingangs/Ausgangsschaltuhg I/O besteht aus einem Datenausgangspuffer zum Lesen und einem Dateneingangspuffer zum Schreiben. Die Ausgangssignale von einem der Hauptverstärker MA1 und MA2, welcher im Lesezeitpunkt in Betrieb gesetzt wird, werden durch den Datenausgangspuffer verstärkt und dann dem Ausgangsanschluß DA zugeführt. Wie in der Schreibvorgang ausgeführt wird, werden die dem externen Anschluß DA gegebenen Schreibdaten an die gemeinsamen komplementären Datenleitungspaare CD1 und CD2 über den oben beschriebenen Dateneingangspuffer angelegt.

Der Signalweg für diesen Schreibvorgang ist in der Zeichnung nicht dargestellt, um die Darstellung zu vereinfachen.

Der Datenausgangspuffer und der Dateneingangspuffer werden mittels nicht dargestellten Steuersignalen komplementär betrieben, ohne daß man hierauf beschränkt ist.

Der Steuersignalgenerator TG erzeugt verschiedene Arten von für den Speicherbetrieb notwendigen Taktsignalen nach Empfang zweier externer Steuersignale (Chipauswahlsignale) US, Schreibfreigabesignale WE und die Ausgangssignale (Umschaltdetektorsignale) Φ des Adressenübergangsdetektors ATD, der im einzelnen nachfolgend beschrieben wird.

Fig. 5 zeigt in einem Schaltbild ein Beispiel eines Adressenübergangsdetektors, der für die Spaltenadressensignale CAD vorgesehen ist.

Der Adressenübergangsdetektor besteht aus exklusiven ODER-Schaltungen (Antivalenzgliedern) EX bis EX _.. , die die Adressensignale a bis a _.. und die Verzögerungssignale der Adressensignale empfangen, welche beim Durchgang der letzteren durch- Verzögerungsschaltungen Do bis Dn-1 erzeugt werden, und aus einer ODER-Schaltung 0R1 , welche die Ausgangssignale dieser exklusiven ODER-Schaltungen empfängt; der Aufbau ist jedoch hierauf nicht beschränkt.

Wenn sich irgendwelche der Adressensignale ändern, d.h. wenn sich die Potentiale der Adressensignale ändern, so stellt der Adressenübergangsdetektor diese Änderung fest und erzeugt ein Änderungsdetektorsignal des Adressensignals.

In dem voranbeschriebenen Ausführungsbeispiel ist ein Adressenübergangsdetektor für die Zeilenadressensignale RAD vorgesehen, der denselben Aufbau wie der Adressenübergangsdetektor für die Spaltenadressensignale CAD besitzt, er ist aber nicht auf diesen Aufbau beschränkt. Wenn das exklusive ODER zwischen dem Ausgangssignal des Adressenübergangsdetektors für die Spaltenadressensignale CAD und jenem für die Zeilenadressensignale erhalten wird, werden Ausgangssignale Φ eines Adressenübergangsdetektors ATD erzeugt.

Dementsprechend erzeugt der Adressenübergangsdetektor ATD die Änderungsdetektorsignale Φ der Adressensignale nach Maßgabe der Änderung, wenn sich irgendeines der Adressensignale a bis a ₁ und a bis a _Λ ändert, ο n-1 ο m-1

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Bei diesem Ausführungsbeispiel sind Redundanzspeicherfelder R-ARY1 und R-ARY2 für die Speicherfelder M-ARY1 bzw. M-ARY2 vorgesehen. Weiterhin ist eine Redundanzschaltung RC vorgesehen, die aus solchen Adressenspeicherschaltungen besteht, welche die Adressensignale für die fehlerhaften Datenleitungen speichern, an die die ausgefallenen bits (die defekten Speicherzellen) angeschlossen sind, oder die Datenleitungen, die kurzgeschlossen sind, d.h. die eine solche defekte Datenleitung auswählenden Adressensignale (Fehladressensignale), und ferner ist eine Spaltenadressenvergleichsschaltung vorgesehen, welche das Fehladressensignal mit dem von dem Spaltenadressenpuffer C-ADB erzeugten Adressensignal vergleicht und feststellt, ob das gespeicherte Fehladressensignal an das dynamische RAM angelegt wird.

Wenn das Adressensignal CAD das fehlerhafte Adressensignal bezeichnet, so stellt die Redundanzschaltung RC es fest und erzeugt ein Killersignal, um den Auswahlvorgang für die defekten Datenleitungen innerhalb der Speicherfelder M-ARY1 und M-ARY2 zu verhindern. Gleichzeitig erzeugt die Redundanzschaltung RC die Fehladressendetektorsignale und führt sie zu der Umschalt-Schaltung COC.

Bei Eintreffen des von der Redundanzschaltung RC kommenden Fehleradressendetektorsignals, des von dem Spaltenadressenpuffer C-ADB kommenden Adressensignals und des Redundanzauswahltaktsignals Φ_ντ. erzeugt die Umschalt-Schaltung COC jene Auswahlsignale L und R, die ein Datenleitungspaar entweder aus dem Redundanzspeicherfeld R-ARY1 oder aus dem Redundanzspeicherfeld R-ARY2 auswählt. Sie erhält weiterhin ein Haupt- -verstärkeraktivierungssignal Φ , und wenn das Speicherfeld M-ARY1 auf der linken Seite oder das Redundanzfeld R-ARY1 auf der linken Seite ausgewählt wird, so erzeugt die Umschalt-Schaltung COC ein Aktivierungssignal Φ _T für die Aktivierung

ma Jj

des Hauptverstärkers MA1 auf der linken Seite. Wenn andererseits das Speicherfeld M-ARY2 auf der rechten Seite oder das Redundanzfeld R-ARY2 auf der rechten Seite ausgewählt wird,

so erzeugt die Umschalt-Schaltung COC ein Aktivierungssignal Φ _ für die Aktivierung des Hauptverstärkers MA2 auf der rechten Seite.

Unter Bezugnahme auf die Figuren 3 und 4 werden diese Redundanzschaltung RC und die Umschalt-Schaltung COC im einzelnen beschrieben.

Nebenbei bemerkt wird das Auswahltaktsignal Φ für

die Redundanz beispielsweise nur dann auf den hohen Pegel gesetzt, wenn das Redundanzspeicherfeld verwendet wird, wodurch der Umschalt-Schalter COC das Redundanzspeicherfeld auswählen kann. Wie im einzelnen unter Bezugnahme auf die Figur 8 beschrieben wird, wird dieses Taktsignal (Syncronsignal) Φ _D auf der Basis des Fehleradressendetektorsignals erzeugt, welches das Ausgangssignal der Redundanzschaltung RC ist.

Obgleich für die später auftretenden Wortleitungen ähnliche Redundanzspeicherfelder vorgesehen sind, sind sie in der Figur 1 zur Vereinfachung der Zeichnung weggelassen.

Die Figur 6 zeigt in einem Schaltbild ein Beispiel des Speicherfeldes M-ARY1 , des Redundanzspeicherfeldes R-ARY1 und ihrer Auswahlschaltung, die in der Figur „1 auf einer Seite (der linken Seite) dargestellt sind.

In der folgenden Beschreibung ist ein Feldeffekttransistor mit isoliertem Gate (im folgenden als "MOSFET" bezeichnet) ein MOSFET des η-Kanal—Typs, solange nichts anderes angegeben ist.

Bei diesem Ausführungsbeispiel sind acht Sätze von gemeinsamen komplementären Datenleitungspaaren CDL - CDL₇ unf CDL " und CDL_ gebildet, um ein Lesen und Schreiben in der 8-bit-Einheit zu ermöglichen; der Aufbau ist jedoch nicht hierauf beschränkt.

Ohne hierauf beschränkt zu sein umfaßt das Redundanzspeicherfeld R-ARY1 acht Aätze von komplementären Datenleitungspaaren D - D- und D und D-, eine Anzahl von Wort-

leitungen, die so gebildet sind, daß sie die komplementären Datenleitungen kreuzen und an den Zeilendecoder R-DCR angeschlossen sind, sowie eine Anzahl von Speicherzellen, die an diesen Uberkreuzungspunkten nach Maßgabe einer vorgegebenen Regel angeordnet sind.

Das Speicherfeld M-ARYI besteht aus einer Anzahl von Einheitsspeicherzellen, die untereinander den gleichen Aufbau besitzen, obwohl diese Anordnung nicht beschränkend ist. Jedes Speicherzellenfeld ist in der gleichen Weise wie das oben beschriebene Redundanzspeicherfeld R-ARY1 aufgebaut, ohne darauf beschränkt zu sein. Mit anderen Worten umfaßt ein Einheitsspeicherfeld acht Sätze von komplementären Datenleitungspaaren, eine Anzahl von Wortleitungen, die diese komplementären Datenleitungspaare überkreuzen, und eine Anzahl von Speicherzellen, die nach einer vorgegebenen Regel an diesen Kreuzungspunkten angeordnet sind.

Leseverstärker sind jeweils an die komplementären Datenleitungspaare angeschlossen. In der Zeichnung sind diese Leseverstärker aus Gründen der Vereinfachung zusammen durch den "Leseverstärker AS1" dargestellt.

Der Spaltenschalter C-SW1 besteht aus einer Anzahl von Einheitsspaltenschaltern C-SWL - C-SWL . Jeder Einheitsspaltenschalter hat den gleichen Aufbau (obgleich die Anordnung nicht darauf beschränkt ist), und weist MOSFETs in einer solchen Anzahl auf, die der Anzahl von Datenleitungen in dem Redundanzspeicherfeld R-ARY1 in dem Einheitsspeicherfeld entspricht. Mit anderen Worten umfaßt ein Einheitsspaltenschalter in diesem Ausführungsbeispiel sechzehn MOSFETs. Die Gates der MOSFETs, die einen Eiheitsspaltenschalter bilden, sind miteinander verbunden.

Die komplementären Datenleitungspaare in den Redundanzspeicherfeld R-ARY1 und in den Einheitsspeicherfeldern UMA₁ UMA sind mit den entsprechenden gmeinsamen komplementären Datenleitungspaaren über MOSFETs in den entsprechenden Einheitsspaltenschaltern C-SWL , C-SWL, - C-SWL verbunden.

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In der Zeichnung sind nur das Redundanzspeicherfeld R-ARY1 und der entsprechende Einheitsspaltenschalter (Redundanzspaltenschalter) S-SWL dargestellt. In diesem Ausführungsbeispiel haben die Einheitsspeicherfelder UMA₁ - UMA und.jeder Einheitsspaltenschalter C-SWL₁ C-SWL den gleichen Aufbau wie das Redundanzspeicherfeld R-ARY1 beziehungsweise der Redundanzspaltenschalter C-SWL Die sechzehn MOSFETs Q₁-Q₁₆, welche den Redundanzspaltenschalter (Einheitsspaltenschalter) C-SWL bilden, welcher dem Redundanzspeicherfeld R-ARY1 entspricht, sind einer Schaltsteuerung durch die Ausgangssignale L der Umschaltschaltung COC unterworfen, dagegen sind 16 MOSFETs, die den Einheitsspaltenschalter bilden, welcher so angeordnet ist, daß er dem Einheitsspeicherfeld entspricht, einer Schaltsteuerung durch Auswahlsignale des Spaltendecoders C-DCR unterworfen.

Der Eingangsanschluß des Hauptverstärkers ist an jedes gemeinsame komplementäre Datenleitungspaar angeschlossen. Dementsprechend sind acht Hauptverstärker in diesem Ausführungsbeispiel vorgesehen. Diese Hauptverstärker sind alle zusammen durch den "Hauptverstärker MA1" aus Vereinfachungsgründen dargestellt.

Der Aufbau der Speicherzelle u.a. werden unter Bezugnahme auf die Figur 2 nachfolgend im einzelnen beschrieben.

Entsprechend dem voranbeschriebenen Aufbau kann die gewünschte 8-bit-Speicherzelle aus einem gewünschten Einheitsspeicherzellenfeld ausgewählt werden, indem externe Adressensignale RAD und CAD an das dynamische RAM angelegt werden. Mit anderen Worten ist es möglich, aus einer Anzahl von Speicherzellen, welche an die durch den Zeilendecoder R-DCR ausgewählte Wortleitung angeschlossen sind, aus einer Anzahl von Speicherzellen diejenige Speicherzelle auszuwählen, die mit der durch den Spaltendecoder R-DCR ausgewählten Wortleitung verbunden ist, welcher mit der komplementären Datenleitung des Einheitsspaltenschalters verbun-

den ist, der von dem Spaltendecoder C-DCR oder durch den Umschalt-Schalter ausgewählt ist. Hierbei bedeutet der Ausdruck "Auswahl des Einheitsspaltenschalters", daß die den Einheitsspaltenschalter bildenden MOSFETs durch Auswahlsignale von'dem Spaltendecoder C-DCR oder durch Ausgngssignale von dem Umschalt-Schalter COC eingeschaltet werden.

Zwar wurde der Aufbau der linken Seite der Fig. 1 beschrieben, jedoch hat die rechte Seite den gleichen Aufbau.

Wenn sich beispielsweise in dem Einheitsspeicherfeld UMA1 eine fehlerhafte Speicherzelle befindet, so wird der diesem Einheitsspeicherfeld UMA₁ entsprechende Einheitsspaltenschalter C-SWL- nicht von dem Spaltendecoder C-DCR1 ausgewählt; stattdessen wird der Einheitsspaltenschalter C-SWL oder der (nicht dargestellte) Einheitsspaltenschalter C-SWR ausgewählt welcher so angeordnet ist, daß er dem rechten Redundanzspeicherfeld R-ARY2 entspricht; dies wird später im einzelnen beschrieben.

Wenn also irgendein Fehler in einer Speicherzelle u.a.

vorhanden ist, so wird die Auswahl des diese Speicherzelle enthaltenden Einheitsspeicherfeldes nicht mehr vorgenommen. Stattdessen wird die Auswahl zu dem Redundanzspeicherfeld R-ARY1 oder R-ARY2 umgeschaltet.

Nachfoldend wird die Erfindung in weiteren Einzelheiten erläutert. Aus Gründen der Abkürzung sind das Speicherfeld M-ARY1, das Redundanzspeicherfeld R-ARY1 u.a. nur für ein komplementäres Datenleitungspaar dargestellt. Die Figur 2 zeigt ein bestimmtes Beispiel des Speicherfeldes (einschließlich des Redundanzspeicherfeldes) und deren Auswahlschaltung auf einer Seite (auf der linken Seite).

Der in der Zeichnung dargestellte dynamische RAM besitzt eine Speicherkapazität von 256 Kbits (256x1,024 = 262.144 bits), dieser Wert soll jedoch nicht beschränkend sein.

Da er den Byte-Aufbau hat, besteht das Adressensignal RAD aus 8 bits von Adressensignalen A bis bis A₇, während das Adressensignal CAD aus 7 bits von Adressensignalen Ao bis A^₇ besteht. Das Adressensignal a~ ist dasjenige, das dem höchstwertigen Adressensignal a .

η— ι

entspricht, obwohl es hierauf nicht besonders beschränkt ist.

Ein Paar von Zeilen des Speicherfeldes M-ARY1 sind als representativ dargestellt, und die Eingangs- und Ausgangsknoten des aus Schalter-MOSFETs Q1 5 bis Q19 und einer MOS-Kapazität bestehenden Speicherzelle sind mit einem Paar von komplementären Datenleitungspaaren D, D mit einer in der Zeichnung dargestellten vorgegebenen Regelmäßigkeit verbunden.

· Wie durch einen MOSFET Q14 dargestellt ist, besteht die Vorladungsschaltung PC1 aus einem Schalter-MOSFET, der zwischen die komplementären Datenleitungspaare D, D geschaltet ist.

Der Leseverstärker SA besteht aus einer CMOS (Komplementär-MOS)-Zwischenspeicherschaltung, die wiederum aus p-Kanal-MOSFETs Q7, Q9 und n-Kanal-MOSFETs Q6, Q8 als Repräsentanten besteht, und seine Paare von Eingangs- und Ausgangsknotenpunkten sind an die oben beschriebenen komplementären Datenleitungspaare D, D angeschlossen. Eine Versorgungsspannung V wird an die Zwischenspeicherschal-

CC

tung über parallele p-Kanal-MOSFETs Q₁₂' Qi3 angelegt, man ist aber hierauf nicht beschränkt, und eine Massespannung V der Schaltung wird ebenfalls über parallele n-Kanal-MOSFETs Q_1Of Q₁₁ angelegt. Diese Leistungsschalter-MOSFETs Qi η' ^i ι ^unc^ ^i ?' Qi-J werden gemeinsam für die in ähnlichen Zeilen angeordneten Leseverstärker SA verwendet.

Komplementäre Taktsignale Φ _a1, "Φ ₁ zum Aktivieren der Leseverstärker SA werden an die Gate-Elektroden der MOSFETs Q_1Of Q₁₂ angelegt, und komplementäre Taktsignale Φ ., Ϊ _o, die weiter verzögert sind als die Taktsignale

Φ w Φ _Λ werden an die MOSFETs Q11, Q13 angelegt, pal paι

Diese Anordnung wird eingesetzt, um den Strom durch die MOSFETs Q₁₀/ QiO' welche ein relativ niedriges Leitungsvermögen haben, zu begrenzen und damit den Abfall des Pegels der Datenleitungen zu verhindern, wenn die Leseverstärker durch die schwache Lesespannung der Speicherzellen betätigt werden. Nachdem die Potentialdifferenz zwischen den komplementären Datenleitungen durch den Verstärkungsvorgang der Leseverstärker SA erweitert worden ist, werden MOSFETs Q-.., Q₁₃ mit einer relativ großen Leitfähigkit eingeschaltet, um ihren Verstärkungsvorgang zu beschleunigen. Auf diese Weise wird ein Lesevorgang hoher Geschwindigkeit ausgeführt, während der Spannungsabfall des hohen Pegels der komplementären Datenleitungen durch Aufteilen des Verstärkungsvorgangs der Leseverstärker in zwei Stufen verhindert wird.

Nur ein Schaltungsteil (für vier Wortleitungen) des Zeilendecoders R-DCR ist a Is Muster dargestellt. Beispielsweise wird das Wortleitungsauswahlsignal für die vier Wortleitungen durch eine NAND-Schaltung des CMOS-Typs erzeugt, welche aus die Adressensignale a2, Ü6 empfangenden MOSFETs Q₃₂ - Q₃₆ und p-Kanal-MOSFETs Q37 - Q41 besteht.

Das Ausgangssignal dieser NAND-Schaltung wird durch einen CMOS-Inverter IV1 invertiert und dann zu den Gate-Elektroden der MOSFETs Q₃₄ - Q₂₇ über MOSFETs Q28 - Q31 übertragen.

Vier Arten von Wortleitungs-Auswahltaktsignalen Φ _oo bis Φ - -, die aus der Kombination der dekodierten Signale bestehen, welche durch Decodieren der Adressensignale a_n, a- und der Wortleitungs-Auswahltaktsignale Φ erzielt werden, werden an jede Wortleitung über oben beschriebene MOSFETs Q₂₄ - Q₂₇ übertragen.

Um für die Zeit der Nicht-Auswahl die Wortleitungen auf Massepotential festzulegen, sind MOSFETs Q₃₀ - Q₃₃ zwischen jeder Wortleitung und dem Massepotentialanschluß

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der Schaltung angeordnet und das Ausgangssignal der NAND-Schaltung wird dan deren Gate-Elektroden angelegt.

Für jede Wortleitung sind Rücksetz-MOSFETs Q_ - Q₅ vorgesehen. Wenn Rücksetzsignale Φ angelegt werden, werden diese Rücksetz-MOSFETs eingeschaltet und das Potential der ausgewählten Wortleitung wird auf Massepotential der Schaltung rückgesetzt, welches das Nicht-Auswahlsignal bezüglich der Speicherzellen darstellt.

Wie durch die MOSFETs Q42 und Q43 dargestellt ist, koppelt der Spaltenschalter C-SW selektiv die komplementären Datenleitungen D, D an die gemeinsamen komplementären Datenleitungen CD, CD. Das Auswahlsignal des Spaltendecoders C-DCR wird an die Gates der MOSFETs Qa?' Q/i-3 angelegt.

Ein Vorladungs-MOSFET Q₄₄/,der dem oben beschriebenen MOSFET Q₁₄ ähnlich ist, ist zwischen die komplementären Datenleitungen CD und CD gesetzt.-Ein Paar von Eingangs- und Äusgangsknoten (Anschlüssen) des Hauptverstärkers MA, welcher den gleichen Aufbau wie der Leseverstärker SA hat, sind mit diesem gemeinsamen komplementären Datenleitungen CD, CD verbunden. Die Eingangs-Ausgangs-Schaltung I/O besteht aus dem Dateneingangspuffer DIB und dem Datenausganspuffer DOB. Diese Eingangs- und Ausgangspuffer werden komplementär durch die Taktsignale Φ Φ betrieben, obwohl die Anordnung hierauf nicht beschränkt ist,*

Als Redundanzspeicherfeld sind in diesem Ausführungsbeispiel zwei Wortleitungen (R-ARY1¹) als Reservezeile und acht Paare von komplementären Datenleitungspaaren (R-ARY1) als Reservespalte vorgesehen, man ist aber hierauf nicht beschränkt. MOSFETs Q₄₇ - Q₅₀ sind zur Auswahl dieser beiden Wortleitungen vorgesehen, und MOSFETs Q₄₅ und Q₄g sind vorgesehen, um ein Paar von komplementären Datenleitungen als repräsentatives Paar aus den oben beschriebenen acht Sätzen von komplementären Datenleitungspaaren auszuwählen.

Das Speicherfeld (einschließlich des Redundanzspeicherfeldes) M-ARY2 und seine Auswahlschaltung auf der anderen Seite (der rechten Seite) sind in der gleichen, oben beschriebenen Weise aufgebaut.

Bei diesem Ausführungsbeispiel sind zwei Sätze (RC1, RC2) von Redundanzschaltungen als Reservespalten vorgesehen, es ist aber darauf nicht beschränkt. Die Umschalt-Schaltung COC ist vorgesehen, um entweder das Redundanzspeicherfeld R-ARY1 oder das Feld R-ARY2 nach Maßgäbe der Fehlerdetektoradressensignale AC_ , AC-. dieser beiden Redundanzschaltungen RC1, RC2 auszuwählen. Die ümschalt-Schaltung COC erzeugt jene Taktsignale Φ _, Φ „,

maij maK

welche den Hauptverstärker MA1 oder den Verstärker MA2 selektiv betätigt, wobei der Hauptverstärker den Auswahl-Signalen L oder R für das Redundanzspeicherfeld R-ARY1 oder R-ARY2 und den Redundanzspeicherfeldern R-ARY1 oder R-ARY2, welche durch das Auswahlsignal L oder R ausgewählt werden entspricht.

Figur 3 ist ein Schaltbild, das ein Ausführungsbeispiel der oben beschriebenen Redundanzschaltung zeigt.

Ohne hierauf beschränkt zu sein besteht ein Satz von Redundanzschaltungen aus Speicherschaltungen mit einer der bit-Zahl der Adressensignale entsprechenden Anzahl, in welche die Fehleradressensignale geschrieben werden, aus Adressenvergleichsschaltungen in der gleichen Anzahl und aus einer Freigabeschaltung.

In der Zeichnung sind eine Speicherschaltung zum Speichern eines Fehleradressensignals, einer Adressenvergleichsschaltung und eine Freigabeschaltung dargestellt.

Anschlüsse P1 bis P4 sind Programmspannungs-Zufuhranschlüsse zum Schreiben der Fehleradressensignale. Beim Schreiben der vorgegebenen Fehleradressensignale wird eine Versorgungsspannung V an die Anschlüsse P1, P3 angelegt, und an die Anschlüsse P2, P4 wird das Massepotential der 5 Schaltung gelegt.

Die Freigabeschaltung besteht aus den folgenden Schaltungselementen: Last-MOSFETs Q47 und ein Treiber-MOSFET Q48 bilden einen Inverter, und Drain und Gate ■ des Last-MOSFET Q47 sind mit dem Anschluß P3 verbunden. Der Ausgangsknoten (Anschluß) dieses Inverters ist an das Gate eines Treiber-MOSFET Q49 zum Schmelzen einer Sicherung F1 angeschlossen. Die Sicherung F1 ist zwischen die Drain-Elektrode dieses MOSFET Q49 und den Anschluß P1 gelegt, und ihre Source-Elektrode ist mit dem Anschluß P2 verbunden.

Das Gate des MOSFETs Q48 ist mit dem Anschluß P4 verbunden. Ein Widerstand R2 ist zwischen den Anschluß P4 und die Versorgungsspannung V gelegt . Die Sicherung F1 ist aus Polysilicium hergestellt, obgleich sie darauf nicht beschränkt ist. Wenn die vorgegebenen Fehleradressensignale geschrieben werden, so wird die Versorgungsspannung V an die Anschlüsse P1, P3 angelegt, und an die Anschlüsse P2, P4 wird das Massepotential der Schaltung gelegt. Dementsprechend wird der Treiber-MOSFET Q49 eingeschaltet, es fleißt ein Strom durch die Sicherung F1, und die Sicherung wird abgeschaltet.

Die folgenden COMS-Inverter- und Speicherschaltungen sind vorgesehen, um zu beurteilen, ob die Sicherung F1 durchgeschmolzen ist.

Eines der CMOS NAND-Gatter besteht aus p-Kanal-MOSFETs Q53, Q54 und n-Kanal-MOSFETs Q55, Q56, während das andere aus p-Kanal-MOSFETs Q57, Q58 und n-Kanal-MOSF.ETs Q59, Q60 besteht. Der Ausgangsknoten (Anschluß) eines der NAND-Gatter ist mit den Eingangsknoten des anderen und umgekehrt verbunden, wodurch eine Zwischenspeicherschaltung (latch)-Schaltung gebildet wird.

Die von der Drain-Elektrode des oben beschriebenen MOSFET Q49 abgenommenen Ausgangssignale werden an den Eingangsknoten (Anschluß) des CMOS-Inverters übertragen, der aus einem p-Kanal-MOSFET Q51 und einem n-Kanal-MOSFET Q52

besteht, sowie zu den Gate-Elektroden der MOSFETs Q53 und Q55 als den anderen Eingangsknoten von einem der NAND-Gatter, welche die oben beschriebene Zwischenspeicherschaltung bilden. Die Ausgangssignale des CMOS-Inverters werden an die Gate-Elektroden der MOSFETs Q58, Q60 als den anderen Eingangsknoten des die Zwischenspeicherschaltung bildenden NAND-Gatters sowie an das Gatter des MOSFETs Q50 angelegt, welcher dem Treiber-MOSFET Q49 parallel gegenübergelegt ist.

Wenn das Ausgangssignal des anderen NAND-Gatters durch den aus einem p-Kanal-MOSFET Q61 und einem n-Kanal-MOSFET Q62 bestehenden CMOS-Inverter läuft, so wird ein Freigabesignal erzeugt. Mit anderen Worten wird das Freigabesignal Φ, durch Invertieren des Ausgangssignals des anderen NAND-Gatters erzeugt.

In der gleichen Weise wie die zuvor beschriebene Freigabeschaltung weist die Speicherschaltung, in die die Fehleradressensignale eingeschrieben werden, einen Inverter auf, der wiederum aus MOSFETs Q63, Q64 besteht, ferner eine Sicherung F2 und einen Treiber-MOSFET Q65. Die Speicherschaltung weist ferner einen MOSFET Q66 auf, der parallel zu dem Treiber-MOSFET Q65 angeordnet ist, um die internen Adressensignale (d.h. das interne Adressensignal a_fi in der Zeichnung) zu empfangen und um das Schreiben der Fehleradressensignale freizugeben.

Beim Schreiben der vorgegebenen Fehleradressensignale wird die Versorgungsspannung V an die Anschlüsse P1, P3 angelegt, und an die Anschlüsse P2, P4 wird das Massepotential der Schaltung gelegt.

Als nächstes wird der Schreibvorgang für die internen Adressensignale zur Bestimmung der fehlerhaften Datenleitungen erläutert, d.h. - ohne darauf beschränkt zu sein die internen Adressensignale a_fi - a~. für die fehlerhaften Adressensignale.

N-bit-interne Adressensignale (7-bit bei diesem Ausführungsbeispiel) sind notwendig, um aus einer Anzahl von

Einheitsspeicherfeldern ein Einheitsspeicherfeld auszuwählen, welches die defekten Datenleitungspaare enthält. Diese internen Adressensignale werden als Fehleradressensignale in die oben beschriebene Speicherschaltung eingeschrieben. Zur Erleichterung des Verständnisses wird von den internen Adressensignalen, welche die das defekte Datenleitungspaar enthaltende Einheitsspeicherfeld bezeichnen, nur das interne Adressensignal ag, d.h. das Fehleradressensignal a« erläutert, jedoch gilt dies auch für die anderen Fehleradressensignale.

Wenn sich unter den Fehleradressensignalen, welche , das das fehlerhafte Datenleitungspaar enthaltende Einheitsspeicherfeld bezeichnen, das Fehleradressensignal a_R auf hohem Pegel ist, so wird der MOSFET Q66 im Ansprechen auf den hohen Pegel eingeschaltet, während der Trieber-MOSFET Q6 5 abgeschaltet wird. Dementsprechend fließt kein Strom durch die Sicherung F2, und letztere wird daher nicht durchgeschmolzen. Wenn sich von den Fehleradressensignalen, welche das das fehlerhafte Datenleitungspaar enthaltende Einheitsspeicherfeld bezeichnen, das Fehleradressensignal a₈ auf tiefem Pegel befindet, so wird andererseits der oben beschriebene MOSFET Q66 abgeschaltet und der Treiber-MOSFET Q65 nach Maßgabe dieses tiefen Pegels eingeschaltet. Dementsprechend fleißt Strom durch die Sicherung F2 und schmilzt sie. Auf diese Weise wird das Einschreiben in die Sicherung F2 nach Maßgabe des Potentials des Fehleradressensignals a„ ausgeführt.

Ein CMOS-Inverter und eine Zwischenspeicherschaltung, welche zu der obenbeschriebenen Freigabeschaltung analog sind, sind vorgesehen, um zu beurteilen, ob die Sicherung F2 geschmolzen ist. Der CMOS-Inverter besteht aus einem p-Kanal-MOSFET Q68 und einem n-Kanal-MOSFET Q69, und die CMOS-Zwischenspeicherschaltung besteht aus p-Kanal-MOSFETs Q70, Q71 und Q74, Q75, und n-Kanal-MOSFETs Q72, Q73 sowie Q76, Q77.

Eine Adressenvergleichsschaltung besteht aus p-Kanal-MOSFETs Q78, Q79 und p-Kanal-MOSFETs Q8O, Q81 , die zu den ersteren MOSFETs Q78, Q79 in Reihe geschaltet sind, aus p-Kanal-MOSFETs Q82, Q83 und n-Kanal-MOSFETs Q84, Q85, die zu den letzteren MOSFETs Q82, Q83 in Reihe geschaltet sind, und aus einem CMOS-Inverter IV2.

Das interne Adressensignal a8 wird an die Gate-Elektroden der oben beschriebenen MOSFETs Q79, Q8O angelegt, und das invertierte Signal von a8, welches durch Invertieren von a8 durch den Inverter IV2 gebildet wird, wird an die Gate-Elektroden der entsprechenden MOSFETs Q83, Q84 angelegt. Die Fehleradressensignale a8 und a8, welche durch die CMOS-Zwichenspeicherschaltung zwischengespeichert sind, werden an die p-Kanal-MOSFETs und die n-Kanal-MOSFETs mit der Überkreuz-Anordnung wie z.B. die MOSFETs Q78, Q85 und die MOSFETs Q81, Q82 angelegt.

Es wird nun angenommen, daß das interne Adressensignal a8 von hohem Pegel (logisch "1") als Fehleradressensignal in der Speicherschaltung gespeichert ist; die Sicherung F2 ist dabei nicht durchgeschmolzen, so daß das Ausgangssignal a8 der COMS-Zwischenspeicherschaltung auf dem hohen Pegel ist, während das Signal a8 sich auf tiefem Pegel befindet. Dementsprechend werden der n-Kanal-MOSFET Q85 und der p-Kanal-MOSFET Q82 eingeschaltet.

Wenn die externen Adressensignale CAD (Ao - ^Ai4^' welche das interne Adressensignal a8 auf tiefen Pegel bringen, an das dynamische RAM angelegt werden, um Daten einzuschreiben oder zu lesen, so wird der p-Kanal-MOSFET Q79 durch den tiefen Pegel des internen Adressensignals a8 eingeschaltet, und der n-Kanal-MOSFET Q84 wird durch das auf hohem Pegel befindliche interne Adressensignal a8 eingeschaltet, daß durch Invertierung der Phase des Signals a8 durch den Inverter IV2 gebildet wird.

Auf diese Weise wird dann, wenn das in die Speicherschaltung eingeschriebene Fehleradressensignal nicht mit

den beim Speicherzugriff an die Adressenvergleichsschaltung angelegten internen Adressensignal übereinstimmt/ das Potential des Koinzidenzsignals ac8 der Adressenvergleichsschaltung mittels der n-Kanal-MOSFETs Q84, Q85 auf tiefem Pegel (logisch "0") gebracht.

Wenn andererseits für das Schreiben oder Lesen von Daten an dem dynamischen RAM externe Adressensignale CAD (Ag - A₁₄) angelegt werden, die das interne Adressensignal a„ auf hohen Pegel bringen, so wird der n-Kanal-MOSFET Q80 entsprechend dem hohen Pegel des internen Adressensignals a8 eingeschaltet, und der p-Kanal-MOSFET Q83 wird durch das Signal ä~8~ eingeschaltet, das durch

Invertierung der Phase des internen Adressensignals a8 mittels des Inverters IV2 gebildet wird.

Wenn das im voraus in die Speicherschaltung eingeschriebene Fehleradressensignal mit dem beim Speicherzugriff an die Adressenvergleichsschaltung angelegten internen Adressensignal übereinstimmt, wird das von der Adressenvergleichsschaltung erzeugte Koinzidenzsignal a8 mittels der p-Kanal-MOSFETs Q82 und Q83, die eingeschaltet werden, auf den hohen Pegel (logisch "1") gebracht.

Koinzidenz-Signale ac8 - ad 4 (ac - ac .) einer Anzahl von in einer Redundanzschaltung enthaltenen Adressenvergleichsschaltungen und Freigabesignale Φ, von in den

ic Adressenvergleichsschaltungen enthaltenen Freigabeschaltungen werden an eine nicht dargestellte UND-Schaltung angelegt, und diese UND-Schaltung erzeugt das Fehleradressendetektorsignal ACL (ACR). Damit wird das Detektor signal ACL (ACR) von hohem Pegel (logisch "1") dann erzeugt, wenn Koinzidenzsignale acg - ac..^ von hohem Pegel (logisch "1") von einer Anzahl von Adressenvergleichsschaltungenerzeugt werden, und weiter, wenn das Freigabesignal Φ, von hohem Pegel (logisch "1") ebenfalls von der Freigabeschaltung erzeugt wird. Wenn andererseits sich

irgendeines der Koinzidenzsignale acg - ac^ und der Freigabesignale Φ, sich auf tiefem Pegel (logisch "0") befindet, so erzeugt die Redundanzschaltung das Detektorsignal ACL (ACR) von tiefem Pegel (logisch "0"). Mit anderen Worten erzeugt die Redundanzschaltung das Detektorsignal ACL (oder ACR) von logisch "1" dann, wenn die an den dynamischen RAM angelegten externen Adressensignale CAD, das das fehlerhafte Datenleitungspaar enthaltende Einheitsspeicherfeld bezeichnen, und die Redundanzschaltung erzeugt das Detektorsignal ACL (ACR) von logisch "0" dann, wenn die externen Adressensignale CAD das Einheitsspeicherfeld bezeichnen, das das defekte Datenleitungspaar nicht enthält.

Ohne daß dies als Beschränkung gemeint ist, wird das Detektorsignal ACL (ACR) ebenfalls an das in der Figur 1 dargestellte NOR-Gatter G. (G₃) als Killersignal angelegt, um die Auswahl des einen Fehler besitzenden Einheitsspeicherfeldes zu verhüten. Wie oben beschrieben wechselt das Detektorsignal ACL (ACR) auch dann, wenn an den dynamischen RAM die das fehlerhafte Datenleitungspaar auswählende Adressensignale angelegt werden, auf den hohen Pegel (logisch "1") so daß das NOR-Gatter G- (G₃) geschlossen wird. Dementsprechend wird das Taktsignal Φ nicht weiter als das Taktsignal Φ an den Spaltendecoder C-DCR1 (C-DCR2) angelegt. Als Folge davon liefert der Spaltenadressendecoder C-DCR1 (C-DCR2) dem Spaltenschalter C-SW1 (C-SW2) nicht langer ein solches Auswahlsignal, welches das komplementäre Datenleitungspaar mit dem gemeinsamen komplementären Datenleitungspaar verbindet.

Die oben beschriebene Freigabeschaltung ist vorgesehen, um zu verhindern, daß die Redundanzspeicherfeider in unerwünschter Weise ausgewählt werden. Es gibt nämlich solche internen Adressensignale, für die alle Koinzidenzsignale ac8 - ac14 den hohen Pegel (logisch "1") annehmen selbst dann, wenn kein fehlerhaftes Datenleitungspaar vorhanden ist. Wenn die Freigabeschaltung nicht vorgesehen

ist, wird daher das Redundanzspeicherfeld unbeabsichtigt ausgewählt. Wenn sie Adressensignale in die Speicherschaltung eingeschrieben werden, erzeugt die Freigabeschaltung automatisch das Freigabesignal von hohem Pegel (logisch "1"), und das Freigabesignal von tiefem Pegel (logisch "O"), wenn kein Schreiben ausgeführt wird. Aus diesem Grund wird eine UND-Operation zwischen den Koinzidenzsognalen ac8 - ad 4 und dem Freigabesignal ausgeführt, und die Auswahl beziehungsweise die Nicht-Auswahl der Redundanzspeicherfelder werden auf der Basis der sich ergebenden Detektorsignale ausgeführt. Auf diese Weise ist es möglich, zu verhindern, daß die Redundanzspeicherfelder unbeabsichtigt ausgewählt werden.

Die andere Redundanzschaltung ist in der gleichen Weise wie die voran beschriebene Redundanzschaltung aufgebaut.

Die Figur 4 zeigt in einem Schaltbild ein Ausführungsbeispiel der Umschalt-Schaltung G.

Aus einer Anzahl von internen Adressensignalen, die an den Spaltenadressendecoder angelegt werden, werden an das NOR-Gatter G1 diejenigen internen Adressensignale angelegt, die bestimmen, welche Speicherzellen aus den Speicherfeldern M-ARY1 oder M-ARY2 ausgewählt werden sollen, in diesem Beispiel also das interne Adressensignal a„ (a _..

in dem in Figur 1 dargestellten Ausführungsbeispiel), ohne jedoch darauf beschränkt zu sein, sowie das Detektorsignal ACL vonder Redundanzschaltung RCI, die für das linke Redundanzspeicherfeld R-ARY1 vorgesehen ist. Der Ausgang dieses NOR-Gatters G1 und das Detektorsignal ACR der Redundanzschaltung RC2, die für das rechte Redundanzspeicherfeld R-ARY2 vorgesehen ist, werden an das NOR-Gatter G2 angelegt. Das Ausgangssignal dieses NOR-Gatters G2 wird als Umschaltsteuersignal für einen Multiplexer verwendet.

Der Multiplexer liefert alternativ das Auswahltaktsignal Φ „ als das Auswahlsignal L oder R auf der Basis des Ausgangssignals des NOR-Gatters G2. Das Auswahlsignal L wird

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an den Einheits-(Redundanz-)Spaltenschalter angelegt, der für das linke Redundanzspeicherfeld R-ARY1 vorgesehen ist, während das Auswahlsignal R an den Einheits-(Redundanz)-Spaltenschalter angelegt wird, der für das rechte Redundanzspeicherfeld R-ARY2 vorgesehen ist. Das rechte und das linke Redundanzspeicherfeld R-ARY1 und R-ARY2 werden selektiv durch diese Auswahlsignale L und R ausgewählt.

Wenn das Ausgangssignal des NOR-Gatters G2 sich auf

hohem Pegel (logisch "1") befindet, so erzeugt der Multiplexer das Taktsignal Φ_ν_ als Auswahlsignal L, jedoch ist

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die Anordnung nicht auf diesen Fall beschränkt. Wenn das Ausgangssignal des NOR-Gatters G2 sich auf diesen Pegel (logisch ¹¹O") befindet, so erzeugt der Multiplexer dagegen das Taktsignal <I> als Auswahlsignal R.

xK

Wenn das Adressensignal a„ (a _..) sich auf hohem Pegel (logiscg "1") befindet, so werden bei diesem Ausführungsbeispiel die Speicherzellen aus dem linken Speicherfeld M-ARY1 ausgewählt, und wenn das Adressensignal a_g (a ) sich auf tiefem Pegel befindet (logisch "0") werden sie aus dem rechten Speicherfeld M-ARY2 ausgewählt; die Anordnung ist jedoch nicht auf diesen Fall beschränkt.

Entsprechend der Figur 8 wird das Auswahltaktsignal 3> durch die ODER-Schaltung 0R2 gebildet, welche die Detektorsignale ACL und ACR empfängt. Diese Detektorsignale werden durch die Redundanzschaltungen nur dann gebildet, wenn das externe Adressensignal, das das defekte Datenleitungspaar auswählt, an den dynamischen RAM angelegt wird; dementsprechend bildet die aus dieser ODER-Schaltung bestehende Taktsignalgeneratorschaltung Φ™ das Taktsignal 3>_R nur dann, wenn die Adressensignale, die das defekte Datenleitungspaar auswählen, an den dynamischen RAM angelegt werden. Auf diese Weise kann eine Auswahl des RedundanzSpeicherfeldes zu einer unerwünschten Zeit verhindert werden.

Ein Multiplexer, der zu dem oben beschriebenen Multi-

'35 plexer MPX analog ist, bildet die Betätigungstaktsignale

Φ , Φ _, für die (nicht dargestellten) Hauptverstärker rna Ju ίο a κ,

MA1, ΜΑ2.

Mit anderen Worten erzeugt dieser Multiplexer das Taktsignal Φ zum Aktivieren der Hauptverstärker als das Betätigungstaktsignal für den auf der linken Seite angeordneten Hauptverstärker MA1 dann, wenn das Ausgangssignal des oben beschriebenen NOR-Gatters G2 auf hohem Pegel ist. Wenn das Ausgangssignal des NOR-Gatters G2 auf tiefem Pegel ist, so erzeugt andererseits der Multiplexer das Taktsignal Φ als das Betätigungstaktsignal Φ _R für den auf der rechten Seite angeordneten Hauptverstärker MA2.

Zur Beschleunigung der Geschwindigkeit des Lesevorgangs ist bei diesem Ausführungsbeispiel der Hauptverstärker MA1 (MA2) so ausgebildet, daß er in zwei Stufen in der gleichen Weise wie der früher beschriebene Leseverstärker arbeitet, jedoch ist die Anordnung auf diesen besonderen Fall nicht beschränkt. Wenn das Betätigungstaktsignal Φ (Φ ") erzeugt wird, so erzeugt dementsprechend eine (nicht dargestellte) Taktsignalgeneratorschaltung entsprechend dem Taktsignal Φ .. ein Taktsignal Φ _.. (Φ _aR1) für den Leseverstärker, ein gegenüber dem letzteren in der Phase invertiertes Taktsignal Φ^ (Φ^^) , ein Taktsignal entsprechend dem Taktsignal Φ - zu dem Leseverstärker und ein dazu in der Phase invertiertes Taktsignal Φ TT (Φ TT),

^ maL2 maR2'' auf der Basis des Betätigungstaktsignales Φ (Φ _), welches

majj maiv

oben beschrieben wurde. Wenn die Speicherzellen aus dem Speicherteld M-ARY1 oder dem'auf der linken Seite angeordneten Redundanzspeicherfeld R-ARY1 ausgewählt-werden, wird daher der Hauptverstärker MA1 auf der linken Seite in Betrieb gesetzt, und wenn Speicherzellen aus dem auf der rechten Seite angeordneten Speicherfeld M-ARY2 oder dem Redundanzspeicherfeld R-ARY2 ausgewählt werden, wird der Hauptverstärker MA2 auf der rechten Seite in Betrieb gesetzt.

Im folgenden wird der Betrieb dieses Ausführungsbeispieles erläutert.

Wenn das Speicherfeld M-ARY1 auf der linken Seite das defekte Datenleitungspaar enthält und die dieses defekte Datenleitungspaar bezeichnenden internen Adressensignale im voraus in den Speicherschaltungen der für ^-das auf der linken Seite befindliche Speicherfeld M-ARY1 vorgesehenen Redundanzschaltung RC1 gespeichert sind, so" erzeugt die Redundanzschaltung RC1 das Detektorsignal ACL vom hohen Pegel (logisch "1"), wenn an den dynamischen RAM die ein solches defektes Datenleitungspaar auswählenden externen Adressensignale angelegt werden. In diesem Fall ist die externe Adresse ein solches Adressensignal, das Speicherzellen aus dem Speicherfeld M-ARY1 auf der linken Seite auswählt, und demzufolge befindet sich das interne Adressensignal ag auf hohem Pegel (logisch "1"). Da die Redundanz-

schaltung RC2 das Detektorsignal ACR vom tiefen Pegel (logisch "O") erzeugt, wechselt das Ausgangssignal des NOR-Gatters G2 auf hohen Pegel, so daß der Multiplexer MPX das Auswahlsignal L an den Einheitsspaltenschalter C-SWL anlegt, der für das linke Redundanzspeicherfeld R-ARY1 vorgesehen ist. Mit anderen Worten wird das Taktsignal Φ „ an den

VK

Einheitsspaltenschalter C-SWL angelegt. Als Ergebnis hiervon wird das defekte Datenleitungspaar in dem linken Speicherfeld M-ARY1 auf das Reserve-(Redundanz-)Datenleitungspaar umgeschaltet, das gleichfalls auf der linken Seite angeordnet ist. Das bedeutet, daß das auf der linken Seite angeordnete Reservedatenleitungspaar anstelle des Datenleitungspaares in dem linken Speicherfeld M-ARY1 ausgewählt wird.

Wenn das defekte Datenleitungspaar in dem auf der rechten Seite befindlichen Speicherfeld M-ARY2 enthalten ist und die dieses defekte Datenleitungspaar bezeichnenden internen Adressensignale zuvor in den Speicherschaltungen der für das rechte Speicherfeld M-ARY2 vorgesehenen Redundanzschaltung RC2 gespeichert sind, so erzeugt die Redundanzsohaltung RC2 das Detektorsignal ACR von hohem Pegel (logisch "1"), wenn die externen Adressensignale, die ein solches

defektes Datenleitungspaar auswählen, an den dynamischen RAM angelegt werden. In diesem Fall sind die externen Adressensignale solche Adressensignale, die aus dem auf der rechten Seite befindlichen Speicherfeld M-ARY2 die Speicherzellen auswählen, so daß das interne Adressensignal a_g ein Signal von tiefem Pegel (logisch "0") ist. Die Redundanzschaltung, RC1 erzeugt das Tiefpegel-Detektorsignal ACL. Dementsprechend bildet das NOR-Gatter G1 ein Ausgangssignal von hohem Pegel (Logisch "1"), und das Ausgangssignal des NOR-Gatters G2 wird ein Signal von tiefem Pegel (logisch "0"). In Abhängigkeit hiervon liefernder Multiplexer MPX das Auswahlsignal R an den Einheitsspaltenschalter SWR , der für das auf der rechten Seite befindliche Redundanzspeicherfeld R-ARY2 vorgesehen ist. Mit anderen Worten wird das Auswahltaktsignal Φ an den Einheitsspaltenschalter C-SWR_Q angelegt. Als Ergebnis davon wird das Reserve-Datenleitungspaar auf der rechten Seite anstelle des defekten Datenleitungspaares des auf der rechten Seite befindlichen Speicherfeldes M-ARY2 ausgewählt.

Im folgenden wird angenommen, daß das Speicherfeld M-ARY2 auf der rechten Seite das fehlerhafte Datenleitungspaar enthält, und das dieses fehlerhafte Datenleitungspaar im voraus in den Speicherschaltungen der Redundanzschaltung RC1 gespeichert ist, welche für das Speicherfeld M-ARY1 auf der linken Seite vorgesehen ist. Wenn die externen Adressensignale, die ein solches defektes Datenleitungspaar auswählen, in diesem Fall an den dynamischen RAM angelegt werden, so erzeugt die Redundanzschaltung RC1 das Detektorsignal ACL mit hohem Pegel, wenn die externen Adressensignale, welche ein solches defektes Datenleitungspaar auswählen, an den dynamischen RAM angelegt werden. Da in diesem Fall die externen Adressensignale jene Adressensignale sind, welche die Speicherzellen aus dem Speicherfeld M-ARY auf der rechten Seite auswählen, befindet sich das interne Adressensignal ag auf dem tiefen Pegel. Dementsprechend erzeugt das NOR-Gatter G1 ein Ausgangs-

signal von tiefem Pegel. Die Redundanzschaltung RC2 erzeugt das Detektorsignal ACR von tiefem Pegel (logisch "1"). Dementsprechend ist das Ausgangssignal des NOR-Gatter ε G2 auf hohem Pegel, und der Multiplexer MPX liefert in Abhängigkeit davon das Auswahlsignal L (auswahltäktsignal Φ _R) an den Einheitsspaltenschalter C-SWL , der für das Redundanzspeicherfeld R-ARY1 auf der linken Seite vorgesehen ist. Demzufolge wird das defekte Datenleitungspaar in dem auf der rechten Seite angeordneten Speicherfeld M-ARY2 auf das auf der linken Seite angeordnete Reserve-Datenleitungspaar umgeschaltet. Mit anderen Worten wird anstelle des auf der rechten Seite angeordneten defekten Datenleitungspaares das auf der linken Seite angeordnete Reservedatenleitungspaar ausgewählt.

Wenn das Speicherfeld M-ARY1 auf der linken Seite das defekte Datenleitungspaar enthält und die dieses defekte Datenleitungspaar bezeichnenden internen Adressensignale im voraus in den Speicherschaltungen der für das Speicherfeld M-ARY2 auf der rechten Seite vorgesehenen Redundanzschaltung RC2 gespeichert sind, so erzeugt die Redundanzschaltung RC2 das Detektorsignal ACR von hohem Pegel, wenn an den dynamischen RAM externe Adressensignale angelegt werden, welche ein solches defektes Datenleitungspaar auswählen, . Da die externen Adressensignale solche Adressensignale sind, die die Speicherzellen aus dem Speicherfeld M-ARY1 auf der linken Seite auswählen, befindet sich in diesem Fall das interne Adressensignal a_q auf hohem Pegel (logisch "1"). Die Redundanzschaltung RC1 erzeugt das Detektorsignal ACL von tiefem Pegel (logisch "0"). Dementsprechend nimmt das Ausgangssignal des NOR-Gatters G1 den tiefen Pegel nur auf (logisch "0") an, während das Ausgangssignale des NOR-Gatters G2 ebenfalls ein Tiefpegelsignal wird. Somit liefert der Multiplexer MPX das Auswahlsignal R (Auswahltaktsignal Φ ) an den Einheitsspaltenschalter

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C-SWR , der für das Redundanzspeicherfeld R-ARY2 auf der rechten Seite vorgesehen ist. Als Ergebnis davon wird das

defekte Datenleitungspaar in dem auf der linken Seite angeordneten Speicherfeld M-ARY1 auf das auf der rechten Seite angeordnete Reservedatenleitungspaar umgeschaltet. Mit anderen Worten wird das auf der linken Seite angeordnete Reservedatenleitungspaar anstelle des auf der rechten Seite angeordneten defekten Datenleitungspaares ausgewählt.

Auf diese Weise können linke und rechte Redundanz-r speicherfeider R-ARY1. R-ARY2 frei durch diese beiden Redundanzschaltungen ,ausgewählt werden.

Aus dem oben angegebenen Grund können rechte und linke Reservedatenleitungen anstelle von zwei Datenleitungen ausgewählt werden, selbst dann, wenn zwei fehlerhafte Datenleitungen in dem gleichen Speicherfeld M-ARY1 oder M-ARY2 enthalten sind. Es ist daher möglich, die Reservedatenleitungen effektiv zu nutzen und das Entlastungsverhältnis der Fehl-bits zu verbessern.

Mit anderen Worten ist es auch dann, wenn in dem gleichen Speicherfeld zwei Fehler vorhanden sind, möglich, den Defekt zu beheben, indem sie nacheinander den rechten und linken Redundanzspeicherfeldern zugeordnet werden. Auf diese Weise wird das Entlastungsverhältnis für die Fehl-bits verbessert, und die Ausbeute der Produkte kann drastisch verbessert werden.

Wenn die Fehleradressensignale nicht in den Speicherschaltungen der Redundanzschaltungen RC1 und RC2 gespeichert sirid, so werden von diesen Schaltungen jeweils Detektorsignale ACL bzw. ACR von tiefem Pegel erzeugt. Dementsprechend erzeugt das NOR-Gatter G2 dann das Ausgangssignal nach Maßgabe der Adressensignale a~ (a ,). Wenn die Adressensignale CAD, die die Speicherzellen aus dem Speicherfeld M-ARY1 auf der rechten Seite auswählen, während des Lesevorganges an den dynamischen RAM angelegt werden, so erzeugt dementsprechend die Umschalt-Schaltung COC die Betätigungs-

taktsignale Φ^, Φ^ , «^ , Φ^^ für den auf der linken Seite befindlichen Hauptverstärker MA1, und wenn an den dynamischen RAM die Adressensignale CAD angelegt werden, die die Speicherzellen aus dem Speicherfeld M-ARY2 auf der rechten Seite auswählen, so erzeugt die Umschalt-Schaltung COC die Betätigungstaktsignale *_maR1/ $_maRi '* aR2'

Φ _, für die Hauptverstärker MA2 auf der rechten Seite. Mit anderen Worten werden auch in diesem Falle die Hauptverstärker MA1 und MA2 selektiv betätigt.

Bei diesem Ausführungsbeispiel kann das Umschalten der Redundanzspeicherfelder ausgeführt werden, indem die Sicherungseinrichtung eingesetzt wird, so daß die Testausbeute und die Kosten reduziert werden können. Da eine Anzahl von wechselweise benachbarten Wortleitungen durch die aus einer logischen Gatterschaltung bestehende Adressendecoderschaltung ausgewählt werden, ist es nicht notwendig, für die Bildung der Adressendecoderschaltung den eine relativ große Fläche beanspruchenden Anordnungsabstand (Stufung) in transversaler Richtung in zwei Stufen aufzuteilen, sondern es ist möglich, diesen Abstand (pitch) an den Anordnungsabstand einer Anzahl von Wortleitungen anzupassen. Damit kann verhindert werden, daß innerhalb des Chips nutzlose, leere Gebiete auftreten.

Die Speicherfelder in diesem Ausführungsbeispiel schließen die komplementären Datenleitungspaare (gemeinsame komplementären Datenleitungspaare) bloß kurz, so daß die komplementären Datenleitungen (gemeinsame komplementäre Datenleitungen) auf den Mittel-Pegel von ungefähr der Hälfte von V (V /2) vorgeladen werden. Im Vergleich mit dem Typ, bei dem das Vorladen von 0 Volt auf den Pegel von V erfolgt, ist daher die Pegeländerung bei diesem Ausführungsbeispiel kleiner und die Gate-Spannung des Vorlade-MOSFETs kann selbst bei Anwendung eines gewöhnlichen logischen Pegels (V ) unter dem nichtgesättigten Zustand

cc

ausreichend angeschaltet werden. Demzufolge kann die Geschwin-

digkeit des Vorladevorgangs bei reduziertem Leistungsverbrauch vergrößert werden.

Da der Vorladungspegel auf einen Zwischenpegel von etwa der Hälfte von V gesetzt wird, kann die Gate-Spannung (Wortleitungsauswahlspannung) des Schalter-MOSFETs der Speicherzelle beim Lesen der Speicherzellen selbst bei Verwendung des gewöhnlichen logischen Pegels (V ) unter

cc

dem nichtgesättigten Zustand angeschaltet werden, urid ein volles Lesen der Ladungen der Datenspeicherkapazitäten kann ausgeführt werden, ohne daß die bei einem konventionellen dynamischen RAM notwendige boot strap-Spannung verwendet wird.

Der Vorladungspegel von einer der Datenleitungen, für die die Speicherzellen nicht ausgewählt sind, wird als Lesereferenzspannung verwendet, und daher sind in diesem Ausführungsbeispiel keine Pseudozellen notwendig, die bei einem konventionellen dynamischen RAM notwendig sind, um die Lesereferenzspannung zu erzeugen.

Figur 7 ist ein Schaltbild der logischen Schaltung gemäß einem anderen Ausführungsbeispiel der vorliegenden Erfindung.

Die nachfolgend beschriebenen Spaltenschalter und Spaltenadressendecoder haben den gleichen Aufbau wie in dem in Figur 1 dargestellten Ausführungsbeispiel, obgleich sie darauf nicht beschränkt sind.

In der Zeichnung repräsentieren C-SW1 und C-SW2 Spaltensdhalter, die Redundanzspaltenschalter C-SWL und C-SWR für .Redundanzspeicherfeider enthalten. Obgleich dies nicht in der Zeichnung dargestellt ist, sind der Redundanzspaltenschalter C-SW1 (C-SW2) und der Redundanzspaltenschalter C-SWL (C-SWR ) innerhalb der letzteren Spaltenschalter für das Speicherfeld und für Redundanzspeicherfelder, die auf der rechten Seite (linken Seite) der Figur 1 dargestellt sind.

Obgleich dies in der Zeichnung nicht dargestellt ist, ist in der gleichen Weise wie in Fig. 1 der Adressendecoder R-DCR zwischen die Speicherfelder gesetzt. Gemeinsame Wortleitungen sind für die beiden Speicherfelder und die beiden oben beschriebenen Redundanzspeicherfelder derart gebildet, daß Auswahlsignale von dem Adressendecoder R-CDR zu diesen Wortleitungen geführt werden. Die in der Zeichnung dargestellten Hauptschaltungsblocks sind in der gleichen Weise wie in Fig. 1 in Anpassung mit der geometrischen Anordnung-in einem praktischen integrierten Halbleiter-Schaltkreis dargestellt.

Unter den Spaltenschaltern C-SW1 (C-SW2) wird der Rest der Spaltenschalter, die nicht der Redundanzspaltenschalter C-SWL (C-SWR ) sind, durch die Auswahlsignale des entsprechenden Spaltenadressendecoders C-DCR1 (C-DCR2) gesteuert. Damit verbinden die Spaltenschalter acht Sätze von komplementären Datenleitungspaaren aus einer Anzahl von komplementären Datenleitungspaaren, die in den Speicherfeldern gebildet sind, mit korrespondierenden acht Sätzen von gemeinsamen komplementären Datenleitungspaaren.

Der Spaltenadressendecoder C-DCR1 (C-DCR2) empfängt die komplementären internen Adressensignale a -^a* und das Auswahlsignal LL (RR) von dem später erscheinenden Umschalt-Schaltkreis COC und bildet die Auswahlsignale für die Spaltenschalter in Übereinstimmung mit den komplementären internen Adressensignalen und dem Auswahlsignal , LL (RR). Mit anderen Worten decodiert der Spaltenadressendecoder das komplementäre interne Adressensignal und das Auswahlsignal LL (RR) und bildet die Auswahlsignale für die Spaltenschalter. Die Tätigkeit des Spaltenadressendecoders C-DCR1 (C-DCR2) wird durch das Taktsignal Φ gesteuert, das auf der Basis des Auswahltaktsignals Φ und des Killersignals Φ_κ ί^φ _κρ) gebildet wird, jedoch darauf nicht beschränkt ist.

C-ADB repräsentiert einen Spaltenadressenpuffer, der die externen Adressensignale empfängt, die komplemen¹-tären Adressensignale ei - a. ~ ebensowie das interne Adressensignale a _<. bildet und die komplementären Adressensignale a. - a_ _« den Spaltenadressendecodern C-DCR1 und C-DCR2 zuführt.

Das interne Adressensignal a _.. ist ein Adressensignal, welches entscheidet, ob die Speicherzellen aus dem Speicherfeld auf der linken Seite oder auf der rechten Seite ausgewählt werden. Bei diesem Ausführungsbeispiel ist das interne Adressensignal a ₁ das Adressensignal der höchsten Ordnung. Wenn es beispielsweise den hohen Pegel (logisch "1") besitzt, werden Speicherzellen von dem Speicherfeld auf der linken Seite ausgewählt, und wenn es sich auf dem tiefen Pegel (logiscg ¹¹O") befindet, so werden demgegenüber die Speicherzellen aus dem Speicherfeld auf der rechten Seite ausgewählt.

Die Umschalt-Schaltung COC besteht aus NOR-Gattern G₁, G„, UND-Gattern A- - A. und aus einem Inverter IV.,.

Das Adressensignal a _.. und die Detektorsignale ACL, ACR von der Redundanzschaltung RC1, RC2 werden an die NOR-Gatter G₁, G~ in der gleichen Weise wie an die in der Figur 4 dargestellten NOR-Gatter CL, G₂ angelegt. Das.UND-Gatter A„ empfängt das Ausgangssignal (Auswahlsignal LL) des NOR-Gatters G- und das Taktsignal Φ

£ ma

zum Aktivieren des Hauptverstärkers und bildet das Taktsignal Φ _L zum Aktivieren der Hauptverstärker MA1 welche an die auf der linken Seite angeordneten komplementären Datenleitungspaare angeschlossen sind. Das UND-Gatter G1 empfängt beispielsweise das Auswahlsignal LL und die Auswahltaktsignale Φ _R der unter Bezugnahme auf Figur 8 beschriebenen Redundanzspeicherfelder und bildet das Auswahlsignal L für den Redundanzspaltenschalter C-SWL_Q, der für das Redundanzspeicherfeld auf der linken Seite vorgesehen ist.

Das Ausgangssignal des NOR-Gatters G2 wird an den Inverter IV₃ angelegt. Das UND-Gatter A₃ empfängt das Auswahlsignal RR, das von diesem Inverter IV₃ gebildet ist, und das oben beschriebene Taktsignal Φ , und es

ΙΠ σ.

bildet das Taktsignal Φ _. zum Aktivieren der Hauptver-

HIaK

stärker MA2, die an die auf der rechten Seite angeordneten gemeinsamen komplementären Datenleitungspaare angeschlossen snd. Das UND-Gatter G₄ empfängt das Auswahlsignal RR sowie das Auswahltaktsignal Φ R und bildet das Auswahlsignal R für den Redundanzspaltenschalter C-SWR , der bei dem Redundanzspeicherfeld auf der rechten Seite angeordnet ist. Entsprechend dem voran beschriebenen Aufbau ist es möglich, unter Verwendung einer relativ kleinen Zahl von Elementen die rechten und linken Redundanzspeicherfelder umzuschalten und zu verwenden. Es ist weiterhin möglich, unter Nutzung der von der Umschalt-Schaltung COC gebildeten Auswahlsignale das rechte un linke Speicherfeld auszuwählen.

Wenn das rechte und das linke Redundanzspeicherfeld nicht verwendet werden, sind entsprechend der obigen Beschreibung die Ausgangssignale ACL und ACR der Redundanz- - schaltungen RC1, RC2 auf dem tiefen Pegel (logisch "0"). Der logische Wert des Auswahlsignal LL ist als Ausgangssignal des NOR-Gatters G„ der gleiche wie der logische Wert des Adressensignals a _.. , welches festlegt, ob die rechten oder die linken Speicherfelder ausgewählt werden sollen. Aus diesem Grund wird der logische Wert des Auswahlsignals LL ebenfalls "1", wenn der logische Wert des Adressensignals a _.. gleich "1" ist um das linke Speicherfeld auszuwählen, wodurch der Spaltenadressendecoder C-DCR1 auf der linken Seite tätig wird. Der Spaltenadressendecoder C-DCR1 legt die Auswahlsignale nach Maßgabe der komplementären Adressensignale a - a _„ an den Spaltenschalter C-SW1 an. Wenn andererseits der logische

Wert des Adressensighals a - gleich "O" ist, um das rechte Speicherfeld auszuwählen, so wird, weil der INverter IV., vorgesehen ist, der logische Wert des Auswahlsignals RR gleich "1", so daß der Spaltenadressendecoder C-DCR2 auf der rechten Seite tätig wird. Dementsprechend liefert der Spaltenadressendecoder C-DCR2 die Auswahlsignale entsprechend den komplementären Adressensignalen a - a _o an den Spaltenschalter C-SW2 auf der —ο —η /,

rechten Seite. Da der logische Wert des Auswahlsignals RR gleich "0" ist, wenn der Spaltenadressendecoder C-DCR1 auf der linken Seite arbeitet, arbeitet der Spaltenadressendecoder C-DCR2 nicht. Dies gilt ebenfalls für den Spaltenadressendecoder C-DCR1 auf der linken Seite, wenn er durch das Auswahlsignal RR betätigt wird.

Wie unter Bezugnahme auf die Figur 4 erläutert wurde, ist das Detektorsignal ACL oder ACR der Redundanzschaltung RC1 bzw. RC2 auf dem hohen Pegel (logisch "1"), wenn die externen Adressensignale, die die defekten Datenleitungspaare auswählen, an den dynamischen RAM angelegt werden.

Demzufolge ist das Ausgangssignal des NOR-Gatters G- auf dem hohen Pegel (logisch "1"), wenn das Redundanzspeieherfeld auf der linken Seite ausgewählt wird, und wenn das Redundanzspeicherfeld auf der rechten Seite ausgewählt wird, so befindet sich das Ausgangssignal des NOR-Gatters G₂ auf dem tiefen Pegel.

Wenn sich andererseits das Detektorsignal ACL bzw. ACR auf dem hohen Pegel (logisch "1") befindet, so ist das Auswahltaktsignal Φ _R auf dem hohen Pegel, wie voran unter Bezugnahme auf die Figur 8 erläutert worden ist.

Wenn also das Auswahlsignal LL sich auf hohen Pegel (logisch "1") befinet, um das linke Redundanzspeicherfeld auszuwählen, so befindet sich das Ausgangssignal L des UND-Gatters A-auf hohem Pegel, und es wird der Redundanzspaltenschalter C-SWL ausgewählt, der für das Redundanzspeicherfeld auf

der linken Seite vorgesehen ist. Wenn hingegen das Ausgangssignal des NOR-Gatters G₂ für die Auswahl des rechten Redundanzspeicherfeldes auf tiefem Pegel ist, so wechselt das Ausv/ahlsignal RR auf hohen Pegel, weil der Inverter IV^ vorgesehen ist. Demzufolge bildet das UND-Gatter A. oin Ausgangssignal R von hohem Pegel, und es wird der Redundanzspaltenschalter C-SWR ausgewählt, der für das Redundanzspeicherfeld auf der rechten Seite vorgesehen ist.

Wenn die Redundanzspeicherfeider ausgewählt werden sollen, wird das Killersignal 4> _ ($> ) entsprechend der

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früheren Beschreibung erzeugt. Damit wird das in Figur 1 dargestellte NOR-Gatter G. (G.,) geschlossen und das Auswahltaktsignal Φ wird nicht länger dem Spaltenadressendecoder zugeführt. Demzufolge arbeitet der Spaltenadressendecoder nicht. Wenn die Redundanzspeicherfelder nicht ausgewählt werden, befinden sich sowohl das Detektorsignal ACL wie das Detektorsignal ACR auf tiefem Pegel, so daß kein Auswahltaktsignal Φ „ gebildet wird. Demzufolge werden keine Auswahlsignale L bzw. R von hohem Pegel an die Redundanzspaltenschalter C-SWL , C-SWR über die UND-Gatter A-, A₄ angelegt, und die Redundanzspeicherfelder werden nicht ausgewählt.

Wenn das linke Speicherfeld oder das linke Redundanzspeicherfeld ausgewählt wird, so bleibt das Auswahlsignal LL immer auf dem hohen Pegel (logisch "1"), so daß das UND-Gatter A₂ geöffnet wird und das Taktsignal

Φ an den Hauptverstärker MA1 auf der linken Seite als ma

Taktsignal Φ angelegt wird. Wenn das Speicherfeld auf der rechten Seite oder das Redundanzspeicherfeld auf der rechten Seite ausgewählt ist, so bleibt demgegenüber das Auswhalsignal RR, auf dem hohen Pegel (logisch "1"), so daß das UND-Gatter A₃ geöffnet wird und das Taktsignal Φ an den Hauptverstärker MA2 auf der rechten Seite als

ma ^c

- Όί.

das Taktsignal Φ angelegt. Wenn das Speicherfeld auf der linken Seite oder das Redundanzspeicherfeld auf der linken Seite ausgewählt wird, so arbeitet also nur der Hauptverstärker MA1 auf der linken Seite, und wenn das Speicherfeld auf der. rechten Seite oder das Redundanzspeicherfeld auf der rechten Seite ausgewählt wird, so arbeiten nur die Hauptverstärker MA2 auf der rechten Seite.

Demgemäß ermöglicht das vorliegende Ausführungsbeispiel, die rechten und'linken Redundanzspeicherfelder umzuschalten und das rechte und linke Speicherfeld unter Verwendung einer relativ kleinen Anzahl von Elementen auszuwählen. ι

Da dieses Ausführungsbeispiel ebenfalls ermöglicht, selektiv nur einen von den beiden Hauptverstärkern, die betätigt werden müssen, in Tätigkeit zu versetzen, kann der Leistungsverbrauch verringert werden. Die rechten wie die linken Hautpverstärker bestehen aus acht Hauptverstärkern, wie bereits unter Bezugnahme auf die Figuren 1 und 2 beschrieben worden ist.

Die Speicherschaltung, in der das Fehleradressensignal a - gespeichert wird, und die Adressenvergleichsschaltung für den Vergleich des Ausgangssignals dieser Speicherschaltung mit dem internen Adressensignal brauchen bei diesem Ausführungsbeispiel nicht in den Redundanzschaltungen RC1 und RC2 angeordnet sein.

Die Figur 9 zeigt ein weiteres Beispiel eines dynamischen RAM, auf den die vorliegende Erfindung angewendet ist.

In der Zeichnung sind die Hauptschaltungsblocks in Anpassung' mit der geometrischen Anorndung eines praktischen integrierten HalbleiterSchaltkreises dargestellt.

In der Zeichnung bezeichnen die auf der linken Seite dargestellten Blocks M-AYR11 bis M-AYR14 und die auf der

rechten Seite dargestellten Blocks M-ARY21 bis M-ARY24 jeweils Speicherfelder. Jedes der Speicherfelder M-ARY13, M-ARY14 und M-ARY23, M-ARY24 enthalten Reserve-(Redundanz)-Speicherfelder. Das auf der linken Seite dargestellte R-ARY1 und das auf der rechten Seite dargestellte R-ARY2 sind Reservespeicherfelder. Die Speicherfelder M-ARY13, 14, 23, und ie Speicherfelder M-ARY11, 12, 21, 22, die nicht Reservespeicherfelder sind, haben den gleichen Aufbau.

Jedes Speicherfeld ist so gebildet, daß es sich in logitudinaler Richtung erstreckt und aus einer Anzahl von Wortleitungen besteht, die sequentiell in transversaler Richtung angeordnet sind; jedes Speicherfeld weist weiter eine Anzahl von komplementären Datenleitungspaaren auf, welche sich in transversaler Richtung erstrecken und sequentiell in logitudinaler Richtung angeordnet sind,

sowie eine Anzahl von Speicherzellen, die an den Überkreuzungspunkten der Wortleitungen mit den komplementären Datenleitungspaaren nach einer vorgegebenen Regel angeordnet sind. Der R-DCR1 und der R-DCR2, die zwischen den Speicherzellen gezeigt sind, sind jeweils ein Zeilenadressendecoder, der die internen komplementären Adressensignale dekodiert und Auswahlsignale an die Wortleitungen liefert. Die AuswahlsignaIe, die von dem Zeiledecoder erzeugt werden, werden zusammen an die Wortleitungen der Speichertelder angelegt, die vertikal bezüglich des Zeilendecoder angelegt sind. Das bedeutet, daß die Wortleitungen, die in vertikaler Richtung bezüglich des Zeilendecoders gebildet sind. Das bedeutet, daß die Wortleitungen, die in vertikaler Richtung bezüglich des Zeilendecoders gebildet sind, im wesentlichen miteinander verbunden sind. Beispielsweise sind die Wortleitungen in dem Speicherfeld M-^ARY11 und die Wortleitungen in dem Speicherfeld M-ARY13 im wesentlichen miteinander verbunden.

Jede der Schaltungen C-SW11, C-SW12 und C-SW21, C-SW22, die zwischen den beiden Speicherfeldern gezeigt sind, stellen einen Spaltenschalter dar, der eine Anzahl

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von komplementären Datenleitungspaaren mit einer Anzahl von gemeinsamen komplementären Datenleitungspaaren nach Maßgabe der Auswahlsignale des Spaltendecoders verbindet.
In der Zeichnung sind die zwischen den Paaren von Spaltenschaltern dargestellten Schaltungen C-DCR11, C-DCR12, C-DCR21, C-DCR22 jeweils ein Spaltenadressendecoder, der die internen Adressensignale, das Auswahltaktsignal Φ und das Auswahlsignal LL (RR) von der Umschalt-Schaltung empfängt, sie decodiert und Auswahlsignale für die Spaltenschalter bildet.

Acht gmeinsame komplementäre Datenleitungspaare sind für das Speicherfeld auf der linken Seite ,vorgesehen und acht Sätze sind für das Speicherfeld auf der rechten Seite vorgesehen. Jedes der komplementären Datenleitungspaare ist mit einem Eingangs-Ausgangsknoten des Hauptverstärkers verbunden. Dementsprechend sind acht Hauptverstärker für jedes der rechten und linken Speicherfelder vorgesehen. In der Zeichnung sind die acht auf der linken Seite angeordneten Hauptverstärker zur Vereinfachung durch MA1 repräsentiert, und die Hauptverstärker auf der rechten Seite durch MA2. Die Arbeitsweise der Hauptverstärker auf der linken Seite wird durch Betätigungstaktsignale Φ gesteuert, und die Tätigkeit der Hauptverstärker auf der rechten Seite durch die Taktsignale Φ _.

Die Ausgangssignale von den Hauptverstärkern MA1 oder MA2 werden über eine Eingangs-Ausgangsschaltung erzeugt, deren Aufbau mit dem in Figur 2 dargestellten Aufbau übereinstimmt.

In dem Speicher nach diesem Ausführungsbeispiel sind zwei Redundanzschaltungen vorgesehen, die den gleichen Aufbau haben wie die Schaltungen in dem voran beschriebenen Ausführungsbeispiel, und weiterhin ist eine (nicht dargestellte) Umschalt-Schaltung vorgesehen, die den in Figur 7 dargestellten Aufbau besitzt. Mit anderen Worten sind also

eine Redundanzschaltung RC1 für das Redundanzspeicherfeld R-ARY1 auf der linken Seite, eine Redundanzschaltung RC2 für das Redundanzspeicherfeld R-ARY2 auf der rechten Seite und eine Umschalt-Schaltung COC zur Aufnahme der Detektorsignale ACL, ACR von diesen Redundanzschaltungen RC1, RC2 vorgesehen. Wie unter Bezugnahme auf das voranstehende Ausführungsbeispiel beschrieben worden ist, werden das Auswahltaktsignal Φ , die Taktsignale Φ zur Aktivierung der Hauptverstärker und die vorgegebenen internen Adressensignale a _, (a«) nehben den oben beschriebenen Detektorsignalen ACL, ACR an die Umschalt-Schaltung COC angelegt. Die Umschalt-Schaltung COC erzeugt die Betätigungstaktsignale Φ _τ, Φ _D, die Auswahl-

maij ma Xv

signale LL, RR, und die Auswahlsignale L,R.

Die von der Umschalt-Schaltung erzeugten Betätigungstaktsignale Φ werden an die Hauptverstärker MA1 auf der linken Seite angelegt, die Betätigungstaktsignale Φ werden an die Hauptverstärker MA2 auf der rechten Seite angelegt. Das von der Umschalt-Schaltung erzeugte Auswahlsignal LL wird an die Spaltendecoder C-DCR11, C-DCR12 auf der linken Seite angelegt, das Auswahlsignal RR an die Spaltendecoder C-DCR21, C-DCR22 auf der rechten Seite. Das von der Umschalt-Schaltung COC erzeugte Auswahlsignal L wird an den Reserve-(Redundanz-)Spaltenschalter C-SWL angelegt, der für das Reservespeicherfeld R-ARY1 auf der linken Seite vorgesehen ist und das Auswahlsignal R wird an den Reserve-(Redundanz-)Spaltenschalter C-SWR angelegt, der für das Reservespeicherfeld R-ARY2 auf der rechten Seite vorgesehen ist.

Der dynamische RAM nach diesem Ausführungsbeispiel ist ein Speicher mit einem Byte-Aufbau, der eine Speibherkapazität von etwa 256 K-bits besitzt. Externe 8-bit-Adressensignale A - A₇ werden an einen (nicht dargestellten) Zeilenadressenpuffer angelegt, der die internen komplementären

Adressensignale bildet, die an den Zeilenandressendecoder R-DCR angelegt werden sollen. Externe,7-bit-Adressensignale A« - A₁ . werden an einen nicht dargestellten Spaltenadressenpuffer angelegt, der die internen komplementären Adressensignale bildet, die an den Spaltenadressendecoder C-DCR angelegt werden sollen.

Die Eingangs-Ausgangsknoten (-anschlüsse) des (nicht dargestellten) Leseverstärkers sind mit den komplementären Datsnleitungspaaren verbunden.

Bei dem Speicher nach diesem Ausführungsbeispiel ist das interne Adressensignal a„ ein Adressensignal, das entscheidet, ob die Speicherzellen aus den auf der linken seite befindlichen Speicherfeldern M-ARY11 bis M-ARY14 oder aus den auf der rechten Seite befindlichen Speicherfeldern M-ARY21 bis M-ARY24 ausgewählt werden sollen. Ist beispielsweise das Adressensignal a_g auf hohem Pegel (logisch "1"), so werden die Speicherzellen aus dem linken Speicherfeld ausgewählt, und wenn es sich auf niedrigem Pegel (logisch ¹¹O") befindet, so werden demgegenüber die Speicherzellen aus dem auf der rechten Seite angeordneten Speicherfeld ausgewählt. Dementsprechend wird dieses interne Adressensignal a_q an die oben beschriebene Umschalt-Schaltung als vorgegebenes internes Adressensignal a _.. angelegt. Das interne Adressensignal a.. . entscheidet, ob die Speicherzellen aus den stromaufwärts von den Zeilendecodern R-DCR1, R-DCR2 befindlichen Speicherfeldern M-ARY11, 12, 21, 22 ausgewählt werden oder aus den stromabwärts von den Zeilendecodern befindlichen Speicherfeldern M-ARY13, 14, 23, 24. Befindet sich beispielsweise das interne Adressensignal a . auf dem hohen Pegel (logisch "1"), so werden die Speicherzellen aus den stromaufwärts befindlichen Speicherfeldern ausgewählt, und wenn ws sich auf niedrigem Pegel befindet (logisch "0"), so werden die Speicherzellen aus den stromabwärts angeordneten Speicherfeldern ausgewählt.

Bei diesem Ausführungsbeispiel ist eine gemeinsame Adresse aus vier Sätzen von komplementären Datenleitungspaaren gegeben, die zueinander benachbart in einem in einem Paar von Speicherfeldern so angeordnet sind, daß der Spaltendecoder zwischen ihnen angeordnet ist. Mit anderen Worten ist die gemeinsame Adresse aus vier Sätzen komplementärer Datenleitungspaare, die in einem der Speicherfelder aneinander angrenzend angeordnet sind, und aus vier Sätzen von komplementären Datenleitungspaaren gegeben, welche sich in den anderen der Speicherfelder aneinander angrenzend befinden. Das bedeutet, daß ein Einheitsspeicherfeld aus vier Sätzen von komplementären Datenleitungspaaren in einem der Speicherfelder besteht, sowie-aus vier Satz en von komplementären Datenleitungspaaren in dem anderen der Speicherfelder, einer Anzahl von Speicherzellen, die an diese komplementären Datenleitungspaare angeschlossen sind, und aus einer Anzahl von Wortleitungen, die an die diese Speicherzellen angeschlossen sind. Das Einheitsspeicherfeld UMA ist in der Zeichnung als das Muster dargestellt.

Der Spaltenschalter besteht aus einer Anzahl von Einheitsspaltenschaltern. Jeder Einheitsspaltenschalter besteht aus 16 MOSFETs, die einer Schaltsteuerung durch die Auswahlsignale von dem Spaltenadressendecoder derart unterworfen sind, daß sie acht Sätze von komplementären Datenleitungspaaren in dem Einheitsspeicherfeld mit den entsprechenden acht Sätzen von gemeinsamen komplementären Datenleitungspaaren verbinden. In der Zeichnung ist der Einheitsspaltenschalter C-SWL für das als Musterbeispiel dargestellte Einheitsspeicherfeld UMA vorgesehen.

Das Redundanzspeicherfeld R-ARY1 (R-ARY2) besteht aus vier Sätzen von komplementären Datenleitungspaaren, die auf der linken Seite in Bezug zu dem Spaltendecoder C-DCR12 (C-DCR22) angeordnet sind, und die aneinander angrenzen,

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ferner aus einer Anzahl von Wortleitungen, die so angeordnet sind, daß sie die kcmplementären Datenleitungspaare kreuzen, aus einer Anzahl von Speicherzellen, die an den Überkreuzungspunkten nach einer vorgegebenen Regel angeordnet sind, aus vier Sätzen von komplementären Datenleitungspaaren, die auf der rechten Seite in Bezug zu dem Spaltendecoder C-DCR12 (C-DCR22) vorgesehen sind und zueinander benachbart sind, aus einer Anzahl von Wortleitungen, die so ausgebildet sind, daß sie die komplementären Datenleitungspaare überkreuzen, und aus einer Anzahl von Speicherzellen, die an den Überkreuzungspunkten gemäß einer vorgegebenen Regel angeordnet sind. Für die Verbindung der acht Sätze von komplementären Datenleitungspaaren mit den entsprechenden acht Sätzen von gemeinsamen koinplementären Datenleitungspaaren ist ferner ein Redundanzspaltenschälter C-SWLg (C-SWR ) vorgesehen, der aus MOSFETs besteht, die einer Schaltsteuerung durch das Auswahlsignal L (R) von der Umschalt-Schaltung COC unterworfen sind.

Eine ins Einzelne gehende Erläuterung der Speicherfeider, Zeilendecoder u.a. wird hier fortgelassen, weil sie mit jenen in dem vorangehend beschriebenen Ausführungsbeispiel übereinstimmen.

Die Arbeitsweise der Umschalt-Schaltung COC ist im wesentlichen die gleiche wie bei dem Ausführungsbeispiel der Figur 7. Wenn fehlerhafte Datenleitungen in den Speicherfeldern M-ARY11 bis M-ARY14 auf der linken Seite (oder den rechten Speicherfeldern M-ARY21 bis M-ARY24) enthalten sind, so ermöglicht es die Umschalt-Schaltung COC, wenn sie vorgesehen ist, das Reservespeicherfeld R-ARY1 auf der linken Seite (oder das auf der rechten Seite befindliche Reservespeicherfeld) anstelle der fehlerhaften Datenleitungen auszuwählen. Wenn fehlerhafte Datenleitungen in den auf der linken Seite befindlichen Speicherfeldern enthalten sind (oder in den rechten Speicherfeldern), so ermöglicht es die Umschalt-Schaltung, daß Reservespeicherfeld auf der rechten Seite (bzw. das Reservespeicherfeld auf der linken Seite)

anstelle der defekten Datenleitungen auszuwählen.

Da die Länge der Wortleitungen und jene der Datenleitungen verkürzt werden kann/ kann mit diesem Ausführungsbeispiel ein Hochgeschwindigkeitsbetrieb erreicht werden. Die vorliegende Erfindung ist nicht auf die voranstehend beschriebenen Ausführugsbeispiele beschränkt.

Die Zahl der Redundanzschaltungen und Redundanzspeicherfelder kann zwei oder auch mehrere Sätze umfassen. Beispielsweise sind zwei Redundanzspeicherfelder jeweils für die rechten und für die linken Speicherfelder vorgesehen. In diesem Fall ist eine Redundanzschaltung für jedes Redundanzspeicherfeld vorgesehen. Mit anderen Worten sind insgesamt vier Redundanzschaltungenvorgesehen. Es ist jeweils eine Umschalt-Schaltung für die Redundanzschaltung(-en) vorgesehen, die für das linke Redundanzspeicherfeld angeordnet sind, und für die Redundanzschaltung(-en) die für das rechte Redundanzspeicherfeld vorgesehen ist. Das bedeutet, das in diesem Fall insgesamt zwei Ümschalt-Schaltungen vorgesehen sind. Selbst wenn sowohl in dem rechten wie in dem linken Speicherfeld vier Einheitsspeicherfelder gebildet sind, die defekte Datenleitungen enthalten, so kann man einen Speicher, der im wesentlichen keine defekten Datenleitungen enthält erzielen, indem man die Anordnung so einsetzt, daß zwei Redundanzspeicherfelder auf der linken Seite anstelle von zwei der vier die defekten Datenleitungen enthaltenden Einheitsspeicherfelder auswählt, und zwei Redundanzspeicherfelder auf der rechten Seite anstelle der übrigen zwei Einheitsspeicherfelder auswählt. Die Umschalt-Schaltung kann ebenfalls für das für die Zeile (Wortleitung) vorgesehene Redundanzspeicherfeld vorgesehen sein, d.h. die Reservewortleitungen und Redundanzschaltungen, die für die Wortleitungenvorgesehen sind, so daß in der gleichen Weise wie oben beschrieben das Redundanzspeicherfeld gemeinsam unter einer Anzahl von Speicherfeldern verwendet wird.

Die Umschalt-Schaltung COC für das Redundanzspeicherfeld kann, wie oben beschrieben wurde, durch eine Kombination von extrem einfachen logischen Schaltungen relaisiert werden.

Der definierte Schaltungsaufbau dieser Umschalt-Schaltung ist jedoch nicht auf die voranbeschriebenen Beispiele beschränkt.'

Als Beispiel wird angenommen, daß eine positive Logik, die die logische "1" als hohen Pegel verwendet,

TO in den voranbeschriebenen Ausführungsbeispielen eingesetz wird. Wenn die logischen Schaltungen G₁, G₂ aus NOR-Gattern zusammengesetzt sind, die in diesem Fall eine CMOS-Schaltung verwenden, so werden die hohen Pegel der Ausgangssignale durch eine Reihenschaltung von p-Kanal-MOSFETs gebildet, die eine relativ kleine Aussteuerfähigkeit haben. Es ist daher vorzuziehen, NAND-Gatter einzusetzen,- indem die invertierten Signale eines jeden Eingangssignales verwendet werden. In einem solchen Fall können die p-Kanal-MOSFETs zur Bildung des hohen Pegels des Ausgangssignales in paralleler Gestalt angeordnet • werden, so daß eine logische Schaltung mit einer großen Aussteuerungsfähigkeit mit relativ kleinen MOSFETs gebildet werden kann. Dies ermöglicht weiterhin, die Größe der Umschalt-Schaltung zu reduzieren.

In diesem Fall ist die Logik des Umschalt-Steuersignals, das von der logischen Schaltung G₂ an den Multiplexer angelegt wird, verschieden von dem des voranbeschriebenen Ausführungsbeispieles. Aus diesem Grunde erzeugt der Multiplexer MPX das Auswahltaktsignal Φ _R als Auswahlsignal L, wenn das Umschaltsteuersignal auf tiefem Pegel ist, und das Auswahltaktsignal Φ „ als Auswahlsignal R, wenn das Umschalt-Steuersignal auf hohem Pegel ist. Alternativ wird das phaseninvertierte Signal des Ausgangssignals der logischen Schaltung G~ als Umschalt-Steuersignal verwendet. Die Taktsignale *_maL» *_maR ^für

Aktivierung der Hauptverstärker werden in der gleichen Weise wie oben beschrieben gebildet.

Das Auswahltaktsignal Φ _R kann auf der Basis des Auswahltaktsignals Φ und des Detektorsignales gebildet werden. Das bedeutet, wenn die Redundanzspeicherfelder ausgewählt werden, auch die die Auswahltaktsignale Φ gebildet werden, so daß die Auswahltaktsignale Φ _R auf der Basis der Auswahltaktsignale Φ und des Detektorsignals gebildet werden können.

Die Zahl der das Redundanzspeicherfeld bildenden Datenleitungen kann größer sein als die Zahl der das Einheitsspeicherfeld bildenden Datenleitungen. Beispielsweise kann in dem in Figur 1 dargestellten Ausführungsbeispiel die Zahl der komplementären Datenleitungspaare, die das Redundanzspeicherfeld bilden, neun (Sätze) betragen. In diesem Fall ist die Zahl der MOSFETs, die den dem Redundanzspeicherfeld entsprechenden Einheitsspaltenschalter bilden, entsprechend der Zunahme in der Zahl der Datenleitungen gleich 18.

Die Zahl der komplementären Datenleitungspaare des Einheitsspeicherfeldes und des Redundanzspeicherfeldes müssen nicht acht Sätze betragen, sondern können beispielsweise neun Sätze umfassen. In dem in der Figur 9 dargestellten Ausführungsbeispiel umfaßt das Einheitsspeicherfeld UMA beispielsweise vier Sätze von Datenleitungspaaren, die auf der rechten Seite in Bezug zu dem Spaltendecoder C-DCR11 gebildet sind, und fpnf Sätze von Datenleitungspaaren, die auf der linken Seite gebildet sind. In diesem Fall enthält das Einheitsspeicherfeld, das unter diesem Einheitsspeicherfeld UMA gebildet werden soll, vorzugsweise fünf Sätze von Datenleitungspaaren, die in Bezug zu dem Spaltendecoder C-DCR11 auf der rechten Seite angeordnet sind, und vier Sätze von Datenleitungspaaren, die auf der rechten Seite gebildet sind. Diese Anordnung macht

es möglich, das Auftreten von nutzlosem Raum auf dem Chip zu verhindern. Wenn das Redundanzspeicherfeld in der gleichen Weise wie das oben beschriebene Einheitsspeicherfeld aufgebaut ist, kann es sehr leicht neun Sätze von Datenleitungspaaren enthalten. In diesem Fall ist die Zahl der den Einheitsspaltenschalter bildenden MOSFETs vergrößert, und zugleich ist auch die Zahl der komplementären Datenleitungspaare und der Hauptverstärker vergrößert.

Damit kann die Zahl der das Einheitsspeicherfeld und das Redundanzspeicherfeld bildenden Datenleitungen willkürlich sein.

Die Redundanzspeicherfelder können auch entweder nur auf der rechten oder nur auf der linken Seite vorgesehen sein. Bei dem in Figur 1 dargestellten Ausführungsbeispiel ist nur das Redundanzspeicherfeld vorgesehen und als darauf ansprechende Redundanzschaltung ist nur die Redundanzschaltung"RC1 vorgesehen. Ein gleichförmiges Tiefpegelsignal wird an einen der Ausgangsknoten(-anschlüsse) der die Ümschalt-Scahltung COC bildenden logischen Schaltung. G- anstelle des Detektorsignales ACR der Redundanzschaltung RC2 angelegt. Auf diese Weise kann das oben beschriebene Redundanzspeicherfeld anstelle der defekten Datenleitungen in dem auf der rechten Seite befindlichen Speicherfeld oder in dem auf der linken Seite befindlichen Speicherfeld ausgewählt werden. Gemäß dieser Ausführungsform können die Hauptverstärker MA1, MA2 selektiv in der gleichen Weise wie zuvor beschrieben betrieben werden, und die Hauptverstärker MA1, die dem Redundanzspeicherfeld R-ARY1 auf der rechten Seite entsprechen, können in Gang gesetzt werden, wenn das Speicherfeld R-ARY1 ausgewählt wird.

Neben dem oben beschriebenen dynamischen RAM kann die vorliegende Erfindung auch in weitem Umfang an ROM-5 Speicher (nur Lese-Speicher), RAM-Speicher (Speicher mit

--73- - ■-

wahlfreiem Zugriff) u.ä, zum Lesen oder zum Schreiben von Daten eingesetzt werden. Die vorliegende Erfindung kann insbesondere effektiv bei solchen Speichern zum Lesen/Schreiben von Daten mit einer Anzahl von bits angewendet werden.

RS/JG

Claims (17)

1. PATENTANWÄLTE : -. ^ Λ Π 1 7 9

   STREHL SCHÜBEL-HOPF SCHULZ WIDENMAYERSTRASSE 17. D-8000 MÜNCHEN 22

   HITACHI, LTD.

   HITACHI MICROCOMPUTER
   ENGINEERING, LTD.

   DEA-26 347 _1fl ■ ■ ....

   19. Januar 1984

   Halbleiterspeichervorrichtung

   (J.) Halbleiterspeichervorrichtung mit

   ersten und zweiten Speicherfeldern (M-ARY1, M-ARY2), von denen jedes eine Anzahl von Speicherzellen aufweist, gekennz eichnet durch erste und zweite Reservespeicherfeider (R-ARY1, R-ARY2), von denen jedes eine Anzahl von Speicherzellen besitzt,

   eine erste Auswahlschaltung (R-DCR) zum Auswählen der durch erste Auswahlsignale (a - a _..) bestimmten Speicherzelle aus einem von den ersten oder zweiten Speicherfeldern (M-ARY1, M-ARY2) und den ersten und zweiten Reservespeicherfeldern (R-ARY1, R-ARY2) bei Empfang der ersten Adressensignale,

   wobei die erste Auswahlschaltung einer erste Hemmschalturig (RC) enthält, um die Auswahl einer Fehl-Speicher-

   .:. :y - -'·■ 340179a

   zelle zu verhindern, wenn die ersten Auswahlsignale solche Auswahlsignale sind, die diese Fehl-Speicherzelle aus einem der ersten oder zweiten Speicherfeldern auswählen, sowie eine zweite Auswahlschaltung (COC) umfaßt, die eine Speicherzelle aus einem der ersten und zweiten Reservespeicherfelder (R-ARY1, R-ARY2) dann auswählt, wodurch jene Speicherzelle aus einem der ersten oder zweiten Reservespeicherfelder (R-ARY1, R-ARY2) anstelle der Fehl-Speicherzelle ausgewählt wird, wenn an sie die ersten AuswahlSignaIe (CAD) angelegt werden, welche die in den ersten oder zweiten Speicherfeldern (M-ARY1, M-ARY2) enthaltene Fehl-Speicherzelle bezeichnen.
2. 2. Halbleiterspeichervorrichtung nach Anspruch 1, ι dadurch gekennzeichnet, daß die erste Auswahlschaltung weiter eine dritte Auswahlschaltung (C-DCR1, C-DCR2) zum Auswählen einer Speicherzelle aus dem ersten oder dem zweiten Speicherfeld umfaßt, wobei die Tätigkeit der dritten.Auswahlschaltung durch erste Steuersignale (Φ_ντ) gesteuert wird, die von der ersten Hemmschaltung (RC) erzeugt werden, und wobei die erste Hemmschaltung (RC) diese ersten Steuersignale ($_KI) dann erzeugt, wenn die ersten Auswahlsignale (CAD) solche sind, die die Fehl-Speicherzelle aus dem ersten oder dem zweiten Speicherfeld (M-ARYI, M-ARY2) auswählen.
3. 3. Halbleiterspeichervorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß die erste Henunschaltung eine erste Redundanzschaltung (RC) aufweist, die eine Anzahl von ersten Speicherschaltungen (Qg3 - Qgg) aufweist, in welche die die FehlSpeicherzellen bezeichnenden Auswahlsignale eingeschrieben werden, und eine erste Vergleichsschaltung (Q₀₁ - Q_0c,

   öl Oj

   IV2) aufweist, welche das in jedem der Speicherschaltungen gespeicherte Auswahlsignal mit wenigstens einem Teil der Auswahlsignale von den ersten Auswahlsignalen vergleicht, so daß das erste Steuersignal zum Steuern des Betriebs der dritten Auswahlschaltung von der ersten Redundanzschaltung (RC) an die dritte Auswahlschaltung angelegt wird, wenn die ersten Auswahlsignale die Auswahlsignale sind, die die Fehl-Speicherzellen auswählen.
4. 4. Halbleiterspeichervorrichtung nach Anspruch 3, dadurch gekennzeichnet, daß die erste Hemmschaltung weiter eine zweite Redundanzschaltung (RC) mit dem gleichen Aufbau wie die erste Redundanzschaltung aufweist, und daß das Arbeiten der dritten Auswahlschaltung auf der Basis der von der ersten Redundanzschaltung erzeugten ersten Steuersignale und der von der zweiten Redundanzschaltung erzeugten zweiten Steuersignale gesteuert wird.
5. 5. - Halbleiterspeichervorrichtung nach Anspruch 4, dadurch gekennzeichnet, daß die zweite Auswahlschaltung die ersten und zweiten Steuersignale und einen Teil der ersten Auswahlsignale aus einer Anzahl von ersten Auswahlsignalen empfängt und zweite Auswahlsignale zum Auswählen einer Speicherzelle aus dem ersten Reservespeicherfeld (R-ARYl) oder ein drittes Auswahlsignal zum Auswählen einer Speicherzelle aus dem zweiten Reservespeicherfeld (M-ARY2) erzeugt.
6. 6. Halbleiterspeichervorrichtung nach Anspruch 5, dadurch gekennzeichnet, daß ein Teil des ersten Auswahlsignals ein Auswahlsignal ist, daß die Auswahl einer Speicherzelle aus dem ersten oder dem zweiten Speicherfeld bezeichnet.
7. 7. Halbleiterspeichervorrichtung nach Anspruch 6, dadurch gekennzeichnet, daß weiter eine Steuerschaltung zum Erzeugen von Taktsignalen vorhanden ist, und daß die zweite Auswahlschaltung eine logische Schaltung enthält, die die ersten und zweiten Steuersignale und einen Teil des ersten Auswahlsignals der ersten Auswahlsignale empfängt und ein Umschalt-Steuersignal erzeugt, und daß weiter ein Multiplexer (MPX) vorgesehen ist, der das von der Steuerschaltung erzeugte Taktsignal und das von der logischen Schaltung erzeugte Umschaltsignal

   empfängt und das Taktsignal als das zweite oder dritte Auswahlsignal nach Maßgabe des Umschalt-Steuersignales erzeugt.
8. 8. Halbleiterspeichervorrichtung nach Anspruch 7, dadurch gekennzeichnet, daß die dritte Auswahlschaltung einen ersten Adressendecoder aufweist, der eine Speicherzelle aus dem ersten Speicherfeld auswählt, und dessen Tätigkeit auf der Basis des ersten Steuersignals gesteuert wird, und einen zweiten Adressendecoder aufweist, der die Speicherzelle aus dem zweiten Speicherfeld auswählt und dessen Tätigkeit auf der Basis des zweiten Steuersignals gesteuert wird.
9. 9. Halbleiterspeichervorrichtung nach Anspruch 8, dadurch gekennz eichnet, daß erste Auswahlsignale an die ersten und zweiten Adressendecoder angelegt werden, so daß eine Speicherzelle aus einem der ersten oder zweiten Speicherfelder ausgewählt wird.
10. 10. Halbleiterspeichervorrichtung nach Anspruch 8, dadurch gekennzeichnet, daß das ümschalt-Steuersignal und die ersten Auswahlsignale, die sich von den an die zweite Auswahlschaltung angelegten

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    ersten Auswahlsignalen unterscheiden, an die ersten und zweiten Adressendecoder angelegt werden, so daß von den ersten und zweiten Adressendecodern einer auf der Basis des Umschalt-Steuersignales betätigt wird und eine Speicherzelle aus einem der ersten und zweiten Speicherfelder ausgewählt wird.
11. 11. Halbleiterspeichervorrichtung nach Anspruch 10, dadurch gekennzeichnet, daß eine Anzahl von Speicherzellen, die Steueranschlüsse und Eingangs-Ausgangsanschlüsse aufweisen, in einer Matrix in jedem der ersten und zweiten Speicherfelder angeordnet sind, und daß eine Anzahl von Speicherzellen, die Steueranschlüsse und Eingangs-Ausgangsanschlüsse aufweisen, in einer Matrix in jedem der ersten und zweiten Reservespeicherfelder angeordnet sind.
12. 12. Halbleiterspeichervorrichtung nach Anspruch 11, dadurch gekennzeichnet, daß ferner eine vierte Auswahlschaltung vorgesehen ist, die eine Anzahl von vierten Auswahlsignalen empfängt und eine Speicherzellen-Zeile aus jedem der ersten und zweiten Speicherfelder und aus jedem der ersten und zweiten Reservespeicherfelder auswählt, und daß eine zweite Steuerschaltung vorgesehen ist, die eine Anzahl von Adressensignalen empfängt und die ersten und vierten Steuersignale erzeugt,

    wobei die ersten und zweiten Adressendecoder aus den ersten und zweiten Speicherfeldern Speicherzellen auswählen, und wobei die zweite Auswahlschaltung aus den ersten und zweiten Reservespeicherfeldern eine Speicherzelle auswählt.
13. 13. Halbleiterspeichervorrichtung nach Anspruch 12, dadurch gekennz eichnet, daß die Speicherzellen -Zeile aus Wortleitungen und einer Anzahl von Speicherzellen besteht, deren Steueranschlüsse an die Wortleitungen angeschlossen sind, und daß die Speicherzellen-Spalte aus Datenleitungspaaren und einer Anzahl von Speicherzellen besteht, deren Eingangs-Ausgangsanschlüsse an diese Datenleitungspaare angeschlossen sind.
14. 14. Halbleiterspeichervorrichtung nach Anspruch 13, - dadurch gekennz eichnet, daß^:".die erste Auswahlschaltung ferner aufweist:

    erste und zweite Datenleitungspaare, eine erste Spaltenumschalt-Schaltung, die das von dem ersten Adressendecoder erzeugte Auswahlsignal empfängt und das erste gmeinsame Datenleitungspaar mit dem Datenleitungspaar in der durch das Auswahlsignal ausgewählten Speicherzellen-Spalte in dem ersten Speicherfeld verbindet,

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    eine zweite Spaltenumschalt-Schaltung,- die das von dem zweiten Adressendecoder erzeugte Auswahlsignal empfängt, und die das zweite gemeinsame Datenleitungspaar mit dem Datenleitungspaar der Speicherzellen-Spalte in dem zweiten Speicherfeld verbindet, die durch das Auswahlsignal bezeichnet ist,

    eine erste Redundanzspalten-Umschaltschaltung, die die von der zweiten Auswahlschaltung erzeugten zweiten Auswahlsignale empfängt und das erste gemeinsame Datenleitungspaar mit dem Datenleitungspaar der Speicherzellenspalte in dem Reservespeicherfeld verbindet, und eine zweite Redundanzspalten-Umschaltschaltung, die ein von der zweiten Auswahlschaltung erzeugtes drittes Auswahlsignal empfängt und das zweite gemeinsame Datenleitungspaar mit dem Datenleitungspaar der Speicherzellenspalte in in dem zweiten Reservespeicherfeld verbindet.
15. 15. Halbleiterspeichervorrichtung mit

    i . . einem ersten Speicherfeld (M-ARY1) mit einer Anzahl von Speicherzellen, die Steueranschlüsse und Eingangs-Ausgangsanschlüsse aufweisen und in einer Matrix angeordnet sind,

    einem zweiten Speicherfeld (M-ARY2) mit dem gleichen Aufbau wie das erste Speicherfeld (M-ARY1), gekennzeichnet durch · ein erstes Reservespeicherfeld (R-ARY1), das eine

    Anzahl von Speicherzellen aufweist, welche Steueranschlüsse und Eingangs-Ausgangsanschlüsse besitzen und in einer Matrix angeordnet sind,

    eine erste Auswahlschaltung (R-DCR), die aus dem ersten und zweiten Speicherfeld (M-ARY1, M-ARY2) und aus dem ersten Reservespeicherfeld (R-ARY1) Speicherzellen-Zeilen auswählt,

    eine zweite Auswahlschaltung (C-DCR), die eine Anzahl von ersten Auswahlsignalen empfängt und die durch die ersten Auswahlsignale bezeichnete Speicherzellen-Spalte auswählt und deren Tätigkeit durch das erste Steuersignal gesteuert wird,

    eine dritte Auswahlschaltung (C-SW), die die ersten Auswahlsignale empfängt und die Speicherzellen-Spalte, die durch das erste Auswahlsignal bezeichnet wird, aus dem zweiten Speicherfeld auswählt, wenn die zweite Auswahlschaltung nicht die Speicherzellen-Spalte des ersten Speicherfeldes auswählt,

    eine vierte Auswahlschaltung (COC), die die Speicherzellen-Spalte aus dem ersten Reservespeicherfeld (R-ARY1) auswählt, wenn sie das zweite Auswahlsignal empfängt,

    eine erste Ausgangsschaltung (SA), an die die Daten aus der Speicherzelle angelegt werden, wenn eine Speicherzelle durch die erste und zweite Auswahlschaltung aus dem ersten Speicherfeld ausgewählt worden ist, an die die Daten der Speicherzelle angelegt werden, wenn die Speicherzelle durch die ersten und vierten Auswahlschaltungen aus

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    dem ersten Reservespeicherfeld (R-ARY1) ausgewählt wird, und deren Tätigkeit durch ein erstes Taktsignal gesteuert wird, ν

    eine zweite Ausgangsschaltung, an die die Daten der Speicherzelle angelegt werden, wenn die Speicherzelle durch die erste und die dritte Auswahlschaltung aus dem zweiten Speicherfeld ausgewählt wird, und deren Tätigkeit durch ein zweites Taktsignal gesteuert wird, eine fünfte Auswahlschaltung, die ein drittes Auswahlsignal empfängt und das vierte Auswahlsignal erzeugt, welches das Arbeiten der zweiten Auswahlschaltung verhindert/, wobei das erste Taktsignal die erste Ausgangsschaltung und das zweite Auswahlsignal betätigt, wenn die ersten Auswahlsignale solche Auswahlsignale sind, die fehlerhalfte Speicherzellen-Spalten in dem ersten oder dem zweiten Speicherfeld (M-ARY1, M-ARY2) bezeichnen, und die das erste oder zweite Taktsignal erzeugen, welches von den ersten und zweiten Ausgangsschaltungen diejenige Ausgangsschaltung betätigen, welche die Daten von der ausgewählten Speicherzelle empfängt, wenn die ersten Auswahlsignale nicht jene sind, die die defekten Speicherzellen-Spalten bezeichnen, und durch

    eine erste Steuerschaltung, die eine Anzahl von Adressensignalen empfängt und die ersten und dritten Auswahlsignale erzeugt.

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16. 16. Halbleiterspeichervorrichtung nach Anspruch 15, dadurch gekennzeichnet, daß die fünfte Auswahlschaltung eine erste Redundanz- ^l schaltung umfaßt, welche das erste Steuersignal erzeugt, das den Betrieb der zweiten Auswahlschaltung verhindert,· wenn die ersten Auswahlsignale solche Auswahlsignale sind, die die defekten Speicherzellen-Spalten des ersten oder des zweiten Speicherfeldes bezeichnen, und die ein erstes Detektorsignal erzeugt,

    daß eine Umschalt-Schaltung (COC) vorgesehen ist, welche das von der ersten Redundanzschaltung (RC) erzeugte erste Detektorsignal und das dritte Auswahlsignal empfängt und die das die erste Ausgangsschaltung betätigende erste Taktsignal erzeugt, wenn die ersten Auswahlsignale solche sind, die die defekten Speicherzellenspalten bezeichnen, und wobei die erste Redundanzschaltung ein zweites Auswahlsignal sowie erste und zweite Taktsignale erzeugt, um von der ersten und zweiten Ausgangsschaltung diejenige Ausgangsschaltung zu betätigen, die'die Daten der ausgewählten Speicherzelle empfängt, wenn die ersten Auswahlsignale nicht jene sind, die die defekte Speicherzellen-Spalte bezeichnen.
17. 17. Halbleiterspeichervorrichtung nach Anspruch 16, dadurch gekennzeichnet, daß das dritte Auswahlsignal ein Auswahlsignal ist, das angibt, ob die Speicherzellen-Spalte aus dem ersten Spei-

    cherfeld (M-ARY1) oder aus dem zweiten Speicherfeld (M-ARY2) ausgewählt ist.

    18. Halbleiterspeichervorrichtung nach Anspruch 17, dadurch gekennzeichnet/ daß eine zweite Steuerschaltung vorhanden ist, die ein drittes Taktsignal zum Festlegen der Zeitsteuerung des Betriebes der ersten und zweiten Ausgangsschaltung sowie ein viertes Taktsignal erzeugt, um den Zeitpunkt festzulegen, zu dem das zweite Auswahlsignal an die vierte Auswahlschaltung angelegt wird, und wobei die Umschalt-Schaltung (COC) das erste oder dritte Taktsignal zum Betätigen der ersten oder zweiten Ausgangsschaltung auf der Basis des dritten Taktsignals, des ersten Detektorsignals und des dritten Auswahlsignals erzeugt, und das zweite Auswahlsignal auf der Basis des vierten Taktsignals, des ersten Detektorsignals und des dritten Auswahlsignals erzeugt.

    19. Halbleiterspeichervorrichtung nach Anspruch 18, dadurch gekennzeichnet, daß die zweite sowie die dritte Auswahlschaltung das dritte Auswahlsignal empfangen, wodurch eine Speicherzellen-Spalte selektiv aus dem ersten und dem zweiten Speicherfeld ausgewählt wird.

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    20. Halbleiterspeichervorrichtung nach Anspruch 18, dadurch gekennzeichnet, daß die Umschalt-Schaltung (COC) ein viertes Auswahlsignal zum Steuern der Tätigkeit der zweiten Auswahlschaltung und ein fünftes Auswahlsignal erzeugt, um den Betrieb der dritten Auswahlschaltung zu steuern, wobei die zweite und dritte Auswahlschaltung aus dem ersten und zweiten Speicherfeld eine Speicherzellenspalte auswählen, die durch die ersten Auswahlsignale bestimmt ist.

    21. Halbleiterspeichervorrichtung nach Anspruch 20, dadurch gekennzeichnet, daß die erste Redundanzschaltung (RC) Speicherschaltungen aufweist, die die ersten Auswahlsignale speichern, die die fehlerhaften Speicherzellen-Spalten bezeichnen, und eine Anzahl von Vergleichsschaltungen aufweist, die diese jeweils in den Speicherschaltungen gespeicherten ersten Auswahlsignale mit jenen ersten Auswahlsignalen vergleicht, die an die zweite und dritte Auswahlschaltung angelegt werden sollen, wobei die erste Redundanzschaltung das erste Detektorsignal und das erste Steuersignal erzeugt, welches das Arbeiten der zweiten Auswahlschaltung verhindert, wenn das in den Speicherschaltungen gespeicherte erste Auswahlsignal und das an die zweite und die dritte Auswahlschaltung angelegte erste Auswahlsignal miteinander übereinstimmen.

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    22. Halbleiterspeichervorrichtung nach Anspruch 21/ dadurch gekennzeichnet, daß die erste Ausgangsschaltung aus Hauptverstärkern (MA) besteht, derlen Tätigkeit durch das erste Taktsignal gesteuert wird, und daß die zweite Ausgangsschaltung aus Hauptverstärkern besteht, deren Tätigkeit durch das zweite Taktsignal gesteuert wird.

    23. Halbleiterspeichervorrichtung nach Anspruch 22, dadurch gekennzeichnet, daß die Uinschalt-Schaltung (COC) logische Schaltungen enthält, die das dritte Auswahlsignal und das vierte Auswahlsignal empfangen, ferner einen Multiplexer, der das von den logischen Schaltungen erzeugte Umschalt-Steuersignal und das dritte Taktsignal empfängt und das erste und das zweite Taktsignal erzeugt, und einen zweiten Multiplexer (MPX) aufweist, der das Umschalt-Steuersignal und das vierte Taktsignal empfängt und das zweite Auswahlsignal erzeugt.

    24. Halbleiterspeichervorrichtung nach Anspruch 18, dadurch gekennzeichnet, daß ein zweites Reservespeicherfeld (R-ARY2) vorgesehen ist, das aus einer Anzahl von Speicherzellen mit Steueranschlüssen und Eingangs-Ausgangsanschlüssen besteht, die

    in einer Matrix angeordnet sind, wobei deren Speicherzellen-Zeilen durch eine erste Auswahlschaltung ausgewählt werden, daß eine sechste Auswahlschaltung vorgesehen ist, die ein sechstes Auswahlsignal empfängt und die Speicherzellenspalte aus dem zweiten Reservespeicherfeld auswählt,

    wobei die fünfte Auswahlschaltung weiter eine zweite Redundanzschaltung enthält, die ein zweites Steuersignal zum Verhindern der Tätigkeit der dritten Auswahlschaltung sowie ein zweites Detektorsignal erzeugt, wenn die ersten Auswahlsignale solche sind, die fehlerhafte Speicherzellenspalten aus dem ersten oder dem zweiten Speicherfeld bezeichnen,
    wobei dann, wenn die Speicherzellen aus dem zweiten Reservespeicherfeld (R-ARY2) durch die erste und sechste Auswahlschaltung ausgewählt werden, die Daten aus der ausgewählten Speicherzelle an die zweite Auswahlschaltung angelegt werden,
    wobei die Umschalt-Schaltung (COC) das zweite Detektorsignal empfängt und das erste Taktsignal zum Verhindern der Tätigkeit der ersten Ausgangsschaltung, das zweite Taktsignal zum Betätigen der zweiten Ausgangsschaltung und das sechste Auswahlsignal erzeugt, wobei dann, wenn die ersten Auswahlsignale solche sind, die eine fehlerhafte Speicherzellenspalten bezeichnen, eine Speicherzelle aus dem ersten oder dem zweiten Reserve-

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    speicherfeld ausgewählt wird und von den ersten und zweiten Ausgangsschaltungen die Ausgangsschaltung betätigt wird, die die Daten von der ausgewählten Speicherzelle empfängt, und wobei dann,wenn die ersten Auswahlschaltungen nicht jene sind, die eine defekte Speicherzellen-Spalte bezeichnen, eine Speicherzelle aus dem ersten oder dem zweiten Speicherfeld ausgewählt wird und von den ersten und den zweiten Ausgangsschaltungen die Ausgangsschaltung betätigt wird, die die Daten von der ausgewählten Speicherzelle empfängt.

    25. Halbleiterspeichervorrichtung nach Anspruch 24, dadurch gekennz eichnet, daß die erste und die zweite Redundanzschaltung Speicherschaltungen zum Speichern der ersten Auswahlsignale enthalten, welche eine fehlerhafte Speicherzellen-Spalte bezeichnen, und eine Vergleichsschaltung enthalten, um die in den Speicherschaltungen gespeicherten ersten Auswahlsignale mit den ersten Auswahlsignalen vergleichen, die an die zweite und dritte Auswahlschaltung angelegt werden sollen,

    wobei die erste Redundanzschaltung das erste Detektorsignal und das Steuersignal zum Verhindern der Tätigkeit der zweiten Ausgangsschaltung erzeugt, wenn die in ihren Speicherschaltungen gespeicherten ersten Auswahlsignale mit jenen ersten Auswahlsignalen übereinstimmen, die an

    die zweite und dritte Auswahlschaltung angelegt werden sollen, während die zweite Redundanzschaltung das zweite Detektorsignal und das zweite Steuersignal zum Verhindern der Tätigkeit der dritten Auswahlschaltung erzeugt, wenn die in ihren Speicherschaltungen gespeicherten ersten Auswahlsignale mit denjenigen ersten Auswahlsignalen übereinstimmen, die an die zweite und dritte Auswahlschaltung angelegt werden sollen.

    26. Halbleiterspeichervorrichtung nach Anspruch 25, dadurch gekennzeichnet, daß die erste Ausgangsschaltung aus Hauptverstärkern (MA) besteht, deren Tätigkeit durch das erste Taktsignal gesteuert wird, und daß die zweite Ausgangsschaltung aus Hauptverstärkern besteht, deren Tätigkeit durch das zweite Taktsignal gesteuert wird.

    27. Halbleiterspeichervorrichtung nach Anspruch 26, dadurch gekennzeichnet, daß der Hauptverstärker (MA) aus einer (CMOS-)Zwischenspeicherschaltung besteht, einem ersten Schalter-MOSFET, der zwischen einender beiden Versorgungsanschlüsse der (CMOS-)Zwischenspeicherschaltung und einen Spannungsquellenanschluß gelegt ist, ferner einen zweiten Schalter-MOSFET aufweist, der zwischen den anderen der

    Spannungsversorgungsanschlüsse der (CMOS-)Zwischenspeicherschaltung und den anderen der Spannungsquellenanschlüsse gelegt ist.

    28. Halbleiterspeichervorrichtung nach Anspruch 26, dadurch gekennz eichnet, daß die Umschalt-Schaltung (COC) logische Schaltungen enthält, die das dritte Auswahlsignal und das erste und das zweite Detektorsignal empfängt, ferner einen Multiplexer (MPX), der das von den logischen Schaltungen erzeugte Umschaltsteuersignal und das dritte Taktsignal empfängt und der das erste und das zweite Taktsignal erzeugt, und daß ein zweiter Multiplexer vorgesehen ist, der das Umschaltsteuersignal und das vierte Taktsignal empfängt und das zweite und sechste Auswahlsignal erzeugt.

    29. Halbleiterspeichervorrichtung nach Anspruch 28, dadurch gekennzeichnet, daß. jede der Speicherzellenzeilen aus Wortleitungen und einer Anzahl von Speicherzellen besteht, deren Steueranschlüsse mit den Wortleitungen verbunden sind, wobei jede der Speicherzellen-Spalten aus Datenleitungen und einer Anzahl von Speicherzellen besteht, deren Eingangs-Ausgangsanschlüsse mit den Datenleitungen verbunden sind.

    30. Halbleiterspeichervorrichtung nach Anspruch 29, dadurch gekennzeichnet, daß die zweite Auswahlschaltung einen ersten Adressendecoder und eine erste Umschalt-Schaltung aufweist, die die von dem ersten Adressendecoder erzeugten Auswahlsignale empfängt und die Datenleitungspaare, die die durch die ersten Auswahlsignale bestimmte Speicherzellen-Spalte bilden, mit dem ersten gemeinsamen Datenleitungspaar verbindet um die Daten von den Speicherzellen zu der, ersten Ausgangsschaltung zu übertragen, wobei die dritte Auswahlschaltung einen zweiten Adressendecoder und eine zweite Umschalt-Schaltung aufweist, die die von dem zweiten Adressendecoder erzeugten Auswahlsignale empfängt und die Datenleitungspaare, die die von den ersten Auswahlsignalen bestimmte Speicherzellen-Spalte bilden, mit einem zweiten gemeinsamen Datenleitungspaar verbindet, um die Daten der Speicherzelle zu der zweiten Ausgangsschaltung zu übertragen.

    31. Halbleiterspeichervorrichtung nach Anspruch 30, dadurch gekennzeichnet, daß das dritte Auswahlsignal sowohl an den ersten wie an den zweiten Adressendecoder angelegt wird, und das der erste und der dritte Adressendecoder ein Auswahlsignal ezeugen, das das Datenleitungspaar mit dem gemeinsamen Datenleitungspaar verbindet.

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    32. Halbleiterspeichervorrichtung nach Anspruch 30, dadurch gekennzeichnet, daß die Umschalt-Schaltung ein die Tätigkeit des ersten Adressendecoders steuerndes siebtes Auswahlsignal und ein die Tätigkeit des zweiten Adressendecoders steuerndes achtes Auswahlsignal erzeugt, und daß der erste und der zweite Adressendecoder ein Auswahlsignal erzeugen, das das Datenleitungspaar mit dem gemeinsamen Datenleitungspaar verbindet.

    33. Halbleiterspeichervorrichtung nach Anspruch 30, dadurch gekennzeichnet, daß die erste Umschalt-Schaltung eine Anzahl von Datenleitungspaaren mit einer Anzahl von entsprechenden ersten gemeinsamen Datenleitungspaaren verbindet, an die jeweils die ersten Ausgangsschaltungen angeschlossen sind und die durch das von dem ersten Adressendecoder erzeugte Auswahlsignal bestimmt sind, und daß die zweite Umschalt-Schaltung eine Anzahl von Datenleitungspaaren mit einer Anzahl von entsprechenden zweiten gemeinsamen Datenleitungspaaren verbindet, an die jeweils die zweiten Ausgangsschaltungen angeschlossen sind und die durch die von dem zweiten Adressendecoder erzeugten Auswahlsignale bestimmt sind.

    34. Halbleiterspeichervorrichtung nach Anspruch 33, dadurch gekennze ichnet, daß die vierte Auswahlschaltung aus einer dritten Umschalt-

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    Schaltung besteht, die eine Anzahl von Datenleitungspaaren in dem ersten Reservespeicherfeld jeweils mit einer Anzahl von entsprechenden ersten gemeinsamen Datenleitungspaaren verbindet, nachdem sie die dritten Auswahlsignale empfangen hat, und daß die fünfte Auswahlschaltung aus einer vierten Umschalt-Schaltung besteht, die eine Anzahl von Datenleitungspaaren in dem zweiten Reservespeicherfeld jeweils mit einer Anzahl von entsprechenden zweiten gemeinsamen Datenleitungeh verbindet, nachdem sie die siebten Auswahlsignale empfangen hat.

    35. Halbleiterspeichervorrichtung nach Anspruch 34, dadurch gekennzeichnet, daß die erste, die zweite, die dritte und die vierte Umschalt-Schaltung jeweils aus Schalt-MOSFETs bestehen, die jeweils zwischen Datenleitungen und entsprechenden gemeinsamen Datenleitungen geschaltet sind.

    36. Halbleiterspeichervorrichtung nach Anspruch 34, dadurch gekennz eichnet, daß das erste Speicherfeld aufgeteilt angeordnet ist, so daß die zweite Auswahlschaltung zwischen sie gesetzt ist, daß das erste Reservespeicherfeld aufgeteilt angeordnet ist, so daß die vierte Auswahlschaltung dazwischengesetzt ist, daß das zweite Speicherfeld aufgeteilt ange-

    ordnet ist, so daß die dritte Auswahlschaltung dazwischengesetzt ist/ und daß das zweite Reservespeicherfeld aufgeteilt angeordnet ist, so daß die fünfte Auswahlschaltung dazwischengesetzt ist, wobei jede der Auswahlschaltungen eine Anzahl von Datenleitungspaaren nach Maßgabe des an sie angelegten Auwahlsignals aus demjenigen Speicherfeld auswählt, zwischen das die Auswahlschaltung zwischenge-.setzt ist, und diese Datenleitungspaare mit einer Anzahl von entsprechenden gemeinsamen Datenleitungspaaren verbindet.

    37. Halbleiterspeichervorrichtung nach Anspruch 36, dadurch gekennzeichnet, daß die erste Auswahlschaltung aus zwei Auswahlschaltungen besteht, von denen eine Auswahlschaltung so angeordnet ist, daß sie das erste Speicherfeld in zwei Teile aufteilt und unter rechtem Winkel die zweite Auswahlschaltung kreuzt, und die andere Auswahlschaltung so angeordnet ist, daß sie das zweite Speicherfeld in zwei Teile teilt und unter rechten Winkeln die dritte Auswahlschaltung kreuzt.

    38. Halbleiterspeichervorrichtung nach Anspruch 29, dadurch gekennz eichnet, daß jede Speicherzelle aus einer Kapazität und einem MOSFET besteht, dessen Gate-Elektrode mit einem Steueranschluß verbunden ist, eine seiner Elektroden mit einem Eingangs-Ausgangsanschluß und .die andere mit der Kapazität verbunden ist.