DE3339029A1

DE3339029A1 - Anordnung zur multiplikation digitaler signale mit einem koeffizienten

Info

Publication number: DE3339029A1
Application number: DE19833339029
Authority: DE
Inventors: Robert Adams Burlington N.J. Dischert; James Jehu Lynchburg Va. Williams jr.
Original assignee: RCA Corp
Current assignee: RCA Corp
Priority date: 1982-10-28
Filing date: 1983-10-27
Publication date: 1984-05-03
Also published as: IT8323537A0; AU560272B2; IT1171789B; US4507676A; JPS59108146A; CA1191960A; GB2131579B; ES8502303A1; AU2080283A; ES526839A0; GB2131579A; KR840006592A; GB8328682D0; FR2535567A1

Description

Die Erfindung betrifft eine Anordnung zum Multiplizieren eines digitalen Signals mit einem Koeffizienten, insbesondere wie es in einer Matrixschaltung für Videosignale erfolgen soll.

Bei der Signalverarbeitung in Fernsehstudius ist es häufig erwünscht, das Leuchtdichtesignal (Y) und die Signale der Farbartinformation (I und Q) aus dem Rotsignal (R), dem Grünsignal (G) und dem Blausignal (B) gemäß einem Gl eicbungssystem zu erzeugen, das sich in Matrizenform folgendermaßen schreiben läßt:

0	,3	O	,59
0	,6	-O	,28
O	,21	-0	,52

0,11	R
0,32	G
0,31	B

Zur Durchführung der Multiplikation werden in bekannten Fällen typischerweise entweder Festwertspeicher (abgekürzt ROM) verwendet oder Anordnungen, die mit ßtellenverschiebung und Addition arbeiten. -S-

-S-

Bei der Verwendung von Festwertspeichern zur Multiplikation benötigt man, wenn die drei Signale Y, I und Q mit - der erforderlichen Genauigkeit erzeugt werden sollen, für jeden der drei betreffenden Kanäle drei Festwertspeicher, zwei Addierer und sechs Latch-Schaltungen (Halteschaltungen zum Zwischenspeichern bzw. Verriegeln von Daten), was eine Gesamtanzahl von etwa 33 integrierten Schaltungen für alle drei Kanäle bedeutet. Eine so hohe Anzahl integrierter Schaltungen ist relativ teuer und verbraucht viel Leistung. Die Multiplikationsmethode mit Stellenverschiebern und Addierern erfordert ebenfalls eine hohe Anzahl integrierter Schaltungen, wenn man die gewünschte Genauigkeit erzielen will.

Es ist daher wünschenswert, eine digitale Multiplizierschaltung wie etwa eine Matrixschaltung zu schaffen, die mit einem Minimum an Bauteilen und Leistung auskommt. Eine erfindungsgemäße Anordnung zur Lösung dieser Aufgabe ist im Patentanspruch 1 beschrieben. Vorteilhafte Ausgestaltungen der Erfindung sind in den Unteransprüchen gekennzeichnet.

Gemäß der Erfindung enthält eine Anordnung zur digitalen Multiplikation eines Digitalsignals mit einem Koeffizienten eine Einrichtung zur Lieferung einer Vielzahl von Bruchteilwerten des digitalen Signals. Die Bruchteilwerte sind Potenzen von 1/2 mal dem Digitalsignal. Die Anordnung enthält ferner eine Einrichtung zur Multiplikation des kleinsten dieser Bruchteilsignale mit einem Faktor, um ein Restsignal zu erhalten, welches denjenigen Wert darstellt, der nach dem Ausdrucken des Koeffizienten als Summe von Potenzen von 1/2 übrigbleibt. Schließlich ist in der Anordnung eine Einrichtung vorgesehen, um die Vielzahl der Bruchteilsignale und das Restsignal miteinander zu kombinieren.

Die Erfindung wird nachstehend an einem Ausführungsbeispiel anhand von Zeichnungen näher erläutert.

Fig. 1 zeigt in Blockform eine vereinfachte Anordnung, die

gemäß dem Prinzip der Erfindung ausgebaut ist;

Fig. 2 zeigt in Blockform eine Anordnung zur Matrizierung von Fernsehsignalen unter Verwendung von -Multiplizierschaltungen des in Fig. 1 dargestellten Typs.

Die in Fig. 1 dargestellte Anordnung ist eine einfache Schaltung zur Durchführung der Operation A = O,73B. Diese Gleichung kann auch in der Form A = (0,75 - 0,02)B geschrieben werden. Der Term 0,75 läßt sich seinerseits ausdrücken als Summe von Potenzen der Zahl 1/2, das beißt als Summe von Zahlen wie 0,5; 0,25; 0,125; ... usw., also 0,75 = 0,5 + 0,25 Es läßt sich also schreiben A = (0,5 + 0,25 - 0,02)B.

In der Anordnung nach Fig. 1 wird das Digitalsignal B, welches angenommenerweise aus 8 Bits bestehe (256 Quantisierungspegel), an einem 8-Bit-Eingang 10 empfangen und auf einen sogenannten Bereitsteller 12 gegeben. Der Bereitsteller 12 liefert Brucbteilwerte des Signals (Bruchteilsignale) entsprechend Potenzen von 1/2. Jedes Bit in einer Binärzahl repräsentiert eine zugehörige Potenz von 2. Zur Division durch 2 (Multiplikation mit 1/2) wird die Binärzahl um eine Stelle nach rechts verschoben. Da das Signal B ein Binärsignal ist, können die Bruchteilsignale dadurch bereitgestellt werden, daß man einfach alle Bits um eine passende Anzahl von Stellen nach rechts' verschiebt und die betreffende Anzahl niedrigstwertiger Bits (LSB) fallenläßt. Um z.B. das siebenstellige Binärsignal 0,5B zu erhalten, werden die sieben höchstwertigen Bits (MSB) des Signals B an den sieben niedrigstwertigen Stellen des Ausgangs 13 geliefert, wobei das niedrigstwertige Bit des Signals B fallengelassen wird. Das resultierende Bruchteilsignal 0,5B wird an die sieben niedrigstwertigen Biteingänge des P>-Bit-Eingangs 14 eines Addierers 16 gelegt, dessen höchstwertiger Biteingang auf "O" gestellt ist. In ähnlicher V/eise liefert der Bereitsteller 12 an seinem Ausgang 18 die sechs höchstwertigen Bits des Signals B auf seinen sechs niedrigstwertigen Pdt-

'"·· J BAD ORIGSNAL
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- r-

ausgängen, um das Signal O,?5^ aⁿ die sechs niedrigstwertigen Biteingänge des 8-Bit-Eingangs 20 des Addierers 16 _x zn legen. Die zwei niedrigstwertigen Bits des Signals B :.vJnr] dabei fallengelassen worden, und die beiden höcbstwertigen Eiteingünge des Addierers 16 sind auf "0" gestellt worden. Schließlich liefern am Ausgang 22 des Bereitstellers 1? die beiden höchstwertigen Bits des Signals B unter Fallenlassen der sechs niedrigstwertigen Bits ein Bruchteil signal O,O1.5625B an den Adressen eingang eines Festwert-Speichers (ROM) 24. Der Bereitsteller 12 kann also eine einfache Verdrahtungsmatrix sein, welche die Bitpositionen des Eingangs jeweils in passender Weise stellenverschoben mit den Bitpositionen jedes Ausgangs verbindet.

Im ROM 24 wird das Signal O,O15625B mit dem Faktor -1,28 multipliziert, um ein Signal -0,2B zu erzeugen, das auf den Eingang 26 des Addierers 16 gegeben wird. Beim ROM 24 führen die Eingangsadressen 00, 01, 10 und 11 (in dieser Reihenfolge) zu Ausp;angszuständen 000, 001, 011 und 100 entsprechend dem -1,28-fachen des Wertes der Eingangsadressen. Diese Ausgangszustände sind gegenüber Bruchteilwerten abgerundet, was für ein B-Bit-Digitalsignal ein vernachlässifrbarer Fehler ist. Die Signale 0,5B, 0,25B und-0,2B werden im Addierer 16 miteinander addiert, um an dessen 8-Bit-

pq Ausgang 28 ein Signal 0,7?B zu erzeugen, welches das gewünschte Ergebnis für das Signal A ist.

Alternativ könnten auch die drei höchstwertigen Bits des Signals B, die ein Signal 0,03125B darstellen, an den ROM

^O 24 gelegt werden und vom ROM 24 mit -0,64 multipliziert werden, um das gewünschte Signal -0,02B für den Addierer 16 zu erzeugen. In diesem Fall muß der ROM 24 so beschaffen sein, daß die Eingangsadressen 000, 001, 010, 011, 100, 101, 110 und 111 (in dieser Reihenfolge) zu Ausgangszuständen 000, 001, 001, 010, 011, 011, 100 und 100 führen, die dann ebenfalls abgerundet dem -0,64-fachen des Wertes der Eingangs adr es sen entsprechen. In jedem Fall muß nur ein klei-

BAD ORIGINAL

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ner Bruchteil des Originalsignals B multipliziert werden, wodurch das erforderliche Maß an Speicheraufwand im ROM 24 reduziert wird.

Die Fig. 2 zeigt eine nach dem Prinzip der Erfindunp: ausgelegte Anordnung, die durch Matrizierung des Rot-Fernsehsignals (E), des Grün-Fernsensignalε (G) und des Blau-Fernsehsignals (B) das Leuchtdichtesignal (Y) und die beiden Komponenten des Farbartsignals (I und Q) ableitet. Der Einfachheit halber wird die eingangs geschriebene Matrizengleichung durch den Wert des größten darin enthaltenen Koeffizienten (0,6) dividiert, d.h. sie wird "normiert". Die resultierende Gleichung lautet:

0	,5	0	,98	o,	18
1	,0	-0		-o,	53
0	,35	-0	,87		52

Die Signale R, G und B werden jeweils als 8-Bit-Sifrnal an einem zugehörigen 8-Bit-Einn;ang JO bzw. 32 bzw. 34 empfangen. Das Eingangssignal R wird auf einen Bereitste].] er 36 und eine Subtrahierschaltung 38 gegeben. Der Ausgang des Bereitstellers 36 liefert ein siebenstelliges (d.h.. aus 7 Bits bestehendes) Signal 0,5R an einen Addierer 40 und an einen ROM 4-2. Das Eingangssignal G wird an den Addierer 4-0, an eine Subtrahier schaltung 4-4- und an einen Bereitsten er 4-6 gelegt. Der Bereitstell er 4-6 liefert ein ⁷;-ßit-Signal O,O3125G (in der Zeichnung als O,OJ>G bezeichnet) an die ROM-Speicher 48, 50 und 4-2 und ein 7-Bit-Signa] 0,SG an die Subtrahierschaltung 38. Das Eingangssignal B wird dem Bereitsteller 52 angelegt. Der Bereitsteller 52 liefert ein 4-Bit-Signal 0,0625B (in der Zeichnung als .Signal 0,06B bezeichnet) an den ROM 4-8 und ein 7-Bit-Signal 0,5B an den ROM 50 und an die Subtrahierschaltung 44. «

In dem zum Y-Ausgang führenden Kana] liefert der Addierer 40 ein 8-Bit-Sifqnal 1G_₃+ 0,5K nn den Addierer 54. Der 1?ΟΓ

^ΒΑΌ

a L\p verarbeitet das Eingangssignal O,O3G zur Lieferung eines ersten Ausgan.^ssignals -0,02G und verarbeitet das Eingangssignal 0,06B zur'Lieferung eines zweiten Ausgangssi OTaIs O,1°.B, das noch im ROM 4-8 mit dem ersten Ausgangs- ^c- sifTinl addiert wird. Das resultierende 8-Bit-Ausgangssignal B - 0,0?G vom ROM 4P. wird auf den Addierer 54 gegeben. Ausganp;ssip:nal des Addierers 4-4- ist somit ein 8-Bit-O,5R + 0,98G + O,18B, das am S-Bit-Ausgang 56 erscheint. Dies ist das Y-Signal.

Jm I-Kanal liefert die Subtrahierschaltung 38 ein 8-Bit-Si em al 1E - O,O5G an den Addierer 58. Der ROM 50 verarbeitet sein Eingangssignal 0,03G zur Lieferung eines Signals -0,03G und sein Eingangssignal 0,5B zur Lieferung eines Signals -O,53B. Das resultierende 8-Bit-Ausgangssignal -0,03G-O,53B des ROM SO wird auf den Addierer 58 gegeben. Das Ausgangssignal des Addierers ist ein 8-Bit-Signal IR - 0,4-7G - O,53B, das am 8-Bit-Ausgang 60 erscheint. Dies ist das I-Signal.

Im Q-Kanal liefert der ROM 4-2 durch Verarbeitung seines Ein gangs si prn al s 0,5R ein Ausgangssignal O,35R und durch Verarbeitung seines Eingangssignals 0,03G ein Ausgangssignal 0,1^?:G. Das resultierende 8-Bit-Ausgangssignal O,35R + 0,13G des ROM 4-2 wird auf den Addierer 62 gegeben. Die Subtrahierschaltung 4-4· liefert ein Ausgangs sign al -1G + 0,5B an den Addierer 62. Die Ausgangsgröße des Addierers 62 ist ein 8-Bit-Signal O,35R - 0,876· + 0,5B, das am 8-Bit-Ausgang 64- erscheint. Der Anteil des Signals B sollte gemäß der obigen Gleichung 0,52 und nicht 0,5 sein. Dieser kleine Fehler ist nicht störend, gewünsehtenfalls kann jedoch ein kleiner ROM am B-Signaleingang der Subtrahierschaltung 44- verwendet werden, um den exakten Wert für das Signal B zu erhalten.

Die vorstehend beschriebene Anordnung kann unter Verwendung von zwei Addierern, einem ROM-Speicher und einer Latch-

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Schaltung (nicht dargestellt) pro Kanal realisiert werden für eine Gesamtzahl von etwa 18 integrierten Schaltungen. Dies bedeutet ungefähr die Hälfte der beim Stand der Technik benötigten Anzahl.

Es sei erwähnt, daß eine ähnliche, gemäß dem Prinzip der vorliegenden Erfindung ausgelegte Matrix dazu verwendet werden kann, die Signale R, G und B aus empfangenen Signalen Y, I und Q in einem Fernsehempfänger abzuleiten. Tn diesem Fall ist die Matrizengleichung invers zu der weiter oben angegebenen Matrizengleichung.

Leerseite

Claims

Patentansprüche

Anordnung zur digitalen Multiplikation eines "Digit al signals mit einem Koeffizienten, gekennzeichnet durch:

eine Bereitstellungseinrichtunp: (1?) zur Lieferung einer Vielzahl von Bruchteilsignalen (0,5E, 0,2? B, 0,015625B), die Bruchteile des Digital signals (?) entsprechend Potenzen von 1/2 darstellen;

eine Multiplizierschaltung (24) zur Multiplikation des kleinsten der Bruchteilsignale (0,015625"P) mit einem Faktor, um ein Restsignal (-0,02B) zu erhalten, das den übrigbleibenden Rest nach Ausdrucken des Koeffizienten als Summe von Potenzen von 1/2 darstellt;

eine Vereinigungsschaltung (16) zum Vereinigen der Vielzahl der Bruehteilsignale und des Restsisrnals.

2. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß das Digitalsignal (B) ein Videosignal ist.

-p-

?,, Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß die Multiplizierschaltung (24) einen Pestwertspeicher (ROM) aufweist.

^ιί. Anordnung nach Anspruch 1, dadurch, gekennzeichnet, daß die Vereinigungsschaltung (16) einen Addierer oder eine Subtrahierschaltung aufweist.

5. Anordnung nach Anspruch 2, wobei das Videosignal aus Primärfarbsignalen R, G und B besteht, dadurch, gekennzeichnet,

daß die Bereitstellungseinrichtung folgendes aufweist: eine Einrichtung zum Dividieren der Amplitude des Signals R durch 2 zur Bildung eines Signals O,5R; eine Einrichtung zum Dividieren der Amplitude des Signals B durch die vierte Potenz von 2 (2 ) zur Bildung eines Signals 0,0625B; eine Einrichtung zum Dividieren der Amplitude des Signals G durch die fünfte Potenz von 2 (2') zur Bildung eines Signals O,O3125G; daß die Multiplizierschaltung eine Einrichtung aufweist, welche die Signale 0,0625B und 0,0312SG mit Konstanten multipliziert, um ein Y-Restsignal zu bilden;

daß die Vereinigungsschaltung eine Einrichtung aufweist, welche die Signale G und 0,5R zur Bildung eines Signals G+O,5R aufweist und eine Einrichtung enthält, die das Y-Restsignal mit dem Signal G+O,5R summiert, um ein Leuchtdichtesignal (Y) zu bilden.

6. Anordnung nach Anspruch 5, dadurch, gekennzeichnet,

äaß äie Bereitstellungseinrichtung ferner eine Einrichtung· aufweist, welche die Amplitude der Signale G

SI

und B durch die erste Potenz von 2 (2 ) dividiert, um Signale 0,5G und 0,5B zu bilden; daß die MuItipIizierschaltung ferner eine Einrichtung enthält, welche die Signale 0,03125G und 0,5B mit

Konstanten multipliziert, um ein I-Restsignal zu bilden; daß die Vereinigungsschaltung ferner eine Einrichtung

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enthält, welche die Differenz zwischen den Signalen R und O,5G bildet, um ein Signal R-O,^G zu erhalten, und eine Einrichtung, die das Signal R-O₁SG mit den I-Restsignal summiert, um die I-lTarbartkomponente des Vidoosignals zu bilden.

7. Anordnung nach Anspruch 6, dadurch gekennzeichnet,

daß die Multiplizierschaltung ferner eine Einrichtung enthält, welche die Signale 0,5R und O,O3125G mit Konstanten multipliziert, um ein Q~Restsignal zu bilden;

daß die Vereinigungsschaltung ferner eine Einrichtungenthält, welche die Differenz zwischen den Signalen 0,5B und G bildet, um ein Signa] -G+0,5B zu erhalten;

daß eine Einrichtung zur Summierung des ΓΛρήρΤ s -0+0,^r-B ^5 mit dem Q-Restsignal vorgesehen ist, um die G-Farbnrt>orn-

ponente des Videosignals zu erhalten.

BAD ORIGINAL

8) Verfahren zur digitalen Multiplikation eines Digitalsignales mit einer Konstanten zur Gewinnung eines gewünschten Signals, gekennzeichnet durch die Schritte:

Dividieren des Digitalsignals durch Potenzen von zur Gewinnung mindestens eines Bruchteilsignals^ vom Typ 1/2n des Digitalsignals, wobei η eine ganze Zahl Einschließlich Null ist, *^v*s.

Bilding einer Approximation des gewünschten Signals ^v, durch x-fache Summierung des Bruchteilsignals, wobei für die Bildung eines approximierten Signals χ = 1 sein kann, Multiplizierung eines ausgewählten Bruchteilsignals mit einer vorherbestimmten Konstanten zur Gewinnung eines Restsignals als Differenz zwischen dem gewünschten Signal und dem approximierten Signal,

und Summierung des Restsignals mit dem approximierten Signal.