DE3146356A1

DE3146356A1 - Datenverarbeitungssystem

Info

Publication number: DE3146356A1
Application number: DE19813146356
Authority: DE
Inventors: Shiro Oishi; Masatsugu Hadano Shinozaki
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1980-11-25
Filing date: 1981-11-23
Publication date: 1982-10-07
Also published as: GB2089076A; JPS5789128A; GB2089076B; US4475155A; DE3146356C2

Description

' ■■■■ ■ ■ 3H6356

HITACHI, LTD., Tokyo, Japan

Datenverarbeitungssystem

Die Erfindung bezieht sich auf ein Datenverarbeitungssystem, insbesondere die Steuerung der Übertragung bzw. des Austauschs von Steuer information in einem Datenverarbeitungssystem, das einen Prozessor, z. B. einen Mikrocomputer, und einen Eingabe/Ausgabe-Adapter (E/A-Adapter) zum Anschluß mehrerer E/A-Geräte umfaßt und wobei die Steuerinformation zwischen dem Prozessor und dem E/A-Adapter übertragen bzw. ausgetauscht wird.

Es ist ein Datenverarbeitungssystem bekannt, das einen Prozessor, z. B. einen Mikrocomputer, zur Durchführung von Datenverarbeitungsoperationen, einen Speicher und einen Adapter zum Anschluß mehrerer E/A-Geräte aufweist. Bei diesem Datenverarbeitungs-Rechner system wird die Schnittstelle zwischen dem Prozessor und dem Adapter durch eine Gruppe Register für die Informationsübertragung im Adapter gebildet, wobei die erforderliche Steuerinformation wie etwa die vom Adapter zum Prozessor ausgegebene Unterbrechungs-Statusinformation in der Informationsgruppe mit E/A-Befehlen für Auslese-/Einlese-Operationen gespeichert ist. Dieses Datenverarbeitungssystem weist die nachstehend erläuterten Nachteile auf.

Wenn zwischen dem Prozessor und dem Adapter eine große Menge Schnittstelleninformation zu übertragen ist, müssen im Adapter sehr viele Informationsübertragungsregister vorgesehen werden, so daß für die Realisierung des Adapters eine erhöhte Anzahl integrierte Schaltungen erforderlich ist.

Ferner ist zu sagen, daß die Anzahl E/A-Bausteine des Prozessors einer Beschränkung unterliegt. Selbst wenn also im Adapter eine große Anzahl Informationsübertragungsregister vorgesehen ist, kann der Fall eintreten, daß der Prozessor mit den E/A-Befehlen nicht zu sämtlichen Registern Zugriff hat. Z. B. ist ein Mikroprozessor bekannt, bei dem E/A-Bausteine.jeweils mit acht Bits adressierbar sind. Bei dem diesen Mikroprozessor verwendenden Datenverarbeitungssystem beträgt somit die Anzahl verfügbarer E/A-Befehls höchstens 256 (= 2 ). Selbst wenn also eine große Anzahl Register vorgesehen ist, ist es infolgedessen unmöglich, zu sämtlichen Registern Zugriff zu haben.

Wenn ferner sowohl der Adapter als auch der Prozessor gleichzeitig Zugriff zum gleichen Steuerinformationsregister verlangen, kann die Übertragung von unsicherer oder unzuverlässiger Information resultieren, was schließlich zu fehlerhaften Operationen des Datenverarbeitungssystems führt.

Aufgabe der Erfindung ist die Schaffung eines Datenverarbeitungssystems, bei dem eine erhöhte Anzahl Steuerdaten zwischen dem Prozessor und dem E/A-Adapter mit einer verminderten Anzahl Teile, die für die Realisierung des Adapters notwendig sind, übertragen werden kann, ohne daß sich Beschränkungen infolge der Anzahl vorhandener

E/A-Bausteine des Prozessors ergeben; dabei soll es ferner möglich sein, daß sowohl der Adapter als auch der Prozessor Zugriff zu der Steuer information hat, ohne daß der Betriebszustand des einen oder anderen berücksichtigt werden muß, und daß eine Kollision von Information, eine Übertragung unsicherer Information sowie eine fehlerhafte Operation sicher vermieden werden.

Gemäß einer Ausführungsform der Erfindung weist das Datenverarbeitungssystem einen Prozessor, einen Speicher und einen E/A-Adapter auf und ist dadurch gekennzeichnet, daß ein Speicherbereich bestimmter Kapazität im Speicher reserviert ist für die Speicherung von Steuer information, die zwischen dem Prozessor und dem Adapter übertragbar ist Der E/A-Adapter weist dabei ein Adreßregister für die Bezeichnung einer Adresse im Speicher sowie eine den direkten Speicherzugriff steuernde Einheit (DMA-Steuereinheit) auf, wobei der durch das Adreßregister bezeichnete Speicherbereich des Speichers einem Direktzugriff durch den Adapter unter der Steuerung durch die DMA-Steuereinheit unterliegt, während der Prozessor mit einem Speicher aus-/-einlesebefehl Zugriff zum Speicherbereich hat, so daß dadurch eine Übertragung bzw. ein Austausch der Steuer information zwischen dem Adapter und dem Prozessor erfolgt.

Gegenüber dem bekannten Datenverarbeitungssystem, bei dem die Steuer information in einer im Adapter vorgesehenen Gruppe von Registern gespeichert ist, weist das angegebene Datenverarbeitungssystem den Vorteil auf, daß die Anzahl Teile zur Realisierung des Adapters stark vermindert wird. Außerdem kann der Prozessor die

Steuerinformation aus dem reservierten Speicherbereich auslesen bzw. in diesen einlesen mit Hilfe von Speicherauslese-/-einlesebefehlen, ohne daß die E/A-Befehls benützt werden müssen. Damit unterliegt der Prozessor nicht der durch die Anzahl der E/ABefehls gegebenen Beschränkung. Dadurch, daß der Adapter über den direkten Speicherzugriff oder DMA Zugriff zum Speicher hat, wogegen der Prozessor mit den Auslese-/Einlesebefehlen Zugriff zum Speicher hat, wird die Gefahr einer Kollision von Information auf dem Bus sowie die Übertragung unsicherer Daten in positiver Weise beseitigt.

"- ' ^: ■'- ■·" -■■ 3U6356

Anhand der Zeichnung wird die Erfindung beispielsweise näher erläutert. Es zeigen:

Fig. 1 ein Blockdiagramm der allgemeinen Anordnung des Datenverarbeitungssystems nach der Erfindung;

Fig. 2 ein Blockschaltbild, das im einzelnen das

Datenverarbeitungssystem nach Fig. 1 zeigt; und

Fig. 3 den Aufbau eines Speichers, der in dem Datenverarbeitungssystem zum Einsatz kommt;

Nach Fig. 1 umfaßt das Datenverarbeitungssystem 1 als Hauptbestandteile einen Prozessor 2, der z. B. ein bekannter Mikrocomputer od. dgl. sein kann, einen Speicher 3, der ein Direktzugriffsspeicher bzw. RAM sein kann, einen Adapter 6 zum Anschluß an eine Mehrzahl Ein-Ausgabe- bzw. E/A-Geräte 10, 11 und 12 und eine Steuereinheit 5 für den direkten Speicherzugriff (kurz: DMA-Steuereinheit). Der Prozessor 2, der Speicher 3 und der Adapter 6 sind miteinander durch einen Systembus 4-, der aus einem Adreßbus und einem Datenbus besteht, verbunden. In dem Speicher 3 sind verschiedene Daten speicherbar, die von dem Prozessor 2 zu bearbeiten sind oder bearbeitet wurden. Ferner ist in dem Speicher 3 ein vorbestimmter Speicherbereich mit bestimmter Speicherkapazität reserviert für die Speicherung von Steuer information, die zwischen dem Prozessor 2 und dem Adapter 6 zu übertragen ist. Der Adapter 6 hat zu dem Speicher 3 auf direkter Speicherzugriffsbasis Zugriff, während der Prozessor 2 Zugriff zum Speicher 3 hat durch Ausgabe von Speicheraus- und -einlesebefehlen, wodurch die Steuer information sowie Daten zum Prozessor 2 und/oder zum Adapter 6 aus dem Speicher 3 ausgelesen oder vom Prozessor 2 und/oder vom Adapter 6 in den Speicher 3 eingelesen werden. Die DMA-Steuereinheit 5 überwacht den

■-' - -^:- ■-* -· 31.45356

Belegt- oder Freizustand des Systembus 4. Wenn sowohl der Prozessor 2 als auch der Adapter 6 Zugriff zum Speicher 3 verlangen, verarbeitet die DMA-Steuereinheit 5 die Zugriffsanforderungen vom Prozessor 2 und vom Adapter 6 auf Zeitmultiplex-Basis, so daß diese Zugriffe nicht miteinander auf dem Systembus ή· kollidieren.. - Zu diesem Zweck empfängt die DMA-Steuereinheit 5 vom Prozessor 2 ein Busüberwachungssignal 72. Dieses Überwachungssignal 72 kann z. B. eine logische "1" sein, wenn der Bus 4 vom Prozessor 2 benutzt oder belegt ist, und es kann eine logische "0" sein, wenn der Bus 4 unbesetzt ist. Wenn eine DMA-Ablauf Steuereinheit 20 (die noch in Verbindung mit Fig. 2 erläutert wird) des Adapters 6 ein DMA-Anforderungssignal 8 zuführt, prüft die DMA-Steuereinheit 5 das Busüberwachungssignal 72. Zu diesem Zeitpunkt wird, wenn der Bus 4 nicht vom Prozessor 2 belegt ist, das DMA-Anforderungssignal 8 angenommen, so daß ein den direkten Speicherzugriff autorisierendes Signal 9, das eine logische "1" ist, zum Adapter 6 geleitet wird, so daß dieser den Bus ή· benutzen kann. Gleichzeitig mit der Ausgabe des DMA-Autorisierungssignals 9 wird zum Prozessor 2 ein Busbenutzungsblockxersignal übertragen, so daß der Prozessor 2 den Bus 4- nicht benutzen kann und die Ausgabe des Speicherein- und -auslesebefehls durch den Prozessor 2 unterdrückt wird.

Wenn andererseits die Prüfung des Busüberwachungssignals 72 ergibt, daß der Bus 4- vom Prozessor 2 belegt ist, wird dem Adapter 6 ein DMA-Blockiersignal, das dem DMA-Autor isierungssignal 9 entspricht und eine logische "0" ist, zugeführt, so daß der Adapter 6 wartet, bis der Bus 4- von der Belegung durch den Prozessor 2 befreit ist. Selbst wenn also der Speicheraus-/-einlesebefehl an eine Adresse des Speichers 3 durch den Prozessor 2 ausgegeben wird, während gleichzeitig der Adapter 6 an die gleiche Speicher-

-■ -^: -■ " ·^:- 3Η6356

adresse die DMA-Anforderung ausgibt, besteht somit nicht die Gefahr, daß eine Übertragung von nicht sicherer Information aufgrund einer Kollision zwischen dem Befehl und der Anforderung erfolgen kann. Die E/A-Geräte ΙΟ, 11 und 12 sind z. B. Drucker, Anzeigeeinheiten od. dgl. und werden von dem Adapter 6 durch Befehle vom Prozessor 2 gesteuert, so daß sie Ein- und/oder Ausgabefunktionen in bezug auf! wichtige Information ausführen.

Aus Fig. 2 ist ersichtlich, daß der Systembus 4· durch den Datenbus 13 und den Adreßbus 14-, an den der Speicher 3 und der Adapter 6 angeschlossen sind, gebildet ist.

Fig. 2 zeigt im einzelnen den Aufbau des Adapters 6. Dieser umfaßt eine eigene DMA-Steuereinheit 15 (nachstehend als Adapter-DMA-Steuereinheit zur Unterscheidung gegenüber der DMA-Steuereinheit 5 für das gesamte Datenverarbeitungssystem bezeichnet), ein Adreßregister 16 und einen Adäpter-Steuerteil 21..Die Adapter-DMA-Steuereinheit 15 ihrerseits umfaßt einen Datenpuffer 19, eine DMA-Folgesteuereinheit 20 und einen Adreßzähler 18. Der Datenpuffer 19 speichert eine Anfangsadresse eines vorbestimmten oder speziellen Bereichs 17 des Speichers 3, die vom Prozessor 2 über den Datenbus 13 zugeführt wird, und speichert ferner vorübergehend Information die aus dem Speicher 3 ausgelesen und über den Datenbus 13 übertragen wurde, bevor diese Information an ein E/A-Gerät 10, 11 oder 12 ausgegeben wird. Ferner werden in diesem Datenpuffer 19 Daten vorübergehend gespeichert, die von den E/A-Geräten 10, 11 oder 12 geliefert werden und im Speicher 3 zu speichern sind. Die Datenübertragung vom Speicher 3 zum E/A-Gerät 10, 11 oder 12 sowie die Datenübertragung vom E/A-Gerät zum Speicher 3 zwecks Speicherung in diesem wird durch den Adaptersteuerteil 21 gesteuert. Die Aktivierung des Adaptersteuerteils 21 erfolgt durch ein DMA-Adreßsetzsignal

- ίο -

22. Das Adreßregister 16 speichert die ers'te Adresse eines vorbestimmten Bereichs 17 des Speichers 3. D. h., die erste vom Prozessor 2 zugeführte und im Datenpuffer 19 gespeicherte Adresse wird in das Adreßregister 16 eingeschrieben. Die DMA-Folgesteuereinheit 20 erzeugt das DMA-Anfragesignal 8, wenn der Adapter 6 Zugriff zum Speicher 3 verlangt, und dient außerdem dazu, die Zugriff sanf rage für den Speicher 3 in den Wartezustand zu setzen, wenn aufgrund des DMA-Anfragesignals 8 kein DMA-Autor isierungssignal 9 ausgegeben wird. Ferner steuert die DMA-Folgesteuereinheit 20 die Übertragung der ersten Adresse aus dem Register 16 zum Adreßzähler 18, wenn der Zugriff zum vorbestimmten Bereich 17 des Speichers 3 erfolgt, sowie das Einschreiben relevanter Adreßinformation in den Adreßzähler 18 zum Auslesen oder Einlesen·von Information aus dem oder in den Speicher 3. Das Takten oder schrittweise Erhöhen des Adreßzählers 18 wird ebenfalls von der DMA-Folgesteuereinheit 20 gesteuert. Somit bezeichnet der Inhalt des Adreßzählers 18 die relevante Adresse des Speichers 3, die über den Adreßbus IA- zum Speicher 3 übertragen wird.

Im Speicher 3 werden vom Prozessor 2 bearbeitete Daten zur Übertragung an das E/A-Gerät 10, 11 und/oder 12 sowie vom E/A-Gerät zur Verarbeitung durch den Prozessor 2 eingegebene Daten gespeichert. In diesem Zusammenhang ist zu beachten, daß diese zu verarbeitende oder verarbeitete Information nicht in dem vorbestimmten Speicherbereich gespeichert wird, der für die Speicherung der Steuerinformation entsprechend der Erfindung reserviert ist.

Fig. 3 zeigt die beispielsweise Auslegung des vorbestimmten Bereichs 17 des Speichers 3. An einer ersten Adresse (z. B. Adresse n) dieses speziellen Bereichs 17 ist Operationsstatusinformation 23 des E/A-Geräts 10 gespeichert. An

- ·^:- -^:- -^:- 3U6356

- ιι -

einer Adresse (η+1) dieses Bereichs 17 sind Operationscodes gespeichert, die z. B. einen Unbesetzt-, einen Übertragungs-, einen Empfangs-Code u. dgl. umfassen. An einer Adresse (n+2) ist ein Endcode gespeichert, der einen normalen Endcode oder einen anormalen Endcode umfassen kann. An Adressen (n+3) bis (n+A) ist weitere Steuer information für das E/A-Gerät 10 gespeichert. Die durch A bezeichnete Speicherkapazität hängt von dem jeweiligen Datenverarbeitungssystem ab und kann z. B. 32 Bytes betragen. Die übrige Steuerinformation kann eine DMA-Auslöseadresse für die Übertragung, eine DMA-Bytezählung für die Übertragung, eine DMA-Auslöseadresse für den Empfang, eine DMA-Bytezählung für den Empfang, Statusinformation des Adapters, Übertragungs-/Empfangs-Fehlerstatusinformation usw. umfassen.

An den Adressen (n+A) + 1 etc. des Bereichs 17 ist die entsprechende Steuer information 27, 28, 29 und 30 für das E/A-Gerät n i_m gleichen Format wie für das E/A-Gerät 10 gespeichert. Gleichartige Steuerinformation für das E/A-Gerät 12 ist in gleicher Weise gespeichert.

Es wird nunmehr die Steueroperation für den Austausch oder die Übertragung der Steuerinformation unter Bezugnahme auf die Fig. 2 und 3 erläutert. Wenn das Datenverarbeitungssystem 1 aufgrund des Schließens eines Hauptschalters (nicht gezeigt) eingeschaltet wird, wird ein DMA-Adreßsetzsignal 22 von dem Prozessor 2 auf den logischen "1"- oder "wahren" Pegel gesetzt, so daß die erste Adresse η des speziellen Speicherbereichs 17, der im Speicher 3 für die Steuerinformation reserviert ist, dem Datenbus zugeführt wird. Der Adapter 6 ruft aufgrund des "1"- oder "wahren" Pegels des DMA-Adreßsetzsignals 22 die erste Adresse η aus dem Speicherbereich 17 vom Datenbus 13 in den Datenpuffer 19 ab. Anschließend wird die erste

Adresse η durch den Adapter-Steuerteil 21 in das DMA-Adreßspeicherregister 16 gebracht. Die erste Adresse wird zum Steuern der zugehörigen E/A-Geräte 10, 11 und 12 unter Nutzung der im speziellen Bereich 17 des Speichers 3 gespeicherten Steuer information genutzt.

Z. B. sei angenommen, daß an das E/A-Gerät 10 Information ausgegeben werden soll. Ein Ausgabebefehl wird in den Speicherbereich 17 des Speichers 3 an der mit "Operationscode für E/A 10" bezeichneten Adresse 2A- eingelesen aufgrund des Speichereinlesebefehls vom Prozessor 2, während für die Ausgabe operation erforderliche Information ander mit "Steuerinformation für E/A 10" bezeichneten Adresse 26 eingelesen wird; diese Information kann eine Speicheradresse, an der Ausgangsinformation, die aus dem Speicher 3 zum E/A-Gerät 10 über den Adapter 6 durch den direkten Speicherzugriff (DMA) ausgegeben werden soll, gespeichert ist, die Anzahl der auszugebenden Daten etc. umfassen. Anschließend wird ein Aktivierungscode in den Bereich an der mit "Operationsstatus von E/A 10" bezeichneten Adresse 23 eingelesen. Anschließend an die Speicherung der Speicheradresse in dem DMA-Adreßspeicherregister 16 wird der Inhalt des DMA-Adreßzählers ausgehend von der Adresse η erhöht, wodurch der Speicherbereich 17 für die Informationsübertragung wiederholt abgetastet wird. Wenn der Aktivierungscode, der an der mit "Operationsstatus von E/A 10" bezeichneten Adresse 23 des Speicherbereichs durch den Prozessor 2 eingelesen ist, ausgelesen wird, beginnt die Datenübertragung zum E/A-Gerät 10 auf der Grundlage der Information, die an der mit "Operationscode von E/A 10" bezeichneten Adresse 2A- und an der mit "Steuerinformation für E/A 10" bezeichneten Adresse 26 gespeichert ist. Die Art und Weise der Durchführung dieser Datenübertragung ist bekannt und wird nicht erläutert.

Gleichzeitig mit der erwähnten Datenübertragung wird ein Code, der die Ausführung der Operation bezeichnet, in den Speicherbereich 17 an der mit "Operationsstatus von E/A 10" bezeichneten Adresse 23 durch den direkten Speicherzugriff oder DMA eingelesen, und der Prozessor 2 wird informiert, daß der Operationsbefehl an das E/A-Gerät 10 übertragen worden ist.

Zur Vervollständigung der Datenübertragungsoperation zum E/A-Gerät 10 liest der Adapter 6 einen das normale Ende oder das abnormale Ende bezeichnenden Code an der mit "Endcode von E/A 10" bezeichneten Adresse 25 des Speicherbereichs 17 ein. Im Fall der abnormalen Beendigung wird in den Speicherbereich 17 relevante Fehler information an der zugehörigen, mit "Steuer information für E/A 10" bezeichneten Adresse 26 durch den direkten Speicherzugriff oder DMA eingelesen, worauf das Einlesen des Operationsendecodes an der mit "Operationsstatus von E/A 10" bezeichneten Adresse 23 folgt, so daß der Prozessor 2 von der beendeten Datenübertragung des Adapters 6 zum E/AGerät 10 informiert wird.

Wenn keine Operationen des E/A-Geräts 10 erforderlich sind, gibt der Prozessor 2 einen Einlesebefehl aus, so daß der Unbesetzt-Code in den Informationsübertragungsbereich 17 des Speichers 3 an der Adresse 23 eingelesen wird. Während der Abtastung des Speicherbereichs 17 durch den direkten Speicherzugriff (DMA) liest der Adapter 6 den Unbesetzt-Code aus und bestätigt, daß der Prozessor 2 den Operationsendecode vom Adapter 6 erhalten hat und daß kein weiterer Operationsbefehl an das E/A-Gerät 10 ausgegeben wird. Hier ist zu beachten, daß, obwohl die Datenübertragung durch den direkten Speicher zugriff oder DMA zwischen Adapter 6 und Speicher 3 durchgeführt wird,

- -^:- ^:- "'-- ---■ 3U63

- nt- -

ohne daß das Vorhandensein des Spe icherauslese-Z-einlesebefehls vom Prozessor in Betracht gezogen wird, und umgekehrt, keine fehlerhaften Operationen von Prozessor 2 und Adapter 6 erfolgen, weil die Übertragung unsicherer oder ungenauer Daten von der DMA-Steuereinheit 5 in der angegebenen Weise unterdrückt wird.

Wie aus der vorstehenden Erläuterung hervorgeht, kann durch die angegebene Anordnung, bei der die Register für die Informationsübertragung, die bisher im Adapter 6 vorgesehen wurden, durch einen bestimmten Speicherbereich 17 ersetzt sind, der im Speicher 3 für die Datenübertragung reserviert ist, eine wesentlich größere Informationsmenge zwischen dem Prozessor 2 und dem Adapter 6 übertragen werden, ohne daß irgendwelche Beschränkungen aufgrund der Anzahl von integrierten Schaltungen und E/A-Bausteinen des Prozessors 2 auftreten.

Vorstehend wurde zwar angenommen, daß die erste Adresse des speziellen Speicherbereichs 17 des Speichers aus dem Prozessor 2 zum Adapter 6 übertragen wird; es ist jedoch ebenfalls möglich, die erste Adresse in fester oder programmierbarer Weise in das Adressenregister zu bringen.

Leerseite

Claims

Patentansprüche

Datenverarbeitungssystem mit
einem Prozessor für die Datenverarbeitung, einem Speicher, in dem vom Prozessor zu verarbeitende sowie von ihm verarbeitete Daten speicherbar sind, einem E/A-Adapter zum Anschluß mehrerer E/A-Geräte und

einem gemeinsamen Bus zum Zusammenschalten des Prozessors, des Speichers und des Adapters, gekennzeichnet durch

a) einen im Speicher (3) reservierten vorbestimmten Bereich (17) mit einer bestimmten Speicherkapazität, in dem Steuer information für die Steuerung der E/A-Geräte (10, 11, 12) speicherbar ist, wobei diese Steuer information zwischen dem Prozessor (2) und dem Adapter (6) übertragbar ist;

b) eine Adreßsetzeinheit (16) zum Setzen einer ersten Adresse des vorbestimmten Speicherbereichs (17); und

c) Steuereinheiten (20, 18; 19; 21) zum sequentiellen Aktualisieren der von der Adreßsetzeinheit (16) gelieferten Adresse zwecks Zugriffs zu dem vorbestimmten Speicherbereich (17), so daß die Steuerinformation einerseits zwischen dem Adapter (6) und dem vorbestimmten Bereich (17) übertragbar ist und andererseits Steuerinformation zwischen dem vorbestimmten Speicherbereich (17) des Speichers (3) und dem Prozessor (2) während einer Zeit, in der kein direkter Speicherzugriff erfolgt, übertragbar ist.

81-A 6161-03-Schö
2. Datenverarbeitungssystem nach Anspruch 1, gekennzeichnet durch

eine mit dem Prozessor (2) verbundene Adreßsetzleitung (22) zum Übertragen der ersten Adresse zu der Adreßsetzeinheit (16).
3. Datenverarbeitungssystem mit

einem Prozessor für die Datenverarbeitung, einem Speicher, in dem vom Prozessor zu verarbeitende sowie von ihm verarbeitete Daten speicherbar sind, einem E/A-Adapter zum Anschluß mehrerer E/A-Geräte und

einem gemeinsamen Bus zum Zusammenschalten des Prozessors, des Speichers und des Adapters, gekennzeichnet durch

a) einen vorbestimmten Bereich (17) mit bestimmter Kapazität im Speicher (3), wobei dieser Bereich (17) Steuerinformation zum Steuern der E/A-Geräte (10, 11, 12) speichert und der Prozessor (3) und der Adapter (6) Zugriff zu diesem Bereich (17) haben;

b) Adreßsetzeinheiten (16; 21) zum Setzen der Adresse des vorbestimmten Speicherbereichs (17);

c) eine DMA-Steuereinheit (5) des Datenverarbeitungssystems, die den Zugriff des Prozessors (2) zum Speicher (3) über den Bus (4) überwacht; und

d) eine DMA-Folgesteuereinheit (20), die aufgrund eines von der DMA-Steuereinheit (5) zugeführten Signals den Zugriff zum Speicher (3) durch direkten Speicherzugriff des Adapters (6) über den Bus (4-) erlaubt.

4·. Datenverarbeitungssystem nach Anspruch 3, dadurch gekennzeichnet,

daß in der Adreßsetzeinheit (16) eine erste Adresse des vorbestimmten Speicherbereichs (17) in fester oder programmierbarer Weise voreingestellt wird.