DE3114889A1

DE3114889A1 - Schaltungsanordnung zur messung von horizontal- und vertikalraum- und schattenfehlern in fernsehkameras

Info

Publication number: DE3114889A1
Application number: DE19813114889
Authority: DE
Inventors: Karl H. San Jose Calif. Griesshaber
Original assignee: Ampex Corp
Current assignee: Ampex Corp
Priority date: 1980-04-11
Filing date: 1981-04-13
Publication date: 1982-04-15
Also published as: CA1162295A; DE3114889C2; FR2480547A1; NL8101778A; IT1142801B; FR2480547B1; US4326219A; HK50689A; JPS5713866A; GB2074416A; IT8148256A0; JPH0311150B2; BE888388A; GB2074416B

Description

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Erzeugung von Hauptröhrenfehlern mit dem elektronischen Testraster verglichen. Sodann werden die verbleibenden abhängigen Röhren (Rot- und Blau-Röhre) zur Erzeugung der Rot- und Blau-Röhrenfehler mit der Hauptröhre verglichen. Schwarz- und Weiß-Schattenfehler werden durch Vergleich der Amplitude des Videosignals mit vorgegebenen Schwarz- und Weiß-Gleichspannungspegeln gemessen, wobei diese Pegel aus dem Testraster mit einer oder ohne eine Kappe auf der Kameralinse gewonnen werden. Ein derartiges analoges Fehlermeßsystem besitzt jedoch noch die üblichen Nachteile analoger Systeme, wobei es sich beispielsweise um eine Video-Basiszeilen-Drift und -Verschiebung sowie um die Verwendung eines Begrenzers für die Nullerfassung handelt, wodurch die gesamte Amplitudeninformation des Videosignals eliminiert wird.

Erfindungsgemäß werden die Nachteile bekannter Fehlermeßsysteme durch eine digitale Schaltungsanordnung zur genauen und zuverlässigen Erfassung von räumlichen Abtastfehlern und Videopegeln mit lediglich Quantisierungsfehlerbegrenzungen vermieden.

Eine Schaltungsanordnung der eingangs genannten Art ist dabei erfindungsgemäß durch die Merkmale des kennzeichnenden Teils des Patentanspruchs gekennzeichnet.

Bei der erfindungsgemäßen Schaltungsanordnung wird das aktive Videobild in 13 gleiche horizontale Blöcke und 14 gleiche vertikale Bänder von Prüfmarkierungen unterteilt. Während eines automatischen Anlaufbetriebs speist ein Multiplexer das gewünschte Signal (d.h., das Rot-, Grün- oder Blau-Signal) von einer der möglichen Vielzahl von Kameras in einen Analog-Digital-Wandler im Videosignalweg sowie in einen Synchrongenerator für ein elektronisches Testraster und eine Raster-Gültigkeitsprüfschaltung in einem Zeittakt- und Steuersignalweg ein. Eine Horizontal-Additions/Speicherschleife speichert und addiert abwechselnd Tastwerte aus vorgegebenen

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Zeilen (η, η+1, η+2, usw.) unter Verwendung von drei Speichern. In einer Zeile n+6 wird die Summe n+(n+1)+(n+2) in einem Speicher und die Summe (n+4)+(n+5)+(n+6) in einem weiteren Speicher gespeichert. Der Lesezyklus wird ausgelöst, wobei die beiden Summen subtrahiert und die Differenz einer Digital-Analog-Wandlung unterworfen wird. Die Übergänge und die Nulldurchgänge werden über ein Interpolationsfilter gewonnen, wobei die Übergänge mit dem elektronischen Testraster verglichen werden, um die Horizontal-Digitalfehlerdaten zu erzeugen. Diese letztgenannten Daten werden während des Anlaufbetriebes über einen Mikroprozessor-Datenbus in einem Speicher der Kamerakopfeinheit gespeichert, um nachfolgend während des Kamerabetriebes unabhängig durch die Kamerakopfeinheit ausgenutzt zu werden.

Gleichzeitig werden Vertikalmessungen durchgeführt, wobei der Analog-Digital-Wandler ein serielles Paar von Vertikal-Addierer/Verzögerungsleitungen und zwei Speicher speist. Die Summe von zwei benachbarten Tastwerten wird von der ersten in die zweite Addierer/Verzögerungsleitung eingegeben. Die letztere Schaltung addiert die Summe von zwei benachbarten Tastwerten von der Mitte der ersten und zweiten Prüfmarkierung jedes Blockes zu den Summen der Mittentastwerte der dritten und vierten Prüfmarkierung, wobei die Additionen in unterschiedlichen Speichern gespeichert werden. Der Vorgang läuft für jede Abtastzeile durch jedes Prüfmarkierungsband weiter. Während des Lesezyklus werden die Speicher während der auf die Auslesung der Horizontalspeicher folgenden Abtastzeile unter Ausnutzung des gleichen Digital-Analog-Wandlers, des Interpolationsfilters und der Testrastersignal-Vergleichsschaltung ausgelesen, um die Vertikal-Digitalfehlerdaten zur Speicherung während des Anlaufbetriebes zu erzeugen und sie nachfolgend während des Kamerabetriebes in der Kamerakopfeinheit auszunutzen.

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Schattenfehler werden von den Vertikaladdierern durch Addieren der Tastwerte in jedem Block bei Abtastung einer Mittenzeile (n+1) in der oberen Hälfte eines Bandes von Prüfmarkierungen zu den entsprechenden Werten bei Abtastung einer Mittenzeile (n+5) in der unteren Hälfte des Bandes erzeugt. Die Summe wird sodann durch zwei geteilt, um den Mittelwert im gesamten Block der Spitzen-Weiß- und Schwarz-Videopegel zu erzeugen, welche sodann mit den Horizontal- und Vertikal-Raumfehlerdaten gespeichert werden.

Die Erfindung wird im folgenden anhand von in den Figuren der Zeichnung dargestellten Ausführungsbeispielen näher erläutert. Es zeigt:

Figur 1 ein Blockschaltbild einer Ausführungsform einer erfindungsgemäßen Schaltungsanordnung;

Figur 2 eine ebene Ansicht eines bei der Fehlermessung während des Anlaufbetriebs verwendeten optischen Testrasters;

Figur 3A bis 3D ein Band von Prüfmarkierungen sowie äquivalenter analoger Signalformen von über einen Tastprozeß von Kamerasignalen erzeugten Datenfolgen; und

Figur 4, 5A, 5B, 6, IK, TR₁ 8A bis 8C und Figur 9 jeweils ein Schaltbild von Schaltungen zur Realisierung des Blockschaltbildes nach Figur 1.

Durch Durchführung von Fehlermessungen wird das Videobild, d.h., das Bild—Tastraster in ein vorgegebenes Tastmuster geteilt. Speziell werden die Horizontalzeilen in 16 gleiche Teile geteilt, welche im folgenden als "Blöcke" bezeichnet werden. 13 derartige Blöcke liegen im aktiven Bild-

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bereich. Der horizontale Raum-Abtastfehler wird daher über den Bereich eines Blockes integriert. In Vertikalrichtung wird das Bild in 14 Teile geteilt, welche als "Bänder" von "Prüf markierung en" bzw. als Prüfmai-kierungs-Bänder bezeichnet werden. Jedes Band wird durch zwei Horizontalzeilen von Prüfmarkierungen gebildet. Somit wird das gesamte Matrixmuster des aktiven Bildes durch 13 χ 14 Meßpunkte gebildet.

Figur 2 zeigt ein optisches Testraster, welches in der Kamera oder als Karte vor der Kamera verwendet wird. Dieses Raster wird durch die Kamera abgetastet, um das Videotestsignal für Anlaufzwecke zu erzeugen. Es sind der entsprechende aktive Bildbereich relativ zum Testraster, die 13 Blöcke, die 14 Bänder von Testmarkierungen sowie die Horizontalzeilen und Vertikalspalten von Testmarkierungen dargestellt, in die der aktive Bildbereich aufgeteilt ist. Figur 3A zeigt eine vergrößerte Ansicht von zwei Blöcken des (ersten) Prüfmarkierungs-Bandes in Form einer Folge von Tastzeilen, Tastpunkten, usw.

Gemäß Figur 1 wird ein optisches Testraster 10, wie es beispielsweise in Figur 2 dargestellt ist, durch entsprechende Fernsehkameras 12 während des Anlaufbetriebes beobachtet. Die Fernsehkameras 12 werden über eine Kamera-Schaltleitung 14 durch einen Mikroprozessor gesteuert, wobei über die Kamera-Schaltleitung 14 der Rot-, Grün- oder Blaukanal der ausgewählten Kamera gewählt wird, um eine Messung der Fehler in jedem Kanal der Kamera zu ermöglichen. Die spezielle Kamera aus der Vielzahl von Kameras wird über eine MuItipiexer-Steuerleitung 15 ausgewählt und über einen Multiplexer 18 selektiv an eine Tiefpaßfilter/Pufferschaltung 16 angekoppelt. Der Multiplexer ist Teil des gebräuchlichen in Kamerasystemen verwendeten Multiplexsystems, das zur Kopplung der Kamerakopfeinheit-Datensignale, der Steuersignale usw. auf den Mikroprozessor und die Kamerasteuereinheit dient. Ein Beispiel eines vollständigen Fernsehkamerasystems ist in der

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oben genannten schwebenden Anmeldung der Anmelderin (Aktenzeichen der US-Patentanmeldung 124 370} beschrieben. Das Tiefpaßfilter besitzt eine lineare Phasencharakteristik und verhindert die Erzeugung von Sxgnalfehlerkomponenten bei der Analog-Digital-Wandlung. Der Puffer ist über eine Leitung 19 an einen Analog-Digital-Wandler 20 im Videosignalweg, an einen Synchrongenerator 22, eine Raster-Gültigkeitsprüfschaltung 24 in einem Steuer/Zeittaktsignal-Weg und an eine Suchdetektorschaltung 26 angekoppelt. Die letztgenannte Schaltung 26 bildet eine Einrichtung zur Durchführung einer Grobfehlerkorrektur im Tastraster unter Ausnutzung einer Folge von Grobprüfmarkierungen 29, welche im aktiven Videobild gemäß Figur 2 in der Mitte und auf jeder Seite sowie auf der Oberseite und der Unterseite vorgesehen sind. Die Suchdetektorschaltung 26 enthält Detektor- und Zeittaktstufen und führt einen Grobvergleich der Lage der Markierungen 29 relativ zu einem elektronischen Testraster durch, um Grob-Zentrier-, Größen-, Krümmungs- und Winkel-Abtastfehler zu korrigieren. Die Schaltung 26 ist über einen Bus 30 an einen Datenbus 28 angekoppelt, welcher auf den (nicht dargestellten) Steuer-Mikroprozessor für die Kameraeinheit geführt ist, v/elcher die Grob-Abtastkorrekturmessungen durchführt.

Ein Takt- und Zeittaktgenerator 32 ist über Leitungen 33 an den Synchrongenerator 22 und sodann über einen Bus 35 an einen elektronischen Testraster-Generator 34 angekoppelt. Der Generator 32 ist weiterhin über einen Taktbus 38 an eine Speichersteuerschaltung 36 angekoppelt und liefert Takt/ Zeittaktsignale auf den Taktbus 38 für weitere Komponenten der Schaltungsanordnung. Der elektronische Testraster-Generator 34 liefert über eine Leitung 40 ein Ausgangssignal für einen (nicht dargestellten) Monitor und über eine Leitung ein elektronisches Testrastersignal. Dieses elektronische Testrastersignal ist ein rechteckförmiges Test-Referenzsignal

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mit speziellen Frequenzen und perfekter Geometrie. Die Speichersteuerschaltung 36 ist weiterhin über eine Leitung 4 3 an die Raster-Gültigkeitsprüfschaltung 24 angekoppelt und liefert verschiedene Steuersignale auf einen Steuerbus 44. über den Taktbus 38 werden Zeittaktsignale vom Synchrongenerator 32 in die Suchdetektorschaltung eingespeist.

Der Analog-Digital-Wandler 20 ist über einen gemeinsamen Tastdatenbus 45 an Horizontal- und Vertikal-Fehlermeßkanäle des Videosignalweges angekoppelt, wobei diese Kanäle gleichzeitig im Sinne der Erzeugung der digitalen Horizontal- und Vertikal-Fehlerdaten arbeiten. Der Wandler 20 wird über die Taktleitung 38 mit einer Frequenz von 8 MHz getaktet und ist an einen Eingang A eines H-Addierers 46 und sodann über einen Ausgang F und einen Bus 47 an eine Horizontal-Speicheranordnung 48 angekoppelt, welche' durch drei Speicher, 1 , 2 und 3 gebildet wird. Diese Speicher können über einen Bus 49 selektiv auf einen Eingang B des Addierers 4 6 rückgekoppelt werden. Über den Steuerbus 44 werden Steuersignale von der Speichersteuerschaltung 36 in den Horizontal-Addierer 46 und die Horizontal-Speicheranordnung 48 eingespeist.

Die Ausgangsdaten A und B der Speicher 1 und 3 werden über einen Bus 52 bzw. 54 auf eine Schalteranordnung 50 gekoppelt, welche weiterhin die Digitaldaten vom Vertikalkanal aufnimmt, was im folgenden noch genauer beschrieben wird. Der Schalter bildet somit eine Einrichtung zur Auswahl entweder der Horizontal- oder der Vertikaldaten. Die Schalteranordnung 50 liefert die Ausgangsdaten A und B entsprechend der Eingangssignale aus dem Horizontal- oder dem Vertikalkanal. Die Ausgangsdaten werden über einen Bus 53 und einen Bus 55 in eine Subtraktionsschaltung 56 eingespeist, welche die digitale Differenz A minus B der Eingangsdatne bildet. Diese Differenz wird über einen Bus 57 in einen Digital-Analog-Wandler 58 und sodann über ein Interpolations-

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filter 62 in eine analoge Vergleichsschaltung 60 eingespeist. Das Filter realisiert die tatsächlichen Übergänge und Nulldurchgänge des analogen Ausgangssignals des Wandlers Die Vergleichsschaltung 60 empfängt weiterhin das elektronische Testrastersignal vom Generator 34 über die Leitung 42 und liefert die Horizontal- und Vertikal-Digitalfehlerdaten auf den Datenbus 28 über den Bus 64.

Der Analog-Digital-Wandler 20 ist weiterhin über den Tastdatenbus 45 an einen Vertikaladdierer 66 und einen Verzögerungspuffer 68 mit der Verzögerungszeit T1 angekoppelt. Der Verzögerungspuffer 68 ist weiterhin über einen Bus'67 an den Vertikaladdierer 66 angekoppelt und spricht auf den Takt mit 8 MHz auf der Taktleitung 38 an. Der Vertikaladdierer 66 ist über einen Bus 69 seriell an einen weiteren Vertikaladdierer 7 0 und einen weiteren Verzögerungspuffer 72 mit der Verzögerungszeit 2T2 angekoppelt. Der Vertikaladdierer 70 und der Verzögerungspuffer 72 sprechen auf einen Takt auf dem Bus 44 an. Der Ausgang des Vertikaladdierers 70 ist über einen Bus 74, eine Schattenmeßschaltung 75 und einen Bus 77 an den Datenbus 28 angekoppelt. Weiterhin ist der Vertikaladdierer 70 an eine durch zwei Speicher 4 und 5 gebildete Speicheranordnungen 76 angekoppelt. Datenausgänge A und B der Speicher 4 und 5 sind über einen Bus 78 und einen Bus 80 an die oben genannte Schalteranordnung 50 angekoppelt. Die Speicheranordnung 76 spricht auf die verschiedenen Steuer- und Zeittaktsignale auf dem Steuerbus 44 an.

Der Analog-Digital-Wandler 20 wird über die Taktleitung 38 mit der 512-fachen Horizontalfrequenz, d.h., mit 8 MHz getaktet und liefert die getakteten Daten auf den Horizontaladdierer 46 sowie den Vertikaladdierer 66 und den Verzögerungspuffer 68. Hinsichtlich des Horizontal-Fehlermeßkanals wird der Horizontaladdierer 46 über den Steuerbus 44 von der Speichersteuerschaltung 36 programmiert (Figur 8),

wobei Ausgangsdaten F gleich Eingangsdaten A sind, bis eine abgetastete Tatitzcile (beispielsweise Zeile n) durch einen Gültigkeitsmarkierungsirnpuls im Zentrum der 4. Prüfmarkierung als gültig angesehen wird, wie dies in Figur 3A dargestellt ist. Bei Feststellung, daß gültige Daten getastet werden, wird der Markierungsimpuls über die Raster-Gültigkeitsprüfschaltung 24 und die Speichersteuerschaltung 36 erzeugt. Die Datentastung A wird im Speicher 1 gespeichert, wobei der Horizontaladdierer 46 über den Steuerbus 44 so programmiert wird, daß F gleich A + B gilt und wobei in der Zeile η + 1 die Werte der Zeilen η und n+1 summiert und im Speicher 2 gespeichert werden. Entsprechend wird in der Zeile n+2 die Summe η + (n+1) + (n+2) im Speicher 1 gespeichert. Die Zeile n+3 wird übersprungen, wobei die Routine in der Zeile n+4 unter Ausnutzung der Speicher 2 und 3 erneut ausgelöst wird. Somit ist in der Zeile n+6 die Summe n+(n+1)+ (n+2) im Speicher 1 und die Summe (n+4)+(n+5)+(n+6) im Speicher 3 gespeichert. Da sich die Zeile, in der das (Test)-Raster als gültig erweist, aufgrund von räumlichen Abtastfehlern (Kippen, Verbiegen, Verzerren) von Block zu Block ändern kann, wird am Ende der Zeile n+6 eine Prüfung durchgeführt, um zu testen, ob alle Blöcke auf die Summation von 3 Zeilen vorverschoben sind. Durch diese Funktion wird auch der Lesezyklus für die Horizontal-Speicheranordnung 48 ausgelöst.

Somit werden die Daten A und B in den Speichern 1 und 3 in der Zeile n+7 über die Schalteranordnung 50 in die Subtrak tionsschaltung 56 ausgelesen. Die Figuren 3B und 3C zeigen das analoge Äquivalent der Datenfolgen A und B auf dem Bus und dem Bus 54, wobei die gestrichelten Kurven den Effekt der Schattenfehler wiedergeben.Figur 3D zeigt die am Ausgang der Subtraktionsschaltung 56 erzeugte Differenz A minus B, wobei der Pegel Null die wahre Lage der Testraster-Übergänge wiedergibt. Es ist zu bemerken, daß die Schatteneffekte in den Signalzügen A und B nach den Figuren 2B und 2C gegen-

sinnig sind, wodurch die Schatteneffekte von Hause aus eliminiert werden, wenn die Digitaldaten subtrahiert werden.

Das Ausgangssignal der Subtraktionsschaltung wird in den Digital-Analog-Wandler 58 eingespeist, um in die analoge Form überführt zu werden. Sodann wird das Signal in das Interpolationsfilter 62 eingespeist, in dem der tatsächliche Übergang und die Nulldurchgänge des Analogsignals gebildet werden. Die Übergänge werden sodann über die Vergleichsschaltung mit den Übergängen im elektronischen Testrastersignal auf der Leitung 42 verglichen, wie dies anhand von Figur 6 noch näher erläutert wird. Die Differenzen repräsentieren dabei (in diesem Fall) den durch die Schaltung gemessenen Horizontal-Raum-Abtastfehler. Der Horizontalfehler wird über den Datenbus 64 und den Datenbus 28 in den Mikroprozessor-Speicher (nicht dargestellt) im Kamerasystem eingegeben, wonach er durch eine (nicht dargestellte') Korrekturschaltungsanordnung für räumliche Fehler während des Kamerabetriebes ausgenutzt wird. Beispiele einer Fehlerkorrektur-Schaltungsanordnung zur Verwendung in einem Kamerakopfsystem zur Durchführung einer automatischen Raum- und Schattenfehlerkorrektur während des Kamerabetriebes sind in der oben genannten schwebenden Anmeldung beschrieben.

Die Vertikalfehlermessung wird gleichzeitig mit der Horizontalfehlermessung durchgeführt. Dabei werden die Daten auf dem Bus 45 auch in den Vertikaladdierer 6 6 und den Verzögerungspuffer 68 eingespeist. Die laufenden Tastdaten werden durch den Addierer 66 um die Zeit T1 entsprechend einer Tastzeit verzögert su den vorhergehenden Tastdaten hinzuaddiert. Diese Summe von zwei benachbarten Tastungen wird sodann in den Vertikaladdierer 70 und in den Verzögerungspuffer 72 eingespeist. Die Verzögerungszeit 2T2 sowie die in den Addierer 70 eingespeisten Zeittaktsignale werden so gewählt,

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daß die Summe der beiden benachbarten Tastwerte vom Zentrum der ersten Prüfmarkierung jedes Blockes zur Summe der zentralen Tastwerte der dritten Priifmarkie.rung hinzuaddiert wird. Die resultierende Addition wird im Speicher 4 der Vertikal-Speicheranordnung 76 gespeichert. Entsprechend wird die Summe benachbarter Tastwerte im Zentrum der zweiten Prüfmarkierung über die Vertikaladdierer 66 und 70 zur Summe benachbarter Tastwerte im Zentrum der 4. Prüfmarkierung hinzuaddiert, wobei das Ergebnis im Speicher 5 gespeichert wird. Dieser Vorgang wird für jede Tastzeile während der Dauer des Prüfinarkierungsbandes gemäß Figur 3 fortgeführt.

Die Speicher 4 und 5 werden während der ersten Hälfte der Abtastzeile n-8 folgend auf die Auslesung der Horizontal-Tastdaten der Horizontal-Speicheranordnung 48 unter Ausnutzung der gleichen Schaltung über die Schalteranordnung 50 parallel ausgelesen. Somit üben die Subtraktionsschaltung 56, der Digital-Analog-Wandler 58, das Filter 62 und die Vergleichsschaltung 6 0 die gleichen Funktionen auf die Vertikal-Fehlerdaten aus, um die Vertikal-Raum-Abtast-Fehlerdaten mit den Horizontal-Raumabtast-Fehlerdaten zur Speicherung im Mirkoprozessor-Speicher auf den Datenbus 28 zu geben.

Die durch 4 geteilte Summe vom Vertikaladdierer 70 repräsentiert den mittleren Spitzenluminanzpegel der Weiß- und Schwarz-Prüfmarkierungen des Testrastersignals in einem Block während der abgetasteten Zeile. Somit werden die Schwarz- und Weiß-Schattenfehlermessungen in einfacher Weise durch die gleiche Schaltungsanordnung dadurch erhalten, daß die Werte der Mittenzeile n+1 in der oberen Prüfmarkierungszeile (Fig. 3A) den entsprechenden Werten der Mittenzeile n+5 in der unteren Prüfmarkierungs-Zeile hinzuaddiert und die Summe durch 2 geteilt wird. Damit wird ein Mittel-

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wert im gesamten Block der Weiß- und Schwarz-Spitzenpegel erhalten.

Die vorstehend beschriebenen Horizontal/Vertikal-Raum- und Schattenfehlermessungen werden im Anlaufbetrieb durch Vergleich des Grünkanals gegen das Testraster durchgeführt, um Fehler im Grünkanal zu messen. Sodann erfolgt eine Speicherung der digitalen Restfehler im Mikroprozessor-Speicher im oben beschriebenen Sinne. Danach werden die Restfehler in die Rechnung einbezogen, wenn der Rot- und der Blaukanal ebenfalls mit dem Testraster verglichen wird, um die Rotund Blaukanalfehler zu erhalten. Somit können Messungen in jedem Kanal unter Ausnutzung des breitbandigen Videosignals vor dessen Codierung durchgeführt werden, während dennoch der Rot- und der Blaukanal auf den Grünkanal bezogen wird, wobei lediglich ein Videokabel zu jeder Kamerakopfeinheit ausgenutzt wird.

Die Figuren 4 bis 8 zeigen Schaltbilder zur Realisierung des Blockschaltbildes nach Figur 1, wobei entsprechende Komponenten mit gleichen Bezugszeichen versehen sind. Gemäß Figur 4 kann der Multiplexer 18 als Funktion eines Digitalwortes von der Mikroprozessorsteuerung über die Kameraschaltleitungen 14 jede Kamera einer vorgegebenen Anzahl von Kameras auswählen. Die dargestellten 8 Eingangsleitungen entsprechend 8 Kameras stellen keine Beschränkung der Anzahl von Kameras dar, welche in Verbindung mit der Meßschaltungsanordnung auswählbar sind. Die einzige Beschränkung ist darin zu sehen, daß eine zusätzliche Meßzeit für weitere Kameras erforderlich ist.

Bei Auswahl einer speziellen Kamera wird deren Video-Ausgangssignal über den Multiplexer 18 in einen Videoverstärker 82 eingespeist, welcher seinerseits die Tiefpaßfilter- und Pufferschaltung 16 speist, die das Eingangssignal dämpft und die Nulldurchgänge des ankommenden Videosignals aufrecht-

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erhält. Ein Testschalter 84 koppelt das Filter 16, d.h., den Verstärker 82 entweder an das Videosignal über den Multiplexer 18 oder an das elektronische Testraster über die Leitung 42 als Funktion eines Testschaltsignals auf einer vom Mikroprozessor kommenden Leitung 88. Das Testschaltsignal auf der Leitung 88 dient zur automatischen Eichung der Fehler-Meßschaltungsanordnung vor dem Anlaufbetrieb unter Steuerung vom Mikroprozessor, wobei das Testrastersignal über den Schalter 84 in die Schaltung eingespeist wird und durch die Schaltung erzeugte Fehler aufgrund von Langzeit-Drifteffekten im Speicher des Mikroprozessors (nicht dargestellt) gespeichert werden.

Ein Verstärker 90 mit der Verstärkung 2 ist an das Filter 16 angekoppelt und liefert das ein gültiges ankommendes Signal bezeichnende Videosignal an die Raster-Gültigkeitsprüfschaltung 24 nach Figur 9 über die Leitung 19. Der Verstärker 90 ist weiterhin an einen Eingangstreiber 94 des Analog-Digital-Wandlers 20 sowie an einen zweiten Videoverstärker 96 angekoppelt, welcher das Signal auf den Synchrongenerator 22 (Figur 4) und speziell auf eine Synchronabtrenn- bzw. Begrenzerschaltung 98 über die Leitung 9 2 koppelt. Die Begrenzerschaltung 98 liefert ein Steuersignal in Form eines abgetrennten Zeittaktsignals auf den Videoverstärker 82 auf einer Leitung 99 für eine Gleichspannungs-Rückgewinnung. Der Synchrongenerator 22 enthält weiterhin eine Synchron-Verarbeitungsschaltung 101, welche die vorgenannten Ausgangssignale auf den Takt- und Zeittaktgenerator 32 über die Leitung 33 koppelt, d.h., es handelt sich um die Kamera-Vertikal- und Horizontal-Synchronsignale für den Takt- und Zeittaktgenerator 32 sowie um ein Bildinformationssignal V/2 für die Schattenmeßschaltung 75 gemäß Figur 7B sowie für die Mikroprozessorsteuerung. Der Synchrongenerator 22 wird über eine Leitung 100 mit dem Vertikal-Austastsignal gespeist. Ein Signal, das gleich dem Produkt von 512

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mal dem Horizontalsynchronsignal, d.h., einem Takt von 8 MHz ist, wird über eine Leitung 102 des Taktbus 38 geliefert, das in die Takteingänge des Analog-Digital-Wandlers 20 und dessen zugehörigen Puffer 104 eingespeist wird. Der Analog-Digital-Wandler 20 liefert die getasteten Daten mit einer Folgefrequenz von 8 MHz auf dem Ausgangsbus 45. Der Videoverstärker 90 mit der Verstärkung 2 liefert ein Synchron-Ausgangssignal mit einer Amplitude von etwa 1 V in Form eines Klemmimpulses für die Synchron-Abtrennschaltung 98 sowie für den Gleichspannungs-Rückgewinnungspegel, so daß die Austastung beispielsweise mit dem Bit 28 und der Weißpegel mit dem Bit 228 auftritt, so daß 200 Bit-Pegel zwischen der Austastung und dem Weißpegel vorhanden sind. Daraus folgt, daß die Auflösung des geringstwertigen Bits zur Definition gleich 1/2 % ist, wobei der Quantisierungspegel somit gleich 1/2 % ist, vorausgesetzt, daß eine relativ genaue Tastung stattfindet.

Da jede Kamera am Eingang der Schaltung 98 auf einen entsprechenden und unterschiedlichen Haupttakt festgelegt ist, dient die Synchron-Abtrennschaltung 98 zur Abtrennung des ankommenden Videosignals von jedem Kamerasignal, um sicherzustellen, daß die Fehler-Meßschaltungsanordnung auf die spezielle gemessene Kamera festgelegt ist.

Gemäß den Figuren 5A und 5B empfängt der Horizontal-Addierer 46 die kontinuierliche Datenfolge über den Bus 45 und einen Eingangspuffer 106. Am Beginn des Anlaufbetriebes werden die Daten aus der ersten Zeile η gemäß Figur 3A getastet, wobei Adressen erzeugt werden und die Daten im Speicher 1 der Horizontal-Speicheranordnung 48 gespeichert werden. Am Ende der ersten Abtastung einer Zeile η enthält der Speicher 1 16 Blöcke von Datentastwerten, wobei 13 Blöcke im aktiven Videobereich liegen, d.h., es handelt sich um

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512 Tastwerte. Jeder Block wird durch 4 Prüfmarkierungen gemäß Fig. 3A gebildet, wobei am Ende jedes Blockes, d.h., im Zentrum der 4. Prüfmarkierung ein Gültigkeits-Prüfsignal erzeugt wird, wodurch verifiziert wird, daß die Abtastung genau im Prüfmarkierungs-Raster, nämlich im optischen Testraster 10 gemäß den Fig. 1, 2 und 3A erfolgt. Im Zentrum jeder Prüfmarkierung in jedem Block stellt das Prüfmarkierungssignal fest, ob die empfangenen Daten gültig sind. Falls beispielsweise in einer Zeile η eine bejahende Aussage erfolgt, so wird der Horizontal-Addierer 46 in der Zeile n+1 von F=A auf F = A + B neu programmiert, wie dies anhand von Fig. 1 beschrieben wurde, um die entsprechenden Daten in der Horizontal-Speicheranordnung 48 als gültig darzustellen.

Die Steuersignale von der Speichersteuerschaltung 36 werden in die Horizontal-Speicheranordnung 48 über den Steuerbus 44 eingespeist, wobei die vorhergehenden Tastdaten der Zeile η vom Speicher 1 adressiert und rückgerufen werden, die Daten über den Bus 49 in den Horizontal-Addierer 4 6 eingespeist werden, die Daten der Zeile n+1 zu den Daten der vorhergehenden Zeile η hinzuaddiert werden und die Summe im Speicher 2 gespeichert wird. Der Zyklus setzt sich mit der Zeile n+2 fort, wobei die Summe der beiden vorhergehenden Zeilen vom Speicher 2 über den Bus 49 abgerufen wird, zu den ankommenden Daten der Zeile n+2 hinzuaddiert wird und danach im Speicher 1 der Horizontal-Speicheranordnung 48 gespeichert wird.

Die sequentielle Summation von aufeinanderfolgenden Zeilen von Horizontaldaten erfolgt zur Integration der Daten in " Vertikalrichtung, um die Erfassung der Erfassung und damit die Genauigkeit der Erfassung der Übergänge im ankommenden Videosignal zu verbessern, wobei es sich während des Kameraanlaufes um die Kamera-Testsignale handelt. Eine Mittelwertbildung von drei aufeinanderfolgenden Datenwerten bewirkt einen Mittelwert über drei aufeinanderfolgende Abtastzeilen,

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wodurch das Signal-Rauschverhältnis verbessert wird.

Die 4. Abtastzeile n+3 wird sodann übersprungen, da sie im Bereich des vertikalen Übergangs liegt und somit keine zuverlässigen Daten bildet. In der 5. Abtastzeile n+4 werden die getasteten Daten im Speicher 3 der Horizontal-Speicheranordnung 48 gespeichert, wie dies vorstehend für die Zeile η beschrieben wurde. Danach werden die Daten n+4 während der Abtastung n+5 vom Speicher 3 abgerufen und mit den Daten aus der Zeile n+5 summiert. In der Zeile n+6 werden die Daten der Zeilen n+4 und n+5 mit den ankommenden Tastdaten summiert, wobei die Summation der drei Zeilen im Speicher 3 gespeichert wird.

Nachdem alle Blöcke: in einem Band (zwei Zeilen von Prüfmarkierungen) abgetastet sind und nachdem ein Verifikationssignal erzeugt wurde, werden über den Bus 44 und eine Leitung 170 von der Speichersteuerschaltung 36 ein Horizontal-Speicher-Lesesignal, d.h., ein Ausgangs-Wirksamschaltsignal und ein Signal Nr. 7 in die Horizontal-Speicheranordnung 48 eingespeist. Die wirksamen Horizontal-Adressen werden auf einen Adressenbus 156 gegeben, wobei die in den Speichern 1 und 3 gespeicherten Daten A und B während der Horizontalzeile n+7 ausgelesen werden und über den Datenbus 52 und den Datenbus 54 in die Schalteranordnung 50 eingespeist werden. Die Schalteranordnung 50 enthält einen Multiplexer-Puffer, welcher durch die gesteuerten Ausgangssignale der Speicher gesteuert wird. Ein Wortausgangssignal auf einer Leitung 199 von der Speichersteuerschaltung 36 (Fig. 8B) schaltet die Schalteranordnung 50 (Figur 5B) wirksam, um die Daten A und B mit einer Taktfrequenz von 8 MHz über den Datenbus 53 und 55 auf die Subtraktionsschaltung 56 gemäß Fig. 6 zu geben. Die Daten B werden durch die Subtraktionsschaltung 56 von den Daten A subtrahiert, was der analogen Subtraktion des Signals B vom Signal A (Fig. 3C bzw. 3B)

entspricht. Daraus ergibt sich die digitale Differenz des Signals B und des Signals A (Fig. 3C bzw. 3B), wodurch die digitale Differenz A minus B entsprechend dem zusammengesetzten analogen Signal A minus B gemäß Figur 3D gebildet wird. Die resultierenden Differenzdaten enthalten die Signal-Nulldurchgänge, welche den übergängen von Schwarz/Weiß-Weiß/Schwarz-Prüfmarkierungen des Tostrasters entsprechen.

Da die räumlichen Deckungsmessungen vor den Schattenfehlermessungen durchgeführt werden, beeinflussen die Schattenfehler normalerweise die Ergebnisse der Raumfehlermessungen. Allerdings bewirken die Schattenfehler, welche in den Digital daten A und B gemäß den gestrichelten Analogkurven nach Fig. 3B und C enthalten sind, den gleichen fehlerhaften Effekt auf diese Daten. Durch Subtraktion der komplementären Daten werden daher von Hause aus vorhandene Schattenfehler kompensiert, wobei das digitale Differenzwort entsprechend dem analogen Signal A minus B mit übergängen und Nulldurchgangspunkten gebildet wird, welche durch die Schattenfehler nicht beeinflußt werden.

Zu den Differenzdaten A minus B wird über das höchstwertige Bit der Eingangsdaten A der Subtraktionsschaltung 56 eine feste Digitalzahl addiert, wobei das Ergebnis in den Digital-Analog-Wandler 58 eingespeist wird, welcher durch den Takt mit 8 MHz getaktet wird. Das resultierende analoge Signal wird in ein Interpolationsfilter 62 eingespeist, welches die Nulldurchgänge entsprechend den Übergängen zwischen den aufeinanderfolgenden Prüfmarkierungen des Testrasters genau feststellt. Die durch das Interpolationsfilter 62 gebildeten Nulldurchgänge werden sodann in die Vergleichsschaltung 60 eingespeist. Eine Referenzkapazität 108 in der Vergleichsschaltung 6 0 liefert die Referenz für den Nulldurchgang während des Horizontalintervalls als Funktion der Einspeisung von Nullen in alle Eingänge der Subtraktionsschaltung über das Wort-Auswahlsignal auf der Leitung 199.

Die Referenzkapazität 108 wird als Funktion eines horizontalfrequenten Signals über einen Schalter und eine Leitung aufgeladen, um die Nulldurchgangs-Referenz für jede Abtastzeile aufrecht zu erhalten.

Ein Zählersteuergatter 110 erzeugt einen Impuls, welcher ein Maß für die Zeitdifferenz zwischen dem Auftreten des Ausgangssignals der Vergleichsschaltung 60 und dem Testrastersignal auf der Leitung 42 ist. Ein Zeittaktsignal für das Gatter 110 wird durch Halte- und Rücksetzsignale von der Speichersteuerschaltung 36 über Leitungen 123 sowie durch ein Horizontal/Vertikal-Lesezeitsignal auf einer Leitung 120 erzeugt. Durch eine Verdreifacherstufe 128 und ein über eine Leitung 130 in diese eingespeistes Eingangssignal mit 32 MHz wird ein Takt mit 96 MHz erzeugt. Dieser Takt wird durch die Gatter 110 auf einen Binärteiler 118 getaktet, welcher die Zahl von die Zeitdifferenz angebenden Impulsen zählt. Das Rücksetzsignal auf der Leitung 123 stellt den Zähler 118 auf Null zurück.

Der Zähler 118 zählt drei Übergänge der vier Übergänge, welche in jedem Block des aktiven Bildes auftreten, um die Summe der drei Übergänge und damit einen mittleren Horizontal-Digitalraumfehler zu erzeugen. Die Zeit für den vierten Übergang dient zur Rücksetzung des Zählers 118 über die Leitung 123 sowie zur übertragung der Zählung auf dem Mikroprozessor-Datenbus 28 über einen Ausgangspuffer 122 als Funktion eines Ausgangsfreigabesignals vom Mikroprozessor auf einer Leitung 124. Der Ausgangspuffer 122 wird durch einen Deckungstransfertakt auf einer Leitung 126 von der Speichersteuerschaltung 36 betätigt.

Der Zähler 118 läuft mit einer Frequenz der Größenordnung von 96 MHz, einem ganzzahligen Vielfachen der Horizontal-

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frequenz, welche in die Eingangsleitung 130 der Frequenzverdreifacherstufe 128 eingespeist wird. Da der Zähler drei Übergänge zählt, mittelt die Auflösung auf 3,4 ns in Horizontalrichtung aus.

Die die Raumfehler angebenden Digitaldaten werden über den Mikroprozessor-Datenbus 128 in den Mikroprozessor eingespeist und in dem (nicht dargestellten) Speicher zeitweise gespeichert, um nachfolgend während des Kamerabetriebes in der Weise im Fehlerkorrektursystem gespeichert und ausgenutzt zu werden, wie dies beispielsweise in der oben genannten schwebenden Patentanmeldung der Anmelderin beschrieben ist.

Hinsichtlich des Vertikalmeßvorgangs liefert der Analog-Digital-Wandler 20 gemäß Figur 7A in Verbindung mit den Figuren 5 und 6 die getasteten Daten über den Bus 45 auf einen Eingangspuffer 132, welcher mit einer Frequenz von 8 MHz getaktet wird. Der Puffer 132 ist an den Verzogerungspuffer 68 und den Vertikaladdierer 66 angekoppelt. Der Verzogerungspuffer 68 erzeugt eine Zeitverzögerung T1 von einer Tastung und speist den verzögerten Tastwert über den Bus 67 in den Vertikaladdierer 66 ein. Der Vertikaladdierer summiert die verzögerten und die laufenden Daten, wobei das Ergebnis über einen Puffer 134 in den Vertikalddierer 70 und den Verzogerungspuffer 72 eingespeist wird. Der Puffer sowie der Verzogerungspuffer 72 werden über einen Takt T1, T2, T3 auf einer Leitung 135 von der Speichersteuer schaltung 36 getaktet. Der Verzogerungspuffer 72 erzeugt eine Zeitverzögerung gleich der doppelten Prüfmarkierungsbreite, d.h., er bewirkt eine Verzögerung von 2 \is für die ankommenden summierten benachbarten Tastwerte und speist die verzögerte Summe über den Bus 71 in den Vertikaladdierer 70 zur Summierung mit dem nächsten ankommenden Paar von summierten Tastwerten ein. Über den Takt T1, T2, T3 auf der Leitung 135 wird ein Mittenpaar von summierten benachbarten

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Tastwerten gemäß Fig. 3A ausgewählt, um sicherzustellen, daß das Paar von Tastwerten aus den Mitten der Schwarz* und Weiß-Prüfmarkierungen gewonnen wird. Der Vertikaladdierer 70 puffert die Mitten-Tastwertsummen an seinem Eingang über den Puffer 134, wobei die laufenden und die verzögerten Summen durch den Addierer 70 addiert werden. Somit bildet das Ausgangssignal des Vertikaladdierers 70 die Summe von vier Tastwertpaaren, wobei jedes Tastwertpaar aus der Mitte einer Prüf markierung gewonnen v/ird. Das bedeutet, daß ein Paar von Tastwertpaaren die Summe von zwei Paaren benachbarter Mittentastwerte aus zwei aufeinanderfolgenden Weiß-Prüf markierungen bildet, während das zweite Paar von Tastwertpaaren die Summe von zwei Paaren benachbarter Mittentastwerte von zwei aufeinanderfolgenden Schwarz-Prüfmarkierung en bildet. Die Daten aus den Weiß-Prüfmarkierungen werden im Speicher 4 der Vertikal-Speicheranordnung 76 gespeichert, während die den Schwarz-Prüfmarkierungen entsprechenden Daten im Speichor 5 gespeichert werden. Die entsprechende Vertikal-Speicher-Adresse wird über einen Bus 137 von der Speichersteuerschaltung 36 gemäß Figur 8C geliefert.

Da der Vorgang von Zeile zu Zeile wiederholt wird, enthalten die in der Vertikal-Speicheranordnung 76 gespeicherten Daten die übergangsinformation, welche durch den Durchgang der Zeilen von Prüfmarkierungen in Vertikalrichtung gewonnen wird. Das bedeutet, daß die Summen der Tastwerte beispielswei se im Speicher 4 einen übergang von Weiß zu Schwarz in Vertikalrichtung repräsentieren, während die Tastwerte des Speichers 5 Übergänge von schwarz nach weiß in einem Prüfmarkierungsband repräsentieren. Ein überstrahlen und ein optisches Nebensprechen, was im übergang von einer Weißzu einer Schwarz-Prüfmarkierung längs einer vertikalen Spalte der Prüfmarkierungen auftritt, wird durch den Übergang von Weiß- zu Schwarz-Markierungen in der benachbarten vertikalen

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Spalte von Prüfmarkierungen kompensiert. Die Kompensation erfolgt durch Subtraktion im oben beschriebenen Sinne, wobei fehlerhafte Änderungen in den Übergangslagen aufgrund des Überstrahlens und des Nebensprechens so beschaffen sind, daß die Subtraktion der Daten über die Subtraktionsschaltung 56 die Effekte in der Weise löscht, wie dies oben in bezug auf die Auslöschung der Schatteneffekte beschrieben wurde.

Das Ausgangssignal des Vertikaladdierers 70 wird über einen Puffer 136 und einen Bus 74 in die oben beschriebene Vertikal-Speicheranordnung 76 eingespeist. Die Ausgangssignale der Speicher 4 und 5 werden als Daten A und B über den Bus 78 und den Bus 80 in die Schalteranordnung 50 eingespeist. Die Schalteranord-ung 50 gewährleistet damit eine Mehrfachausnutzung der Daten A und B von der Horizontal- und Vertikal-Speicheranordnung 48 bzw. 76. Die Vertikal-Raummeßdaten werden in der gleichen Weise durch die auf die Schalteranordnung 50 folgende Meßschaltung verarbeitet, wie dies oben anhand des Meßvorgangs für die Horizontal-Raumfehlerdaten beschrieben wurde. Die Verwendung der Schalteranordnung 50 sowie der folgenden Schaltung vermeidet eine Verdopplung der Schaltungsanordnung .

Wie oben ausgeführt, werden die Horizontal-Raumfehlerdaten folgend auf die achte Abtastung, d.h., während der Abtastzeile n+7 aus der Horizontal-Speicheranordnung 48 ausgelesen. Unmittelbar danach während der ersten Hälfte der neunten Horizontalzeile (n+8), werden die Vertikal-Raumdaten als Funktion eines Ausgangs-Freigabesignals und des Auswahlanforderungssignals (Horizontalklemmsignal) auf der Leitung 199 von der Speichersteuerschaltung 36 gemäß Fig. 8A und 8B aus der Vertikal-Speicheranordnung 76 ausgelesen. Während der letzten Hälfte der Zeile n+8 und weiterführend in den nachfolgenden Abtastzeilen von aufeinander-

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folgenden Prüfraarkierungs-Bändern läuft der Zyklus der Tastung und der Summation der Horizontal- und Vertikal-Datentastwerte im oben beschriebenen Sinne sowohl für die Horizontal ais auch die Vertikal-Raumfehlermessungen weiter. Die Gültigkeitsprüfschaltung verifiziert erneut, daß die Kamera jedes nachfolgende Band von Prüfmarkierungen richtig abtastet und daß jeder Zyklus von 8 Abtastzeilen entsprechend einem Band beginnt.

Gemäß Fig. 7B wird das Ausgangssignal des Vertikaladdierers 70 weiterhin über den Bus 74 in die Schattenmeßschaltung 75 und speziell in einen Addierer 138 sowie einen an diesen angekoppelten Dreifach-Ausgangspuffer 140 eingespeist. Dieser Ausgangspuffer 140 wird über eine Gatterschaltung 142 während der Abtastung der Zeilen n+1 in den ungeraden Teilbildern und den Zeilen n+5 in den geraden Teilbildern als Funktion von n+1- und n+5-Steuersignalen auf Leitungen 144, einem Pegeltakt auf einer Leitung 146 von Figur 8C und dem V/2-Bildsignal vom Synchrongenerator 22 über die Taktleitung 38 getaktet. Der Pegeltakt ist ein kontinuierlicher Takt, welcher über die Gatterschaltung 142 getaktet wird, um den Schatten-Transfertakt zu erzeugen, welcher für den Datenbus 28 anzeigt, wenn Schattenfehlerdaten verfügbar sind. Der Addierer 148 führt durch Verschiebung von Bits eine Teilung durch 4 durch, wobei das Null- und das 1-Bit ausfallen und das 1-Bit vom Vertikaladdierer 70 in den Übertragseingang des Addierer 138 addiert wird, um eine Abrundung zu gewährleisten. Der Dreifach-Ausgangspuffer 140 speist die Schattenfehlerdaten über den Bus 77 als Funktion der Mikroprozessor-Ausgangsfreigabeanfordc-rung auf der Leitung 124 in den Mikroprozessor-Datenbus 28 ein. Ein Transfertakt auf einer Leitung 147 von der Gatterschaltung 142 informiert den Mikroprozessor, wann die Daten zu transferieren sind und welches Teilbild beispielsweise einer NTSC-Fernsehnorm mit zwei Teilbildern abgetastet wird, da die Sequenz im Teilbild 1 Weiß/Schwarz und im Teilbild 2 Schwarz/Weiß ist. Als Funktion

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des Transfertaktes auf der Leitung 147 addiert der Mikroprozessor die richtigen Daten, um die Schwarz/Weiß-Schattenfehler zu bilden.

Die Schattenfehler werden daher relativ einfach erfaßt, da die Vertikaladdierer 66 und 70 die Summe von vier Tastwerten aus zwei aufeinanderfolgenden Weiß-Prüfmarkierungen und vier Tastenwerten aus zwei aufeinanderfolgenden Schwarz-Prüfmarkierungen für jeden halben Block, d.h., für jede Spalte von Prüfmarkierungen in einem Block liefern. Da die Mitten-Tastwertpaare, welche die Ausgangssignale der Vertikaladdierer bilden, bereits gemittelt sind, um die Vertikalfehlerdaten zu bilden, werden sie dazu ausgenutzt, die Schattenfehler durch Teilung der Daten durch 4 und nachfolgende Abrundung zu bilden. Wie ausgeführt, werden die Schattenfehlerdaten in den Mittenzeilen jeder Hälfte des Bandes von Prüfmarkierungen, d.h., in den Abtastzeilen n+1 und n+5 gemessen, um eine Interferenz vom Vertikalübergang zwischen den Spalten von Prüfmarkierungen minimal zu halten.

Die Speichersteuerschaltung 36 gemäß Fig. 8 bildet eine Anordnung zur Zeittaktung, Taktung und weiteren Steuerung der verschiedenen Komponenten der hier beschriebenen Fehlermeß-Schaltungsanordnung. Die Figuren 8A und 8B zeigen u.a. die Steuerkreise für die Horizontal-Speicheranordnung 48, während Fig. 8C die Steuerschaltungen für die Vertikal-Speicheranordnung 76 zeigt.

Die Adressen für die Horizontal-Speicheranordnung werden somit durch den Takt- und Zeittaktgenerator 32 als Funktion der in ihn eingespeisten Signale erzeugt, wobei diese Adressen über einen Horizontal-Adressenbus 148 mit verschiedenen Steuersignalen auf den Eingangsleitungen 38 in einen Eingangspuffer 152 eingespeist werden. Die Ausgangssignale des Puffers 152 werden über einen auf den Schaltungsteil nach Fig. 8C fahrenden Bus 154 als Vertikal-Speicher-Zeittaktsignale ge-

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führt, während sie auch über einen Puffer 155 und einen Hori zontal-Adressenbus 156, welcher auf die Horizontal-Speicheranordnung 48 geführt ist, Horizontal-Speicheradressen bildet Der Puffer 152 liefert weiterhin den Haupttakt mit 8 MHz auf der oben genannten Taktleitung 38 sowie ein Vertikal-Schreibausgangssignal auf einer Leitung 157, welche auf den Vertikal-Speichersteuerteil nach Fig. 8C gekoppelt ist.

Das Raster-Gültigkeitssignal von der Schaltung 24 gemäß Fig. 9 wird über eine Leitung 220 auf den Puffer 152 und sodann auf einen D-Flip-Flop-Puffer 158 gekoppelt. Dieser letztgenannte Puffer puffert im Zentrum der vierten Prüfmarkierung jedes Blockes in dem Zeitpunkt, in dem das Gültigkeitssignal gültige Daten anzeigt. Eine Horizontalstatussteuerschaltung 160 enthält einen Addierer 162, bei dem es sich im wesentlichen um einen Zähler handelt, welcher die Anzahl von Abtastungen in einem Speicher mit wahlfreiem Zugriff 164 nach dem Anfangsimpuls für jeden Datenblock speichert. Die Leitung 4 3 von der Gültigkeitsprüfschaltung wird während jeder vierten Prüfmarkierung jedes Blockes mit einem Prüfsignal beaufschlagt, um festzulegen, ob der Datenblock gültig ist.

Der Addierer 162 ist an den Speicher 164 mit wahlfreiem Zugriff angekoppelt und wird entweder auf Null programmiert oder über den Puffer 158 inkrementiert. Der Speicher 164 mit wahlfreiem Zugriff speichert den Zeilenstatus für jeden Block und legt das Ausgangssignal eines programmierbaren Festwertspeichers 166 fest. Der Speicher 164 mit wahlfreiem Zugriff steuert den programmierten Festwertspeicher 166, welcher die entsprechenden Steuersignale (Schreib/Lese-Freigabesignale) entsprechend den speziellen geladenen oder ausgelesenen Speichern über einen Multiplexerpuffer 168 und die entsprechenden Leitungen des Steuerbuses 44 liefert. Eine Leitung 170 vom Multiplexer 168 liefert das die 8. Abtastzeile anzeigende Signal Nr. 7, das in die Horizontal-

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Speicheranordnung 48 eingespeist wird, um den Horizontal-Lesezyklus auszulösen. Der Speicher 164 mit wahlfreiem Zugriff ist weiterhin über ein 4-fach-D-Flip-Flop 178 auf die Eingänge des Addierers 162 rückgekoppelt, wobei das Flip-Flop die Eingangsdaten A für den Addierer 162 liefert.

Der Puffer 152 liefert weiterhin Eingangssignale für eine Leseverzögerungsschaltung 172, die durch eine Folge von Schieberegistern oder einen programmierbaren Festwertspeicher gebildet wird und verschiedene Verzögerungen in den Analogteilen der Horizontal- und/oder Vertikal-Fehlermeßschaltungsanordung, d.h., das Interpolationsfilter 62 kompensiert. Zu diesem Zweck wird der Takt mit 8 MHz auf der Taktleitung 38 auf Auswahleingänge des Puffers 152 und sodann auf die Leseverzögerungsschaltung 172 gekoppelt. Die letztgenannte Schaltung verzögert die ankommenden Signale auch als Funktion von Horizontal- und Vertikal-Eingangssignalen auf Leitungen 174 derart, daß B- und C-Signale in verschiedenen Taktintervallen auf den auf die Vergleichsschaltung 60 führenden Ausgangsleitungen 123 erzeugt werden. Die Leseverzögerungsschaltung 172 liefert weiterhin über eine Leitung 176 einen Transfertakt für den Datenbus 28 und über die Leitung 126 einen weiteren Transfertakt für die Vergleichsschaltung 60.

Eine Rasterfensterschaltung 180 gemäß Fig. 8D sperrt einen auf einer Leitung 182 von der Horizontal-Speicheradresse über einen monostabilen Multivibrator 184 empfangenen Horizontal-Schreibimpuls in allen Zeiten außer während der aktiven Bildabtastzeit. Ein Horizontal-Statusdetektor 186 stellt fest, wann der Addierer 162 auf einen Ausgang fortgeschaltet hat und setzt einen logischen Pegel am Ausgang eines UND-Gatters 188. Wenn der Wert 7 festgestellt wird, so wird damit der Hörizontal-Schreibimpuls für die Taktung eines Flip-Flops 190 blockiert. Dieses Flip-Flop wird am Beginn des Horizontal-Synchronsignals, d.h., am Beginn jeder Abtastzeile gelöscht. Wenn der Wert 7 den Hori-

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zontal-Schreibimpuls blockiert, so bleibt das Flip-Flop 190 für die vollständige Horizontalzeile gelöscht. Der Status am Ende der Zeile wird über eine Leitung 191 rückgetaktet; falls eine Löschung für die gesamte Abtastzeile vorliegt, so ist dies eine Anzeige dafür, daß jeder Block längs der Zeile den Wert 7 erreicht hat. Dies löst den Horizontal-Lesevorgang über einen logischen Pegel für den Multiplexerpuffer 168 aus, welcher für die spezielle Zeile von den Daten des programmierbaren Festwertspeichers 166 auf einen festen Lesezustand schaltet. Nach der Durchführung des Horizontal-Lesevorgangs während der Abtastzeile wird ein Flip-Flop über den Takt auf der Leitung 191 von der Horizontal speicheradresse gesetzt. Das Flip-Flop 192 ändert seinen Schaltzustand, wodurch die Leitungen 123 vom Horizontal-Lesen auf Vertikal-Lesen über die Leseverzögerungsschaltung 172 umgeschaltet werden. Ein Vertikal-Lesesignal vom Flip- ■ Flop 192 und ein verzögertes Horizontal-Rücksetzsignal von einem Flip-Flop 194 werden über Leitungen 195 und 196 in den Vertikalteil der Speichersteuerschaltung gemäß Fig. 8C eingespeist. Somit löst das Vertikal-Lesesignal den Vertikal-Lesevorgang für die Hälfte der Zeile n+8 unmittelbar folgend auf den Horizontal-Lesevorgang in der Zeile n+7 aus.

Durch eine Schaltung 198 werden als Funktion des Bit-8-Impulses auf der Leitung 191 ein Wortauswahlsignal und ein verzögertes Horizontal-Klemmsignal auf Leitungen 193 und 199 erzeugt. Das Wortaiiswahl signal auf der Leitung 199 wird auf die Schalteranordnung 50 gekoppelt und schaltet alle Datenleitungen auf eine logische Null. Das verzögerte Horizontal-Klemmsignal wird über eine Leitung 112 auf die Vergleichsschaltung gekoppelt und dient zur Aufladung der Kapazität 108 auf den Referenzpegel.

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Gemäß Fig. 8C startet das verzögerte Horizontal-Rücksetzsignal auf der Leitung 196 einen Zähler 201, welcher durch den Vertikal-Schreibbefehl vom Puffer 152 auf der Leitung 157 getaktet wird. Der Vertikal-Schreibbefehl realisiert ein Fenster in jedem Prüfmarkierungsband, das vier Abtastzeilen vor dem Band beginnt und vier Zeilen nach dem Band endet. Somit startet das Lesen des Zählers 201 vier Zeilen vor einem Prüfmarkierungsband, wobei der verzögerte Horizontal Rücksetzimpuls den Zähler am Beginn jeder Zeile um 1 fortschaltet. Damit werden verschachtelte Vertikal-Speicheradressen erzeugt, wobei die Datenspeicherstellen im Vertikal-Schreibbetrieb durch 16 zwischen jedem Taktimpuls sind. In jeder aufeinanderfolgenden Zeile werden die Daten unter Steuerung durch den Zähler 201 zwischen die Anfangsdaten eingefügt. Ein über die Taktleitung 38 getakteter Multiplexer 203 liefert die Vertikal-Speicheradressen für die Vertikal-Speicheranordnung 76 über den Vertikal-Adressenbus 137.

Eine Flip-Flop-Schaltung 205 mit zugehöriger Beschaltung empfängt ein Bit-4-Signal vom Vertikal-Zeittaktbus 154 und erzeugt den Takt T1, T2, T3, welcher über einen Puffer 207 und die Leitung 135 in den Vertikaladdierer nach Fig. 7A eingespeist wird. Ein an die Flip-Flop-Schaltung 205 angekoppeltes Paar von monostabilen Multivibratoren 209 erzeugt die invertierten Schreibfreigabebefehle für die Vertikal-Speicheranordnung 76 auf Leitungen 211 als Funktion eines invertierten Vertikal-Lesebefehls auf einer Leitung 213. Der Multivibrator 209 erzeugt weiterhin den Pegeltakt auf der Leitung 146 für die Schattenmeßschaltung 75 nach Fig. 7B.

Figur 9 zeigt eine Ausführungsform der Raster-Gültigkeitsprüfschaltung 24 nach Fig. 1, wobei das Kameravideosignal, das zur Erzeugung des Raster-Gültigkeitssignals ausgenutzt

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wird, über eine Leitung 19 in einen Schalter 200 und sodann in ein aktives Hochpaßfilter 202 und einen Detektor 204 eingespeist wird. Das Filter trennt die Komponente mit 500 MHz vom Videosignal ab, während der Detektor den mittleren Gleichspannungspegel des Gültigkeitssignals feststellt und auf diesen Pegel über den Schalter 200 als Funktion eines EXKLUSIV-ODER-Gatters 208 und eines Gültigkeits-Austastsignals auf einer Leitung 206 klemmt. Das Gültigkeitsaustastsignal ist geringfügig breiter als das normale System-Austastintervall und tastet während des Austastintervalls Synchron- und Schwarzwerte aus. Zu diesem Zweck ist das Filter 202 an eine Klemmschaltung 210 angekoppelt, welche als Funktion des Gültigkeitsaustastsignals auf der Leitung 208 die zusammengesetzten Vertikal-Synchronkomponenten im Videosignal während der Synchron- und Austastintervalle zur Aufrechterhaltung des Gleichspannungspegels eliminiert. Die Klemmschaltung 210 ist an Schwellwertschaltungen 212 angekoppelt, welche den Referenzpegel erzeugen, der festlegt, ob das Testraster richtig abgetastet wird. Eine Schwellwertschaltung liefert ein Suchtastsignal auf einer Leitung 214, das zur Übertragung von Horizontal- und Vertikalkomponenten zum Mikroprozessor dient. Der Mikroprozessor vergleicht die Koordinaten mit der Referenzkoordinate des Testrastersignals, um vor der genauen Deckungs- und Schattenmessungen durch die beschriebene Fehler-Meßschaltungsanordnung eine Grobausrichtung über den System-Mikroprozessor durchzuführen.

Die Schwellwertschaltungen 212 sind weiterhin über EXKLUSIV-ODER-Gatter an ein rücksetzbares Flip-Flop 216 und sodann an ein zweites Flip-Flop 218 angekoppelt. Das letztgenannte Flip-Flop liefert das Raster-Gültigkeitssignal auf einer Leitung 220 als Funktion äs Gültigkeits-Austastsignals auf der Leitung 206 und eines Blocktaktsignals auf einer

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Leitung 224. Speziell erzeugt das Blocktaktsignal ein Fenster für jeden Block. Am Beginn eines Blocks wird das Flip-Flop 218 auf einen hohen Pegel geschaltet und überwacht das Flip-Flop 21G, das einen qegenüber dem Blocktaktsignal um 25 % breiteren Impuls erzeugt und in jedem Prüfmarkierungs-Ubergang im Testraster getriggert wird. Das Flip-Flop der Speichersteuerschaltung 36 steuert die Raster-Gültigkeitsleitung 220 in der Mitte des 4. Übergangs (Fig. 2A). Wird jeder Übergang in einem Block festgestellt, so liegt das Ausgangssignal des Flip-Flops 218 während des dritten zum vierten Übergang auf einem hohen Pegel, wodurch eine gültige Abtastung und gültige Daten angezeigt werden. Fehlt ein übergang, so wird das Flip-Flop 216 rückgesetzt, wobei das Ausgangssignal des Flip-Flops 218 einen tiefen Pegel annimmt und angezeigt wird, daß die Abtastung nicht gültig ist.

Das Raster-Gültigkeitssignal auf der Leitung 43 wird in den Puffer 152 der Speichersteuerschaltung 36 eingespeist und durch den Puffer 158 und die Horizontal-Status-Steuerschal tung 160 ausgenutzt, um die verschiedenen vorstehend beschriebenen Steuersignale (d.h., die Schreib/Lese-Freigabesignale für die speziellen Speicher 1 bis 5, usw.) auf dem Steuerbus 44 zu erzeugen.

Leerseite

Claims

Patentansprüche

Schaltungsanordnung zur Messung von Horizontal- und Vertikal-Raum- und Schattenfehlern, welche zwischen einem durch eine Aufnahmeröhre eines Fernsehkamerakopfes erzeugten Videotestsignal und einem elektronischen Testraster perfekter Geometrie vorhanden sind, gekennzeichnet durch eine Speicheranordnung (46, 48; 66, 68, 70, 72, 76, 77) zur Speicherung digitaler Daten A und B'entsprechend Summationen von vorgegebenen digitalen Tastwerten des Schattenfehlereffekte enthaltenden Videosignals,

durch eine Subtraktionsschaltung (56) zur selektiven Subtraktion von Daten A und B zur Bildung von digitalen Differenzdaten ohne die Schattenfehlereffekte, und durch eine Vergleichsschaltung (60) zum Vergleich der digitalen Differenzdaten mit dem elektronischen Testraster zwecks Erzeugung einer Raumfehlerinformation.

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2. Schaltungsanordnung nach Anspruch 1, gekennzeichnet durch eine an die Speicheranordnung (46, 48; 66, 68, 70, 72, 76, 77) angekoppelte Schattenfehler-Meßschaltung (75) zur Aufnahme der Daten A und der Daten B sowie zur Erzeugung eines Mittelwertes aus diesen entsprechend Weiß- und Schwarz-Schattenfehlern.
3. Schaltungsanordnung nach Anspruch 1 und/oder 2, gekennzeichnet durch eine Schaltung (20) zur Digitalisierung des Videotestsignals zwecks Erzeugung der vorgegebenen digitalen Tastwerte.
4. Schaltungsanordnung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Speicheranordnung (46, 48; 66, 68, 70, 72, 76, 77) eine Horizontal-Additions/Speicherschaltung (46, 48) und eine Vertikal-Additions/Speicherschaltung (66, 68, 70, 72, 76, 77) aufweist, welche an die Digitalisierungsschaltung (20) angekoppelt sind und entsprechende Horizontaldaten A und B sowie Vertikaldaten A und B liefern.
5. Schaltungsanordnung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die Subtraktionsschaltung (56) zur Erzeugung von Horizontal-Differenzdaten A-B bzw. Vertikal-Differenzdaten A-B die Horizontaldaten B von den Horizontaldaten A und die Vertikaldaten B von den Vertikaldaten A subtrahiert.
6. Schaltungsanordnung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die Horizontal-Additions/ Speicherschaltung (46, 48) zur Bildung der Horizontaldaten A und B vorgegebene Tastwerte von Paaren aufeinanderfolgender Tastungen des Videotestsignals summiert.

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7. Schaltungsanordnung nach einem der Ansprüche 1 bis 6,
bei der die Aufnahmeröhre einen einem aktiven Bildbereich des Testrasters entsprechenden aktiven Videobildbereich
erzeugt,

dadurch gekennzeichnet/

daß der aktive Bildbereich und das Testraster in eine
vorgegebene Vielzahl von jeweils eine Vielzahl von abwechselnden Weiß/Schwarz-Prüfmarkierungen enthaltenden Blöcken in Horizontalrichtung und in eine Vielzahl von jeweils Zeilen abwechselnder Weiß/Schwarz-Prüfmarkierungen enthaltenden
Prüfmarkierungsbändern geteilt sind,

daß die Horizontal-Additions/Speicherschaltung (46, 48)
vorgegebene Tastwerte aus zwei Folgen von Tastzeilen in
einem Block selektiv addiert und das Paar von Summationen als Horizontaldaten A bzw. Horizontaldaten B in getrennten Speichern hält,

und daß die Vertikal-Additions/Speicherschaltung (66, 68, 70, 72, 76, 77) zur Erzeugung von Vertikaldaten A zwei
Paare von vorgegebenen Tastwerten aus Weiß-Prüfmarkierungen in einem Block und zur Erzeugung von Vertikaldaten B zwei Paare vorgegebener Tastwerte aus Schwarz-Prüfmarkierungen des gleichen Blocks addiert und die Vertikaldaten A und B in getrennten Speichern hält.
8. Schaltungsanordnung nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, daß die Schattenfehler-Meßschaltung (75) an die Vertikal-Additions/Speicherschaltung (66, 68, 70, 72, 76, 77) angekoppelt ist, die Vertikaldaten A und
B vor der Speicherung in den Speichern aufnimmt und einen Mittelwert der Weiß- und Schwarz-Spitzenvideopegel entsprechend den Schattenfehlern vorgegebener Zeilen von Tastwerten dieser Daten in einem Block erzeugt.

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9. Schaltungsanordnung nach einem der Ansprüche 1 bis 8, gekennzeichnet durch eine das Videotestsignal aufnehmende Raster-Gültigkeitsprüfschaltung (24) zur Erzeugung eines die Erzeugung von gültigen Daten in vorgegebenen Blöcken anzeigenden Gültigkeitsmarkierungssignals.
10. Schaltungsanordnung nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, daß die Horizontal-Additions/ Speicherschaltung (46, 48) drei Horizontalspeicher (1, 2, 3 in 48) aufweist und Tastwerte innerhalb eines Blocks von einer ersten Folge von Tastungen längs eines Prüfmarkierungsbandes summiert, die Summation als Horizontaldaten A in einem ersten Horizontalspeicher (in 48) speichert, weiterhin Tastwerte im gleichen Block von einer zweiten Folge von Tastungen längs des gleichen Prüfmarkierungsbandes summiert und die Summation als Horizontaldaten B in einem dritten Speicher (in 48) speichert, wobei die Horizontaldaten A und B aus den entsprechenden Speichern (in 48) nach Abschluß der zweiten Folge von Tastungen zur Einspeisung in die Subtraktionsschaltung (56) ausgelesen werden.
11. Schaltungsanordnung nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, daß die Vertikal-Additions/Speicherschaltung (66, 68, 70, 72, 76, 77) zwei Vertikalspeicher (4 und 5 in 76) sowie gleichzeitig mit der Horizontal-Ädditions/Speicherschaltung (46, 48) arbeitende Verzögerungsschaltung (68, 72) aufweist, die Summe benachbarter Mittentastwerte von einer ersten Weiß-Prüfmarkierung zu der Summe benachbarter Mittentastwerte von einer zweiten Weiß-Prüfmarkierung addiert, diese Addition als Vertikaldaten A in einem ersten Vertikalspeicher (in 76) speichert, die Summe benachbarter Mittenta£:twerte von einer ersten Schwarz-Prüfmarkierung zu der Summe benachbarter Mittentastwerte von einer zweiten Schwarz-Prüfmarkierung addiert und diese Summe als Vertikaldaten B in einem zweiten Vertikalspeicher (in 76) speichert, wobei die Vertikaldaten A und B

nach Abschluß der Auslesung der Horizontaldaten A und B zur Einspeisung in die Subtraktionsschaltung (56) aus den entsprechenden Speichern (in 76) ausgelesen werden.
12. Schaltungsanordnung nach einem der Ansprüche 1 bis 11, gekennzeichnet durch eine an die Subtraktionsschaltung (56) angekoppelte Schaltung (58, 62) zur Bildung und Feststellung der genauen Übergänge der Differenzdaten A minus B entsprechend den Prüfraarkierungsübergängen zwecks Einspeisung in die Vergleichsschaltung (60).
13. Schaltungsanordnung nach einem der Ansprüche 1 bis 12, dadurch gekennzeichnet, daß bei Anlauf von Mehrfach-Kamerakopfeinheiten ein Multiplexer (18) zur Auswahl einer Kamerakopfeinheit (12) als Funktion eines Kameraauswahlbefehls vorgesehen ist und daß zwischen den Multiplexer

(18) und die Digitalisierungsschaltung (20) eine Filterschaltung (16) zur Vermeidung der Erzeugung von Signalfehlerkomponenten gekoppelt ist.
14. Schaltungsanordnung nach einem der Ansprüche 1 bis 13, gekennzeichnet durch eine auf das Videosignal ansprechende Steuerschaltung (32) zur Erzeugung von auf ein Videosignal bezogenen Takt- und Zeittaktsignalen und durch eine an die Steuerschaltung (32) und die Raster-Gültigkeitsprüfschaltung (24) angekoppelte Speichersteuerschaltung (36) zur Erzeugung von Zeittakt-Steuersignalen und Adressen für die Tastsummationsprozesse der Horizontal- und Vertikal-Additions/Speicherschaltungen (46, 48; 60, 68, 70, 72, 76, 77) .
15. Schaltungsanordnung nach einem der Ansprüche 1 bis 14 für ein Fernsehkamerasystem mit Mehrfach-Kamerakopfeinheiten und einem einen Speicher enthaltenden Mikroprozessor-Steuersystem, dadurch gekennzeichnet, daß Horizontal-

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und Vertikalspeicher der Speicheranordnung (46, 48; 66, 68, 70, 72, 76, 77) zur Speicherung vorgegebener Daten A und B entsprechender Summen von Horizontal- und Vertikal-Tastwerten des Videotastsignals dienen, wobei die Daten A und B Schattenfehlereffekte enthalten, daß die Subtraktionsschaltung (56) zur selektiven Subtraktion der Daten A und B der Horizontal-Digitaltastwerte und der Vertikal-Digitaltastwerte zwecks Erzeugung entsprechender Horizontal- und Vertikal-Differenzdaten in zeitgemeinsamer Auswahl ohne Schattenfehlereffekte dient, und daß die Vergleichsschaltung *(60) zum selektiven Vergleich der Horizontal- und Vertikal-Differenzdaten mit dem elektronischen Testraster zur Festlegung der entsprechenden Horizontal- und Vertikal-Fehlerdaten entsprechend den zwischen den Aufnahmeröhren-Abtastungen und dem elektronischen Testraster dient.
16. Schaltungsanordnung nach einem der Ansprüche 1 bis 15, gekennzeichnet durch einen das Videotestsignal aufnehmenden Analog-Digital-Wandler (20) zur Erzeugung entsprechender Horizontal- und Vertikal-Digitaltastwerte, durch an den Analog-Digital-Wandler (20) angekoppelte, den Horizontal- und Vertikalspeichern (48, 76) zugeordnete Horizontal- und Vertikaladdierer (46; 66, 70) zur selektiven Summierung und Speicherung der Horizontal-Daten A und B sowie der Vertikaldaten A und B,

durch eine selektive Ankopplung der Subtraktionsschaltung (56) an die Horizontal-Additions/Speicherschaltung (46, 48) und die Vertikal-Additions/Speicherschaltung (66, 68, 70, 72, 76, 77),

durch einen an die Subtraktionsschaltung (56) angekoppelten Digital-Analog-Wandler (58) zur Erzeugung von Horizontal- und Vertikal-Analogdifferenzsignalen entsprechend den Horizontal- und Vertikal-Differenzdaten und durch eine Schaltung (62) zur Feststellung und Bilduny der übergänge in den

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Horizontal- und Vertikal-Analogdifferenzsignalen für den Vergleich mit dem elektronischen Testrasterübergang über die Vergleichsschaltung (60).
17. Schaltungsanordnung nach einem der Ansprüche 1 bis 16, dadurch gekennzeichnet, daß die Zeittaktsteuerschaltung aus dem Videotestsignal Takt- und Zeittaktsignale erzeugt, daß die Raster-Gültigkeitsprüfschaltung (24) aus dem Videotestsignal ein eine gültige Datenerzeugung anzeigendes Gültigkeits-Markierungssignal erzeugt, und daß die Speichersteuerschaltung (36) unter Steuerung durch die Zeittaktsteuerschaltung (32) und die Raster-Gültigkeitsprüf schaltung (24) Zeittakt-Steuersignale und Adressen für die Tastsummationsprozesse der Horizontal- und Vertikal-Additions/Speicherschaltungen (46, 48; 66, 68, 70, 72, 76, 77) erzeugt.
18. Schaltungsanordnung nach einem der Ansprüche 1 bis 17, gekennzeichnet durch eine Datenschalteranordnung (50) zur selektiven Einspeisung der Horizontaldaten A und B und der Vertikaldaten A und B in die Subtraktionsschaltung (56) ,

durch ein an den Digital-Analog-Wandler (58) angekoppeltes Interpolationsfilter (6 2) zur Bildung der Übergänge in den Horizontal- und Vertikal-DifferenzSignalen, und durch eine Ankopplung der Vergleichsschaltung (60) an das Interpolationsfilter (62) und den Speicher der Mikroprozessorsteuerung.