DE3039901C2

DE3039901C2 - Digital-Analog-Wandler

Info

Publication number: DE3039901C2
Application number: DE3039901A
Authority: DE
Inventors: Masao Hachiouji Tokio/Tokyo Hotta; Kenji Tokio/Tokyo Maio; Hiromi Hachiouji Tokio/Tokyo Nagaishi; Norio Fuchu Tokio/Tokyo Yokozawa
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1979-10-24
Filing date: 1980-10-22
Publication date: 1986-10-09
Also published as: JPS6030453B2; DE3039901A1; JPS5661827A; US4381495A; NL8005852A

Description

dadurch gekennzeichnet, Aus der DE-AS 2814 754 ist ein Digital-Analog-

daß die Auswahlvorrichtung (71, 72, 73) nach Maß- Wandler bekannt, bei dem der Linearitätsfehler durch

gaue eines von einer Erzeugungseinrichtung (100) ein Kompensationsverfahren ausgeglichen wird,

erzeugten Schaltsignals (SCLK) (abwechselnd) ent- Bei einem herkömmlichen DAC ist die Linearität

weder den das Fehlerkompensationssignal umfassen- 20 eines DAC-Ausgangssignals, das einem oberen Bit

den Satz digitaler Eingangssignale (UB, LB), das eines digitalen Eingangssignais entspricht (im folgenden

Fehierkompensationssignal oder das Digitalsignal soll dies einfach als »Linearität« bezeichnet werden und

zur Fehlererkennung (Prüfsignal) auswählt und der der darauf beruhende Linearitätsfehler des DAC-Aus-

Digital-Analogwandlungseinrichtung (1) zuführt, gangssignals als »Linearitätsfehler«) schlecht, während

daß eine Verteilungseinrichtung (74) vorhanden ist, 25 die Linearität eines unteren Bits des digitalen Eingangs-

die nach Maßgabe des Schaltsignals (SCLK) das signals, verglichen mit derjenigen des oberen Bits, gut

eine, dem Digitalsignal zur Fehlererkennung ent- ist. Es ist daher möglich, den Linearitätsfehler des

sprechende Ausgangssignal der Digital-Analog- oberen Bits durch Verwendung des unteren Bits zu

Wandlungseinrichtung (1) der Ermittlungseinrich- kompensieren. Das Verfahren nach der DE-AS

hing (2-4, 8, 12) zuführt, und das andere, dem 30 28 14 754 soll anhand eines Beispielfalles erläutert wer-

anderen Satz von Eingangssignalen entsprechende den, bei dem ein digitales Eingangssignal aus einem

Ausgangssignal einer ersten Halteeinrichtung (11) oberen Bitteil mit 4 Bits und einem unteren Bitteil mit

zuführt. 6 Bits, insgesamt also aus 10 Bits aufgebaut ist, und

2. Digital-Analogwandler nach Anspruch 1, wobei die Linearität der oberen 4 Bits schlecht, die dadurch gekennzeichnet, daß die Ennittlungsein- 35 Linearität der unteren 6 Bits aber gut ist.

richtung eine Abtast- und Halteschaltung (12) auf- Das digitale Eingangssignal wird über ein Register

weist, der von der Verteilervorrichtung (74) das dem einem ersten DAC eingegeben, wo es in einen Analog-

Digitalsignal zur Fehlererkennung entsprechende strom umgewandelt wird. Dieser Strom wird mittels Ausgangssignal der Digital-Analog-Wandlungsein· eines Ausgangsverstärkers in eine Spannung umgewan-

richtung zugeführt wird. 40 delt. Die Spannung wird durch einen Analog-Digital-

3. Digital-Analogwandler nach Anspruch 1, da- wandler (im folgenden als ADC bezeichnet) in eine durch gekennzeichnet, daß die Ermittlungseinrich- Digitalgröße aus 10 Bits umgewandelt. In einem Addietung einen Sägezahngenerator (8), einen Kompara- rer wird die digitale Größendifferenz zwischen der von tor (2) zum Vergleichen des Ausgangssignals des dem ADC erzeugten digitalen Größe und dem digitalen Sägezahngenerators mit dem dem Digitalsignal zur 45 Eingangssignal berechnet. Diese Größendifferenz ent-Fehlererkennung entsprechenden Ausgangssignal spricht dem Linearitätsfehler für die oberen Bits des der Digital-Analog-Wandlungseinrichtung, einen Eingangssignales. Sie wird in diejenige Adresse eines ersten Zähler (6) zum Zählen einer Anzahl von Speichers eingeschrieben, der durch das Adressen-Ausgangsimpulsen des !Comparators (2), und einen signal, das aus den oberen 4 Bits des digitalen Eingangszweiten Zähler (4) zum Zählen einer Anzahl von 50 signals aufgebaut ist, bezeichnet wird. Taktimpulsen umfaßt. Diese Verarbeitungsschritte werden für all die T-

4. Digital-Analogwandler nach Anspruch 3, Signale (0000, 0001, 0010, ... 1111), die die oberen dadurch gekennzeichnet, daß die Auswahlvorrich- 4 Bits des digitalen Eingangssignals aufbauen, durchgetung Auswahlschalturigen (71,73) zum Zuführen des führt, und der für die entsprechenden Eingangssignale Zählwertes des ersten Zählers (6) und eines 55 ermittelte Linearitätsfehler wird aufeinanderfolgend in bestimmten Digitalwertes als das Digitalsignal für bestimmte Adressen des Speichers eingeschrieben, die Fehlerermittlung aufweist. Bei einem Digital-Analog-Wandlungsvorgang für ein

5. Digital-Analogwandler nach Anspruch 1, beliebiges digitales Eingangssignal wird dieses Eindadurch gekennzeichnet, daß die Erzeugungseinrich- gangssignal durch einen ersten DAC in einen ersten tune einen Taktimpulsgenerator (100) aufweist, des- «o Strom umgewandelt. Unter Verwendung der oberen sen Taktimpulse als das Schattsignal (SCLK) ver- 4 Bits des digitalen Eingangssignals als Adresse wird ein wendet werden. entsprechender Linearitätsfehler aus dem Speicher als

6. Digital-Analogwandler nach Anspruch 1, da- Kompensationsgröße ausgelesen. Die ausgelesene durch gekennzeichnet, daß die Erzeugungseinrich- Kompensationsgröße wird einem zweiten DAC zugetung einen Taktimpulsgenerator (100) und eine Ein- 65 führt und durch diesen in einen zweiten Strom umgerichtung zur Erzeugung eines Schaltsignals aufweist, wandelt, der dem ersten Strom zuaddiert wird. Dieser dessen Polarität sich Jedesmal ändert, wenn ein Teil durch Addition gewonnene Stromwert wird durch den bestimmter Polarität des Taktimpulses eine be- Ausgangsverstärker in einen Spannungswert umgewan-

3 4

delt. Man erhält damit eine Ausgangsspannung, bei der CLK eines Taktgenerators 9) erzeugt werden. Fig. 2 ist

der Fehler der oberen 4 Bits des digitalen Eingangs- ein Zeitdiagramm von wesentlichen Signalen bei in

• ignals kompensiert ist. dieser ersten Ausführungsform. Die Periode Γ des in

Bei der Schaltungsanordnung nach diesem Stand der Fig. 2 (a) gezeigten Taktsignals SCLK entspricht der

Technik ist es jedoch so, daß das DAC-System wegen s Grundperiode zur Durchführung des DA-Wandlungs-

des komplizierten Schaltungsaufbaus des ADC für eine Vorgangs. Bei der vorliegenden Ausführungsform wird

integrierte Schaltung wenig geeignet ist. Da weiterhin der DA-Wandlungsbetrieb in demjenigen Zeitintervall

der ADC für alle 2⁴-Signale, die die oberen 4 Bits des T₁₁ der Grundperiode durchgeführt, in dem das Signal

Eingangssignals bilden, in Tätigkeit treten muß, liegt SCLK eine logische »1« ist, während de;- Kompensa-

ein weiterer Nachteil darin, daß die Zeit zur Gewinnung 10 tionsbetrieb in demjenigen Zeitintervall T_L durchge-

der LinearitäUfehler lang ist. führt wird, in dem das Signal SCLK eine logische »0«

In dem älteren Patent 30 03 099 ist ein Digital-Ana- ist. Es ist natürlich auch zulässig, den DA-Wandlungs-

log-Wandler beschrieben, bei dem ein Sägezahn-Gene- betrieb im Zeitintervall T_L und den Kompensationsbe-

rator mit linear ansteigender Spannung vorgesehen ist, trieb im Zeitintervall T_L und den Kompensationsbetrieb

dessen Spannung in einem Komparator mit der von dem is im Zeitintervall T_H durchzuführen.

DAC gelieferten Analogspannung verglichen wird. Ist Gemäß den Fig. 1 und 2 werden im Zeitintervall T_H

der Absolutwert der Sägezahnspannung höher als der des DA-Wandlungsbetiiebs in der ersten Grundperiode

der gewonnenen Analogspannung, so erzeugt der Ver- 21 eine Gruppe oberer Bits UB und eine Gruppe unte-

gleicher einen Ausgangsimpuls, aufgrund dessen eine rer Bits LB eines der D Α-Wandlung zu unterwerfenden

weitere Steuereinrichtung in der Eingabeeinrichtung 20 digitalen Eingangssignals durch die Auswahlschaltung

den Wert des Digitalsignales ändert. Weiter ist eine 71 bzw. 72 und ein Ausgangssignal eines RAM 5, d. h.,

Auswahleinrichtung vorgesehen, um in der Kompensa- eine vorher gespeicherte Kompensationsgröße, durch

tions- bzw. Prüfphase den Ausgang dieser Steuerein- die Auswahlschaltung 73 ausgewählt,

richtung auszuwählen und im Normalbetrieb den Teil Ein durch die DA-Wandlung in einem DAC1 gewon-

des umzuwandelnden digitalen Eingangssignals. 25 nenes Analogsignal [Fig. 2 (b)] wird durch die Vertei-

Aufgabe der Erfindung ist es, einen Digital-Analog- lungsschaltung 74 einer Abtast/Halteschaltung 11 zuge-

Wandler mit einer Kompensation des Linearitätsfehlers führt. Es wird durch einen Taktimpuls SIHCLK-I

zu schaffen, bei dem der Linearitätsfehler in kurzer Zeit [(Fig. 2 (d)], der eine breite T_s und eine Periode

gewonnen wird, und der einen einfachen, zur Herstel- T = T_s + T_HD hat und der durch den Taktimpulsgene·

lung als IC geeigneten Schaltungsaufbau besitzt. 30 rator 100 eine bestimmte Zeit nach dem Sich-Einstellen

Diese Aufgabe wird mit einem Digital-Analog-Wan(?- (Einlaufen) [i,, t₂ etc. in Fig. 2 (b)] erzeugt wird, abgeler nach dem Oberbegriff des Patentanspruches 1 tastet, wonach es bis zum Anstiegszeitpunkt des Taktgelöst, der erfindungsgemäß die im kennzeichnenden impulses SIHCLK-X in der nächsten Grundperiode 22 Teil dieses Anspruches angegebenen Merkmale auf- gespeichert (gehalten) wird. Dann wird es als Signal weist. 35 O/P [Fig. 2 (c)] nach außen abgegeben.

Weitere, vorteilhafte Ausgestaltungen ergeben sich Im Zeitintervall T_L des Kompensationsbetriebs der

aus den Unteransprüchen. Grundperiode 21 beginnt ein Ausgangssignal V_R eines

Ausführungsformen der Erfindung werden im folgen- Sägezahngenerators 8 anzusteigen, wird ein Ausgangssi-

den in Verbindung mit der beigefügten Zeichnung gnal (Anfangswert: »0000«) eines 4-Bit-Zählers 6 durch

beschrieben. Auf dieser ist 40 die Auswahlschaltung 71 ausgewählt, und es wird eine

Fig. 1 ein Schaltbild, das den Schaltungsaufbau einer Gruppe von unteren Bits, die alle »0« sind, und eine

ersten Ausführungsform der Erfindung zeigt, Gruppe von Kompensationsbits, von denen m (m ϊ 1)

Fig. 2 ein Diagramm, das Signalwellenformen in Bits »0« sind, durch die Auswahlschaltung 72 bzw. 73

wesentlichen Teilen der Fig. 1 zeigt, ausgewählt. Die Eingangsgröße des DAC 1 wird zu

Fig. 3 ein Schaltbild, das den Schaltungsaufbau einer 45 Z₀ = »0000,0 ... 0«, und das dem Eingangssignal /₀

zweiten Ausfuhrungsform der Erfindung zeigt, entsprechende Ausgangssignal des DAC 1 wird durch

Fig. 4 ein Diagramm, das Signalwellenformen in die Verteilungsschaltung 74 einer Abtast/Halte-Schal-

wesentlichen Teilen der Fig. 3 zeigt, rung 12 zugeführt. Es wird durch einen Taktimpuls

Fig. S ein Diagramm, das ein Beispiel der Zuteilung S/HCLK-2 [Fig. 2 (f)], der eine Breite T_s und eine von Kompensationszeitintervallen bei Gegenwart einer so Periode T = T₅ + T_HD hat und der durch den Taktim-Anzahl von Sätzen von Eingangsdaten zeigt, pulsgenerator 100 eine bestimmte Zeit nach dem Sich-

Fig. 6 ein Schaltbild, das den Schaltungsaufbau einer Einstellen [I₃ in Fig. 2 (e)] erzeugt wird, abgetastet,

dritten Ausführungsform der Erfindung zeigt, und wonach es bis zum Anstiegszeitpunkt des Taktimpulses

Fig. 7 ein Diagramm, das Signalwellenformen in C/HCLK-2 in der nächsten Grundperiode 22 festgehal-

wesentlichen Teilen der Fig. 6 zeigt. 55 ten wird.

Fig. 1 zeigt eine erste Ausführungsform der Erfin- Das Ausgangssignal SH [Fig. 2 (e)] der Abtast/Maldung. 71, 72 und 73 in Fig. 1 bezeichneten Auswahl- teschaltung 12 wird einem Komparator 2 eingegeben Schaltungen, von denen jede ein Umschaltglied zur und mit der linear ansteigenden bzw. Sägezahnspan-Auswahl eines von zwei Sätzen von Eingacgssignalen nung V_R [Fig. 2 (g)] verglichen. Gleichzeitig mit dem derselben enthält. 74 bezeichnet eine Verteilungsschal- 60 Ausgangssignal [Fig. 2 (h)] des Kotnparators 2 wird zu tung, welche ein Umschaltglied zum Legen der Ein- der Zeit, zu der die Sägezahnspannung V_R das Ausgangssignale auf einen von zwei Sätzen von Ausgangs- gangssignal SH überschreitet, das Ausgangssignai leitungen enthält. Die Umschaltglieder dieser Schaltun- (Anfangswert: »0 ... 0«) eines /n-Bit-Zählers 4 in ein gen werden durch Taktimpulse SCLK angesteuert, die Latch-Glied 51 eingegeben.

durch einen Taktimpulsgenerator 100 zur Erzeugung 65 Gleichzeitig damit setzt das Ausgangssignal des Kom-

bestimmter Taktimpulse (bei vorliegender Ausfüh- parators 2 ein Setz-Rücksetz-Flip-Flop 3, dessen Aus-

rungsform sind die Taktimpulse SCLK Signale mit der- gangssignal Q ein Gatter 30 freischaltet. Dementspre-

selben zeitlichen Lage wie die Ausgangstaktimpulse chend werden die Ausgangstaktimpulse CLK des Takt-

generators 9 auf einen Taktimpulsanschluß (im folgenden als CP abgekürzt) des Zählers 4 gegeben, womit das Zählen der Impulse CLK begonnen wird.

Da auch ein Gatter 31 durch das Ausgangssignal des {Comparators 2 freigeschaltet wird, wird andererseits der durch einen Inverter 41 invertierte Impuls CLK, genauer gesagt, ein Impuls, der dem ersen Zeitintervall des Kompensationsbetriebs, entspricht, nachdem das Ausgangssignal des !Comparators 2 eine logische »1« geworden ist [in Fig. 2 (a) ist dieses Zeitintervall das Zeitintervall T_L in der Grundperiode 22, die auf die Grundperiode 21 folgt], zu einem Signal R/W [Fig. 2 (i)] zum Anweisen von Lesen/Schreiben des RAM 5, so daß der Inhalt des Latch 51 in die Adresse »0000« des RAM 5 geschrieben wird. Die Adresse des RAM 5 wird in einer Weise geliefert, daß das Ausgangssignal (Anfangswert: »0000«) des 4-Bit-Zählers 6 durch die Auswahlschaltung 71 ausgewählt wird.

Der Ausgangsimpuls des Gatters 31 wird auch auf den CP-Anschluß des Zählers 6 gegeben, so daß der Zähler 6 um »1« nach oben zählt, wodurch sein Ausgangssignal »0001« wird. Im Zeitintervall des Kompensationsbetriebs in der in Fig. 2 (a) auf die Grundperiode 22 folgenden Grundperiode 23 wird dementsprechend das Eingangssignal des DAC 1 zu /, = »0001,0 ... 0« und das dem Eingangssignal I₁ entsprechende Ausgangssignal DAC 1 wird durch die Abtast/Halte-Schaltung 12 gespeichert und gehalten und im Komparator 2 mit der Sägezahnspannung V_K verglichen. Gleichzeitig mit dem Ausgangssignal des !Comparators 2 wird ab der Zeit, zu der die Sägezahnspannung V_R den gespeicherten und gehaltenen Wert überschreitet, der Inhalt des Zählers 4 in das Latch 51 gesetzt. Der Inhalt des Latch 51 wird in die Adresse »0001« des RAM 5 durch einen Impuls eingeschrieben, der dem nachfolgenden ersten Zeitintervall des Kompensationsbetriebs entspricht. Der Zähler 6 zählt um eine weitere »1« nach oben, so daß sein Ausgangssignal zu »0010« wird.

Obige Vorgänge werden danach in ähnlicher Weise in den Zeitintervallen des Kompensationsbetriebs der jeweiligen Grundperiode wiederholt, bis das Ausgangssignal des Zählers 6 zu »1111« wird, womit dann die Kompensation beendet ist. Mit Beendigung der Kompensation werden für die Ausgangssignale der Zähler 4 und 6 die Anfangszustände »0 ... 0« und »0000« wiederhergestellt, das Flip-Flop 3 wird zurückgesetzt und ebenso wird durch ein Übertragsignal CA des Zählers 6 die Sägezahnspannung V_K auf »0« zurückgebracht. Indem man einen erneuten Anstieg von V_R bewirkt, kann ein neuer Kompensationsvorgang durchgeführt werden.

Das Latch 51 in Fig. 1 ist vorgesehen, damit der Inhalt des Zählers 4 bis zum Zeitintervall des Kompensationsvorgangs gehalten werden kann, weil der Inhalt des RAM 5 nicht im Zeitintervall des DA-Wandlungsbetriebs in jeder Grundperiode emeut eingeschrieben werden kann. Wenn der Zähler 4 so eingerichtet ist, daß er mit dem Anstieg des Taktimpulses CLK hochzählt, ist das Latch 51 überflüssig.

Eine zweite Ausffihrungsform der Erfindung ist in Fig. 3 gezeigt; Fig. 4 ist ein Zeitdiagramm der Hauptsignale in Fig. 3. Die zweite Ausführungsform zeigt die Möglichkeit einer Durchführung in einem Fall, wo die Abtast/Halte-Schaltung 12 der in Fig. 1 gezeigten ersten Ausführungsform nicht vorgesehen ist. Schaltungsteile in Fig. 3, die mit solchen in Fig. 1 übereinstimmen, sind mit den gleichen Bezugszeichen wie dort versehen.

In dem Zeitintervall, in dem der in Fig. 4 (a) gezeigte Taktimpuls SCLK auf einer logischen »1« ist, d. h., im Zeitintervall T_H des DA-Wandlungsbetriebs s der Grundperiode T, stimmt das Arbeiten der zweiten Ausführungsform mit demjenigen der ersten Ausführungsform überein. Im Zeitintervall T_L des Kompensationsbetriebs wird, wie im Falle der ersten Ausführungsform, das Ausgangssignal (»0000« bis »1111«) des Zäh- lers 6 durch die Auswahlschaltung 71 ausgewählt, durch die Auswahlschaltungen 72 und 73 werden alle O'en ausgewählt und auf den DAC1 gegeben. Das entsprechende Ausgangssignal des DAC1 wird durch die Verteilungsschaltung 74, ohne daß es durch irgendeine Abtast/Halte-Schaltung geht, auf den Komparator 2 gegeben und dort, wie in Fig. 4 (b) gezeigt, mit der Sägezahnspannung V_R verglichen. Im vorliegenden Fall ist anders als bei der ersten Ausführungsform keine Abtast/Halte-Schaltung im Kompensationszeitintervall vorgesehen. Daher ist sowohl im Zeitintervall des DA-Wandlungsvorgangs als auch im Kompensationszeitintervall das Ausgangssignal des Komparator 2 unbestimmt, bis sich das Ausgangssignal des DAC1 einstellt (einläuft). Dementsprechend muß das Ausgangssignal [(Fig. 4 (c)] des Komparator 2 in Kompensationszeitintervall und nach dem Sich-Einstellen des Ausgangssignals des DAC1 gewonnen werden. Zu diesem Zweck ist ein Gatter 31 vorgesehen, welches durch ein Gatter-Eingangssignal GI [Fig. 4 (d)] nur im Zeitraum des Eingelaufen-Seins freigeschaltet wird und das Ausgangssignal des Komparators 2 durchläßt. Man kann also ein Gatter-Ausgangssignal GO, wie es in Fig. 4 (e) gezeigt ist, nur gewinnen, wenn die Sägezahnspannung das Ausgangssignal des DAC1 überstiegen hat. Dieses Signal wird dazu verwendet, das Hochzählen des Zählers 6 und das Schreiben des Inhalts des Zählers 4 in den RAM 5 auszuführen, womit die Kompensation in ähnlicher Weise wie bei der ersten Ausführungsform gemacht werden kann. Hier wird das Gatter-Eingangs signal GI zur Freischaltung des Gatters 31 während des Zeitraums des Eingelaufen-Seins des DAC 1 durch einen Gate-Eingangssignalgenerator 90 erzeugt. In der Figur ist ein Beispiel, das einen monostabilen Multivibrator 91 verwendet, gezeigt.

Wie oben beschrieben, werden bei der ersten und der zweiten Ausführungsform das Zeitintervall des DA-Wandlungsvorgangs und das Zeitintervall für die Kompensation in einen Takt gelegt, womit die effektive Einlaufzeit des DAC das Doppelte derjenigen des Stan des der Technik wird. Der Bereich der Dauer des Taktes wird durch die Einlaufzeit des DAC 1 und die Veränderung der Sägezahnspannung innerhalb eines Taktes bestimmt. Wenn man als Beispiel annimmt, daß die Einlaufzeit des DA-Wandlers S us beträgt, dann

wird die Periode des Taktes 10 us. Wenn die Änderung der Sägezahnspannung innerhalb einer Periode dieses Taktes Ά LSB beträgt und der DAC 16 Bits hat, dann wird die Zeit, die die Sägezahnspannung für eine Kompensation benötigt, 2¹⁶ · 2 · 10 ■ ΙΟ"⁶ = 1,3 s. Es ist aus- reichend möglich, eine Sägezahnspannung guter Linearität über eine solche Zeitdauer hinweg zu erzeugen. In obigen Ausfühmngsformen ist das Beispiel erwähnt, nach welchem das Zeitintervall zur Durchführung des DA-Wandlungsvorgangs und das Zeitintervall zur Durchführung der Kompensation für ein einzelnes digitales Eingangssignal abwechselnd eingestellt werden. Wenn jedoch der DAC durch Schalten π digitaler Eingangssignale, wie sie in Fig. 5 dargestellt sind, ver-

wendet wird, werden η digitale Eingangssignale D₁, D₂ ... D_n aufeinanderfolgend in den betreffenden logischen »1«-Zuständen der «-Takte sequentiell DA gewandelt, die gewandelten Daten während einer Periode T_{n + 1}, in der die η digitalen Eingangssignale s geschaltet sind, gehalten, und die Kompensation geschieht mit einem Impuls CP₁, der dem logischen »1«- Zustand des (n + l)-ten Taktes entspricht.

In diesem Fall wird die Zeitdauer, die die Sägezahnspannung für eine Kompensation unter den vorgenann- ten Bedingungen benötigt, ungefähr 1,3 ■ (n + 1) s.

Es ist dementsprechend erforderlich, einen Sägezahnspannungsgenerator zu verwirklichen, der über eine Zeitdauer von wenigstens ungefähr 1,3 · (n + 1) s ausgezeichnete Linearität aufweist, oder aber die Einstell- is bzw. Einlaufzeit des DAC in Übereinstimmung mit der Zeitdauer, während welcher die Linearität der Sägezahnspannung sichergestellt ist, zu verkürzen.

Um jeweils eine Kompensation jeden (n + l)-ten Taktimpuls durchzuführen, kann die folgende Maßnähme getroffen werden. Die Auswahlschaltung 71 in Fig. 1 oder Fig. 3 erhält Gruppen oberer Bits (UB₁, UB₂, . . . und UB_n) der η digitalen Eingangssignale und den Inhalt des Zählers 6, und die Auswahlschaltung 72 erhält Gruppen unterer Bits (LB₁, LB₂, . . . LB_n) der digitalen Eingangssignale und einen konstanten Wert (beispielsweise »0«). Auf der Ausgangsseite der Verteilungsschaltung 74 in Fig. 1 oder Fig. 3 sind η Abtast/ Halte-Schaltungen 11 entsprechend den betreffenden digitalen Eingangssignalen vorgesehen. Der Umschalter der Auswahlschaltung, der die Eingangsdaten des DAC 1 zuordnet, und der Umschalter der Verteilungsschaltung, der die Ausgangssignale des DAC1 aufeinanderfolgend den η Abtast/Halte-Schaltungen 11 und der einen Eingangsseite des Komparators 2 zuführt, werden durch das Ausgangssignal SCLK des Taktimpulsgenerators 100 in Folge geschaltet.

Das Signal SCLK für diesen Fall ist durch SCLK(a) in Fig. 5 gezeigt. Es ist ein Signal der gleichen zeitlichen Lage wie das Taktsignal CLK und wird durch den Taktimpulsgenerator 100 erzeugt.

Im Falle der Fig. 3, wo eine Abtast/Halte-Schaltung 12 wie in Fig. 1 in der Kompensationsschaltung nicht verwendet wird, kann der Impuls CP₁ aus Fig. 5 anstelle des einen Eingangssignals G/ des in Fig. 3 gezeigten UND-Glieds 31 verwendet werden. Es ist auch möglich, die Kompensation auf dem logischen »0«- Wert des η-ten Taktes und jeden η-ten Taktimpuls durchzuführen. In diesem Fall können unter Verwendung eines Impulses CP₂ aus Fig. 5, der im Intervall des logischen »0«-Wertes des η-ten Taktimpulses erzeugt wird und eine Impulsbreite hat, die kurzer als das Intervall des logischen »0«-Wertes des Taktimpulses ist, der Inhalt des Zahlers 6 und eine bestimme Konstante als Eingangsdaten des DAC1 durch die Auswahlschaltungen 71, 72 und 73 ausgewählt werden, und der Umschalter der Verteilerschaltung 74 kann so betrieben werden, daß das Ausgangssignal des DAC 1 zu dem einen Eingangssignal des Komparators 2 wird. Zu diesem Zweck kann ein Signal SCLK(b) in Fig. 5 als das Schaltsignal SCLK verwendet werden. Es wird in der Form (CLii + CP₂) gewonnen. Im Falle der Fig. 3 kann das Signal GI durch das Signal CF₂ ersetzt werden.

Ferner ist es möglich, die Kompensation am logischen »0«-Wert jedes von π Taktimpulsen, die η digitale Eingangssignale in Folge schalten, durchzuführen. In diesem Fall können unter Verwendung von Impulsen CP₃ aus Fig. 5, die an den logischen »0«-Werten der betreffenden Taktimpulse erzeugt werden und Impulsbreiten haben, die kürzer als das Intervall des logischen »0«- Wertes des Taktimpulses sind, der Inhalt des Zählers 6 und eine bestimmte Konstante als Eingangsdaten des DAC 1 durch die Auswahlschaltungen 71, 72 und 73 ausgewählt werden, und der Umschalter der Verteilungsschaltung 74 kann so betrieben werden, daß das Ausgangssignal des DAC1 das eine Eingangssignal des Komparators 2 wird. Zu diesem Zweck kann ein Signal SCLK(c) aus Fig. 5 als das Schaltsignal SCLK verwendet werden. Es wird in der Form (CLK + CP₃) gewonnen.

Es ist auch möglich, nur das Signal CLK anstelle des Signals SCLK(c) zu verwenden. In diesem Fall kann die folgende Maßnahme getroffen werden, η Eingangsdaten des DAC 1 und η Abtast/Halte-Schaltungen zur Speicherung von diesen entsprechenden Ausgangssignalen des DAC1 werden zugeordnet durch aufeinanderfolgendes Schalten derselben an den logischen »1«- Werten der betreffenden Taktimpulse CLK. Der Inhalt des Zählers 6 und eine bestimmte Konstante werden als Eingangsdaten des DAC1 an den logischen »0«-Werten der betreffenden Taktimpulse CLK ausgewählt. Der Umschalter der Verteilungsschaltung 74 wird so betrieben, daß das den Eingangsdaten entsprechende Ausgangssignal des DAC 1 ein Signal werden kann, das dem einen Eingangssignal des Komparators 2 entspricht. Im Falle der Fig. 3 entspricht das Ausgangssignal des Gatter-Eingangssignalgenerators 9 dem Signal CP₃ und wird daher, so wie es ist, verwendet.

Alle Signale CP₁ bis CP3 werden durch den Taktimpulsgenerator 100 erzeugt.

Mit obigen beiden Ausführungsformen wurde der Fall beschrieben, wo der Takt für den DA-Wandlungsvorgang und der Takt für die Kompensation perfekt zeitgleich sind. Sie können jedoch auch zeitungleich in einem Fall sein, wo die von DAC benötigte Umwandlungszeit erheblich langer als die Einlaufzeit des DAC ist. Eine solche Ausführungsform ist in Fig. 6 gezeigt, das entsprechende Zeitdiagramm in Fig. 7. Üblicherweise werden - der DAC ist dabei in Kompensationsbetriebsweise - Impulse [Fig. 7 (c)], die die gleichen wie der durch den Taktimpulsgenerator 9 erzeugte Takt CLK sind, im Taktimpulsgenerator 100 erzeugt, und die Kompensationen erfolgen aufeinanderfolgend an den logischen »0«-Werten des Signals CLK. Wenn ein Takt CLK-O [Fig. 7 (a)] zur Herstellung der DA-Wandlungsbetriebsweise von einer externen Einrichtung auf den Taktimpulsgenerator 100 gegeben wird, wird ein Impuls PS [Fig. 7 (b)], der mit dem Takt CLK-O synchron und dessen Breite ungefähr gleich der Einstellzeit des DAC ist, als ein Signal zur Einstellung des Zeitintervalls für den DA-Wandlungsvorgang durch den Taktimpulsgenerator 100 erzeugt. Mittels dieses Impulses PS werden ein digitales Eingangssignal und das Ausgangssignal des RAM 5 als Eingangsdaten des DAC 1 durch die Auswahlschaltungen 71, 72 und 73 ausgewählt, das Ausgangssignal des DAC 1 auf die Seite der Abtast/ Halte-Schalrung 11 durch die Verteilungsschaltung 74 geliefert und dieses Ausgangssignal nach außen als Signal O/P der Abtast/Halte-Schaltung 11 geliefert. Während des Zeitintervalls T₀, während welchem der Impuls PS eine logische »1« ist, bewirkt der DAC den DA-Wandlungsvorgang, wohingegen während des anderen Zeitintervalls T_R das DAC-Ausgangssignal durch die Abtast/Halte-Schaltung 11 gehalten wird. Das Zeitintervall T₀ für den DA-Wandlungsvorgang wird kurzer als die Periode T des internen Taktes CLK

(T₀ S T) gehalten, der DA-Wandlungsvorgang wird auch in einem Teil der Dauer des logischen »O«-Zustandes des Taktes CLK durchgeführt, und die Kompensation wird auch unter dem logischen »((«-Zustand in der betreffenden Periode durchgeführt, wodurch die Schal- s tung kontinuierlich als DAC verwendet werden kann, ohne daß der Kompensation irgendein Fehler zuteil wird. Bei dieser Ausführungsform kann das Kompensationsschaltungssystem ohne weiteres mit der Abtast/ Halte-Schaltung 12 wie in Fig. 1 ausgestattet sein, wobei die Arbeitsweise in diesem Fall ähnlich derjenigen der ersten Ausführangsform ist.

Die Technik dieser Erfindung ist natürlich auch auf ein Verfahren anwendbar, bei welchem in der Kompensationsbetriebsweise ein durch DA-Wandlung eines is digitalen Eingangssignals gewonnenes Analogsignal durch einen Analog-Digit al wandler hoher Präzision wieder in ein digitales Signal zurückgewandelt wird, die Differenz zwischen diesem digitalen Signal und dem anfänglichen digitalen Eingangssignal bestimmt und die dabei gewonnene Differenz in einer Speichervorrichtung als Fehler eines DAC gespeichert wird und zu einem digitalen Eingangssignal oder einem durch DA-Wandlung dieses digitalen Eingangssignal gewonnenen Analogsignal der in der Speichervorrichtung gespeicherte digitale Fehlerbetrag bzw. ein durch DA-Wandlung dieses digitalen Fehlerbetrags gewonnenes Analogsignal addiert wird, wodurch der die DA-Wandlung begleitende Fehler kompensiert wird.

Wie oben ausgeführt, werden gemäß der Erfindung die Zeitintervalle zur Durchführung der DA-Wandlungsvorgänge und die Zeitintervalle zur Durchführung der Kompensationen abwechselnd eingestellt, wodurch die Kompensationszeitintervalle scheinbar vernachlässigt werden können. Der praktische Wert der Erfindung ist äußerst groß.

Hierzu S Blatt Zeichnungen

45

50

55

60

65

Claims

1 2 stimmte Anzahl yon Malen, wenigstens einmal, aufPatentansprüche: tritt.

1. Digital-Analog-Wandler

mit einer Digital-Analog-Wandlungseinrichtung (1), s

mit einer Auswahleinrichtung zur Auswahl eines Satzes digitaler Eingangssignale oder eines Digitalst- Die Erfindung betrifft einen Digital-Analog-Wandler gnals zur Fehlerermittlung, (im folgenden auch als DAC bezeichnet), wie er im mit einer Ermittlungseinrichtung zur Ermittlung Oberbegriff des Patentanspruchs 1 näher angegeben ist. eines Fehlers des vom Digital-Analog-Wandler io Sie richtet sich insbesondere auf Digital-Analog-Wandumgewandelten Digitalsignals zur Fehlerermittlung, ler, die mit einer Kompensationsschaltung ausgestattet und mit einer Speichereinrichtung (5) zum Speichern sind, mit der der Linearitätsfehler des DAC kompendes digitalen Ausgangssignals der Ermittlungsein- siert wird, wobei diese Kompensationsschaltung einen richtung, für eine integrierte Schaltung geeigneten Aufbau be- und zur Abgabe eines Fehlerkompensationssignales, 15 sitzt.