DE2943903A1 - Rechnersystem - Google Patents

Description

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25.10.1979 Ve/Hm

ROBERT BOSCH GMBH, 7000 STUTTGART 1

Rechnersystem Stand der Technik

Die Erfindung geht aus von einem Rechnersystem nach der Gattung des Hauptanspruchs. Solche Rechnersysteme, bei denen eine Rechnereinheit, insbesondere ein Mikrorechner über einen Datenbus mit einer Eingabe/Ausgabe-Einheit (I/0-Xreis) über eine Vielzahl von Leitungen verbxmden ist-, sind 2,B, aus den DE-OS 2 732 7Sl, 2 öj4 796_S 2 850 53^ und 2 900 111 bekannt. Der I/O-Kreis dient dazu, der Recheneinheit externe Informationen zuzuführen und errechnete Steuerbefehle und Informationen zur Verfügung zu stellen» 'um eine Möglichst gute Ausnutzung der !/-Kreise zu erreichen, ist es erstrebenswert, möglichst wenig Steuerleitungen zwischen der Rechnereinheit und dem I/O-Kreis zu haben, um einmal möglichst viele externe Anschlüsse zur Verfügung stellen zu können und zum anderen eine möglichst einfache Anpassung von spezifischen 1/Q-Xreisen an verschiedene Reciwersystease äu ermöglichen, Die bekannten Systeme

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benötigen gewöhnlich folgende Verbindungen zwischen dem 1/0-Kreis und der Rechnereinheit: Ein Datenbus (bei 8 bit acht Leitungen), ein Adressbus (z.B. ^i Leitungen) eine Schreibbefehlsleitung (MWR), eine Lesebefehlsleitung (MRD), eine Synchronisationsleitung (Strobe), eine Programmunterbrechun <Tsleitung (Interrupt) und eine Lösch-Befehlsleitung x (Clear). Das Anwählen des I/O-Kreises von der Rechnereinheit aus erfolgt dabei über den Adressbus, der gleichzeitig die Auswahl der im I/O-Kreis anzuwählenden Stelle vornimmt.

Vorteile der jirfinduns

Das erfindungsgemäße Rechnersystem mit den kennzeichnenden Merkmalen des Hauptanspruchs hat demgegenüber den Vorteil, daß bei gleichen Möglichkeiten wesentlich weniger Verbindungsleitungen zwischen dem I/O-Kreis und der Rechnereinheit benötigt werden. Anstelle der Vielzahl von Adressleitungen, der Schreibbefehlsleitung, der Lesebefehlsleitunj und der Synchronisationsleitung treten gemäß der Erfindung nur noch zwei Leitungen: Eine Schaltkreis-Auswahlsignalleitung (Chip-Select, CS) und eine Steuertaktsignalleitung (Data-Strobe, DS). Durch die Reduzierung der Leitungen zur Rechnereinheit ist eine wesentlich einfachere Anpassung eines I/O-Kreises an verschiedene Rechnersysteme möglich und weiterhin bleibt eine größere Zahl von Anschlüssen als externe Anschlüsse erhalten. Dies wird vom Prinzip her dadurch erreicht, daß über den Datenbus sowohl die Auswahl der anzuwählenden Stelle im I/O-Kreis erfolgt als auch die zugehörigen Daten übertragen werden.

Durch die in den Unteransprüchen aufgeführten Maßnahmen sind vorteilhafte Weiterbildungen und Verbesserungen des im Hauptanspruch angegebenen Rechnersystems möglich.

χ (Power-on-Reset-Leitung, Clear)

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Zeichnung

Ein Ausführungsbeispiel der Erfindung ist in der Zeichnung dargestellt und in der nachfolgenden Beschreibung näher erläutert. Es zeigen Fig. 1 ein Rechnersystem mit einer Steuerschaltung im I/0-Kreis im Blockschaltbild, Fig. 2 ein Beispiel für eine Schreib-ZLese-Umschaltung für den Datenbus, Fig. 3 eine schaltungsmäßige Ausgestaltung einer Steuerschaltung und Fig. k ein Signaldiagramm zur Erläuterung der Wirkungsweise.

Beschreibung des Ausführungsbeispiels

Bei dem in Fig. 1 dargestellten Rechnersystem ist eine vorzugsweise als Mikrorechner ausgebildete Rechnereinheit über einen Datenbus 11 mit einer Eingabe/Ausgabe-Einheit (I/0-Kreis) 12, insbesondere mit einer darin enthaltenen Steuerschaltung 13 verbunden. Ein solcher Mikrorechner enthält z.B. einen Mikroprozessor, wenigstens einen Arbeitsspeicher (RAM) und wenigstens einen Festwertspeicher (z.B. ROM). Bei einem 8-bit-System besteht der Datenbus 11 aus acht Einzelleitungen und dient in bekannter 'Weise dazu, Informationen zwischen den einzelnen Baugruppen des Rechnersystems, wie auch innerhalb der Rechnereinheit 10 zu übertragen. Der I/0-Kreis 12 dient der Versorgung der Rechnereinheit 10 mit externen Daten und gibt die daraus errechneten Werte wieder extern ab. Wird ein solches HecJmersystess z.B. im Kraftfahrzeug eingesetzt zur Steuerung der Zündxmd/oder Kraftstoffeinspritz- und/oder Getriebesteuervorgänge, so werden Daten wie die Drehzahl n, die Temperatur T, die angesaugte Luftmenge L und der Saugrohriinterdruclc F über vier Klemmen 14 bis 17 dem I/0-Kreis zugeführt» Diese auf-

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geführten Parameter können natürlich noch durch weitere ergänzt werden. Zwei Ausgänge des Ι/υ-Kreises sind über Klemmen 18, 19 mit nicht näher dargestellten Steuerendstufen Sl und S2 verbunden. Das Zusammenwirken des I/O-Kreises mit der Rechnereinheit, den externen Daten und Steuerendstufen ist im eingangs angegebenen Stand der Technik näher beschrieben.

Der I/O-Kreis 12 ist mit der Rechnereinheit 10 weiterhin durch die Steuerschaltung 13 über eine Programmunterbrechungs-Befehlsleitung (Interrupt, INT) 20, eine Lösch- -Befehlsleitung (Clear, CL) 21, eine Schaltkreis-Auswahlsignalleitung (Chip-Select, CS) 22 und eine Steuertaktsignalleitung (Data-Strobe, DS) 23 verbunden. Somit ergibt sich eine Schnittstelle 2*J zwischen der Rechnereinheit 10 und dem I/O-Kreis 12 mit zugeordneter Steuerschaltung 13 von 12 Leitungen bei einem 8-bit-'Datenbus.

Die Steuerschaltung 13 ist mit dem übrigen Teil 76 des I/O-Kreises 12 (Register- und Zählerteil ) üDer eine Schreib /Lese-Steuerleitung (W/R) 25, Schaltbefehlsleitungen 26, Schreibbefehlsleitungen 27, Lesebefehlsieitungen 28 sowie eine Interrupt-Anforderungsleitung 75 verbunden. Die Schreib-/Lese-Steuerleitung 25 ist mit einer Umschalteinrichtung im Register- und Zählerteil 76 zur Umschaltung der Durchlaßrichtung im Datenbus verbunden. Diese Umschalteinrichtung 29 ist in Fig. 2 und die Steuerschaltung 13 in Fig. 3 näher dargestellt.

Die in Fig.. 2 dargestellte Umschalteinrichtung 29 besteht aus zwei antiparallel geschalteten Tristate-Schaltungsanordnungen 30,31, deren Steuereingänge einmal direkt und einmal über einen Inverter 32 mit der Schreib-/Lese-Steuerleitung 25 verbunden sind. Jeweils die Ausgänge einer Tristate-Schaltungsanordnung sind mit den Eingängen der

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anderen verbunden, wobei die Verbindungsstellen jeweils die Ein-/Ausgänge der Umschalteinrichtung 29 darstellen. In Abhängigkeit davon, ob an der Steuerleitung 25 ein 0- oder ein 1-Signal anliegt, ist eine der beiden Tristate-Schaltungs-anordnungen 30, 31 leitend und die andere gesperrt, so daß Informationen nur in einer Richtung passieren können. Solche Umschalteinrichtungen sind üblicherweise auch noch an anderen Baugruppen eines Bechnersystems vorgesehen.

In der in Fig. 3 dargestellten Schaltungsanordnung der Steuerschaltung 13 sind die acht Leitungen des 8-bit-Datenbusses 11 mit den Eingängen einer Dekodiereinrichtung UO verbunden. Die sechs dargestellten Ausgänge Hl bis ^6 sind mit einer entsprechenden Zahl von UND-Gattern Hf bis 52 verbunden. Die punktierten Linien zwischen den Ausgängen il und H2;, ^3 und UU sowie U3 und U6 sollen andeuten, daß eine größere Anzahl von Ausgängen für eine entsprechend größere Anzahl von Befehlen möglich ist. Die Böchstz&hl beträgt bei 8 bit 256 Ausgänge für 256 verschiedene Befehle» die in drei Befehlsgruppen unterteilt sind: Schaltbefehle (Ausgänge Hi₁ '42 ), Schreibbefehle {Ausgänge 43, UM) und Lesebefehle {Ausginge ^5, U6). Die Zahl der UND-Gatter $7 bis 52 suB natürlich der Zahl der Ausgänge entsprechen. Z«r Synchronisierung ist sowohl die CS-Leitüng 22, wie auch die DS-Leitung'23 ait je einen Eingang der UND-Gatter Hj bis 52 verbunden, Die Bauteile 40 bis 52 stellen somit eine Dekodier- und Synchronisierungsschaltung 53 dar.

Wfihrend die Ausgänge der UND-Gatter Hj_} UB direkt mit den Schaltbefehlsleitungen 26 verbunden sind^ sind die Ausgänge der OTD-öatter k$ bis 52 an die SetaeingSnge S von vier Plipflops 5^ bis 57 angeschlossen* die eine Speicherlogik 58 für Zwei-Zyklen-Befehle darstellen. Die Ausgänge der

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Flipflops 54 bis 57 sind je über ein UND-Gatter 59 bis 62 mit den Schreib- bzw. Lesebefehlsleitungen 27 bzw. 28 verbunden. Weiterhin sind sämtliche Ausgänge der Flipflops 54 bis 57 über ein ODER-Gatter 63 mit dem D-Eingang eines D-Flipflops 64, über ein weiteres ODER-Gatter 65 mit der Programmunterbrechungs-Befehlsleitung (INT 20) und mit einem Eingang eines NOR-Gatters 66 verbunden. Der Ausgang des D-Flipflops 64 ist mit dem D-Eingang eines weiteren Flipflops 67, mit einem weiteren Eingang des NOR-Gatters über einen Inverter 68 mit je einem weiteren Eingang der UND-Gatter 47 bis 52, mit je einem Eingang der UND-Gatter 59 bis 62 und über ein UND-Gatter 69 mit der Schreib-/ Lese-Steuerleitung 25 verbunden. Die Ausgänge der Flipflops 56 und 57 sind weiterhin über ein ODER-Gatter 70 an einem weiteren Eingang des UND-Gatters oy angeschlossen. Die DS-Leitung 23 ist mit je einem weiteren Eingang der UND-Gatter 59 und 60 verbunden. Die vier UND-Gatter 59 bis 62 bilden dabei eine Data-Strobe-Logik 71. Die Interrupt-Anforderungsleitung 75 ist mit einem Eingang des ODER-Gatters 65 verbunden. Schließlich ist die CS-Leitung 22 noch mit einem weiteren Eingang des ODER-Gatters 65, !fadem Takteingang C des ersten D-Flipflops 64 und über einen Inverter 72 mit dem Takteingang des zweiten D-Flipflops verbunden. Der Ausgang des NÖR-Gatters 66 ist an den Rücksetzeingang R des Flipflops 67 angeschlossen, dessen Ausgang über ein ODER-Gatter 73 mit den Rücksetzeingängen R der Flipflops 54 bis 57 sowie 64 verbunden ist. Der zweite Eingang des ODER-Gatters 73 ist mit der Lösch-Befehlsleitung (CL) 21 verbunden. Die Bauteile 63 bis 70 sowie 72 und 73 stellen eine Ablaufsteuerung 74 für Zwei-Zyklen-Befehle dar.

Die Wirkungsweise des in Fig. 3 dargestellten Ausführungsbeispiels soll im folgenden anhand des in Fig. 4 dargestellten Signaldiagramms erläutert werden. Für einen

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I/O-Kreis 12 sind drei Arten von Befehlen möglich: Einfache Umschaltbefehle, z.B. ein Setzen oder ein Rücksetzen eines Flipflops oder eines Zählers (insbesondere um eine parameterabhängige Zählung zu beginnen oder zu beenden), Schreibbefehle zum Schreiben eines Datenwortes von der Rechnereinheit 10 in ein Register des I/O-Kreises 12 und Lesebefehle eines solchen Datenwortes aus einem Register des I/O-Kreises in einen Speicher der Rechnereinheit 10. Während die erste Befehlsart ein 1-Zyklus-Befehl ist-, sind die beiden anderen Befehlsarten 2-Zyklen-Befehle, wie noch näher beschrieben wird. Bei einem 8-bit-Datenbus 11 sind auf diese Weise 256 verschiedene Befehle möglich.

Die Rechnereinheit stellt zur Steuerung neben den Daten des Datenbusses ein CS-Signal zur Auswahl des anzusprechenden Schaltkrreises mit einer Dauer von ungefähr 500 ns zur Verfügung. Während dieses Schalikreis-Auswahisignals CS wird noch ein Steuertaktsignal DS mit einer Länge von ungefähr 150 nS zur Verfugung gestellt, durch das der eigentliche Befehl ausgelöst wird. In der Dekodier- und Synchronisationsschaitung 53 wird ständig das jeweils am Datenbus 11 anliegende Datenwort dekodiert und entsprechend der Decodierung als Befehl einem der UND-Gatter M7 bis 57 zugeleitet. Nur wenn gleichzeitig ein CS- und ein DS-Signal anliegen wird das entsprechende UND-Gatter #7 bis 52 durchgeschaltet. Jetzt sind drei Möglichkeiten zu unterscheiden^

1« 1 -Zyklus -UjBschal t'oefehl

Das Äusgarigssignal des entsprechenden UND-Gatters ^? bzw. ^8 wird direkt zur Steuerung des umzuschaltenden Bauteils im I/O-Kreis 12 diesem zugeführt, was nicht näher dargestellt ist.

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2. 2-Zyklen-Schreibbefehle

Durch das Ausgangssignal eines der UND-Gatter 49 oder 50 wird eines der Flipflops 5^ oder 55 gesetzt. Dadurch wird einmal ein 1-Signal an den D-Eingang des Flipflops 64 gelegt und zum andern über das ODER-Gatter 65 zunächst ein Interrupt-Befehl für die Rechnereinheit 10 verhindert, solange dieses Signal besteht. Eine solche Sperrung eines Interrupt-Befehls ist ebenfalls während der Dauer eines CS-Signais gegeben. Dieser Zustand bleibt solange erhalten, bis zu einem späteren Zeitpunkt wieder gleichzeitig ein CS- und ein DS-Signal erscheinen. Durch die Anstiegsflanke des CS-Signals wird infolge des am D-Eingang anliegenden 1-Signals das Flipflop 64 gesetzt. Damit werden einmal über den Inverter 68 die UND-Gatter 47 bis 52 für weitere eventuell auftretende Dekodiersignale gesperrt und die UND-Gatter 59 und (natürlich auch die UND-Gatter 6l und 62) so vorbereitet, daß bei Erscheinen des DS-Signal dasjenige UND-Gatter 59_} 60 durchlässig wird, das mit dem gesetzten Flipflop 54 oder 55 verbunden ist. Während des Ausgangssignals des UND-Gatters 59 oder 60 (U59 bzw. U6O) wird ein zugeordnetes Register im I/0-Kreis 12 angesteuert, das daraufhin das im Datenbus 11 vorliegende Datenwort übernimmt. Mit der Rückflanke eines CS-Signals wird infolge des am D-Eingang anldegenden Signals U64 das Flipflop 67 gesetzt. Durch das ausgangsseitig entstehende Signal U67 werden über das ODER-Gatter 73 die Flipflops 54 bis 57 sowie das Flipflop 64 rückgesetzt. Infolge dieses Rücksetzens wird über das NOR-Gatter 66 das Flipflops 67 ebenfalls rückgesetzt. Es liegt nun wiederum der ursprüngliche Zustand vor.

Wenn nach dem ersten Zyklus ein DS-Signal erscheint, ohne daß gleichzeitig ein CS-Signal anliegt, so wirkt sich dies in keiner Weise aus, da die UND-Gatter 59, 60 infolge des fehlenden Signals U64 am Ausgang des Flipflops 64 gesperrt sind.

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3· 2-Zyklen-Lesebefehle

Die Vorgänge, die sich hier abspielen, entsprechen den Vorgängen bei den Schreibbefehlen. Die wirksamen Bauteile sind jetzt die Flipflops 56 oder 57, bzw. die UND-Gatter 6l, 62. Durch eines der Ausgangssignale der UND-Gatter 61, 62 (U6l bzw. U62) wird ein zugeordnetes Register im I/O-Kreis 12 angesteuert, das daraufhin das im Datenbus 11 vorliegende Datenwort übernimmt. Dies wird durch das entsprechende Signal U69 am Ausgang des UND-Gatters 69 ermöglicht, durch das die Umschalteinichtung 29 im I/O-Kreis 12 zum Einlesen umgeschaltet wird. Die Signaldauer U6l bzw. U62 ist länger als die Signaldauer U59 bzw. U60, da nunmehr keine Verknüpfung mehr mit dem DS-Signal vorliegt.

Zu Beginn eines Programmzyklus können die Flipflops 5^ bis 57 sowie €M auch über die Leitung 21 von einer Power-On-Reset-Schaltung aus rückgesetzt werden, um einen definierten Anfangszustand zu erreichen.

Es sei noch festgehalten, daß verschiedene Funktionen, wie z.B. die Interrupt-Möglichkeit, softwaremäßig realisiert werden können.

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Claims (10)

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   Ansprüche

   y Rechnersystem mit einer Rechnereinheit, insbesondere einem Mikrorechner, und einer damit über einen Datenbus verbundenen Eingabe-/Ausgabe-Einheit, an die externe Signale anlegbar sind und über die errechnete Werte und/ oder Signale nach außen abgegeben werden, dadurch gekennzeichnet, daß die Eingabe-/Augabe-Einheit (12) eine Steuerschaltung (13) aufweist, die eine mit dem Datenbus (11) verbundene Dekodiereinrichtung (¹JO) enthält, deren mit Steuerbefehlen beaufschlagte Ausgänge mit dem Registerund Zählerteil (76) der Eingabe-/Ausgabe-Einheit (12) verbunden sind.
2. 2. Rechnersystem nach Anspruch 1, dadurch gekennzeichnet, daß die Steuerbefehle Schreib- und/oder Lese- und/oder Schaltbefehle sind.

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3. 3· Rechnersystem nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß der Dekodiereinrichtung (40) eine Torschaltung (47 bis 52) nachgeschaltet ist, die Steuerbefehle nur bei gleichzeitigem Vorliegen eines Steuertaktsignals (Data-Strobe, DS) von der Rechnereinheit (10) durchläßt.
4. 4. Rechnersystem nach Anspruch 3, dadurch gekennzeichnet, daß die Torschaltung (47 bis 52) zusätzlich durch Schaltkreis-Auswahlsignale (Chip-Select, CS) steuerbar ist.
5. 5· Rechnersystem nach Anspruch 3 oder 4, dadurch gekennzeichnet, daß Zwischenspeicher (54 bis 57) für solche Steuerbefehle vorgesehen sind, die mehrere Taktzyklen beanspruchen.
6. 6. Rechnersystem nach einem der Ansprüche 3 bis 5, dadurch gekennzeichnet, daß eine zeitliche Ablaufsteuerung (74) für Steuerbefehle vorgesehen ist, die mehrere Taktzyklen beanspruchen.
7. 7. Rechnersystem nach Anspruch 6, dadurch gekennzeichnet, dafi im ersten Taktzyklus der dekodierte Befehl gespeichert und dem entsprechenden Ausgang der Steuerschaltung zugeordnet wird und daß beim folgenden Taktzyklus der Ausgang über eine Torschaltung (59 bis 62) zur Ausführung des Befehls freigegeben wird.

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8. 8. Rechnersystem nach Anspruch 6 oder 7, dadurch gekennzeichnet, daß die Ablaufsteuerung (7¹O einen Löschkreis (67, 73, 66) zur Löschung der Speicher (5H bis 57, 61, 67) nach Ausführung des Befehls aufweist.
9. 9. Rechnersystem nach einem der Ansprüche 3 bis 8, dadurch gekennzeichnet, daß eine Torschaltung (65) zur Verhinderung einer Programmunterbrechung (Interrupt) bei Vorliegen eines Schaltkreis-Auswahlsignals (CS) unü/oaer bei Vorliegen eines mehrere Taktzyklen beanspruchenden Steuerbefehls vorgesehen ist.
10. 10. Rechnersystem nach einem der vorhergehenden Ansprüche, dadurch gekennzeichnet, daß eine Logikschaltung (69, 70) zur Erkennung von Schalt- oder Lesebefehlen eine Umschalteinrichtung (29) für die Durchlaßrichtung im Datenbus (11) entsprechend betätigt.

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