DE2750000B2 - Asynchron-zu-synchron-Datenübertragungssystem - Google Patents

Description

Die Erfindung bezieht sich auf ein Datenübertragungssystem gemäß Oberbegriff des Patentanspruchs 1. Serielle Datenübertragungsverfahren kann man grob in zwei Klassen unterteilen: asynchron und synchron. Asynchrone Übertragung tritt auf, wenn die Intervalle zwischen Eingangsdaten ungleichmäßig und unabhängig von zugeordneten Kanaltakteigenschaften sind. Synchrone Übertragung tritt auf, wenn die Intervalle zwischen den Daten entsprechend den zugeordneten Taktparametern gleichförmig gemacht sind. Bei asynchroner Übertragung paßt sich das Datenübertragungssystem an die Daten an. Bei synchroner Übertragung müssen die Daten in einer Form vorliegen, die mit festen Takteigenschaften verträglich ist. Typisch für asynchrone Daten sind die durch eine Faksimile- oder eine andere Abtastvorrichtung erzeugten Daten. Asynchrone Übertragung wird prinzipiell bei relativ niedrigen Geschwindigkeiten benutzt, vielleicht bis zu 1800 Bits pro Sekunde auf Sprachbandkanälen.

Synchrone Daten werden hauptsächlich in Datenprozessoren erzeugt und können bis zu Tausenden serieller Bits pro Sekunde bei Sprachbandkanälen umfassen.
Ein Zwischentyp der Datenübertragung ist vom

jo Baudot-Code der Drucktelegraphie abgeleitet. Die Daten werden dabei zeichenweise im Baudot-Code übertragen, bei dem fünf parallele Lochpositionen auf einem Streifen benutzt werden, um alphanumerische Zeichen zu codieren. Der Code wird seriell zusammen

J5 mit einem Startbit einer festgelegten Übergangsrichtung, das jeder Gruppe von fünf Nachrichtenbits vorausgeht, und einem Stopbit mit entgegengesetzt gerichtetem Übergang übertragen. Eine Modernisierung des Baudot-Codes führte zum EBCDIC-Code (Extended Binar Coded Decimal Interchange Code) mit neun Bits und zum ASCII-Code (American Standard Code für Information Interchange) mit zehn Bits. Die zusätzlichen Bits ermöglichen es, die Anzahl der verfüglichen Symbole im Code zu erhöhen und fehlerfeststellende Paritätsbits zu benutzen. Die neueren Codes umfassen Start- und Stopbits und werden generell als Zeichenasynchron beschrieben, d. h., das Zeitintervall zwischen den Zeichen ist variabel. Das Intervall zwischen den Bits innerhalb eines Zeichens ist jedoch weitgehend synchron, jedoch nicht notwendigerweise mit derselben Folgefrequenz wie der des Übertragungssystems.

Es ist auch bereits ein Verfahren zur Übertragung digitaler Daten bekannt (DE-AS 25 21 731), bei dem eine Umwandlung bitparalleler in bitserieller Signale auf der Sendeseite und eine entsprechende Umwandlung bitserieller in bitparallele Signale auf der Empfangsseite im Vordergrund steht. Die Daten werden in einem bitparallelen Format empfangen, das zwar Startbits, aber keine Stopbits aufweist. Die taktmäßige Steuerung der asynchronen Paralielabtastung erfolgt derart, daß für asynchron eingehende Signale in äquidistanten Zeitintervallen, die kleiner als die Zeitdauer eines Datenbits, sind Abtastvorgänge ausgeführt werden. Die Abtastung der ankommenden Signale mit einer Folgefrequenz, die größer ist als die Folgefrequenz, mit der die ankommenden Signale empfangen werden, führt nicht dazu, daß die Ausgangs-

folgefrequenz am Übertragungskanal größer als die Eingangsfolgefrequenz ist.

Es ist Aufgabe der vorliegenden Erfindung, ein asynchrones Datencodeformat an einem synchronen Datenübertragungskanal anzupassen, wobei die maximale Eingangsdatenfolgefrequenz die Kanaldatenfolgefrequenz bei der Anpassung geringfügig übersteigt.

Die Lösung der Aufgabe ist im Anspruch 1 gekennzeichnet. Weiterbildungen sind in den Unteransprüchen angegeben.

Dem erfindungsgemäßen Prinzip entsprechend werden in einem Eingangspuffer auf der Senderseite zeichenorientierte serielle Datenbitfolgen kontinuierlich auf das Auftreten von Startbitübergängen überwacht in Abhängigkeit von solchen Übergängen und bei einer Phase, die durch deren Auftreten bestimmt ist, wird jedes Zeichen zunächst mit der Synchrondatenfolgefrequenz über seine feste Länge abgetastet, und danach wird jedes Zeichen erneut abgetastet, und zwar mit der Synchrondatenfolgefrequenz, jedoch bei der dem Übertragungskanal zugeordneten konstanten Phase, bevor es dem Kanal aufmoduliert wird. Und auf der Empfangsseite wird in einem Ausgangspuffer der ankommende Serielldatenstrom nach der Demodulation auf das Auftreten von Startbitübergangen überwacht, und in Abhängigkeit von solchen Übergängen und bei einer durch deren Auftreten bestimmten Phase wird jedes Zeichen zunächst über eine Zeichenlänge mit einer Folgefrequenz abgetastet, die höher als die Synchrondatenfolgefrequenz ist, und danach wird jedes Zeichen erneut abgetastet, und zwar mit einer anderen Folgefrequenz, die niedriger als diejenige ist, bei welcher die erste Abtastung stattfand. Aufeinanderfolgende empfangene Zeichen werden auf das Vorhandensein oder Nichtvorhandensein eines Stopbits überwacht, und Stopbits werden eingefügt, wo sie vermißt werden, oder abgekürzt.

Der Eingangs- und der Ausgangspuffer erlauben, daß die Innerzeichenbitfolgefrequenz die Synchronfolgefrequenz bis in die Größenordnung von einem Prozent leicht übersteigt. Ankommende Zeichen, deren Innerzeichenbitfolgefrequenz die Synchronfolgefrequenz übersteigt, werden, wenn sie mit der Synchronfolgefrequenz abgetastet werden, in aufeinanderfolgenden Bits zunehmend später abgetastet, bis ein ganzes Bit verlorengeht Alle Nachrichtenbits sowie das Startbit besitzen identische Zeitintervalle, und die Kompensation tritt durch Verkürzen des Stopbits auf. Wenn Zeichen kontinuierlich mit einer Innerzeichenbitfolgefrequenz oberhalb der Synchronfolgefrequenz auftreten, kann gegelegentlich ein Stopbit ganz verlorengehen. Bei einer dauernden Übergeschwindigkeit von einem Prozent würde ein Stopbit in zehn ASCII-Zeichen verlorengehen.

Das Abtasten im Ausgangspuffer wird mit einer Folgefrequenz durchgeführt, die höher ist als die im Eingangspuffer, so daß ein bei der Übertragung gelegentlich verlorengegangenes Stopbit empfangsseitig wieder eingefügt werden kann.

Ein spezielles Merkmal einer Weiterbildung der Erfindung zieht in Betracht, daß einige Datenendstelllen ein Dauerimpulspausensignal als Unterbrechungs- oder »Trennungs«-Befehl benutzen, der normalerweise etwas langer als zwei Zeichen ist Ein Trennungsdehner oder Trennungsverlängerer und ein Trennungsdetektor können in den entsprechenden Eingangs- und Ausgangspuffern vorgesehen sein, um zu erzwingen, daß Trennungsintervalle wenigstens die Länge zweier Zeichen aufweisen, damit eine fehlerhafte Einfügung eines Stopbits in ein Befehlssignal vermieden wird.

Für ein beispielshaftes Datenkonzentrations- unc -Umsetzungssystem ist angenommen, daß die synchron« serielle Übertragungsfolgefrequenz, die dem Übertra gungskanal zugeordnet ist, 1200 Bits pro Sekunde beträgt. Das ASCII-Start-Stop-Zeichen ist 10 Bits lang einschließlich eines Startbits, eines Stopbits und ! Datenbits. Das EBCDIC-Start-Stop-Zeichen ist 9 Bit!

ίο lang, einschließlich eines Startbits, eines Stopbits und Datenbits. Eine Anpassung an andere Zeichen mit einei anderen Anzahl von Datenbits kann leicht vorgenom men werden. Entsprechend der Negativlogik-Überein kunft weisen Markierungsbits (1) niedrigen Pegel unc

! 5 Pausenbits (0) hohen Pegel auf, Startbits und Trcnnungs bits weisen niedrigen Pegel auf und werden folglich durch negativ gerichtete Übergänge eingeleitet Stop bits weisen hohen Pegel auf. Datenbits weisen hoher oder niedrigen Pegel auf, was von ihren Inhalt abhängt Ein typisches Start-Stop-Zeichen 40 ist in Fig. gezeigt.

Im folgenden wird die Erfindung anhand vor Ausführungsformen näher erläutert In der Zeichnung zeigt

F i g. 1 ein vereinfachtes Blockschaltbild eines Sen ders für ein erfindungsgemäßes Datenübertragungssy stern mit einem Eingangspuffer zur Konzentration unc Umwandlung zeichenorientierter Daten, deren Daten folgefrequenz die Synchrondatenübertragungsfrequenz

to etwas überschreiten kann, und

F i g. 2 ein vereinfachtes Blockschaltbild eines Emp fängers eines erfindungsgemäßen Datenübertragungs systems, das den Sender der F i g. 1 umfaßt, wobei dei Empfänger einen Ausgangspuffer umfaßt zur Rückver wandlung konzentrierter zeichencrientierter Daten mii fehlenden Stopbits in volle Zeichen.

Die F i g. 1 und 2 stellen die Sende- bzw. Empfangs endstelle eines Datenübertragungssystems dar, da: einen Analogübertragungskanal, wie einen Telefonsprachbandkanal, benutzt. Die F i g. 1 und 2 umfassen je Eingangs- und Ausgangspuffer, um einen vollsynchronen Übertragungskanal an Start-Stop-Zeichen anzupassen, die unregelmäßige Zwischenzeichenintervalle auf weisen, jedoch weitgehend synchrone Innerzeichen Intervalle. Die Eingangs- und Ausgangspuffer erlauber eine Abweichung der Innerzeichenintervalle von dei Synchronfolgefrequenz innerhalb Grenzen, wie + 1,25%, -2,5% eines Nennwertes von 1200 BPS (BiI pro Sekunde). Wenn die Innerzeichenfolgefrequenz die Synchronfolgefrequenz überschreitet wird das Stopbit bezüglich seiner Länge eingestellt um die anhaltende Übergeschwindigkeitsübertragung einer kontinuierli chen Zeichenfolge bei einer die Synchrondatenfolgefrequenz übersteigenden Folgefrequenz zu erlauben.

F i g. 1 zeigt die Senderendstelle eines Synchron-Datenübertragungssystems, die einen Eingangspuffer 8 für asynchrone zeichenorientierte Eingangssignale aufweist Die Senderendstelle der F i g. 1 umfaßt eine Basisbanddigitaldatenquelle 10, einen Hochgeschwindigkeitstaktgeber 28, einen freilaufenden Frequenzteiler 29, einen rückstellbaren Frequenzteiler 19, einen Startübergangsdetektor 17, einen Bitzähler 22, eine Haltevorrichtung 26, einen Asynchronabtaster 12, einen Synchronabtaster 13, einen Trennveriängerer 16, einen Trenndetektor 18 und einen Modulator 14. Das Ausgangssignal des Modulators 14 kann auf einen Analogübertragungskanal 15 geliefert werden, beispielsweise als ein Phasenumtast-Signal.

Die Datenquelle 10 nimmt serielle Daten von einer Teilnehmerbüromaschine mit einer Nennfolgefrequenz von 1200 BPS an. Der Modulator 14 unterwirft einen 1200-Hz-Sinusträger typischerweise einer Phasenverschiebungsmodulation in vier diskrete Phasenänderungen bei einer Baud-Geschwindigkeit von 600. Die Datenquelle 10 und der Modulator 14 weisen herkömmlichen Aufbau und herkömmliche Arbeitsweise auf.

Nicht in Zeichen organisierte serielle Daten laufen von der Quelle 10 durch den Asynchronabtaster 12 und den Synchronabtaster 13 zum Modulator 14. Tatsächlich ist der Asynchronabtaster 12 für Synchrondaten redundant. Beide Abtaster werden vom Hochgeschwindigkeitstaktgeber 28 getrieben, arbeiten typischerweise beim /=iöiachen der Synchrondatenfolgefrequenz, beispielsweise 1200 BPS, damit die Abtastung bei der Synchronfolgefrequenz auftritt. Der Asynchronabtaster 12 unterscheidet sich vom Synchronabtaster 13 lediglich darin, daß er in seiner Phase variabel ist. Für kontinuierliche Daten sind die Phasen beider Abtaster identisch. Wenn kontinuierliche Daten verwendet werden, sind der Startdetektor 17, der Trennungsdetektor 18 und der Trennungsstrecker 16 inaktiviert.

Zeichenorientierte Daten aktivieren jedoch den Startübergangsdetektor 17, der durch ein D-Fjipflop verwirklicht werden kann, dessen Ausgang Q dem Zustand des Dateneingangs D in Übereinstimmung mit Takteingaben C folgt. (Das Ausgangssignal Q ist das Komplement des Ausgangssignals Q.) Der Setzeingang S und der Rücksetzeingang R verschieben, wenn sie aktiviert werden, den Ausgang Q auf einen hohen (H) bzw. niedrigen (L) Zustand, unabhängig von der Takteingabe. Der Takteingang C des Startdetektors 17 wird mit der 16fachen Datenfolgefrequenz vom Taktgeber 28 versorgt Somit kann der Ausgangszustand Q des Detektors bezüglich der Synchrondatenfolgefrequenz in 16 diskrete Phasen geändert werden. Ein NOR-Gatter 30, dem als Eingangssignale die Datenserie und das Q-Ausgangssignal zugeführt werden, erzeugt eine momentane Spitze, wenn der Startübergang auftritt. Wenn das <?-Ausgangssignal des Detektors 17 bewirkt, daß der NOR-Gatter 30 momentan den Η-Wert auf Leitung 34 gibt, werden der Frequenzteiler 19, der Trennungsdetektor 18 und der Bitzähler 22 in den Gesamtnullzustand zurückgesetzt, und die Flipflo-Haltevorrichtung 26 wird zurückgesetzt, so daß sie an ihrem Ausgang Q ein H-Ausgangssignal auf Leitung 27 gibt Das Η-Signal auf Leitung 27 setzt den Detektor 17 in einen Zustand zurück, der diesen wirksam daran hindert, während der Länge eines Zeichens auf Startübergänge zu reagieren.

Der Frequenzteiler 19 zählt das Ausgangssignal des Hochgeschwindigkeitstaktgebers 28 auf die Synchronfolgefrequenz herab. Effektiv erzeugt der Frequenzteiler 19 / Zustandsänderungen für jeden SynchronintervalL Ein UND-Gatter 20 ist mit den verschiedenen Herabzählstufen des Frequenzteilers 19 so verbunden, daß es beim periodisch wiederkehrenden Zählstand von JIl einen Abtastimpuls an den Asynchronabtaster 12 liefert, der nahe den Mitten der Innerzeichenbits auftritt Ein binäres Herabzählen von 16 ist bekanntlich durch vier Schieberegisterabschnitte zu verwirklichen. Der Zählstand 8 (16/2) wird von einem Gesamtnullbezugswert aus erreicht, wenn die Ausgabe der Stufe höchster Ordnung Eins und die Ausgaben der restlichen Stufen Null sind. Deshalb tastet der Asynchronabtaster 12 jedes Datenbits in einem Nachrichtenzeichen im wesentlichen bei dessen Mitte ab, und der (^-Ausgang des Abtasters 12 folgt dem Binärzustand des D-Eingangs.

Gleichzeitig wird das Mittenzählwertausgangssignal des Gatters 20 über Leitung 36 dem Bitzähler 22 zugeführt. Der Bitzähler 22 zählt von Null (da er durch das Erkennen eines Startbits durch den Detektor 17 zurückgesetzt war) bis eins weniger als die Anzahl Λ/Bits in einem Zeichen. Ein ASCII-Zeichen beispielsweise weist 10 Bits auf, einschließlich des Start- und des

ίο Stopbits. Deshalb ist für ein ASCII-Zeichen das UND-Gatter 25 mit den Herabzählstufen des Zählers 22 so verbunden, daß es beim Zählwert 9 ein Übereinstimmungsausgangssignal erzeugt. Dieser Zeichen-Ende-Zählwert markiert die Position des Stopbits und wird verwendet, um die Fiipfiop-Haiievorrichiung 26 in den Zustand zu versetzen, in welchem das (?-Ausgangssignal auf Leitung 27 niedrig (L) ist, so daß die Blockierung des Startbit-Detektors 17 aufgehoben wird. Der Detektor 17 ist nun frei, um auf das nächste Startbit zu reagieren.

Man beachte, daß die Haltevorrichtung 26 am Ende des Zeichenzählwertes bei der Synchronfolgefrequenz freigegeben wird, unabhängig von der Innerzeichenbitfolgefrequenz des zu sendenden Zeichens. Sollte die Bitfolgefrequenz des ankommenden Zeichens die Synchronfolgefrequenz überschreiten, wird das Stopbit in der letzten Hälfte seines Intervalls abgetastet und dauert an, bis der nächste Startübergang auftritt, und folglich variiert seine Länge. Somit ist die Diskrepanz zwischen einer übermäßigen ankommenden Bitfolgefrequenz und der Synchronbitfolgefrequenz durch eine Verkürzung des Stopbits kompensiert. Da das Stopbit das einzige Bit ist, das kürzer als Vi 200 Sekunden sein darf, kann der Synchronabtaster 13 möglicherweise bei seiner Abtastung versagen. Ein Zeichen kann somit seines Stopbits beraubt werden.

Der zeichenorientierte Datenwert, der im Asynchronabtaster 12 in einer durch das Auftreten des Startbits bestimmten Phase abgetastet wird, wird im Synchronabtaster 13 in neue zeitliche Abstimmung mit der Phase des Übertragungskanals gebracht, und zwar unter der Taktsteuerung des freilaufenden Taktgebers 28, die über den Frequenzteiler 29 geschieht, dessen Teilungsrate ebenfalls /ist. Für die beschriebene Ausführungsform ist /=16.

Der Sender der F i g. 1 trägt auch jenen Start-Stop-Systemen Rechnung, die ein stetiges Impulspausensignal als Unterbrechungs- oder »Trenn«-Befehl benutzen. Ein volles Trennzeichen weist beim 9-Bit-Kode (N=9) eine Länge von minimal 9 Bits und beim 10-Bit-Kode (N=\0) eine Länge von wenigstens 10 Bits auf. Ferner gibt es ein Löschungszeichen, das bei ASCII als ein Startbit kodiert ist dem 8 Impulspausenbits und ein Markierungsstopbit folgt

Um es zu ermöglichen, beim Empfängerausgangspuffer zwischen einem Annulierungskode und einem Trennkode zu unterscheiden, ist der Trennungsstrecker 16 im Eingangspuffer der F i g. 1 vorgesehen.

An den Bitzähler 22 ist ein UND-Gatter 23 angeschlossen, das Zählstände von N=IO (für den ASCII-Kode) oder N= 9 (für den EBCDIC-Kode) überwacht Die Trennung wird für den ASCII-Kode auf 24 oder 25 Bits und für den EBCDIC-Kode auf 21 oder 22 Bits verlängert oder gestreckt

Beim Trennungsdetektor 18 handelt es sich um ein rückstellbares Flipflop, das dauernd das Vorhandensein von Stopbits in der Basisbanddatenserie von der Datenquelle 10 überwacht Sein S-Eingang ist über ein ODER-Gatter 21 an eine Datenverbindung 11 ange-

schlossen. Daher geht der (^-Ausgang auf L, wenn ein Stopbit auftritt, und hindert dadurch das UND-Gatter 23 daran, den Zählwert N zu erreichen, um den Trennungsstrecker 16 zu setzen. Sein Λ-Eingang ist mit einer Rücksetzleitung 34 vom Startübergangsdetektor

17 verbunden. Folglich wird das UND-Gatter 23 jedesmal freigegeben, wenn ein Zeichen vorhanden ist, und es bleibt freigegeben, bis ein Stopbit auftritt.

Zur gleichen Zeit, zu welcher das UND-Gatter 23 den Zählwert N erreicht, setzt sein Ausgangssingal die Haltevorrichtung 26 über das ODER-Gatter 24 zurück, um den Startdetektor 17 daran zu hindern, auf Startübergänge zu reagieren und den Trennungsdetektor 18 zurückzusetzen. Wenn der Trennungsstrecker 16 über Leitung 38 vom UND-Gatter 23 gesetzt ist, geht sein Q-Ausgang auf H und setzt den Asynchronabtaster 12 zurück, um ein Impulspausenausgangsssignal an den Synchronabtaster 13 zu liefern. Der Trennungsdetektor

18 wird über eine Leitung 31 und das ODER-Gatter 21 gesetzt, um das UND-Gatter 23 zu sperren. Das Impulspausensignal wird vom Abtaster 12 erzeugt, bis der Trennungsstrecker oder Trennungsdehner 16 beim nächsten Zählwert von (N- 1) zurückgesetzt wird, was auch das UND-Gatter 25 aktiviert. Der Startdetektor 17 wird ebenfalls zurückgesetzt, um seine Suche nach Startübergängen erneut vorzunehmen.

Es tritt ein geringfügiger Nachteil auf, wenn ein Datenwert während der Trennungsdehnungsperiode übertragen wird, da der Startdetektor 17 am Ende der gedehnten Trennung auf ein Nachrichtenbit wie auf ein Startbit reagieren und eine Falschsynchronisation verursachen kann,. Ein oder zwei Zeichen können fehlerhaft sein, bis die Synchronisation wiedergewonnen ist.

F i g. 2 zeigt die Empfängerendstelle eines Synchrondatenübertragungssystems, die einen Ausgangspuffer 49 für asynchronzeichenorientierte empfangene Signale aufweist. Die Empfängerendstelle der Fig.2 umfaßt einen Demodulator 50, eine Verzögerungseinheit 51, einen Startübergangsdetektor 67, einen Takiwiedergewinnungszeitgeber 63, Frequenzteiler 64 und 69, einen Bitfrequenzzähler 73, eine Stopbit-Vorhanden-Haltevorrichtung 76, einen Trennungsdetektor 52, Steuerungsgatter 56 bis 58, ein Steuerungsflipflop 65, einen Abtaster 59, eine Stopbit-Nicht-Vorhanden-Haltevorrichtung 86 und eine Datensenke 60.

Die Empfangsendstelle der Fig.2 wird durch den Taktwiedergewinnungszeitgeber 63 gesteuert, der bei einer Frequenz arbeitet, die K-ma\ so groß ist wie die Datenfolgefrequenz ist, wobei K eine ganze Zahl ist. Das Ausgangssignal des Frequenzteilers 64 ist exakt die Synchronabtastfolgefrequenz. Wenn in der Sendestelle das beispielhafte Vielfache der Synchrondatenfolgefrequenz von /=16 gewählt worden war, wird in der Empfangsendstelle eine höhere Genauigkeit der Steuerung erreicht, indem ein Vielfaches der Synchrondatenfolgefrequenz von K= 64 gewählt wird. Demgemäß weist der Zeitgeber 63 zu beispielhaften Zwecken eine Folgefrequenz auf, die das 64fache der Datenfolgefrequenz ist

Der Taktwiedergewinnungszeitgeber 63 und sein Frequenzteiler 64 können vorteilhafterweise durch eine bekannte Taktiwedergewinnungsanordnung verwirklicht werden.

Ankommende Paßbandsignale werden zunächst im Demodulator 50 in das Basisband demoduliert und erscheinen am Verbindungspunkt 53, nachdem sie durch eine N-BiI-Verzögerungseinheit 51 gelangt sind (N = Bits pro Zeichen).

Wären kontinuierliche serielle Synchrondaten empfangen worden, würden der Startdetektor 67, die Haltevorrichtung 76 und 86 und der Trennungsdetektor 52 effektiv aus der Schaltung ausgeschaltet. Basisbanddaten würden über ein UND-Gatter 56 und ein ODER-Gatter 58 zum Abtaster 59 geleitet, der mit einer im wesentlichen durch K geteilten Frequenz des Zeitgebers 63 getaktet wird. Das Q-Ausgangssignal des

ίο Abtasters 59 wird zur endgültigen Verarbeitung durch den Datenteilnehmer zur Datensenke 60 geliefert.

Wenn zeichenorientierte Daten an der Verbindungsstelle 53 empfangen werden, überwacht der Startdetektor 67 den ersten negativ gerichteten Übergang. Auf dessen Auftreten hin geht sein Q-Ausgang auf H und erzeugt über ein NOR-Gatter 66 zusammen mit einem Dateneingangssignal und dem (J-Ausgangssignal eine Spitze, um den Frequenzteiler 69 und den Bitzähler 73 über eine Leitung 78 in den Nullzustand zurückzusetzen und ferner die Stopbit-Vo^handen-Flipflophaltevorrichtung 76 auf emen hohen Q-Ausgangszustand zurückzusetzen. Das φ-Ausgangssignal setzt über Leitung 77 den Startdetektor 67 in einen Zustand zurück, der diesen daran hindert, auf weitere negative Übergänge in den ankommenden Signalen zu reagieren.

Die effektive Abtastfolgefrequenz im Empfänger ist auf etwas oberhalb der Synchronfolgefrequenz erhöht, indem der Abtastimpuls von dem durch (K-1) teilenden Frequenzteiler 69 ein Bit zu früh abgenommen wird, wodurch die Abtastfolgefrequenz effektiv zum K/(K— l)-fachen der Synchronfolgefrequenz gemacht wird. Im Erläuterungsbeispiel wird die Abtastfrequenz am Verbindungspunkt 89 64/63 der Synchronfrequenz oder 1219 Hz. Wie angedeutet wird der Frequenzteiler

J5 69 beim 63. Zählwert auf Null zurückgestellt

Um eine Überlaufsituation zu verhindern, ist der Bitzähler 73 mit dem Frequenzteiler 69 über ein UND-Gatter 70 verbunden, das so programmiert ist, daß das Zählen nach einer Rückstellung einen Zählwert vor dem Abtastimpuls eingeleitet wird, also beim Zählwert K-2 statt beim Zählwert K—\. An die Herabzählstufen des Bitzählers 73 ist ein UND-Gatter 74 so angeschlossen, daß es einen Zeichen-Ende-Zählwert (N) erzeugt, der mit der erwarteten Position des Stopbits übereinstimmt. Der Zeichen-Ende-Zählwert wird UND-Gattern 75 und 85 zugeführt Das UND-Gatter 75 steuert die Stopbit-Vorhanden-Haltevorrichtung 76 und das UND-Gatter 85 steuert die Stopbit-Nicht-Vorhanden-Haltevorrichtung 86. Die Haltevorrichtung 76 arbeitet im wesentlichen in der gleichen Weise wie die Haltevorrichtung 26 in Fig. 1, um die Periode zu bestimmen, während welcher der Startbitdetektor 67 auf Startübergänge reagieren kann.

Die Stopbit-Vorhanden-Haltevorrichiung 76 und die Stopbit-Nicht-Vorhanden-Haltevorrichtung 86 werden ferner durch den Zustand der N-Verzögerungseinheit 51 und des Trennungsdetektors 52 gesteuert Die N-Bit-Verzögerungseinheit 51 speichert effektiv ein vollständiges Zeichen. Jedes Datenzeichen umfaßt normalerweise ein Pausenbit und wenigstens ein Markierungsstopbit Das Trennzeichen ist ein Gesamtpausenzeichen, das sich über wenigstens 2N Bits erstreckt Wenn ein Gesamtpausen-UND-Gatter 54, das mit den Zwischenstufenpunkten der Verzögerungseinheit 51 verbunden ist, und der (^-Ausgang des Trennungsdetektors 52 auf H sind, wird der Gatterausgang sowohl für den Freizustand als auch den Normalzeichenzustand auf L gehalten. Immer wenn

jedoch das Gesamtpausenzeichen auftritt, geht der Ausgang des Gatters 54 auf H.

Der Ausgang des Gatters 54 ist über eine Leitung 81 mit einem NOR-Gatter 82 verbunden. Dem anderen Eingang des NOR-Gatters 82 wird der am Verbindungspunkt 53 erscheinende verzögerte Datenwert zugeführt. Aufgrund der Funktionsregel für ein NOR-Gatter gilt: Wenn ein Eingang auf L gehalten wird, nimmt der Ausgang den inversen Wert des anderen Eingangs an. Somit zeigt der Ausgang des Gatters 82 normalerweise den komplementär ergänzten Datenwert. Wenn umgekehrt das Gesamtpausengatter auf H geht, um anzuzeigen, daß zwei Gesamtpausenzeichen nacheinander auftreten, wird der Ausgang des Gatters 82 unabhängig vom Dateneingang auf L gehalten.

Beim Zeichen-Ende-Zählwert sollte die Datenleitung H sein, wenn das Stopbit auftritt. In diesem Zustand geht das UND-Gatter 75 in den H-Ausgangszustand, setzt die Stopbit-Vorhanden-Haltevorrichtung 76 und stellt die Stopbit-Nicht-Vorhanden-Haltevorrichtung 86 über ein ODER-Gatter 93 zurück. Die ankommenden Daten werden direkt über das UND-Gatter 56 und das ODER-Gatter 58 zum Abtaster 59 durchgesteuert. Wenn ein einziges Stopbit fehlt, wird jedoch die komplementär ergänzte Dateneingabe in das UND-Gatter 85 in Übereinstimmung mit dem Zeichen-Ende-Zählstand vom UND-Gatter 74 zu H, und das UND-Gatter 85 geht auf H₁ um die Stopbit-Nichtvorhanden-Haltevorrichtung 86 zu setzen. Das hohe (?-Ausgangssignal der Haltevorrichtung 86 auf Leitung 62 wird über ein UN D-Gatter 61 auf das Steuergatter 57 und (über einen Inverter 92) auf das Steuergatter 56 gegeben, wodurch das Gatter 56 gesperrt und das Gatter 57 freigegeben wird. Das hohe Q-Ausgangssignal, das am S-Eingang der Verzögerungseinheit 55 steht, hat den Q-Ausgang auf H gehalten. Folglich wird dem Abtaster 59 ein Stopbit aufgeprägt sowie ein Weg für ankommende Daten vollendet ist auf dem sie die 1-Bit-Verzögerungseinheit 55 durchlaufen, bevor sie dem Abtaster 59 über das UND-Gatter 57 und das ODER-Gatter 58 zugeführt werden.

Eine 1-Bit-Verzögerungseinheit 55 kann leicht durch ein D-Flipflop verwirklicht werden, das durch den Halteimpuls von der Haltevorrichtung 86, wie zuvor erwähnt, zurückgesetzt wird. Der (^Ausgang der Verzögerungseinheit geht auf H und bewirkt, daß ein Stopbit anfänglich in die zum Abtaster 59 gehende Datenserie eingefügt wird. Danach werden die verzögerten Daten an den Abtaster 59 geliefert, bis ein Doppelabtastwert eines gegebenen Datenbits auftritt. Zu diesem Zeitpunkt stellt das Steuerflipflop 65 wieder den Ursprungszustand der Steuergatter 56 und 57 her, um die Verzögerungseinheit 55 aus dem Datenweg zu entfernen.

Im Wege der weiteren Erläuterung, wie eine beschleunigte Abtastung anders als bei der Position des Stopbits mit der Synchronabtastung im Einklang gebracht wird, ist zu bemerken, daß Abtastwerte empfangener Daten unter der Taktsteuerung des Frequenzteilers 69 empfangen werden, der effektiv 64/63x1200=1219 Abtastwerte pro Sekunde nimmt Ein Synchrondatenbit umfaßt ein Intervall, das 64 Synchrontaktimpulse mißt Das Gatter 68 liefert jedoch bei jedem 63. Taktimpuls ein Abtastausgangssignal an den Abtaster 59. Demgemäß wird das erste Startbit einer Reihe von Rücken-an-Rücken-Synchronzeichen einen Taktimpuls von seinem Ende entfernt abgetastet Das nächste Bit wird zwei Taktimpulse von seinem Ende entfernt abgetastet usw. Der 64. Impuls jedoch würde zweimal abgetastet, wenn dieser Zustand nicht verhindert wird.
Demodulierte Daten vom Demodulator 50 werden in das /V-Bit-Verzögerungsregister 51 mit der wiedergewonnenen Synchronfolgefrequenz geschoben, die vom Verbindungspunkt 89 am Ausgang des Frequenzteilers 64 geliefert wird. Das Steuerungsflipflop 65 kippt mit der Synchronfolgefrequenz. Sein (^-Ausgang geht am

ίο Beginn eines jeden Synchronabtastintervalls auf H und gibt über Leitung 88 das UND-Gatter 61 frei. Wenn das Stopbit fehlt, wie es durch ein H-Ausgangssignal am NOR-Gatter 82 angezeigt wird, erzeugt die Stopbit-Nicht-Vorhanden-Haltevorrichtung 86 ein H-Ausgangssigna! auf Leitung 62, das einem anderen Eingang des UND-Gatters 61 zugeführt wird. Somit ist das Steuerungsgatter 56 freigegeben, um einen Weg für den Empfang von Signalen durch das Verzögerungsregister 55, das UND-Gatter 57 und das ODER-Gatter 58 zum Abtaster 59 zu bilden. Der Abtasttakt vom UND-Gatter 68, der bei jedem 63. Taktwiedergewinnungsimpuls auftritt, tastet die Daten ab und setzt außerdem das Steuerungsflipflop 65 auf den L-Ausgangszustand zurück. Die Steuerungsgatter 56 und 57 werden in ihre ursprünglichen Zustände zurückgebracht, und die Verzögerungseinheit 55 wird aus dem Stromweg entfernt.

Wenn die beschleunigte Abtastfolgefrequenz vom UND-Gatter 68 in dem Zustand ist, in welchem zwei Abtastwerte genommen würden, wird die Verzögerungseinheit 55 in den Datenweg geschaltet, und der erste Abtastwert, der genommen wird, ist der des verzögerten ankommenden Signals.
Unmittelbar danach wird das Steuerungsflipflop 65

!5 zurückgeset?t, bevor der nächste Abtastimpuls auf das verzögerte Bit geführt werden kann. Statt dessen wird das nächste unverzögerte Datenbit zum Abtaster 59 durchgesteuert, bevor der zweite Abtastimpuls auftritt. Der zweite Abtastimpuls tastet somit in Wirklichkeit das nächste Datenbit ab. Die Stopbit-Nicht-Vorhanden-Haltevorrichtung wird über das ODER-Gatter 93 ebenfalls zurückgesetzt, und zwar vom Ausgang des Gatters 68 über das UND-Gatter 71, das seinerseits durch das Ausgangssignal des Steuerungsflipflops 65

•15 nach dessen Inversion im Inverter 72 freigegeben ist. Danach werden nur unverzögerte Eingangssignale abgetastet, bis entweder ein Stopbit am Ende eines vom Bitzähler 63 gemessenen Zeichenzeitpunktes vermißt wird oder ein Innerzeichenbit davorsteht, zweimal abgetastet zu werden.

Wenn ein gedehntes Trennungssignal empfangen worden ist, tritt für wenigstens zwei Zeichenlängen kein Stopbit auf. Der Bitzähler 73 zählt Modulo-Λ/ aufgrund einer Rücksetzverbindung zwischen dem UND-Gatter 74 und dessen K-Eingang über das ODER-Gatter 79. Das Auftreten eines Markierungssignals wird vom Flipflop 52 überwacht, das jedesmal gesetzt wird, wenn ein Markierungsdatenbit, einschließlich eines Stopbits, auftritt

Der ^Ausgang ist normalerweise L und hält das Gesamtpausengatter 54 gesperrt Das Flipflop 52 wird jedoch zu Beginn eines jeden Zeichens vom Ausgang des Startdetektors 67 durch das Rücksetzeingangssignal auf Leitung 78 zurückgesetzt Wenn kein Stopbit auftritt und keine Markierungsbits in dem Zeichen vorhanden sind, das in der Verzögerungseinheit 51 gespeichert ist, wird angezeigt, daß ein Trennungssignal empfangen ist Das Gesamtpausengatter 54 zwingt den Auseang des

NOR-Gatters 82 in dessen L-Zustand und es wird kein Stopbit in das Trennungssignal wiedereingefügt Gleichzeitig wird die Stopbit-Vorhanden-Haltevorrichtung 76 über das UND-Gatter 75 gesetzt, und die Blockierung des Startdetektors 67 wird aufgehoben.

Hierzu 2 Blatt Zeichnungen

Claims (5)

Patentansprüche:

1. System zur Übertragung asynchroner serieller Daten, die Start- und Stopbits enthalten, über einen synchronen Übertragungskanal, mit einer Sendeendstelle, einer Empfangsendstelle, die mit der Sendeendstelle mittels eines Übertragungsmediums verbunden ist, und mit einem Taktgeber zur Lieferung von Impulsen, wobei die Sendeendstelle einen Eingangspuffer und einen Startdetektor für Startbitübergänge in ankommenden Datenzeichen und wobei die Empfangsendstelle einen Ausgangspuffer und einen Startdetektor zum Feststellen von '5 Startbitübergängen in empfangenen Datenzeichen aufweist, dadurch gekennzeichnet, daß die Sendestelle aufweist:

einen ersten Abtaster (12) für einzelne Bits in den Datenzeichen, der bei einer Phase arbeitet, die durch das Auftreten der Startbits bestimmt ist, einen Bitzähler (22) zum Messen der Zeicheriperiode, wobei der Detektor aufgrund des Ansprechens auf Startbits für die Zeichenperiode blockiert ist, und einen zweiten Abtaster (13) zur neuen zeitlichen Anpassung an die Leitungssynchronfolgefrequenz, wodurch in Zeichen mit einer Innerzeichenbitfclgefrequenz oberhalb der Synchronfolgefrequenz das Stopbit unterdrückt wird, und zum Zuführen zeitlich neu angepaßter Zeichenbits zum Übertragungsmedium, und

daß die Empfangsendstelle aufweist: einen dritten Abtaster (59) zum Abtasten der einzelnen Bits in den Datenzeichen, der bei einer Phase arbeitet, die durch das Auftreten des Startbits ^s bestimmt ist,

einen Bitzähler (73) zum Messen der Zeichenperiode durch Zählen bis zur Position des Stopbits, wodurch der Detektor (67) daran gehindert wird, während der Zeichendauer auf Startbits zu reagieren, eine Stopbit-Vorhanden-Haltevorrichtung (76) und eine Stopbit-Nichtvorhanden- Haltevorrichtung (86), die gemeinsam vom Bitzähler (73) gesteuert werden, eine auf die Stopbit-Nichtvorhanden-Haltevorrichtung (86) ansprechende Steuerungsgatterschaltung (56, 57) zum Wiedereinfügen verlorengegangener Stopbits durch eine Verzögerungseinheit (55), soweit dies erforderlich ist, und

eine Zeitgeberschaltung (63,69) zur Lieferung einer Abtastimpulsserie an den Abtaster (59) bei einer oberhalb der Synchronfolgefrequenz liegenden Frequenz.

2. Datenübertragungssystem nach Anspruch 1, dadurch gekennzeichnet, daß der Eingangspuffer (8) aufweist:

eine erste Schaltungsanordnung (16) zum Ausdehnen kontinuierlicher Signale, die länger als eine Zeichenlänge sind und einen Binärsinn aufweisen, der komplementär zu jenem ist, der einem Stopbit zugeordnet ist; und einen Trennungsdetektor (18), der einen binären Zustand in Abhängigkeit von einem Zeichenbit mit demselben binären Sinn wie das Stopbit und den anderen binären Zustand in Abhängigkeit vom Vorhandensein des Startbits annimmt; daß der mit der Folgefrequenz des ersten Abtasters (12) arbeitende Zähler (22) ein erstes Ausgangssignal bei einem Zählwert gleich einer Zeichenbitlänge

erzeugt; daß die erste Schaltungsanordnung (16,18) und der Zähler (22) gemeinschaftlich über eine Leitung (33) auf den Ausgangszustand des Trennungsdetektors ansprechen, der das NichtVorhandensein eines Stopbits anzeigt;

und daß der Ausgangspuffer (49) eine zweite Schaltungsanordnung (52, 54, 82, 83) aufweist zum Unterbinden der Reaktion auf das Fehlen eines zwischen zwei aufeinanderfolgenden Startbits auftretenden Stopbits.

3. Datenübertragungssystem nach Anspruch 1, dadurch gekennzeichnet, daß der Eingangspuffer (8) aufweist:

eine erste Taktschaltungsanordnung (28) zur Erzeugung eines gepulsten Ausgangssignals bei einer Frequenz, die ein ganzzahliges Vielfaches der Synchrondatenfolgefrequenz darstellt; einen Startübergangsdetektor (17), der gemeinschaftlich auf das Ausgangssignal der Taktschaltungsanordnung (28) und auf den Startrahmenbildungsbitübergang am Beginn eines jeden Zeichens anspricht, zur Erzeugung eines Steuerausgangssignals;

eine erste Frequenzteilerschaltung (19), die von der Taktschaltungsanordnung und dem Stcuerausgangssignal getrieben wird, zur Reduzierung der Folgefrequenz des gepulsten Ausgangssignals der Taktschaltungsanordnung auf die Synchrondatenfolgefrequenz bei der Phase des Steuerausgangssignals; eine erste Abtastschaltungsanordnung (12), die vom ersten Frequenzteiler (19) gesteuert wird für Bits innerhalb eines jeden Zeichens; einen zweiten Frequenzteiler (29), der durch die Taktschaltungsanordnung (28) getrieben wird, zur Reduzierung der Folgefrequenz des gepulsten Ausgangssignals der Taktsteuerschaltung auf die Synchrondatenfolgefrequenz bei der der Übertragungsleitung zugeordneten konstanten Phase; einen zweiten Abtaster (13) zur neuen zeitlichen Zuordnung der vom ersten Abtaster abgetasteten Zeichenbits derart, daß die bezüglich Phase und Frequenz mit der Synchronübertragungsleitungstaktsteuerung synchron sind; einen Bitzähler (22), der vom Ausgangssignal des ersten Frequenzteilers (19) getrieben wird, zur Erzeugung eines Zeichen-Ende-Ausgangssignals zur erwarteten Zeit des Auftretens des Stopbits in jedem Zeichen; und

eine erste Halteschaltungsanordnung (26), die durch das Ausgangssignal des Bitzählers gesetzt wird, zum Sperren des Detektors (17) in der Periode zwischen Start- und Stopbit in jedem Zeichen.

4. Datenübertragungssystem nach Anspruch 1, dadurch gekennzeichnet, daß der Ausgangspuffer (49) zur Neustruktuierung asynchron auftretender Zeichen fester Länge mit genormten Start- und Stop-Rahmen-Formungsbits, die über die Übertragungsleitung (15) ankommen und von denen einige Zeichen ihre Stopbits verloren haben, aufweist: eine Speicherschaltungsanordnung (51) mit wenigstens ebenso viel Speicherzellen, wie es Bits in jedem Datenzeichen gibt; einen Demodulator (50) zum Anlegen empfangener Signale an die Speicherschaltungsanordnung;

eine Gatterschaltungsanordnung (54, 81), die durch die Gesamtheit der Bitabtastwerte, die in der Speicherschaltungsanordnung (51) zu einem gegebe-

nen Zeilpunkt enthalten sind, gesteuert wird, zur Erzeugung komplementärer binärer Ausgangssignale in Abhängigkeit davon, ob das Eingangssignal den binären Sinn eines Stopbits besitzt oder nicht;
eine zweite Taktschaltungsanordnung (63), die ein gepulstes Ausgangssignal mit euter Folgefrequenz liefert, die ein ganzzahliges Vielfaches der der Übertragungsleitung zugeordneten Synchrondatenfolgefrequenz darstellt;

einen Siartübergangsdetektor (67), der auf den Startrahmenbildungsbitübergang zu Beginn eines jeden Zeichens reagiert, ^ur Erzeugung eines Steuerausgangssignals (67, Q); einen dritten Frequenzteiler (69), der von der zweiten Taktschaltungsanordnung und dem Steuerausgangssignal (67, Q) getrieben wird, zur Reduzierung der Folgefrequenz des gepulsten Ausgangssignals der zweiten Taktschaltungsanordnung auf eine Abtastfolgefrequenz, die schneller als die Synchronciatenfolgefrequenz bei der Anfangsphase des Steuerausgangssignals ist;

einen vierten Frequenzteiler (64), der von der zweiten Taktschaltungsanordnung (63) getrieben wird, zur Reduzierung der Folgefrequenz des gepulsten Ausgangssignals der zweiten Taktschaltungsanordnung (63) auf die der Übertragungsleitung zugeordnete Synchronfolgefrequenz;
einen Bitzähler (73), der vom Ausgangssignal des dritten Frequenzteilers (69) getrieben wird, zur Erzeugung eines Zeichen-Ende-Ausgangssignalr an einem Gatter (74) zur erwarteten Zeit des Auftretens des Stopbits in jedem Zeichen;
eine dritte Abtastschaltungsanordnung (59), die durch das Ausgangssignal des dritten Frequenzteilers (69), das schneller als die Synchronfolgefrequenz ist, gesteuert wird, für Daten, welche die Speicherschaltungsanordnung (51) durchqueren;
eine Ein-Bit-Verzögerungsschaltung(55);
und eine zweite (76) und eine dritte (86) Halteschaltung, die auf das Zeichen-Ende-Ausgangssignal (am Gatter 74) des Bitzählers reagieren und alternativ einstellbar sind in Abhängigkeit davon, ob das Stopbit vorhanden oder nicht vorhanden ist, wobei das Ausgangssignal der zweiten Halteschaltung, welches das Vorhandensein des Stopbits anzeigt, den Detektor (67) im Zeitraum zwischen den Start- und Stopbits sperrt und das Ausgangssignal der dritten Halteschaltung, welches das Nxhtvorhandensein eines Stopbits anzeigt, die Ein-Bit-Verzögerungsschaltung (55) in einen Schaltungsweg zwischen der Speicherschaltung (51) und dem dritten Abtaster (59) einschaltet.

5. Datenübertragungssystem nach Anspruch 4, dadurch gekennzeichnet, daß der Ausgangspuffer (49) aufweist:

ein Steuerungsflipflop (65), das auf das Synchronzeitsteuerungsausgangssignal des vierten Frequenzteilers (64) reagiert, indem es über einen Inverter (72) und ein Gatter (71) ein Freigabesignal für die Einschaltung der Ein-Bit-Verzögerungsschaltung (55) in den Schaltungsweg zwischen der Speicherschaltung (51) und dem dritten Abtaster (59) erzeugt, und das auf das Ausgangssignal des dritten Frequenzteilers (69), das schneller als die Synchronfolgefrequenz ist, reagiert, indem es die Ein-Bit-Verzögerung immer dann aus der Schaltung entfernt, wenn mehr als ein Abtastimpuls zwischen Synchronmomenten erzeugt worden ist, so daß eine Doppelabtastung eines einzigen Zeichenbits verhindert ist