DE2658655C2

DE2658655C2 - IC-Speicherzellen-Chip

Info

Publication number: DE2658655C2
Application number: DE2658655A
Authority: DE
Inventors: Robert J. Richardson Tex. Proebsting; Paul R. Dallas Tex. Schroeder
Original assignee: Mostek Corp
Current assignee: STMicroelectronics lnc USA
Priority date: 1975-12-29
Filing date: 1976-12-23
Publication date: 1984-10-18
Also published as: GB1566222A; JPS594789B2; DE2658655A1; FR2357984B1; FR2357984A1; JPS59229787A; IT1074790B; GB1566221A; JPS6238799B2; JPS5287329A; US4156938A; FR2366663A1; FR2366663B1; GB1566407A

Description

Die Erfindung bezieht sich auf einen IC-Chip nach dem Oberbegriff des Anspruchs 1.

Aus der Fachzeitschrift »Electronics« vom 2. August 1971, Seite 69 bis 75, ist bereits ein IC-Chip mit einem Feld von in Reihen und Spalten angeordneten Speicherzellen und mit Adreßsignaleingängen zur Eingabe zeitlich nacheinander aufzurufender Speicherzellen vermittels binärer Reihen- und Spaltenadreßsignalc bekannt. Bei dem beicannten IC-Chip ist durch Decodierung der Reihenadreßsignale eine der aufzurufenden Speicherzellen entsprechende Reihenfrcigabclcitung aktivierbar. Durch Decodierung der Spaltenadrcßsignale ist eine dieser Speieherzelle entsprechend Spaficnfreigabeleitung aktivierbar. Für die Decodierung der Reihcn- und Spaltenadreßsignale werden bei dem bekannten IC-Chip getrennte Reihcnadreßdecoderschaltungen und Spaltenadreßdecoderschaltungen verwendet. Kine derartige Schaltungsstruktur führt zu einem relativ hohen Flächenbedarf des IC-Ciiips.

Aus der DE-OS 19 35 390 ist bereits ein IC-Chip mil einem Feld von in Reihen und Spalten angeordneten Speicherzellen sowie mit Adreßeingängen, an die ein einer aufzurufenden Speicherzelle entsprechendes binäres Reihenadreßsignal anlegbar ist, bekannt. Durch Decodierung des Reihenadreßsignals ist eine der aufzurufenden Speicherzelle entsprechende Reihenfreigabcleitung aktivierbar. Dieser bekannte IC-Chip verfügt über einen auf dem Chip vorgesehenen Reihcndcuodcr. Der Reihendecoder enthält eine Speicherschaltung, einen Decoder und eine Anzahl von Reihen der Speicherzellen entsprechende Anzahl von Torschaltungcn. Die Speicherschaltung des Reihendecoders ist mit einer ersten, externen Impulsquelle verbunden. Diese Impulsquelle erzeugt ein verschlüsseltes RcihcnadrcDsigna!, das der Speicherschaltung des Rcihcnadreßdccoders zugeführt wird. Aufgiund dieses Reihenadreßsignals wird ein bestimmtes Rcihcnadrcßwort in der Speicherschaltung geseizt. Dieses Reihenadreßwort wird vom Decoder derart umgewandelt, daß am Datenbus, der mit den Toren verbunden ist, ein »1 aus /vV-Code anliege Hierbei wird eines der Tore geöffnet. Durch die zweite <s Impulsquelle. die ebenfalls außerhalb des IC-Chips vorgesehen ist, wird daraufhin der auf diese Weise aktivierten Reihenfrcigabeleitung ein Strom zugeführt. Je nachdem, ob die der aktivierten Reihe zugehörige Speicherzellen eine binäre »1« oder eine binäre »0« enthalten, liegt nun an den Spalten-Datenleitungen ein hohes oder niedriges Signal an. Sämtliche Spalten-Datenleitungen laufen zu externen Anschlußpunkten des IC-Chips. Nun kann mittels Abtastverstärkern die Information, die in jeder Speicherzelle der entsprechenden Reihe enthalten ist, ausgelesen werden. Eine Spaltenauswahl ist in dieser Druckschrift nicht beschrieben, wird jeoch, wie es für den Fachmann selbstverständlich ist, dadurch vorgenommen, daß nur die Information desjenigen Abtastverstärkers auf eine Ausgangsdatenleitung gegeben wird, die der gewählten Spaltenadrc-se entspricht. Ein erster Nachteil des bekannten iC-O-'p? besteht darin, daß ihr lediglich eine Reihenadressierung der Speicherzelle ermöglicht. Ein weiterer Nachteil dieses IC-Chips besteht darin, daß die auf ihm vorgesehene Adreü- und Decodcrschaltung relativ viel Raum einnimmt.

Aus der DE-OS 23 57 501 ist es bekannt, auf einem Halbleiter-Chip, auf dem die Speicherzellen in Reihen und Spalten angeordnet sind, für alle Reihen und Spalten Decodereinrichtungen mit auf dem Chip als Teil der jo integrierten Schaltung auszubilden. Auch dieser bekannte IC-Chip hat den Nachteil, daß er aufgrund seiner Decoderschaltung eine sehr große Fläche benötigt.

Der vorliegenden Erfindung liegt die Aufgabe zugrunde, einen IC-Chip nach dem Oberbegriff des Anspuchcs 1 so weiterzubilden, daß die für eine Reihen- und Spalten-Adressierung der Speicherzellen nötige Schaltung einen möglichst kleinen Raum einnimmt.

Diese Aufgabe wird bei einem IC-Ch^;p nach dem Oberbegriff des Anspruchs 1 durch die Merkmale im kennzeichnenden Teil des Anspruchs ! gelöst.

bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend unter Bezugnahme auf die Zeichnungen näher beschrieben. Es zeigt

Fig. 1 einen schematischen Grundriß eines IC-Chips gemäß der vorliegenden Erfindung;

F i g. 2 ein schcmatisches Diagramm eines Ausschnitts der Schaltung, die in F i g. 1 dargestellt ist:

F i g. 3 eine schematische Schaltskizze von einer der Decodiersehaltungcn, die in F i g. 2 dargestellt sind;
■jo Fig. 4 eine detailliertere schematische Skizze eines Teiles der Schaltung, die in 1·' i g. 2 dargestellt ist;

I" ig. 5 ein /ciidiagrainm. das dazu dient, die Operalion 'ji's Teiles der Schaltung, die in F i g. 3 dargestellt ist, /u verdeutlichen;

Y-, F i g. 6 eine schema tische Schaltskizze, die eine typische Speicherzelle aus der Schaltung von F i g. 1 da-stelit; und

F i g. 7 eine schematische Schaltskizze, die einen Eingabcpuffcr der Schaltung von Fig. 1 illustriert.
W) Im folgenden wird bezug genommen auf die Zeichnungen. Ein Chip mit einem integrierten Schaltkreis (IC-Chip) gcniäü der vorliegenden Erfindung wird in F i g. 1 allgemein durch das Bezugs/eichen 10 identifiziert, wobei die Ausnahme von Chip 10 in F i g. 1 in maßstäblich h^r> sehr stark veränderter Form gezeigt sind. Die Schaltung enthält 409b Speicherzellen vom Typ, der in Fig. 6 gezeigt ist. lode dieser Speicherzellen enthält einen kapazitiven Spcichcrknoten 12 und einen Feldeffekttransi-

stör 14, die zwischen einer ZiffcrnlciMiig 16 und der Schaltungsversorgungsspannung 18 verbunden sind; eine Leitung für die Reihenfreigabe 20 ist mit dem Gate des Transistors 14 verbunden. Daten werden gespeichert, indem die Leitung für die Rcihenfrcigabc 20 auf hohes Potential gebracht wird, um den Transistor 14 anzuhalten, und dann die /iffcrnleitung Ib auf das gewünschte Potential gebracht wird, entweder Null Voll für eine logische »0« oder ein geeignetes positives Potential für eine logische »I« am Speicherknoten 12, und indem anschließend die Leitung zur Rcihenfreigabc 20 abgeschaltet wird. Daten werden aus der Speicherzelle gelesen, indem die Leitung 16 auf ein vorbestimmtes Potential vorgespannt und dann die Leitung zur Rcihcnfrcigabe 20 auf hohes Potential gebracht wird, um den Transistor 14 anzuschalten und indem dann eine Spannungsänderung auf der Ziffcrlcitung 16 festgestellt (gelesen) wird; das Ausmaß der Änderung ist repräsentativ dafür, ob eine logische ■

■ oder c'.p.c lo

"0" i"

Zelle gespeichert war. Aus Gründen der Vereinfachung sind diese Zellen angegeben durch Reihe und Spalte wie R,C„ wobei χ die Reihe und y die Spalte bezeichnen. Beispielsweise werden die Zellen in der ersten Reihe bezeichnet mit R_xCi bis R_xCm. die Zellen der ersten Spalte werden angegeben durch R_xC: bis /?_MG, obschon F i g. 4 insbesondere nur die zu den Reihen 31 bis 34 und Spalten G —G» zugehörigen Zellen dargestellt sind.

Wie schon erwähnt wurde, sind auf dem Chip 10 insgesamt 4096 Speicherzellen, ähnlich der. die in F i g. 6 gezeigt ist, vorgesehen. Falls gewünscht, können auch 16 384 Zellen vorgesehen sein. Eine Hälfte der Speicherzellen ist in dem Bereich untergebracht, der durch die gestrichelte Linie 22 in F i g. 1 angedeutet ist. die andere Hälfte des Bereichs ist durch die gestrichelte Linie 24 begrenzt. Die Speicherzellen im Bereich 22 sind in 32 parallelen Reihen angeordnet, die horizontal in Fig. 1 laufen, sowie 64 Spalten, die vertikal verlaufen. Auf ähnliche Weise sind die Zellen im Bereich 24 in 32 horizontalen Reihen und 64 vertikalen Spalten angeordnet. 64 Verstärker, einer für jede vertikale Spalte, sind zwischen zwei Feldern von Speicherzellen innerhalb des durch die gestrichelte Linie 26 umrandeten Bereichs angeordnet. Die Leseverstärker sind mit .94; — SAtA bezeichnet. Ein bedeutender Vorteil dieser Speicherteilung liegt darin, daß symmetrierte. dynamische Leseverstärker mit mehrfachen Lcscleitungen verwendet werden können: dieser Typ ist beschrieben und beansprucht in der prioritäts-gleich eingereichten Anmeldung P 26 59 2483-53. Dieser dynamische Leseverstärker erfordert direkten Zugriff auf beide Hälften der ausgewählten Spalte. Jeder der Signalverstärkcr SA_x-SA_M besitzt wahre und komplementäre Ziffcrnlcitung, die mit G — Gm und G — C₆₄ bezeichnet sind, obschon lediglich die ersten 16 Paare der Ziffernieitungen in Fig. 2 dargestellt sind.

16 Decodierschaltungen D_x-D_xt sind in dem Bereich angeordnet, der durch die gestrichelte Linie 30 angedeutet wird, und 16 Decodierschaltungen D_n-Du sind in dem Bereich angeordnet, der durch die gestrichelte Linie 32 angegeben wird. Sechs Adreßeingänge A₀-A--,, die schematisch als Anschlüsse 34—39 dargestellt sind, sind mit den sechs Adreßpuffern AR,—AB-- verknüpft, die im wesentlichen in den Bereichen liegen, die durch entsprechende gestrichelte Linien angezeigt sind. Jeder der Puffer ABn-AB--, ist vorzugsweise vom Typ »Abtasten und Halten« und erzeugt wahre und komplementäre Adreßsignale.

Der AdreUeingabcpiiffer ARr, ist als Beispiel in F i g. 7 dargestellt. Die Adrcßcingabc Λ» wird an die Klemme 31 angelegt, typischcrweisc als 0,8 Volt oder 1,8 Volt, wodurch logische Pegel der bipolaren TTL-Schaltungen repräsentiert wi.TiU-n. Der Knoten 33 für das Hallen der Adresse wird in dem Moment auf hohes Potential gebracht, während der Knoten 35 zum Halten der Adresse auf niedrigerem Potential liegt, so daß die Transistoren 37, 39 und 41 angeschaltet werden. Hieraus folgt, daß ein Potential, das in der Nahe des Potcntails des Adrcßcingangs Λη liegt, bei den Knoten 4_?und 45 gespeichert wird und duU ein Referenzpotential, typischerweise + 1.4 Volt, am Knoten 47 gespeichert wird. Nach einer kurzen Periode geht der »Haltcadressew-Knoten 33 auf ein niedriges Potential und der »Sehalteadresscw-Knoten 35 geht auf ein hohes Potential. Die gehaltenen Spannungen an den Knoten 45 und 47 werden dann kapazitiv erhöhl gegenüber den Schwellenwerten der Transistoren 49 und 51 mittels der Kondensatoren 53 und 55. Der Unterschied im Leitvermögen der Transistoren 49 und 51 aufgrund der unterschiedlichen Potentiale an den Knoten 45 und 47 wird durch einen Differenzialverstärker 53 abgetastet: dessen Ausgänge werden an einen Schalter 55 gelegt, der durch das Signal am »HallcadrcsscM-Fingang 35 gesetzt wird. Dies hat zur Folge, daß die komplementären Ausgange An und -4» die entsprechenden logischen Pegel ausnehmen. Diese Schaltung wird ausführlich in der obenerwähnten Anmeldung beschrieben. Die Ausgänge des Schalters 55 haben beide niedrigen Pegel bis zum Auftreten des Schalt-Taktsignals, wie es in der älteren Anmeldung (DK-OS 25 45313) beschrieben wird.

Die wahren und komplementären Ausgänge von jedem der Adrcßpuffer AB\ — AB-, werden in verschiedenen Kombinationen an die 32 Decoder Di-D]? angelegt, wie es im nachhinein ausführlicher beschrieben werden wird. Die wahren und komplementären Ausgänge der Puffer A B_n werden verwendet, um einen der zwei Ausgänge eines der 32 Decoder D\ — D\2 zur Reihcnfreigäbe auszuwählen; sie werden ebenso verwendet, um eine Multiplexer-Schaltung 40 zu steuern, wodurch ausgewählt wird, welches Paar der Ausgänge von den zwei Lcsc/Schrcib-Verstärkern 42 zum Daten-E/A-Bus 44 verbunden wird. Bus 44 ist mit einem Daten-Eingabe-Puffer 46 und mit einem Daten-Ausgabe-Puffer 48 verbunden, und zwar allgemein auf eine Art und Weise, wie es in der obengenannten älteren Anmeldung (DE-OS 25 45 313) beschrieben wird.

Vier Steuersignale, bezeichnet als Chipauswahl (ÜB), Reihen-AdreB-Schaltsignal (RAS), Spalten-Adreß-Schaltsignal (CAS) und Lese- oder Schreib-Ausw: "ilsignal (WRITE), werden and die Eingänge angelegt, die durch die Verbindungswege 50—53 dargestellt werden. Dateneingabe zum Dateneingabepuffer 46 wird an den Pfad 54 angelegt, und Datenausgabe aus dem Datenpuffer 48 führt über den Pfad 55. Vier Leitungen für die Spannungsversorgung, nämiich Vpo, V'br Vcc und Erde, gelangen zu den Pfaden 56—59. woraus sich insgesamt 16 externe Verbindungen zu dem Chip ergeben. Die Steuerlogik, darin enthalten der Lese/Schreib-Verstärker 42. die Multiplexer-Schaltung 40 der Eingabepuffer 46 und der Ausgabepuffer 48, sowie interne Taktgeber, mit denen alle notwendigen Funktionen abgewickelt werden, ist vornehmlich in dem Bereich untergebracht, der durch die gestrichelte Linie 60 angedeutet ist. Verbindungspfade 50—59 sind nicht notwendigerweise in den Positionen angeordnet, die in Fig.! angegeben sind, sondern sie sind lediglich schematisch dargestellt.

In < 1 H^-Si"id /iisniiiinriilKin)/ kiwin ιπ;ιπ ithscliiil/cn, dull du: verschiedenen Stuucrlogikfuiikiioni-ii m mancher Hinsicht unterschiedlich sein müssen, um die Schaltungen der vorliegenden Erfindung zu steuern, jedoch sind die notwendigen Modifikationen für einen Durchschnittsfachmann leicht zu sehen.

leder der Decoder Di — Du hai vorzugsweise im wesentlichen die Gestalt, die in K ig. 3 dargestellt ist, wo speziell der Decoder Dw veranschaulicht ist. Der Decoder D]j enthält die Transistoren Qi-Q-,, die parallel zwischen einem Vorspannungsknoten 100 und Erde liegen. Der Vorspannungsknoten 100 ist auf etwa VW> durch einen Transistor Q_h als Antwort auf ein Vorspannsignal Pi auf der Leitung 102 vorgespannt; der Transistor Qi, ist mit Vni) verbunden. Der Vorspannknolcn 100 ist durch den Transistor Qi mit dem Gate eines Transistors Qs. über den Transistor Qi mit dem Gate von Transistor Qto und über den Transistor Qn mit dem Gate des Transistors O₁₃ verbunden. Die Gates der Transistoren Qn und Qio formen eine Rcihcn-Auswahl-Speieherung oder Sleuerknoten Λ/Vn und RNu, das Gate von Transistor Qu ist der Spalten-Auswahlknoten CW.

Die fünf Sätze von wahren und komplementären Adreßiiignalen Ai-A-, und A₁-A-* von den Puffern AB\~ ABi werden an die Leitungen 104—113 gelegt,die vertikal durch alle 32 Decoder D_t —Djj führen. Die Ausgänge Ao und A₀ vom Puffer ABq werden zur Stiner-Schaltung 41 geführt, die die Signale A₀(ROW) und An(ROW)während eines Reihen-Adreß-Zyklus erzeugt, die den 32 Decodern Di — Dn zugeführt werden, und die Signr; Ao(COL) und A₀(COL) während des Spalten Adreß-Zyklus erzeugt, die der Multiplexer-Schaltung 40 zugeführt werden. Die Gates der fünf Transistoren Q\ — Qi in jedem Decoder sind mit einer einzigartigen Kombination von fünf der zehn wahren und komplementären Reihen-Adreßleitungen 104—113 verbunden. So z. El. können die Gates der Transistoren Qi-Q-, verbunden sein mit den Adreßleitungen Au Ai, A\, A* und Ä%, wiis eine binäre Darstellung der Zahl 16 bedeutet, die in dem Decoder D_u verwendet wird. Mit Ausnahme der einzigartigen Weise, in der die Gates der Transistoren Oi — Qi innerhalb jedes Decoders verbunden sind mit den fünf Paaren von Adreßleitungen, ist der Rest der Schaltung, der innerhalb der gestrichelten Umrandung in F i {;. 3 gezeigt ist, identisch für alle Decodierschaltungen. Somit können die Knoten 100 zweckmäßigerweise als Dccodierknoten bezeichnet werden. Ein Halte-Rcihe-Decodersignal TRD, ein Spalten-Freigabcsignal CE, ein Reihen-Freigabesignal REA₀ und ein komplementäres Reihen-Freigabesignal REÄo werden an die Leitungen 114—117 entsprechend angelegt, die durch alle 32 Decoder führen. Die Reihen-Frcigabesignaic REA und REÄo werden durch geeignete UND-Glieder 118 und 1:20 als Antwort auf die Adreßsignale A₀(ROW) und das Reihen-Freigabesignal RE, das zur Klemme 122 geführt wird, erzeugt Somit ist entweder REAa oder REA₀ auf hohem Potential, dementsprechend das andere auf niedrigerem Potential, in komplementärer Weise als Antwort auf ein Reihen-Freigabesignal RE, das durch die Zeit- und Steuerschaltung während des Reihenzyklus zu einem passenden Zeitpunkt erzeugt wird.

Die Leitung 116 für das Signal REA₀ ist mit dem Drainknoten vom Transistor Q₁ verbunden, eine Reihen-Freigabeleitung REn kommt vom Sourceknoten. Der Drainknoten vom Transistor Qi₀ ist mit Leitung 117 für das Signal REA verbunden, und der Sourceknoten ist mit der Reihen-Freigabeleitung REn verbunden. Die Gates der Transistoren Q» und Qw bilden die Reihen-

iTi RNu tiKtI RNiv Die Draitielcktrode von I'ransisior Qi.. isl mit Leitung 115 verbunden, die das Spultcn-l-'rcigabcsignul CE überträgt, die Sourceelektrode ist mit der Spaltcn-Freigabelcitung CEi,- verbunden. Die Halte-Rcihe-Decoderleitung 114 ist verbunden mit den dates der Transistoren Q; und Q). Leitung 124 ist verbunden mit dem Gate des Transistors Qn und ist über den Transistor Qi ι mit V;;/> verbunden. Das andere Ende der Leitung 124 ist normalerweise offen. Das Gate von Transistor Qu ist auch mit Voo verbunden, damit der Knoten 124 durch die Streukapazität des Transistors Qn bootsirap-crhöht werden kann, wie im nachhinein beschrieben werden wird.

Es gibt 64 Reihen-Freigabeleitungen REy-REM. die zu den 32 Decodicrsehaltungen Dy-Dn gelangen und 32 Spaltcn-I'rcigabclcitungen CEy-CEn- Wie man am besten aus I' i g. 2 ersehen kann, laufen die Reihen-Freigabclciiungcn RF₁-REm parallel entlang den Reihen der Zellen, obschon lediglich die Reihen-Freigabesigna-Ie RE2t— REai der Decoder Di >— D21 in Fig. 2 dargestellt sind. Hs versteht sich ferner, daß, obschon lediglich die Spalten 1 bis 16 dargestellt sind, alle Reihen-Freigabeleitungen REy — REm vollständig von den Decodern Dy-Du quer über alle 64 Spalten in dem Feld reichen.

Ebenso reichen die Spalten-Freigabeleitungen CEy-CEi! von den entsprechenden Decodern Dy-Dn zwischen den cntprechenden Paaren der Reihen-Freigabeleitungcn.dic vom selben Decoder kommen, durch. Die Reihcn-Frcigabeleitungen und die Spalten-Freigabeleilungcn, die horizontal von den Decodern Dy-Da gelangen, sind typischerweise metallisierte Leitungen. Man beachte jedoch, daß jeder horizontale, metallisierte Teil von jeder Spaltcn-Freigabeleitung zu Ende ist, wenn er eine bestimmte Spalte erreicht und mit einem Leiter in einer unterschiedlichen Ebene der integrierten Schaltung Kontakt bekommt, für gewöhnlich mit einem diffundierten Bereich oder einer polykristallinen HaIblciicrschichl. und dann paraiiei zu den Spalten weiterläuft zu dem entsprechenden Signalverstärker, wie man am besten in F i g. 2 sehen kann. Zum Beispiel gehen die Spaltcnleitungen CE|_h und CE17 von den Decodern D]₆ und Du über von horizontalen Leitern zu vertikalen Leitern zwischen der zweiten und dritten Spalte, und sie laufen abwärts, respektive aufwärts zu der Reihe der Signalverstürkcr weiter. Auf ähnliche Weise gehen die Spalten-Freigabesignale CEy, und CEy_x zwischen der sechsten und der siebten Spalte über und führen abwärts, respektive aufwärts zu der Reihe der Signalverstärkcr weiter. Jedes nachfolgende Paar von Spalten-Frcigabcleitungen, die von den Decodierschaltungen oben und unten von der Reihe der Signalverstärker gelangen, biegt ab und führt in Richtung auf die Signalverstärker weiter, und zwar nach jeder vierten Spalte, so daß die Spaltcn-Freigabeleitungen CEy* und CEy* vertikai durch den Bereich zwischen den Spalten 10 und 11 weiterführen, die Spalten-Freigabeleitungen CEyj und Cf₂₀ führen vertikal zwischen den Spalten 14 und 15 hindurch. Dies fährt fort, bis schließlich die Spalten-Freigabeleitung C£i und CEi zu den Signalverstärkern zwischen den Spalten 62 und 63 führen, obschon diese Anordnung in der Zeichnung nicht dargestellt ist

Jede Spalten-Freigabeleitung gibt simmultan zwei Spalten des Feldes frei, wie man am besten in den F i g. 2 und 4 sieht. Zum Beispiel gibt die Spalten-Freigabeleitung CEy_h die Signalverstärker SA, und SA₂ frei, während die Spaltenfreigabeleitung CEy₇ die Signalverstärker SAs und 5A₄ freigibt. Wie oben beschrieben wurde, führen zwei Sätze von wahren und komplementären

Datenleitungen DLi, 75L·, DL₀, TJLn entlang allen 64 Signalverstärkern SA\ — SAm- Die entsprechenden Signalverstärker oder »Spalten« heißen freigegeben, wenn die wahren und komplementären Ziffern- oder Signalleitungen mit dem entsprechenden Salz von wahren und komplementären Datenleitungen verbunden sind. Zum Beispiel werden die aufgeteilten Ziffernleitungen Ci und Üi mit den Datewieitungen DU und 751,, durch die Transistoren 150 und 152 verbunden, die aufgeteilten Ziffernleitungen Ü2 und Cj werden mit den Datcnlcitungcn DZ.I und Uli durch die Transistoren 154 und 156 verbunden, wenn die Spaltcn-Freigabeleitung CEk, aktiv ist, d. h. hohes Potential besitzt. Auf ähnliche Weise verbinden, falls die Spalten-Freigabcleilung CEu aktiv ist, die Transistoren 158 und 160 die Spaltenleitungcn G und C< mit den Datenleitungen DL_n und DTo, und die Transistoren 162 und 164 verbinden die Spaltenleitungen C\ und Ci mit den Datcnleitungen DL₁ und 75LY Hieraus ist ersichtlich, daß Daten au:; der. Zellen in zwei benachbarte Spalten der ausgewählten Reihe mit den entsprechenden Paaren der Datenleitungcn (DLi, TJL_n und DLi, DTi während jedes Spalten-Adressierungszyklus verbunden werden als Antwort darauf, daß eine Spalten-Freigabeleitung CE\ — CE\2 aktiv ist. Diese Daten werden abgetastet durch die entsprechenden Lcsc/Schreib-Verstärker 42 in Fig. I.die die gleiche Funktionsweise haben können wie die Signal verstärker SA\ — SA**, sowie dem Ausgang von einem Verstärker 42, ausgewählt von dem Multiplexer 40 als Antwort auf die Spalten-Adreßsignale A₀(COL) und A_n(COL).

Wie schon erwähnt wurde, werden die horizontal verlaufenden Reihen-Freigabeleitungen RE\ — RE_M und die horizontal verlaufenden Teile der Spalten-Freigabcleitungen CE, — CEn typischerwei.se durch die metallisierte Schicht gebildet. Die Ziffcrnleitungen Ci-Cm und Ci-Cm werden normalerweise durch diffundierte Bereiche in dem Halbleitersubstrat gebildet. Der vertikale Teil der Spalten-Freigabeleitungcn CEi- Cn kann auch durch diffundierte Bereiche gebildet werden, die mit den metallischen horizontalen Teilen der Leitungen durch Kontaktöffnungen in dem Oxid oder anderen isolierenden Schichten auf konventionelle Weise verbunden werden. Wenn bei der Herstellung des Gerätes Silizium-Gate-Technologie verwendet wird, wie bei der bevorzugten Ausführungsform der vorliegenden Erfindung, können die Ziffernleitungen Ci — Cw und Ci — Cm diffundierte Bereiche sein, und die vertikalen Teile der Spaltem-Freigabeleitungen CEi-C£j2 können gebildet werden durch die Mehrfach-Siliziumschicht, die die Gates der Transistoren bildet. Die horizontalen Teile der Spalten-Freigabeleitungen und der Reihen-Freigabeleitungen würden noch aus Metall bestehen. Auf jeden Fall ist es notwendig, die Spaltenleitungen dünn anzulegen, um Platz für die vertikalen Teile der Spalten-Freigabeleitungen vorzusehen. Aus diesem Grund ist es vorteilhaft,.daß die Spalten-Freigabeleitungen sowohl oberhalb als auch unterhalb der Reihe von Signalverstärkern zwischen denselben Spalten verlaufen, damit der Bereich reduziert wird, der in einem anderen Fall benötigt würde.

Die Arbeitsweise der Schaltung 10 kann am besten verstanden werden, indem man bezug nimmt auf F i g. die ein Zeitdiagramm von jenen Signalen darstellt, die nur die Adressierungsfunktionen der Schaltung 10 betreffen. Wie schon oben erwähnt wurde, kann das Chip 10 durch die externe Steuerschaltung in ge=-.au derselben Weise betrieben werden, wie es in der obenerwähnten parallelen Anmeldung DE-OS 25 45 313 beschrieben wird, wobei die Schaltung in der kommerziellen Ausführungsform als Stift-Zu-Stift-kompatibel ausgelegt ist. Die Reihen-Adreßsignalc werden an die Eingänge Au— Αί zu irgendeinem Zeilpunkt angelegt, bevor ein Reihcn-Adreß-Schaltsignal RAS an Klemme 51 auftritt. Während dieser Vorspannperiode befindet sich das Vorspannsignal P\ auf hohem Potential, so daß der Transistor Q_h angeschaltet ist, und der Knoten 100 wird auf Vi)D abzüglich eines Schwellenwertes vorgespannt,

Ki da alle Adrcßleitungen 104 bis 113 auf niedrigem Potentail sind. Während des Vorspannzeitraums wird die HaI-tc-Dccoder-Leitung 114 auf Vn» gebracht, so daß die Reihenknoten RN_n und RNu ebenfalls auf Von abzüglich eines Schwellenwertes vorgespannt werden. Bevor

η das Vorspannsignal P\ hohes Potential bekommt, wird der Spalten-bootstrap-Knotcn 124 auf Vnu abzüglicn eines Schwellenwertes gebracht, typischerweisc + 10 Volt, während Vnu gleich + 12 Volt ist, aufgrund rip«: Transistors On. Dann, wenn das Vorspannsignal P\

2n hohes Potential bekommt, wird der Knoten 124 bootstrap-erhöht auf etwa + 16 Volt durch die Streukapaziläten der 32 Transistoren Qw der 32 Decoder. Demzufolge wird der Spaltenknotcn CNi? ebenfalls auf Vdi> abzüglich eines Schwellenwertes gebracht. Nach dem

π Empfangen des Reihcnadreß-Schaltsignals RAS am Eingang 51 fällt das Vorspannsignal P\, wie es durch die Zeitfunktion 200 dargestellt wird, von einem hohen Pegel aus Erdpotential ab. wie es durch den Übergang 200.7 dargestellt ist, und die Steuerlogik generiert eine

jo Folge von Taktimpulsen, die notwendig sind, die Eingabepuffer ABo-AB-, automatisch zu schalten, so daß sie logische Signale Ai — A-, erzeugen, wie es beim Übergang 202a der Zeitfunktion 202 in F i g. 5 dargestellt ist. Da das Vorspannsignal auf niedriges Potential abgefallcn ist, um den Transistor Q* abzuschalten und da die wahren komplementären Ausgänge von jedem der Adrcßpuffcr AB_n-AB', auf hohes Potential gehen, wird der Knoten 100 von 31 der 32 Decoder auf Erdpotential heruntergebracht, als Folge davon, daß eine oder mehrcrc der Transistoren Qx-Q-, angeschaltet sind. Demzufolge werden die Reihenknoten RN und RN und die Spaltcnknoten CN dieser 31 Decoder ebenfalls auf Erdpotential entladen. Der Knoten 100 für den ausgewählten einen Decoder, in dem alle fünf Transistoren Q\ — Qi abgeschaltet bleiben, verbleibt ebenso wie die Knoten RN und ΉΝ und der Spaltenknoten CN auf hohem Potential. Da jedoch die Spalten-Freigabeleitung CE auf niedrigem Potential ist, wird noch kein Spalten-Freigabcausgang erzeugt. Die Halte-Reihe-Decoderleitung

so 114 fällt dann, wie durch die Zeitfunktion 204 angedeutet ist, von + 12 Volt auf Erdpotential ab, wie bei 204a zu sehen ist, um so die Transistoren Qi und (?) abzuschalten. Dies hat zur Folge, daß ein hohes Potential an den Reihenknoten RN und RN der adressierten Decoder gehalten wird und daß ein niedriges Potential an den Reihenknoten RN und ~R~N aller anderen Decoder vorliegt. Zum selben Zeitpunkt veranlaßt ein Reihen-Freigabesignal am Knoten 122 entweder die REA- oder /?E/Äo-Leitungen 116 oder 117, hohes Potential zu füh-

bo ren, wie es bei 206a der Zeitfunktion 206 in F i g. 5 zu sehen ist. Demzufolge nimmt nur eine Reihen-Freigabelcitung hohes Potential an, während alle 63 anderen auf niedrigem Potential verbleiben, wodurch nur jene Zellen der freigegebenen Reihe angesprochen werden. Befindet sich beispielsweise die Adreßleitung An auf hohem Potential, und hat der Knoten 100 des Decoders Di7 hohes Potential, was bedeutet, daß der Decoder adressiert wurde, dann wird die Reihen-Freigabeleitung

'?/Ti) hohes Potential annehmen und ulic anderen Reiicn-Freigabe!eitungen REi — REu und RE»~ REm werten niedriges Potential behalten. Demzufolge werden lic binären Daten aus den Zclicn RnO-R\>— Cm jureh die Signalverstärkcr SAi-SAm gelesen. Das hoic Potential auf den AdreUlcitungcn 104—113 wird dann abfallen, wie es beim Ereignis 2026 dargestellt ist, und /war typischerweise /um selben Zeilpunkt, in dem die Linien 204 und 206 die Übergänge 204;/ und 206,7 vollziehen. Diese drei F.rcignissc treten automatisch eine vorbestimmte Zeitdauer nach dem Rcihenadreß-Schaltsignal RAS auf. Das Vorspannsignal gehl ebenfalls wieder auf hohes Potential, wie es durch das Ereignis 2006 dargestellt ist, nachdem die Ereignisse 2026, 204a und 206c· beendet sind, wodurch wiederum die Knoten 100 aller Decodicrsehallungcn D\ — Du, sowie der Spaltenknoicn CN aller 32 Decoder vorgespannt werden.

Man sieht, daß der bootstrap-Knoten 124 für die die Vorspannieitiing 102 wiederum über von hohem auf niedriges Potential, wie es bei Ereignis 200czu sehen ist. um wiederum die Knoten 100 aller 32 Decoder zu trennen, woraufhin die entsprechenden Decoderadreßlei-

■i tungen 104—113 auf hohes Potential gehen, wenn die Spannung an den Adrcßeingängen A₀-A^ sbcetcstet und die Puffer /\Ö»— AU', hochgeschaltet sind, wie bei Ereignis 202c gezeigt ist. Dies wiederum entlad 31 -jer 32 Knoten 100, sowie die entsprechende Spaltenknoten

id CN. Da jedoch die Transistoren Q₁ und ζΧ* vor dem Vorspannzyklus 2006 abgeschaltet waren, verbleiben alle bis auf einen der 32 Reihenknoten RN und alle bis auf einen der 32 Reihenknolcn RN auf niedrigem Potential. Sowohl die Knoten RN als auch RN der zuvor

Γι ausgewählten Reihendecoder verbleiben auf hohem Potential, aber nur eines der zwei Signale REAn und REÄ» iat auf hohem Potential, so daß nur eine Reihe aktiv bleibt. Der eine Spaltcnknoten CN, der auf hohem Potential gehallen wird, hiilt den entsprechenden Transi-

Transistoren Qw, wie es durch die Linie 208 dargestellt 20 stör Q₁ > angeschaltet, so daß, wenn die Spalten-Freiga-

ist. übergeh* von etwa +16VoIt herunter auf etwa + 10 Volt, wie bei Ereignis 208;» zu sehen ist, und zwar als Folge der Entladung von 31 der 32 Knoten 100. jedoch wird, wie es bei Ereignis 2086 gezeigt ist. der Knoten 124 zurück auf + 16 Volt erhöht, wenn die 31 Knoten 100 wiederum vorgespannt werden, wenn die Transistoren Qi, bei Ereignis 2006 angeschaltet werden. Demzufolge können die Knoten CN aller Decoder D\ — Dn voll auf dasselbe Potential wie die Knoten 100 gebracht werden, welches Vnn abzüglich eines Schwellenwertes beträgt, wenn das Vorspannsignal etwa Vnn beträgt. Es hat zwei Vorteile, wenn man am Knoten 124 einen Übergang hat, wie er oben beschrieben wurde, verglichen mit der konventionellen Art, den Knoten 124 direkt mit Vno zu verbinden. Erstens folgl während des Vorspannens der Knoten CN schneller dem Knoten 100 auf das Potential, da am Knoten 124 ein Potential liegt, das größer als V/j» ist. Zweitens befindet sich nach dem Entladen von 31 der 32 Decoder der Knoten 124 um bc-Taktleitung 115 auf hohes Potential geht, wie es bei Ereignis 210;i der Zeilfunktion 210 gezeigt ist, die entsprechende Spaltcn-Freigabelcitung CE ebenfalls auf hohes Potential geht und somit »aktiv« wird. Wenn die Spaltcn-Frcigabcleitung auf hohes Potential geht, werden die wahren und komplementären Spaltcn-Signalleitungcn C, und C, und C₁ + 1 und C_{1 +} 1 der zwei Signalverslärkcr, die durch die Spalten-Freigabelcitung adressiert sind, mit dem entsprechenden Paar jn von Datenleitungcn DLa und DUi und DLi und ~D~L\ verbunden. Geht z. B. die Spalten-Freigabeleitung CE\_b auf hohes Potential als Folge des SpaltenadreßsigWls, so werden die Spaltcn-Signallcitungen Ci und C-i mit den Datenleiiungen DL) und 751« verbunden und die Spalts icn-Signalleitungen C> und Cj werden verbunden mit den Dalcnleilungcn DL\ und TJCi, als Folge davon, daß die Transistoren 150,152,154 und 156 angeschaltet sind. Da alle anderen Spaitcn-Frcigabeieitungen auf niedrigem Potential verbleiben, werden keine anderen Spal-

einen Schwellenwert unterhalt von Vmt. so daß der -tu icn-Signalleitungen mit den Datenleitungen verbunden. Transistor Qu in dem ausgewählten Decoder so lange Eine der zwei Lesc/Schrcib-Vcrstärker 42 in Fig. 1

abgeschaltet ist, wie Knoten 100 um zwei Schwellen- prüft die Zustände der Datenleiiungen DLa und DLo. werte unterhalb von Vnn oder höher vorgespannt war. während der andere die Zustände von DLi und ~D~L\ Dies hält den bootstrap-Knolen CNu davon ab. durch prüft. Die Multiplexer-Schaltung 40 in F i g. 1 v. >hlt den den Transistor Qu in dem ausgewählten Decoder auf 45 Ausgang von einem der Lese/Schreib-Verstärker aus, niedriges Potential gebracht zu werden, wenn die Hpalten-Freigabeleitung auf hohes Potential geht, und den
Knoten DNu über V/wbootsirap-erhöht.

Wie schon erwähnt wurde, veranlaßt ein Reihenadreß-Schaltsignal automatisch eine der Rcihcn-Freigabeleitungen REi-REm, auf hohes Potential zu gehen, indem alle anderen auf niedrigem Potential verbleiben. Die Steuerschaltungslogik veranlaßt ferner jeden der Signalverstärker SAi-SAm automatisch, den logischen Zustand der Speicherzelle R_xC, abzutasten und die entsprechenden Ziffernleitungen C und ~Ü gemäß dem abgetasteten logischen Pegel zu schalten. Als Folge des Auslesens der Zelle befindet sich die wahre Spalicnleitung C, jedes Signalverslärkers auf einem logischen Pegel, und die entsprechende komplementäre Spaltenleitung C.;, befindet sich auf dem anderen logischen Pegel.

Unmittelbar nachdem die Eingabepuffer AB,—AB-, für den Reihenadreßzyklus geschaltet wurden, können die Signale an den Adreßeingängen Aa-A.', geändert werden von jenen, die die Reihenadresse der gewünschten Zelle repräsentieren auf jene, die die Spaltenadresse der gewünschten Zelle darstellen. Dann geht als Antwort auf ein Spaltenadrcß-Schaltsignal am Eingang abhängig von den Leitungen Aa und Aa des Puffer während des Spaltcnadressierungszeitraums. Der durch die Multiplexer-Schaltung 40 ausgewählte Verstärker wird mit dem Datenbus 44 verbunden, der mit den Da-

■50 tcncingabepuffer 46 und dem Datenausgabepuffer verbunden ist. Demzufolge ist die Adressierungsfunklion die gleiche sowohl beim Lesen als auch beim Schreiben von Daten. Da weiterhin die Spaltenadressierungsfunktion als Antwort auf ein Spaltenadreß-Schaltsignal stattfindet, kann eine Anzahl von Speicherzellen in einer gemeinsam adressierten Reihe sequenziell adressiert werden, ohne daß der Vorgang der Reihenadressierung wiederholt werden muß.

In der bevorzugten Ausführungsform der dargestell-

ho len F.rfindung ist ein einzelner Decoderknoten verbunden, um eine von zwei Reihen-Freigabeleitungen zu aktivieren, die durch einen Adreßeingang ausgewählt werden und jeder Decoderknoten ist ebenso verbunden, um eine Spallcn-Frcigabeleitung zu aktivieren, welche wie-

h^r> derum zwei Signalverstärker anstößt, deren Ausgänge durch einen Adreßeingang ausgewählt werden. Man sieht jedoch, daß die Anzahl von Decoderknoten verdoppelt werden könnte und daß eine Reihen-Freigabe-

leitung und eine Spalten-Freigabeleitung für jeden Knoten vorgesehen werden könnten, oder daß irgendeine andere geeignete Kombination aus Decoderknolen und Reihen- und Spalten-Freigabeleitungen verwendet werden könnten.

Ein bedeutender Vorteil, der nicht sofort offenbar wird, besteht darin, daß dynamische Signalverstärker, die jeweils symmetriene wahre und komplementäre Ziffemleitungen besitzem. verwendet werden können, da die Spaltenadreßinformation auf jeder Seite von jedem Signalverstärker bei den wahren und komplementären Datenleitungen zur Verfugung steht. Hierdurch •wird es möglich, daß Daten in jede Hälfte des Speicherbereiches eingeschrieben werden können, obschon ein dynamischer Leseverstärker verwendet wird, weil die Leseverstärker während der Schreibopcraiion nicht benutzt werdet., sondern lediglich der Lese/Schreib-Verstärker 4Z

Hierzu 4 Blatt Zeichnungen

Claims

Patentansprüche:

1. IC-Chip mit einem Feld von Reihen und Spalten angeordneten Speicherzellen und rr.it Adrcßsignaleingängen zur Eingabe zeitlich nacheinander aufzurufender Speicherzellen vermittels binärer Reihen- und Spaltenadreßsignalen. wobei durch Decodierung der Reihenadreßsignalc eine der aufzurufenden Speicherzellen entsprechende Reihenfreigabe- in leitung aktivierbar ist und durch Decodierung der Spaltenadreßsignale eine dieser Speicherzelle entsprechende Spaltenfreigabelcitung aktivierbar ist. dadurch gekennzeichnet,

daß für die Eingabe der Reihen- und Spaltenadreßsignale eine Gruppe gemeinsamer Adrcßsignaleingänge (Ao- A$) vorgesehen ist und
daß für die Decodierung der Reihen- und Spaltenadreßsignale (202) eine gemeinsame Decodierschaltung (30,32} vorgesehen ist, in der die Reihen- und Spa'.tenadreSsignale zeitlich getrennt decodierbar sind sowie die infolge der Decodierung der Reihenadreßsignale (202a, b) aktivierte Reihcnfrcigabelcitung (RE\ ...) während der durch die Decodierung der Spaltenadreßsignale (202c. d) erfolgende Aktivierung der Spaltenfreigabeleitung (CEt ■ ■ ·) aktiviert gehalten ist.

2. IC-Chip nach Anspruch 1, bei dem für jede Spalte ein Leseverstärker vorgesehen ist, dadurch gekennzeichnet, daß die Leseverstärker fS/4i —S/\m) in Form einer Reihe (26) parallel zu den Reihen der Speicherzellen angeordnet sind und diese in zwei gleich große Feldhälften (22,24) teilen, una

daß die gemeinsame Decodicrsc.jaltung (30,32) ent- 3^r> iang einer Kante des Feldes (22, 24) parallel zu den Spalten der Speicherzellen angeordnet ist.

3. IC-Chip nach Anspruch 2, dadurch gekennzeichnet, daß die Spaltenfreigabclcitungcn (CEt — CEj;) jeweils einen ersten Teil aufweisen, der sich von der Decoderschaltung (30, 32) parallel zu den Speicherzellenreihen teilweise durch das Feld erstreckt, sowie jeweils einen zweiten Teil aufweisen, der sich ausgehend vom ersten Teil parallel zu den Speicherzellenspalten erstreckt, wobei die zwei- v> ten Teile mit den Leseverstärkern (SA\ — SA_M) in Verbindung stehen.

4. IC-Chip nach Anspruch 3, dadurch gekennzeichnet, daß die ersten Teile der Spaltcnfrcigabelcitungen (CE\ bis CEn) jeweils zwischen bcnachbar- w ten Reihenfreigabelcitungen (RE₁ bis REm) angeordnet sind und in denselben Verbindungsebenen wie diese ausgebildet sind.

5. IC-Chip nach Anspruch 4, dadurch gekennzeichnet, daß die zweiten Teile der Spaltenfrcigabcieitung (CE) bis CE^) in einer anderen Vcrbindungsebene als die Reihcnfreigabeleitungen (RE\ bis REU) ausgebildet sind.

6. IC-Chip nach einem der Ansprüche 2 bis 5. dadurch gekennzeichnet, daß jede Spaltenfreigabeleitung (CE\ bis CZfu) zwei Spalten dadurch freigibt, daß sie zwei benachbarte Leseverstärker (SA\ bis SAm) an Eingangs^/Ausgangs-Schaltkrcisc (40, 42, 48) anschaltet.

7. IC-Chip nach Anspruch 6, dadurch gekenn- h> zeichnet, daß jede Spalienfrcigabelcitung (CE\ bis CEa) einen dritten Teil aufweist, der sich parallel /ti den SDcieher/ellcnreihen erstreckt, daß die ersten und dritten Teile auf derselben Verbindungsebene ausgebildet sind, daß die zweiten Teile auf einer anderen Verbindungsebene als die ersten und dritten Teile ausgebildet sind.

8. IC-Chip nach Anspruch 7, dadurch gekennzeichnet, daß der dritte Teil jeder Spaltenfreigabeleitung (CE\ bis CEn) derart ausgebildet ist, daß er die Anschaltanordnung (150, 154; 158, 162) zweier benachbarter Leseverstärker (z. B. SA, und SA2 in I·" ig. 4) aktiviert.

9. IC-Chip nach Anspruch 8, dadurch gekennzeichnet, daß die Spaltcrfrcigabeleitungen sowohl metallisierte Teile als auch diffundierte Teilbereiche umfassen.

10. IC-Chip nach Ansprüche, dadurch gekennzeichnet, daß die Spaltenfreigabeleitungen sowohl metallisierte Teile als auch polykristalline Halbleiterschichten umfassen.

11. IC-Chip nach Ansprüche, dadurch gekennzeichnet, daß die Spaltenfreigabeleitungen sowohl polykrisialline Halblcitcrschichtbereiche als auch diffundierte Teilbereiche aufweisen.

12. IC-Chip nach Anspruch 6, dadurch gekennzeichnet, daß die Dccoderschaltung (30, 32) die wenigstens zu zwei Speicherzcllenspalten gehörigen Leseverstärker mit verschiedenen Sätzen von Datcnlcitungcn (DL , DL₁) verbindet, daß die Decodicrschaltung (z. B. Dn in Fig.3) Decoderknoten zum Erzeugen von Reihen- und Spaltcnadreßsignalen zu unterschiedlichen Zeiten nach Maßgabe der in der AdrcCspeichcrcinrichtung gespeicherten codierten Reihen- und Spaltenadrcßdaten aufweist, und daß eine Hinrichtung (40) zum Auswählen eines einzelnen Satzes von Datenlcilungen vorgesehen ist.

13. IC-CHip nach Anspruch 12, dadurch gekennzeichnet, daß die DceodierschaWung (z.B. Du in F i g. 3) der Dccoderschaltung (30,32) wenigstens einen Rcihcnknolcn (RNu. RNh) für jeden Decoderknoten (100) zum Speichern eines Spannnungssignals aufweist, daß die Rcihcnfreigabeschaltung (Qi, Qt) auf ein Reihenfrcigabe-Taktsignal anspricht, um die entsprechenden Reihenknoten für jeden aktiven Decoderknoten (100) zu aktivieren, und um eine Reihcnfreigabclcitung (RE_is, R~E») in Abhängigkeit von jedem zu dem gegebenen Zeilpunkt aktiven Reihcnknolcn zu aktivieren, und daß eine Spaltenfreigabcschaltung (Q₁₂) vorgesehen ist, die in Abhängigkeit von einem Spallcnfrcigabe-Taktsignal eine Spaltcnfrcigabcicitung (CEu) nach Maßgabe jedes zu dem gegebenen Zeilpunkt aktiven Decoderknotens (100) aktiviert.

14. IC-Chip nach Anspruch 13. dadurch gekennzeichnet, daß für jeden Decoderknoten (100. F i g. 3) wenigstens zwei Rcihenknolcn (RNn, RNj₄) vorgesehen sind, und daß die Rcihcnfreigabcschaltung (Qi, Qi) nur einen der entsprechenden Reihenknoten in Abhängigkeit von dem Rcihcnadreßsignal und dem Rcihenfrcigabe-Taktsignal aktiviert.

15. IC-Chip nach Anspruch 14, dadurch gekennzeichnet, daß die Rcihenfrcigabeschaltung einen ersten Rcihcniransistor (Q,. ζλ,) aufweist, welcher jeden Decoderknoten (100) mit jedem Reihenknoten (RNn. R~Nn) verbindet, clali ein /weiter Transistor CO». (?Mi) vorgesehen ist. der jede Rcihcnfreigabcleitung (REii, TTEu) mit einem Spannungsversorgiingssignal beaufschlagt, welches in Abhängigkeit von einem ReihcnfreigabcMgnal er/engt wird, wobei das Gate jedes /weiten Transistors Teil des entsprc-

chenden Reihenknolens (ΗΝ,ι, R~N») ist, und daß eine Schallungseinrichtung (114) vorgesehen ist, welche die Gates der ersten Transistoren (Qi, Qi) steuert, um diese momentan anzuschalten, damit die Spannung auf dem entsprechenden Decoderknoten (100) zu dem entsprechenden Reihenknoten (RNu, RNu) übertragen wird, und um die ersten Transistoren dann abzuschalten, damit die Spannung auf dem Reihenknoien gehalten wird.

16. IC-Chip nach Anspruch 13, dadurch gekennzeichnet, daß die Spaltenfreigabeschaltung einen Spjltenknoten (CN,?, F i g. 3) aufweist, sowie einen ersten Spalten transistor (Qn), der jeden Spakenknoten mit dem entsprechenden Decoderknoten (100) verbindet, wobei die Gates aller ersten Spaltentransistoren (Qm) einen gemeinsamen Bootstrap-Knoten (124) bilden, daß zum Vorspannen oder Vorladen des Bootstrap- Knotens (124) auf eine Vorladespannung und zum Halten einer höheren Bootstrap-Spannung auf dem Knoten (124) eine Bootstrap-Schaltung (Qu) vorgesehen ist, und daß ein zweiter Spaltentransistor (Q12) für jeden Spaltenknoten (V.W17) vorgesehen ist, der ein Spaltenfreigabesignal auf jede entsprechende Spaltenfreigabeleitung (CEu) durchschaltet, wobei das Gate des /weiten Spaltentransistors (Q12) mit dem entsprechenden Spaltenknoten (CNu) verbunden ist.