DE2658655A1

DE2658655A1 - Mosfet-speicher-chip mit wahlfreiem zugriff

Info

Publication number: DE2658655A1
Application number: DE19762658655
Authority: DE
Inventors: Robert J Proebsting; Paul R Schroeder
Original assignee: Mostek Corp
Current assignee: STMicroelectronics lnc USA
Priority date: 1975-12-29
Filing date: 1976-12-23
Publication date: 1977-07-14
Also published as: FR2357984A1; DE2658655C2; JPS5287329A; GB1566221A; FR2357984B1; JPS59229787A; IT1074790B; GB1566222A; GB1566407A; JPS594789B2; US4156938A; FR2366663A1; JPS6238799B2; FR2366663B1

Description

PAT E .\J TA N WA LT E

Mostek Corporation
West Crosby Road
Carrollton, Texas,
USA

A. GRÜNECKER

DlPL-ING.

H. KINKEUDEY

Da-ING.

W. STOCKMAIR

K. SCHUMANN

DR BERIUT. ■ OPL-MVa

P. H. JAKOB

G. BEZOLD

8 MÜNCHEN 22

MAXIMIUANSTRASSB 43

22. Dez. 1976

MOSFET-Speicher-Chip mit wahlfreiem Zugriff

Diese Erfindung bezieht sich allgemein auf integrierte Halbleiterschaltkreise, insbesondere auf Speicher mit wahlfreiem Zugriff, und zwar vom Typ, der in MOSEET-EechnoIogie am geeignetsten hergestellt wird.

In den letzten Jahren sind in zunehmendem Maße integrierte Großschaltkreise (LSI) verwendet worden zur Speicherung von digitalen Daten in Speichern mit wahlfreiem Zugriff, die sowohl Lese- und Schreibmöglichkeit, als auch Hur-Lese-Möglichkeit besitzen. Bei diesem Typ von Schaltung werden binäre Adressignale von einer externen Steuerschaltung an das IG-Chip

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gelegt, um eine einzelne binäre Speicherzelle in einem Feld · von mehreren tausend Zellen zu identifizieren. Eine große Anzahl von diesen integrierten Schaltkreisen ist typischerweise in einem Speichersystem mit entsprechenden gemeinsamen Eingängen parallel verbunden, mit Ausnahme eines Eingangs, der die Möglichkeit zur Auswahl eines Chips bietet. Um größtmögliche Verwendungsmöglichkeit zu erreichen, wird die Anzahl von Steuersignalen zu den Chips vorzugsweise auf ein Minimum reduziert, indem innerhalb jedes einzelnen IC-Chips automatische Datenverarbeitung vorgesehen ist. Aus ökonomischen Gründen ist es darüber hinaus in höchstem Maße wünschenswert, die größtmögliche Anzahl von binären Speicherzellen auf einem einzelnen IC-Chip unterzubringen. Versuche, die Anzahl von Speicherzellen auf einem einzelnen Chip zu erhöhen, haben es bisher mit sich gebracht, daß die Anzahl von externen Verbindungen zu dem Chip erhöht wurde, wodurch die 'Stiftzahl* der Baugruppe anwuchs. Die Kombination aus vergrößerter Speicherkapazität und größerem Chipbereich, sowie das Erfordernis einer Baugruppe, die eine größere Anzahl von Stiften benötigt, lassen die Kosten der Schaltkreise anwachsen, und zwar aufgrund größerer Materialkosten und geringerer Ausbeute.

Lese-/Schreib-Speicher mit wahlfreiem Zugriff, die 4 096 Speicherzellen besitzen, die in 64 Reihen und 64 Spalten angeordnet sind, sind kommerziell hergestellt worden. Um genau eine einzelne Speicherzelle zu identifizieren, werden 12 binäre Adresssignale benötigt, 6, um eine Reihe auszuwählen und 6, um eine Spalte auszuwählen. Es ist generell notwendig, 9 Stifte für die Eingabedaten, die Steueroperation für eine solche Schaltung und die Stromversorgung vorzusehen, was eine Gesamtanzahl von 21 Stiften ergibt. Demzufolge wurde eine Baugruppe mit 22 Stiften verwendet. Einige wünschenswerte Steuerleitungen und Stromversorgungen wurden fortgelassen, um die Anzahl von Stiften auf zu vermindern, jedoch erfordert dieser Schaltkreistyp viele Kompromisse. Bei Verwendung von gewöhnlicher Halbleitertechno-

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logie ist ein Lese-ZSchreib-Speicher mit wahlfreiem Zugriff, der 16 384 binäre Speicherzellen auf einem einzelnen Typ besitzt, herstellbar, jedoch erhöht dies die Anzahl der benötigten Adresseingänge um zwei.

Die parallele US-Anmeldung, Ser. No. 513 091 mit dem Titel "Dynamic Random Access Memory MISE¹ET Integrated Circuit", eingereicht am 8. Okt. 1974 von Eoberb J. Proebsting, beschreibt und beansprucht einen Lese/Schreib-Speicher mit wahlfreiem Zugriff für 4 096 Bit, der nur eine Baugruppe mit 16 Stiften benötigt. Dies wird dadurch ermöglicht, indem dieselben 6 Stifte sowohl für die Eeihenadresseingabe als auch für die Spaltenadresseingabe der Baugruppe verwendet werden. Dies wird realisiert durch die Verwendung eines separaten Spalten-Adressschaltsignals, um die Spaltenauswahlfunktion der Steuerung durch ein externes, zentrales Steuerungssystem zuzuordnen. Jedoch verwendet dieser Schaltkreis separate Eingabepuffer für das Rei'henadressignal und das Spaltenadresssignal, und es sind darüber hinaus Reihen- und Spaltendecodierschaltkreise vorgesehen, die auf einer Linie entlang benachbarter Kanten des Speicherfeldes liegen. Die Anzahl von Speicherzellen in diesem Schaltkreis kann auf 16 384 erhöht werden, wobei nur eine Baugruppe mit 16 Stiften benötigt wird, indem der Stift zur Auswahl des Chips als siebter Adresseingang verwendet wird und indem extern entweder das Reihen- oder Spaltenadress-Schaltsignal decodiert'wird, um die Chip-Auswahlfunktion zu liefern.

Der Speicher mit wahlfreiem Zugriff gemäß der vorliegenden Erfindung verwendet einen einzelnen Satz von Adresseingabestiften, einen einzelnen Satz zur Abtastung der Eingabepuffer, sowie einen einzelnen Decoder, um sequentiell sowohl Reihenais auch Spaltenadressignale zu empfangen. Der Decoder besitzt die Fähigkeit, die adressierte Reihe in einem Reihenspeicherknoten zu speichern, um die ausgewählte Reihe aktiv zu halten und um automatisch alle Zellen in der Reihe anzu-

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sprechen, während die Eingabepuffer und der Decoder für einen oder mehrere Spalten-Adressierungszyklen verwendet werden, während welcher die aktive Reihe ausgewählt bleibt.

Die vorliegende Erfindung bezieht sich auf einen Schaltkreis, der die gleiche Anzahl von binären Speicherzellen besitzt, entweder 4 096 oder 16 384, der dieselben Funktionsfähigkeiten aufweist wie der oben beschriebene Schaltkreis in einer Baugruppe_mit 16 Stiften, jedoch wird hier ein Chip von bedeutend verkleinerten Ausmaßen verwendet. Der Schaltkreis ist daher weniger kostenintensiv herzustellen, und zwar aufgrund der erhöhten Anzahl von Chips pro Fassung und auch aufgrund der erhöhten Ausbeute, die sich aus der kleineren Chipgrö3e ergibt. Darüber hinaus wird der Schaltkreis in vereinfachter und billigerer Verarbeitung hergestellt, und er besitzt eine beträchtlich verkürzte Zugriffszeit.

Insbesondere verwendet die vorliegende Erfindung eine Anzahl von binären Speicherzellen, die in Reihen und Spalten angeordnet sind, wobei die Anzahl von Reihen und Spalten vorzugsweise gleich ist. Ein Decoder ist entlang einer Kante des Feldes an den Enden der Reihen vorgesehen, und es wird ein Leseverstärker für jede Spalte verwendet, indem die Leseverstärker lotrecht zu dem Decoder angeordnet sind. Der Decoder besitzt einen Ausgang für die Reihenfreigabe für jede Reihe und einen Ausgang für die Spaltenfreigabe für jedes Paar von Spalten. Die Leitungen für die Reihenfreigabe der Decoder reichen parallel zu den Reihen quer über das Feld. Die Leitungen für die Spaltenadressen liegen zwischen den Leitungen zur Reihenfreigabe, bis sie die entsprechenden Spalten erreichen, und sie sind dann mit einer unterschiedlichen Leiterebene in der Schaltung verbunden und gelangen, rechtwinklig zu den Reihen, zu ihren entsprechenden Leseverstärkern.

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In einer besonderen Ausführungsform der Erfindung ist das Feld in zwei gleiche Hälften unterteilt, während sich eine Eeihe von Leseverstärkern zwischen den Hälften der Speicherfelder und parallel zu den Reihen befindet; hierdurch wird die Verwendung von symmetrischen, mehrfachen Datenleitungen ermöglicht. Der Decoder ist an einem Ende der Eeihe von Lese~ verstärkern angeordnet; die Spaltenadressleitungen gelangen von den gegenüberliegenden Hälften der Speicherzellenfelder zu den Leseverstärkern. In dem Decoder v/erden nur 32 Decodiereinheiten verwendet; jeder Decoder erzeugt zwei Ausgangssignale für die Eeihenfreigabe und ein Ausgangssignal für die Spaltenfreigabe, obschon andere Kombinationen möglich wären.

Insbesondere adressiert jede der 32 Leitungen für die Spaltenfreigabe zwei Leseverstärker. Zwei Paare von Datenleitungen liegen parallel zu den Leseverstärkern; hiervon führt jedes Paar zu separaten Lese/Schreib-Verstärkern und wird dann mit dem Bit der niedrigsten Wertigkeit der Spaltenadresseingänge gebündelt. Auf ähnliche Weise werden die zwei Ausgangssignale zur Eeihenfr eigabe von den 32 Decodern an dem De co der ausgang mit dem niedrigstwertigen Bit der Reihenadresse gebündelt.

Die Erfindung ist in den Ansprüchen gekennzeichnet.

Anhand der in der Zeichnung dargestellten Ausführungsbeispiele wird die Erfindung im folgenden näher erläutert. Es zeigen: ■ ·

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Fig. 1 einen schematischen Grundriß eines IC-Chips gemäß der vorliegenden Erfindung;

Fig. 2 ein sehernatisehes Diagramm eines Ausschnitts der Schaltung, die in Fig. ι dargestellt ist;

Fig. 3 eine schematische Schaltskizze von einer der Deco dier schaltungen, die in Fig. 2 dargestellt sind;

Fig. 4 eine detailliertere schematische Skizze eines Tei les der Schaltung, die in Fig. 2 dargestellt ist;

Fig. 5 ^Qin Zextdiagramm, das dazu dient, die Operation des Teiles der Schaltung, die in Fig. 3 dargestellt ist, zu verdeutlichen;

Fig. 6 eine schematische Schaltskizze, die eine typische

Speicherzelle aus der^Schaltung von Fig. 1 dar-. steilt;.und

Fig. 7 eine schematische Schaltskizze, die einen Eingabepuffer der Schaltung von Fig. 1 illustriert.

Im folgenden wird bezug genommen auf die Zeichnungen. Ein Chip mit einem integrierten Schaltkreis (IC-Chip) gemäß der vorliegenden Erfindung wird in Fig. 1 allgemein durch das Bezugszeichen 10 identifiziert, wobei die Ausmaße von Chip 10 in Fig. 1 in maßstäblich sehr stark veränderter Form gezeigt sind. Die Schaltung enthält 4 096 Speicherzellen vom Typ, der in Fig. 6 gezeigt ist. Jede dieser Speicherzellen enthält einen kapazitiven Speicherknoten 12 und einen Feldeffekttransistor 14, die zwischen einer Ziffernleitung 16 und der Schaltungsversorgungsspannung 18 verbunden sind; eine Leitung für die Reihenfreigabe. 20 ist mit dem Gate des Transistors 14 verbunden. Daten werden gespeichert, indem die Leitung für die Reihenfreigabe 20 auf hohes Potential gebracht wird, um den Transistor 14 anzuschalten, und dann die Ziffernleitung 16 auf das gewünschte Potential gebracht wird, entweder null Volt für eine

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logische Ό* oder ein geeignetes positives Potential für eine logische ¹I¹ am Speicherknoten 12, und indem anschließend die Leitung zur Reihenfreigabe 20 abgeschaltet wird. Daten werden aus der Speicherzelle gelesen, indem die Leitung 16 auf ein vorbestimmtes Potential vorgespannt und dann die Leitung zur Reihenfreigabe 20 auf hohes Potential gebracht wird, um den Transistor 14 anzuschalten und indem dann eine Spannungsänderung auf der Zifferleitung 16 festgestellt (gelesen) wird; das Ausmaß der Änderung ist repräsentativ dafür, ob eine logische »1» oder eine logische *0' in der Zelle gespeichert war. Aus Gründen der Vereinfachung sind diese Zellen angegeben durch Eeihe und Spalte wie EC , wobei χ die Reihe

χ y

und y die Spalte bezeichnen. Beispielsweise werden die Zellen in der ersten Reihe bezeichnet mit R^C,, bis BLCg₂,, die Zellen der ersten Spalte werden angegeben durch K,. C^ bis R^C^, obschon in Fig. 4 insbesondere nur die zu den Reihen 31 bis 34 und. Spalten ^σ^-^σ^ zugehörigen Zellen dargestellt sind.

Wie schon erwähnt wurde, sind auf dem Chip 10 insgesamt 4 096 Speicherzellen, ähnlich der, die in Fig. 6 gezeigt ist, vorgesehen. Falls gewünscht, können auch 16 384 Zellen vorgesehen sein. Eine Eälfte der Speicherzellen ist in dem Bereich untergebracht, der durch die gestrichelte Linie 22 in Fig. 1 angedeutet ist, die andere Hälfte des Bereichs ist durch die gestrichelte Linie 24 begrenzt. Die Speicherzellen im Bereich sind in . 32 parallelen Reihen angeordnet, die horizontal in Fig. 1 laufen, sowie 64 Spalten, die vertikal verlaufen. Auf ähnliche Weise sind die Zellen im Bereich 24 in 32 horizontalen Reihen und 64 vertikalen Spalten angeordnet. 64 Verstärker, einer für jede vertikale Spalte, sind zwischen zwei Feldern von Speicherzellen innerhalb des durch die gestrichelte Linie 26 umrandeten Bereichs angeordnet. Die Leseverstärker sind mit SA_x.-SAg^ bezeichnet, von denen vergrößerte Teile in den Fig„ 2 und 4 dargestellt sind, wie gleich beschrieben werden wird. Ein bedeutender Vorteil dieser Erfin-

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dung liegt darin, daß symmetrierte, dynamische Leseverstärker mit mehrfachen Leseleitungen verwendet werden können; dieser Typ ist beschrieben und beansprucht in der parallelen US-Anmeldung Ser.No. ( ), mit dem Titel "Dynamic Random Access Memory" (dynamischer Speicher mit wahlfreiem Zugriff), eingereicht zum selben Zeitpunkt wie die vorliegende Erfindung von Robert M. Proebsting und Paul R. Schroeder. Dieser dynamische Leseverstärker erfordert direkten Zugriff auf beide Hälften der ausgewählten Spalte und das hier vorgestellte Decodierverfahren sieht einen solchen Zugriff vor. Jeder der Signalverstärker SA.-SAg₂, besitzt wahre und komplementäre Ziffernleitungen oder Signalbusse, die mit CL-Cg^ und C^-Cg^ bezeichnet sind, obschon lediglich die ersten 16 Paare der Ziffernleitungen in Fig. 2 dargestellt sind.

16 Decodierschaltungen D.-D^ sind in dem Bereich angeordnet, der durch die gestrichelte Linie 30 angedeutet wird, und 16 Decodierschaltungen D.^-D sind in dem Bereich angeordnet, der durch die gestrichelte Linie 32 angegeben wird. Sechs Adresseingänge Aq-A,-, die schematisch dargestellt sind als Drähte, die mit den metallisierten. Pfaden 34-39 entsprechend mit einer Kugel verbunden sind, sind mit den sechs Adresspuffern ABq-ABj- verknüpft, die im wesentlichen in den Bereichen liegen, die durch entsprechende, gestrichelte Linien angezeigt sind. Jeder der Puffer ABq-ABc- ist vorzugsweise vom Typ 'Abtasten und Halten' und erzeugt wahre und komplementäre Adressignale. Insbesondere sind die Adresspuffer ABq-AB₁- vorzugsweise von dem Typ, der in der parallelen US-Anmeldung Ser. No.

( ), mit dem Titel 'MOSi¹ET Buffer for TTL Logic

Input* (MOSFET-Puffer für TTL-Logik-Eingabe), eingereicht von Paul R. Schroeder und Robert J. Proebsting am selben Tag wie die vorliegende Erfindung, beschrieben ist. Innerhalb des breiteren Anwendungsbereichs der Erfindung jedoch kann irgendein konventioneller Eingabepuffer verwendet werden.

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Der Adresseingabepuffer AB_Q ist als Beispiel in Fig. 7 dargestellt. Die Adresseingabe Aq wird an die Klemme 31 angelegt, typischerweise als 0,8 Volt oder 1,8 Volt, wodurch, logische Pegel der bipolaren TTL-Schaltungen repräsentiert werden. Der Knoten 33 für das Halten der Adresse wird in dem Moment auf hohes Potential gebracht, während der Knoten 35 zum Halten der Adresse auf niedrigerem Potential liegt, so daß die Transistoren 37,39 und 41 angeschaltet werden. Hieraus folgt, daß ein Potential, das in der Nähe des Potentials des Adresseingangs Aq liegt, bei den Knoten 4-3 und 45 gespeichert wird und daß ein Eeferenzpotential, typischerweise +1,4 Volt, am Knoten 47 gespeichert wird. Nach einer kurzen Periode geht der 'Halteadresse'· Knoten 33 auf niedriges Potential und der 'Schalteadresse'-Knoten 35 geht auf hohes Potential. Die gehaltenen Spannungen an den Knoten 45 und 47 werden dann kapazitiv erhöht gegenüber den Schwellenwerten der Transistoren 49 und 51 mittels der Kondensatoren 53 und 55. Der Unterschied im Leitvermögen der Transistoren 49 unf 51 aufgrund der unterschiedlichen Potentiale an den Knoten 45 und 47 wird durch einen Differentialverstärker 53abgetastet;dessen Ausgänge werden an einen Schalter 55 .gelegt, der durch, das Signal am 'Halteadresse'-Eingang gesetzt wird. Dies hat zur Folge, daß die komplementären Ausgänge AQund A"q die entsprechenden logischen Pegel annehmen. ■ Diese Schaltung wird ausführlich in der obenerwähnten Anmeldung beschrieben und beansprucht. Die Ausgänge des Schalters 55 haben beide niedrigen Pegel bis zum Auftreten des Schalt-Taktsignals, wie es in der obenerwähnten Anmeldung, Ser.No. 513 beschrieben wird.

Die wahren und komplementären Ausgänge von jedem der Adresspuffer AB.-ABc- werden in verschiedenen Kombinationen an die 32 Decoder D^-D^p angelegt, wie es im nachhinein ausführlicher beschrieben werden wird. Die x^ahren und komplementären Ausgänge der Puffer ABq werden verwendet, um einen der zwei Aus-

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gänge zur Reihenfreigabe auszuwählen, und zwar von gedem der ' 32 Decoder D^-D^₂, wie es durch die Leitungen A^ und A"_Q in Fig. 1 dargestellt wird; sie werden ebenso verwendet, um eine MuItipiexe?-Schaltung 40 zu steuern, wodurch ausgewählt wird, welches Paar der Ausgänge von den zwei Lese/Schreib-Verstärkern 42 zum Daten-E/A-Bus 44 verbunden wird. Bus 44 ist mit einem Daten-Eingabe-Puffer 46 und mit einem Daten-Ausgabe-Puffer 48 verbunden, und zwar allgemein auf eine Art und Weise, wie es in der obengenannten parallelen Anmeldung Ser.No. 513 beschrieben wird".

Vier Steuersignale, bezeichnet als Chipauswahl (US), Heihen-Adress-Schaltsignal (EIS), Spalten-Adress-Schaltsignal (CIS) und Lese- oder Schreib-Auswahlsignal (¹WkIl¹Ji), werden an die Eingänge angelegt, die durch die Verbindungsvjege 50-53 dargestellt werden. Dateneingabe zum Dateneingabepuffer 46 wird an den Pfad 5^ angelegt,und Datenausgabe aus dem Datenpuffer führt über den Pfad 55- Vier Leitungen für die Spannungsversorgung, nämlich V^,,, V-gg, V~_c und Erde, gelangen zu den Pfaden 56-59» woraus sich insgesamt -16 externe Verbindungen zu dem Chip ergeben. In der vorliegenden Schaltung ist Y-^-q die maximale Versorgungsspannung, sie ist gleich mit V^, in der obengenannten Anmeldung, und Vg-g ist darüber hinaus analog zu ^DD ^ⁿ äer. obengenannten Anmeldung. Diese.;externen Verbindungen führen zu den Stiften einer konventionellen, hermetisch abgeschlossenen, schritthaltenden Baugruppe. Die Steuerlogik, darin enthalten der Lese/Schreib-Verstärker 42, die Philtiplexef-Schaltung 40, der Eingabepuffer 46 und der Ausgabepuffer 48, sowie interne Taktgeber, mit denen alle notwendigen Punktionen abgewickelt werden, einschließlich derer, die in der obengenannten parallelen Anmeldung Ser.No. 513 091 beschrieben sind, ist vornehmlich in dem Bereich untergebracht, der durch die gestrichelte Linie 60 angedeutet ist. Verbindungs-

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pfade 50-59 sind nicht notwendigerweise in den Positionen angeordnet, die in Fig. 1 angegeben sind, sondern sie sind lediglich schematisch dargestellt. In diesem Zusammenhang kann man abschätzen, daß die verschiedenen Steuerlogikfunktionen in mancher Hinsicht unterschiedlich sein müssen, um die Schaltungen der vorliegenden Erfindung zu steuern, gedoch sind die notwendigen Modifikationen für einen Durchschnittsfachmann leicht zu sehen.

Jeder der Decoder D,,-D,₂ hat vorzugsweise im wesentlichen die Gestalt, die in Fig. 3 dargestellt ist, wo speziell der Decoder D.^ veranschaulicht ist. Der Decoder D^r₇ enthält die Transistoren Q,,-Qc, ^^e parallel zwischen einem Vorspannungsknoten 100 und Erde liegen. Der "Vorspannungsknoten 100 ist auf etwa Vpp durch einen Transistor Qg als Antwort auf ein Yorspannsignal P/. auf der Leitung 102 vorgespannt $ der Transistor Qg ist mit Vjjjj verbunden. Der Vorspannknoten 100 ist durch den Transistor Q₁-, mit dem Gate eines Transistors Qg verbunden, über den Transistor Qn mit dem Gate von Transistor Q^q verbunden, und über den Transistor Q.. mit dem Gate des Transistors Q^₂ verbunden. Die Gates der Transistoren Qg und Q^q formen eine Reihen-Auswahl-Speicherung oder Steuerknoten EiL,., und RTTtz/j.» das Gate von Transistor Q^₂ ist der Spalten-Auswahlknoten CN.

Die fünf Sätze von wahren und komplementären Adressignalen A^-Ac und 5-VJ-2L von den Puffern AIL-AB₁- werden an die Leitungen 104-113 gelegt, die vertikal durch alle 32 Decoder D₁-führen. Die Ausgänge Aq und 1_Q vom Puffer AB_Q werden zur Schaltung 41 geführt, die die Signale A_Q(R0W) und Iq(ROW) während eines Reihen-Adress-Zyklus erzeugt, die den 32 Decodern D^-D,₂ zugeführt werden, und die Signale Aq(COL) und Iq(COL) während des Spalten-Adress-Zyklus erzeugt, die der

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Multiplexer Schaltung 40 zugeführt werden. Die Gates der fünf Transistoren Q^-Qc in o'edem Decoder sind mit einer einzigartigen Kombination von fünf der zehn wahren und komplementären Reihen-Adressleitungen 104-113 verbunden. So z.B. können die Gates der Transistoren Q^-Qc verbunden sein mit den Adressleitungen A^-, A₂, A-,, A^ und A₁-, was eine binäre Darstellung der Zahl ^6 bedeutet, die in dem Decoder D „ verwendet wird. Mit Ausnahme der einzigartigen Weise, in der die Gates der Transistoren Q^-Qc innerhalb jedes Decoders verbunden sind mit den fünf Paaren von Adressleitungen, ist der Rest der Schaltung, der innerhalb der gestrichelten Umrandung in Fig. gezeigt ist, identisch für alle Decodierschaltungen. Somit können die Knoten 100 zweckmäSigerweise als Decodierknoten bezeichnet werden. Ein Halte-Reihe-Decodersignal TRD, ein Spalten-Freigabesignal CE, ein Reihen-Freigabesignal REAq und ein komplementäres Reihen-Freigabesignal REIq werden an die Leitungen 114-117 entsprechend angelegt, die durch alle 32 Decoder führen. Die Reihen-Freigabesignale REA und REIq werden durch geeignete UND-Glieder 118 und 120 als Antwort auf die Adressensignale Aq(ROW) und das Reihen-Freigabesignal RE, das zur Klemme 122 geführt wird, erzeugt. Somit ist entweder REAq oder RESq auf hohem Potential, dementsprechend das andere auf niedrigerem Potential, in komplementärer Weise als Antwort auf ein Reihen-Freigabesignal RE, das durch die Zeit- und Steuerschaltung während des Reihenzyklus zu einem passenden Zeitpunkt erzeugt wird.

Die Leitung ii6 für das Signal REA_Q ist mit dem Drainknoten vom Transistor Qg verbunden, eine Reihen-Freigabeleitung kommt vom Sourceknoten. Der Dreinknoten vom Transistor ist mit Leitung 11? für das Signal RES verbunden, und der Sourceknoten ist mit der Reihen-Freigabeleitung RE,^ verbunden. Die Gates der Transistoren Q₈ und Q^₀ bilden die Reihen-Steuerknoten RN,^ und RTT^. Der Drain von Transistor

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mit Leitung 115 verbunden, die das Spalten-Freigabesignal CE überträgt, die Source ist mit der Spalten-Freigabeleitung C verbunden. Die Halte-Reihe-Decoderleitung 1-14 ist verbunden mit den Gates der Transistoren Qr₇ und Qg. Leitung 124 ist verbunden mit dem Gate des Transistors Q^ und ist über den Transistor CL, mit Ύγ.* verbunden. Das andere Ende der Leitung 124 ist normalerweise offen. Das Gate von Transistor Q^, ist auch mit V^ verbunden, damit der Knoten 124 durch die Streukapazitäten des Transistors Q₁ _Λ bootstrap-erhöht werden kann, wie im nachhinein beschrieben vier den wird.

Es gibt 64 Reihen-Freigabeleitungen EE^-RE^, die von den 32 De codier Schaltungen D.-D-p gelangen ;und 32 Spalten-Freigabeleitungen CE.-CE^p. Wie man am besten aus Fig. 2 ersehen kann, laufen die Reihen-Freigabeleitungen RE.-RE^ parallel entlang den Reihen der Zellen, obschon lediglich die Reihen-Freigabesignale REp^-RE^Q der Decoder ^p-^pi ^^{n 1}^⁵* ² dargestellt sind. Es versteht sich ferner, daß, obschon lediglich die Spalten 1 bis 16 dargestellt sind, alle Reihen-Freigabeleitungen RE-REg. vollständig von den Decodern D.-D,« quer über alle 64 Spalten in dem Feld reichen. Ebenso reichen die Spalten-Freigabeleitungen CE -CE,- von den entsprechenden Decodern D.-D-,^ zwischen den entsprechenden Paaren der Reihen-Freigabeleitungen, die vom selben Decoder kommen, durch. Die Reihen-Frei gäbe leitungen und die Spalten-Freigabeleitungen, die horizontal von den Decodern D.-D,^ gelangen, sind typischerweise metallisierte Leitungen. Man beachte jedoch, daß jeder horizontale, metallisierte Teil von jeder Spalten-Freigabeleitung zu Ende ist, wenn er eine bestimmte Spalte erreicht und mit einem Leiter in einer unterschiedlichen Ebene der integrierten Schaltung Kontakt bekommt, für gewöhnlich mit einem diffundierten Bereich oder einer polykristallinen Halbleiterschicht, und dann parallel zu den Spalten weiterläuft zu dem entsprechenden Signalverstärker, wie man am besten in Fig. 2 sehen kann. Z.B. gehen die Spaltenleitungen CE ^ und CE^ von

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den Decodern D^,- und D^₇ über von horizontalen Leitern zu vertikalen Leitern zwischen der zweiten und dritten Spalte, und sie laufen abwärts, respektive aufwärts zu der Reihe der Signalverstärker weiter. Auf ähnliche Weise gehen die Spalten_T Freigabesignale CE,,,- und CE^₈ zwischen der sechsten und. siebten Spalte über und führen abwärts, respektive aufwärts zu der Reihe der Signalverstärker weiter. Jedes nachfolgende Paar von Spalten-Freigabeleitungen, die von den Decodierschaltungen oben und unten von der Reihe der Signalverstärker gelangen, biegt ab und führt in Richtung auf die Signalverstärker weiter, und zwar nach jeder vierten Spalte, so daß die Spalten-Freigabeleitungen CE.^ und CE ~ vertikal durch den Bereich zwischen den Spalten 1O und 11 weiterführen, die Spalten-Freigabeleitungen CE^,., und CEp₀ führen vertikal zwischen den Spalten i4 und 15 hindurch. Dies fährt fort, bis schließlich die Spalten-Freigabeleitungen CE und CE_,p zu den Signalverstärkern z\vischen den Spalten 62 und 63 führen, obschon diese Anordnung in der Zeichnung nicht dargestellt ist.

Jede'Spalten-Freigabeleitung gibt simmultan zwei Spalten des Feldes frei, wie man am besten in den Fig. 2 und 4 sieht. Z.B. gibt die Spaltenfreigabeleitung CE -. die Signalverstärker SA und SA₂ frei, während die Spaltenfreigabeleitung CE^n die Signalverstärker SA, und SAn freigbit. Wie oben beschrieben wurde, führen zwei Sätze von wahren und komplementären Datenleitungen DL., DX- ^o» ^Tq entlang allen 6A- SignalverstärD

kern SA^-SAg^. Die entsprechenden Signalverstärker oder »Spalten» heißen freigegeben, wenn die w'ahren und komplementären Ziffernoder Signalleitungen mit dem entsprechenden Satz von wahren und komplementären Datenleitungen verbunden sind. Z.B. vrerden die aufgeteilten Ziffernleitungen C und C. mit den Datenleitungen DLq und DXq durch die Transistoren 150 und 152 verbunden, die aufgeteilten Ziffernleitungen C₂ und C₂ werden mit den Datonleitungen DL^ und EL durch die Transistoren 154· und 156 verbunden, wenn die Spalten-Freigabeleitung CE^₆ aktiv ist,

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d.h. hohes Potential besitzt. Auf ähnliche Weise verbinden, falls die Spalten-Freigabeleitung CE^„ aktiv ist, die Transistoren 158 und 160 die Spaltenleitungen C₁^ und C^ mit den Datenleitungen DL₀ und DX_Q, und die Transistoren 162 und 164 verbinden die Spaltenleitung C-, und C, mit den Datenleitungen DL_x, und TfL^. Hieraus ist ersichtlich, daß Daten aus den Zellen in zwei benachbarten Spalten der ausgewählten Reihe mit den entsprechenden Paaren der Datenleitungen DLq, 13Eq und DL , ED. während jedes Spalten-Adressierungszyklus verbunden werden als Antwort darauf, daß eine Spalten-Freigabeleitung CE -GE.,p aktiv ist. Diese Daten werden abgetastet durch die entsprechenden Lese/Schreib-Verstärker 42 in Fig. 1, die die gleiche Funktionsweise haben können wie die Signalverstärker SA^-SAg₂,, sowie dem Ausgang von einem der Verstärker 42, ausgewählt von dem Multiplexer 40 als Antwort auf die Spalten-Adressignale Aq(COL) und Iq(COL).

Wie schon erwähnt wurde, werden die horizontal verlaufenden Reihen-Freigabeleitungen RE^-RE^ und die horizontal verlaufenden Teile der Spalten-Freigabeleitungen CE -CE,ρ typischerweise durch die metallisierte Schicht gebildet. Die Ziffernleitungen C -Cg^ und ^-ög/i werden normalerweise durch diffundierte Bereiche in dem Halbleitersubstrat gebildet. Der vertikale Teil der Spalten-Freigabeleitungen CE^-ΟΕ,ρ kann auch durch diffundierte Bereiche gebildet werden, die mit den metallischen horizontalen Teilen der Leitungen durch Kontaktöffnungen in dem Oxid oder anderen isolierenden Schichten auf konventionelle Weise verbunden werden. Wenn bei der Herstellung des Gerätes Silizium-Gate-Technologie verwendet wird, wie bei der bevorzugten Ausführungsform der vorliegenden Erfindung, können die Ziffernleitungen C^-Cg^ und C.-C^ diffundierte Bereiche sein, und die vertikalen Teile der Spalten-Freigabeleitungen CE.-CE-2 können gebildet werden durch die Mehrfach-Siliziumschicht, die die Gates der Transistoren bildet. Die horizontalen Teile der Spalten-Freigabeleitungen und

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der Reihen-Freigabeleitungen würden noch aus Metall bestehen. Auf jeden Fall ist es notwendig, die Spaltenleitungen dünn anzulegen, um Platz für die vertikalen Teile der Spalten-Freigabeleitungen vorzusehen. Aus diesem Grund ist es vorteilhaft, daß die Spalten-Freigabeleitungen sowohl überhalb als auch unterhalb der Reihe von Signalverstärkern zwischen denselben Spalten verlaufen, damit der Bereich reduziert wird, der in einem anderen Fall benötigt würde.

Die Arbeitsweise der Schaltung 10 kann am besten verstanden werden, indem man bezug nimmt auf Fig. 5» die ein Zeitdiagramm von jenen Signalen darstellt, die nur die Adressierungsfunktionen der Schaltung 10 betreffen. Wie schon oben erwähnt wurde, kann das Chip 10 durch die externe Steuerschaltung in genau derselben Weise betrieben werden, wie es in der obenerwähnten parallelen Anmeldung, Ser.Fo. 513 091, beschrieben wird, wobei die Schaltung in der kommerziellen Ausführungsform als Stift-Zu-Stift-kompatibel ausgelegt ist. Die Reihen-Adresssignale werden an die Eingänge Aq-A₁- zu irgendeinem Zeitpunkt angelegt, bevor ein Reihen-Adress-Schaltsignal KAS an Klemme auftritt. Während dieser Vorspannperiode befindet sich das Vorspannsignal P_-1 auf hohem Potential, so daS der Transistor Qg angeschaltet ist, und der Knoten 100 wird auf V-η-η abzüglich eines Schwellenwertes vorgespannt, da alle Adressleitungen bis 113 aus niedrigem Potential sind. Während des Vorspannzeitraums wird die Halte-Decoder-Leitung 114 auf V^-q gebracht, so daß die Reihenknoten R-N*, und ^34 ebenfalls auf züglich eines Schwellenwertes vorgespannt werden. Bevor das Vorspannsignal P. hohes Potential bekommt, wird der Spaltenbootstrap-Knoten 124 auf V_DD abzüglich eines Schwellenwertes gebracht, typischerweise +10 Volt, während V_DD gleich +12 Volt ist, aufgrund des Transistors Q^. Dann, wenn das Vorspannsignal P hohes Potential bekommt, wird der Knoten 124 bootstraperhöht auf etwa +16 Volt durch die Streukapazitäten der 32 Transistoren Q-. der 32 Decoder. Demzufolge wird der Spalten-

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knoten CN.,-,, ebenfalls auf V^ abzüglich eines Schwellenwertes gebracht. Nach dem Empfangen des Reihenadress-Schaltsignals RAS am Eingang 5^ fäl-fc das Vorspannsignal P. _T wie es durch die Zeitfunktion 200 dargestellt wird, von einem hohen Pegel auf Erdpotential ab, wie es durch den Übergang 200a dargestellt ist, und die Steuerlogik generiert eine Folge von Taktilapulsen, die notwendig sind, die Eingabe-. puffer ABq-AB₁- automatisch zu schalten, so daß sie logische Signale A_x.-A,- erzeugen, wie es beim Übergang 202a der Zeittunktion 202 in Fig. 5 dargestellt ist. Da das Vorspannsignal auf niedriges Potential abgefallen ist, um den Transistor Qg abzuschalten und da die wahren und komplementären Ausgänge von jedem der Adresspuffer AB₀-AB₁- auf hohes Potential gehen, wird der Knoten 100 von 31 der 32 Decoder auf Erdpotential heruntergebracht, als Folge davon, daß eine oder mehrere der Transistoren CL-Q₁- angeschaltet sind. Demzufolge x^erden die Reihenknoten EN und ΕΈ und die Spaltenknoten CN dieser 3"! Decoder ebenfalls auf Erdpotential entladen. Der Knoten 100 für den ausgewählten einen Decoder, in dem alle fünf Transistoren Q^₁-Qc abgeschaltet bleiben, verbleibt ebenso wie die Knoten ^!RN und RlT und der Spaltenknoten CN auf hohem Potential. Da jedoch die Spalten-Freigabeleitung CE auf niedrigem Potential ist, wird noch kein Spalten-Freigabeausgang erzeugt- Die Halte-Reihe-Decoderleitung 114 fällt dann, wie durch die Zei'tfunktion 204 angedeutet ist, von +12 Volt auf Erdpotential ab, wie bei 204a zu sehen ist, um so die Transistoren Qr-. und Qq abzuschalten. Dies hat zur Folge, daß ein hohes Potential an den Reihenknoten RN und RIT der adressierten Decoder gehalten wird und daß ein niedriges Potential an den Reihenknoteh RN und RTT. aller anderen Decoder vorliegt. Zum selben Zeitpunkt veranlaßt ein Reihen-Freigabesignal am Knoten 122 entweder die REA- oder REiL-Leitungen 116 oder 117« hohes Potential zu führen, wie es bei 206a der Zeitfunktion in Fig. 5 zu sehen ist. Demzufolge nimmt nur eine Reihen-Freigabeleitung hohes Potential an, xrährend alle 63 anderen

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auf niedrigem Potential verbleiben, wodurch, nur jene Zellen der freigegebenen Reihe angesprochen werden. Befindet sich beispielsweise die Adrassleitung A₀ auf hohem Potential, und hat der Knoten 100 des Decoders U^₁₇ hohes Potential, was bedeutet, daß der Decoder 17 adressiert wurde, dann v/ird die Reihen-Freigabeleitung RG„ hohes Potential annehmen und alle anderen Reihen-Freigabeleitungen RE-RE.,,, und RE^-REg. werden niedriges Potential behalten. Demzufolge werden die binären Daten aus den Zellen R-^C R-^-Cg. durch die Signalverstärker gelesen. Das hohe Potential auf den Adressleitungen 104 wird dann abfallen, wie es beim Ereignis 202b dargestellt ist, und zv\rar typischerweise zum selben Zeitpunkt, in dem die Linien 204 und 206 die Übergänge 204a und 206a vollziehen. Diese drei Ereignisse treten automatisch eine vorbestimmte Zeitdauer nach dem Reihenadress-Schaltsignal RAS auf. Das Vorspannsignal geht ebenfalls wieder auf hohes Potential, wie es durch das Ereignis 200b dargestellt ist, nachdem die Ereignisse 202b, 204a und 206a beendet sind, wodurch wiederum die Knoten 100 aller Decodierschaltungen D^-D^₂, sowie der Spaltenknoten CN aller 32 Decoder vorgespannt werden.

Man sieht, daß der bootstrap-Knoten 124 für die Transistoren Q^, wie es durch die Linie 208 dargestellt ist, übergeht von etwa +16 Volt herunter auf etwa +10 Volt, wie bei Ereignis 208a zu sehen ist, und zwar als Folge der Entladung von 31 eier 32 Knoten 100. Jedoch wird, wie es bei Ereignis 208b gezeigt ist, der Knoten 124 zurück auf +16 Volt erhöht, wenn die 31 Knoten 100 wiederum vorgespannt werden, wenn die Transistoren Q^ bei Ereignis 200b angeschaltet werden. Demzufolge können die Knoten CN aller Decoder D^-D^ voll auf dasselbe Potential wie die Knoten 100 gebracht werden, welches Vp_D abzüglich eines Schwellenwertes beträgt, wenn das Vorspannsignal etwa V-^ beträgt. Es hat zwei Vorteile, wenn man am Knoten 124 einen Übergang hat, wie er oben beschrieben wurde, verglichen mit der konventionellen Art, den Knoten 124 direkt mit V^ zu ver-

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binden. Erstens folgt während des Vorspannens der Knoten GIT schneller dem Knoten 100 auf hohes Potential, da am Knoten 124 ein Potential liegt, das größer als Vj.j, ist. Zweitens befindet sich nach dem Entladen von 31 der 32 Decoder der Knoten 124 um einen Schwellenwert unterhalt von V-n-n» so daß der Transistor Q_-1,, in dem ausgewählten Decoder so lange abgeschaltet ist, wie Knoten 100 um zwei Schwellenwerte unterhalb von V-pyj oder höher vorgespannt war. Dies hält den bootstrap-Knoten CEL₇ davon ab, durch den Transistor Q.* in dem ausgewählten Decoder auf niedriges Potential gebracht zu werden, wenn die Spalten-Freigabeleitung auf hohes Potential geht, und den Knoten DIf₁ „ über V_DD bootstrap-erhöht.

Wie schon erwähnt wurde, veranlaßt ein Reihenadress-Schaltsignal automatisch eine der Eeihen-Freigabeleitungen BE.-BEg^, auf hohes Potential zu gehen, indem alle anderen auf niedrigem Potential verbleiben. Die Steuerschaltungslogik veranlaßt ferner jeden der Signalverstärker SA_x.-SAg^ automatisch, den logischen Zustand der Speicherzelle EC abzutasten und die entsprechenden Ziffernleitungen C und C gemäß dem abgetasteten logischen Pegel zu schalten. Als Folge des Auslesens der Zelle befindet sich die wahre Spaltenleitung C jedes Signal-Verstärkers auf einem logischen Pegel, und die entsprechende komplementäre Sp;
logischen Pegel.

komplementäre Spaltenleitung C befindet sich auf dem anderen

Unmittelbar nachdem die Eingabepuffer AB₀-AB(- für den Reihenadresszyklus geschaltet wurden, können die Signale an den Adresseingängen A₀-A,- geändert werden von jenen, die die Eeihenadresse der gewünschten Zelle repräsentieren auf jene, die die Spaltenadresse der gewünschten Zelle darstellen. Dann geht als Antwort auf ein Spaltenadress-Schaltsignal am Eingang 52 die Vorspannleitung 102 wiederum über von hohem auf niedriges Potential, wie es bei Ereignis 200c zu sehen ist, um wiederum die Knoten 100 aller 32 Decoder zu trennen, woraufhin die entsprechenden Decoderadressleitungen 104^-113 auf

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hohes Potential gehen, wenn die Spannung an den Adresseingängen Aq-A₁- abgetastet und die Puffer ABq-AB₁- hochgeschaltet sind, wie bei Ereignis 202c gezeigt ist. Dies wiederum entlädt 31 der 32 Knoten 100, sowie die entsprechenden Spaltenknoten CN. Da jedoch die Transistoren Q- und Qq vor dem Yorspannzyklus 200b abgeschaltet waren, verbleiben alle bis auf einen der 32 Reihenknoten EN und alle bis auf einen der 32 Reihenknoten Eb auf niedrigem Potential. Sowohl die Knoten RN als auch ΉΕ der zuvor ausgewählten Reihendecoder verbleiben auf hohem Potential, aber nur eines der zwei Signale RSA₀ und REjL ist auf hohem Potential, so daß nur eine Reihe aktiv bleibt. Der eine Spaltenknoten CN, der auf hohem Potential gehalten wird, hält den entsprechenden Transistor Q. ρ angeschaltet, so daß, wenn die Spalten-Freigabe-Taktleitung ^"5 auf hohes Potential geht, wie es bei Ereignis 2^Oa.der Zeitfunktion 210 gezeigt ist, die entsprechende Spalten-Freigabeleitung CE ebenfalls auf hohes Potential geht und somit 'aktiv* wird.

Wenn die Spalten-Freigabeleitung auf hohes Potential geht, werden die wehren und komplementären Spalten-Signalleitungen C und C unc C . und C _Λ der zwei Signalverstärker, die durch dio 3palten-FrelgabeT.eiturig adressiert sind mit dam ontsprechenden Paar von Datenleitungen DLq und ELq und DL. und 5L verbunden. Geht z.B. die Spalten-Freigabaleitung C3„^ auf hohes Potential als Folge des Spaltenadressignsls, so w.-erden die Spalten-Signalleitungen C_-1 und C^ mit den Datenleitungen DI»,- und DXq verbunden und die Spalten-Signallei tauigen Cp und C^ werden verbunden mit den Datenleitungen DL und BTi-, als Folge davon, daß die Transistoren 150, 152, 15^- und 156 angeschaltet sirul. Da alle anderen Spaltan-Freigabeleitungen auf niedrigem Potential verbleiben, vordtsti keine anderen Spalten-Signalleitungen mit den Datenleituagen verbunden.

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Eine der zwei Lese/Sehreib-Verstärker 42 in Fig. 1 prüft die Zustände der Datenleitungen DL und HC , während der andere die Zustände von DL. und ÜL. prüft. Die Multiplexer-Schaltung 40 in Fig. Λ wählt den Ausgang von einem der Lese/Schreib-Verstärker aus, abhängig von den Leitungen Aq und AV des Puffer AB„ während des Spaltenadressierungszeitraums. Der durch die M^itiplexer-Schaltung 4-0' ausgewählte Verstärker wird mit dem Datenbus 44- verbunden, der mit den Dateneingabepuffern 46 und dem Datenausgabepuffer 48 verbunden ist. Demzufolge ist die Adressierungsfunktion die gleiche sowohl beim Lesen als auch beim Schreiben von Daten. Da weiterhin die Spaltenadressierungsfunktion als Antwort auf ein Spaltenadress-Schaltsignal stattfindet, kann eine Anzahl von Speicherzellen in einer gemeinsam adressierten Reihe sequenziell adressiert werden, ohne daß der Vorgang der Reihenadressierung wiederholt werden muß.

In der bevorzugten Ausführungsform der dargestellten Erfindung ist ein einzelner Decoderknoten verbunden, um eine von zwei Reihen-Freigabeleitungen zu aktivieren, die durch einen Adresseingang ausgewählt werden und jeder Decoderknoten ist ebenso verbunden, um eine Spalten-Freigabeleitung zu aktivieren, welche wiederum zwei Signalverstärker anstößt, deren Ausgänge durch einen Adresseingang ausgewählt werden. Man sieht jedoch, daß die Anzahl von Decoderknoten verdoppelt werden könnte und daß eine Reihen-Freigabeleitung und eine Spalten-Freigabeleitung für jeden Knoten vorgesehen werden könnten, oder daß irgendeine andere geeignete Kombination aus Decoderknoteü und Reihen- und Spalten-Freigabeleitungen verwendet werden könnten. .

Ein bedeutender Vorteil der vorliegenden Erfindung, der nicht sofort offenbar wird, besteht darin, daß dynamische Signalverstärker, die jeweils symmetrierte wahre und komplementäre Ziffernleitungen besitzen, verwendet werden können, da die Spaltenadressinformation auf jeder Seite von jedem Signal-

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verstärker bei den wahren und komplementären Datenleitungen zur Verfügung steht. Hierdurch wird es möglich, daß Daten in jede Hälfte des- Speicherbereiches eingeschrieben werden können, obschon ein dynamischer Leseverstärker verwendet wird, weil die Leseverstärker während der Schreiboperation nicht benutzt werden, sondern lediglich der Lese/Schreib-Verstärker ώ-2.

Obwohl bevorzugte Ausführungsformen der Erfindung genauer beschrieben worden sind, versteht es sich, daß hierin unterschiedliche Yertauschungen, Substitutionen und Abänderungen vorgenommen werden können, ohne daß von dem Grundgedanken der Erfindung abgewichen wird, die in den nachfolgenden Ansprüchen definiert werden.

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Le

Claims

Patentansprüche

1. MOSFET-Chip mit einem integrierten Schaltkreis, d ..a d u rc h gekennzeichnet , daß mehrere Speicherzellen vorgesehen sind, die in Reihen -und Spalten angeordnet sind, daß die Anordnung erste und zweite angrenzende Kanten besitzt, die in einem Winkel von weniger als 180° angeordnet sind, und daß mehrere Leiterbahnen vorgesehen sind, die von der ersten Kante durch die Anordnung bis zu der zweiten Kante reichen, während zumindest Teile der leitenden Bahnen allgemein parallel zueinander angeordnet sind.

2. Chip nach Anspruch 1, in dem die leitenden Bahnen Teile aufweisen, die parallel zu den Seihen der Speicherzellen laufen und dann mindestens einmal übergehen zu Teilen, die parallel zu den Spalten der Speicherzellen in Richtung auf die zweite Kante verlaufen»

3. Chip nach Anspruch 2, dadurch gekennzeichnet , daß die Teile der leitenden Bahnen, die parallel zu den Reihen der Speicherzellen verlaufen, zwischen Reihen-Schaltungsleitungen gelegen sind,, die mit den Zellen in den entsprechenden Reihen verbunden sind, und sich in derselben Ebene der Verbindungen befinden wie die Reihen-Schaltungsleitungen in dem integrierten Schaltkreischip.

4-. Chip nach Anspruch 3» dadurch gekennzeichnet , daß die Teile der leitenden Bahnen, die parallel zu den Spalten der Speicherzellen führen, in einer unterschiedlichen Ebene von Verbindungen gebildet werden wie die der Reihen-Schaltungsleitungen.

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ORIGINAL INSPECTED

5· Chip nach Anspruch 1, dadurch gekennzeichnet , daß für jede Spalte aus mindestens einer Teilmenge der Spalten eine datenverarbeitende Schaltung vorgesehen ist, die entlang der Kante des Feldes angeordnet ist, bei der die Spalten der Zellen kreuzen und daß jede der leitenden Bahnen mit mindestens einer der datenverarbeitenden Schaltungen verbunden ist.

6. Chip nach Anspruch 1 , dadurch gekennzeichnet , daß eine Adressdecodierschaltung (30,32) entlang einer Kante des Feldes vorgesehen ist und daß die -leitenden Bahnen Freigabeleitungen aus der Adressdecodierschaltung sind.

7. Chip nach Anspruch 6, dadurch gekennzeichnet , daß ein Leseverstärker (SA.) für jede Spalte entlang der anderen Kante des Speicherzellenfeldes angeordnet ist und daß jede der Freigabeleitungen eine derartige "Verbindung aufweist, daß mindestens einer der Leseverstärker (SA.) aktiviert wird.

8. Chip nach Anspruch 6, dadurch gekennzeichnet , daß mehrere Reihen-Freigabeleiterbahnen von den Adressdecodierschaltungen (30,32) gelangen, von denen Teile innerhalb der Freigabeleitungen, die zu den Leseverstärkern (30,32) führen, gelegen sind und parallel zu diesen angeordnet sind.

9. Chip nach Anspruch 5* dadurch gekennzeichnet , daß die leitenden Bahnen Teile aufweisen, die parallel zu den Reihen der Speicherzellen verlaufen und dann mindestens einmal übergehen in Teile, die parallel zu den Spalten der Zellen in Richtung auf die zweite Kante verlaufen.

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10. Chip nach Anspruch 9, dadurch gekennzeichnet , daß die Teile der Leiterbahnen, die parallel zu den Reihen der Speicherzellen verlaufen, zwischen Reihen-Schaltungsleitungen angeordnet sind, welche mit den Zellen in den entsprechenden Reihen verbunden sind, und sich in derselben Ebene von Verbindungen befinden wie die Reihen-Schaltungsleitungen in dem integrierten Schaltkreischip.

11. Chip nach Anspruch 10, dadurch gekennzeichnet , daß die Teile der leitenden Bahnen, die parallel zu den Spalten der Speicherzellen verlaufen, in einer unterschiedlichen Ebene von Verbindungen ausgebildet sind als die der Reihen-Schaltungsleitungen.

12. Chip nach Anspruch 6, dadurch gekennzeichnet , daß die leitenden Bahnen Teile aufweisen, die parallel zu den Reihen der Speicherzellen verlaufen und dann mindestens einmal in Teile übergehen, die parallel zu den Spalten der Zellen in Richtung auf die zweite Kante, verlaufen.

13· Chip nach Anspruch 12, dadurch gekennzeichnet, daß die Teile der leitenden Bahnen, die parallel zu den Reihen der Speicherzellen verlaufen,, zwischen Reihen-Schaltungsleitungen angeordnet sind, welche mit den Zellen der entsprechenden Reihen verbunden sind, und in derselben Ebene von Verbindungen angeordnet sind, wie die Reihen-Schaltungsleitungen in dem integrierten Schaltkreischip.

14. Chip nach Anspruch 13, dadurch gekennzeichnet , daß die Teile der leitenden Bahnen, die parallel zu den Spalten der Speicherzellen laufen, in einer unterschiedlichen Ebene von Verbindungen ausgebildet sind als die der Reihen-Schaltungsleitungen.

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15. Chip nach Anspruch 7, dadurch gekenn- , zeichnet , daß die leitenden Bahnen Teile aufweisen, welche parallel zu den Reihen der Speicherzellen verlaufen, und dann mindestens einmal in Teile übergehen, die parallel zu den Spalten der Zellen in Richtung auf die zweite Kante verlaufen.

16. Chip nach Anspruch 15, dadurch gekennzeichnet , daß die Teile der leitenden Bahnen, die parallel zu den Reihen der Speicherzellen verlaufen, zwischen Reihen-Schaltungsleitungen angeordnet sind, welche mit den Zellen in den entsprechenden Reihen verbunden sind, und in derselben Ebene von "Verbindungen ausgebildet sind, wie die Reihen-Schaltungsleitungen in dem integrierten Schaltkrei s chip.

17· Chip nach Anspruch 16, dadurch gekennzeichnet , daß die Teile der leitenden Bahnen, die parallel zu den Spalten der Speicherzellen verlaufen, in einer anderen Ebene von Verbindungen ausgebildet sind, als die der Reihen-Schaltungsleitungen.

18. Integrierte Schaltung, dadurch gekennzeichnet , daß mehrere Speicherzellen in Form von Reihen und Spalten auf einem integrierten Schaltereischip angeordnet sind, daß mehrere binäre Adresseingänge (Aq...A,-) auf dem Schaltkreischip vorgesehen sind, daß eine Decodierschaltungsvorrichtung (30,32) für ein erstes Decodieren mehrerer zu der Decodierschaltungsvorrichtung führender Adresseingänge vorgesehen ist, die mehrere Decoderknoten aufweist, von denen nur einer als Antwort auf eine gegebene Kombination von Adressignalen an den Adresseingängen, die zu der Decodierschaltungsvorrichtung (30,32) führen, aktiv ist, daß eine Vorrichtung (AB₀-AB₁.) vorgesehen ist zum Festhalten mindestens einer ausgewählten Reihe von Zellen als Antwort darauf, daß jeder aus mindestens einer Teilmenge der

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Decoderknoten aktiv ist, und daß eine Steuerschaltungsvorrichtung vorgesehen ist zum ersten Anlegen von Reihenadresssignalen an die Decodierschaltungsvorrichtung (30,32) und zum Aktivieren einer ausgewählten Reihe entsprechend einem Decoderknoten und dann zum Anlegen von Spaltenadressignal en an dieselben Adresseingänge, die zu den Decodern (30,32) führen, damit einer aus der Mehrzahl von Decoderknoten aktiv wird und eine Spalte in dem Feld aktiviert.

Integrierte Schaltung nach Anspruch 18, dadurch ge kennzeichnet , daß ein Leseverstärker (SA. ) für jede Spalte von Zellen vorgesehen ist, daß eine Schaltungsvorrichtung vorgesehen ist, v/odurch automatisch jeder Leseverstärker angestoßen wird, B_aten aus der entsprechenden Speicherzelle in der ausgeählten Seihe zu lesen und daß die Decoderschaltung die Ausgabe von Da-fcen aus dem ausgewählten Leseverstärker freigibt.

20. Integrierte Schaltung nach Anspruch 18, dadurch gekennzeichnet , daß eine Schaltungsvorrichtung vorgesehen ist zum Einschreiben von Daten in den freigegebenen Leseverstärker.

21. Integrierte Schaltung, dadurch gekennzeichnet , daß mehrere Speicherzellen in Form von Reihen und Spalten auf einem integrierten Schaltkreischip angeordnet sind, daß mehrere zu dem Schaltkreischip führende binäre Adresseingänge vorgesehen sind, deren Anzahl ausreicht, die Reihen und Spalten binär zu definieren, und daß eine Decodierschaltungsvorrichtung (30,32) vorgesehen ist für ein erstes Decodieren von Reihenadressignalen, die an die Adresseingänge angelegt werden, worauf eine einzelne Reihen-Freigabeleitung aktiv gehalten wird als Antwort auf eine Reihen-Schaltsignal, um die Speicherzellen in der freige-

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ge"benen Reihe freizugeben, zum anschließenden Decodieren von Spaltenadressignalen, die an dieselben Adressstifte angelegt werden, als Antwort auf ein Spalten-Decodiersignal, während die Reihen-Speichervorrichtung, die als Antwort auf die Reihenadressignale aktiviert ist, aktiv ist, um mindestens eine Zelle aus der ausgewählten Reihe für einen Datenzugriff auszuwählen.

22. Integrierte Schaltung nach Anspruch 21, dadurch gekennzeichnet , daß ein Leseverstärker (SA^) für jede Spalte von Zellen vorgesehen ist, daß eine Schale tungsvorrichtung vorgesehen ist, mit der jeder Leseverstärker automatisch veranlaßt wird, Daten aus der entsprechenden Speicherzelle in der ausgewählten Reihe als Antwort auf ein Reihen-Zyklussignal zu lesen und daß die Decodierschaltungsvorrichtung (30,32) die Ausgabe von Daten aus einem ausgewählten Leseverstärker freigibt.

23· Integrierte Schaltung nach Anspruch 22, dadurch ge.kennzeichnet , daß eine Schaltungseinrichtung vorgesehen ist zum Auslesen aus und zum Einschreiben in den freigegebenen Leseverstärker (SA.).

24. Integrierte Schaltung nach Anspruch 22, dadurch gekennzeichnet , daß die Decodierschaltungsvorrichtung (30,32) primär entlang einer Kante des Feldes von Speicherzellen an einem Ende der Reihen von Speicherzellen angeordnet ist, daß die Leseverstärker (SA.) entlang mindestens einer Linie angeordnet sind, die quer zu den Spalten der Speicherzellen verläuft, daß mehrere Reihen-Freigabeleitungen von der Decodierschaltungsvorrichtung entlang den entsprechenden Reihen von Speicherzellen verlaufen, und daß mehrere Spalten-Freigabeleitungen von der Decodierschaltungsvorrichtung allgemein parallel zu den Reihen-Freigäbeleitungen verlaufen und dann allgemein parallel zu den Spalten der entsprechenden Leseverstärker verlaufen.

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25. Integrierte Schaltung nach Anspruch 24·, dadurch gekennzeichnet , daß die Leseverstärker (SA.) entlang einer einzelnen Linie angeordnet sind, die quer zu den Spalten der Speicherzelle verläuft, und daß jeder Leseverstärker (SA. ) zwischen den Enden der entsprechenden Spalten angeordnet ist und wahre und komplementäre Ziffernleitungen aufweist, die in entgegengesetzten Eichtungen von den Leseverstärkern zu den Speicherzellen in der entsprechenden Spalte verlaufen, während ein erster Satz von Spalten-Freigabeleitungen von der; Decodierschaltungsvorrichtung (§0,32) quer zu den wahren Ziffernleitungen verläuft und ein zweiter Satz von der Decodierschaltungsvorrichtung quer zu den komplementären Ziffernleitungen verläuft.

26. Integrierte Schaltung nach Anspruch 25» dadurch ge kennzeichnet , daß derjenige Teil von jeder Spalten-Freigabeleitung, der parallel zu den Spalten der Speicherzellen verläuft, einer Spalt en -ITreigabeleitung aus dem anderen Satz direkt gegenüberliegt.

27· Integrierte Schaltung nach Anspruch 24-, dadurch gekennzeichnet , daß jede Spalten-Freigabeleitung von der Decodierschaltungsvorrichtung (30,32) die Leseverstärker (SA.), zu dem mindestens zwei Spalten von Speicherzellen gehören, veranlaßt, den entsprechenden Leseverstärker mit den unterschiedlichen Sätzen von Datenleitungen zu verbinden und daß die Decodierschaltungsvorrichtung (30,32) eine Einrichtung aufweist zum Auswählen eines einzelnen Satzes von Datenleitungen, um aus einer einzelnen Zelle, die durch die Spaltenadressignale spezifiert wird, Daten zu lesen oder Daten dorthin zu schreiben.

28. Integrierte Schaltung nach Anspruch 21, dadurch gekenn ζ eich net", daß die Decodier schal tungsvorrichfcung (30,32) einen Eingabepuffer für jeden Adresseingang (Aq-A₁-) aufweist, daß jeder Eingabepuffer eine Vor-

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richtung enthält zum momentanen Abtasten eines Spannungs- ' pegels an einem Eingangsstift an dem integrierten Schaltkreischip, um daraufhin ein Paar von komplementären Logikpegeln zu erzeugen, die den logischen Zustand der Spannungspegel an dem Eingangsstift repräsentieren.

29· Integrierte Schaltung nach Anspruch 21, dadurch gekennzeichnet , daß die Decodierschaltungsvorrichtung (30,32) mehrere Decoderknoten aufweist, daß Adresseingabeschaltungsvorrichtungen vorgesehen sind_; zum Erzeugen von mehreren Adresseingabesignalen, daß für jeden Decoderknoten mindestens ein Reihenknoten vorgesehen ist zum Speichern eines Spannungssignals, daß eine Reihen-Freigabes chaltungs vor richtung vorgesehen ist, die als Antwort auf ein Reihen-Freigabe-Taktsignal die entsprechenden Reihenknoten für jeden aktiven Decoderknoten aktiviert und die mindestens eine Reihen-Freigabe leitung als Antwort auf jeden zu diesem Zeitpunkt aktiven Reihenknoten aktiviert, und daß eine Spalten-Freigabeschaltungsvorrichtung vorgesehen ist, die als Antwort auf ein Spalten-Freigabe-Taktsignal mindestens eine Spalten-Freigabeleitung aktiviert als Antwort auf jeden zu diesem Zeitpunkt aktiven Decoderknoten.

30. Integrierte Schaltung nach Anspruch 29, dadur ch ge kennzeichnet , daß mindestens zwei Reihenknoten für jeden Decoder vorgesehen sind -und daß die Reihen-Freigabeschaltungsvorrichtung nur einen der entsprechenden Reihenknoten aktiviert als Antwort auf ein Reihenadressignal und das Reihen-Freigabe-Taktsignal.

31. Integrierte Schaltung nach Anspruch 29» dadurch gekennzeichnet , daß die Reihen-Freigabeschaltungsvorrichtung einen ersten Reihen-Transistor (Qr₇) aufweist, der jeden Decoderknoten (100) mit jedem Reilaenknoten (RN) verbindet und einen zweiten Transistor (Q₈) aufweist, der jede Reihen-Freigabeleitung mit einem Spannungs-

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Versorgungssignal in Verbindung bringt, daJä als Antwort auf ein Reihen-Freigabesignal erzeugt wird, wobei das Gate von jedem zweiten Transistor (Qo) eiⁿ Teil des entsprechenden Reihenkhötens (SB") ist und daß eine Steuervorrichtung die Gates der ersten Transistoren (Q₁O steuert, so daß diese kurzzeitig die ersten Transistoren anschalten, um das Potential auf dem entsprechenden Decoderknoten (100) zu dem entsprechenden Reihenknoten (RN) zu übertragen und dann abzuschalten, um das Potential auf dem Reihenknoten (RN) zu halten.

32. Integrierte Schaltung nach Anspruch 29, dadurch gekennzeichnet , daß die Spalten-Freigabeschaltung einen Spaltenknoten (CN) aufweist, daß ein erster Spalten-Transistor (Q^) vorgesehen ist, der jeden Spaltenknoten (CN) mit dem entsprechenden Decoderknoten (100) verbindet, wobei die Gates aller ersten Spalten-Transistoren (Q^) einen gemeinsamen Bootstrap-Knoten (124) bilden, daß eine Bootstrap-Schaltungsvorrichtung (Q^z) vorgesehen ist, den Bootstrap-Knoten (124) auf ein vorgegebenes Potential vorzuspannen und ein höheres Bootstrap-Potential an dem Knoten zu halten, und daß ein zweiter Spalten-Transistor (Q-~)" für jeden Spaltenknoten (CN) vorgesehen ist, wodurch ein Spalten-Freigabesignal mit jeder entsprechenden Spalten-Freigabeleitung verbunden wird, wobei das Gate des zweiten Spalten-Transistors (CL·^) mit dem entsprechenden Spaltenknoten (CN) verbunden ist.

33· Integriertes Schaltkrenschip, dadurch gekennzeichnet, daß eine Decodiervorrichtung mehrere Decoderknoten (100) aufweist, eine Freigabeleitung für jeden Steuerknoten aufweist, einen Freigabeleitungs-Transistor (Q^o) besitzt, der jede Freigebeleitung mit einem Freigabe-Takt-Signal in Verbindung bringt, wobei das Gate des Freigabeleitung-Transistors einen Freigabeleitung-Steuerknoten (CN)

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bildet, daß die Vorrichtung einen Ladetransistor (CL.-) aufweist, der jeden Decoderknoten (100) mit den entsprechenden Freigabeleitungs-Steuerknoten (CIT) verbindet, wobei die Gates der Ladetransistoren (Q^_x,) untereinander elektrisch verbunden sind und einen gemeinsamen Boot strap-Knot en (124-) bilden, daß eine erste Schaltungsvorrichtung vorgesehen ist zum Aufladen des gemeinsamen Bootstrap-Knot ens (124) auf einen vorbestimmten ersten Vorspannungspegel und zum Aufladen des entsprechenden Freigabeleitungs-Steuerknotens (CN) auf einen vorbestimmten zweiten Vorspannungspegel als Ergebnis der kapazitiven Erhöhung des gemeinsamen Bootstrap-Knotens (124-) um mehr als einen Schwellenwert über den vorbestimmten zweiten Vorspannungspegel zumindest teilweise durch die Kapazitäten der Ladetransistoren (Q/ixj), daß eine Schaltungsvorrichtung (Q^pQo'QvQ/L»^) vorgesehen ist, die als Antwort auf eine Merhzahl binärer Adressignale anspricht und alle Decoderknoten (100) mit Ausnahme eines einzigen auf niedriges Potential verbringt und somit alle entsprechenden Freigabeleitungs-Steuerknoten (CN), mit Ausnahme eines durch die Adressignale ausgewählten, wobei das Potential auf dem gemeinsamen Bootstrap-Knoten (124-) vermindert wird und die Freigabeleitungs-Steuerknoten (CIT) auf niedriges Potential gebracht werden, und daß eine Vorrichtung vorgesehen ist, mittels der dann ein Freigabe-Taktsignal erzeugt wird, das einen solchen Übergang aufweist, daß der Freigabeleitungs-Steuerknoten kapazitiv über den zweiten Vorspannungspegel erhöht ist zumindestens teilweise durch die Streukapazität des entsprechenden Freigabeleitungs-Transistors, wodurch schnelleres und vollständigeres Aufladen der Freigabeleitung durch das Freigabe-Taktsignal durch den Feigabeleitungs-Transistor ermöglicht wird.

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34-. Integriertes Schaltkreischip, dadurch gekennzeichnet , daß eine Decodiervorrichtung mehrere Decoderknoten (100) aufweist, daß ein Transfer-Transistor vorgesehen ist, der jeden Decoderknoten (100) mit einem Steuerknoten verbindet, wobei die Gates der Transfer-Trasistören untereinander elektrisch verbunden sind und auf einen ersten Vorspannungspegel vorgespannt sind, daß eine Vorspannungsschaltungsvorrichtung vorgesehen ist zum Vorspannen der Decoderknoten (100) auf einen zweiten Vorspannungspegel, der höher als ein Schwellenwert unter dem ersten Vorspannungspegel ist, wodurch die Gates der Transfer-Transistoren kapazitiv erhöht werden-um mehr als einen Schwellenwert über den zweiten Vorspannungspegel, um die entsprechenden Steuerknoten schnell auf den festen zweiten Vorspannungspegel vorzuspannen und daß eine AdressierungsSchaltungsvorrichtung vorgesehen ist zum Entladen aller vorgespannten Decoderknoten (100) mit Ausnahme eines einzigen, sowie der entsprechenden Steuerknoten, um somit die Gateknoten auf den ersten Vorspannungspegel zu vermindern, um den Transistor, der zu dem Steuerknoten gehört, v/elcher nicht entladen ist, abzuschalten.

35· Verfahren, in einem Chip mit einem integrierten Schaltkreis eine Spannung an mindestens einem von mehreren Steuerknoten zu halten, gekennzei chnet durch Vorspannen gedes Steuerknotens durch einen Vorspannungsknoten und einen Transistor, während das Gate des Transistors um mehr als einen Schwellenwert über dem Spannungspegel des Vorspannungsknotens liegt als Folge von kapazitiver Kppplung zwischen den Vorspannungsknoten und den Gates, wobei die Gates der Transistoren untereinander elektrisch verbunden sind, sowie Entspannen · um einen hinreichenden Teil der Vorspannungsknoten und der entsprechenden Steuerknoten, um den Spannungspegel an den Gates der Transistoren zu vermin-

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dem, die die Vorspannungsknoten und die Steuerknoten verbinden, die nicht durch die kapazitive Kopplung entspannt sind auf weniger als einen Schwellenwert über dem Vorspannungspegel, um dadurch das Potential an den Steuerknoten, die nicht entspannt sind, zu halten.

36. Speicher mit wahlfreiem Zugriff auf einem integrierten Schaltkreischip, dadurch gekennzeichnet, daß mehrere Speicherzellen in der Form von Reihen und Spalten angeordnet sind, daß ein Leseverstärker für Jede Spalte der Speicherzellen vorgesehen ist, der im Mittelpunkt der Spalte angeordnet ist und eine wahre Ziffernleitung aufweist, die zu den Zellen der Spalte auf der einen Seite des Leseverstärkers gelangt, sowie eine komplementäre Ziffernleitung, die zu den Zellen der Spalte auf der anderen Seite des Leseverstärkers gelangt, daß wahre und komplementäre Datenleitungen vorgesehen sind, die quer zu den Spalten verlaufen, an die Leseverstärker anstoßen, und die verbindbar sind mit den wahren, respektive komplementären Ziffernleitungen von mindestens einem Teil der Leseverstärker durch ein Paar von wahren und komplementären Adress-Transistoren für jedes entsprechende Paar von Ziffernleitungen, daß eine Adressierungseinrichtung vorgesehen ist, die mehrere Freigabeleitungen aufweist zum selektiven Aktivieren eines Paares von Adress-Transistoren, um ein Paar von wahren und komplementären Ziffernleitungen zu den wahren und komplementären Datenleitungen zu verbinden, daß eine Decodierschaltung entlang einer Kante des Feldes der Speicherzellen parallel zu den Spalten angeordnet ist und daß mehrere Freigabeleitungen aus der Decodierschaltung im rechten Winkel zu den Spalten herausführen, und zwar zu Spalten, die den Spalten der entsprechenden Paare von Transistoren am nächsten liegen, und dann parallel zu den Spalten der entsprechenden Paare von Transistoren führen.

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37' Chip mit einem integrierten Schaltkreis, der eine Decodierschaltung enthält, dadurch gekennzeichnet , daß mehrere Eingangsleitungen zu der Decodierschaltung für eine entsprechende Anzahl von binären Adressignalen führen, daß mehrere Decoderknoten (100) vorgesehen sind, daß eine erste Schal tungs vor richtung vorgesehen ist zum Erzeugen eines Decodersignals an unterschiedlichen Decoderknoten entsprechend unterschiedlichen Kombinationen von binären Adressignalen, die an die Eingabeleitungen angelegt werden, daß eine zweite Schaltungsvorrichtung vorgesehen ist zum Speichern eines Decodersignals von jedem aus einer Mehrzahl von Decoderknoten, wobei jede zweite Schaltungsvorrichtung einen Ausgang aufweist, der von dem entsprechenden Decoderknoten trennbar ist, und daß eine SteuerSchaltungsvorrichtung vorgesehen ist, mittels der die erste und zweite Schaltungsvorrichtung veranlaßt wird, einen ersten Satz von Adressignalen zu decodieren, der an die Eingabeleitungen angelegt wird, um ein erstes Decodersignal an einem der Decoderknoten zu erzeugen und um das davon erzeugte Decodersignal in der entsprechenden zweiten Schaltungsvorrichtung zu speichern, um dann einen zweiten Satz von Adressignalen, der an die Eingangsleitungen angelegt wird, zu decodieren und ein zweites Decodersignal an einem der Decoderknoten zu erzeugen.

38. Chip mit einem integrierten Schaltkreis nach Anspruch gekennzeichnet durch mehrere Speicherzellen, die in der Form von Reihen und Spalten angeordnet sind, eine Reihen-Freigabevorrichtung zum Freigeben der Reihe von Zellen, die durch das erste Decodersignal, während es. in der Speichervorrichtung gespeichert ist, repräsentiert wird, und durch eine Spalten-Freigabeschaltung zum Freigeben der Spalte von Zellen, die durch das zweite Decodersignal, während das erste lecodersignal in der Speichervorrichtung gespeichert ist, repräsentiert wird.

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39- Becodierschaltung, dadurch gekennzeich net, daß mehrere Decoderknoten (100) vorgesehen sind, daß eine entsprechende Mehrzahl von Bee Odersignal-Ausgangsknote η vorgesehen ist, daß ein separater Transistor jeden Decoderknoten mit jedem Ausgangsknoten verbindet, wobei die Gates der separaten Transistoren untereinander elektrisch verbunden sind und einen gemeinsamen Bootstrap-Knoten bilden, daß eine Gleichrichtervorrichtung vorgesehen ist zum Aufladen des gemeinsamen Bootstrap-Knotens auf ein vorbestimmtes Potential und zum Hal "ten der Spannung, wenn der Bootstrap-Knoten kapazitiv auf ein höheres Potential erhöht wird, daß eine. Schaltungsvorrichtung zum Vorspannen vorgesehen ist, mit der die Becoderknoten auf ein Vorpotentialpegel gebracht werden, um den gemeinsamen Bootstrap-Knoten kapazitiv auf ein höheres Potential zu erhöhen, um die Transistoren anzuschalten und so die Ausgangsknoten auf grundsätzlich denselben Vorpotentialpegel zu bringen, und daß eine Schaltungsvorrichtung vorgesehen ist zum selektiven Entladen aller Decoderknoten als Antwort auf Adressignale, mit Ausnahme eines einzigen Decoderknotens, der dargestellt wird durch die Kombination der Adressignale, wobei das Potential an dem gemeinsamen Bootstrap-Knoten reduziert wird, um den Transistor, der zu dem einen Decoderknoten gehört, abzuschalten, um somit dem entsprechenden Ausgangsknoten . zu erlauben, grundsätzlich gegenüber dem Vorpotentialpegel kapazitiv erhöht zu werden.

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