DE2449688A1 - Verfahren zur herstellung einer dotierten zone eines leitfaehigkeitstyps in einem halbleiterkoerper sowie nach diesem verfahren hergestellter transistor - Google Patents

Verfahren zur herstellung einer dotierten zone eines leitfaehigkeitstyps in einem halbleiterkoerper sowie nach diesem verfahren hergestellter transistor

Info

Publication number
DE2449688A1
DE2449688A1 DE19742449688 DE2449688A DE2449688A1 DE 2449688 A1 DE2449688 A1 DE 2449688A1 DE 19742449688 DE19742449688 DE 19742449688 DE 2449688 A DE2449688 A DE 2449688A DE 2449688 A1 DE2449688 A1 DE 2449688A1
Authority
DE
Germany
Prior art keywords
layer
semiconductor body
dopant
layers
transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE19742449688
Other languages
English (en)
Other versions
DE2449688B2 (de
DE2449688C3 (de
Inventor
Juergen Dipl Ing Dr Graul
Helmuth Dipl Phys Dr Murrmann
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Siemens AG
Original Assignee
Siemens AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Siemens AG filed Critical Siemens AG
Priority to DE2449688A priority Critical patent/DE2449688C3/de
Priority to GB3486775A priority patent/GB1464801A/en
Priority to CA236,668A priority patent/CA1055620A/en
Priority to US05/621,071 priority patent/US4063967A/en
Priority to FR7531393A priority patent/FR2288391A1/fr
Priority to IT28325/75A priority patent/IT1043400B/it
Priority to JP50125207A priority patent/JPS5952533B2/ja
Publication of DE2449688A1 publication Critical patent/DE2449688A1/de
Publication of DE2449688B2 publication Critical patent/DE2449688B2/de
Application granted granted Critical
Publication of DE2449688C3 publication Critical patent/DE2449688C3/de
Expired legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0804—Emitter regions of bipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
    • H01L21/2251—Diffusion into or out of group IV semiconductors
    • H01L21/2254—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides
    • H01L21/2257—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides the applied layer being silicon or silicide or SIPOS, e.g. polysilicon, porous silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/024—Defect control-gettering and annealing
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/122—Polycrystalline
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S148/00—Metal treatment
    • Y10S148/124—Polycrystalline emitter

Description

SIEMENS AKTIENGESELLSCHAFT München 2, den 1 8. OKI 1374
Berlin und München Witteisbacherplatz 2
74/1177
Verfahren zur Herstellung einer dotierten Zone eines Leitfähigkeitstyps in einem Halbleiterkörper sowie nach diesem Verfahren hergestellter Transistor
Die Erfindung betrifft ein Verfahren zur Herstellung einer dotierten Zone eines Leitfähigkeitstyps in einem Halbleiterkörper, bei dem der Dotierstoff aus einer polykristallinen oder amorphen Schicht oder aus mehreren polykristallinen und/oder amorphen Schichten in den Halbleiterkörper eindiffundiert wird, sowie einen nach diesem Verfahren hergestellten Transistor.
Bei der Herstellung von Halbleiterbauelementen mit dotierten Zonen werden derzeit im wesentlichen zwei Verfahren angewendet, nämlich einerseits die Diffusion und andererseits die Ionenimplantation.
Beim Diffusionsverfahren wird die Konzentration des Dotierstoffes an der Oberfläche und der Dotierungsverlauf des Halbleiterkörpers durch die Löslichkeit des Dotierstoffes im Halbleiterkörper, die vorgegebene Temperaturbehandlung und die Prozeßführung bestimmt. Eine typische Prozeßführung ist beispielsweise die Aufspaltung des Dotierungsverfahrens in eine Belegung zur Erzeugung einer definierten Dotierstoffmenge in Öberflächennähe des Halbleiterkörpers und in eine anschließende Nachdiffusion zur Einstellung der Lage des pn-Überganges. Durch die im allgemeinen sehr hohe Konzentration der Dotierstoff atome an der Oberfläche des Halbleiterkörpers können Gitterverzerrungen auftreten.
VPA 9/110/4078 - 2 -
Kot/Dx
609817/0678
Die hohe Dotierstoffkonzentration an der Oberfläche des Halbleiterkörpers kann bei der Dotierung mittels der Ionenimplantation vermieden werden, da bei diesem Dotierungsverfahren die Höhe und die Lage des Dotierungsmaximums von der Ionenenergie und der Implantationsdosis abhängen, Jedoch entstehen durch die implantierten Ionen Strahlenschäden in Form von Gitterstörungeri, die durch eine anschließende Temperaturbehandlung ausgeheilt werden müssen. Bei hohen Implantationsdosen (Dotierungskonzentration >· 10 cm"°) sind diese Strahlenschäden, die oft in der Form von sogenannten "Schadenskomplexen" (beispielsweise in der Form einer Verbindung von einer Gitter-Leerstelle und einem Sauerstoffatom) vorliegen, nur bei relativ hohen Temperaturen, insbesondere über 1000 0C, vollständig ausheilbar.
Es ist daher Aufgabe der Erfindung, ein Verfahren zur Dotie™ rung von Halbleiterkörpern in begrenzten Bereichen anzugeben, wobei der eingebrachte Dotierstoff auch an der Oberfläche des Halbleiterkörpers eine einstellbare Konzentration aufweisen soll, so daß das Gitter des dotierten Halbleiterkörpers eine möglichst geringe Störung erleidet; die Dotierung soll dabei aus einer auf dem Halbleiterkörper aufgebrachten Schicht erfolgen, die gleichzeitig als ohmscher Kontakt dienen kann; außerdem soll ein nach diesem Verfahren hergestellter Transistor angegeben werden.
Diese Aufgabe wird erfindungsgemäß dadurch gelöst, daß der Dotierstoff zuvor in die Schichte en) durch Ionenimplantation eingebracht wird.
Die Diffusion in den Halbleiterkörper erfolgt also aus einer (oder mehreren) dotierten, polykristallinen oder amorphen Schicht(en). Die Oberflächenkonzentration des Dotierstoffes im
VPA 9/110/4078 - 3 -
609817/0678
Halbleiterkörper ist damit von frei wählbaren Parametern abhängig, nämlich von der Dotierungskonzentration in der (den) Schicht(en) und der Diffusionstemperatur und -dauer. Die Dotierung der Schicht(en) erfolgt wiederum mit großer Genauigkeit durch die Ionenimplantation. Die infolge der Implantation auftretenden Strahlenschäden sind in der polykristallinen oder amorphen Schicht ohne Bedeutung.
Eine Weiterbildung der Erfindung besteht darin, daß vor der Aufbringung der Schichte en) auf den Halbleiterkörper auf dem Halbleiterkörper eine Maskierungsschicht gebildet wird.
Durch-eine Maskierung des Halbleiterkörpers, beispielsweise mittels einer Oxid- oder Nitridschicht, und eine anschließende Öffnung dieser Maskierung an definierten Stellen mit Hilfe der Fotolack- und Ätztechnik vor der Aufbringung der Schicht, in die die Dotierstoffatome implantiert werden, läßt sich die Dotierung des Halbleiterkörpers auf lokalisierte Bereiche beschränken.
Eine andere Weiterbildung der Erfindung besteht noch darin, daß die Schicht(en) bereichsweise entfernt wird (v/erden) und die verbliebenen Teile der Schicht(en) als ohmsche Kontakte verwendet werden.
Das erfindungsgemäße Verfahren eignet sich zur Dotierung aller Halbleiter, insbesondere von Halbleitern der Gruppen IV, IH-V, H-VI des Periodischen Systems und deren Mischkristalle,
Als Materialien für die Schicht(en) können die genannten Halbleiter in polykristalliner oder amorpher Form sowie ihre Mischungen untereinander oder in mehreren Schichten vorgesehen werden.
VPA 9/110/4078 - 4 -
609817/0878
Ein nach dem erfindungsgemäßen Verfahren hergestellter Transistor zeichnet sich dadurch aus, daß das Integral der Ladungsträgerdichte über die Basisweite, dividiert durch den Diffusionskoeffizienten (die sogenannte "Gummelzahl"), multipliziert mit der maximalen Gleichstromverstärkung um mindestens einen Faktor 5 größer ist als "bei diffundierten und implantierten Transistoren ohne die Schichten oder daß die Emitter-Basis-Sperrströme um mindestens einen Faktor 5 kleiner sind als bei implantierten Transistoren ohne die Schichten.
Nachfolgend wird die Erfindung an Hand der Zeichnung näher erläutert. Es zeigen:
Fig. 1 eine Draufsicht auf einen Halbleiterkörper mit zwei Fenstern,
Fig. 2 einen Schnitt H-II durch den in der Fig. 1 dargestellten Halbleiterkörper,
Fig. 3 den Halbleiterkörper der Fig. 2 nach der Beschichtung mit einer polykristallinen Siliciumschicht,
Fig. 4 den Dotierungsverlauf in der polykristallinen Siliciumschicht nach der Implantation von Arsen; das Maximum der Dotierung kann hierbei zur Oberfläche oder zur Grenzfläche hin verschoben sein,
Fig. 5 den Dotierungsverlauf in der polykristallinen Siliciumschicht und im einkristallinen Siliciumkörper nach der Implantation und Diffusion, und
Fig. 6 einen Schnitt durch den Halbleiterkörper nach der Implantation, Diffusion und Metallisierung.
Im folgenden wird die Dotierung eines Siliciumkörpers mit Arsen beschrieben, wobei für die Schicht polykristallines Silicium verwendet wird:
VPA 9/110/4078 - 5 -
809817/0878
Nach der Abdeckung einer Oberfläche 2 eines Siliciumkörpers 1 mittels einer thermischen oder pyrolytischen Siliciunidioxidschicht 3 werden in die Siliciumdioxidschicht 3 mit Hilfe der "bekannten Fotolack- und Ätztechnik Fenster 4, 5 geätzt (Fig. 1,2), ,
Im nächsten Prozeßschritt wird auf die Oberfläche der in der Fig. 2 dargestellten Anordnung eine polykristalline Siliciumschicht 6 durch ein pyrolytisches Verfahren aufgebracht. Die Schichtdicke der polykristallinen Siliciumschicht 6 beträgt 0,15 /um bis 0,5 /um. In diese Siliciumschicht 6 werden Arsenionen implantiert. Die Implantat!onsenergie E. wird dabei so gewählt, daß das Maximum der Verteilung innerhalb der polykristallinen Siliciumschicht 6 liegt. Bei einer Schichtdicke von etwa 0,3 /um sollte E.< 300 keV sein. Auf diese Weise entsteht die in der Fig. 3 gezeigte Anordnung mit der dotierten, polykristallinen Siliciumschicht 6,
Die Fig. 4 zeigt den Verlauf der Arsendotierung in der polykristallinen Siliciumschicht 6 nach der Implantation, wobei
Λ Ll Λ£\ —.Ρ
die Implantationsdosis etwa 5 . 10 bis 5 . 10 cm" beträgt. Dabei sind auf der Ordinate die As-Konzentration k und auf der Abszisse der Abstand d von der Oberfläche 7 der polykristallinen Siliciumschicht 6 über den Fenstern 4, 5 aufgetragen. Mit "A" und "B" sind jeweils die Bereiche der polykristallinen Siliciumschicht 6 und des einkristallinen Siliciumkörpers 1 angedeutet.
Während eines Diffusionsschrittes von beispielsweise 30 min bei 950 0C diffundiert das implantierte Arsen aus der polykristallinen Siliciumschicht 6 in den einkristallinen Halbleiterkörper 1, wie dies in der Fig. 5 angedeutet ist. Auf diese Weise entstehen unterhalb der Fenster 4, 5 mit Arsen dotierte Zonen 8, 9 im Halbleiterkörper 1 (Fig. 6).
VPA 9/110/4078 - 6 -
609817/0878
244963B
Durch eine weitere Fotolack- und Ätztechnik wird die polykristalline Siliciumschicht 6 derart von der Oberfläche der Si-Iiciumdioxidschicht 3 entfernt, daß nur noch Inseln 10, 11 über den Fenstern 4, 5 zurückbleiben« Diese Inseln 10, 11 dienen als ohmsche Kontakte für anschließend aufgebrachte Leitbahnen 12, 13 (Fig. 6).
Integrierte bipolare Transistoren, deren mit Arsen dotierte Emitterzonen nach dem beschriebenen Verfahren hergestellt wurden, zeigen eine maximale Stromverstärkung bis zu einem Faktor 500 und Grenzfrequenzen bis zu 4 GHz,
6 Figuren
7 Patentansprüche
VPA 9/110/4078 ' - 7 -
609817/0678

Claims (7)

  1. Patent a nsprüc h e
    M./Verfahren zur Herstellung einer dotierten Zone eines Leitfähigkeit styps in einem Halbleiterkörper, bei dem der Dotierstoff aus einer polykristallinen oder amorphen Schicht oder aus mehreren polykristallinen und/oder amorphen Schichten in den Halbleiterkörper eindiffundiert wird, sowie einen nach diesem Verfahren hergestellten Transistor, dadurch gekennzeichnet, daß der Dotierstoff zuvor in die Schicht(en) (6) durch Ionenimplantation eingebracht wird.
  2. 2. Verfahren nach Anspruch 1, dadurch gekennzeichnet , daß vor der Aufbringung der Schicht(en) (6) auf den Halbleiterkörper (1) auf dem Halbleiterkörper (1) eine Maskierungsschicht (3) gebildet wird.
  3. 3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Schicht(en) (6) bereichsweise entfernt wird (werden), und daß die verbliebenen Teile der Schicht(en) (10, 11) als ohmsche Kontakte verwendet werden.
  4. 4. Verfahren nach einem der Ansprüche 1 bis 3» dadurch gekennzeichnet , daß das Maximum des Dotierungsverlaufes des in die Schicht(en) (6) implantierten Do-* tierstoffes wenigstens vor der Diffusion in der (den) Schicht(en) (6) liegt.
  5. 5. Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet , daß die Schichtdicke der Schicht(en) 0,15 /um bis 0,5 /um beträgt.
    VPA 9/110/4078 - 8 -
    6098 17/0678
    24A9688
  6. 6. Transistor, hergestellt nach dem Verfahren nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet , daß das Integral der Ladungsträgerdichte über die Basisweite, dividiert durch den Diffusionskoeffizienten (die sogenannte "Gummelzahl"), multipliziert mit der maximalen Gleichstromverstärkung um mindestens einen Faktor 5 größer ist als bei diffundierten und implantierten Transistoren ohne die Schichten (10, 11).
  7. 7. Transistor, hergestellt nach dem Verfahren nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, daß die Emitter-Basis-Sperrströme um mindestens einen Faktor 5 kleiner sind als bei implantierten Transistoren ohne die Schichten (10, 11).
    VPA 9/110/4078
    609817/0 6 78
DE2449688A 1974-10-18 1974-10-18 Verfahren zur Herstellung einer dotierten Zone eines Leitfähigkeitstyps in einem Halbleiterkörper Expired DE2449688C3 (de)

Priority Applications (7)

Application Number Priority Date Filing Date Title
DE2449688A DE2449688C3 (de) 1974-10-18 1974-10-18 Verfahren zur Herstellung einer dotierten Zone eines Leitfähigkeitstyps in einem Halbleiterkörper
GB3486775A GB1464801A (en) 1974-10-18 1975-08-22 Production of doped zones of one conductivity type in semi conductor bodies
CA236,668A CA1055620A (en) 1974-10-18 1975-09-30 Semiconductor diffusions from ion implanted films
US05/621,071 US4063967A (en) 1974-10-18 1975-10-09 Method of producing a doped zone of one conductivity type in a semiconductor body utilizing an ion-implanted polycrystalline dopant source
FR7531393A FR2288391A1 (fr) 1974-10-18 1975-10-14 Procede pour la realisation d'une zone dopee d'un type de conductibilite dans un corps semi-conducteur, ainsi qu'un transistor fabrique selon ce procede
IT28325/75A IT1043400B (it) 1974-10-18 1975-10-16 Procedimento per fobmare una zona drogata di un tipo di conduzione in un corpo di materiale semicon duttore nonche transistore fabbricato secondo tale procedimento
JP50125207A JPS5952533B2 (ja) 1974-10-18 1975-10-17 半導体内にド−プ領域を作る方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
DE2449688A DE2449688C3 (de) 1974-10-18 1974-10-18 Verfahren zur Herstellung einer dotierten Zone eines Leitfähigkeitstyps in einem Halbleiterkörper

Publications (3)

Publication Number Publication Date
DE2449688A1 true DE2449688A1 (de) 1976-04-22
DE2449688B2 DE2449688B2 (de) 1979-10-04
DE2449688C3 DE2449688C3 (de) 1980-07-10

Family

ID=5928640

Family Applications (1)

Application Number Title Priority Date Filing Date
DE2449688A Expired DE2449688C3 (de) 1974-10-18 1974-10-18 Verfahren zur Herstellung einer dotierten Zone eines Leitfähigkeitstyps in einem Halbleiterkörper

Country Status (7)

Country Link
US (1) US4063967A (de)
JP (1) JPS5952533B2 (de)
CA (1) CA1055620A (de)
DE (1) DE2449688C3 (de)
FR (1) FR2288391A1 (de)
GB (1) GB1464801A (de)
IT (1) IT1043400B (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4146906A (en) * 1976-01-23 1979-03-27 Hitachi, Ltd. Low forward voltage drop semiconductor device having polycrystalline layers of different resistivity

Families Citing this family (52)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
NL7604445A (nl) * 1976-04-27 1977-10-31 Philips Nv Werkwijze ter vervaardiging van een halfgelei- derinrichting, en inrichting vervaardigd door toepassing van de werkwijze.
DE2627855A1 (de) * 1976-06-22 1977-12-29 Siemens Ag Halbleiterbauelement mit wenigstens zwei, einen pn-uebergang bildenden zonen unterschiedlichen leitungstyps sowie verfahren zu dessen herstellung
NL7710635A (nl) * 1977-09-29 1979-04-02 Philips Nv Werkwijze voor het vervaardigen van een halfgeleiderinrichting.
JPS5467778A (en) * 1977-11-10 1979-05-31 Toshiba Corp Production of semiconductor device
US4190466A (en) * 1977-12-22 1980-02-26 International Business Machines Corporation Method for making a bipolar transistor structure utilizing self-passivating diffusion sources
US4118250A (en) * 1977-12-30 1978-10-03 International Business Machines Corporation Process for producing integrated circuit devices by ion implantation
US4155779A (en) * 1978-08-21 1979-05-22 Bell Telephone Laboratories, Incorporated Control techniques for annealing semiconductors
US4214918A (en) * 1978-10-12 1980-07-29 Stanford University Method of forming polycrystalline semiconductor interconnections, resistors and contacts by applying radiation beam
US4274892A (en) * 1978-12-14 1981-06-23 Trw Inc. Dopant diffusion method of making semiconductor products
JPS5586151A (en) * 1978-12-23 1980-06-28 Chiyou Lsi Gijutsu Kenkyu Kumiai Manufacture of semiconductor integrated circuit
JPS55138877A (en) * 1979-04-17 1980-10-30 Seiko Instr & Electronics Ltd Method of fabricating semiconductor device
JPS5826829B2 (ja) * 1979-08-30 1983-06-06 富士通株式会社 ダイナミックメモリセルの製造方法
JPS5638815A (en) * 1979-09-07 1981-04-14 Chiyou Lsi Gijutsu Kenkyu Kumiai Manufacture of semiconductor device
US4452645A (en) * 1979-11-13 1984-06-05 International Business Machines Corporation Method of making emitter regions by implantation through a non-monocrystalline layer
US4534806A (en) * 1979-12-03 1985-08-13 International Business Machines Corporation Method for manufacturing vertical PNP transistor with shallow emitter
DE3064143D1 (en) * 1979-12-03 1983-08-18 Ibm Process for producing a vertical pnp transistor and transistor so produced
US4389255A (en) * 1980-01-14 1983-06-21 Burroughs Corporation Method of forming buried collector for bipolar transistor in a semiconductor by selective implantation of poly-si followed by oxidation and etch-off
US4485552A (en) * 1980-01-18 1984-12-04 International Business Machines Corporation Complementary transistor structure and method for manufacture
US4301588A (en) * 1980-02-01 1981-11-24 International Business Machines Corporation Consumable amorphous or polysilicon emitter process
US4803528A (en) * 1980-07-28 1989-02-07 General Electric Company Insulating film having electrically conducting portions
US4339285A (en) * 1980-07-28 1982-07-13 Rca Corporation Method for fabricating adjacent conducting and insulating regions in a film by laser irradiation
US4411708A (en) * 1980-08-25 1983-10-25 Trw Inc. Method of making precision doped polysilicon vertical ballast resistors by multiple implantations
JPS5766674A (en) * 1980-10-09 1982-04-22 Toshiba Corp Semiconductor device
JPS5931556Y2 (ja) * 1980-11-28 1984-09-06 功 田中 農作物の収納用網袋
JPS5793525A (en) * 1980-12-03 1982-06-10 Nec Corp Manufacture of semiconductor device
US4391651A (en) * 1981-10-15 1983-07-05 The United States Of America As Represented By The Secretary Of The Navy Method of forming a hyperabrupt interface in a GaAs substrate
JPS58122724A (ja) * 1982-01-18 1983-07-21 Toshiba Corp 半導体素子の製造方法
WO1983003029A1 (en) * 1982-02-26 1983-09-01 Western Electric Co Diffusion of shallow regions
US4472212A (en) * 1982-02-26 1984-09-18 At&T Bell Laboratories Method for fabricating a semiconductor device
JPS58188157A (ja) * 1982-04-28 1983-11-02 Toshiba Corp 半導体装置およびその製造方法
CA1198226A (en) * 1982-06-01 1985-12-17 Eliezer Kinsbron Method for manufacturing a semiconductor device
US4471524A (en) * 1982-06-01 1984-09-18 At&T Bell Laboratories Method for manufacturing an insulated gate field effect transistor device
US4888297A (en) * 1982-09-20 1989-12-19 International Business Machines Corporation Process for making a contact structure including polysilicon and metal alloys
GB2130793B (en) * 1982-11-22 1986-09-03 Gen Electric Co Plc Forming a doped region in a semiconductor body
JPS59113619A (ja) * 1982-12-20 1984-06-30 Matsushita Electronics Corp 半導体装置の製造方法
JPS59186367A (ja) * 1983-04-06 1984-10-23 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
JPS6068611A (ja) * 1983-09-26 1985-04-19 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
US4569701A (en) * 1984-04-05 1986-02-11 At&T Bell Laboratories Technique for doping from a polysilicon transfer layer
US4694561A (en) * 1984-11-30 1987-09-22 American Telephone And Telegraph Company, At&T Bell Laboratories Method of making high-performance trench capacitors for DRAM cells
US4898838A (en) * 1985-10-16 1990-02-06 Texas Instruments Incorporated Method for fabricating a poly emitter logic array
JPS6293929A (ja) * 1985-10-21 1987-04-30 Toshiba Corp 半導体装置の製造方法
JPS62208638A (ja) * 1986-03-07 1987-09-12 Toshiba Corp 半導体装置の製造方法
JP2695185B2 (ja) * 1988-05-02 1997-12-24 株式会社日立製作所 半導体集積回路装置及びその製造方法
JP2508818B2 (ja) * 1988-10-03 1996-06-19 三菱電機株式会社 半導体装置の製造方法
JPH0744275B2 (ja) * 1988-10-06 1995-05-15 日本電気株式会社 高耐圧ｍｏｓ型半導体装置の製造方法
US5028973A (en) * 1989-06-19 1991-07-02 Harris Corporation Bipolar transistor with high efficient emitter
US5188978A (en) * 1990-03-02 1993-02-23 International Business Machines Corporation Controlled silicon doping of III-V compounds by thermal oxidation of silicon capping layer
US5296388A (en) * 1990-07-13 1994-03-22 Matsushita Electric Industrial Co., Ltd. Fabrication method for semiconductor devices
JPH04199507A (ja) * 1990-11-28 1992-07-20 Mitsubishi Electric Corp ３―Ｖ族化合物半導体へのｎ型不純物固相拡散方法
DE59409300D1 (de) * 1993-06-23 2000-05-31 Siemens Ag Verfahren zur Herstellung von einem Isolationsgraben in einem Substrat für Smart-Power-Technologien
JPH07142419A (ja) * 1993-11-15 1995-06-02 Toshiba Corp 半導体装置の製造方法
US6451644B1 (en) * 1998-11-06 2002-09-17 Advanced Micro Devices, Inc. Method of providing a gate conductor with high dopant activation

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3460007A (en) * 1967-07-03 1969-08-05 Rca Corp Semiconductor junction device
US3558374A (en) * 1968-01-15 1971-01-26 Ibm Polycrystalline film having controlled grain size and method of making same
JPS4826179B1 (de) * 1968-09-30 1973-08-07
US3548233A (en) * 1968-11-29 1970-12-15 Rca Corp Charge storage device with pn junction diode array target having semiconductor contact pads
US3717507A (en) * 1969-06-19 1973-02-20 Shibaura Electric Co Ltd Method of manufacturing semiconductor devices utilizing ion-implantation and arsenic diffusion
US3664896A (en) * 1969-07-28 1972-05-23 David M Duncan Deposited silicon diffusion sources
US3764413A (en) * 1970-11-25 1973-10-09 Nippon Electric Co Method of producing insulated gate field effect transistors
US3775191A (en) * 1971-06-28 1973-11-27 Bell Canada Northern Electric Modification of channel regions in insulated gate field effect transistors
JPS5217747B2 (de) * 1971-08-09 1977-05-17
JPS4855663A (de) * 1971-11-10 1973-08-04
JPS499186A (de) * 1972-05-11 1974-01-26
US3928095A (en) * 1972-11-08 1975-12-23 Suwa Seikosha Kk Semiconductor device and process for manufacturing same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4146906A (en) * 1976-01-23 1979-03-27 Hitachi, Ltd. Low forward voltage drop semiconductor device having polycrystalline layers of different resistivity

Also Published As

Publication number Publication date
JPS5952533B2 (ja) 1984-12-20
US4063967A (en) 1977-12-20
DE2449688B2 (de) 1979-10-04
JPS5165561A (de) 1976-06-07
GB1464801A (en) 1977-02-16
CA1055620A (en) 1979-05-29
DE2449688C3 (de) 1980-07-10
IT1043400B (it) 1980-02-20
FR2288391B1 (de) 1982-10-01
FR2288391A1 (fr) 1976-05-14

Similar Documents

Publication Publication Date Title
DE2449688A1 (de) Verfahren zur herstellung einer dotierten zone eines leitfaehigkeitstyps in einem halbleiterkoerper sowie nach diesem verfahren hergestellter transistor
EP0032550B1 (de) Verfahren zur Herstellung einer bipolaren, vertikalen PNP-Transistorstruktur
DE2652253C2 (de) Verfahren zur Steuerung der seitlichen Breite eines Dotierungsprofils in einem Halbleiterkörper eines Halbleiterbauelementes
DE2317577C2 (de) Verfahren zur Herstellung dielektrisch isolierter Halbleiteranordnungen
EP0018520B1 (de) Verfahren zur vollständigen Ausheilung von Gitterdefekten in durch Ionenimplantation von Phosphor erzeugten N-leitenden Zonen einer Siliciumhalbleitervorrichtung und zugehörige Siliciumhalbleitervorrichtung
DE3105118C2 (de) Verfahren zur Herstellung einer integrierten Schaltung mit komplementären bipolaren Transistoren und komplementären Isolierschicht-Gate-Feldeffekttransistoren auf einem gemeinsamen Substrat
DE2837028C2 (de)
DE2812740A1 (de) Verfahren zum herstellen einer vertikalen, bipolaren integrierten schaltung
EP0025854B1 (de) Verfahren zum Herstellen von bipolaren Transistoren
EP0006510B1 (de) Verfahren zum Erzeugen aneinander grenzender, unterschiedlich dotierter Siliciumbereiche
EP0020998B1 (de) Verfahren zum Herstellen eines bipolaren Transistors mit ionenimplantierter Emitterzone
EP0001550A1 (de) Integrierte Halbleiteranordnung für eine Bauelementstruktur mit kleinen Abmessungen und zugehöriges Herstellungsvefahren
DE2618965A1 (de) Bipolares halbleiterbauelement
DE2449012C2 (de) Verfahren zur Herstellung von dielektrisch isolierten Halbleiterbereichen
DE2124764A1 (de) Verfahren zur Herstellung einer Halb leiteranordnung
DE2617293C3 (de) Verfahren zur Herstellung eines Halbleiterbauelements
DE1950069B2 (de) Verfahren zum Herstellung einer Halbleiteranordnung
DE19615324A1 (de) Verfahren zum Herstellen eines vertikalen bipolaren Transistors
DE2502547A1 (de) Halbleiterkoerper mit bipolartransistor und verfahren zu dessen herstellung
DE2450070A1 (de) Verfahren zum herstellen eines halbleiterbauteils
DE2911726C2 (de) Verfahren zur Herstellung eines Feldeffekttransistors
DE2429957A1 (de) Verfahren zur herstellung einer dotierten zone eines leitfaehigkeitstyps in einem halbleiterkoerper
DE4400840C2 (de) Verfahren zum Herstellen einer Halbleitereinrichtung mit einem Bipolartransistor
EP0029887B1 (de) Verfahren zum Herstellen eines vertikalen PNP-Transistors und so hergestellter Transistor
DE69834096T2 (de) Verfahren zur herstellung einer halbleiteranordnung mit schottky-übergang

Legal Events

Date Code Title Description
C3 Grant after two publication steps (3rd publication)