DE2445879C2 - Verfahren zum Herstellen eines Halbleiterbauelementes - Google Patents

Verfahren zum Herstellen eines Halbleiterbauelementes

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Description

Die Erfindung betrifft ein Verfahren zum Hersteilen eines Halbleiterbauelementes gemäß dem Oberbegriff des Patentanspruchs 1. Ein derartiges Verfahren ist aus der DE-OS 14 89 212 bekannt.
Bei der Verarbeitung von Halbleiterplättchen zu integrierten Schaltungen mit planaren Bauelementen werden isolierende Schichten, insbesondere Siliciumdioxid-Schichten, benutzt als Diffusionsmasken, als passivierende Schichten und/oder als Unterlage für elektrische Leiterzüge. Die isolierenden Schichten werden auf der Oberfläche des Halbleiterplättchens durch geeignete Prozesse, wie thermisches Aufwachsen, pyrolithisches Aufwachsen, anodische Abscheidung usw, aufgebracht öffnungen in diesen Schichten werden durch die üblichen photolithographischen Methoden hergestellt Durch diese öffnungen werden Dotierungsstoffe in das Halbleitersubstrat diffundiert, um Bereiche geänderter Leitfähigkeit zu erhalten. Gleichzeitig oder daran anschließend wird die isolierende Schicht wieder aufgewachsen. In die wieder aufgewachsene Schicht werden andere öffnungen eingebracht, die beispielsweise zur Bildung der Gate-Isolierung oder der Emitter-Diffusion dienen oder die Anschlüsse an die diffundierten Gebiete freilegen.
Durch das Aufwachsen und Wiederaufwachsen der Isolierschicht entsteht normalerweise eine unregelmäßige und nicht ebene Oberfläche auf dem Halbleiterplättchen. Durch diese unregelmäßige oder nicht ebene Oberfläche der Isolierschicht entstehen verschiedene Probleme. Eines der Probleme besteht darin, daß durch die unregelmäßige oder nicht ebene Oberfläche das Auflösungsvermögen bei den photolithographischen Prozessen beeinträchtigt wird. Infolge der verschieden verlauienden Entwicklungen des Photolacks haben die metallischen Leiter, die auf der isolierenden Schicht gebildet werden, verschiedene Breiten. Daher sind für jeden Leiter besondere Abstandstoleranzen erforderlich, um zu verhindern, daß die Leiter, die sich verbreitern, Kurzschlüsse bilden. Durch diesen zusätzlichen Platzbedarf auf dem Halbleiterplättchen wird die Anzahl der unterzubringenden Halbleiterbauelemente auf dem Plättchen verringert.
Ein anderes Problem, das durch die unterschiedliche Dicke der Isolierschicht auf dem Halbleiterplättchen hervorgerufen wird, besteht darin, daß bei der Bildung der öffnungen ein Überätzen auftritt. Im Falle eines Feldeffekttransistors werden die diffundierten Gebiete für Source und Drain während der Bildung des Gates freigelegt. Dadurch erstreckt sich die im Bereich des Gates gebildete Schicht über die diffundierten Gebiete, wodurch die Gate-Kapazität merklich ansteigt. Durch diesen Aufbau werden die elektrischen Eigenschaften des Bauelementes wesentlich geändert. Ein Verfahren, um eine Isolierschicht mit einer regelmäßigen Oberfläehe zu erhalten, ist in dem Artikel »Planox Process Smoothes Path to Greater MOS Density« von F. Morandi, in »Electronics«, 20. Dezember 1971, Seiten 44 bis 48 beschrieben. In dem Pianoxverfahren werden gleichzeitig Siliciumnitrid und Siliciumdioxid als Isolierschicht verwendet. Durch dieses Verfahren wird jedoch lediglich eine ebene Oberfläche in einem Teilbereich des Halbleiterplättchens und nicht über der ganzen Oberfläche des Plättchens erreicht (siehe Fig. 3 der genannten Literaturstelle). Deshalb werden durch das Planox-Verfahren die Probleme, die durch das Ätzen und das Verbreitern der Leiterzüge bestehen, nicht eliminiert. Darüber hinaus werden durch dieses Verfahren zusätzliche Verfahrensschritte und Materialien im Vergleich zu dem normalen Siliciumdioxid-PIanar-Prozeß eingeführt. Diese zusätzlichen Schritte haben weitere Zuverlässigkeits- und Kostenprobleme zur Folge.
Es wurde auch schon vorgeschlagen, die Isolierschicht
durch Kathodenzerstäubung aufzubringen. Auch dadurch wird nur in Teilbereichen der Halbleiteroberfläche eine ebene Isolierschicht erreicht
Die übliche Art und Weise, das Verbreitern der Leiterzüge zu verhindern, besteht in einer Erhöhung der Auflösung der Masken. Dieses höhere Auflösungsvermögen wird erreicht durch Verwendung eines empfindlicheren Photolacks und/oder einer optischen Ausrüstung, durch die ein größeres Eindringen des Lichts in den Photolack gewährleistet wird. Im Falle des Überätzens werden gewöhnlich solche Toleranzen vorgegeben, daß das Ätzmittel die angrenzenden diffundierten Gebiete nicht beeinträchtigen kann.
Bei integrierten Schaltungen, bei denen mehr und mehr Funktionen in einer einzigen Halbleiteranordnung vereinigt werden, muß jedoch der verfügbare Platz für die Schaltungen so effektiv wie möglich ausgenutzt verden. Durch verbesserte Steuerung der Dimensionen der Bauelemente in horizontaler uni vertikaler Richtung können größere Dichten, größere Zuverlässigkeit und Erhöhung der Funktionen der integrierten Schaltungen erreicht werden.
Aufgabe der Erfindung ist es, ein Verfahren anzugeben, durch das die Isolierschichten auf der Oberfläche des Halbleiterplättchens mit größerer Ebenheit oder einheitlicher Dicke über die ganze Oberfläche des Halbleiterplättchens hergestellt werden können.
Diese Aufgabe wird bei einem Verfahren nach dem Oberbegriff des Patentanspruchs 1 erfindungsgemäß durch die Merkmale im kennzeichnenden Teil des Patentanspruchs 1 gelöst. Der Erfindung liegt die Überlegung zugrunde, bei der Bildung der zweiten Isolierschicht die größere Wachstumsgeschwindigkeit der Isolierschicht über den dotierten Bereichen so auszunutzen, daß insgesamt durch die erste und die zweite Isolierschicht eine isolierende Abdeckung mit ebener Oberfläche oder gleichmäßiger Dicke entsteht. Die Auswahl einer geeigneten Anfangsdicke der Schicht, der Oberflächenzusammensetzung des Siliciumsubstrats und der Wachstumsgeschwindigkeit ermöglicht es, eine Schicht herzustellen, die über die ganze Oberfläche des Halbleiterplättchens eben ist oder eine bestimmte einheitliche Dicke aufweist.
In vorteilhafter Weise wird durch das beanspruchte Verfahren eine größere Packungsdichte, eine größere Ausbeute und eine größere Zuverlässigkeit der integrierten Schaltungen erreicht. Insbesondere kann eine Siliciumdioxidschicht mit ebener Oberfläche hergestellt werden und es wird das Überätzen diffundierter Gebiete bei der Herstellung von Feldeffekttransistoren vermieden. Die Auswahl einer geeigneten Anfangsdichte der Schicht, der Oberflächenzusammensetzung und der Wachstumsgeschwindigkeit ermöglicht es, eine Schicht herzustellen, die über die ganze Oberfläche des Halbleiterplättchens eben ist oder eine bestimmte einheitliche Dicke aufweist.
Der Effekt, daß Siliciumdioxid verschiedene Wachstumsgeschwindigkeiten zeigt in Abhängigkeit von der Oberfläche, auf der es gebildet wird, ist beschrieben in einem Artikel von W. A. Pliskin, im »IBM Journal of Research and Development«, Band 10, Mai 1966, Seiten 198 bis 205. In dem Artikel ist beschrieben, daß die Wachstumsgeschwindigkeit von Siliciumdioxid auf hochdotiertem Silicium beispielsweise mit bor- oder phosphordotiertem Silicium, größer ist als auf eigenleitenden oder mit Oxid überzogenen Oberflächen des Siliciums.
Das beanspruchte Verfahren ist in vorteilhafter Weise so ausgebildet, daß auf ein Substrat aus p-leitendem Si eine erste Isolierschicht aus S1O2 in einer Dicke von ungefähr lOOnm aufgebracht wird. In -, vorteilhafter Weise wird dabei so vorgegangen, daß die erste Isolierschicht durch thermisches Aufwachsen in trockenem Sauerstoff bei 1000° C während ungefähr 240 Minuten aufgebracht wird. In vorteilhafter Weise wird die zweite Isolierschicht aus S1O2 bei einer Temperatur von ungefähr 100O0C zunächst durch thermisches Aufwachsen während etwa 5 Minuten in trockenem Sauerstoff, sodann durch Einwirken von nassen Dampf während etwa 125 Minuten und schließlich durch thermisches Aufwachsen während etwa 5 Minuten aufgebracht Die zweite Isolierschicht wird in vorteilhafter Weise in einer solchen Dicke aufgebracht, daß die gebildete isolierende Abdeckung eine Dicke von etwa 840 nm aufweist
Die thermische Erzeugung von SiO2-Schichten in
.'o trockenem Sauerstoff und in nassem Dampf ist bekannt und beispielsweise in »Proceedings of the IEEE«, Bd. 57, (Sept 1969), Nr 9, Seiten 1543 bis 1551 beschrieben.
Eine andere Ausbildung des beanspruchten Verfahrens besteht darin, daß das Aufbringen der zweiten Isolierschicht aus SiO2 derart gesteuert wird, daß die gebildete isolierende Abdeckung über das ganze Halbleitersubstrat dieselbe Dicke aufweist. Dabei ist es vorteilhaft, daß die erste Isolierschicht in einer Dicke von etwa 300 nm aufgebracht wird.
Das beanspruchte Verfahren wird in vorteilhafter Weise so angewendet, daß in die erste Isolierschicht jeweils zwei benachbarte öffnungen zur Bildung von Drain- und Source-Bereichen und daß in die zweite Isolierschicht dazwischen eine Öffnung zur Bildung
3-j einer Gate-Oxid-Schicht eines Feldeffekttransistors und öffnungen zur Kontaktierung der Drain- und Source-Bereiche eingebracht werden. Eine andere vorteilhafte Ausbildung des beanspruchten Verfahrens besteht darin, daß auf einem Substrat mit einer ersten Leitfähigkeit und einer dotierten oberen Schicht entgegengesetzter Leitfähigkeit eine aus aufgewachsenen Isolierschichten gebildete Abdeckung aufgebracht wird mit einer öffnung, durch die ein Bereich der ersten Leitfähigkeit eindiffundiert wird, daß anschließend durch Aufbringen einer weiteren Isolierschicht wieder eine Abdeckung hergestellt wird, wonach Kontaktanschlüsse zur Bildung eines bipolaren Transistors hergestellt werden.
Die Erfindung wird anhand von durch die Zeichnungen erläuterten Ausführungsbeispielen beschrieben. Es zeigt
F i g. 1 das Verfahren zur Herstellung eines Halbleiterbauelementes nach dem Stand der Technik in einem Flußdiagramm,
Fig. 2a bis 2f eine Reihe von Querschnitten durch das Halbleiterplättchen zur Erläuterung der Strukturen bei verschiedenen Verfahrensschritten der F i g. 1 zur Herstellung eines Feldeffekttransistors,
Fig. 3 ein Flußdiagramm des Verfahrens zur Herstellung eines Halbleiterbauelementes mit ebener Oberfläche der Isolierschicht,
F i g. 4a bis 4f eine Reihe von Querschnitten durch das Halbleiterplättchen zur Erläuterung der Strukturen entsprechend verschiedener Verfahrensschritte des in Fig.3 angegebenen Verfahrens zur Herstellung eines Feldeffekttransistors, und
F i g. 5a bis 5c eine Reihe von Querschnitten durch ein Halbleiterplättchen zur Erläuterung der Strukturen bei
verschiedenen Verfahrensschritten der F i g. 3 zur Herstellung eines bipolaren Transistors.
In den F i g. 1 und 2a bis 2f wird im Verfahrensschritt 20 ein einkristallines Halbleiterpiättchen 120 als Substrat für eine Reihe von Halbleiterbauelementen vorbereitet. Beispielsweise kann das Substrat aus einem Siliciumplättchen bestehen, das p-leitend ist mit einer Dotierungskonzentration von 7,5 · 1015 und einem spezifischen Widerstand von 2 Ohm · cm. Das Plättchen 120 wird im Verfahrensschritt 20 in geeigneter Weise geläppt, poliert und geätzt, so daß eine Oberfläche gebildet wird, auf welche die anfängliche Isolierschicht 122(F i g. 2a) aufgebracht werden kann.
Die Schicht 122 wird im Verfahrensschritt 22 auf die Oberfläche aufgebracht. Bei einem Silicium-Substrat besteht die Schicht 122 aus einem Oxid, das auf der Oberfläche durch thermisches Wachstum, pyrolithische Ablagerung, anodische Aufbringung und dergleichen gebildet wird. Dieses Aufbringen von Oxidschichten auf Substrate ist an sich bekannt. Gewöhnlich wird die Oxidschicht in einer Dicke von ungefähr 540 μπι aufgebracht
Im Verfahrensschritt 24 werden öffnungen 123 (Fig.2b) in die Schicht 122 durch die üblichen photolithographischen Verfahren eingebracht Durch die öffnungen werden Dotierungsstoffe in das Substrat 120 im Verfahrensschritt 26 eindiffundiert. Die Dotierungsstoffe ändern die Leitfähigkeit des Halbleiterplättchens in eine zweite Art im Bereich der öffnungen 123. Ein Dotierungsstoff, der für p-leitende Substrate verwendet wird, ist Phosphor. Das Phosphor verbindet sich mit der Oxidschicht 122 ebenso wie mit dem freigelegten Bereich der Siliciumoberfläche des Substrats 120. Der mit Phosphor dotierte Siliciumbereich innerhalb der öffnungen 123 dient als Diffusionsquelle für die Bildung der Diffusionszonen 124(Fi g. 2c).
Im Verfahrensschritt 28 wird in den öffnungen 123 wieder eine Oxidschicht hergestellt, die sich auch unter der Schicht 122 ausbreitet. Die erste Oxidschicht wird als Feldoxidschicht 125 und die letztere Oxidschicht als diffundierte Oxidschicht 127 bezeichnet Gewöhnlich wird die zweite Oxidschicht gebildet durch Einleiten von Sauerstoff in eine Kammer, in welcher das Substrat 120 auf eine Temperatur von ungefähr 1000° C erhitzt wird. Das Halbleiterplättchen wird 5 Minuten lang trockenem Sauerstoff ausgesetzt Danach wird die Kammer evakuiert und nasser Dampf während 58 Minuten eingeleitet Danach wird wieder trockener Sauerstoff während 5 Minuten zugeführt Während diesem Erhitzungszyklus werden die Dotierungsstoffe in das Substrat 120 getrieben zur Bildung des pn-Überganges 129. Die Diffusionstiefe beträgt ungefähr 1,8 μπτ.
Während dieser Wärmebehandlung wird die Oberfläche des Siliciumplättchens in Siliciumdioxid übergeführt Das Feldoxid und das diffundierte Oxid beginnen zu wachsen. Durch die Wärmebehandlung wird eine diffundierte Oxidschicht in den öffnungen 123 mit einer Dicke von ungefähr 540 nm erzielt Die Feldoxidschicht 125 wird in ihrer Dicke vergrößert von 540 nm auf ungefähr 740 nm. Dadurch entsteht eine Stufe 130 in der Sfficiumdioxidschicht zwischen dem Feld- und diffundierten Oxiden von ungefähr 350 nm. Ebenso entsteht in dem Siliciumsubstrat eine Stufe 131 durch den Teil des Bereichs 127, der in die Oberfläche des Siliciumplättchens 120 hineinragt Diese Suichimstufe ist ungefähr 150 ran groß.
Im Verfahrensschritt 30 werden die Öffnungen für das Gate zwischen den Bereichen 124 hergestellt (Fig. 2d).
Dabei entsteht im Bereich 133 eine effektive Kanallänge (Left) 132 von 5 μπι. Lcn ist der Abstand zwischen dem Endpunkten der diffundierten Bereiche 124. Der Bereich 133 des Substrats 120 wird durch die üblichen ι photolithographischen Verfahren freigelegt. Die Feldoxidschicht 125 im Gate-Bereich 133 hat eine größere Dicke als das diffundierte Oxid 127 (Fig.2c). Das Abätzen des Oxids 127 über dem Bereich 133 hat zur Folge, daß auch ein Teil des Oxids über den Bereichen
ίο 124 (Fig.2d) abgeätzt wird, und es bilden sich verlängerte, freigelegte Gebiete 135. Die überätzte Ausdehnung des Bereichs 133 ist ungefähr gleich dem Gate-Bereich (G) plus 1,5 μιη in den Bereich 124 hinein. Die Größe des überätzten Bereichs variiert mit dem
ι > Ätzmittel, den Dotierungsbedingungen des Oxids und anderen Faktoren,
Im Verfahrensschritt 32 werden die Bereiche 133 und 135 mit Oxid gefüllt um die Gate-Isolierschicht 137 für einen Feldeffekttransistor herzustellen (F i g. 2e). Die
2(i Oxidschicht in den Bereichen 133 und 135 wird durch bekannte Verfahren hergestellt, durch die eine gesteuerte Schichtdicke im Bereich 133 erreicht wird. Die Dicke der Isolierschicht 137 beträgt gewöhnlich 70 nm.
Im Verfahrensschritt 34 werden über den Bereichen
2") 124 mit den üblichen, photolithographischen Verfahren
öffnungen 139 hergestellt (Fig.2f). Diese öffnungen 139 können auch gleichzeitig mit der Freilegung des
Gate-Bereichs 133 hergestellt werden. Im Verfahrensschritt 36 wird die mit Oxid überzogene
jo Oberfläche des Halbleiterplättchens die Metallisierung aufgebracht, die gewöhnlich aus Aluminium besteht Nach weiteren photolithographischen Verfahrensschritten werden die Kontakte 141s, 141<i die Gate-Elektrode 141g- und die Leiter 141c auf dem Bauelement gebildet Die Gate-Elektrode \A\g erstreckt sich infolge der seitlichen Ausdehnungen 135 bis in die Bereiche 124. Da die Bereiche 124 unter der Gate-Elektrode 141^· hoch leitend sind, wird die Gate-Kapazität bedeutend vergrößert, wodurch die elektrischen Eigenschaften des FET-Bauelements nachteilig geändert werden. Darüber hinaus hat die nicht ebene Oberfläche des Oxids über die Oberfläche des Halbleiterplättchens zur Folge, daß verschiedene Dicken von Photolack erforderlich sind Daraus ergeben sich im Verfahrensschritt 36 verschiedene Verläufe bei der Entwicklung des Photolacks. Das wiederum hat zur Folge, daß die Leiter 141c dazu neigen, sich über den diffundierten Oxidbereich 127 zu verbreitern und möglicherweise mit der Metallisierung über den
so Gate-Bereichen 137 in Kontakt zu kommen.
Der Abstand zwischen den Elektroden 141^und 141c/ bzw. 141s ist in der Größenordnung von 4,4 μπι. Die Schwankungen der Leiterbreiten waren ungefähr 0,5 μιη breiter auf dem diffundierten Oxid 127 als auf der Feldoxidschicht 125. Daher müssen bei allen Leitern Toleranzen vorgesehen werden, um Kurzschlüsse zu verhindern. Durch die Eliminierung der Verbreiterung der Leiterzüge wird es möglich, daß auf dem Halbleiterplättchen mehr Schaltelemente unterge bracht werden können.
Eine Behebung der beschriebenen Probleme wird durch das in F i g. 3 dargestellte Verfahren erreicht Die Verfahrensschritte der F i g. 3, die denjenigen der F i g. 1 entsprechen, haben dieselben Bezugszeichen. Abwei chende Verfahrensschritte der Fig.3 gegenüber der F i g. 1 sind durch mit einem Strich versehene Bezugszeichen gekennzeichnet Die Beschreibung der Fig.3 erfolgt in Verbindung mit den Fig.4a bis 4f und
beschränkt sich auf diejenigen Verfahrensschritte, die gegenüber denjenigen der F i g. 1 verschieden sind.
Der Verfahrensschritt 20 wird wie oben beschrieben ausgeführt. Danach wird im Verfahrensschritt 22' eine Isolierschicht 122' auf dem Substrat 120 gebildet (Fig. 4a). Diese Isolierschicht wird so gewählt, daß sie
1. eine Maske bildet für Dotierungsstoffe, die in das Substrat 120 eindiffundiert werden,
2. aus einem solchen Material gebildet ist, daß über dem dotierten Bereich des Substrats eine andere Wachstumsgeschwindigkeit aufweist, wenn die Isolierschicht im darauffolgenden Verfahrensschritt neu gebildet wird und
3. eine solche Dicke hat, daß sich eine ebene Oberfläche über das ganze Halbleiterplättchen oder eine einheitliche Schichtdicke nach Durchführung aller Verfahrensschritte ergibt.
Für p-leitende Siliciumsubstrate, bei denen der eindiffundierte Dotierungsstoff aus Bor besteht, werden die genannten Ziele erreicht mit einer Isolierschicht aus Siliciumdioxid in einer Dicke von ungefähr 100 nm. In Abhängigkeit von den darauffolgenden Verfahrensschritten beim Wiederaufbringen einer Isolierschicht kann diese Dicke mehr oder weniger als 100 nm betragen. Im Falle von η-leitenden Substraten, bei denen Phosphor der Dotierungsstoff ist, kann eine andere Schichtdicke erforderlich sein. Die elektrischen Eigenschaften der Bauelemente, die weiter unten angegeben werden, zeigen, daß eine Schichtdicke von 100 nm eine wirksame Diffusionsmaske bildet. Außer Siliciumdioxid können auch andere Schichten verwendet werden. Schichten, die nicht aus Silicium und Sauerstoff bestehen, würden jedoch zusätzliche Verfahrensschritte erforderlich machen, die das Verfahren komplizieren und die Herstellungskosten vergrößern würden.
Vorzugsweise wird die Oxidschicht 122' auf einem p-leitenden Substrat, das z. B. mit Bor dotiert wird, gebildet durch Aufwachsen von S1O2 in trockenem Sauerstoff bei 10000C während ungefähr 240 Minuten. Die relativ dünne Oxidschicht erfordert keinen Zyklus mit nassem Dampf, um die gewünschte Schichtdicke in einer gangbaren Reaktionszeit zu erreichen. Durch das Aufwachsen der Oxidschicht in trockenem Sauerstoff wird ein verbesserter Oberflächenzustand über das ganze Halbleiterplättchen erreicht
Der Verfahrensschritt 24 (Fig.4b) wird ausgeführt wie oben beschrieben. Die S^-Isolierschicht wird im Verfahrensschritt 28' neu gebildet, wobei die diffundierten Bereiche 124' gebildet werden (Fig.4c). Die Reoxydation verläuft in einem Zyklus von ungefähr 5 Minuten in trockenem Sauerstoff, 125 Minuten in nassem Dampf and einem abschließenden Zyklus von 5 Minuten in trockenem Sauerstoff. Alle Reoxydierungszyklen werden bei einer Temperatur von ungefähr 10000C ausgeführt Durch den längeren Zyklus mit nassem Dampf im Verfahrensschritt 28' verglichen mit dem Verfahrensschritt 28 in F i g. 1 ergibt sich eine Dicke der diffundierten Oxidschicht 127', die ungefähr 840 nm beträgt. Ungefähr 90 nm des Oxids sind ) innerhalb des Substrats 120. Der übrige Teil ist auf der Oberfläche des Substrats 120 und hat die gleiche Höhe wie die angehobene Feldoxidschicht 125', die ungefähr 740 nm beträgt. Der Verfahrensschritt 28' hat somit zum Ergebnis, daß die oxydierte Schicht über die ganze Oberfläche des Halbleiterplättchens 120 eben ist. Der pn-übergang 129' ist ungefähr 2,3 μΐη tief im Substrat, was ungefähr 0,4 μιη mehr ist als bei dem Verfahren nach der Fig. 1.
In Fig.4d ist der Gate-Bereich G nach dem
r> Ätzschritt 30 freigelegt. Da das diffundierte Oxid 127' ungefähr 100 nm dicker ist als das Feldoxid i25', wird nur der Gate-Bereich geätzt bis zur Siliciumoberfläche, während der diffundierte Bereich im Verfahrensschritt 30 unberührt bleibt. Darüber hinaus erleichtern die abgeschrägten Wände der geätzten Bereiche die Metallisierung in den darauffolgenden Verfahrensschritten. Im Gegensatz dazu verringern die gestuften Wände im Gate-Bereich beim Verfahren der F i g. 1 (Fig.2d) die Adhäsion und die Zuverlässigkeit des Gate-Kontaktes.
Das dickere Oxid über dem diffundierten Bereich 127' im Verfahrensschritt 32 bewirkt eine Selbstausrichtung des Gate-Oxids, wie in F i g. 4e dargestellt Das dickere Oxid über dem diffundierten Bereich ist die Folge davon, daß beim Beginn der Gate-Oxydierung eine mehrere 10 nm dicke Oxidschicht vorhanden ist und teilweise der Tatsache, daß das Silicium über den diffundierten Bereichen 124', durch das Phosphor hindurchdiffundiert wurde, eine höhere Wachstumsgeschwindigkeit des Oxids aufweist.
In Fig.4f sind die diffundierten Source- und Drain- und Gate-Bereiche dargestellt mit den Kontakten 141s', 141</'und 141#' nach den Verfahrensschritten 30,32,34 und 36, die oben im Zusammenhang mit den F i g. 1 und 2f beschrieben wurden. In Fig.4f ist ferner der Leiter 141c', verbunden mit dem Feldoxid, dargestellt. Der Leiter 141c', der mit den Elektroden 141s', 141c/'und \4\g' verbunden ist, hat einen größeren Abstand im Vergleich zu den entsprechenden Leitern der F i g. 2f.
Dadurch können Bauelemente auf dem Halbleiterplättchen in höherer Dichte und verbesserter Zuverlässigkeit angeordnet werden.
Ein Vergleich der physikalischen Parameter eines bekannten Bauelementes (Spalte b) und eines Bauelementes (Spalte cjt das nach dem eben beschriebenen Verfahren hergestellt worden ist und eines nach dem beschriebener. Verfahren hergestellten Bauelementes mit einheitlicher Schichtdicke der Oxidschicht (Spalte d) ist in der nachfolgenden Tabelle I angegeben.
Tabelle I (b) (C) (d)
(Physikalische Eigenschaften) Bekannt Ebene Oberfläche Gleiche Schichtdicke
(a) 5400 nm 100 0nm 300 0 nm
Parameter 740 0 740 0 720 0
Anfangsoxid (122) 5400 8400 720 0
Feldoxid (125)
Diffusionsoxid (127)
ίο
Fortsetzung
(a)
Parameter
(b)
Bekannt
Si-Stufe (131)
SiOrStufe (130)
Gesamt-Stufe (130+131)
Xj (129)
Gate-Oxid-Verlängerung (135)
Alu-Leitungs-Verbreiterung
Lerr (132)
150 0
200 0
350 0
1,8 μτη
30
10-15
200
(C) (d)
Ebene Oberfläche Gleiche Schichtdicke
90 0 130 0
100 0 0
0 130 0
2,3 μΙΤ) 2,2 μΐη
0 0
0 0-5
200 200
Ein Vergleich der elektrischen Eigenschaften eines bekannten Bauelementes (Spalte b) und eines Bauelementes, das nach dem eben beschriebenen Verfahren hergestellt ist (Spalte c) sowie eines Bauelementes, das nach dem beschriebenen Verfahren mit einheitlicher Schichtdicke hergestellt worden ist (Spalte d), ist in der nachfolgenden Tabelle II angegeben.
Tabelle II
(Elektrische Eigenschaften)
(a) (b) (C) (d)
Parameter Bekannt Ebene Oberfläche Gleiche Schichtdicke
Gamma 0,35 dünn (μΐη/V) 26,8 26,2 27,4
VTO 5 0,35 dünn (Volt) 0,932 1,223 0,847
VTO 5 0,35 dick (Volt) 19,62 19,7 18,30
IL 602 0,35 dünn (na) 12,51 0,6 1,14
RS Diff. (Ohm/D) 15,5 11,3 13,5
ίεΓΓ(μ-ϊη.) 187,7 215 198
Die Parameter der Tabelle sind folgendermaßen definiert:
Parameter Definition
Gamma 0,35 dünn (μΐη/V)
VTO 5 0,35 dünn (Volt)
VTO 5 0,35 dick (Volt)
IL 602 0,35 dünn
RS Diff. (Ohm/D)
normalisierter Gegenwirkleitwert eines Bauelementes mit einem
70 0 nm dicken Gate-Oxid, verglichen mit dem entsprechenden Wert
eines Bauelementes mit einem Lerr von 5 μΐη
die Schwellwert-Spannung des 5 μΐη Bauelementes (Lefr) mit einer angelegten Substrat-Spannung von 5 Volt
die Schwellwert-Spannung des Feld-Oxids (740 0 nm dick) mit 5 μπι (LelT) zwischen den Diffusionen, und 5 Volt Substrat-Vorspannung Leckstrom von Source und Drain eines 5 μΐη (Lefr), 70 0 nm, Bauelementes mit 2 Volt am Substrat angelegt und 6 Volt Differenz zwischen Source und Drain
Diffusions-Flächenwiderstand
effektive Kanal-Länge (elektrisch)
Der elektrische Vergleich zeigt, daß durch die geänderten Verfahrensschritte für die Herstellung einer ebenen Oberfläche (Spalte c) die elektrischen Eigenschaften der Bauelemente sich nicht verschlechtert haben.
Das Verfahren ist bisher unter dem Gesichtspunkt beschrieben worden, eine ebene Oberfläche auf dem Halbleiterplättchen 120 zu erzielen. Das Verfahren kann auch so angepaßt werden, daß eine Schicht mit einer anderen Oberflächenkonfiguration entsteht Zum Beispiel kann die Dicke der Isolierschicht so angepaßt werden, daß sie fiber das gesamte Halbleiterplättchen
gleich groß ist Eine solche einheitliche Schichtdicke über das ganze Halbleiterplättchen kann erreicht werden, indem die ursprüngliche Schichtdicke 122 ungefähr 300 nm anstatt 100 nm dick gemacht wird. Alle übrigen Verfahrensschritte sind dieselben, so wie in Fig.3 beschrieben. In den TabellenI und II sind die physikalischen und elektrischen Eigenschaften bekannter Bauelemente (Spalte b) mit Bauelementen mit Oxidschichten einheitlicher Dicke (Spalte d) verglichen.
Andere Konfigurationen der Isolierschicht
können durch diese Verfahren erreicht werden. Jede Konfiguration erscheint als Ergebnis der simultanen
Lösung der mathematischen Gleichungen für das Schichtwachstum für jeden Bereich des Halbleiterplättchens.
Das Verfahren wurde bisher in Verbindung mit der Herstellung eines Feldeffekt-Transistors beschrieben. Das Verfahren ist auch anwendbar zur Herstellung von integrierten oder diskreten bipolaren Bauelementen. In den F i g. 5a, b und c ist ein bipolares Bauelement dargestellt, das nach diesem Verfahren hergestellt wird. Elemente der F i g. 5a, b und c, die denjenigen der F i g. 4a bis f entsprechen, haben dieselben Bezugszeichen mit einem Doppelstrich. Davon verschiedene Elemente haben neue Bezugszeichen.
Die Strukturen, die in den F i g. 5a und 5b dargestellt sind, werden entsprechend den Verfahrensschritten der F i g. 4a bis 4c hergestellt. Das Bauelement nach F i g. 5c wird dadurch hergestellt, daß eine Öffnung 133" nach dem im Zusammenhang mit der F i g. 4d beschriebenen Verfahren hergestellt wird. Durch die öffnung 133" wird eine Diffusion ausgeführt, um den diffundierten Bereich 143 innerhalb des Bereichs 124" herzustellen.
Während der Bereich 124" durch die Phosphor-Diffusion η-leitend ist, wird der Bereich 143 gewöhnlich durch Bor-Diffusion gebildet, um die η-Leitung in eine p-Leitung umzuwandeln. Die Oxidschicht, die über dem > Bereich 143 aufgewachsen wird, entspricht derjenigen, die in Fig.4c dargestellt ist. Die Wachstumsgeschwindigkeit des Oxids auf dem mit Bor dotierten Silicium ist größer als die Wachstumsgeschwindigkeit auf eigenleitendem oder mit Oxid überzogenem Silicium. In dem
κ» erwähnten Artikel von W. A. Pliskin wird angegeben, daß die Oxydation für mit Bor dotiertes Silicium bei Temperaturen zwischen 920° C und 1200° C ausgeführt werden soll, während die Oxidation für mit Phosphor dotiertes Silicium bei Temperaturen unter 1100° C
ι > erfolgen soll. Daraus ist ersichtlich, daß die Verfahrensparameter für den Reoxydationszyklus in Fig.4c so angepaßt werden können, daß sowohl eine ebene Oberfläche als auch eine einheitliche Schichtdicke über die ganze Oberfläche sowohl eines bipolaren als auch eines Feldeffekt- Bauelementes erreicht werden kann.
BIiUl ZcichiHineen

Claims (8)

Patentansprüche:
1. Verfahren zum Herstellen eines Halbleiterbauelements, bei welchem auf die Oberfläche eines Halbleitersubstrats aus Silicium (Si) eine erste Isolierschicht aus Siliciumdioxid (SiO2) aufgebracht wird, in diese Isolierschicht öffnungen eingebracht werden, durch welche Dolierungsstoffe zur Bildung von Bereichen geänderter Leitfähigkeit zugeführt werden, und danach eine zweite Isolierschicht aus S1O2 aufgebracht wird, die mit der ersten Isolierschicht eine isolierende Abdeckung bildet, die als Maske für zu kontaktierende Bereiche dient, dadurch gekennzeichnet, daß die zweite
. Isolierschicht (127') in wesentlich größerer Dicke als die erste Isolierschicht (122') aufgebracht wird und daß die Dicke der ersten Isolierschicht (122') einerseits und die größere Wachstumsgeschwindigkeit einer Isolierschicht über mit Bor oder Phosphor hochdotierten Bereichen (124') bei ungefähr iOOO°C andererseits derart aufeinander abgestimmt werden, daß die erste und die zweite Isolierschicht (122' und 127') zusammen eine isolierende Abdeckung mit ebener Oberfläche oder gleichmäßiger Dicke ergeben.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß auf ein Substrat (120) aus p-leitendem Si eine erste Isolierschicht (122') aus S1O2 in einer Dicke von ungefähr 100 nm aufgebracht wird.
3. Verfahren nach einem der Ansprüche 1 oder 2, dadurch gekennzeichnet, daß die erste Isolierschicht (122') durch thermisches Aufwachsen in trockenem Sauerstoff bei 10000C während ungefähr 240 Minuten aufgebracht wird.
4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die zweite Isolierschicht (127') aus S1O2 bei einer Temperatur von ungefähr 1000CC zunächst durch thermisches Aufwachsen während etwa 5 Minuten in trockenem Sauerstoff, sodann durch Einwirken von nassem Dampf während etwa 125 Minuten und schließlich durch thermisches Aufwachsen während etwa 5 Minuten in trockenem Sauerstoff aufgebracht wird.
5. Verfahren nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, daß die zweite Isolierschicht (127') in einer solchen Dicke aufgebracht wird, daß die gebildete isolierende Abdeckung eine Dicke von etwa 840 nm aufweist
6. Verfahren nach Anspruch 1 oder einem der Ansprüche 3 bis 5, dadurch gekennzeichnet, daß die erste Isolierschicht (122') in einer Dicke von etwa 300 nm aufgebracht wird.
7. Verfahren nach einem der Ansprüche 1 bis 6, gekennzeichnet durch seine Verwendung zur Herstellung eines Feldeffekttransistors.
8. Verfahren nach einem der Ansprüche 1 bis 6, gekennzeichnet durch seine Verwendung zur Herstellung eines bipolaren Transistors.
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