DE2364254B2

DE2364254B2 - Schaltungsanordnung fuer datenverarbeitende geraete

Info

Publication number: DE2364254B2
Application number: DE19732364254
Authority: DE
Priority date: 1973-12-22
Filing date: 1973-12-22
Publication date: 1976-03-18
Also published as: NL166562C; US3975714A; NL166562B; JPS5440342B2; NL7416721A; IT1027900B; FR2255655B1; FR2255655A1; DE2364254A1; JPS5096131A; GB1469299A

Description

Die Erfindung betrifft eine hochintegrierte, auf Chips ingeordnete Schaltungsanordnung für datenverarbeitende Geräte, insbesondere in MOS-Technik, mit einem ersten, eine zentrale Rechen- und Steuereinheit (RSE) enthaltenden Chip und mindestens einem weiteren, Speicher enthaltenden Chip, die durch einen Bus miteinander verbunden sind, der unter anderem mehrere Datenleitungen enthält, und bei der fortlaufend ein Aufruf des Inhaltes eines oder mehrerer Speicher über ein Adreßregister erfolgt.

Auf MOS-Chips realisierte Schaltungsanordnungen der oben bezeichneten Art sind bereits in verschiedenen Ausführungsformen bekanntgeworden. Die Speicherchips, die unter anderem das Betriebsprogramm des zur Schaltungsanordnung gehörenden Gerätes aus einer Folge von Mikrobefehlen enthalten, sind über eine Sammelleitung (Bus) mit der RSE verbunden. Der Bus setzt sich aus einem Adreßbus, einem Datenbus und einem Steuerbus zusammen. Im RSE-Chip befindet sich ein setzbares und durch Zählimpulse fortschalibares Adreßregister, das eine gesamte Adresse (von z. B. 14 Bits) aufzunehmen vermag.

Jedem Speicherplatz in den Speicherchips ist eine Adresse zugeordnet. Jede Adresse wird von der RSE über den Bus an jedes der angeschlossenen Speicherchips transportiert. Dort erfolgt eine Decodierung, nach der zunächst eines der Speicherchips ausgewählt und danach in dem ausgewählten Speicher der entsprechende Speicherplatz aufgerufen wird. Der Inhalt des aufgerufenen Speicherplatzes steht nun so lange für eine eventuelle Ausgabe an die RSE bereit, bis durch die nächste Adresse der folgende Speicherplatz aufgerufen wird.

Ein besonderes Problem bei der MOS-Technologie liegt darin, daß die Hochohmigkeit die obere Grenzfrequenz beschränkt und deshalb die Geschwindigkeiten niedrig sind. Damit sind Schaltungsanordnungen in MOS-Technik denen in bipolarer Technik geschwindigkeitsmäßig unterlegen. Den Zeitbedarf für das Aufrufen eines Speicherplatzes durch eine Adresse kann man prinzipiell in zwei Zeiten unterteilen: eine erste Zeitdauer für den Transport der Adresse vom Adreßregister des RSE-Chips zum jeweiligen Speicherchip und eine zweite Zeitdauer für die Decodierung der Adresse und die Ansteuerung des Speicherplatzes im Speicherchip. Hinzu kommt, daß — bedingt durch die äußerst kleine Bauform der Chips — die Anzahl der Anschlußkontakte am Chip sehr begrenzt ist. Weisen die Adressen eine größere Anzahl an Stellen (z. B. 14 Stellen) auf, so wären für eine parallele Übertragung 14 Leitungen und damit 14 Anschlußkontakte bereitzustellen. Da die verbleibende Anzahl an Anschlußkontakten im allgemeinen nicht mehr ausreicht, alle anderen erforderlichen Leitungen anschließen zu können, ist man dazu übergegangen, die vielstelligen Adressen zu unterteilen. Es werden dadurch weniger Leitungen und Anschlußkontakte benötigt, und jede Adresse wird in mehreren Abständen nacheinander übermittelt. Dadurch aber wird die ohnehin schon geringe Geschwindigkeit noch weiter verringert.

Der Erfindung liegt die Aufgabe zugrunde, in Schaltungsanordnungen der eingangs beschriebenen Art die Verarbeitungsgeschwindigkeit zu erhöhen, ohne dabei die Anzahl der erforderlichen Anschlußkontakte wie beim Parallelbetrieb des Standes der Technik zu erhöhen.

Die Lösung der Aufgabe besteht darin, daß jedes Speicherchip ein eigenes Adreßregister aufweist, dessen Inhalt sowohl durch Zählimpulse stetig veränderbar als auch durch eine insgesamt einzuschreibende Adresse setzbar ist.

Die Vorteile der Erfindung sind insbesondere darin zu sehen, daß der normale Aufrufzyklus sich nur innerhalb der Speicherchips und nicht mehr zwischen den Speicherchips und dem RSE-Chip abspielt. Das hat zur Folge, daß der Zeitbedarf für den Transport der Adresse vom RSE-Chip zu den Speicherchips größtenteils entfällt. Da oftmals ganze Folgen von Speicherplätzen durch Zählimpulse aufgerufen werden, führt der bei jeder Adresse auftretende Zeitgewinn zu einer beachtlichen Geschwindigkeitssteigerung.

Eine vorteilhafte Ausführungsform der Erfindung ist dadurch gekennzeichnet, daß das Adreßregister von

einem anderen Chip (RSE- oder Speicherchip) setzbar ist und für die Übertragung der Adressenstellen die Patenleitungen ausgenutzt werden. Hierdurch können besondere Adreßleitungen und damit Anschlußkontakte >n den Chips eingespart werden.

In einer weiteren vorteilhaften Ausführungsform werden für den Fall, daß mehr Adressenstellen als Patenleitungen notwendig sind, die fehlenden Adres- »enstellen über gesonderte Adreßle:tungei: übertragen. Purch diese Maßnahme ist es möglich, auch sehr viele Stelle aufweisende Adressen parallel zu übertragen, ohne deshalb eine große Zahl an Adreßleitungen und Anschlußkontakten bereitstellen zu müssen.

Eine we^:terii vorteilhafte Ausführungsform ist dadurch gekennzeichnet, daß über die gesonderten Adreßleitungen hinaus noch weitere Adreßleitungeu forgesehen sind und daß diese zur Auswahl des Speicherbereichs jeweils eines oder mehrerer der Chips herangezogen werden. Dadurch ^:st es möglich, die Adreßregister nur jeweils ausgewählter Chips neu zu setzen.

Ir₁ einer weiteren vorteilhaften Ausführungsform setzt die durch das Auslesen eines Sprungbefehls aus einem Speicher ausgelesene Sprungadresse das bzw. die beim Auslesen selektierten Adreßregister. Das Setzen des selektierten Adreßregisters erfolgt also auf direktem Wege über den Datenausgar.g des Speicherchips und den Se^eingang des bzw. der Adreßregister. Dadurch wird vermieden, daß mehrere Zyklen für einen Tranpsort an das RSE-Chip, eine Zwischenspeicherung und einen Rücktransport an das Adreßregister des Speicherchips notwendig sind.

Ausführungsbeispiele der Erfindung sind in den Zeichnungen dargestellt und werden nachfolgend näher erläutert. Es zeigt

Fig. 1 eine schematische Darstellung einer bisher üblichen Ausführungsform,

Fig.2 eine schematische Darstellung eines Ausführungsbeispiels der Erfindung und

F i g. 3 eine Variante der Erfindung.

In F i g. 1 ist eine Schaltungsanordnung dargestellt, in der die zum Verständnis der Erfindung wesentlichen Funktionsblöcke gezeigt sind. Auf einem ersten Chip t, das eine zentrale Rechen- und Steuereinheit (nachfolgend kurz RSE genannt) ist ein beispielsweise Hstelliges Adreßregister 2 angeordnet. Dieses Adreßregister 2 ist auf jeden beliebigen Stand setzbar und durch Zählimpuise fortschaltbar. Die Zählbarkeit des Registers ist durch den Doppelpfeil 3 angedeutet. Der Zweck des Adressenwechsels besteht darin, in rascher Folge nacheinander alie zu einem Programm gehörenden Speicherplätze in den zur Schaltungsanordnung gehörenden ROMs (Nur-Lese-Speicher) oder auch RAMs (Schreib-Lese-Speicher) aufzurufen. Mit Aufruf ist die Adressierung eines Speicherplatzes in der Art gemeint, daß durch Veranlassung eines weiteren Steuersignals gegebenenfalls der adressierte Speicherzelleninhalt zur Verarbeitung aus dem Speicher ausgelesen und zur Rechen- und Steuereinheil t übertragen wird, oder Daten von der RSE zu de;. Speichern 12,13 übertragen und in die adressierte Zelle eingeschrieben werden.

Bei der RSE handelt es sich um einen Computer, der Informationen allgemeiner Art verarbeiten kann.

Im Beispiel der F i g. 1 muß also die im Adreßregister 2 des RSE-Chips 1 stehende Adresse über einen Adreßbus 4 an die Speicherchips 5, 6, 7 transportiert werden, damit die Auswahl des jeweiligen Speicherplatzes erfolgen kann. Für die Übertragung einer jeden Adresse vom RSE-Chip 1 zu einem der Speicherchips 5, 6. 7 ist ein mit η bezeichneter Zeitbedarf erforderlich. Der kürzestmögliche Zeitbedarf ist dann erforderlich, wenn alle 14 Bits der Adresse parallel übertragen werden. Dazu muß der Adreßbus 4 aus 14 Einzelleitungen bestehen, und sowohl am RSE-Chip 1 als auch an den Speicherchips 5, 6. 7 werden 14 der nur in beschränktem Umfang vorhandenen Anschlußkontakte belegt. Die andere Möglichkeit, die 14ste!Iige Adresse in zwei oder mehr Teilabschnitten zu übertragen, vergrößert t\ in entsprechendem Umfang. Des einfacheren Verständnisses wegen soil im folgenden davon ausgegangen werden, daß die 14 Bits der Adresse parallel übertragen werden. Über den Adreßbus 4 gelangt ein Teil der Adreßbits, z. B. 10 Bits, an die Decodierschaltungen 8, 9 der Speicherchips, und die restlichen 4 Bits gelangen an die Decodierschaltungen 10, 11. Jeder Speicher 12,13 der Speicherchips 5,6... enthält so viele — z. B. aus 8 Bits bestehende — Speicherplätze, wie durch die 10 Bits der Adresse unterschieden werden können. Demzufolge bestimmen die 10 Bits der übertragenen Adresse in jedem Speicherchip 5,6... den ihnen zugeordneten Speicherplatz.

Während η den für die externe Übertragung zum Speicherchip erforderlichen Zeitraum angibt, erfordert die interne Ansteuerung der Speicherplätze im Speicherchip wiederum einen Zeitraum n. Die restlichen 4 Bits der Adresse, die in den Decodierschaltungen 10, 11 entschlüsselt werden, bestimmen, welches Speicherchip 5, 6, 7 betroffen ist. Die Ausgange der entsprechenden Decodierschaltung und des zugehörigen Speichers bestimmen dann gemeinsam dasjenige gespeicherte Befehls- oder Datenwort, das durch ein Steuersignal über nicht näher dargestellte Schaltungsmittel 14, 15 ausgelesen werden kann. Das Steuersignal gelangt über einen Steuerbus 16 vom RSE-Chip 1 an die Speicherchips 5,6,7. Ausgelesene Befehle und Daten werden zur Verarbeitung über einen Datenbus 17 dem RSE-Chip 1 zugeführt. Selbstverständlich ist es auch möglich, Daten auf umgekehrtem Wege über den Datenbus 17 an die Speicherchips 5,6,7 zurückzutransportieren.

Es ist ersichtlich, daß die Adressierung eines jeden Speicherplatzes die Zeit ii + ft benötigt. Da bei sequentiellem Ablauf jeder Speicherplatz aufgerufen werden muß, sich mit einer lOstelligen Adresse 1024 Speicherplätze adressieren lassen und durch eine 4stellige Adresse wiederum 16 Speicherchips adressierbar sind, ist für den Aufruf aller Speicherplätze ein Zeitbedarf von 16 · 1024 · ffi-4 ß) erforderlich.

Gegenüber diesem, in F i g. 1 dargestellten Stand der Technik zeigt F i g. 2 ein vergleichendes Ausführungsbeispiel der Erfindung. Die strichpunktierten Linien in den Fig. 1 und 2 demonstrieren auf einen Blick den wesentlichen Unterschied des Signalflusses. Das RSt-Chip 18 ist wiederum durch einen Datenbus 19, einen Adreßbus 20 und einen Steuerbus 21 mit den Speicherchips 22, 23, 24 verbunden, jedes Speicherchip kann wiederum ein ROM oder RAM enthalten.

In jedem Speicherchip 22, 23, 2⁴ ist ein durch Zählimpulse fortschaltbares - z.B. lOstelliges Adreßregister 25 enthalten. Die Zählbarkeit ist wiederum durch jeweils einen Doppelpfeil 27 angedeutet. Der Aufruf der Speicherplätze in jedem Speicher 29 erfolgt chipintern und gleichzeitig vom jeweiligen Adreßregister 25 über jeweils eine Decodierschaltung 31. Für den Aufruf eines jeden Speicherplatzes ist hierzu die Zeit ti erforderlich. Die Auswahl eines aus mehreren Speicher-

chips wird durch eine vom RSE-Chip 18 über den Adreßbus 20 kommende — z. B. 4stellige — Adresse vorgenommen. Diese gelangt in jedem Speicherchip 22, 23,24 in einen Decodierer 33.

Bewirkt ein über den Steuerbus 21 kommendes Signal in den nur schematisch dargestellten Schaltungsmitteln 35 das Auslesen eines Befehls- oder Datenwortes, so wird der Inhalt des durch die chipinternen Adreßregister aufgerufenen Speicherplatten in demjenigen Chip 22,23,24 zur Übertragung an das RSE-Chip 18 über den Datenbus 19 gebracht, das durch die 4 Bits umfassende Adresse ausgewählt worden ist.

Es ist erkennbar, daß durch den strichpunktiert dargestellten Signalfluß für den chipinternen Aufruf eines jeden Speicherplatzes nur die Zeit te benötigt wird. Der zur Auswahl eines aus mehreren Chips durch die 4-Bit-Adresse erforderliche Zeitbedarf fi tritt parallel zur Zeit ft auf, weil die Auswahl eines Chips gleichzeitig mit der Auswahl eines Speicherplatzes in den Chips erfolgen kann. Dadurch wird effektiv für die Bereitstellung eines jeden Speicherplatz-Inhaltes nur die Zeit fc benötigt. Im Vergleich zu der F i g. 1 wird also bei vollem sequentiellem Aufruf des gesamten Speicherumfanges 16 · 1024 · π eingespart.

In den Speichern 29 sind im allgemeinen auch sogenannte Sprungbefehle enthalten, die im Ablauf eines Programms das Überspringen mehrerer Programmschritte bewirken sollen. Das bedeutet aber, daß die stetige Fortschaltbarkeit der Adressenregister 25 unterbrochen werden muß, damit nicht die nächste Adresse aufgerufen wird. Wird also z. B. ein solcher Sprungbefehl aus dem Speicher 29 über den Datenbus 19 an die RSE gegeben, so erfolgt von dort aus über den Steuerbus 21 die Anweisung, eine im Speicher 29 enthaltene Sprungadresse über die Schaltungsmittel 35 und den Datenbus 19 an das Adreßregister 25 zu übermitteln. Das Adreßregister wird also, abweichend von der stetigen Fortschaltbarkeit, durch eine neue Adresse gesetzt.

Das Setzen des Adreßregisters 25 kann jedoch auch auf anderem Wege erfolgen. Wird aus dem Speicher 29 auf Anweisung eines über den Steuerbus 21 kommenden Signals ein Sprungbefehl ausgelassen und über den Datenbus 19 an das RSE-Chip 18 gegeben, so erfolgt dort die Einspeicherung in ein Zwischenregister 26.

Ist die Sprungadrease größer als die Anzahl der Datenleitungen, so veranlaßt die RSE 18, daß ein Teil der Sprungadresse über den Datenbus 19 in die Adreßregister 25 der Speicherchips übertragen wird, wobei der andere Teil der Sprungadresse über die Adressenleitungen 20 an die Speicherchips gelangt und zur Selektion benutzt wird. Da es denkbar ist, daß der aus dem Speicher des einen Speicherchips (z. B. 22) ausgelesene Sprungbefehl eine Sprungadresse enthält, die sich in einem anderen Speicherchip (z. B. 23) befindet, bietet diese Lösung den Vorteil, daß das betroffene Speicherchip von der RSE 18 aus direkt adressiert wird.

Durch die erfindungsgemäße Anordnung von Adreßregistern in den Speicherchips sind die Datenleitungen während des sequentiellen Fortschaltens der Adreßregister setzenden Sprungadresse ausgenutzt werden. Wird davon ausgegangen, daß jedes Speicherwort aus 8 Bits besteht, so muß der Datenbus 8 Datenleitungen aufweisen. Das würde bedeuten, daß über dem

ίο Datenbus pro Speicherchip nur 2⁸ = 256 Speicherplätze adressierbar wären und ein 8stelliges Adreßregister ausreicht.

Läßt sich auf einem Speicherchip eine größere Anzahl von Speicherplätzen unterbringen, so ist ein größeres Adreßregister erforderlich. Fig.3 zeigt eine weitere Ausführungsform der Erfindung, bei der eine Rechen- und Steuereinheit 48 und zwei Speicherchips 50,51 wiederum an einen Datenbus 52, einen Adreßbus 53 und einen Steuerbus 54 angeschlossen sind. Im vorliegenden Beispiel sind auf jedem Speicherchip 2'O= 1024 Speicherstellen untergebracht, zu deren Adressierung 10 Bits erforderlich sind.

Die Speicherchips enthalten jeweils ein zähl- und setzbares Adreßregister, das aus einem 8stelligen Teil 55 und einem 2stelligen Teil 57 besteht. Die Stellenzahl isi durch Kreuze angedeutet.

In der RSE 48 ist ein Zwischenregister 49 angeordnet das eine Sprungadresse speichern kann. Wird aus einerr Speicher 59 auf Anweisung eines über den Steuerbus 54 kommenden Signals ein Sprungbefehl ausgelesen und — in zwei Übertragungszyklen — über den aus ί Leitungen bestehenden Datenbus 52 an das RSE-Chip 48 gegeben, so erfolgt dort die Einspeicherung in da< Zwischenregister 49. Ist die Sprungadresse größer al;

die Anzahl der Datenleitungen, so veranlaßt die RSE 48 daß ein erster Teil der Sprungadresse über der Datenbus 52 in den 8stelligen Adreßregisterteil 55 unc ein zweiter Teil der Sprungadresse über die Adreßlei tungen 53 in den 2stelligen Adreßregisterteil 5i übertragen wird, wobei ein dritter Teil der Sprungadres se über die Adreßleitungen 53 und über den Decodierei 69 an die Schaltmittel 71 gelangt und von dort 7111 Selektion (über Leitung 60) des gesamten Adreßregi sters 55,57 benutzt wird. Die Decodierer 67 arbeiten wi( der Decodierer 31 der F i g. 2.

Das Einschreiben einer Sprungadresse in da: Zwischenregister 26 (Fig. 2) bzw. 49 (Fig. 3) kam entfallen, wenn die zur Selektion von Speicherbereicl und Adreßregister auf den Adreßleitungen ausgesende ten Adressen übereinstimmen, d. h., daß Adressenregi s'er und Speicherbereich im gleichen Chip liegen. Da Einschreiben der Sprungadresse erfolgt dann direkt au dem Speicher 29 (Fig.2) bzw. 59 (Fig.3) über dii .Schaltmittel 35 (Fig.2) bzw. 71 (Fig.3) und dei Datenbus 19 bzw. 52 in die Adreßregister 25 bzw. 55.

Hierzu 2 Blatt Zeichnungen

Claims

Patentansprüche:

1. Hochintegrierte, auf Chips angeordnete Schaltungsanordnung für datenverarbeitende Geräte, i insbesondere in MOS-Technik, mit einem ersten, eine zentrale Rechen- und Steuereinheit (RSE) enthaltenden Chip und mindestens einem weiteren, Speicher enthaltenden Chip, die durch einen Bus miteinander verbunden sind, der unter anderem mehrere Datenleitungen enthält, und bei der fortlaufend ein Aufruf des Inhaltes eines oder mehrerer Speicher über ein Adreßregister erfolgt, dadurch gekennzeichnet, daß jedes Speicherchip ein eigenes Adi eßregister aufweist, dessen Inhalt sowohl durch Zählimpulse stetig veränderbar als auch durch eine insgesamt einzuschreibende Adresse setzbar ist.

2. Schaltungsanordnung nach Anspruch !,dadurch gekennzeichnet, daß das Adreßregister von einem anderen Chip (RSE- oder Speicherchip) setzbar ist und für die Übertragung der Adressenstellen die Datenleitungen ausgenutzt werden.

3. Schaltungsanordnung nach Anspruch 2, dadurch gekennzeichnet, daß für den Fall, daß mehr Adressenstellen als Datenleitungen notwendig sind, die fehlenden Adressenstellen über gesonderte Adressenleitungen übertragen werden.

4. Schaltungsanordnung nach Anspruch 3 mit mehreren Speicherchips, dadurch gekennzeichnet, daß über die gesonderten \dressenleitungen hinaus noch weitere Adressenleitungen vorgesehen sind und daß diese zur Auswahl des Speicherbereiches jeweils eines oder mehrerer der Chips herangezogen werden.

5. Schaltungsanordnung nach Anspruch 2, dadurch gekennzeichnet, daß die durch das Auslesen eines Sprungbefehls aus einem Speicher ausgelesene Sprungadresse das bzw. die beim Auslesen selektierten Adreßregister setzt.

6. Schaltungsanordnung nach Anspruch 2, dadurch gekennzeichnet, daß das Einschreiben einer Sprungadresse über einen die Speicherchips mit der Rechen- und Steuereinheit (RSE) verbindenden Datenbus und ein Zwischenregister der Rechen- und Steuereinheit in das Adreßregister des Chips erfolgt.

7. Schaltungsanordnung nach den Ansprüchen 3.5 und 6, dadurch gekennzeichnet, daß die fehlenden Adressenstellen von der Rechen- und Steuereinheit (RSE) geliefert werden.