DE2362423A1 - Verfahren und vorrichtung zur fehlerkorrektur - Google Patents

Description

Amtliches Aktenzeichen: Neuanmeldung Aktenzeichen der Anmelderin: BO 972 019

Verfahren und Vorrichtung zur Fehlerkorrektur ■

Die Erfindung betrifft ein Verfahren zur Korrektur von bei der digitalen Datenspeicherung oder -übertragung auftretenden Fehlern, wobei die Daten blockweise aufgezeichnet bzw_ö gesendet und gelesen bzw, empfangen werden, sowie eineVorrichtungsür -Durchführung des. Verfahrens«, . ■

Die Erfindung bezieht sich demnach sowohl auf." die ."Fehlererkenn-nung als auch auf die Fehlerkorrektur„ Insbesondere betrifft sie ein System zur Fehlerdetektion und -korrektur, welches eine Mehrzahl von Korrekturcodes benutzt und anwendbar ist auf Datenspei^ eher- oder -übertragungssysterne, in denen die Daten blockweise verarbeitet werden«

Der Begriff "Datensatz", wie er in der folgenden Beschreibung verwendet wird, kann sich auf eine Aufzeichnung auf einem Magnetband, einer Magnetplatte oder auf eine Anzahl von digitalen, in einem Rechner verarbeitbaren Wörtern, beziehen „ Der Ausdruck "Oatensegment" soll eine Unterformation eines Datensatzes bezeichnen und selbst wiederum aus einer Anzahl von Bits, die . ' zu Bytes zusammengefaßt sein können, 'bestehen„

Die Notwendigkeit, bei der Datenübertragung oder -»speicherung

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Fehlerdetektor- und -korrektursysteme anzuwenden, kann dadurch bedingt sein, daß mit einer sehr hohen Datenrate pro Zeiteinheit, mit einer geringen zulässigen Fehlerrate oder über stark gestörte Verbindungen Daten übertragen werden müssen oder gespeichert werden sollen. So ist beispielsweise in der US-Patentschrift 3 508 194 ein Signalübertragungssystem beschrieben, bei dem ein Paritätskorrekturschema benutzt wird. Als korrigierbare Einheit wird hierbei ein Datenbyte benutzt. Zusätzlich wird dabei ein vollständiger Datensatz oder eine ganze Aufzeichnung mittels einer zyklischen Redundanzprüfung kontrolliert. In der nachfolgenden Beschreibung ist weiterhin auf folgende US-Patente bezug genommen !

ÜS-Patent 3 654 617
US-Patent 3 639 900
US-Patent 3 641 534
US-Patent 3 629 824
ÜS-Patent 3 624 637
US-Patent 3 508 194

Die Benutzung mehrerer voneinander unabhängiger Fehlererkennungsund Korrekturcodes ist vorteilhaft aus dem Grunde, daß, für einen gegebenen Wert der Redundanz, die Wahrscheinlichkeit für eine fehlerhafte Korrektur oder das Auftreten eines nicht korrigierbaren Fehlers zu einem Minimum wird. Es ist daher Aufgabe der vorliegenden Erfindung, ein solches die Fehlererkennbarkeit und gleichzeitig die Wirtschaftlichkeit der übertragung bzw. Speicherung gewährleistendes Verfahren zur Fehlerkorrektur und eine zugehörige Vorrichtung anzugeben. Es soll weiterhin erreicht werden, daß - ebenfalls wieder unter dem Gesichtspunkt des maximalen Effekts - auch eine Korrektur der redundanten, zur Prüfung dienenden Daten oder zumindest die Erkennung darin enthaltender Fehler ermöglicht wird.

Diese Aufgabe löst die Erfindung durch ein Verfahren der eingangs genannten Art, daß sich dadurch auszeichnet, daß bei der Aufzeich-

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nung bzw. Sendung eine vorgegebene Datenmenge einer ersten Datenprüfung unterworfen wird und entsprechende Prüfbits hinzugefügt werden, wodurch ein redundante Information enthaltendes Datensegment entsteht, das die Daten einer vorgegebenen Anzahl von Datensegment einer zweiten Datenprüfung unterworfen werden und die dabei entstehenden Prüfbits in Form eines weiteren Datensegmentes ' ebenfalls der ersten Datenprüfung unterworfen und entsprechende Prüfbits eingefügt werden und daß beim Lesen bzw« Empfang der Daten eine Prüfung und gegebenenfalls Korrektur sowohl des die Prüfbits der ersten Datenprüfung enthaltenen Datensegments als auch der restlichen Daten des Datensatzes als auch der einzelnen Datensegmente mittels der jeweils zugeordneten Prüfbits erfolgt.

Es sind demnach erste und zweite Korrekturcodes für jeden Datensatz vorgesehen. Der erste Korrekturcode hat vorzugsweise eine · größere Korrekturkapazität als der zweite. Datensignale in jedem Datensatz werden in eine Anzahl von Segmenten mit einer fixierten Anzahl von Bits unterteilt, die gegebenenfalls noch auf Byte-Basis weiter gegliedert werden können.. Der erste Korrekturcode wird unabhängig auf jedes Datensegment angewendet, um eine Anzahl . von Korrekturbits dem Datensegment hinzuzufügeno Der zweite Kor·= rekturcode wird auf alle Datensignale im Datensatz angewendet und dabei wiederum eine Anzahl von Prüfbits gewonnene Dann werden die bei dieser zweiten Prüfung entstandenen Prüfbits als Teil, beispielsweise als Datensegment, betrachtet^ so daß der erste Korrekturcode ebenfalls wieder für diese Prüfbits Anwendung finden kann. Dadurch ist eine Korrektur der bei der zweiten Datenprüfung erzeugten Prüfbits nach der übertragung bzw» Speicherung möglich.! Nach Erfolg der Korrektur dieses Datensegments werden die darin enthaltenen Prüfbits zur Detektion und Korrektür von Fehlern im Datensatz, d.h. sowohl in dem zu übertragenen Daten als auch in den durch den ersten Korrekturcode erzeugten Prüfbits: benutzt.

Es kann eine Mehrzahl von zweiten Korrekturcodes zur Verbesserung der Erkennbarkeit von Fehlern benutzt werden, insbesondere derart, daß gewisse Permutationen zwischen dem Datensignal und den

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Korrekturcodes vorgenommen werden. Weiterhin ist es günstig, die Beziehung zwischen dem Datensignal und dem ersten Korrekturcode anders zu wählen als die Beziehung zwischen dem Datensignal und dem zweiten Korrekturcode. Dies bedeutet, daß jedem Korrekturcode ein Polynom zugrundeliegt, auf dem die Fehlererkennung und -korrektur basiert. Dieses Polynom kann zu Eingangspositionen eines Geräts zur Codeimplementierung in Beziehung stehen. Dies bedeutet, daß Signalanordnungen in jedem Datensatz sukzessive oder sequentiell gleichen oder ähnlichen Eingangspositionen zugeführt werden. Durch die Applikation solcher Signale auf verschiedene Eingangspositionen entsprechend der polynomischen Definition des Korrekturcodes wird eine verbesserte Fehlererkennung und -korrektur ermöglicht.

Vorteilhafte Ausgestaltungen der Erfindung sind den Patentansprüchen, Einzelheiten der nachfolgenden Beschreibung eines Ausführungsbeispieles, zu entnehmen. In den zu der Beschreibung gehörenden Zeichnungen zeigen:

Fig. 1 ein bei der Magnetbandspeicherung benutzbares

Datensatzformat,

Fig. 2 ein Ablaufdiagramm einer Folge von Operationen

zur Aufzeichnung und zum Lesen der in dem in Fig. 1 gezeigten Format stehenden Signale,

Fig. 3 ein Blockdiagramm eines Aufzeichnungs- und

Lesesystems, welches die vorliegende Erfindung nutzt,

Fig. 4 ein Ablaufdiagramm einer in dem in Fig. 3

dargestellten Aufzeichnungssystem benutzten Leseanlage,

Fig. 5 ein Blockdiagramm einer mit dem Gerät nutzbaren

Taktsteuerung,

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Fig. 6 ein Diagramm eines ersten Geräts zur Fehler

korrektur, . ■ . -

Fig. 7 ein Zeitdiagramm zur Erklärung der Arbeitswei

se des in Fig. 6 dargestellten Gerätes, und

Fig. 8 ein Blockdiagramm eines Geräts zur Prüfung der

richtigen Fehlerkorrektur durch das in Fig. 6 gezeigte Gerät. .

Fig. 1 zeigt eine Datensatzanordnung zur Verwendung mit der vorliegenden Erfindung aufgezeichnet auf einem Medium, z.B. einem Magnetband. Der Datensatz ist auf dem Magnetband durch Vor- und Nachlaufsatzsignale eingeschlossen, die durch den Buchstaben "P" dargestellt und in der magnetischen AufZeichnungstechnik aufgebaut sind. Der durch den Buchstaben "D" dargestellte Datensatz ist in mehrere Segmente 1 bis K-I sowie ein Restdatensegment K -und ein Prüfbitsegment K+l unterteilt. Die. Segmente K-I und K sind durch das Markierungsgruppensignal· Ml voneinander getrennt. Mehrere der gezeigten Aufzeichnungen werden auf einem Band oder Medium aufgezeichnet, getrennt durch bekannteBlockzwischenräume. 158 Datensegmente können z.B. zwischen aufeinanderfolgenden eingeschobenen Resynchronisationsmustern aufgezeichnet werden. SoI--che Resynchronisationsmuster können ähnlich aufgebaut sein wie die Vor- und Nachlaufsatzsignale, wobei geeignete Markierungssignale die Resynchronisationsmuster einschließen. Die Resynchronisation kann erfolgen'gemäß der US-Patentschrift 3 641 534.

Jedes Datensegment 1 bis K-I ist vorzugsweise in Bytes von je 9 Bits auf dem Band angeordnet. Zu jedem Satz von Datenbits gehört ein entsprechender Satz von Prüfbit res ten, die mit ¹¹C" bezeichnet sind. Diese Prüfbitreste können nach der US-Patentschrift 3 629 824 oder nach einem anderen'Fehlererkennungsund Korrekturcode vorzugsweise der polynomen Art erzeugt werden. Jedes der Segmente 1 bis K-I ist identisch mit dem Prübbitrest C aufgebaut, der auf den zugehörigen Datenbits in den entspre-

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chenden Segmenten arbeitet. In diesem Fäll sind alle Prüfbitreste voneinander unabhängig. Während der Erzeugung eines Prüfrestes C, werden ein zweiter Prüfbitrest X und ein dritter Prüfbitrest Y für die gesamte Aufzeichnung erzeugt. Im .dargestellten Ausführungsbeispiel werden dieser zweite und dritte Rest erzeucrt, basierend auf den Datenbits D nach der US-Patentschrift Nr. 3 508 194. Der zweite Prüfbitrest prüft alle Datenbits in den Segmenten 1 bis k während der dritte Prüfbitrest die Datenbits in den Segmenten 1 bis K-I und diese tatsächliche Datenbits und die Restsegmente K prüft, die Füllbits jedoch ausschließt.

Die Spurzuordnung auf dem Medium M kann nach ASA für Informationsaustausch erfolgen. Jedes Datensegment ist in Signale der Gruppe A und der Gruppe B unterteilt. Jede Gruppe umfaßt die Signale von vier Datenbytes und den aufzuzeichnenden Prüfbytes. So besteht die Gruppe A z.B. aus vier Datenbytes und dem zu jedem Byte gehörenden entsprechenden Prüfbit in den zugehörigen Bytes. In der Gruppe B stehen drei Datenbytes mit den entsprechenden Prüfbits und ein volles Byte aus Prüfbits. Für die Aufzeichnung können die vier Datenbytes und die Prüfbits in einen Speichercode umgewandelt werden, wie er z.B. in der US-Patentschrift 3 624 beschrieben ist, jedoch mit der vorliegenden Erfindung nichts zu tun hat. Die Gruppen A und B erleichtern die Verarbeitung der Datensignale.

Das Prüfbyte C kann 16 Bits umfassen, 8 Bits auf der mittleren Spur und die übrigen 8 Bits im Prüfbyte. In jedem Segment können 56 Datenbits stehen. Die Codierung von Datenbits mit Prüfbits unter Verwendung der längenbegrenzten Codierung sowie die für das gezeigte Format bevorzugte Lesetechnik ist auch beschrieben ist der US-Patentschrift 3 639 9OO.

Soweit die Prüfbits betroffen sind, ist das Restsegment sehr ähnlich aufgebaut wie die Datensegmente 1 bis K-1. Im Restsegment K können ein bis sechs Datenbytes sehen, das siebte Byte ist für den dritten Prüfbitrest Y reserviert.

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Wenn im Segment K weniger als sechs Datenbytes aufzuzeichnen sind, können die übrigen Bytepositionen mit lauter Nullen oder lauter Einsen gefüllt werden. Wenn im Segment K z.B. nur ein Datenbyte D aufzuzeichnen ist, dann enthält die erste Byteposition dieses Datenbyte D entsprechend den empfangenen Codepermutationen und die Bytepositionen 2 bis 6 werden mit Füllbytes (Einsen oder Nullen) gefüllt. Die Anzahl der Füllbytes im Segment K wird angegeben durch den Zahlenwert in der Restwertbytezahl R im Prüfbitsegment K+l. Dieses Zahlenfeld ermöglicht es, dem digitalen magnetischen Lesegerät, die Füllbits zu übersehen.

Das 8 Bit große Y-Prüfbitrestfeld schließt die mittlere Spur aus, die durch das Prüfbyte C gefüllt ist. Ein 9 Bit großer dritter Prüfbitrest ist erwünscht. Diesen kann man erhalten durch Einsetzen des Prüfbit C in die neunte Bitposition des dritten Prüfbitrestes. Durch Zählen der Segment in jeder Aufzeichnung kann der Wert der neunten Bitposition des dritten Prüfbitrestes errechnet werden. Solche Berechnungen liegen außerhalb der vorliegenden Erfindung und werden daher nicht näher beschrieben.

Das Prüfbitsegment K+l speichert die Restbytes X des zweiten Prüfbit. Es wird nur ein Byte erzeugt, welches in den gezeigten Positionen wiederholt wird. Da eine ungerade Parität über dem Band erwünscht ist, kann die Position Z (die erste Byteposition des Segmentes K+l) entweder ein Füllbyte oder ein Prüfbitbyte abhängig davon sein, ob die Prüfbitzahlenposition des zweiten Prüfbitrestes gerade oder ungerade Parität aufweist. Zeigt sie eine gerade Parität, dann wird basierend auf den Datenbits und den Füllbits in den Segmenten 1 bis K ein zusätzliches Byte Z aus Füllsignalen addiert. Dadurch ergibt sich eine ungerade Parität des Redundanzprüfungs-(RP)-Restes. Wenn andererseits der RP-Rest bereits ungerade ist, dann wird die Z-Position mit einem RP-Byte gefüllt. Beim Lesen wird die erste Byteposition des Segmentes K+l ignoriert. Die Segmente K und K+l werden in Gruppen A und B genauso unterteilt wie die Datensegmente.

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Das AbIaufdiagramm aller Operationen für die Verwendung des gezeigten Datensatzes ist in Fig. 2 wiedergegeben. Bei der Aufzeichnungsoperation holt das später beschriebene Aufzeichnungsuntersystem einen aufzuzeichnenden Signalsatz aus 56 Datenbits. Dann wird der erste Rest C berechnet. Im Schritt 10 werden die Reste für das zweite und dritte Prüfbit errechnet und gespeichert. Dann zeichnet das Aufzeichnungssystem den Signalsatz mit dem ersten Restprüfbit C auf und stellt dann fest, ob die Endmarkierung Ml aufzuzeichnen ist oder nicht. Dazu erkenn das System, ob 56 Datenbits zur Aufzeichnung zur Verfügung stehen oder nicht. Stehen sie zur Verfügung, dann ist die Endmarkierung Ml noch nicht aufzuzeichnen und die Aufzeichnungsschleife im Ablaufdiagramm wird erneut am Punkt 12 angefangen. Das obige Verfahren wird widerholt, bis die Anzahl von aufzuzeichnenden Datenbits kleiner als 56 ist und zu diesem Zeitpunkt wird am Punkt 13 des Ablaufdiagrammes die Endmarkierung Ml aufgezeichnet. Dann werden die beiden letzten Datensegmente K und K+l aufgezeichnet.

Der Restsignalsatz wird am Punkt 14 abgerufen und der erste bis dritte Prüfbitrest gemäß obiger Beschreibung errechnet. Der zweite Rest wird bei 15 gespeichert, während der dritte modifiziert wird, um die richtige Korrelation zum Prüfbitrest C des ersten Fehlerkorrekturcodes zu erhalten. Dann wird das Segment K mit den Restdatenbits, den Füllbits, dem dritten Prüfbitrest Y und dem ersten Prüfbitrest C aufgezeichnet. Der Rest C prüft die restlichen Datenbits, die Füllbits und den dritten Prüfbitrest C. Nach der Aufzeichnung des Restsignalsatzes werden die Reste des ersten und zweiten Prüfbit für das Datensegment K+l errechnet. Der erste Prüfbitrest prüft das Z-Byte, die X-Bytes und das Restzählbyte R. Dann wird das Segment K+l und anschließend der Nachlaufsatz P aufgezeichnet.

Bei der Leseoperation wird zuerst im Punkt 16 die Bewegungsrichtung festgestellt, um sicherzustellen, ob zuerst das Segment K+l oder das erste Segment gelesen wird. Die Rückwärtsleseroutine wird nicht beschrieben, ist aber als Block 17 dargestellt.

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Sie l^anri nach dem Lesealgorithmus in Fig. 2 für die Vorwärtsrichtung abgeleitet werden. In Vorwärtsriciitung wird zuerst ein Signaisatz bei 18 auf bekannte Weise gelesen. Das erste ist ein Segment 1* Die gelesenen Signale einschließlich der Signale D und C werden auf Abfühlfehler und Korrekturfehler nach der US-Patentschrift 3 639 9QO verglichen. Der Signalsatz D wird dann bei 19 korrigiert und einer angeschlossenen Zent>ra.Jj&±tiheit. zugeleitet* Gleichzeitig werden wie bei der oben beschriebenen Aufzeichnung der zweite und dritte Prüfbitrest errechnet. Die beim Lesen errechneten Reste werden' dann mit den von der Datensatzaufzeichnung gelesenen Resten X und Y verglichen. Bei 20 stellt das Lesesystem fest, ob die Marfcierungsgruppe Ml abgefühlt wurde oder nicht* Wenn nicht, wird die die Schritte 18 und 19 umfassende Schleife wiederholt, bis die Gruppe Ml erkannt wurde. Beim Abfühlen dieser Gruppe werden die Segmente K und K+l mit den in der die Schritte 18 und 19 einschließenden Schleife errechneten Werten gelesen* Zuerst wird der Restsignalsatz gelesen und der zweite und dritte Rest errechnet. Es folgt die Fehlerkorrektur auf dem Restsignalsatz* Dann wird das Prräfbytesegment K+l gelesen und der zweite Rest X errechnet, ti ach dieser Berechnung zeigt ein Vergleich der errechneten Reste mit den empfangenen Prüfbitresten bei 21 bzw. 22 alle Fehler an. Wenn ein Fehler vorliegt, wird er bei 23 verzeichnet, andernfalls wird durch den Ausgangsschritt 22 bis 24 Fehlerfreiheit angezeigt. Die oben beschriebenen Operationen gehen aus der anschließenden Beschreibung der Scbaltungsverwirkliehung der beiden Ablaufdiagramme im Detail hervor♦

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Ausführungsbeispiel· der Erfindung

In Fig. 3 ist in einem vereinfachten Diagramm ein E/A-System für eine Magnetbandeinheit gezeigt, wobei bestimmte Verbindungen der Klarheit halber weggelassen wurden, die aus der Beschreibung der zugehörigen Figuren zu bestimmen sind. Das System wird vom Mikroprozessor 38 gesteuert, der nach dem Irwin Patent Nummer 3 654 617 gebaut ist. Außerdem werden in Fig. 3 andere bekannte Schaltungen 39 zur sequentiellen Steueroperation in enger Koordination mit dem Mikroprozessor 39 verwendet, Die Schaltungen

39 übernehmen Überwachungsfunktionen, wie sie in dem Irwin Patent '617 beschrieben sind, Daten werden von einem Datenkanal oder einer Zentraleinheit empfangen und diesen zugeführt über Kabel

40 sowie Steuersignale zwischen den Schaltungen 39 oder dem Mikroprozessor 38 gemäß näherer Beschreibung in dem Irwin Patent '617 sowie in dem Moyer Patent 3 303 476 und gemä0 weitgehendem Gebrauch durch International Business Machines in ihrem Datenverarbeitungssystem. Der Eingahe/Ausgabepuffer 41 stellt die Kommunikation zwischen den Kabeln und dem Hauptpuffer 43 in der durch die Puffersteuerung 42 festgelegten Reihenfolge her. Die hiesige Betriebsanordnung bezieht sich nicht auf die Praxis der vorliegenden Erfindung, sie wird jedoch später genauer beschrieben, um zu zeigen, wie die Erfindung praktisch in einem Datenverarbeitungssystem angewendet werden kann.

Der Hauptpuffer 43 hat eine Kapazität von vorzugsweise 32 Bytes. Grundsätzlich ist er ein vom Einlese/Auslesezähler gesteuerter Puffer, in dem der Modul der Zahl eines später beschriebenen Auslesezählers (SAZ) Kanal-Ausgangszähler, der zum Hauptpuffer 43 gehört, eine der Restzahlen für gerade/ungerade Prüfungen bildet. Der Hauptpuffer 43 übertragt nicht nur aufzuzeichnende Signale vom Abfragepuffer 41 über die Schaltung 44 in den Grunpenpuffer 45 zur Aufzeichnung, sondern empfangt auch Daten von den Leseschaltungen 63, die über Kabel 4O an eine angeschlossene Zentraleinheit ZE zu übertraqen sind. Die Schreibsteuerungen 46 werden vom Mikroprozessor 38 überwacht une die Schaltuncren 39 erzeugen nach Darstellung in Fig. 1 das Format auf dem riedium M. Die Schreibfehlerschaltungen 47 reagieren auf Siqnale, die BO 972 019

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sie durch die Schaltung 44 empfangen haben und die Schreibsteuerschaltungen 46 erzeugen Fehlerkorrekturbits entsprechend der genauen Beschreibung in dem oben erwähneten Bossenpatent.

Außerdem werden die Prüfbytes CRC-I und CRC-2 entsprechend der Beschreibung im Zusammenhang mit Fig. 8 erzeugt. Vier Registergruppenpuffer 45 und 48 empfangen jeweils Gruppen aus vier Datenbytes (Gruppe A) oder drei Datenbytes und ein Prüfbyte (Gruppe B), wobei jedes Byte ein Fehlererkennungsbit enthält. Diese Gruppenpuffer liefern die vier Bytes in Bytegruppen parallel an eine Codierleitschaltung 49 (EG). Die Codierteile der Schaltung 49 sind nach dem Irwin-Patent '6 37 aufgebaut zur Umwandlung der vier Datenbytes in fünf Bit umfassende Speichercodegruppenwerte, wobei jeder Codegruppenwert auf einer von mehreren Spuren auf dem Medium M liegt· Die EG 49 leitet Signale in bekannter Art seriell zu den Aufzeichnungsschaltungen 5Oi Diese umfassen die üblichen Verstärker und die Schreibkompensationstechnik, wie sie in dem Abbrico-Patent 3 503 O59 gezeigt ist, und liefern Aufzeichnungssignale an den Übertrager oder Kopf 51 zur Aufzeich-.nung dieser Signale in Spuren auf dem Medium M.

, Zur Wiedergabe von vorher auf dem Medium M aufgezeichneten Signalen empfangen die Detektoren 56 Signale Vom Kopf 51. Die Detektoren 56 enthalten Verstärker und Lesekompensation, wie sie sich in bekannten digitalen Datenlesesystemen findet. Außerdem erzeugen die Detektoren 56 eine Qualität von Lesesignalen, wie sie in dem oben erwähnten Patent Nr. 3 639 900 festgelegt ist und liefern diese Signale über das Kabel 56 an ein Schräglauf-Entzerrungsgerät synchron mit Datensignalen über das Kabel 59. Das Schräglauf-Entzerrungsgerät 57 ist vorzugsweise nach der Beschreibung in der US-Patentschrift Nr. 3 623 OO4 mit entsprechenden Anpassungen für das Aufzeichnungssegmentformat der vorliegenden Erfindung gebaut. Das Schräglauf-Entzerrungsgerät 57 kann z.B, 32 Register zur Anpassung an etwa drei Segmente von speichercodierten Signalen enthalten.

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Das Schräglauf-Entzerrungsgerät 57 liefert Signale byteweise an den Decodierer 60, der gemäß US-Patentschrift Nr. 3 624 637 aufgebaut ist. Qualitätssignale werden direkt den Leseschaltungen 63 nach Darstellung in Fig. 4 zugeführt. Der Deecodierer 6O liefert die decodierten Signale aus vier Datenbytes oder drei Datenbytes und einem Prüfbyte an die Leseschaltungen 63, wo sie mit den Oualitätssignalen zur Fehlererkennung und -korrektur gemäß genauer Beschreibung im Zusammenhang mit Fig. 6 kombiniert werden. Falls eine falsche, aus fünf Codebits bestehende Gruppe empfangen, liefert der Decodierer auch ein entsprechendes QuaIitätsanzeigesignal, welches als Zeiger bezeichnet wird. Außerdem reagieren die Formatschaltungen 61 auf die Formatgruppen, Markierung 1 und Markierung 2 zum Starten und Stoppen der Datensigna !Übertragungen und auf ein Byte aus lauter Einsen in fünf aufeinanderfolgenden Bytes, um das Ende der Daten in einer Aufzeichnung anzugeben. Die Formatschaltungen 61 liefern solche erkannten Signalveränderungen an andere Schaltungen 39 und den Mikroprozessor 38 für deren überwachung.

Leseschaltungen 63 leiten richtige Datensignale in wiederholten Bündeln von sieben Bytes an den Hauptpuffer 43 zur Rückübertragung über das Kabel 40 an eine angeschlossene ZE (nicht dargestellt) .

Die Spezialmarkierungssignale wie M1, M2 und die aus lauter Einsen bestehenden Bytes können in den Schreibsteuerschaltungen 46 oder dem Mikroprozessor 38 erzeugt und an die EG-Schaltungen

49 über das Kabel 55 geleitet werden. Sie können aber auch durch die Schaltung 44 zur Codierung in fünf Längen von Codegruppen mit auf fünf Bits beschränkter Lauflänge geleitet werden. Der Mikroprozessor 38 soll vorzugsweise solche Spezialsignalgruppen in bekannter Computertechnik erzeugen und sie den Schaltungen

50 zuführen. In diesem Zusammenhang wird auf die Techniken verwiesen, die beschrieben sind in dem Artikel "Program Generated Recording", IBM TECHNICAL DISCLOSURE BULLETIN, November 1971, Seiten 1821 und 1822.

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Leseschal tun gen.

In Fig. 4 ist eine allgemeine logische Anordnung eines Lesesystems gezeigt, wobei besonders auf andere Figuren bezug genommen wird, die die Arbeitsweise bestimmter Tabelle der Leseschaltungen im einzelnen zeigen.

Vom Übertrager oder Kopf" 51 kommende Signale mit niedrigem Pegel v/erden durch die Linearverstärker 170, von denen für jede der 9 Spuren einer vorgesehen ist, verstärkt. Die verstärkten, durch die Leitschaltungen 171 empfangenen Signale werden auf entsprechende Amplituden abgefühlt und dann als stark begrenzte Signale auf Zeitabfühlschaltungen 172 und den Detektor 56 geleitet. Die Arbeitsweise der Schaltungen 171 und 172 ist im einzelnen in der US-Patentschrift Nr. 3 670 304 beschrieben. Der Detektor 56 entspricht dem Datendetektor 2 8 dieser Anmeldung und wird ähnlich gesteuert. Außerdem wählt der Detektor 56 zwischen der NRZI-, .PE- und der RLL-Erkennung (Codierung mit begrenzter Lauflänge) entsprechend dem vom Mikroprozessor 38 entsprechend dem US-Patent 3 654 617 empfangenen Mikroprogrammsignalen YA und YB. Der Detektor 56 kann nach der US-Patentschrift Nr. 3 548 327 aufgebaut sein.

Abgefühlte Einerdaten werden über das Kabel 58 den Antischräglaufregistern 57 zugeführt. Für jede der neuen Spuren überträgt auch eine Ader im Kabel 59 Hinweissignale oder Qualitätssignale, die in den Antischräglaufregistern 57 mit den Datensignalen geradezusetzen sind. Bei der oben erwähnten Codierung mit eingeschränkter Lauflänge sind fünf Bitpositionen für jede Codegruppe oder jeden Wert und eine Bitposition für das zu dem durch den Detektor 56 abgefühlten Codewert gehörendes Qualitätssignal vorgesehen. Solche Qualitätssignale sind in der US-Patentschrift Nr. 3 639 9OO beschrieben. In den Antischräglaufregistern 57 werden die Daten- und Hinweisbits entsprechend der US-Patentschrift Nr. 3 623 004 für selbsttaktierende Systeme (PE und RLL) sowie für NRZI-Systeme geradegesetzt.

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Während des Anfangsteiles des Lesens einer Zeichnung von einem Magnetband wird zuerst der Vorlaufsatz gelesen und abgefühlt aber nicht an die Antischräglaufregister 57 weitergeleitet. Um zu erkennen, daß ein Vorlaufsatz zu einem Ende kommt, reagiert die eingeschaltete RIC-Schaltung 175 auf eine Reihe von 10 Einsen in einer der Spuren, um die Antischräglaufregister 57 in Betrieb zu nehmen. Die erkannten Ml-Markierungen werden in die entsprechenden Antischräglaufpuffer zur Verwendung durch die Formatschaltungen 61 eingegeben.

Die Antischräglaufregister oder das Schräglauf-Entzerrungsgerät 57 arbeitet mit dem Schräglauf detektor 178 zusammen und erkennt übermäßigen Schräglauf, wie er in der US-Patentschrift Nummer 3 154 762 definiert ist. Der Grundgedanke dieser Erfindung gilt für das phasencodierte Lesen und für das RLL-Lesen. Bei Erkennung eines übermäßigen Schräglaufes liefert der Detektor 178 abgefühlte Daten über das Kabel 179 an MPUX gemäß der Irwin-Patentschrift '617. Außerdem werden Signale für übermäßigen Schräglauf über das Kabel 18O an die Spurabschaltsteuerung 181, um die Spur gemäß allgemeiner Beschreibung in der US-Patentschrift Nummer 3 262 097 abzuschalten. Die Spurabschaltsteuerung 181 liefert Spurabschaltsignale an Schaltungen 175, um die übertragung von von einer abgeschalteten Spur gelesenen Datensignalen zu verhindern.

Das Schräglauf-Entzerrungsgerät 57 hebt den Schräglauf der RLL-Daten und der PE-Daten in bekannter Technik auf. Wenn ein Dätenbyte in jeder der 9 Spuren zusammengesetzt ist, wird der Auslesezyklus in dem Schräglauf-Entzerrungsgerät 57 eingeleitet. Ein erster Satz von Puffern, Gruppenpuffer 1, GB-I 185 empfängt eine Gruppe von fünf Bytes codierter nicht mehr schräg stehender Speichersignale und zugehöriger Qualitätssignale oder Maschinenhinweise von dem Schräglaufentzerrungsgerat 57. Jedesmal, wenn GB-I 185 nicht voll ist, sendet er eine Anforderung an das Schräglaufentzerrungsgerat 57 zur Übertragung eines solchen Byte. Das Schräglaufentzerrungsgerat 5 7 reagiert automatisch und füllt

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GB-I 185 durch Übertragung von Datensignalen auf bekannte Weise. Die Übertragungen zwischen dem Schräglaufentzerrungsgerät 57 und GB-I sind von allen anderen Übertragungen im Lesesystem unabhängig. Der Speicher GB-I braucht nur leer zu sein und das Schräglaufentzerrungsgerät 57 eine Gruppe von speichercodierten Signalen zusammengesetzt zu haben.

Die speichercodierten Signale werden dann vom RLL-Speichercodeformat in für die Datenverarbeitung codierte Gruppen aus vier Bits, wozu Prüfbits gehören können, umgewandelt, Der volle Speicher GB-1 liefert eine Signalgruppe von jeder der neun Spuren an den Decodierer 60. Der Decodierer 60 umfaßt für jede der neun Spuren einen konventionell nach der US-Patentschrift Nr. 3 624 637 aufgebauten Decodierer. Der Decodierer 60 hat vier Gruppen von Ausgängen. Zuerst kommen die abgefühlten Formatmarkierungen wie Ml, 112 und alle Einsen, die über das Kabel 187 an die Formatschaltungen 61 geliefert werden. Als zweites überträgt das Kabel 188 Signale, die angeben, daß ein ungültiger KLL~Codewert decodiert wurde. Dieses 9 Signalbahnen umfassende Kabel führt zu den Formatschaltungen 61 und liefert schließlich Fehlersignalhinweise an die Fehlerkorrekturschaltungen 63. Die beiden anderen Kabel 189 und 190 führen decodierte Daten entweder von RLL-Aufzeichnungen oder von PE-Aufzeichnungen durch den 1-Byte großen Puffer 191. Das Kabel wird nach den über die Leitungen 192 vom Mikroprozessor 38 empfangenen Steuersignalen ausgewählt. Im RLL-Betrieb werden die decodierten Bytes seriell durch das Kabel 189 als Signalgruppen aus vier Bytes übertragen.

Die abgefühlten und decodierten Formatgruppen resultieren in Steuersignalen von den Formatschaltungen 61. Die decodierten, durch den Puffer 191 übertragenen Daten, werden dann durch Fehlerkorrekturschaltungen 163, Einzelheiten siehe Fig. 6, verarbeitet. Der Puffer 191 liefert die decodierten Daten byteweise für jede Gruppe an einen Syndromgenerator 195, der die die fehleranzeigenden Syndrome Sl und S2 erzeugt. Die FK-Matrix 196 reagiert auf die Syndrome Sl und S2 und die Daten und Hinweise von den

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Zeigerschaltungen 197 und erzeugt Fehlerhinweismuster für die ECC-Steuerung 200. Die decodierten Daten vom Puffer 191 werden auch durch GB-2 201 übertragen und während der Fehlererkennung und -korrektur des Syndromgenerators 195, der FK-Matrizen 196 und der ECC-Steuerung 200 dort gespeichert. Die Antivalenzschaltungen 202, eine für jede Spur, reagieren gemeinsam auf die Fehlermuster von der ECC-Steuerung 200 und die synchron dazu gelieferten Daten vom Segmentpuffer 201 und liefern richtige Datensignale über das Kabel 203 an den ECC-Byteausgabepuffer 204. Später im Zusammenhang mit Fig. 5 beschriebene Reihenfolgesteuerungen fordern sieben aufeinanderfolgende Schreibzyklen vom Hauptpuffer 43 an. Zu diesem Zeitpunkt übertragen der GB-I 201 und die ECC-Steuerung seriell und synchron sieben Bytes der Fehlermuster und Datensignale durch die Antivalenzglieder 2O2, das Register 204 in den Hauptspeicher 43. Diese Signale werden ebenfalls an die in Fig. 8 gezeigten und in Fig. 4 durch den Block 205 dargestellten CRC-Schaltungen angelegt.

Die Hinweisschaltungen 197 empfangen Hinweissignale vom Segmentpuffer 2Ol über das Kabel 306, die aus der Arbeit der Detektoren 56 resultieren, von dem RLL-Fehlerdetektor in den Schaltungen 61 über das Kabel 206, die einen ungültigen Codewert anzeigen, von der ECC-Steuerung 200, die angeben, daß eine bestimmte Spur korrigiert wurde und GB-I 185. Auf diesen Eingängen basierend erzeugen die Zeigerschaltungen 197 Kathegorien von Zeigern für die Fehlererkennung und -korrektur sowie für die Codespursteuerung. Die Zeigerschaltungen 197 setzen allgemein gesprochen Hierarchien der Qualität oder Zeigersignale fest, die bei einer echten Fehleranzeige z.B. der FK-Matrix 196 zugeführt werden. Wenn eine Fehlerbedingung bestehen bleibt, wird der beständige Zeiger erzeugt und einer Spurabschaltsteuerung 181 zugeleitet. In einigen Fällen erzeugt der Generator 56 Fehlerzeigersignale, die über das Kabel 59 und von dort in den Puffer 201 übertragen werden. Dadurch kann eine mögliche Fehlerbedingung im Detektor 56 angezeigt werden, der die Daten richtig abfühlt. In einem solchen Fall stellen die Zeigerschaltungen 197 zwar fest, daß

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ein Zeiger erzeugt wurde, derartige Zeiger werden aber von den Schaltungen 196 und 200 i;gnoriert, bis eine Fehlerbedingung geprüft wurde ;CZeigerbenutzung siehe US-Patent 3 639 900) .

Die Taktierung der in Fig, 4 gezeigten Schaltungen wird im einzelnen im ,Zusammenhang mit den Fign.. 6 bis 8 und insbesondere mit der Fig. 7 beschrieben, Leseoperationen umfassen während der Signalverarbeitung vier Zyklusarten. Jeder Zyklus besteht aus den mit den Zahlen O bis 7 numerierten acht Schritten. Jeder Sehritt ist in -einen ersten und -einen zweiten Teil unterteilt, wobei im ersten Teil Datensignale übertragen und ^ zweiten Teil Steuersehaltungen für Operationen in nachfolgenden Zyklen eingestellt werden. Außerhalb der Zyklen .gibt, es Wartezeiten, in denen keine synchronen Signaiverärbeitungsoperationen relativ zu den Puffern, .zur Fehlerkorrektur -¹W^ dergleichen, ablaufen^ auch wenn die Aufzeichnungs- und andere (Lesesehaltungen zu diesem Zeitpunkt aktiv sind. Von den vier Zyklen übertragen die beiden Zyklen A und B entsprechend Gruppen von Signalen zwischen den Puffern GB-I und GB-2, wobei der Α-Zyklus die Gruppe A eines jeden Segmentes und der B-Zyklus die »Gruppe B eines Jeden Segmentes überträgt, Formatgruppen werden immer wahrend seines A-Zyklus übertragen. Der dritte Zyklus, der AB-Zyklus, steuert die Operation der in Fig. gezeigten Fehlerkorrekturschaltungen. Wenn die Daten fehlerfrei sind, wird der AB-Zyklus weggelassen. Wenn ein nicht korrigierbarer Fehler vorliegt, wird die Leseoperation gestoppt. Der vierte ABC-Zyklus überträgt ein Segment aus sieben Bytes von Datensignalen aus den Fehlerkorrekturschaltungen 63 über das Kabel 203 in den Hauptpuffer 43.

Takt- und Reihenfolgesteuerungen

In Fig. 5 ist die Erzeugung der Zyklen A, B, AB und ABC in vereinfachter Form eines Ablaufdiagrammes beschrieben. Die Zyklussteuerung liegt in einem modifizierten 3-Bit-Zähler, der aus dem 2-Bit-Zähler 640 mit dem Decodierer 641 und der C-Verriegelung 642 besteht. Wenn der Zähler 640 lauter Nullen enthält, wird die C-Verriegelung 6 42 entriegelt und der 3-Oit-Zähler 643 befindet

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sich im Zustand 7, das Wartesignal 335 (Fig. 7) läuft über die Leitung 644 vom UND-Glied 645. Das Wartesignal 335 schaltet die Taktschaltungen ab, die für die Schrittfolgen A bis ABC verwendet wurden. Im vorliegenden Ausführungsbeispiel liefert der Schreibtaktgeber oder Oszillator 74 die Taktsignale für die Leseoperationen. Wenn das UND-Glied 645 das vJartesignal 335 über den Inverter 646 und von dort durch die ODER-Schaltung 78 leitet, wird der Schreibtaktgeber 74 abgeschaltet. Wenn das u:iD-Glied 645 außer Betrieb ist, erregt die Inverterschaltung 646 den Schreibtaktgeber 74 zur Lieferung der Taktimpulse über die Leitung

647 an das UND-ODER-Glied 648. Dieses leitet die Taktirapulse wahlweise weiter und schaltet den 3-Bit-Zähler 643 durch seine 8 Schaltstufen 0 bis 7.

Der Betrieb der in Fig. 5 gezeigten Schaltungen wird das UUD-ODER-Glied 651 eingeleitet. Der Al-Eingabeteil leitet einen Taktzyklus ein, indem er gemeinsam reagiert auf das GB-1-Voll-Signal 185 und das Signal für den nicht vollen Segmentpuffer 207, die entsprechend von diesen Puffern über die Leitungen 652 und 653 geleitet werden gemäß obiger Beschreibung im Zusammenhang mit Fig. 7, sowie auf das Signal vom Prozessor 38 auf der Leitung 313 und das vom 3-Bit-Zähler 643 kommende Signal für "Zahl =7" auf der Leitung 654. Der Eingabeteil Al liefert dann einen Schrittimpuls an den Zähler 640 und schaltet ihn auf den Zustand 01 vor, der den Α-Zyklus der Fig. 7 bezeichnet. Dieser Vorgang entspricht und bezeichnet die Verwirklichung der Signalbedingungen an den Punkten 336, 337 und 338 in Fig. 7. Das UiTD-Glied 645 nimmt das Wartesignal ab und schaltet dadurch den Schreibtaktgeber 74 zur Lieferung von Schrittimpulsen an den 3-Bit-Zähler 643 ein. Gleichzeitig mit der Vorschaltung des Zählers 640 schaltet auch der Schrittimpuls vom UND-ODER-Glied 651 den 3-Bit-Zähler 643 auf lauter Mullen zur Erzeugung des Reihenfolgeimpulses AO. Eine genaue Taktierung der Impulse vom Taktgeber 74 ändert sich, da über eine resynchrone Verzögerung die Zuführung von Taktimpulsen mit voller Energie an das UITD-ODER-Glied

648 sichergestellt wird. Solche resynchronen Verzögerungen sind

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allgemein bekannt und v/erden daher nicht näher beschrieben.

Der Decodierer 641 reagiert auf die Zahl Ol im Zähler 640 und liefert das A-Zyklus-Anzeigesignal über die Leitung 655 an die Takt-Leiteinrichtung 656. Die Taktleiteinrichtung 656 kombiniert das Α-Signal mit den Ausgäbetaktimpulsen des 3-Bit-Zählers und erzeugt die Impulse AO bis A7 auf in Fachkreisen bekannte Art. Außerdem läuft das Α-Signal durch das ODER-Glied 657 und wird mit dem später beschriebenen B-Signal kombiniert zur Lieferung eines A- oder B-Signales über die Leitung 446. Außerdem V7ird durch das Α-Signal oder das B—Signal auf der Leitung 446 das UND-Glied 658 eingeschaltet, sp daß es Adreßschrxttsignale 0 bis 7 zur Adreßwahl im GB-I 185 und im Segmentpuffer 201 gemäß Beschreibung im Zusammenhang mit Fig. 4 liefert.

Das UND-ODER-Glied 648 leitet die Schreibtaktsignale von der Leitung 647 weiter, sobald der 3-Bit-Zähler 643 nicht auf 7 steht und das Lesesteuersignal auf der Leitung 313 anzeigt, daß weder das Lesen eines LBC noch das Datenende erkannt wurde. Der A2-Teil wird bei der Aufzeichnung LBC-Daten zum Vorschalten der Leseschaltungen bei der Leseprüfung nach dem Schreiben benutzt. Bei einer solchen Anwendung muß der Taktgeber 74 kontinuierlich laufen, wobei das UND-ODER-Glied 648 die Taktimpulse sperrt. Es können auch zwei separate Oszillatoren oder Taktgeber vorgesehen werden.

Am Ende des Α-Zyklus gemäß Beschreibung der Fig* 7 erreicht der

1
Zähler 643 wieder die 7 und liefert sein Abschaltsignal über die Leitung 654. Dadurch wird das UND-ODER-Glied 648 abgeschaltet und ein weiteres Vorschalten des Zählers 643 verhindert, bis das UND-ODER-Glied 651 den Zähler 640 wieder vorschaltet. Dieser Vorgang entspricht der Warteperiode der Fig. 7 während der Periode A7. Wenn GB-I 185 wieder voll und der Segmentpuffer nicht voll sind gemäß Darstellung bei 343 und 344 in Fig. 7 verläßt ein zweiter Schrittimpuls das UND-ODER-Glied 651 und schaltet den Zähler 640 auf 10 und den Zähler 643 auf lauter Nullen zu-

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-20- 2 3 6 2 A 2 3

rück. Die Decodierschaltung 641 liefert dann das B-Signal über die Leitung 659 an die Taktleiteinrichtung 656 zur Kombination mit den Taktimpulsen voir. Zähler 643 zwecks Erzeugung der Impulse BO bis B7. Das UND-ODER-Glied 648 wird dann eingeschaltet und leitet die Schreibtaktimpulse vom Taktgeber 74 zur Vorschaltung des Zählers 643.

Aus Fig. 7 ist zu ersehen, daß B5 ebenfalls eine Warteperiode für die Maschinenzeiger- oder Qualitätssignale ist, die bei der Fehlerkorrektur zu verwenden sind. Solche Zeigersignale laufen mit den zugehörigen Datenlesesignalen vom Schräglauf-Entzerrungsgträt 57 zum GB-I 185. Das Warten bei B5 geht daher weiter, bis GB-I 185 durch Signale auf der Leitung 652 anzeigt, daß er die Daten- und Zeigersignale empfangen hat. Der Inverter 660 kehrt das Signal auf der Leitung 6 52 um und schaltet das UND-Glied 661 mit dem Signal B5 ein, um das ÜND-ODER-Glied 648 über den Inverter 662 abzuschalten. Wenn die Leitung 652 das GB-1-Vollsignal führt, wird das UND-Glied 661 abgeschaltet und die B5-Warteperiode beendet.

Am Ende des B-Zyklus bei B7 wird abhängig von den durch den S2-Rechner und dem Paritätsgenerator 340 gelieferten Syndromen entweder der AB-Zyklus oder der ABC-Zyklus angefangen. Der AB-Zyklus für die Erzeugung der Fehlerkorrektursignale kann ungeachtet der Möglichkeit des Hauptpuffers 43 zum Empfang von 7 Datenbytes begonnen werden. Wenn andererseits der ABC-Zyklus erfolgreich angefangen werden soll, muß der Hauptpuffer 43 mindestens 7 Register zum Empfang von Datenbytes durch das Register 204 von den Fehlerkorrekturschaltungen zur Verfügung haben. Wenn 7 Register im Hauptpuffer 43 nicht zur Verfügung stehen, wird ein überlauffehler durch nicht dargestellte Alarmschaltungen angezeigt. Nach Wahl der Konstruktion darf der ABC-Zyklus nicht verhindert werden und muß 7 Bytes mit einem durch den Hauptpuffer 43 erkannten überlauf übertragen, können.

Die UND-ODER-GIieder 664 steuern die Zyklusschrittschaltung und die Einleitung zur Erfüllung der obigen Forderungen. Der Al-

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Eingangsteile reagiert gemeinsam auf den Schrittimpuls vom UND-ODER-Glied 651 und das legierte B-Signal auf der Leitung 665, damit der Schrittzähler 640 in die oben beschriebenen A- und B-Zyklen vorgeschaltet werden kann. Der A2-Teil des UND-ODER-Gliedes 664 reagiert gemeinsam auf den Schrittimpuls vom UKD-ODER-Glied 651 und ein später beschriebenes Signal, welches keinen Durchgang vom ABC-Zyklus anzeigt und einen Schrittimpuls an den Zähler 640 liefert. Dieser Schrittimpuls läuft nicht zur C-Verriegelung 642 und läßt diese zurückgestellt. Der Decodierer 641 reagiert also auf die Binärzahl 11 im Zähler 640 und liefert einen AB-Impuls über die Leitung 439 an die Taktleiteinrichtung 656 zur Erzeugung von Taktimpulsen AB-O bis AB-7 und zur Lieferung des AB-Signales an die in Fig. 6 gezeigte Schaltung.

Der ABC-Zyklus muß entweder vom B-Zyklus oder vom AB-Zyklus aus angefangen werden. Das UND-ODER-Glied 667 stellt fest, wenn der ABC-Zyklus angefangen v/erden sollte. Es reagiert auf das ABC-Laufsignal auf der Leitung 556 von der in Fig. 6 gezeigten Schaltung und liefert ein Betätigungssignal zum Abschalten des A2-Teiles des UND-ODER-Gliedes 664 sowie zum teilweisen Einschalten des UND-Gliedes 668 in Vorbereitung des ABC-Zyklus. Der A2-Teil des UND-ODER-Gliedes 667 reagiert gemeinsam auf das AB-Signal auf der Leitung 439 (Fehlerkorrektursignal-Erzeugungszyklus) und die Zahl 7 in drei Bitzähler 6 43 und liefert das ABC-Betätigungssignal. Das UND-Glied 668 verhindert die Einleitung des ABC-Zyklus bis der Hauptpuffer 43 zum Empfangen von 7 Datenbytes bereit ist. Die Puffersteuerungen 42 liefern dafür ein entsprechendes Signal über die Leitung 587A zum Einschalten des UND-Gliedes 668, so daß dieses einen Schrittimpuls für die Einleitung des ABC-Zyklus über die Leitung 669 abgibt. Von der Konstruktion her kann das UND-Glied 668 einen ABC-Zyklus ungeachtet der Operation der Hauptpuffers 43 zulassen.

Das ABC-Schritt- oder -einleitungssignal verriegelt die C-Verriegelung 642 und vervollständigt gleichzeitig die Erregung des

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4 0 9 8 2 6/1015

. A3-Eingangsteiles des UND-ODER-Gliedes 664 zum Vorschalten des_ Zählers 640 aus den B-Zustand (10) in den AB-Zustand (11). Wenn der Zähler €40 im AB-Zustand oder auf 11 steht und die Verriegelung C verriegelt ist, wird dadurch der ABC-Zyklus angezeigt. Das UND-Glied 670 kombiniert das AB-Signal auf der Leitung 439 und das aktive Signal von der C-Verriegelung 6 42 und liefert ein ABC-Signal über die Leitung 431 an die in Fig. 6 gezeigten Schaltungen. Außerdem übertragen die ABC-Taktimpulse 0 bis 6 Daten aus dem Segmentpuffer 201 an die antivalenten Fehlerkorrekturschaltungen 202 (Fig. 6 Antivalenzglieder 42.0 bis 427) von von dort in das Register 204 und den Hauptpuffer 43. Das ABC-Anzeigesignal 0 bis 6 auf der Leitung 673 wird durch das UIID-Glied 672 erzeugt aufgrund des C-Signales auf der Leitung 6 74 und des erzeugten legierten 7-Signales basierend auf dem Signal K = 7 von Zähler 643. Letzteres kann ersetzt werden durch die Taktleitanordnung, die die Impulse ABC 0 bis 6 taktet.

Am Ende des ABC-Zyklus werden die Schaltungen in Fig. 5 zurückgestellt, um die Einleitung eines neuen Α-Zyklus zu ermöglichen. Der Al-Teil des UND-ODF,R-Gliedes 675 reagiert gemeinsam auf das Einschaltsignal der C-Verriegelung 642 auf der Leitung 674 und. das Signal K=7 vom Zähler 643 auf der Leitung 654 und stellt die C-Verriegelung 642 und den Zähler 640 zurück.

Die im A- und B-Zyklus benutzten und im Zusammenhang mit Fig. 7 beschriebenen Pufferadressen werden auch durch den 3-Bit-Zähler 643 erzeugt. Jede Gruppe von Datensignalen wird bekanntlich während der Zeitperioden 0 bis 3 des A- bzw. B-Zyklus übertragen. Die während der Periode AO bis A3 übertragenen Datenbytes stehen in Pufferregistern und werden dort gespeichert, die die Adressen 0 bis 3 haben. Während des B-Zyklus sollten jedoch die vier übertragenen Datenbytes von Pufferregistern mit den Adressen 4 bis 7 abgerufen und dort gespeichert und während der Zyklu'simpulse 0 bis 3 übertragen werden. Der 3-Bit-Zähler 643 liefert seine Signale als Pufferadresse über das Kabel 676 an das in Fig. 17 gezeigte Gerät. Außerdem wird dem ODER-Glied 677

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36 2.4 23-

der Zahlstellenbinärwert 2 zugeleitet. Das ODER-Glied 677 kombiniert das B-Signal auf der Leitung 6 59 mit dem Signal des 3-Bit-

2 '

Zählers 643 2 = 1 und liefert die Adressen 4 bis 7 während' der ersten vier Zyklen 0 bis 3 eines jeden B-Zyklus„ Die Bitposition

2 ■ ■ .

2 des Zählers 643 ist gleich Null. Durch Leitung des B-Signales durch das ODER-Glied 677 erscheint es als 1 und somit werden die Adressen von 0 bis 3 nach 4 bis 7 verschoben.

Fehlererkennung und -korrektur

Das Fehlererkennungs- und -korrektursystem der vorliegenden Erfindung verwendet mehrere unabhängige aber zusammenwirkende Fehlererkennungs- und -korrekturcodes. Die Polynome und die gegenseitigen. Beziehungen dieser Polynome zu den verarbeiteten Datenbits sind bitpermutierte Beziehungen zur Vergrößerung der Wahrscheinlichkeit 100 % der Fehlerbedingungen zu erkennen Und einen hohen Prozentsatz der erkannten Fehler zu korrigieren. Im Rahmen der vorliegenden Erfindung kann jeder von mehreren Fehlererkennungs- und -korrekturcodes verwendet werden«, Die Auswahl eines bestimmten Codepolynoms und eines bestimmten Satzes dazugehöriger Begleitermatrizen sollte nach der Fehlerkarakteristik des verwendeten Signalübertragungssystemes erfolgen. Die Verträglichkeit der für. die Fehlererkennung und -korrektur verwendeten Schaltung mit frühreren System sollte ebenfalls berücksichtigt werden. Bei magnetischen Aufzeichnungssystemen wurde z.B. jahrelang die Parität zur Erkennung von Fehlern in quer zur Bandlänge aufgezeichneten Datenbytes benutzt. In einem mehrspurigen System mit Spurfehlerzeigern kann ein solches Paritätssystem eine fehlerhafte Spur korrigieren. Wegen der Wirtschaftlichkeit sollten Paritätssysteme für in Magnetbandsystemen quer aufgezeichneten Datenbytes beibehalten werden. Eine solche Parität wird wie für die Datensegment beschrieben, codiert und erscheint somit nicht als Parität auf dem Band. Bei Verwendung anderer Systeme braucht eine solche Einschränkung nicht angewendet zu werden. Da das erste Ausführungsbeispiel der vorliegenden Erfindung in einem 1/2 ZoIl-Mägnetbandsystem ausgeführt wurde, enthielten die mit jedem Datensegment benutzten Fehlerkorrekturcodes die vertikale Redundanz

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J o .■: ·+ λ

prüfung (VRC) oder Parität, die zu herkömmlichen 1/2 Zoll-Band-Auf zeichnungszystemen wie dem RTS-System und dem WS-System gehören. Dabei kann das Syndrom Sl der Parität früherer. Systeme entsprechen. Eine solche Auswahl ermöglicht die Konstruktion eines magnetischen Aufzeichnungs- und Lesesystemes, welches Signale im RTS-, WS- oder dem vorliegenden LBC-Datenformat mit einem Minimum an zusätzlicher Schaltung verarbeiten kann. Es wird auch auf die US-Patentanmeldung mit der Seriennumrcer 306 975 vom 15. November 1972 verwiesen. .

Andere FK-Codes können benutzt werden. In diesem Zusammenhang wird in der US-Patentschrift Nr. 3 629 824 veröffentlicht, das die Auswahl der Prüfbits im Byte C und der Prüfbits im Byte A alle aus dem Galoisfeld 2 unter der Verwendung der Zeigersignale gemäß US-Patentschrift Nr. 3 639 9OO die Korrektur von zwei fehlerhaften Spuren ermöglicht. Die Fehlerkorrektur nach deir zuerst erwähnten US-Patent, worin die Prüfbits der Spur 8 aus dem Galoisfeld 2 gewählt werden, garantiert nicht unbedingt die Verträglichkeit mit frühreren Systemen, d.h., es braucht sich nicht um eine Parität zu handeln. Bei einem Magnetbandaufzeichnungssystem, in dem das Magnetband vorwärts und rückwärts gelesen wird, bevorzugt man ein symetrisches Polynom, wie es in zyklischen Redundanzprüfungen benutzt wird, die festgelegt sind in US-Patentschriften mit den Nummern 3 508 194, 3 508 195 und 3 508 196.

Die Fehler in jedem Datensegment werden durch Codes nach einer oder beiden der oben angeführten Patentschriften erkannt und korrigiert, die so ausgewählt werden, wie Wesley Peterson es in seinem Buch "ERROR CORRECTING CODES", MIT Press 1961, beschreibt. Entsprechend der oben erwähnten US-Patentschrift Nr. 3 508 gibt es außer der Erkennung und Korrektur von Datensegmentfehlern noch zwei zyklische Redundanzprüfungen. Die Prüfbitbytes werden erzeugt auf der Basis der Datenbits, wie sie vom Hauptpuffer 43 in den Gruppenpuffer 45 übertragen v/erden. Im vorliegenden Ausführungsbeispiel werden die polynomen Prüfbytes

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in den Datensegmenten nicht durch diese Redundanzprüfung (RP) erfaßt. Dieses RP-Prufbyte soll außerdem ein symmetrisches Polynom sein, wie es in der 9-spurigen Standard-WS-Aufzeichnung benutzt wird. Auf diese Weise kann dieselbe Schaltung ,d.h. dasselbe lineare Schieberegister, zur Erzeugung der Rp im RP-Segment benutzt v/erden, wie sie .für die 9-spurige WS-Aufzeichnung benutzt wird. Da die WS so gut definiert ist, braucht sie nicht weiter beschrieben zu werden und es wird vorausgesetzt _t daß die Schreibfehlerschaltungen 4.7 eine solche WS-Schaltung verwenden« Die Lesefehlerschaltungen 63 verwenden ebenfalls einen ähnlichen nicht dargestellten Schaltungssatz' für die Erkennung von Fehlern im Aufzeichnungsblock. Die Wechselwirkung solcher Codes ist im Zusammenhang mit Fig. 8 beschrieben.

Die RP-Bits und die für die Datensegmente benutzten Prüfbits basieren vorzugsweise auf symmetrischen Polynomen. Bei der Verarbeitung großer Datenmengen wurde festgestellt, daß eine kleine Anzahl falsch korrigierter Fehler aus einem Datensegment nicht unbedingt durch das RP-Prüfbyte erkannt wird. Der Grund dafür liegt darin, daß die mathmatischen Operationen mit den Daten ähnlich genug sind, um unerkannte Fehler in den selben Teilen, der relativen Fehlererkennüngsfeider von zwei Polynomen stehen zu lassen. Die Beziehungen zwischen den Polynomen und den Daten in den Datensegmenten relativ zu den RP-Polynomen und den FR— Polynomen sollten daher verändert werden, um die Redundanz der Prüfbits besser ausnutzen zu können. Diese Veränderung wird als Spurpolynomdrehung oder -mischung bezeichnet. Jede Veränderung kann nach der Art der Fehleranalyse und den jeweiligen FK-Charakteristika ausgewählt, werden, wobei die getroffene Auswahl nichts mit der vorliegenden Erfindung zu tun hat.

Während die gegenseitige Beziehung von RP-I- und FK-Codes durch diese Spurpolynomdrehung verstärkt wird,- können durch diese Kombination immer noch weniger als 100 % falcher Korrekturen und Fehlen in großen Datenbeständen nicht erkannt werden. So liefert eine zusätzliche RP, RP-2, die dasselbe Polynom RP-I he-

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nutzt (was keinerlei Einschränkung sein soll) aber ein anderes Spur-Polynom-Verhältnis hat, d.h. eine weitere Polynomdrehung, zusätzliche'Redundanz. Eine weitere Verbesserung wird dadurch erreicht, daß man dem RP-2 eine andere Untermenge von Datensignalen in der Aufzeichnung zuordnet als dera RP-I. Bei der Aufzeichnung wird RP-I z.B. durch die Daten und Füllsignale getrieben, die in den Gruppenpuffer 45 übertragen v/erden. Andererseits kann RP-2 nur durch die Datensignale getrieben werden. Der Lesedecodierer 60 liefert alle Datensignale und die Füllsignale an die Lesefehlerschaltungen 63. Diese trennen die Füllsignale von den echten Datensignalen.

Fehlererkennung und -korrektur im Datensegment v/erden weiter in besonderen Zuscimmenhang mit den Fign. 6 und 7 beschrieben. Fig. 7 zeigt die zeitliche Beziehung beim Vorwärtslesen aller Signalübergänge durch die Schaltungen 63. Vorwärtslesen bedeutet, daß sich das Band beim Lesen in der selben Richtung bewegt wie bei der Aufzeichnung. Rückwärtslesen heißt, daß sich das Band beim Lesen entgegengesetzt der Bewegungsrichtung bei der Aufzeichnung bewegt. Alle beschriebenen Leseoperationen sind Vorwärts-Leseoperationen.

Das Lesen wird durch vier Taktzyklen zeitlich gesteuert, nämlich den Α-Zyklus, den B-Zyklus, den AB-Zyklus und den ABC-Zyklus (Fig. 7) . Im Α-Zyklus v/erden die Gruppe A und Formatgruppen von B-1-Registern 185 (Fig. 4) durch den Decodierer 60 über das Register 191 an den Segmentpuffer 201 übertragen. Im B-Zyklus werden Datensignale der Gruppe B durch den Decodierer 60 in den Segmentpuffer 201 übertragen. Der Syndromgenerator 195 kann die Syndrome Sl und S2 während dieser übertragungszyklen erzeugen. Am Ende dieser Übertragungen enthält der Segmentpuffer 201 ein Datensegment zusammen mit den FK-Bits. Zu diesem Zeitpunkt hat der Syndromgenerator 195 festgestellt, ob Fehler in dem Datensegment liegen. Wenn keine Fehler vorliegen, wird der AB-Zyklus ausgelassen und die Taktierung geht sofort zum ÄBC-Zyklus über* in dem Datensignale vom Segmentpuffer 2Ol durch die Antivalenz-

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glieder 202 und von dort zum Hauptpuffer 43 übertragen werden. Wenn Fehler festgestellt werden und korrigierbar sind, wird der AB-Zyklus für Fehlerkorrekturberechnungen (Fehlermuster werden erzeugt) ausgeführt. Bei der Feststellung, welche Bits fehlerhaft sind (Fehlermuster) betätigt die FK-Steuerung 200 die Antivalenzglieder 202 während des ABC-Zyklus so, daß wahlweise Einsen und Nullen der Datenbits aus den Puffer 201 während der Übertragung in den Hauptpuffer 4 3 verändert werden, d.h., die zu korrigierenden Bits werden während des "AB-Zyklus bestimmt, während die eigentliche Korrektur während der SignalÜbertragungen in ABC-Zyklus ausgeführt wird. Wenn mehr als zwei Spuren fehlerhaft sind, kann die Leseoperation entweder abgebrochen oder einzelnen Fehlerspuroperationen angewandt v/erden. In diesem Falle verläßt man sich bei der Erkennung möglicher nicht korrigierter Fehler auf RP-I und RP-2.

Da die Operation der Fehlerkorrekturschaltungen und Pufferübertragungsschaltungen in allgemeinen schneller ist als die größte Datenübertragungsrate in das Schräglauf-Entzerrungsgerät 57 _p entsteht vor der Einleitung des Α-Zyklus im allgemeinen eine Warteperiode 335 (Fig_o 7)ο Während dieser Warteperiode wird kein Signal zwischen dem Schräglaufentzerrungsgerät 57 und-dem Hauptpuffer 43 übertragen. Jeder A~Zyklus wird durch die in Fig. 20 . gezeigte Schaltung eingeleitet„ für die augenblickliche Beschreibung, worin der Segmentpuffer 201 wie bei 336 leer und das GB-I-Register 185 wie bei 337 voll ist, wird ein A-Zylus eingeleitet. Der Decodierer 60 gibt seine Ausgabesignale ja bekanntlich auf Bytebasis für vier Bytes ab. Die vier Datenbytes werden während der Perioden 0 bis 3 des A-Zyklus durch Datenübertragungsimpulse 338 übertragen. Das Signal für das volle GB-1-Register 185 bleibt eingeschaltet, bis das letzte, d.h. das vierte Byte, der Gruppe A während der Periode A3 übertragen ist. Das GB-1-Register 185 umfaßt fünf 9 Bit große Register, die gleichzeitig 45 Signale an den Decodierer 60 liefern. Die Operationen werden durch die zu vier Bytes decodierte Signalübertragung vom Decodierer 60 an das Register 191 getaktet. Da der Α-Zyklus bereits

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_ ₂₈ _ 236Ή23

eingeleitet ist, bilden die Perioden 4 bis 7 eine Warteperiode für das Schräglaufentzerrungsgerät 57 zur Zusammensetzung der Signale der Gruppe B. Der Periode A7 kann eine Warteperiode folgen (nicht dargestellt). In Fig. 7 sind die angegebenen Pufferadressen die Registeradressen für den Segmentpuffer 201.

Das in Fig. 4 gezeigte Register 191 empfängt ein Datenbyte und überträgt es an den Syndromgenerator 195 (Fig. 6). Der Sydrorngenerator 195 kann einen S2-Rechner enthalten, der ähnlich aufgebaut ist wie der in der US-Patentschrift Nr. 3 629 824 gezeigte S2-Rechner 339. Dieser Rechner errechnet Fehlersyndrome Fehler einschließlich Fehlerspuranzeiger) nach dem ausgewählten Polynom, welches durch das Prüfbyte in der Byteposition C dargestellt ist. Für die Erzeugung des Syndromes Sl werden dem Generator 340 dieselben Bytes zugeführt. In der US-Patentschrift Nr. 3 629 824 wird die vertikale Redundanzprüfung (VRP) früherer Systeme nicht benutzt, während sie in der oben angeführten Patel-Patentschrift benutzt wird. Es werden also im Α-Zyklus die Signale der Gruppe Λ durch die Schaltungen 6 3 verarbeitet, vor S2 und Sl für das Aufzeichungssignalsegruent zu errechnen.

Die Schritte 4 bis 7 sind Worteschritte, wobei die Periode 7 gehalten wird, bis die Gruppe B durch das Schräglauf-Entzerrungsgerät 57 zusammengesetzt ist.

Es v/ird angenommen, daß der Δ-Zyklus inzwischen die Periode A7 erreicht hat. Das Signal GB-I voll wird wieder bei 343 aktiv während der Segmentpuffer 201 bei 344 nicht voll bleibt. GB-2 hat bekanntlich eine Speicherkapazität von einem Datensegment einschließlich Prüfbyte, bevor er voll wird. Diese gemeinsame Wirkung den B-Zyklus ein. Das in Fig. 5 gezeigte Geräte schaltet folgerdermaßen von A nach B um. Während der Periode 0 bis 3 des B-Zylus werden die vier vom Decodierer 6O decodierten Datenbytes in die Register 4, 5, 6 und 7 des Segmentpuffers aus den 5 Registern 0 bis 4 des Puffers GB-I übertragen. Das Signal GB-I voll bleibt erhalten, bis die Übertragung des letzten Da-

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tenbyte abeschlossen ist. Die B-Perioden 4 bis· 7 sind Warteperioden und gestatten den FK-Schaltungen 6 3 die Erkennung von Fehlerbedingungen im Datensegment.

Da ein Datensegment in den Segmentpuffer 201 übertragen worden ist, wird das Signal "Segmentpuffer voll" bei 345 gemäß näherer Beschreibung im Zusammenhang mit Fig. 5 aktiv. Die Segmentpufferadresse im B-Zyklus wird geändert von 0 bis 3 auf 4 bis 7, indem

man das B-Zyklussignal zu den Adressen addiert, um in der 2 Stellenposition eine Eins zu erhalten. Die Segmentpufferadresse 4 bis 7 wird also während des B-Zyklus zweimal wiederholt.

Die fünfte Periode des B-Zyklus ist eine eingeschobene Warteperiode für die Zeigersignalerzeugung. Die Zeigersignale werden zur Fehlerkorrektur entsprechend der Beschreibung in der US-Patentschrift Nr. 3 639 900 mit Sl und S2 kombiniert. Die Zeigersignalerzeugung kann in einer festgelegten Verzögerung erfolgen, die durch die Schaltungsparameter bestimmt außerhalb des Rahmens der Erfindung liegt. Die Taktperioden B6 bis B7 werden für keine mit der Erfindung im Zusammenhang stehende Funktion benutzt.

Der AB-Zyklus wird automatisch angefangen, wenn er nicht z.B. durch die AB-Sprungschaltung 353 angebrochen wird. Die AB-Sprungschaltung reagiert auf eine fehlerfreie Bedingung (wie z.B. Sl = S2 = 0) und liefert ein ABC-Laufsignal über die Leitung 354 an die in Fig. 20 gezeigten Taktsteuerungen. Abhängig vom für das erfindungsgemäße Gerät und die Verfahren ausgev/ählten Fehlerkorrekturcode kann der AB-Zyklus unter bestimmten Fehlerbedingungen, deren Beschreibung außerhalb der vorliegenden Erfindung liegt, weggelassen werden. Der zweite Eingang zum ABC-Zyklus kommt von der Anzeige des AB-Zyklus, die durch das ODER-Glied 355 zur Leitung 354 laufende Taktsignal AB-7 dargestellt ist.

Ein ausgewählter Fehlerkorrekturcode sollte auch die für ihn nicht korrigierbaren Fehler anzeigen können. Die Schaltungen empfangen verschiedene Eingänge gemäß Darstellung in Fig. 6 und

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verwenden eine Logik, die von ausgewählten Fehlerkorrekturcode abhängt, um solche Fehler durch Abgabe von Signalen über die Leitungen 372 und 390 an den Mikroprozessor 38 anzuzeigen. Da die logischen Funktionen und Anordnungen vom Fehlercode abhängen und nicht Teil der vorliegenden Erfindung sind, werden sie nicht beschrieben.

Es folgt ein kurzer Überblick über den Fehlerkorrekturcode. Der Fehlerkorrekturcode arbeitet auf allen AufZeichnungssegmenten, also auf jedem vollen Datensegment, jedem Restdatensegment sowie jedem RP- oder jedem Prüfbitsegment. In jedem Fall arbeitet der Fehlerkorrekturcode identisch. Jedes Segment besteht aus den Bytes 1 bis 7 und einem Prüfbitbyte mit einer Parität oder einem anderen Prüfbitsymbol in der Spur 8. Die rechteckige Datenanordnung kann aber auch als aus 9 Bytes bestehend angesehen werden, v/obei 1 Byte auf jeder Spur liegt und jedes Byte 8 Bits oder alle Signale in nur einer Spur hat. Für die vorliegende Beschreibung wird die in 9—spurigen magnetischen Aufzeichnungssystemen übliche Byteorientierung zugrundegelegt. Durch die Fehlernatur magnetischer Medien treten Fehler im allgemeinen in einer gegebenen Spur auf. Der gewählte Fehlerkorrekturcode sollt die Möglichkeit bieten, fehlerhafte Spuren mit oder ohne Hinweissignale zu identifizieren.

Beim Lesen werden zwei Fehlersyndrombytes Sl und S2 erzeugt. Wenn diese Syndrome beide gleich Null sind, ist das Aufzeichnungssegment fehlerfrei. Unter ungewöhnlichen Umständen können genügend Fehler vorhanden sein, daß die Syndrome gleich Null sind, auch wenn mehrere Fehler auftreten, eine solche ungewöhnliche Fehlerbedingung erkennt dann die später noch beschriebene RP. Der Prozentsatz von durch die verwendeten Codes unentdeckten Fehlern für jedes Datensegment wird relativ klein gewählt, d.h. viel kleiner als ein Bruckteil von einem Fehlerprozent (der Prozentsatz bezieht sich auf die Fehler und nicht auf die verarbeiteten Bits).

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Das Pehlerkorrekturverfahren kann Signale erzeugen, die eine fehlerhafte Spur anzeigen. Dann wird die erkannte Anzahl von Zeigern kombiniert, um mehr als eine fehlerhafte Spur anzuzeigen. Aus einer solchen Information wird die Fehlerkorrektur auf einen Schaltungssatz gerichtet, der dann eine Antivalenzabdeckung oder Maskierung steuert, um fehlerhafte Bits in korrigierte Bits umzuwandeln, die dann in das Register 204 zur Übertragung in den Hauptpuffer 43 gesetzt werden. Einige im Zusammenhang mit der Bezeichnung von fehlerhaften Spuren erzeugte Signale sowie die Anzahl von Zeigern werden in andere vorher beschriebene Schaltungen übertragen, um die Tatsache zu erkennen, daß keine Fehler oder ein unkorrigierbarer Fehler vorliegen.

Die in den Zeigerschaltungen 197 erzeugten Korrekturzeiger laufen über Signalwege im Kabel 311 zum FS-Generator 400, der die FS-Anzeigersignale erzeugt. Das Kabel 401 führt diese Signale an FK-Matrizen zur Kombination mit den Signalen Sl und S2 entsprechend dem gewählten FK. Die Korrekturzeiger auf dem Kabel 311 treiben auch die Korrekturschaltung 404 über das Kabel 311 A.

Die Syndromsignale Sl und S2 laufen vom S2-Computer 339 und vom Generator 340 zu den Matrizen 196, v/o sie mit den FS-Signalen kombiniert werden zur Erzeugung der binären Fehlermuster e. und e ..

Das 8 Bit große Fehlersignalmuster e. wird der Fehlerkorrekturschaltung 404 zur Betätigung zugeführt, um Eits in den Spuren zu korrigieren, die durch die Korrekturzeiger bezeichneten FS entsprechen. Das Signal e. geht auch an die Antivalenzschaltung 403 und wird mit Sl auf serieller Basis kombiniert, während Sl durch das Schieberegister 405 geschoben wird. Dadurch wird das Fehlermuster e. erzeugt.

Vvenn e. = O (null oder ein Fehler) ist, leitet das Antivalenzglied 4O3 das e.-Muster weiter und wählt dadurch e. Signale zur Betätigung der Fehlerkorrekturschaltungen 404 aus. Das e.-Fehler-

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2362-23

muster wird mit den vom FS-Generator 400 gelieferten i-Zeigersignalen in den UND-ODER-Gliedern 410 bis 417 zur Erzeugung von Fehlerkorrektursignalen kombiniert. Wenn andererseits e . = 1

J ist, wird das Antivalenzglied 403 betätigt zur Komplementierung des e.-Fehlermusters durch ein Fehlermusterbit für jedes Segmentbyte 0 bis 7. In den Fehlerkorrekturschaltungen 404 werden die i-Korrekturzeigersignale auf dem Kabel 419 v/ahlweise mit dem gerade beschriebenen Fehlermuster e. kombiniert zur Erzeugung von Fehlerkorrektursignalen in jedem der UHD-ODER-Glieder 410 bis 417. Die Inverter 432 schalten die entsprechenden Al-Eingangsteile der UND-ODER-Glieder 410 bis 417 ab, sobald der i-Zeiger eine 1 ist. Die j-Zeiger zeigen auf die Fehlerstellen durch Kombination der Korrekturzeigersignale auf dem Kabel 311A mit den S2-Syndromsignalen auf dem Kabel 52. Die S2-Syndromsignale und die Korrekturzeigersignale, die die Fehlerspur bezeichnen, werden nach der Beschreibung in der US-Patentschrift Nr. 3 629 824 oder anderweitig kombiniert. Die Fehlerkorrektursignale laufen auch über das Kabel 318 zu den Zeigerschaltungen 197.

Bei der eigentlichen Fehlerkorrektur reagieren die UHD-ODFR-Glieder 410 bis 417, von denen für jede Spur 0 bis 7 eines vorhanden ist, entsprechend auf die 8 Bit großen Muster e. und e. und die Zeigersignale auf dem Kabel 3HA sowie die über das Kabel 419 empfangenen e.-Signale und korrigieren Fehler in jedem Aufzeichnungssegment. Zu diesem Zweck sprechend die Antivalenzglieder 420 bis 427 (2O2 in Fig. 4) gemeinsam auf die von den UND-ODER-Gliedern 410 bis 417 gelieferten Fehlerkorrektursignale und die zugehörigen Datenbits an, die vom Segmentpuffer 201 über die UND-Glieder 430 geleitet werden und liefern korrigierte Datensignale durch das Register 204 an den Hauptpuffer 43. Die UND-Glieder 430 werden durch die ABC-Taktsignale auf der Leitung 431 zum Weiterleiten von Datensignalen während dieses Zyklus eingeschaltet. Die Muster e. und e. leiten einen Korrekturvorgang ein, sobald eine Eins vorhanden ist. In e. = 0000001 wird nur ein Bit korrigiert. Die Paritätsspursignale werden durch das

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beschriebene Gerät nicht korrigiert. Separate Korrekturschaltungen (nicht dargestellt) können hierzu verwendet werden oder es kann aus den korrigierten Datenbits bei Bedarf eine Parität erzeugt werden.

Am Ende des ABC-Zyklus wird eine Warteperiode gemäß Darstellung bei 335 in Fig. 7 im linken Teil eingeleitet. Zu Beginn dieser
Warteperiode kann eine weitere Impulsperiode 07 zu den oben beschriebenen Zyklen A_r B, AB und ABC hinzugefügt werden, um alle Schaltungen in eine Bezugsstellung zurückzustellen. Mit dieser
Rückstellung werden die Schaltungen zur Erkennung und Korrektur von Fehlern in dem nächsten empfangenen Datensegment vorbereitet. Wenn kein Fehler vorliegt, werden die entsprechenden Spurzähler vorgeschaltet und wenn ein Fehler vorliegt, werden die
Dauerzeigerzähler zur Definition der Dauerzeiger vorgeschaltet. Außerdem werden durch ein FK-Rückstellsignal (07) die Sl-S2-Schaltungen 195 sowie die Verriegelungen 395- und 393 zurückgestellt.

Falls die Schaltungen 195 mehr als eine FS anzeigen und das Kabel 311 keine zwei Korrekturzeigersignale führt, werden Maschinenzeigersignale bei B5 durch ein Signal auf der Leitung 312
angefordert, welches zu den Zeigerschaltungen 197 läuft. Die
Zeigerzählschaltung 391 ermittelt die Anzahl von über das Kabel 311 empfangenen Zeigersignalen. Die Zeigerzählschaltung 391 kann eine Decodierschaltung sein, die zwei Ausgangssignale liefert,
eines auf die Leitung 392 zur Anzeige einer von zwei verschiedenen Zahl von Zeigersignalen und ein zweites auf die Leitung 393 zur Anzeige von drei oder mehr Zeigersignalen, ein Hinweis auf eine eventuell unkorriegierbare Fehlersituation. Das erste Signal auf der Leitung 392 wird mit dem abegefühlten Mehrspur-Fehlersignal auf der Leitung 395 von den Matrizen 196 zur Zeit B5 durch das
UND-Glied 394 verglichen. Wenn mehrere Fehler angezeigt sind und keine zwei Korrekturzeiger vorhanden sind, bleibt das UHD-Glied 394 abgeschaltet und zeigt dadurch eine leicht korrigierbare
Fehlersituation an. Es v/erden keine Maschinenzeigersignale geleitet. Wenn ein Korrekturzeigersignal vorhanden ist, kann der je-

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Λ0982Θ/10 fb'

wells ausgewählte Code den mehrspurigen Fehler nicht korrigieren er benötigt dazu zwei Korrekturzeiger. Dann wird über das UKD-Glied 394 die Verrxegelungsschaltung 396 zum Leiten von Haschinenzeigersignalen auf die Leitung 312 eingeschaltet. Danit wird versucht, zwei Zeigersignale zu finden, um eine Fehlerkorrektur zu ermöglichen. Wenn drei oder mehr Korrekturzeiger vorhanden sind, kann der ausgewählte Code ebenfalls die Fehler nicht korrigieren, sondern er braucht dazu zwei und nur zwei Zeigersignale für die mehrspuriges Fehlerkorrektur. Die Leitung der Maschinenzeigersignale kann zwei brauchbare Zeiger liefern. D.h., die Maschinenzeiger zeigen die gegenwärtig möglichen Fehlorbedingungen an, wodurch die Maschinenzeiger geleitet und die normalerweise benutzten, aus der Analyse früher verarbeiteter Signale abgeleiteten Zeiger effektiv gelöscht werden.

Abhängig von der Konstruktion der Schaltungen 365 kann das Signal auf der Leitung 39 3, welches drei oder, mehr Fehlerzeiger-Signale angibt, die Leseoperation abbrechen, eine einzelne FS-Korrektur oder eine andere angemessene Fehlerbehandlung auslösen. Durch die obige bewußt vereinfachte Darstellung soll nur die Beziehung zwischen Fehlerkorrekturoperationen und durch Gerät und Verfahren der Erfindung ausgeführten Operationen gezeigt werden.

RP - S ch al tungen

Die beiden RP-Schaltungen RP-I und RP-2 werden sowohl beim Schreiben als auch beim Lesen benutzt. Fig. 8 zeigt die Verbindungen der RP-Eleraente in vereinfachter Form für die KP-Fehlererkennung beim Lesen und beim Schreiben. Die in Fig. 4 gezeigte RP-Schaltung 205 bildet auch einen Teil der Schreibfehlerschaltungen 47 der Fig. 3. Zur Vereinfachung der Darstellung ist der Fehlerkorrekturcode FK-Code in Fig. 8 nicht gezeigt. Statt dessen sind die Elemente der Datenübertragungswege dargestellt, um die funktioneilen gegenseitigen Beziehungen herauszustreichen, und diese Elemente tragen dieselben Nummernbezeichnungen wie in anderen

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Figuren. Außerdem prüfen die RP-Elemente den richtigen Schaltungsbetrieb beim Lesen und Schreiben«,

Die verschiedenen in Fig. 8 dargestellten Schaltungen werden für mehrere Zwecke benutzt. Einige Schaltungen werden sowohl für die Erzeugung der mit den Daten aufzuzeichnenden Prüfbitreste als auch zum Prüfen entsprechender vom Band gelesener Daten beim Schreib- oder Lesebetrieb und auch zum Prüfen der richtigen Operation der Maschine. Die nachfolgende Tabelle gibt diese Beziehungen wieder.

RP-S CHALTUNGEN

	2A	IA	2B
•	2Λ	IB	2B
	2Λ	2A	2B
	2B	2C	2C
2B	&	2D
2B	&	2D
&
&
&
&

BETRIEBSART

Aufzeichnung LBC, US Lesen LBC, WS

Aufzeichnen LDC Rückwärtslesen LBC

Aufzeichnung - ALL Rückwärtslesen - ALL Vorwärtslesen - LBC Aufzeichnung RTS,, WS

Aufzeichnung LBC Vorwärtslesen LBC

VERVIENDUKG

erzeugt Prüfbitrest

prüft aufgezeichneten Prüfbitrest

erzeugt Prüfbitrest

prüft aufgezeichneten Prüfbitrest

MB 43 Operationen MB 43 Operationen MB 43 Operationen

Lesen nach Schreiben (prüft Aufzeichnung)

Lesen nach Schreiben (prüft Aufzeichnung)

prüft aufgezeichneten Prüfbitrest.

Die MB43-Operation wird für das Vorwärtslesen des LBC separat von allen anderen Prüfungen geprüft, weil die Daten in den Restund Prüfbitrahmen in den Hauptpuffer 43 geladen v/erden, bevor bekannt ist, ob solche internen Daten- und Steuersignale eines Untersystemes vorhanden sind, d.h., die Länge der Aufzeichnung ist unbekannt. Sie kann also erst festgestellt, v/erden, nachdem die Daten tatsächlich übertragen und in den Hauptspeicher 43

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geladen worden sind. Beim Rückwärtslesen ist die Lage solcher Steuersignale bekannt und die Übertragung in den Hauptpuffer 43 kann verhindert werden. Bei der Aufzeichnung im VTS-Code handelt es sich um das amerikanische 9—spurige Standardformat, welches hier nicht näher beschrieben ist. Dieses Format ist in der Tabelle nur aufgeführt, um die Anwendbarkeit der in Fig. gezeigten Schaltungen auf ein drittes Aufzeichnungsformat zu zeigen.

!'Jährend der LBC- Auf Zeichnungsoperation erzeugen die Schaltungen RP-IA und RP-2B Prüfbitfelder oder Reste basierend auf vom Ilauptpuffer 43 in den Gruppenpuffer 45 übertragenen Datensignalen. Die Schaltungen RP-IA empfangen auch die Füllbytes. Andererseits erzeugen die Schaltungen RP-2A das Prüfbitfeld RP-2 basierend auf den von den UKD-ODER-Gliedern 462 in den Hauptpuffer 43 ohne die Füllbytes übertragenen Datenbytes. Die Schaltungen RP-2B erzeugen ein zweites RP-2 Prüfbitfeld basierend auf den vom Hauptpuffer 43 übertragenen Datenbytes. Eine Differenz zwischen den beiden RP-2-Bitprüffeldern (Schaltungen RP-2A und RP-2B) zeigt also eine Fehlerbedingung im Hauptpuffer an.

Im LBC-Lesebetrieb wird natürlich eine komplementäre Verbindung hergestellt, um die richtige Übereinstimmung der beim Lesen erzeugten Prüfbitfelder RP-I und RP-2 mit den mit den Datensignalen aufgezeichneten Feldern sicherzustellen. Während der LBC-Aufzeichnung empfangen die RP-lA-Schaltungen 6OO Datenbytes vom Hauptpuffer 43 über die ODER-Glieder 6Ol. Die Ausgabe der Leitschaltung 44 kann direkt auf die ODER-Glieder 6Ol geleitet werden.

Während der LBC-Aufzeichnung und der Erzeugung des LBC-Abschlußteiles werden beide Prüfbitfelder RP-IA und RP-2A an den Gruppenpuffer 45 geleitet. Das Prüfbitfeld RP-2A von den Schaltungen wird zuerst in die Position des Byte 7 des Restdatensegmentes geleitet. Die UND-Glieder Al der UND-ODER-Schaltung 611 leiten das Prüfbitsegment RP-2A in gemeinsamer Reaktion auf den Taktim-

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puls B7 von dem in Fig. 5 gezeigten Gerät und das Signal RP-2, . empfangen über die Leitung 610 von den Schreibschaltungen 46, weiter. Das Prüfbitfeld RP-2A geht auch durch die ODER-Glieder 601 in die RP-IA-Schaltungen 600.: Das durch-die RP-IA-Schaltungen 600 erzeugte Prüfbitfeld RP-I läuft durch den Gruppenpuffer 45 zur Aufzeichnung des Prüfbitsegmentes nach obiger Beschreibung. Zu diesem Zweck öffnet das über die Leitung 137 von den Schreibschaltungen 46 empfangene Signal RP-I das UHD-Glied 611, um die Prüfbitfelder RP-I wiederholt dem Gruppenpuffer 45 zuzuführen.

•Die RP-2A-Schaltungen 605 und die RP-2B-Schaltungen 606 werden beim Lesen der RTS zum Prüfen der richtigen Operationen des Ilauptpuffers 43 benutzt. In Betrieb rait LBC laufen die Datenbytes vom Register 204 zunächst durch die UITD-ODER-Glieder 462 in die RP-lB-Schaltungen 609, d.h. die Datenbytes befinden sich auf der "Medienseite" des Hauptpuffers 43 genauso wie das RP-1-Prüfbytefeld ursprünglich auf der "Medienseite" des Hauptpuffers 43 während der Aufzeichnung erzeugt wurde. Die RP-2B-Sehältungen 606 empfangen die Datenbytes wie sie vom Hauptpuffer 43 in den Abfragepuffer 40 übertragen werden.

Die RP-Schaltungen arbeiten nach der Beschreibung in der US-Patentschrift Nr. 3 508 194. In ausgewählten Fällen werden der geprüfte Rest und die geprüften Daten beide in die RP-^B-Schaltung 6O6 und RP-IB-Schaltung 609 eingegeben. Am Ende des Lesens bleibt ein vorbestimmtes Referenz- oder Übereinstimmungsmuster übrig. Dieses übereinstimmungsmuster (UM) treibt die" Vergleicher 4 und 5 zur Bestimmung des richtigen Lesens. In den anderen Fällen, jeder der Vergleicher 1 bis 3, werden zwei erzeugte Reste auf Gleichheit verglichen. Bei Übereinstimmung liegt kein Fehler vor, bei Verschiedenheit wird ein Fehler angezeigt.

Der numerische Inhalt der Paritätsposition des aufgezeichneten RP-2-Restes wird verändert in Abhängigkeit davon, ob die MOD?- Restzahl gerade oder ungerade ist. Zur Durchführung dieser Änderung sind an die RP-2C-Schaltung 607 und die RP~2D-oSGhaltung

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608 die Antivalenzglieder 6 34 und 6 35 angeschlossen. Das Antivalenzglied 634 reagiert gemeinsam auf die 2 -Bitposition der aufgezeichneten MOD 7-Restzahl und die Paritätsbitposition (Spur 8) des aufgezeichneten RP-2-r.yte. und gibt den korrigierten binären Wert in die RP-2C-Schaltung 607 ein. Durch das UIID-Glied 6 36 wird von diesem Vorgang die RP-2C-Schaltung 607 nur bein Rückwärtslesen eines LBC beeinflußt. Das Antivalenzglied 635 verändert den vom RP-2D-Schaltglied 608 erzeugten Rest nach den obigen Regeln zum Vergleich mit den von den RP-2B-Schaltung 6O6 gelieferten Rest basierend auf dera aufgezeichneten RP-2-Rest.

Das UND-ODER-Glied 637 leitet wahlweise die Vergleichsergebnisse entsprechend der oben gezeigten Tabelle an das UND-Glied 638. Das UND-Glied 638 leitet das RP-Fehlersignal an den Mikroprozessor 38 als Reaktion auf das Prüffehlersignal vom Mikroprozessor 38 am Datenende. Ein solches Signal wird dann an eine angeschlossene Zentraleinheit als Teil des Endzustandes geleitet. Durch die Vergleichereinheit 1 erkannte Fehler v/erden an den Mikroprozessor 38 im Schreibbetrieb, beim Rückwärtslesen, beim Vorwärtslesen und beim LBC (siehe UND-ODER-GLied 638) durch die UND-Glieder- 64O geleitet.

In der obigen Beschreibung und in Fig. 8 wurde die genaue Taktierung der RP-Schaltungen absichtlich, nicht beschrieben. Jede RP-Schaltung umfaßt nicht dargestellte Eingangsschaltungen, die in bekannter Weise so getaktet werden, daß die von diesen Schaltungen geprüften Signale entsprechend dem gezeigten Format und der RP-Tabelle geprüft werden. Die Takts-teuersq|ialfcungen vmrden zur Vereinfachung der Darstellung weggelassen.

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/ :■. 9 8 2 3 / 1 0 1 S

Claims (6)

1. 2362^23

   PATENTANSPRÜCHE

   Verfahren zur Korrektur von bei der digitalen Datenspeicherung oder -übertragung auftretenden Fehlern, wobei die Daten blockweise aufgezeichnet bzw. gesendet und gelesen 'bzw. empfangen werden,
   dadurch gekennzeichnet,

   daß bei der Aufzeichnung bzw. Sendung eine vorgegebene Datenmenge einer ersten Datenprüfung unterworfen wird und entsprechende Prüfbits hinzugefügt werden, wodurch eine redundante Information enthaltendes Datensegment entsteht, daß die Daten einer vorgegebenen Anzahl, von Datensegmenten einer zweiten Datenprüfung unterworfen werden und die dabei entstehenden Prüfbits in Form eines weiteren Datensegmentes· ebenfalls der ersten Datenprüfung unterworfen und entsprechende Prüfbits eingefügt werden, und daß beim Lesen bzw. Empfang der Daten eine Prüfung und gegebenenfalls Korrektur sowohl des die Prüfbits der ersten Datenprüfung enthaltenden Datensegnents als auch. der restlichen Daten des Datensatzes als auch der einzelnen Datensegmente mittels der jeweils zugeordneten Prüfbits erfolgt.
2. 2. Verfahren zur Fehlerkorrektur nach Anspruch 1, dadurch gekennzeichnet, daß bei der Speicherung bzw. übertragung die Daten einer vorgegebenen Anzahl von Datensätzen einer dritten Datenprüfung unterworfen werden und die dabei entstehenden Prüfbits in Form eines weiteren Datensatzes ebenfalls der ersten und zweiten Datenprüfung unterworfen werden und entsprechende Prüfbits bzw. solche enthaltende Datensegmente eingefügt werden und daß beim Lesen bzw. Empfang der Daten eine Prüfung und gegebenenfalls Korrektur des die Prüfbits der dritten Datenprüfung enthaltenden Datensatzes erfolgt.

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3. 3. Verfahren zur Fehlerkorrektur nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß jede n-te Datenprüfung eine größere Korrekturkapazität aufweist als die (n + l)-te Datenprüfung.
4. 4. Verfahren zur Fehlerkorrektur nach einem der Ansprüche

   1 bis 3, dadurch gekennzeichnet, daß die Signale sofort nach Aufzeichnung oder Übertragung auf ihre Richtigkeit überprüft werden.
5. 5. Vorrichtung zur Durchführung des Verfahrens nach einen: der Ansprüche 1 bis 3_f dadurch gekennzeichnet, daß als Speichermediuin ein Magnetband (M in Fig. 1) Verwendung findet, auf dem die Daten in teilparalleler Anordnung (Fig. 1) aufgezeichnet v/erden, daß für die Aufnahme der Daten- und Prüfbits Speicher (41, 43, 45 und 48 in Fig. 3) und zur Steuerung der Datenübertragung und Aufzeichnung eine Schreibsteuerschaltung (46) und eine Puffersteuerung (42) vorgesehen sind.
6. 6. Vorrichtung nach Anspruch 6 zur Durchführung des Verfahrens nach Anspruch 4, dadurch gekennzeichnet, daß eine Abtastschaltung (56, 57, 60, 61, 63) vorgesehen ist, deren Ausgang mit einem die Daten aufnehmenden Speicher (43) verbunden ist.

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   »14 .

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