DE19748547A1 - Modulo-Adresserzeugungsschaltung und -verfahren mit verkleinerter Fläche und verringerter Verzögerungszeit - Google Patents

Modulo-Adresserzeugungsschaltung und -verfahren mit verkleinerter Fläche und verringerter Verzögerungszeit

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Description

Die Erfindung betrifft eine Modulo-Adreß­ erzeugungsvorrichtung und ein Verfahren, die eine Ausführungsgeschwindigkeit erreichen, die durch das Ausführen von Paralleladditionen mittels langsamer Addierer für digitale Hochgeschwindigkeits-Signalprozessoren mit verringerter integrierten Schaltungsfläche geeignet sind.
Im allgemeinen wird die Modulo-Adressierung bei digitalen Signalprozessoren (DSPs) verwendet, um einen DSP-Algo­ rithmus effizient auszuführen, wie zum Beispiel eine digitale Filterung.
Die Modulo-Adressierung ist im wesentlichen ein Umlaufadressierungsverfahren. Die einfachste Art der Modulo-Adressierung kehrt zu einer Basisadresse (B) zurück, wenn durch Inkrementieren einer aktuellen Adresse (A) um ein vorbestimmtes Adreßinkrement (I) eine festgelegte maximale Adresse bzw. Maximaladresse (M) erreicht wird. Auf den gleichen Datenbereich wird daher wiederholt zugegriffen. Die Modulo-Adressierung kann daher bei einem DSP-Algorithmus so implementiert werden, daß mit hoher Geschwindigkeit und mit einem geringen zusätzlichen Zeitaufwand bei der Adreßerzeugung wiederholt auf Daten zugegriffen wird, die in einem speziellen Bereich lokalisiert sind, wie zum Beispiel Filterkoeffizientendaten. Das Adreßinkrement I kann zur Inkrementierung der Adresse A entweder positiv oder zur Dekrementierung der Adresse A negativ sein.
Noch allgemeiner gesprochen kann, wenn man annimmt, daß ein festgelegter Datenbereich durch die Maximaladresse M und die Minimaladresse B festgelegt ist, der Modulo-Algorithmus für die nächste Adresse NEXT_A wie unten beschrieben dargestellt werden.
Falls als erstes I ≧ 0 und A + I ≦ M, dann kann die nächste Adresse NEXT_A dargestellt werden durch NEXT A = A + I. Falls umgekehrt I ≧ 0 und A + I < M, dann kann die nächste Adresse NEXT_A wie folgt dargestellt werden:
NEXT_A = A + I - (M - B + 1) (1),
wobei M ≧ A ≧ B und I < M - B + 1.
Ähnlich, wenn I < 0 und A + I ≧ B, dann wird die nächste Adresse NEXT_A dargestellt durch NEXT A = A + I. Falls jedoch I < 0 und A + I < B, dann wird die nächste Adresse NEXT_A wie folgt ausgedrückt:
NEXT_A = A + I + (M - B + 1) (2),
wobei M ≧ A ≧ B und |I| < M - B + 1.
Die Implementierung der obigen Gleichungen (1) und (2) erfordert jedoch typischerweise eine Schaltung mit in Reihe geschalteten, mehrstufigen Addieren. Dies hat den Nachteil, daß die Modulo-Adreßerzeugungsfunktion aufgrund der Verzögerung, die durch die aufeinanderfolgend arbeitenden, mehrstufigen Addierer verursacht wird, bei einem digitalen Signalprozessor mit hoher Geschwindigkeit ein kritischer Weg werden kann. Um die durch die mehrstufigen Addierer verursachten Verzögerungen zu vermeiden, wurden Schaltungen konstruiert, wie die in Fig. 2 dargestellte Modulo-Adreß­ schaltung 100, die anstatt von mehrstufigen Addierern Addierer mit hoher Geschwindigkeit verwenden.
Die Modulo-Adreßschaltung 100 besteht aus einem ersten Addierer 11, der die aktuelle Adresse a und das Adreßinkrement I addiert und ein resultierendes Summensignal a ausgibt. Zwei Multiplexer 12 und 13 (MUXs) sind eingeschlossen, um in Abhängigkeit vom Vorzeichenbit sign(I) des Adreßinkrements I entweder die Maximumadresse M oder die Minimumadresse B auszuwählen und auszugeben. Ein Invertierer INV1 invertiert den Ausgang vom ersten Multiplexer 12 und gibt das resultierende Signal b in einen zweiten Addierer 14 ein, der das Ausgangssignal a des ersten Addierers, das Ausgangssignal b des Invertierers und das Vorzeichenbit sign(I) addiert, um ein Ausgangssignal d zu erzeugen. Ein dritter Addierer 15 addiert das Ausgangssignal d vom zweiten Addierer, das Ausgangssignal c vom zweiten Multiplexer 13 und das Vorzeichenbit sign(I), um ein Ausgangssignal e zu erzeugen. Ein XNOR-Gate 16 (Äquivalenz-Funktions-Gate) führt mit dem Vorzeichenbit sign(I) und dem Vorzeichen sign(d) des Ausgangssignals d vom Addierer 14 eine exklusive NOR-Operation durch, um bei einem Multiplexer 17 die Auswahl entweder des Ausgangssignals a vom ersten Addierer oder des Ausgangssignals e vom dritten Addierer zu steuern.
Um die Funktion der Modulo-Adreßschaltung 100 zu verstehen, sollte beachtet werden, daß wenn I ≧ 0 und A + I < M, die obige Gleichung (1) wie folgt geschrieben werden kann:
NEXT_A = A + I - (M - B + 1)
= A + I - M + B - 1
= A + I + (inv(M) + 1) + B - 1
= A + I + inv(M) + B (3).
In Gleichung (3) bezeichnet inv(M) das Einerkomplement von M und in der Zweierkomplementdarstellung ist - M = inv(M) + 1. Die Beziehung A + I < M kann daher als A + I + inv(M) ≧ 0 ausgedrückt werden. Man beachte ebenfalls, daß das Vorzeichenbit sign(I) = 0 an den Eingängen der Addierer 14 und 15 ist.
Analog, falls I < 0 und A + I < B, dann kann obige Gleichung (2) wie folgt dargestellt werden.
NEXT_A = A + I + (M - B + 1)
= A + I + M + (inv(B) + 1) + 1 (4)
In Gleichung (4) bezeichnet inv(B) das Einerkomplement von B und die Gleichung A + I < B kann als A + I + inv(B) < 0 dargestellt werden.
Der durch die Modulo-Adressierungsschaltung 100 implementierte Algorithmus kann dann wie folgt dargestellt werden:
a = A + I;
b = inv(M), wenn sign(I) = 0, oder
b = inv(B), wenn sign(I) = 1;
c = B, wenn sign(I) = 0, oder
c = M, wenn sign(I) = 1;
d = a + b + sign(I);
e = d + c + sign(T);
NEXT_A = a, wenn (sign(I) XNOR sign(d)) = 0, oder
NEXT_A = e, wenn (sign(I) XNOR sign(d)) = 1 (5).
Unter Verwendung von nur drei Addierern mit hoher Geschwindigkeit (bzw. schnellen Addierern) und ein wenig zusätzlicher Schaltungslogik kann die oben beschriebene Modulo-Adressierungsschaltung 100 implementiert werden. Das in Fig. 1 dargestellte Verfahren wird beim D 950-Kern von SGS-Thomson verwendet. Der Nachteil der anhand der Modulo-Adressie­ rungsschaltung 100 dargestellten Lösung ist jedoch die vergrößerte Chipfläche, die zur Konstruktion der drei Hochgeschwindigkeits-Addierer 11, 14 und 15 erforderlich ist.
Es ist daher Aufgabe der Erfindung eine Modulo-Adreß­ erzeugungsschaltung und ein -Verfahren unter Verwendung von langsamen Addierern zu implementieren, wobei die Schaltung und das Verfahren eine verringerte Chipfläche benötigen und die Modulo-Adressierung ohne erhöhte Schaltungsverzögerung ausgeführt wird.
Die Aufgabe wird durch den Adreßerzeuger nach Anspruch 1 bzw. das Verfahren nach Anspruch 4 gelöst.
Ein Ausführungsbeispiel eines Modulo-Adreßerzeugers gemäß der Erfindung schließt einen ersten Addierer, der einen aktuellen Adreßwert und einen Adreßinkrementwert addiert, um einen inkrementierten Adreßwert zu erzeugen, einen Invertierer, der einen komplementären Maximumadreßwert erzeugt, und einen zweiten Addierer ein, der den komplementären Maximumadreßwert und einen Minimumadreßwert eines Datenbereichs addiert, um einen Umlaufkorrekturwert zu erzeugen. Der Modulo-Adreßerzeuger schließt ebenfalls eine Addierer-/Subtrahierereinheit ein, die den inkrementierten Adreßwert und den Umlaufkorrekturwert als Reaktion auf einen positiven Wert eines Vorzeichenbits des Adreßinkrements addiert und den Umlaufkorrekturwert vom inkrementierten Adreßwert als Reaktion auf einen negativen Wert des Vorzeichenbits subtrahiert, um einen korrigierten Adreßwert zu erzeugen. Ein Vergleicher stellt fest, ob der inkrementierte Adreßwert innerhalb eines Adreßbereiches liegt, der durch die Maximumadresse und Minimumadresse festgelegt ist, und erzeugt ein Auswahlsignal mit einem ersten logischen Wert, wenn der inkrementierte Adreßwert innerhalb des Adreßbereichs liegt, und erzeugt einen zweiten logischen Wert, wenn der inkrementierte Adreßwert außerhalb des Adreßbereichs liegt. Das Auswahlsignal steuert dann einen Multiplexer, der als Reaktion auf den ersten logischen Wert des Auswahlsignals den inkrementierten Adreßwert als Ausgangswert für eine nächste Adresse auswählt und als Reaktion auf den zweiten logischen Wert des Auswahlsignals den korrigierten Adreßwert als Ausgangssignal für die nächste Adresse auswählt.
Vorteilhafte Ausgestaltungen des Modulo-Adreßerzeugers sind Gegenstand von Unteransprüchen.
Ein Ausführungsbeispiel des Verfahrens zur Modulo-Adreß­ erzeugung gemäß der Erfindung schließt das Erzeugen eines inkrementierten Adreßwerts durch Addieren einer aktuellen Adresse zu einem Adreßinkrement, das Erzeugen eines Umlaufkorrekturwerts durch Addieren eines Komplements einer Maximumadresse eines Datenbereichs zu einer Minimumadresse des Datenbereichs, das Erzeugen eines korrigierten Adreßwerts durch Subtrahieren des Umlaufkorrekturwerts von dem inkrementierten Adreßwert, wenn ein Vorzeichenbit des Adreßinkrements einen ersten logischen Wert aufweist, und das Addieren des Umlaufkorrekturwerts zum inkrementierten Adreßwerts, wenn das Vorzeichenbit einen zweiten logischen Wert aufweist, das Vergleichen des inkrementierten Adreßwerts mit einem Adreßbereich, der durch die Maximumadresse und die Minimumadresse definiert ist, um ein Auswahlsignal zu erzeugen, und das Auswählen des inkrementierten Adreßwerts als nächsten Adreßwert, wenn der inkrementierte Adreßwert innerhalb des Adreßbereichs liegt, und das Auswählen des korrigierten Adreßwerts als den nächsten Adreßwert ein, wenn die inkrementierte Adresse außerhalb des Adreßbereichs liegt.
Die Erfindung wird nachstehen anhand der Fig. näher erläutert. Es zeigen:
Fig. 1 ein Blockdiagram eines Ausführungsbeispiels eines Modulo-Adreßerzeugers gemäß der Erfindung und
Fig. 2 ein Blockdiagram eines herkömmlichen Modulo-Adreß­ erzeugers.
Ein Ausführungsbeispiel einer Modulo-Adreßschaltung 200 mit verringerter Verzögerung gemäß der Erfindung ist in Fig. 1 dargestellt. Die Modulo-Adreßschaltung 200 schließt einen ersten Addierer 21 mit geringer Geschwindigkeit, um einen inkrementierten Adreßwert Sa durch Addieren der aktuellen Adresse A und des Adreßinkrements I zu erzeugen, und einen zweiten Addierer 22 mit geringer Geschwindigkeit ein, um einen Umlaufkorrekturwert Sb durch Addieren des Einerkomplements inv(M) einer Maximumadresse M und einer Basisadresse B zu erzeugen, so daß Sb = B + inv(M). Das Einerkomplement inv(M) der Maximumadresse M wird hier durch einen Invertierer INV2 aus M erzeugt. Eine Addierer-/Subtra­ hierereinheit 23 führt eine Addition des Umlaufkorrekturwerts Sb zum inkrementierten Adreßwert Sa aus, wenn sign(I) = 0, oder führt die Subtraktion des Umlaufkorrekturwerts Sb vom inkrementierten Adreßwert Sa aus, wenn sign(I) = 1, um einen korrigierten Adreßwert Sc zu erzeugen. Ein Vergleicher 24 prüft, ob der durch den ersten Addierer 21 erzeugte, inkrementierte Adreßwert Sa innerhalb des Bereichs der Adressen von der Basisadresse B bis zur Maximumadresse M liegt und erzeugt ein Auswahlsignal Sd, wobei Sd = 1, wenn der inkrementierte Adreßwert Sa innerhalb des Bereichs liegt, und Sd = 0, wenn die inkrementierte Adresse Sa außerhalb des Bereichs liegt. In Abhängigkeit vom Auswahlsignal Sd vom Vergleicher 24 wählt ein Ausgangsmultiplexer 25 (MUX) entweder die inkrementierte Adresse Sa vom ersten Addierer 21 oder die korrigierte Adresse Sc von der Addierer-/Subtra­ hierereinheit 23 als Ausgangswert für die nächste Adresse NEXT_A aus.
Wenn I ≧ 0 und A + I < M, kann die obige Gleichung (1) wie folgt geschrieben werden:
NEXT_A = A + I - (M - B + 1);
= A + I - M + B - 1;
= A + I + (B + inv(M)) (6).
Wenn I < 0 und A + I < B, dann kann auf ähnliche Weise die obige Gleichung (2) wie folgt geschrieben werden:
NEXT_A = A + I + (M - B + 1);
= A + I - B + M + 1;
= A + I - (B + inv(M)) (7).
Für alle anderen Zustände ist die nächste Adresse NEXT_A:
NEXT_A = A + I.
Die obigen Gleichungen (6) und (7) können in Abhängigkeit des inkrementierten Adreßwerts Sa vom ersten Addierer 21, des Umlaufkorrekturwerts Sb vom zweiten Addierer 22, des korrigierten Adreßwerts Sc von der Addierer-/Subtra­ hierereinheit 23 und des Auswahlsignals Sd vom Vergleicher 24 wie folgt geschrieben:
Sa = A + I;
Sb = B + inv(M);
Sc = Sa + Sb, wenn sign(I) = 0, oder
Sc = Sa - Sb, wenn sign(I) = 1;
Sd = 1, wenn B ≦ Sa ≦ M, oder
Sd = 0, wenn B < Sa und Sa < M;
NEXT_A = Sa, wenn Sd = 1, oder
NEXT A = Sc, wenn Sd = 0 (8).
Aus obigem Gleichungssatz (8) folgt, daß der inkrementierte Adreßwert Sa durch Addieren der aktuellen Adresse A zum Adreßinkrement I im ersten Addierer 21 erzeugt wird. Der Umlaufkorrekturwert Sb wird durch Addieren des Komplements inv(M) der Maximumadresse M zur Basisadresse B mittels des zweiten Addierers 22 erzeugt. Die korrigierte Adresse Sc wird in Abhängigkeit des Vorzeichenbits sign(I) des Adreßinkrements I, durch Addition oder Subtraktion des Umlaufkorrekturwerts Sb zum oder vom inkrementierten Adreßwert Sa erzeugt. Das Auswahlsignal Sd wird durch den Vergleicher 23 erzeugt, indem geprüft wird, ob die inkrementierte Adresse Sa im Bereich zwischen der Maximumadresse M und der Basisadresse B liegt. Falls die inkrementierte Adresse Sa zwischen der Maximumadresse M und der Basisadresse B liegt, wird vom Multiplexer 25 die inkrementierte Adresse Sa als Ausgangswert für NEXT_A ausgewählt. Falls die inkrementierte Adresse Sa nicht innerhalb des Bereichs zwischen der Maximumadresse M und der Basisadresse B liegt, dann wird die korrigierte Adresse Sc als Ausgangswert für NEXT_A ausgewählt.
Obwohl die Modulo-Adreßschaltung 200 unter Verwendung von drei Addierern die Gleichung (8) implementiert, ähnlich zu den drei Addierern, die bei der Modulo-Adreßschaltung 100 erforderlich sind, sind die Addierer der Modulo-Adreß­ schaltung 200 nicht in Reihe geschaltet und somit wird kein kritischer Pfad ausgebildet. Da zur Implementierung der Gleichung (8) Addierer mit langsamer Geschwindigkeit für die Addierer 21 und 22 sowie die Addierer-/Subtra­ hierereinheit 23 verwendet werden, ist deshalb trotz der Addition des Vergleichers 24 zum Feststellen, ob die inkrementierte Adresse Sa im Bereich zwischen der Basisadresse B und der Maximumadresse M liegt, die Modulo-Adreß­ schaltung 200 vorteilhaft bezüglich der zur Implementierung der Schaltung notwendigen Schaltungsfläche und erzielt immer noch Ausführungsgeschwindigkeiten, die für eine Anwendung bei der digitalen Hochgeschwindigkeits-Signal­ verarbeitung geeignet sind.
Wie dies oben dargestellt wurde, weisen der Modulo-Adreß­ erzeuger und das Verfahren der Erfindung, ohne die Verwendung von Hochgeschwindigkeits-Addierern, eine verringerte Verzögerungszeit für die Additionsoperation auf und können im Vergleich mit Modulo-Adreßschaltungen, die Hochgeschwindigkeitsaddierer verwenden, eine vorteilhafte Leistungsfähigkeit bei geringer integrierter Chipfläche erreichen.

Claims (4)

1. Ein Modulo-Adreßerzeuger, der aufweist:
einen ersten Addierer (21) zum Empfangen eines aktuellen Adreßwerts und eines Adreßinkrementwerts und zum Addieren des aktuellen Adreßwerts und des Adreßinkrementwerts, um einen inkrementierten Adreßwert zu erzeugen;
einen Invertierer zum Empfangen eines Maximumadreßwerts eines Datenbereichs und zum Erzeugen des komplementären Maximumadreßwerts;
einen zweiten Addierer (22) zum Empfangen des komplementären Maximumadreßwerts und des Minimumadreßwerts eines Datenbereichs und zum Addieren des komplementären Maximumadreßwerts und des Minimumadreßwerts, um einen Umlaufkorrekturwert zu erzeugen;
eine Addierer-/Subtrahierereinheit (23) zum Empfangen des inkrementierten Adreßwerts, des Umlaufkorrekturwerts und eines Vorzeichenbits des Adreßinkrementwerts, wobei die Addierer-/Subtrahierereinheit weiterhin als Reaktion auf einen positiven Wert des Vorzeichenbits den inkrementierten Adreßwert und den Umlaufkorrekturwert addiert und als Reaktion auf einen negativen Wert des Vorzeichenbits den Umlaufkorrekturwert vom inkrementierten Adreßwert abzieht, um einen korrigierten Adreßwert zu erzeugen;
einen Vergleicher (24) zum Empfangen des inkrementierten Adreßwerts, zum Feststellen, ob der inkrementierte Adreßwert innerhalb eines Adreßbereichs liegt, der durch die Maximumadresse und die Minimumadresse definiert ist, und zum Erzeugen eines Auswahlsignals, das einen ersten logischen Wert aufweist, wenn der inkrementierte Adreßwert innerhalb des Adreßbereichs liegt, und einen zweiten logischen Wert aufweist, wenn der inkrementierte Adreßwert außerhalb des Adreßbereichs liegt; und
einen Multiplexer (25) zum Empfangen des inkrementierten Adreßwerts, des korrigierten Adreßwerts und des Auswahlsignals, wobei der Multiplexer weiterhin als Reaktion auf den ersten logischen Wert des Auswahlsignals den inkrementierten Adreßwert als Ausgangswert für eine nächste Adresse auswählt und als Reaktion auf den zweiten logischen Wert des Auswahlsignals den korrigierten Adreßwert als Ausgangswert für die nächste Adresse auswählt.
2. Modulo-Adreßerzeuger nach Anspruch 1, bei dem der erste Addierer (21) und der zweite Addierer (22) Addierer mit niedriger Geschwindigkeit sind.
3. Modulo-Adreßerzeuger nach Anspruch 1, bei dem die Addierer-/Subtrahierereinheit (23) eine Addierer-/Subtra­ hierereinheit mit niedriger Geschwindigkeit ist.
4. Ein Modulo-Adreßerzeugungsverfahren, das die Schritte aufweist:
Erzeugen eines inkrementierten Adreßwerts durch Addieren einer aktuellen Adresse zu einem Adreßinkrement;
Erzeugen eines Umlaufkorrekturwerts durch Addieren des Komplements einer Maximumadresse eines Datenbereichs zu einer Minimumadresse des Datenbereichs;
Erzeugen eines korrigierten Adreßwerts durch Subtrahieren des Umlaufkorrekturwerts von dem inkrementierten Adreßwert, wenn ein Vorzeichenbit des Adreßinkrements einen ersten logischen Wert aufweist, und
Addieren des Umlaufkorrekturwerts zum inkrementierten Adreßwert, wenn das Vorzeichenbit einen zweiten logischen Wert aufweist;
Vergleichen des inkrementierten Adreßwerts mit einem Adreßbereich, der durch die Maximumadresse und durch die Minimumadresse definiert ist, um ein Auswahlsignal zu erzeugen;
Auswählen des inkrementierten Adreßwerts als nächsten Adreßwert, wenn der inkrementierte Adreßwert innerhalb des Adreßbereichs liegt, und Auswählen des korrigierten Adreßwerts als den nächsten Adreßwert, wenn die inkrementierte Adresse außerhalb des Adreßbereichs liegt.
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