DE19737294A1 - Verfahren zur Herstellung eines induktiven oder Kondensatorelements auf einem Halbleiterchip - Google Patents

Verfahren zur Herstellung eines induktiven oder Kondensatorelements auf einem Halbleiterchip

Info

Publication number
DE19737294A1
DE19737294A1 DE19737294A DE19737294A DE19737294A1 DE 19737294 A1 DE19737294 A1 DE 19737294A1 DE 19737294 A DE19737294 A DE 19737294A DE 19737294 A DE19737294 A DE 19737294A DE 19737294 A1 DE19737294 A1 DE 19737294A1
Authority
DE
Germany
Prior art keywords
metal
dielectric
etched
metal layer
metal layers
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
DE19737294A
Other languages
English (en)
Other versions
DE19737294B4 (de
Inventor
Ji Zhao
Chih Sieh Teng
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
National Semiconductor Corp
Original Assignee
National Semiconductor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by National Semiconductor Corp filed Critical National Semiconductor Corp
Publication of DE19737294A1 publication Critical patent/DE19737294A1/de
Application granted granted Critical
Publication of DE19737294B4 publication Critical patent/DE19737294B4/de
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/10—Inductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H01L23/5223—Capacitor integral with wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5227—Inductive arrangements or effects of, or between, wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

Die Erfindung betrifft ein Verfahren zur Herstellung eines induktiven oder Kondensatorelements auf einem Halbleiterchip entspre­ chend dem Oberbegriff des Anspruchs 1.
Kondensatoren, insbesondere solche mit parallelen Platten, sind die wichtigsten Komponenten in VLSI-Schaltkreisen. Diese umfassen zwei parallele Platten, die horizontal, das heißt parallel zur Chipebene orientiert und durch ein Dielektrikum voneinander getrennt sind. Die Kapazitanz ist definiert durch
wobei A die Fläche einer der Platten und d die dielektrische Dicke zwi­ schen den Platten und ∈ die Dielektrizitätskonstante ist. Um die Kapa­ zität zu erhöhen, muß man entweder A vergrößern oder d verkleinern oder beides. Bei der Hinwendung zu kleineren Geometrien ist jedoch eine Ver­ größerung von A nicht praktikabel. Auch ein Vermindern von d führt zu verstärkter Komplexität bei der Herstellung.
Eine weitere bedeutende Komponente in VLSI-Schaltkreisen ist die Induktivität. Induktivitäten mit hohem Leistungsfaktor Q sind beson­ ders für Hochfrequenzanwendungen wie bei drahtlosen Kommunikationen wünschenswert. Q ist definiert als
wobei ω0 die Resonanzwinkelfrequenz des Induktors, Rm der Widerstand des Metalldrahtes, Rd der äquivalente Rauschwiderstand aufgrund des dielektrischen Verlustes und Rrad der äquivalente Widerstand aufgrund der Radiofrequenzemission vom Induktor ist, während L die Induktanz einer Spule definiert ist als
wobei µ die Permeabilität des Dielektrikums, r der Spulenradius, 1 die Spulenlänge und m die Anzahl von Schleifen pro Länge der Spule ist.
Üblicherweise werden Induktoren aus einem Metall in einer Spi­ rale gebildet, obwohl auch kreisförmige und quadratische Induktorge­ staltungen bekannt sind.
Aus den obigen Beziehungen ist ersichtlich, daß Q mit anstei­ gendem L und abnehmendem spezifischen Widerstand ansteigt. Der Metall­ widerstand Rm kann in Spiralen vermindert werden, die unterschiedliche Metallschichten besitzen, die über Durchkontakte parallel verbunden sind. Alternativ reduziert das Einsetzen einer Spirale in eine Öffnung, die an der Substratoberfläche geätzt wird, Rd- jedoch ist ein derartiger Vorgang relativ kompliziert.
Eine weitere Technik zur Herstellung von Induktoren mit hohem Q ist bei Merrill, et al. "Optimization of Hich Q Integrated Inductors for Multi-level Metal CMOS", IEEE IEDM Digest, 1995, Seite 983-986, beschrieben. Hiernach werden Induktoren aus Spule und Spirale in Reihe mittels eines Dreischichtmetall-CMOS-Verfahrens hergestellt.
Bei der Herstellung von Kontakten und Mehrschichtverbindungen in integrierten Schaltkreisstrukturen der CMOS-Technologie ist es be­ kannt, in einem Dielektrikum ausgebildete Öffnungen mit Metall zu fül­ len, um Durchkontaktierungen vorzunehmen.
Aufgabe der vorliegenden Erfindung ist es, ein Verfahren nach dem Oberbegriff des Anspruchs 1 zu schaffen, das es ermöglicht, induk­ tive oder Kondensatorelemente hoher Qualität in einfacher Weise im Rahmen der VLSI-Technologie herzustellen.
Diese Aufgabe wird entsprechend dem kennzeichnenden Teil des Anspruchs 1 gelöst.
Auf diese Weise werden unter Zuhilfenahme der Durchkontaktie­ rungstechnik vertikal zur Chipebene verlaufende Metallplatten zur Aus­ bildung eines induktiven oder Kondensatorelements in einem Dielektrikum beispielsweise über NMOS- und/oder PMOS-Transistoren gebildet.
Weitere Ausgestaltungen der Erfindung sind der nachfolgenden Beschreibung und den Unteransprüchen zu entnehmen.
Die Erfindung wird nachstehend anhand der in den beigefügten Abbildungen dargestellten Ausführungsbeispiele näher erläutert.
Fig. 1 bis 7 zeigen Profile, wie sie in verschiedenen aufein­ anderfolgenden Schritten bei der Herstellung eines Induktors auftreten.
Fig. 8 zeigt im Schnitt einen nach dem Verfahren hergestellten Induktor mit hohem Q.
Fig. 9 zeigt eine Draufsicht auf einen spiralförmigen Induk­ tor.
Fig. 10 zeigt im Schnitt einen Kondensator mit parallelen Platten.
Fig. 11 zeigt eine Draufsicht auf einen Kondensator mit paral­ lelen Platten, der nach dem Verfahren hergestellt ist.
Gemäß Fig. 1 wird zunächst eine Metallschicht 20 über einem ersten Dielektrikum 22 beispielsweise durch Sputtern etwa aus Aluminium oder Kupfer aufgebracht. Das Profil des Halbleiterbausteins in diesem Verfahrenszustand ist in Fig. 1 dargestellt.
Vor dem Aufbringen der Metallschicht 20 kann es wünschenswert sein, das Dielektrikum 22 sauber zu sputtern. Ferner kann es zweckmäßig sein, eine dünne Unterschicht 24 aus einem Material wie TiN vor dem Aufbringen der Metallschicht 20 abzulagern, um die Durchkontaktleit­ fähigkeit zu verbessern, und nach dem Aufbringen der Metallschicht 20 eine dünne TiN-26 (beispielsweise etwa 250 Å) als dünne Antireflexions­ beschichtung aufzubringen. Zusätzlich sind darunter befindliche NMOS- und PMOS-Transistoren 28, 30 dargestellt, die vorher auf dem Chip aus­ gebildet wurden.
Das Bemustern und Ätzen der Metallschicht 20 kann durch photo­ lithographisches Bearbeiten einer Photoresistschicht 32 und metallisches Atzen erfolgen, wodurch eine Topographie 34 in der Metallschicht 20 er­ zeugt wird, so daß sich das in Fig. 2 dargestellte Profil ergibt, wonach über der Metallschicht 20 ein zweites Dielektrikum 36 aufgebracht wird, vgl. Fig. 3.
Das Aufbringen des Dielektrikums 36 kann verschiedene Stufen umfassen, beispielsweise das Aufbringen einer TEOS-Basisschicht 38 (bei­ spielsweise 3000 Å), gefolgt von einer SOG-Schleuderschicht 40 (4000 Å) und einer TEOS-Deckschicht 42 (16000 Å). Das Dielektrikum 36 kann bei­ spielsweise durch chemisch-mechanisches Polieren (CMP) planiert und da­ nach maskiert und geätzt werden, um eine oder mehrere Öffnungen zu bil­ den, die dann mit Metall gefüllt werden.
Das Profil nach Maskieren (mit Resist 44) und Ätzen des zwei­ ten Dielektrikums 36 ist in Fig. 4 dargestellt. Es ist ersichtlich, daß sich jeder Durchkontakt 46 von der Oberseite der Metallschicht 20 durch das Dielektrikum 36 erstreckt. Die Breite "w" des Durchkontakts 46 (Fig. 8) sollte nicht größer als die Stärke der Metallschicht 20 sein. Die Länge 1 des Durchkontaktstopfens 48 sollte sich längs der Länge der geätzten ersten Metallschicht 20 erstrecken. Wie in den Fig. 5 und 8 dargestellt, wird jeder Durchkontakt 46 mit einem Metallstopfen 48 bei­ spielsweise aus Wolfram, Aluminium oder Kupfer gefüllt und kann eine Grenzschicht oder eine Auskleidung 50 (beispielsweise 300 Å Ti/TiN) auf­ weisen, die sich ebenfalls längs des zweiten Dielektrikums 38 erstreckt.
Der Metallstopfen 48 in jedem Durchkontakt 46 wird durch metallisches Zurückätzen gebildet, um überflüssiges Metall benachbart zum Durchkon­ takt 46 (außenseitig hiervon) zu entfernen.
Zur Herstellung eines Induktors wird nur ein Metallstopfen 48 zwischen der ersten und zweiten Metallschicht 20, 52 benötigt. Die Länge des Stopfens sollte sich längs der Länge der ersten und zweiten Metall­ schicht 20, 52 erstrecken. Für Kondensatoren werden zwei benachbarte Durchkontakte 46, 47 Seite an Seite in diesem Schritt (wie in Fig. 10 dargestellt) ausgebildet und mit Metallstopfen 48 gefüllt. Auf diese Weise werden Kondensatorplatten 66, 68 (separiert durch ein Dielektri­ kum) aus den Metallstopfen 48 gebildet, wobei die Kondensatorplatten 66, 68 vertikal, das heißt senkrecht zur Chipebene, angeordnet sind.
Wie in Fig. 6 dargestellt, wird die zweite Metallschicht 52 beispielsweise aus Aluminium oder Kupfer in einer Stärke von beispiels­ weise 4500 A aufgebracht. Die Metallschicht 52 ist mit der Metallschicht 20 durch den oder die Metallstopfen 48 verbunden, so daß auf diese Weise ein Induktions- oder ein Kondensatorelement gebildet wird. Die Metall­ schicht 52 kann dann mit einem Resist 54 maskiert und geätzt werden, so daß sich die in Fig. 7 dargestellte Struktur ergibt. Nach Ätzen sollte die zweite Metallschicht 52 die gleiche Länge wie die geätzte erste Metallschicht 20 aufweisen.
Auf diese Weise gebildete Induktorelemente besitzen einen stark erniedrigten Widerstand, da der Metallstopfen 48 die Metallschicht 20 mit der Metallschicht 52 kurzschließt. Zusätzlich werden elektrische Feldlinien im wesentlichen innerhalb des Induktors gehalten und gehen aufgrund der großen Höhe des durch die Metallschichten 20, 52 und den Metallstopfen 48 gebildeten Draht nicht verloren. Der äquivalente Rauschwiderstand des Induktors aufgrund der Emission eines radiofre­ quenten elektromagnetischen Feldes wird drastisch reduziert und eine hohe Q-Leistung wird erhalten.
Spiralförmige Induktordrähte 62, die entsprechend Fig. 9 ge­ staltet sind, können hergestellt werden.
Fig. 10 zeigt einen Kondensator 64 aus parallelen Platten, bei dem die Kondensatorplatten 66, 68 aus zwei Metallschichten 20, 52 und den Metallstopfen 48 in benachbarten Durchkontakten 46, 47 gebildet sind. Die Kondensatorplatten 66, 68 sind vertikal zur Chipebene orien­ tiert und werden durch in das Dielektrikum 36 gefüllte Metallstopfen 48 gebildet.
Fig. 11 zeigt eine praktische Ausgestaltung 70 zur Herstellung von Kondensatorelementen, die eine effiziente Ausnutzung des Oberflä­ chenbereichs auf dem Chip ermöglicht. Die Kondensatorplatten 66, 68 können auch anstatt aus senkrecht zueinander verlaufenden Abschnitten aus kreisförmigen oder elliptischen Formen oder dergleichen bestehen.
Die Metallstopfen 48 brauchen auch nicht rechteckig oder qua­ dratisch im Schnitt zu sein, andere Geometrien können ebenso verwendet werden.

Claims (4)

1. Verfahren zur Herstellung eines induktiven oder Kondensa­ torelements auf einem Halbleiterchip, dadurch gekennzeich­ net, daß in einem zwischen zwei Metallschichten (20, 52) vorbestimmter Form parallel zur Chipebene angeordneten Dielektrikum (36) wenigstens ein die Metallschichten (20, 52) durchkontaktierender Metallstopfen (48) von der Länge der Metallschichten (20, 52) angeordnet wird.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß der Metallstopfen (48) aus Wolfram, Aluminium oder Kupfer hergestellt wird.
3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß zunächst eine Metallschicht (20) über einem Dielektrikum (22) gebil­ det, bemustert und geätzt, darauf ein weiteres Dielektrikum (38) aufge­ bracht, planiert und zum Ausbilden von wenigstens einer Öffnung darin bemustert und geätzt wird, die Öffnung zur Ausbildung eines Metallstop­ fens (48) mit Metall gefüllt und eine weitere Metallschicht (52) aufge­ bracht, bemustert und geätzt wird.
4. Halbleiterbaustein mit wenigstens einem induktiven oder Kondensatorelement, dadurch gekennzeichnet, daß in einem zwischen zwei entsprechend gestalteten Metallschichten (20, 52) parallel zur Chipebene angeordneten Dielektrikum (36) wenigstens ein die Metallschichten (20, 52) durchkontaktierender Metallstopfen (48) von der Länge der Metall­ schichten (20, 52) angeordnet ist.
DE19737294A 1996-10-02 1997-08-27 Halbleiterbaustein mit wenigstens einem Kondensatorelement mit parallelen Kondensatorplatten sowie Verfahren zu seiner Herstellung Expired - Fee Related DE19737294B4 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US08/726.311 1996-10-02
US08/726,311 US5861647A (en) 1996-10-02 1996-10-02 VLSI capacitors and high Q VLSI inductors using metal-filled via plugs

Publications (2)

Publication Number Publication Date
DE19737294A1 true DE19737294A1 (de) 1998-04-16
DE19737294B4 DE19737294B4 (de) 2006-08-10

Family

ID=24918082

Family Applications (1)

Application Number Title Priority Date Filing Date
DE19737294A Expired - Fee Related DE19737294B4 (de) 1996-10-02 1997-08-27 Halbleiterbaustein mit wenigstens einem Kondensatorelement mit parallelen Kondensatorplatten sowie Verfahren zu seiner Herstellung

Country Status (3)

Country Link
US (2) US5861647A (de)
KR (1) KR100308437B1 (de)
DE (1) DE19737294B4 (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2002029863A1 (de) * 2000-10-04 2002-04-11 Infineon Technologies Ag Verfahren zum herstellen eines mikroelektronischen schaltkreises und mikroelektronischer schaltkreis

Families Citing this family (52)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6060759A (en) * 1998-03-06 2000-05-09 International Business Machines Corporation Method and apparatus for creating improved inductors for use with electronic oscillators
US6169008B1 (en) * 1998-05-16 2001-01-02 Winbond Electronics Corp. High Q inductor and its forming method
US6107136A (en) * 1998-08-17 2000-08-22 Motorola Inc. Method for forming a capacitor structure
US6885275B1 (en) 1998-11-12 2005-04-26 Broadcom Corporation Multi-track integrated spiral inductor
JP2000174206A (ja) * 1998-12-10 2000-06-23 Sony Corp 半導体装置およびその製造方法
US6303423B1 (en) * 1998-12-21 2001-10-16 Megic Corporation Method for forming high performance system-on-chip using post passivation process
US6495442B1 (en) 2000-10-18 2002-12-17 Magic Corporation Post passivation interconnection schemes on top of the IC chips
US8178435B2 (en) * 1998-12-21 2012-05-15 Megica Corporation High performance system-on-chip inductor using post passivation process
US7381642B2 (en) * 2004-09-23 2008-06-03 Megica Corporation Top layers of metal for integrated circuits
US6965165B2 (en) 1998-12-21 2005-11-15 Mou-Shiung Lin Top layers of metal for high performance IC's
EP1426983B1 (de) * 1999-01-28 2007-08-22 Broadcom Corporation Mehrspurige integrierte Spiralinduktivität
US6218729B1 (en) 1999-03-11 2001-04-17 Atmel Corporation Apparatus and method for an integrated circuit having high Q reactive components
US6496053B1 (en) * 1999-10-13 2002-12-17 International Business Machines Corporation Corrosion insensitive fusible link using capacitance sensing for semiconductor devices
US6531945B1 (en) * 2000-03-10 2003-03-11 Micron Technology, Inc. Integrated circuit inductor with a magnetic core
US6274899B1 (en) 2000-05-19 2001-08-14 Motorola, Inc. Capacitor electrode having conductive regions adjacent a dielectric post
US7271489B2 (en) 2003-10-15 2007-09-18 Megica Corporation Post passivation interconnection schemes on top of the IC chips
US7372161B2 (en) * 2000-10-18 2008-05-13 Megica Corporation Post passivation interconnection schemes on top of the IC chips
US6714113B1 (en) 2000-11-14 2004-03-30 International Business Machines Corporation Inductor for integrated circuits
US6534843B2 (en) * 2001-02-10 2003-03-18 International Business Machines Corporation High Q inductor with faraday shield and dielectric well buried in substrate
DE10106729A1 (de) * 2001-02-14 2002-09-05 Infineon Technologies Ag Verfahren zur Herstellung einer Leiterbahn in einer Leiterbahnebene und ein Halbleiterbauelement mit einer Leiterbahn
US6362012B1 (en) * 2001-03-05 2002-03-26 Taiwan Semiconductor Manufacturing Company Structure of merged vertical capacitor inside spiral conductor for RF and mixed-signal applications
US7038294B2 (en) 2001-03-29 2006-05-02 Taiwan Semiconductor Manufacturing Company, Ltd. Planar spiral inductor structure with patterned microelectronic structure integral thereto
US6639298B2 (en) * 2001-06-28 2003-10-28 Agere Systems Inc. Multi-layer inductor formed in a semiconductor substrate
US6759275B1 (en) 2001-09-04 2004-07-06 Megic Corporation Method for making high-performance RF integrated circuits
US7310039B1 (en) 2001-11-30 2007-12-18 Silicon Laboratories Inc. Surface inductor
US7053460B2 (en) * 2001-12-21 2006-05-30 International Business Machines Corporation Multi-level RF passive device
KR100481197B1 (ko) * 2002-05-29 2005-04-13 전자부품연구원 내장형 세라믹 인덕터의 제조방법
US7141883B2 (en) * 2002-10-15 2006-11-28 Silicon Laboratories Inc. Integrated circuit package configuration incorporating shielded circuit element structure
US20040222511A1 (en) * 2002-10-15 2004-11-11 Silicon Laboratories, Inc. Method and apparatus for electromagnetic shielding of a circuit element
US7253871B2 (en) * 2003-01-09 2007-08-07 University Of Rochester Efficient room-temperature source of polarized single photons
US7319277B2 (en) 2003-05-08 2008-01-15 Megica Corporation Chip structure with redistribution traces
US7400025B2 (en) * 2003-05-21 2008-07-15 Texas Instruments Incorporated Integrated circuit inductor with integrated vias
TWI236763B (en) * 2003-05-27 2005-07-21 Megic Corp High performance system-on-chip inductor using post passivation process
US20050014317A1 (en) * 2003-07-18 2005-01-20 Pyo Sung Gyu Method for forming inductor in semiconductor device
US7459790B2 (en) 2003-10-15 2008-12-02 Megica Corporation Post passivation interconnection schemes on top of the IC chips
US7207096B2 (en) * 2004-01-22 2007-04-24 International Business Machines Corporation Method of manufacturing high performance copper inductors with bond pads
KR100579481B1 (ko) * 2004-02-14 2006-05-15 삼성전자주식회사 인터디지털 커패시터를 이용한 소형 다층 대역 통과 필터
US7375411B2 (en) * 2004-06-03 2008-05-20 Silicon Laboratories Inc. Method and structure for forming relatively dense conductive layers
US8008775B2 (en) 2004-09-09 2011-08-30 Megica Corporation Post passivation interconnection structures
US7355282B2 (en) 2004-09-09 2008-04-08 Megica Corporation Post passivation interconnection process and structures
US7521805B2 (en) * 2004-10-12 2009-04-21 Megica Corp. Post passivation interconnection schemes on top of the IC chips
US8384189B2 (en) 2005-03-29 2013-02-26 Megica Corporation High performance system-on-chip using post passivation process
US7268645B2 (en) 2005-05-09 2007-09-11 Seiko Epson Corporation Integrated resonator structure and methods for its manufacture and use
CN102157494B (zh) 2005-07-22 2013-05-01 米辑电子股份有限公司 线路组件
US7501924B2 (en) * 2005-09-30 2009-03-10 Silicon Laboratories Inc. Self-shielding inductor
US7504705B2 (en) 2006-09-29 2009-03-17 International Business Machines Corporation Striped on-chip inductor
US8749021B2 (en) * 2006-12-26 2014-06-10 Megit Acquisition Corp. Voltage regulator integrated with semiconductor chip
EP2380415B1 (de) 2008-12-26 2019-07-31 QUALCOMM Incorporated Chipgehäuse mit integrierten leistungsverwaltungsschaltungen und zugehörige verfahren
US8648664B2 (en) 2011-09-30 2014-02-11 Silicon Laboratories Inc. Mutual inductance circuits
US10157876B2 (en) * 2012-10-19 2018-12-18 Taiwan Semiconductor Manufacturing Company Limited Method of forming inductor with conductive trace
US10923417B2 (en) 2017-04-26 2021-02-16 Taiwan Semiconductor Manufacturing Company Limited Integrated fan-out package with 3D magnetic core inductor
US11610839B2 (en) 2019-10-29 2023-03-21 Globalfoundries U.S. Inc. Dummy fill structures

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4780795A (en) * 1986-04-28 1988-10-25 Burr-Brown Corporation Packages for hybrid integrated circuit high voltage isolation amplifiers and method of manufacture
ATE145495T1 (de) * 1990-05-31 1996-12-15 Canon Kk Verfahren zur verdrahtung einer halbleiterschaltung
US5305519A (en) * 1991-10-24 1994-04-26 Kawasaki Steel Corporation Multilevel interconnect structure and method of manufacturing the same
JP3063338B2 (ja) * 1991-11-30 2000-07-12 日本電気株式会社 半導体装置およびその製造方法
JP2875093B2 (ja) * 1992-03-17 1999-03-24 三菱電機株式会社 半導体装置
US5431987A (en) * 1992-11-04 1995-07-11 Susumu Okamura Noise filter
US5453402A (en) * 1992-12-15 1995-09-26 Advanced Micro Devices, Inc. Selective metal via plug growth technology for deep sub-micrometer ULSI
JP2919257B2 (ja) * 1993-12-15 1999-07-12 日本電気株式会社 多層配線半導体装置
JPH07235537A (ja) * 1994-02-23 1995-09-05 Mitsubishi Electric Corp 表面が平坦化された半導体装置およびその製造方法
US5391914A (en) * 1994-03-16 1995-02-21 The United States Of America As Represented By The Secretary Of The Navy Diamond multilayer multichip module substrate
US5610433A (en) * 1995-03-13 1997-03-11 National Semiconductor Corporation Multi-turn, multi-level IC inductor with crossovers
US5446311A (en) * 1994-09-16 1995-08-29 International Business Machines Corporation High-Q inductors in silicon technology without expensive metalization
US5471093A (en) * 1994-10-28 1995-11-28 Advanced Micro Devices, Inc. Pseudo-low dielectric constant technology
US5756395A (en) * 1995-08-18 1998-05-26 Lsi Logic Corporation Process for forming metal interconnect structures for use with integrated circuit devices to form integrated circuit structures
US5656849A (en) * 1995-09-22 1997-08-12 International Business Machines Corporation Two-level spiral inductor structure having a high inductance to area ratio
JP2904086B2 (ja) * 1995-12-27 1999-06-14 日本電気株式会社 半導体装置およびその製造方法
US5846876A (en) * 1996-06-05 1998-12-08 Advanced Micro Devices, Inc. Integrated circuit which uses a damascene process for producing staggered interconnect lines

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2002029863A1 (de) * 2000-10-04 2002-04-11 Infineon Technologies Ag Verfahren zum herstellen eines mikroelektronischen schaltkreises und mikroelektronischer schaltkreis
US7005360B2 (en) 2000-10-04 2006-02-28 Infineon Technologies Ag Method for fabricating a microelectronic circuit including applying metal over and thickening the integrated coil to increase conductivity

Also Published As

Publication number Publication date
KR100308437B1 (ko) 2001-12-17
US5861647A (en) 1999-01-19
DE19737294B4 (de) 2006-08-10
US6146958A (en) 2000-11-14
KR19980032338A (ko) 1998-07-25

Similar Documents

Publication Publication Date Title
DE19737294A1 (de) Verfahren zur Herstellung eines induktiven oder Kondensatorelements auf einem Halbleiterchip
DE102006058068B4 (de) Halbleiterbauelement mit Halbleiterchip und passivem Spulen-Bauelement sowie Verfahren zu dessen Herstellung
DE69533385T2 (de) Herstellungsverfahren von Verbindungen über Halbleitervorrichtungen
DE102008048651B4 (de) Verfahren zur Herstellung eines Halbleiterbauelements mit zwei Kondensatoren
DE3927181A1 (de) Spulenchip und herstellungsverfahren dafuer
EP1130654A1 (de) Integriertes Bauelement mit Metall-Isolator-Metall-Kondensator
DE10046910A1 (de) Halbleitervorrichtung
DE102004041889B4 (de) Halbleitervorrichtung mit gestapelten Halbleiterbauelementen und Verfahren zu deren Herstellung
DE112019002455T5 (de) Dünnfilmwiderstand in einer integrierten schaltung und herstellungsverfahren
DE10392479T5 (de) Spiralförmige Induktionsspule und Übertrager
WO1998008190A1 (de) Chipkarte mit einer induktionsspule und verfahren zu ihrer herstellung
DE3544539A1 (de) Halbleiteranordnung mit metallisierungsbahnen verschiedener staerke sowie verfahren zu deren herstellung
DE3416107A1 (de) Busleitungsanordnung mit hoher kapazitaet in schichtbauweise
DE10117291B4 (de) Variabler Induktor
DE60211628T2 (de) Zusammengesetzte elektronische bauteile
DE19716791B4 (de) Verfahren zum Herstellen von Kontaktöffnungen in einer mehrschichtigen Halbleiterstruktur
EP1261989B1 (de) Metall-isolator-metall-kondensator und verfahren zu seiner herstellung
DE10144462C1 (de) Elektronisches Bauteil mit wenigstens einem Halbleiterchip und Verfahren zu seiner Herstellung
DE102005028935B4 (de) Bauelement mit variabler Kapazität, welches eine hohe Genauigkeit aufweist
WO2001063652A1 (de) Halbleiterbauelement und herstellungsverfahren
EP1468433B1 (de) Spule auf einem halbleitersubstrat und verfahren zu deren herstellung
EP1315185A1 (de) Flacher Kondensator und Leiterplatte, die ihn einbettet
DE60012899T2 (de) Anordnung bezüglich leiterträger und herstellungsverfahren von solchen trägern
DE69934975T2 (de) Verfahren zur Herstellung von Kondensatorelementen auf einem Halbleitersubstrat
DE10206918A1 (de) Kondensatorelement und Verfahren zum Erzeugen eines Kondensatorelements

Legal Events

Date Code Title Description
OP8 Request for examination as to paragraph 44 patent law
8364 No opposition during term of opposition
R082 Change of representative
R119 Application deemed withdrawn, or ip right lapsed, due to non-payment of renewal fee

Effective date: 20140301