DE19655412B4

DE19655412B4 - Active matrix liquid crystal display device and manufacturing method

Info

Publication number: DE19655412B4
Application number: DE19655412A
Authority: DE
Inventors: Young-Jin Oh; Kyoung-Nam Lim
Original assignee: LG Display Co Ltd
Current assignee: LG Display Co Ltd
Priority date: 1995-11-25
Filing date: 1996-11-25
Publication date: 2009-05-28
Anticipated expiration: 2016-11-26
Also published as: DE19648729B4; GB2307768B; GB2307768A; GB9625097D0; DE19648729A1; FR2741740B1; FR2741740A1

Abstract

Matrix-Anordnung einer Flüssigkristallanzeige mit aktiver Matrix mit
einem Substrat (80),
einer sich auf dem Substrat (80) in eine erste Richtung erstreckenden Gate-Leitung (82) mit einem Loch (T), wobei ein erster Bereich entsprechend einem Gate-Elektroden-Bereich (82-1) und ein zweiter Bereich entsprechend einem Nicht-Gate-Elektroden-Bereich (82-2) benachbart zu dem Loch (T) gebildet werden, und die Gate-Leitung (82) einen Teil des Substrates (80) nicht bedeckt,
einer auf dem Substrat (80) ausgebildeten ersten Isolierschicht (85-1),
einer inselförmigen Halbleiterschicht, die über dem Gate-Elektroden-Bereich (82-1) und einem Teil des Lochs (T) der Gate-Leitung (82) gebildet ist und diese überlappt,
einem Ätz-Stopper (87), der auf einem Teil der Halbleiterschicht (86) ausgebildet ist,
einer auf dem Substrat (80) ausgebildeten Daten-Leitung (81), welche die Gate-Leitung (82) kreuzt und einen vorstehenden Teil aufweist, der in der ersten Richtung oberhalb des Gate-Elektroden-Bereichs der Gate-Leitung (82) verläuft und mit einem unbedeckten Teil der Halbleiterschicht (86) in Verbindung...Matrix arrangement of an active matrix liquid crystal display with
a substrate (80),
a gate line (82) having a hole (T) extending in a first direction on the substrate (80), wherein a first area corresponding to a gate electrode area (82-1) and a second area corresponding to a non-conductive area Gate electrode region (82-2) adjacent to the hole (T), and the gate line (82) does not cover part of the substrate (80),
a first insulating layer (85-1) formed on the substrate (80),
an island-shaped semiconductor layer formed over and overlapping the gate electrode region (82-1) and a part of the hole (T) of the gate line (82),
an etching stopper (87) formed on a part of the semiconductor layer (86)
a data line (81) formed on the substrate (80) which crosses the gate line (82) and has a protruding part extending in the first direction above the gate electrode area of the gate line (82) and associated with an uncovered portion of the semiconductor layer (86).

Description

Die Erfindung betrifft eine Matrix-Anordnung einer Flüssigkristallanzeige mit aktiver Matrix (AMLCD, Active Matrix Liquid Crystal Display), eine Flüssigkristallanzeigevorrichtung, die eine solche Matrix-Anordnung enthält, sowie Herstellverfahren für eine Matrix-Anordnung einer Flüssigkristallanzeige mit aktiver Matrix. Insbesondere betrifft die Erfindung eine Flüssigkristallanzeige mit aktiver Matrix (AMLCD, Active Matrix Liquid Crystal Display), bei der das Öffnungsverhältnis durch Optimierung der Gestaltung einer Bus-Leitung und der Strukturen eines Dünnschichttransistors (TFT, Thin Film Transistor) verbessert ist, um den Stromverbrauch zu verringern, die Bildleuchtdichte zu vergrößern und Reflexionen zu verringern, um dadurch das Kontrastverhältnis zu verbessern.The The invention relates to a matrix arrangement of a liquid crystal display with active matrix (AMLCD, Active Matrix Liquid Crystal Display), one Liquid crystal display device, which contains such a matrix arrangement, as well as manufacturing methods for one Matrix arrangement of a liquid crystal display with active matrix. In particular, the invention relates to a liquid crystal display active matrix (AMLCD, Active Matrix Liquid Crystal Display), at the opening ratio by Optimizing the design of a bus line and structures a thin film transistor (TFT, thin film transistor) is improved to power consumption reduce image luminance and reduce reflections, thereby the contrast ratio to improve.

Eine herkömmliche Flüssigkristallanzeige mit aktiver Matrix weist eine große Anzahl von Pixeln und zugehörigen Schalteinrichtungen, wie in einer Matrix angeordnete Dünnschichttransistoren, auf. Die Pixel sind miteinander mittels einer Mehrzahl von Gate-Leitungen, Datenbus-Leitungen und an jedem Ende der Gate-Leitungen und der Datenbus-Leitungen ausgebildeten Wulsten verbunden. Jedes Pixel weist eine Pixel-Elektrode auf, die mit den Schaltvorrichtungen zum Anlegen von Spannungen verbunden ist, die abhängig davon sind, ob vom Pixel Licht durchgelassen oder gesperrt werden soll. Die Flüssigkristallanzeige mit aktiver Matrix weist auch einen Speicherkondensator auf, um die elektrischen Eigenschaften des Pixels zu verbessern.A conventional Liquid crystal display with active matrix has a large Number of pixels and their associated Switching devices, such as thin-film transistors arranged in a matrix, on. The pixels are interconnected by means of a plurality of gate lines, Data bus lines and at each end of the gate lines and the Databus cables connected to trained beads. Each pixel has a pixel electrode on, with the switching devices for applying voltages connected, the dependent of these are whether the pixel is transmitting or blocking light should. The liquid crystal display with active matrix also has a storage capacitor to to improve the electrical properties of the pixel.

Wie aus 1 ersichtlich, weist in der Matrix-Anordnung einer Flüssigkristallanzeige mit aktiver Matrix jedes Pixel eine Gate-Leitung 1 und eine Daten-Leitung 2, die sich gegenseitig überkreuzen, eine von der Gate-Leitung 1 abzweigende Gate-Elektrode 11, eine die Gate-Elektrode 11 überdeckende Insel 14 aus amorphem Silizium, eine von der Daten-Leitung 2 abzweigende Source-Elektrode 16 und einen eine entsprechend der Source-Elektrode 16 ausgebildete Drain-Elektrode 17 aufweisenden Dünnschichttransistor 3 auf. Wie weiterhin aus 1 ersichtlich, ist eine Pixel-Elektrode 19 mit der Drain-Elektrode 17 verbunden. Ferner weist das Pixel einen Speicher-Kondensator 4 auf, der zwischen einer ersten mittels einer Verlängerung einer angrenzenden Gate-Leitung 1 gebildeten Kondensator-Elektrode und einer zweiten mittels eines Teil der die erste Elektrode überdeckende Pixel-Elektrode 19 gebildeten Speicherkondensator-Elektrode eingeschlossen ist.How out 1 As can be seen, in the matrix arrangement of an active matrix liquid crystal display, each pixel has a gate line 1 and a data line 2 that cross each other, one from the gate line 1 branching gate electrode 11 , one the gate electrode 11 covering island 14 made of amorphous silicon, one from the data line 2 branching source electrode 16 and one corresponding to the source electrode 16 trained drain electrode 17 having thin film transistor 3 on. How to continue 1 is a pixel electrode 19 with the drain electrode 17 connected. Furthermore, the pixel has a memory capacitor 4 on, which is between a first by means of an extension of an adjacent gate line 1 formed capacitor electrode and a second by means of a part of the first electrode covering the pixel electrode 19 formed storage capacitor electrode is included.

Wie aus 2 ersichtlich, dient in der herkömmlichen Flüssigkristallanzeige mit aktiver Matrix ein vorstehender Teil der Gate-Leitung als Gate-Elektrode 11 des Dünnschichttransistors. Die Gate-Elektrode 11 ist auf einem isolierendem Substrat 10 ausgebildet, und auf der nichtbedeckten Fläche des isolierenden Substrats 10 und der Gate-Elektrode 11 ist eine erste isolierende Schicht 13 ausgebildet. Wie ferner aus 2 ersichtlich, sind eine undotierte amorphe Siliziumschicht 14 und eine ohmsche Kontaktschicht 15 übereinander auf der isolierenden Schicht 13 ausgebildet. Die ohmsche Kontaktschicht 15 stellt keinen Teil des Kanals dar.How out 2 As can be seen, in the conventional active matrix liquid crystal display, a projecting portion of the gate line serves as a gate electrode 11 of the thin film transistor. The gate electrode 11 is on an insulating substrate 10 formed, and on the uncovered surface of the insulating substrate 10 and the gate electrode 11 is a first insulating layer 13 educated. As further out 2 can be seen, are an undoped amorphous silicon layer 14 and an ohmic contact layer 15 one above the other on the insulating layer 13 educated. The ohmic contact layer 15 does not represent part of the channel.

Dann ist eine Source-Elektrode 16 auf der dotierten amorphen Siliziumschicht 15 so ausgebildet, dass sie die Gate-Elektrode 11 teilweise überdeckt. Zusätzlich ist eine Drain-Elektrode 17 so ausgebildet, dass sie die Gate-Elektrode 11 teilweise überdeckt und symmetrisch zur Source-Elektrode 16 angeordnet ist. Als nächstes ist eine Passivierungsschicht 18 auf der Source-Elektrode 16 und auf der Drain-Elektrode 17 zum Schutz des isolierenden Subtrats 10 ausgebildet, und eine Pixel-Elektrode 19 ist so ausgebildet, dass sie mit der Drain-Elekrode 17 durch ein in der Passivierungsschicht 18 ausgebildeten Kontaktloch hindurch verbunden ist. Die Gate-Elektrode 11 kann aus einem leitendem Material ausgebildet sein, das anodenoxidiert werden kann, so dass eine isolierende Oxidschicht 12 auf der Oberfläche der Gate-Elektrode 11 gebildet werden kann.Then there is a source electrode 16 on the doped amorphous silicon layer 15 designed to be the gate electrode 11 partially covered. In addition, there is a drain electrode 17 designed to be the gate electrode 11 partially covered and symmetrical to the source electrode 16 is arranged. Next is a passivation layer 18 on the source electrode 16 and on the drain electrode 17 to protect the insulating substrate 10 formed, and a pixel electrode 19 is designed to work with the drain electrode 17 through a in the passivation layer 18 formed contact hole is connected therethrough. The gate electrode 11 may be formed of a conductive material that may be anodized to form an insulating oxide layer 12 on the surface of the gate electrode 11 can be formed.

Um eine hochqualitative Bildschirmanzeige zu erreichen, benötigt die herkömmliche oben beschriebene Flüssigkristallanzeige mit aktiver Matrix ein großes Öffnungsverhältnis, welches das Verhältnis der Öffnungsfläche, durch welche tatsächlich Licht auf die Pixelfläche fällt, zur Gesamtpixelfläche ist. Jedoch ist im Allgemeinen jede Elektrode der Gate-Leitung, der Daten-Leitung, des Dünnschichttransisors und des Speicherkondensators aus einem undurchsichtigen leitenden Material ausgebildet.Around To achieve a high quality screen display requires the conventional above-described liquid crystal display with active matrix a large aperture ratio, which The relationship the opening area, through which actually light on the pixel surface falls to the total pixel area. However, in general, each electrode is the gate line, the data line, of the thin film transistor and the storage capacitor of an opaque conductive Material formed.

Da die Größen (Breiten) der Gate-Leitung, der Daten-Leitung und des Dünnschichttransistors das Stromleitungsvermögen bestimmen, und die Größe des Speicherkondensators das Vermögen Strom an das Pixel anzulegen und Flackern zu verringern bestimmt, gibt es eine Grenze, bis zu der die undurchsichtige Fläche in jedem Pixel verringert werden kann. Somit ist es schwierig, das Öffnungsverhältnis zu verbessern.There the sizes (widths) the gate line, the data line and the thin-film transistor determine the conduction capacity, and the size of the storage capacitor the fortune electricity to put on the pixel and reduce flicker determines there there is a limit to which the opaque area in each Pixel can be reduced. Thus, it is difficult to increase the opening ratio improve.

Dementsprechend wurde vorgeschlagen, den Dünnschichttransistor auf einer herkömmlichen Gate-Leitung auszubilden, um das Öffnungsverhältnis zu verbessern. Solch ein Dünnschichttransistor weist auf: eine aus einer Teilfläche der linearen Gate-Leitung bestehende Gate-Elektrode, eine darauf ausgebildete erste Isolierschicht, eine auf der ersten Isolierschicht ausgebildete Halbleiterinsel-Schicht und auf der Halbleiter-Schicht ausgebildete Source-Elektroden sowie Drain-Elektroden, die so angeordnet sind, dass sie einander gegenüberstehen. Ein vorstehender Teil der Daten-Leitung dient als Source-Elektrode und überdeckt teilweise die Gate-Elektrode, und die Drain-Elektrode ist mit der Pixel-Elektrode verbunden und überdeckt die Gate-Elektrode ebenfalls teilweise. Dementsprechend kann das Öffnungsverhältnis unter Verwendung einer Teilfläche der Gate-Leitung ohne zusätzliche Ausbildung einer undurchsichtigen Gate-Elektrode verbessert werden.Accordingly, it has been proposed to form the thin film transistor on a conventional gate line to improve the aperture ratio. Such a thin film transistor includes: a gate electrode formed of a partial area of the linear gate line, a first insulating layer formed thereon, a semiconductor island layer formed on the first insulating layer, and source electrodes formed on the semiconductor layer, and drain electrodes; the are arranged so that they face each other. A protruding part of the data line serves as a source electrode and partly covers the gate electrode, and the drain electrode is connected to the pixel electrode and also partly covers the gate electrode. Accordingly, the aperture ratio can be improved by using a partial area of the gate line without additional formation of an opaque gate electrode.

Jedoch wird in der Dünnschichttransistor-Struktur der herkömmlichen Flüssigkristallanzeige mit aktiver Matrix, in der der Dünnschichttransistor auf einer Gate-Leitung ausgebildet ist, aufgrund einer Metall-Isolator-Metall-Struktur (MIM), die die Gate-Leitung, die Isolatorleitung, die Source-Elektrode und die Drain-Elektrode aufweist, ein störender Kondensator gebildet. Die Größe der Kapazität des störenden, zwischen der Drain-Leitung und der Gate-Leitung entstandenen und mit der Pixel-Elektrode verbundenen Kondensators Cgs ist: Cgs = ϵ Ags/Dgs. (1) However, in the thin film transistor structure of the conventional active matrix type liquid crystal display in which the thin film transistor is formed on a gate line due to a metal-insulator-metal (MIM) structure including the gate line, the insulator line, the source Electrode and the drain electrode, an interfering capacitor is formed. The size of the capacitance of the interfering capacitor Cgs formed between the drain line and the gate line and connected to the pixel electrode is: Cgs = ε Ags / Dgs. (1)

Wie oben angegeben, ist Cgs ein Parameter, der die Höhenverschiebung ΔVp der Pixel-Spannung bestimmt, die aufgrund der Anisotropie der Dielektrizitätskonstanten des Flüssigkristalls gebildet wird. Im Ausdruck (1) bezeichnet ϵ, die Dielektrizitätskonstante der zwischen der Gate-Elektrode und der Drain-Elektrode, d. h. zwischen der ersten Isolierschicht und der Oxidisolierschicht ausgebildeten Dielektrikum-Schicht; Ags bezeichnet die Fläche, innerhalb derer sich die Gate-Elektrode und die Drain-Elektrode gegenseitig überdecken; und Dgs bezeichnet den Abstand zwischen der Gate-Elektrode und der Drain-Elektrode.As above, Cgs is a parameter that determines the height displacement ΔVp of the pixel voltage, due to the anisotropy of the dielectric constant of the liquid crystal is formed. In expression (1), ε denotes the dielectric constant between the gate and the drain, i. H. between formed of the first insulating layer and the oxide insulating layer Dielectric layer; Ags denotes the area within which the Gate electrode and the drain cover each other; and Dgs denotes the distance between the gate electrode and the Drain electrode.

Die Beziehung zwischen dem störenden Kondensator Cgs und ΔVp ist. ΔVp = Vsc – Vpc = Vg (Cgs/Ct). (2) The relationship between the spurious capacitor Cgs and ΔVp is. ΔVp = Vsc - Vpc = Vg (Cgs / Ct). (2)

In Ausdruck (2) bezeichnet die Spannung Vsc eine mittlere Spannung einer Signalspannung; die Spannung Vpc bezeichnet die mittlere Spannung der Pixel-Elektrode; die Spannung Vg bezeichnet die Spannung der Gate-Elektrode; und für die Gesamtkapazität gilt Ct = Cgs + Cs (Speicherkondensator) + Clc (Flüssigkristallkondensator).In Expression (2), the voltage Vsc denotes an average voltage a signal voltage; the voltage Vpc denotes the mean voltage of the Pixel electrode; the voltage Vg denotes the voltage of the gate electrode; and for the total capacity Ct = Cgs + Cs (storage capacitor) + Clc (liquid crystal capacitor).

Wenn im Ausdruck (2) Cgs viel kleiner als Cs oder Clc ist, ist der Nenner Ct = Cs + Clc und wird somit als konstant angenommen. Dementsprechend ist die Größe von ΔVp, der Höhenverschiebungswerte der Pixelspannung, proportional zur Größe von Cgs. ΔVp trägt zu minderwertigen Anzeigebildern durch Verursachen von beispielsweise Nachbildern, Bildinkonsistenzen zwischen den Pixeln und geringer Verlässlichkeit der Flüssigkristallanzeige bei. Deshalb sollte die Größe von ΔVp verringert werden, um eine bessere Anzeigequalität zu erhalten. Entsprechend Ausdruck (2) muss zum Erniedrigen des ΔVp-Wertes auch Cgs erniedrigt werden, was durch Verringern von ε der ersten Isolierschicht oder Erhöhen von Dgs erreicht werden kann. Ein Verändern dieser Parameter kann jedoch auch andere elektrische Eigenschaften der Vorrichtung zerstörerisch verändern.If In expression (2) Cgs is much smaller than Cs or Clc, is the denominator Ct = Cs + Clc and is thus assumed to be constant. Accordingly is the magnitude of ΔVp, the altitude shift value of the Pixel voltage, proportional to the size of Cgs. ΔVp contributes to inferior ones Display images by causing, for example, afterimages, Image inconsistencies between the pixels and low reliability the liquid crystal display at. Therefore, the size of ΔVp should be reduced to get better display quality. According to expression (2) must to lower the ΔVp value too Cgs be lowered, which by reducing ε of the first insulating layer or Increase can be achieved by Dgs. Changing these parameters can however, other electrical properties of the device are destructive change.

Die Dokumente US 5463230 , EP 691565 A1 und US 5469025 offenbaren Matrix-Anordnungen einer Flüssigkristallanzeige vorrichtung mit aktiver Matrix, wobei Dünnschichttransistoren geradlinig verlaufende Kanalbereiche aufweisen.The documents US 5463230 . EP 691565 A1 and US 5469025 disclose matrix arrays of an active matrix liquid crystal display device wherein thin film transistors have rectilinear channel regions.

JP 07-066419 A offenbart eine Matrix-Anordnung, wobei Dünnschichttransistoren einen L-förmigen Kanal aufweisen um das Öffnungsverhältnis zu verbessern und eine parasitäre Kapazität zu verringern. JP 07-066419 A discloses a matrix arrangement wherein thin film transistors have an L-shaped channel to improve the aperture ratio and reduce parasitic capacitance.

DE 4344897 A1 offenbart eine Matrix-Anordnung mit Dünnschichttransistoren, die einen Ätz-Stopper aufweisen. DE 4344897 A1 discloses a matrix arrangement with thin film transistors having an etch stopper.

Um die oben angegebenen Probleme zu lösen, ist es ein Ziel der Erfindung, eine Matrix-Anordnung einer Flüssigkristallanzeige mit aktiver Matrix bereitzustellen, die auf der Gate-Leitung ausgebildete Dünnschichttransistoren aufweist, um ein großes Öffnungsverhältnis zu ermöglichen und dadurch die mit dem störenden Kondensator Cgs verbundenen Probleme zu lösen.Around To solve the above problems, it is an object of the invention, a matrix arrangement of a liquid crystal display to provide active matrix formed on the gate line thin film transistors has to have a large aperture ratio enable and thereby the with the disturbing To solve capacitor Cgs connected problems.

Um das oben angegebene Ziel zu erreichen, ist eine Matrix-Anordnung einer Flüssigkristallanzeige mit aktiver Matrix vorgesehen, die aufweist: ein Substrat, eine sich auf dem Substrat in eine erste Richtung erstreckende Gate-Leitung mit einem Loch, wobei ein erster Bereich entsprechend einem Gate-Elektroden-Bereich und ein zweiter Bereich entsprechend einem Nicht-Gate-Elektroden-Bereich benachbart zu dem Loch gebildet werden, und die Gate-Leitung einen Teil des Substrates nicht bedeckt, eine erste auf der Gate-Leitung ausgebildete Isolierschicht, eine inselförmige Halbleiterschicht, die über dem Gate-Elektroden-Bereich und einem Teil des Lochs der Gate-Leitung gebildet ist und diese überdeckt, einen Ätz-Stopper auf einem Teil der Halbleiterschicht, eine auf dem Substrat ausgebildete Daten-Leitung, welche die Gate-Leitung kreuzt und die einen vorstehenden Teil aufweist, der oberhalb des Gate-Elektroden-Bereichs der Gate-Leitung in der gleichen Richtung wie die Gate-Leitung verläuft und mit einem unbedeckten Teil der Halbleiterschicht in Verbindung steht, wobei der vorstehende Teil der Daten-Leitung als Source-Elektrode definiert ist; eine Drain-Elektrode, die die Gate-Leitung überlappt, wobei die Drain-Elektrode gegenüber der Source-Elektrode ausgebildet ist.In order to achieve the above object, there is provided a matrix array of an active matrix type liquid crystal display comprising: a substrate, a gate line having a hole extending on the substrate in a first direction, a first area corresponding to a gate Electrode region and a second region corresponding to a non-gate electrode region are formed adjacent to the hole, and the gate line does not cover a part of the substrate, a first insulating layer formed on the gate line, an insular semiconductor layer, which is formed over and covers the gate electrode region and a part of the hole of the gate line, an etching stopper on a part of the semiconductor layer, a data line formed on the substrate crossing the gate line, and the a protruding part extending above the gate electrode portion of the gate line in the same direction as the gate line and communicating with an uncovered portion of the semiconductor layer, the protruding portion of the data line being defined as a source electrode; a drain electrode overlapping the gate line, the drain electrode facing the source electrode is formed.

Um das oben angegebene Ziel zu erreichen, wird ferner ein Herstellverfahren für eine Flüssigkristallanzeige mit aktiver Matrix angegeben, wobei das Verfahren folgende Schritte aufweist: Ausbilden einer Gate-Leitung auf einem Substrat, wobei die Gate-Leitung ein Loch, einen benachbarten ersten Bereich, der einem Gate-Elektroden-Bereich entspricht, und einen benachbarten zweiten Bereich, der einem Nicht-Gate-Bereich entspricht, aufweist, Ausbilden einer ersten Isolierschicht auf der Oberfläche des Isoliersubstrats, Aufbringen einer amorphen Siliziumschicht auf die Isolierschicht, Strukturieren der amorphen Siliziumschicht so, dass sie eine Halbleiterschicht ausbildet, welche den Gate-Elektroden-Bereich und einen Teil des Lochs der Gate-Leitung überlappt und einen Abschnitt der ersten Isolierschicht freilegt, Ausbilden einer zweiten Isolierschicht auf dem freigelegten Abschnitt der ersten Isolierschicht und auf der Halbleiterschicht, Strukturieren der zweiten Isolierschicht durch rückseitiges Belichten zur Ausbildung eines Ätz-Stoppers, der die gleiche Form wie der Gate-Elektroden-Bereich der Gate-Leitung aufweist, Freilegen eines Teils der Halbleiterschicht, Aufbringen einer zweiten leitfähigen Schicht auf das Substrat, und Strukturieren der zweiten leitfähigen Schicht, um eine auf dem Substrat ausgebildete Daten-Leitung zu bilden, die die Gate-Leitung kreuzt und einen vorstehenden, sich in die erste Richtung erstreckenden Teil oberhalb des Gate-Elektroden-Bereichs der Gate-Leitung aufweist und in Kontakt mit dem freigelegten Teil der Halbleiterschicht steht, wobei der vorstehende Teil der Daten-Leitung eine Source-Elektrode bildet, und einer Drain-Elektrode, die die Gate-Leitung überlappt, wobei die Drain-Elektrode gegenüber der Source-Elektrode ausgebildet wird.Around In order to achieve the above-stated object, there is further a manufacturing method for one liquid-crystal display specified with active matrix, the procedure following steps comprising: forming a gate line on a substrate, wherein the gate line is a hole, an adjacent first area, the corresponds to a gate electrode region, and an adjacent one second region corresponding to a non-gate region, forming a first insulating layer on the surface of the insulating substrate, applying an amorphous silicon layer on the insulating layer, structuring the amorphous silicon layer so that it is a semiconductor layer which forms the gate electrode area and a portion of the hole of the gate line overlaps and a portion exposing the first insulating layer, forming a second insulating layer the exposed portion of the first insulating layer and on the Semiconductor layer, structuring of the second insulating layer back Exposing to the formation of an etch stopper, the has the same shape as the gate electrode region of the gate line, Exposing a portion of the semiconductor layer, applying a second conductive Layer on the substrate, and patterning the second conductive layer, to form a data line formed on the substrate, the the gate line crosses and a protruding one, in the first one Direction extending portion above the gate electrode area the gate line and in contact with the exposed part the semiconductor layer, wherein the protruding part of the data line is a source electrode forms, and a drain electrode, which overlaps the gate line, the drain electrode across from the source electrode is formed.

Die oben genannten Ziele und Vorteile der Erfindung werden aufgrund einer ausführlichen Beschreibung der bevorzugten Ausführungsformen der Erfindung unter Bezugnahme auf die beigefügten Zeichnungen noch offensichtlicher, in denen:The The above objects and advantages of the invention are due a detailed Description of the preferred embodiments of the invention with reference to the accompanying drawings even more obvious in which:

1 eine Draufsicht auf eine herkömmliche Matrix-Anordnung einer Flüssigkristallanzeige mit aktiver Matrix ist, 1 is a plan view of a conventional matrix arrangement of an active matrix liquid crystal display,

2 eine Schnittansicht entlang der Linie I-I aus 1 ist, 2 a sectional view taken along the line II 1 is

3 eine Draufsicht auf eine Matrix-Anordnung einer Flüssigkristallanzeige mit aktiver Matrix ist, 3 is a plan view of a matrix arrangement of an active matrix liquid crystal display,

4A bis 4G und 5A bis 5G Schnittansichten entlang der Linien II-II und III-III aus 3 sind, aus denen das Herstellverfahren ersichtlich ist, 4A to 4G and 5A to 5G Sectional views along the lines II-II and III-III 3 are, from which the manufacturing process is apparent,

6 eine Draufsicht auf eine weitere Matrix-Anordnung einer Flüssigkristallanzeige mit aktiver Matrix ist, 6 is a plan view of another matrix arrangement of an active matrix liquid crystal display,

7 eine Draufsicht auf eine erfindungsgemäße Ausführungsform einer Matrix-Anordnung einer Flüssigkristallanzeige mit aktiver Matrix ist, 7 FIG. 4 is a plan view of an embodiment of a matrix array of an active matrix liquid crystal display according to the present invention; FIG.

8 eine Schnittansicht entlang der Linie IV-IV aus 7 ist, 8th a sectional view taken along the line IV-IV 7 is

9A bis 9E Schnittansichten entlang der Linie IV-IV aus 7 sind, aus denen das erfindungsgemäße Herstellverfahren ersichtlich ist, 9A to 9E Sectional views taken along the line IV-IV 7 are, from which the manufacturing method according to the invention is apparent,

10A und 10B Schnittansichten entlang der Linie IV-IV aus 7 sind, aus denen ein alternatives erfindungsgemäßes Herstellverfahren ersichtlich ist. 10A and 10B Sectional views taken along the line IV-IV 7 are from which an alternative manufacturing method according to the invention can be seen.

Aus 3 ist ein einzelnes Pixel einer Matrix-Anordnung einer Flüssigkristallanzeige mit aktiver Matrix ersichtlich, welche nicht Gegenstand der Erfindung ist. Eine lineare Gate-Leitung 50 ist auf einem Isoliersubstrat ausgebildet und eine Daten-Leitung 60 ist so ausgebildet, dass sie die Gate-Leitung 50 überkreuzt. Die Daten-Leitung 60 weist einen vorstehenden, in die gleiche Richtung wie die Gate-Leitung 50 verlaufenden Teil 60-1 auf.Out 3 Fig. 12 shows a single pixel of a matrix arrangement of an active matrix liquid crystal display which is not the subject of the invention. A linear gate line 50 is formed on an insulating substrate and a data line 60 is designed to be the gate line 50 crossed. The data line 60 has a protruding, in the same direction as the gate line 50 extending part 60-1 on.

Eine gegenüber der Source-Elektrode 38 ausgebildete Drain-Elektrode 39 weist auf einer Seite der Daten-Leitung 60 einen vorstehenden Teil 60-1 auf. Die Drain-Elektrode 39 ist mit einem oberen Teil der Pixel-Elektrode 45 mittels eines Kontaktlochs 43 verbunden. Hier überdeckt die Drain-Elektrode 39 einen Teil der Gate-Leitung 50 und ist so ausgebildet, dass der jeweilige Abstand zum vorstehenden Teil 60-1 und zur Daten-Leitung 60 gleich ist. Angrenzend an die Daten-Leitung 60, den vorstehende Teil 60-1 und den untere Teil der Drain-Elektrode 39 wird eine amorphe inselförmige Siliziumschicht 36 so ausgebildet, dass ein Kanalbereich 46 des Dünnschichttransistors 70 in einem Winkel zur Drain-Elektrode nichtlinear oder L-förmig ausgebildet wird. Im Einzelnen fließt Strom von einem Teil der dem vorstehenden Teil 60-1 benachbarten Daten-Leitung 60 sowie von dem vorstehenden Teil 60-1 selbst. Da die Kanallänge vergrößert werden kann, ist es somit unter Aufrechterhaltung der gleichen Höhe des Stromflusses wie in dem herkömmlichen Dünnschichttransistor möglich, die physikalische Größe der Source-Elektrode zu verringern. Da die Source-Elektrode gemäß der Erfindung physikalisch kleiner gemacht werden kann, können deshalb ebenfalls der Betrag der Source-Elektroden/Gate-Elektroden-Überdeckung und damit die resultierende Kapazität Cgs verringert werden.One opposite the source electrode 38 trained drain electrode 39 points to one side of the data line 60 a protruding part 60-1 on. The drain electrode 39 is with an upper part of the pixel electrode 45 by means of a contact hole 43 connected. Here covers the drain electrode 39 a part of the gate line 50 and is formed so that the respective distance to the projecting part 60-1 and for data management 60 is equal to. Adjacent to the data line 60 , the above part 60-1 and the lower part of the drain electrode 39 becomes an amorphous island-shaped silicon layer 36 designed so that a channel area 46 of the thin film transistor 70 is formed at an angle to the drain electrode non-linear or L-shaped. Specifically, current flows from a part of the protruding part 60-1 adjacent data line 60 and from the preceding part 60-1 itself. Since the channel length can be increased, thus, while maintaining the same level of current flow as in the conventional thin film transistor, it is possible to reduce the physical size of the source electrode. Therefore, since the source electrode according to the invention can be made physically smaller, the amount of the source electrode / gate electrode coverage, and hence the resulting capacitance Cgs, can also be reduced.

Wie aus 3 ersichtlich, ist der Kondensator 75 auf der nächsten Gate-Leitung 50 ausgebildet. In einem unteren Bereich des Pixels ist die eine erste Speicherkondensator-Elektrode und eine zweite Speicherkondensator-Elektrode 40 aufweisende Gate-Leitung 50 zwischen der ersten Isolierschicht, der amorphen Siliziumschicht 36 und der dotierten amorphen Siliziumschicht ausgebildet. Die zweite Speicherkondensator-Elektrode 40 ist mit einer Passivierungsschicht bedeckt und mit der Pixel-Elektrode mittels eines auf der Passivierungsschicht ausgebildeten Kontaktlochs 44 verbunden.How out 3 can be seen, is the condensate gate 75 on the next gate line 50 educated. In a lower portion of the pixel, it is a first storage capacitor electrode and a second storage capacitor electrode 40 having gate line 50 between the first insulating layer, the amorphous silicon layer 36 and the doped amorphous silicon layer. The second storage capacitor electrode 40 is covered with a passivation layer and with the pixel electrode by means of a contact hole formed on the passivation layer 44 connected.

Die aus 3 ersichtliche Ausführungsform weist auch eine im Wesentlichen undurchsichtige Schicht auf, z. B. eine schwarze Matrix-Schicht 41, die auf dem unteren Substrat vorgesehen ist. Wie ferner aus 3 ersichtlich, überdecken die Daten-Leitung 60, ein Teil der Gate-Leitung 50 und ein Teil der Pixel-Elektrode 45 sich jeweils gegenseitig.From 3 apparent embodiment also has a substantially opaque layer, for. B. a black matrix layer 41 provided on the lower substrate. As further out 3 Obviously, cover the data line 60 , part of the gate line 50 and a part of the pixel electrode 45 each other.

Aus den 4A bis 4G und 5A bis 5G sind die Schritte des Herstellverfahrens einer Matrix-Anordnung einer Flüssigkristallanzeige mit aktiver Matrix ersichtlich; die 4A bis 4G sind aufeinanderfolgende Schnittansichten entlang der Linie II-II aus 3, und die 5A bis 5G sind aufeinanderfolgende Schnittansichten entlang der Linie III-III aus 3.From the 4A to 4G and 5A to 5G the steps of the method of fabricating a matrix array of an active matrix liquid crystal display can be seen; the 4A to 4G are successive sectional views taken along the line II-II 3 , and the 5A to 5G are successive sectional views taken along the line III-III 3 ,

Wie aus den 4A und 5A ersichtlich, wird zuerst eine Schicht aus einem leitenden Material auf einem durchsichtigen Substrat 30 unter Verwendung einer Sputter-Vorrichtung (Kathodenzerstäubungs-Vorrichtung) aufgebracht. Das leitende Material wird dann als Gate-Elektrode ausbildet, die einen Teil der Gate-Leitung und einen Teil einer ersten Speicherkondensator-Elektrode 32 bildet. Das erste metallische Material kann aus einer Gruppe ausgewählt werden, die Aluminium (Al), eine Aluminiumlegierung, Molybdän (Mo), eine Molybdänlegierung oder jedes andere anodenoxidierbare Metall aufweist.Like from the 4A and 5A As can be seen, first, a layer of a conductive material on a transparent substrate 30 applied using a sputtering apparatus (sputtering apparatus). The conductive material is then formed as a gate electrode which forms part of the gate line and part of a first storage capacitor electrode 32 forms. The first metallic material may be selected from a group comprising aluminum (Al), an aluminum alloy, molybdenum (Mo), a molybdenum alloy, or any other anode oxidizable metal.

Wie aus den 4B und 5B ersichtlich, werden als nächstes die Gate-Elektrode 31 und die erste Speicherkondensator-Elektrode 32 sowie die Oxidisolierschichten 33 und 34 mittels Anodenoxidieren gebildet. Dann wird eine einfache oder doppelte Isolierschicht 35 gebildet, indem eine Siliziumoxidschicht oder eine Siliziumnitritschicht auf der nichtbedeckten Oberfläche der Oxidisolierschichten 33 bzw. 34 und dem Isoliersubstrat 30 gebildet wird.Like from the 4B and 5B as can be seen next, the gate electrode 31 and the first storage capacitor electrode 32 and the oxide insulating layers 33 and 34 formed by means of anodizing. Then a single or double insulation layer 35 formed by depositing a silicon oxide layer or a silicon nitride layer on the uncovered surface of the oxide insulating layers 33 respectively. 34 and the insulating substrate 30 is formed.

Wie aus den 4C und 5C ersichtlich, werden dann nacheinander amorphes Silizium und dotiertes amorphes Silizium auf die erste Isolierschicht aufgebracht. Diese amorphen Siliziumschichten werden dann mittels eines Ätzverfahrens zur amorphen Siliziumschicht 36 und zur dotierten amorphen Siliziumschicht 37 ausgebildet, die die oberen Bereiche der Gate-Elektrode 31 des Dünnschichttransistors und der Speicherkondensator-Elektrode 32 überdecken.Like from the 4C and 5C can be seen, then successively amorphous silicon and doped amorphous silicon are applied to the first insulating layer. These amorphous silicon layers then become the amorphous silicon layer by means of an etching process 36 and to the doped amorphous silicon layer 37 formed, which are the upper regions of the gate electrode 31 of the thin film transistor and the storage capacitor electrode 32 cover.

Wie aus den 4D und 5D ersichtlich, wird als nächstes ein zweites leitendes Material über der amorphen Siliziumschicht 36, der dotierten amorphen Siliziumschicht 37 und der ersten Isolierschicht 35 aufgebracht und dann als Daten-Leitung 60 ausgebildet, die einen vorstehenden Teil, eine Drain-Elektrode 39, eine zweite Speicherkondensator-Elektrode 40 und eine Source-Elektrode 38 aufweist. Bestimmte Bereiche der Source-Elektrode 38, der Drain-Elektrode 39 und der dotierten amorphen Siliziumschicht 37 werden dann mit Hilfe einer Maske entfernt. Nach diesem Schritt ist in einem mittels des vorstehenden Teils 60-1 (3) der Daten-Leitung 60 bestimmten Bereichs eine Source-Elektrode 38 ausgebildet, die vorzugsweise gewinkelt, insbesondere vorzugsweise L-förmig ist, so dass die über der amorphen Siliziumschicht 36 und der dotierten amorphen Siliziumschicht 37 ausgebildete Drain-Elektrode 39 entsprechend in nichtlinearer Form gewinkelt, vorzugsweise rechtwinklig ist. Dementsprechend kann ein gewinkelter Kanalbereich 46 erhalten werden.Like from the 4D and 5D As can be seen, next, a second conductive material is deposited over the amorphous silicon layer 36 , the doped amorphous silicon layer 37 and the first insulating layer 35 applied and then as data line 60 formed, which has a protruding part, a drain electrode 39 , a second storage capacitor electrode 40 and a source electrode 38 having. Certain areas of the source electrode 38 , the drain electrode 39 and the doped amorphous silicon layer 37 are then removed using a mask. After this step is in one by means of the preceding part 60-1 ( 3 ) of the data line 60 certain area a source electrode 38 formed, which is preferably angled, in particular preferably L-shaped, so that the above the amorphous silicon layer 36 and the doped amorphous silicon layer 37 trained drain electrode 39 correspondingly angled in non-linear form, preferably rectangular. Accordingly, an angled channel region 46 to be obtained.

Wie aus den 4E und 5E ersichtlich, wird dann ein schwarzes Harz aus einem vorzugsweise im Wesentlichen undurchsichtigen Material, auf der ganzen Isolierfläche aufgebracht und dann so ausgebildet, dass eine schwarze Matrix 41 über den Flächen, wie der Source-Elektrode 38, einem Teil der Drain-Elektrode und dem unteren Teil der Gate-Elektrode gebildet wird, um diese vor Licht zu schützen. Die schwarze Matrix 41 wird auch gebildet, um einen Teil der zweiten Speicherkondensator-Elektrode 40 des Speicherkondensators abzudecken. Dementsprechend bedeckt die schwarze Matrix 41 beim Betrachten der ganzen Anordnung die Gate-Leitung und die Daten-Leitung, ausgenommen eines Teils des Speicherkondensators.Like from the 4E and 5E As can be seen, a black resin is then applied from a preferably substantially opaque material, on the entire insulating surface and then formed so that a black matrix 41 over the surfaces, like the source electrode 38 , Part of the drain electrode and the lower part of the gate electrode is formed to protect them from light. The black matrix 41 is also formed to a part of the second storage capacitor electrode 40 to cover the storage capacitor. Accordingly, the black matrix covers 41 looking at the whole arrangement, the gate line and the data line except part of the storage capacitor.

Wie aus den 4F und 5F ersichtlich, wird als nächstes eine Passivierungsschicht 42, die vorzugsweise Siliziumoxid- oder Siliziumnitritschichten aufweist, auf den nichtbedeckten Flächen der schwarzen Matrix 41 und der ersten Isolierschicht 35 mittels Sputterns oder eines CVD-Verfahrens (Chemical Vapor Deposition) ausgebildet. Dann werden Kontaktlöcher 43 und 44 in der Passivierungsschicht 42 mittels Trockenätzens gebildet, um die Drain-Elektrode 39 des Dünnschichttransistors 70 und einen Teil der zweiten Speicherkondensator-Elektrode 40 des Speicherkondensators freizulegen.Like from the 4F and 5F next, a passivation layer will be next 42 preferably comprising silicon oxide or silicon nitride layers on the uncovered areas of the black matrix 41 and the first insulating layer 35 formed by sputtering or a CVD process (Chemical Vapor Deposition). Then become contact holes 43 and 44 in the passivation layer 42 formed by dry etching to the drain electrode 39 of the thin film transistor 70 and a part of the second storage capacitor electrode 40 to expose the storage capacitor.

Wie aus den 4G und 5G ersichtlich, wird dann die Passivierungsschicht 42, einschließlich des oberen Teils der schwarzen Matrix 41 und des Speicherkondensators, gebildet. Teile der Passivierungsschicht 42 werden dann entfernt, um einen Teil der zweiten Speicherkondensator-Elektrode 40 und der Isolierschicht 35 freizulegen. Dann wird ein durchsichtiges leitfähiges Material, vorzugsweise Indiumzinnoxid, aufgebracht, und danach wird daraus, wie aus den 4G und 5G ersichtlich, die Pixel-Elektrode 35 gebildet, die mittels des Kontaktlochs 43 in Kontakt mit der Source-Elektrode 39 steht. Wie ferner aus 5G ersichtlich, steht die Pixel-Elektrode 45 mittels des Kontaktlochs 44 auch mit der zweiten Speicherkondensator-Elektrode 40 des Speicherkondensators in Kontakt.Like from the 4G and 5G can be seen, then the passivation layer 42 including the upper part of the black matrix 41 and of Storage capacitor, formed. Parts of the passivation layer 42 are then removed to a portion of the second storage capacitor electrode 40 and the insulating layer 35 expose. Then, a transparent conductive material, preferably indium tin oxide, is applied, and thereafter, as shown in FIGS 4G and 5G seen, the pixel electrode 35 formed by means of the contact hole 43 in contact with the source electrode 39 stands. As further out 5G can be seen, the pixel electrode 45 by means of the contact hole 44 also with the second storage capacitor electrode 40 the storage capacitor in contact.

Aus 6 ist eine weitere Ausführungsform ersichtlich, bei der sich ein vorstehender Teil 50-1 von der Gate-Leitung 50 aus erstreckt und die an den vorstehenden Teil 60-1 angrenzende Daten-Leitung 60 teilweise überdeckt. Da der grundlegende Aufbau der aus 6 ersichtlichen Ausführungsform ähnlich der aus 3 ersichtlichen Ausführungsform ist, wird eine weitere Beschreibung des in der ersten Ausführungsform und in der zweiten Ausführungsform gleichen Aufbaus unterlassen.Out 6 is another embodiment can be seen in which a protruding part 50-1 from the gate line 50 extends from and to the protruding part 60-1 adjacent data line 60 partially covered. Because the basic structure of the 6 apparent embodiment similar to that of 3 apparent embodiment, further description of the same construction in the first embodiment and in the second embodiment will be omitted.

Beim Herstellen der aus 6 ersichtlichen Vorrichtung kann der vorstehende Teil 50-1 so ausgebildet werden, dass er entlang der Gate-Elektrode 31 und entlang der ersten Speicherkondensator-Elektrode 32 verläuft, d. h. entlang der Gate-Leitung 50. Das Herstellverfahren für die aus 6 ersichtliche Vorrichtung läuft gemäß der aus den 4B bis 4G und 5B und 5G ersichtlichen Schritte ab.When making the off 6 apparent device, the projecting part 50-1 be formed so that it is along the gate electrode 31 and along the first storage capacitor electrode 32 runs, ie along the gate line 50 , The manufacturing process for the 6 apparent device runs in accordance with from the 4B to 4G and 5B and 5G apparent steps.

Wie oben beschrieben, ist das Öffnungsverhältnis in der Matrix-Anordnung der Flüssigkristallanzeige mit aktiver Matrix durch Ausbilden des Dünnschichttransistors oberhalb der Gate-Leitung und Vorsehen eines nichtlinearen Kanalbereichs vergrößert. Somit kann der zwischen der Gate-Leitung und der Source-Elektrode vorhandene, störende Kondensator verkleinert werden, weil der Dünnschichttransistor eine größere Kanallänge aufweist. Deshalb kann ΔVp, der Höhenverschiebungswert der Pixelspannung, verringert werden, so dass das Flimmern ebenfalls verringert und die Anzeigequalität verbessert ist.As described above, the aperture ratio is in the matrix arrangement of the liquid crystal display with active matrix by forming the thin film transistor above the gate line and providing a non-linear channel region. Consequently can the existing between the gate line and the source electrode, disturbing Capacitor be reduced because the thin-film transistor has a larger channel length. Therefore, ΔVp, the height shift value the pixel voltage can be reduced, so the flicker too reduced and the display quality is improved.

7 ist eine Draufsicht, aus der eine erfindungsgemäße Ausführungsform ersichtlich ist, bei der zusätzlich ein Ätz-Stopper ausgebildet ist. Der grundlegende Aufbau dieser Ausführungsform ist der gleiche wie der der ersten Ausführungsform bzw. der der zweiten Ausführungsform. Die unterschiedlichen Merkmale werden jedoch im Folgenden beschrieben. Innerhalb der Gate-Leitung 82 ist ein Kontaktloch T der richtigen Größe ausgebildet. Durch Verwenden dieser Gate-Leitung 82 als Maske wird ein Ätz-Stopper ausgebildet. 7 is a plan view from which an embodiment of the invention can be seen, in which an additional etching stopper is formed. The basic structure of this embodiment is the same as that of the first embodiment and that of the second embodiment, respectively. However, the different features will be described below. Inside the gate line 82 a contact hole T of the correct size is formed. By using this gate line 82 as a mask, an etching stopper is formed.

Es ist eine Gate-Leitung 82 ausgebildet, die ein Kontaktloch T und einen vorstehenden Teil auf einem Isoliersubstrat aufweist. Der Teil der Gate-Leitung 82, in dem sich das Kontaktloch befindet, ist aufgrund des Kontaktlochs in einen Gate-Bereich und einem Nicht-Gate-Bereich aufgeteilt. Eine Daten-Leitung 81 ist so ausgebildet, dass sie die Gate-Leitung 82 überkreuzt. Die Daten-Leitung 81 weist einen vorstehenden Teil, die Source-Elektrode 83, auf, die einen Teil des Kontaktlochs T der Gate-Leitung 82 überdeckt, und die in der gleichen Richtung wie die Gate-Leitung 82 an einem diese teilweise überdeckenden Teil angebracht ist. In dieser Ausführungsform bedeckt die Source-Elektrode 83 die unbedeckte amorphe Siliziumschicht 86 mittels des Kontaktlochs des Ätz-Stoppers.It is a gate line 82 formed having a contact hole T and a projecting portion on an insulating substrate. The part of the gate line 82 , in which the contact hole is located, is divided into a gate region and a non-gate region due to the contact hole. A data line 81 is designed to be the gate line 82 crossed. The data line 81 has a protruding part, the source electrode 83 , on, which forms part of the contact hole T of the gate line 82 covered, and in the same direction as the gate line 82 attached to a partially covering this part. In this embodiment, the source electrode covers 83 the uncovered amorphous silicon layer 86 by means of the contact hole of the etching stopper.

Ferner ist eine aus dem gleichen Material wie die Source-Elektrode 83 zusammengesetzte Drain-Elektrode 84 symmetrisch zur Source-Elektrode 83 angeordnet. Ferner ist eine Pixel-Elektrode 89 mit der Drain-Elektrode 84 verbunden.Further, one is made of the same material as the source electrode 83 composite drain electrode 84 symmetric to the source electrode 83 arranged. Further, a pixel electrode 89 with the drain electrode 84 connected.

Bei der erfindungsgemäßen Ausführungsform zweigt der vorstehende Teil von der Gate-Leitung ab und überdeckt teilweise die dem vorstehenden Teil benachbarte Daten-Leitung 81. Hier kann die Gate-Leitung in einer gerade verlaufenden Form ausgebildet sein, gleichermaßen wie die aus 3 ersichtliche Gate-Leitung, bis darauf, dass diese keinen vorstehenden Teil aufweist.In the embodiment of the present invention, the projecting part branches off from the gate line and partly covers the data line adjacent to the projecting part 81 , Here, the gate line may be formed in a straight shape, as well as the out 3 apparent gate line, except that it has no protruding part.

8 ist eine Schnittansicht entlang der Linie IV-IV aus 7. 8th is a sectional view taken along the line IV-IV 7 ,

Die Source-Elektrode 83 und die Drain-Elektrode sind auf der undotierten amorphen Siliziumschicht 90 angeordnet, die mit der amorphen Siliziumschicht 86 verbunden ist und einen Teil des Ätz-Stoppers 87 bedeckt. Die amorphe Siliziumschicht 86 bedeckt den Gate-Bereich 82-1 der Gate-Leitung 82. Deshalb bildet der Gate-Bereich 82-1, der aus einem Teil der Gate-Leitung unterhalb der Source-Elektrode 83, der Drain-Elektrode 84 und der amorphen Siliziumschicht 86 besteht, einen Dünnschichttransistor aus, der zum Durchführen einer Schaltfunktion dient. Inzwischen ist ein nichtgeradliniger Kanalbereich in der amorphen Siliziumschicht 86 ausgebildet. Die Drain-Elektrode 84 ist mittels eines Kontaktlochs in der Schutzschicht 85-2 mit der Pixel-Elektrode 89 verbunden.The source electrode 83 and the drain are on the undoped amorphous silicon layer 90 arranged with the amorphous silicon layer 86 is connected and part of the etch stopper 87 covered. The amorphous silicon layer 86 covers the gate area 82-1 the gate line 82 , That is why the gate area forms 82-1 that is part of the gate line below the source electrode 83 , the drain electrode 84 and the amorphous silicon layer 86 consists of a thin film transistor, which serves to perform a switching function. Meanwhile, a non-linear channel region is in the amorphous silicon layer 86 educated. The drain electrode 84 is by means of a contact hole in the protective layer 85-2 with the pixel electrode 89 connected.

Das Bezugszeichen 82-2 bezeichnet einen Teil der Gate-Leitung, auf dem die amorphe Siliziumschicht 86 nicht in den über dem Kontaktloch liegenden Bereichen der Gate-Leitung ausgebildet ist, 85-1 bezeichnet eine Gate-Isolierschicht; 88 bezeichnet eine auf der Oberfläche der Gate-Leitung ausgebildete Anodenoxidschicht; und 40 bezeichnet einen ohmschen Kontakt.The reference number 82-2 denotes a part of the gate line on which the amorphous silicon layer 86 is not formed in the regions of the gate line lying above the contact hole, 85-1 denotes a gate insulating layer; 88 denotes an anode oxide layer formed on the surface of the gate line; and 40 indicates an ohmic contact.

Aus den 9A bis 9E sind die Schritte eines Herstellverfahrens einer Matrix-Anordnung einer Flüssigkristallanzeige mit aktiver Matrix gemäß der Erfindung ersichtlich; die 9A bis 9E sind aufeinanderfolgende Schnittansichten entlang der Linie IV-IV.From the 9A to 9E the steps of a method of fabricating a matrix array of an active matrix liquid crystal display according to the invention can be seen; the 9A to 9E are successive sectional views along the line IV-IV.

Zuerst wird, wie aus 9A ersichtlich, eine erste Schicht aus einem leitenden Material auf dem durchsichtigen Substrat 30 unter Verwendung einer Sputter-Vorrichtung gebildet. Das leitfähige Material wird dann zu einer Gate-Leitung 82 ausgebildet, in der ein Kontaktloch T ausgebildet ist. Der Bereich der Gate-Leitung ist aufgrund des Kontaktlochs T in zwei Bereiche 82-1 bzw. 82-2 aufgeteilt. Von den beiden Bereichen ist der Bereich der Gate-Bereich 82-1, während der andere Bereich der Nicht-Gate-Bereich 82-2 ist. Das erste leitfähige Material kann aus einer Gruppe ausgewählt werden, die Aluminium (Al), eine Aluminiumlegierung, Molybdän (Mo), eine Molybdänlegierung oder jedes andere anodenoxidierbare Metall aufweist.First, how will 9A can be seen, a first layer of a conductive material on the transparent substrate 30 formed using a sputtering device. The conductive material then becomes a gate line 82 formed in which a contact hole T is formed. The region of the gate line is due to the contact hole T in two areas 82-1 respectively. 82-2 divided up. Of the two areas, the area is the gate area 82-1 while the other area is the non-gate area 82-2 is. The first conductive material may be selected from a group comprising aluminum (Al), an aluminum alloy, molybdenum (Mo), a molybdenum alloy, or any other anode oxidizable metal.

Dann wird auf der Fläche der Gate-Leitung 82 ein Anodenoxidationsprozess ausgeführt, um eine Anodenoxidationsschicht 88 auszubilden.Then, on the surface of the gate line 82 an anode oxidation process is performed to form an anode oxidation layer 88 train.

Wie aus 9B ersichtlich, wird als nächstes eine erste Isolierschicht 85-1 ausgebildet. Die erste Isolierschicht 85-1 wird durch Bilden einer Siliziumoxidschicht oder einer Siliziumnitritschicht auf der unbedeckten Fläche der Oxidisolierschicht gebildet.How out 9B As can be seen, a first insulating layer is next 85-1 educated. The first insulating layer 85-1 is formed by forming a silicon oxide film or a silicon nitride film on the uncovered surface of the oxide insulating film.

Dann wird amorphes Silizium nach und nach auf die erste Isolierschicht aufgebracht. Diese amorphe Siliziumschicht wird dann mittels Ätzens als den unteren Teil des Gate-Bereichs 82-1 der Gate-Leitung überdeckende amorphe Silizium-Schicht 86 ausgebildet.Then, amorphous silicon is gradually applied to the first insulating layer. This amorphous silicon layer is then etched as the lower part of the gate region 82-1 the gate line covering amorphous silicon layer 86 educated.

Wie aus 9C ersichtlich, wird dann eine Isolierschicht für den Ätz-Stopper auf der amorphen Schicht 86 und auf dem unbedeckten Teil der ersten Isolierschicht 85-1 ausgebildet. Dann wird ein rückwärtiges Belichten durchgeführt, um den Ätz-Stopper 87 auf der amorphen Siliziumschicht 86 und auf dem unbedeckten Teil der ersten Isolierschicht 85-1 auszubilden. Deshalb weist der Ätz-Stopper 87 an der gleichen Stelle wie die Gate-Leitung 82 ein Kontaktloch auf.How out 9C can be seen, then an insulating layer for the etch stopper on the amorphous layer 86 and on the uncovered portion of the first insulating layer 85-1 educated. Then back exposure is performed to remove the etch stopper 87 on the amorphous silicon layer 86 and on the uncovered portion of the first insulating layer 85-1 train. Therefore, the etch stopper 87 in the same place as the gate line 82 a contact hole on.

Das Ausbilden des Ätz-Stoppers mittels des rückwärtigen Belichtens wird durch ein normales Verfahren erreicht. Die Isolierschicht für den Ätz-Stopper und eine positiv lichtempfindliche Fotolackschicht werden nacheinander auf der amorphen Siliziumschicht 86 und der unbedeckten ersten Isolierschicht ausgebildet. Dann werden zuerst ein rückwärtiges Belichten von der Rückseite des Substrats aus und dann ein Entwicklungsverfahren durchgeführt. Somit kann ein Fotolackmuster ausgebildet werden, dass die Formen der Gate-Leitung 82 aufweist. Dann wird unter Verwendung des so erhaltenen Fotolackmusters die Isolierschicht für den Ätz-Stopper geätzt, um einen Ätz-Stopper auszubilden, der die gleiche Form wie die Gate-Leitung 82 aufweist. Dementsprechend bedarf es bei dieser Ausführungsform der Erfindung keiner Maske zum Ausbilden des Ätz-Stoppers.The formation of the etching stopper by the back exposure is achieved by a normal method. The insulating layer for the etching stopper and a positive photosensitive photoresist layer are sequentially deposited on the amorphous silicon layer 86 and the uncovered first insulating layer is formed. Then, backward exposure is first performed from the back of the substrate and then a development process is performed. Thus, a resist pattern can be formed such that the shapes of the gate line 82 having. Then, using the photoresist pattern thus obtained, the etch stopper insulating layer is etched to form an etch stopper having the same shape as the gate line 82 having. Accordingly, in this embodiment of the invention, no mask is required for forming the etch stopper.

Wie aus 9D ersichtlich, werden als nächstes eine dotierte amorphe Siliziumschicht und eine zweite Schicht aus einem zweiten leitfähigen Material nacheinander auf dem Ätz-Stopper 87, der unbedeckten amorphen Siliziumschicht und der unbedeckten ersten Isolierschicht gebildet. Dann werden die dotierte amorphe Siliziumschicht und die zweite Schicht aus einem leitfähigen Material so mit einem Muster versehen, dass eine Daten-Leitung 83 ausgebildet wird, die einen vorstehenden Teil, die Drain-Elektrode 39, aufweist. Hier wird die ausgebildete dotierte amorphe Siliziumschicht zur ohmschen Kontaktschicht 87, die zur amorphen Siliziumschicht 86 einen verminderten Kontaktwiderstand aufweist. Nach diesem Schritt wird die Source-Elektrode 83 auf einen aufgrund des vorstehenden Teils (7) der Daten-Leitung 81 bestimmten Teil aufgebracht, wobei sie vorzugsweise gewinkelt, insbesondere vorzugsweise L-förmig ist, so dass die über der amorphen Siliziumschicht 86 und der dotierten amorphen Siliziumschicht 87 angeordnete Drain-Elektrode 84 dementsprechend in einer nichtlinearen Form gewinkelt, vorzugsweise rechtwinklig ist. Somit kann ein gewinkelter Kanalbereich erhalten werden.How out 9D Next, a doped amorphous silicon layer and a second layer of a second conductive material are sequentially deposited on the etch stopper 87 , the uncovered amorphous silicon layer and the uncovered first insulating layer. Then, the doped amorphous silicon layer and the second layer of conductive material are patterned to form a data line 83 is formed, which has a protruding part, the drain electrode 39 , having. Here, the formed doped amorphous silicon layer becomes the ohmic contact layer 87 leading to the amorphous silicon layer 86 has a reduced contact resistance. After this step becomes the source electrode 83 to one on the basis of the preceding part ( 7 ) of the data line 81 applied particular part, wherein it is preferably angled, in particular preferably L-shaped, so that the above the amorphous silicon layer 86 and the doped amorphous silicon layer 87 arranged drain electrode 84 Accordingly, angled in a non-linear shape, preferably is rectangular. Thus, an angled channel region can be obtained.

Wie aus 9E ersichtlich, wird dann eine Passivierungsschicht 85-2, die vorzugsweise Siliziumoxid- oder Siliziumnitritschichten aufweist, auf der gesamten unbedeckten Fläche mittels Sputtern oder mittels eines CVD-Verfahrens ausgebildet. Dann werden mittels Trockenätzens der Passivierungsschicht 85-2 Kontaktlöcher ausgebildet, um einen Teil der Drain-Elektrode 39 freizulegen.How out 9E then becomes a passivation layer 85-2 , which preferably comprises silicon oxide or silicon nitrite layers, formed on the entire uncovered surface by means of sputtering or by means of a CVD method. Then by dry etching the passivation layer 85-2 Vias formed around a portion of the drain 39 expose.

Dann wird ein durchsichtiges leitfähiges Material, vorzugsweise Indiumzinnoxid, aufgebracht und nachfolgend als Pixel-Elektrode 89 ausgebildet, die mittels des Kontaktlochs in Kontakt mit der Drain-Elektrode 39 steht.Then, a transparent conductive material, preferably indium tin oxide, is applied and subsequently as a pixel electrode 89 formed by means of the contact hole in contact with the drain electrode 39 stands.

Im Vergleich mit der Ausführungsform gemäß 3 und mit der Ausführungsform gemäß 6 wird bei der erfindungsgemäßen Ausführungsform das Öffnungsverhältnis nicht verringert, jedoch wird der Ätz-Stopper aufgrund des Verfahrens des rückwärtigen Belichtens einfach ausgebildet.In comparison with the embodiment according to 3 and with the embodiment according to 6 For example, in the embodiment of the present invention, the aperture ratio is not reduced, but the etch stopper is easily formed due to the backlighting method.

Aus den 10A bis 10B sind alternative Schritte eines Herstellverfahrens für eine Matrix-Anordnung einer Flüssigkristallanzeige mit aktiver Matrix gemäß der erfindungsgemäßen Ausführungsform ersichtlich; 10A bis 10B sind aufeinanderfolgende Schnittzeichnungen entlang der Linie IV-IV aus 7.From the 10A to 10B are alternative steps of a manufacturing process for a matrix arrangement of a liquid crystal display with akti ver matrix according to the embodiment of the invention can be seen; 10A to 10B are consecutive sectional drawings along the line IV-IV 7 ,

Der Ätz-Stopper, der wie aus den 9A bis 9E ersichtlich ausgebildet ist, weist die Form der Gate-Leitung auf. Jedoch kann der Ätz-Stopper lediglich auf einer amorphen Siliziumschicht ausgebildet werden, da der Ätz-Stopper die Funktion hat, das zum Ätzen der dotierten amorphen Siliziumschicht vorgesehene Ätzmittel am Ätzen der amorphen Siliziumschicht zu hindern.The etch stopper, like the 9A to 9E is formed, has the shape of the gate line. However, the etch stopper may be formed only on an amorphous silicon layer because the etch stopper functions to prevent the etchant provided for etching the doped amorphous silicon layer from etching the amorphous silicon layer.

Wie aus 9A ersichtlich, werden zuerst die Gate-Leitung mit dem Gate-Bereich 82-1 und dem Nicht-Gate-Bereich 82-2 und die Anodenoxidschicht 88 auf dem Isoliersubstrat, wie beschrieben, ausgebildet.How out 9A As can be seen, first the gate line is connected to the gate area 82-1 and the non-gate area 82-2 and the anode oxide layer 88 formed on the insulating substrate as described.

Wie aus 10A ersichtlich, werden als nächstes nacheinander eine erste Isolierschicht 85-1, eine amorphe Siliziumschicht 86a und eine Isolierschicht für einen Ätz- Stopper, wie eine Siliziumnitritschicht, ausgebildet. Dann wird mittels eines normalen Verfahrens eines rückwärtigen Belichtens die Isolierschicht für einen Ätz-Stopper geätzt, so dass der Ätz-Stopper 87 ausgebildet wird. Eine positiv lichtempfindliche Fotolackschicht wird nach und nach auf die Isolierschicht für den Ätz-Stopper aufgebracht. Dann werden ein rückwärtiges Belichten von der Rückseite des Substrats aus und ein Entwicklungsverfahren durchgeführt. Dadurch kann ein Fotolackmuster ausgebildet werden, das die Form der Gate-Leitung 82 aufweist. Dann wird unter Verwendung des so erhaltenen Fotolackmusters die Isolierschicht für den Ätz-Stopper geätzt, um den Ätz-Stopper 87 auszubilden, der die Form der Gate-Leitung 82 aufweist.How out 10A As can be seen, a first insulating layer is next successively 85-1 , an amorphous silicon layer 86a and an insulating layer for an etching stopper, such as a silicon nitride film. Then, by means of a normal method of back exposure, the etch stopper insulating layer is etched, so that the etch stopper 87 is trained. A positive photosensitive photoresist layer is gradually applied to the insulating layer for the etch stopper. Then, back exposure is performed from the back of the substrate and a development process is performed. Thereby, a resist pattern that is the shape of the gate line can be formed 82 having. Then, using the photoresist pattern thus obtained, the etch stopper insulating layer is etched to form the etch stopper 87 form the shape of the gate line 82 having.

Wie aus 10B ersichtlich, wird der Ätz-Stopper, der die Form der Gate-Leitung 82 aufweist, geätzt, damit er lediglich die Form des Gate-Bereichs 82-1 der Gate-Leitung 82 aufweist. Dieser Ätz-Stopper wird mittels einer das gleiche Muster wie der Gate-Bereich der Gate-Leitung aufweisenden Maske erhalten. Dann wird auf die amorphe Siliziumschicht 86 durch Ätzen eines bestimmten Anteils von ihr ein Muster aufgebracht. Wie aus den 9D bis 9E ersichtlich, werden dann mittels allgemeiner Verfahren die ohmsche Kontaktschicht, die Daten-Leitung mit der Source-Elektrode, die Drain-Elektrode, die Passivierungs-Schicht und die Pixel-Elektrode ausgebildet.How out 10B As can be seen, the etch stopper is the shape of the gate line 82 etched so that it merely the shape of the gate region 82-1 the gate line 82 having. This etch stopper is obtained by means of a mask having the same pattern as the gate region of the gate line. Then on the amorphous silicon layer 86 applying a pattern by etching a certain amount of it. Like from the 9D to 9E As can be seen, the ohmic contact layer, the data line with the source electrode, the drain electrode, the passivation layer and the pixel electrode are then formed by general methods.

Wie oben beschrieben, vergrößert sich das Öffnungsverhältnis in der Matrix-Anordnung einer Flüssigkristallanzeige mit aktiver Matrix gemäß der Erfindung durch Ausbilden des Dünnschichttransistors oberhalb der Gate-Leitung und Ausbilden eines nichtlinearen Kanalbereichs. Somit kann der störende, sich zwischen der Gate-Leitung und der Source-Elektrode befindende Kondensator verkleinert werden, weil der Dünnschichttransistor eine längere Kanallänge aufweist. Oder der Kanalbereich wird, anders als nach herkömmlichen Verfahren, nicht geradlinig ausgebildet, wie durch eine einfache Skizze bestätigt werden kann, und deshalb wird die Länge des Kanals verlängert. Dementsprechend kann der störende, zwischen der Gate-Leitung und der Drain-Elektrode entstehende Kondensator im Vergleich mit einem Dünnschichttransistor mit gleicher Kanallänge bis zu einem maximalen Maß verringert werden. Dementsprechend kann ΔVp, der Höhenverschiebungswert der Pixel-Spannung, verringert werden, und deshalb können der Kopplungseffekt und die Bildqualität verbessert werden. Deshalb kann ΔVp, der Höhenverschiebungswert der Pixel-Spannung, verringert werden, so dass das Flackern ebenfalls verringert wird, und die Anzeigequalität verbessert ist.As described above, increases the aperture ratio in the matrix arrangement of a liquid crystal display with active matrix according to the invention by forming the thin film transistor above the gate line and forming a non-linear channel region. Thus, the disturbing, located between the gate line and the source electrode Capacitor be reduced because the thin-film transistor has a longer channel length. Or the channel area does not become rectilinear, unlike conventional methods trained, as can be confirmed by a simple sketch, and therefore will the length of the Canal extended. Accordingly, the disturbing, between the gate line and the drain electrode resulting capacitor in comparison with a thin-film transistor with the same channel length be reduced to a maximum level. Accordingly, ΔVp, the height shift value the pixel voltage can be reduced, and therefore the Coupling effect and image quality can be improved. Therefore can ΔVp, the height shift value the pixel voltage can be reduced, so the flicker as well is reduced, and the display quality is improved.

Ferner kann, falls in der Gate-Leitung ein Kontaktloch ausgebildet ist, ein Ätz-Stopper unter Verwendung der schon ausgebildeten Gate-Leitung ohne Verwendung einer Maske ausgebildet werden, und aus diesem Grund ist das Verfahren vorteilhaft.Further can, if in the gate line a contact hole is formed, an etch stopper using the already formed gate line without use a mask are formed, and for this reason is the method advantageous.

Claims

Matrix arrangement of an active matrix liquid crystal display with a substrate ( 80 ), one on the substrate ( 80 ) in a first direction extending gate line ( 82 ) having a hole (T), wherein a first region corresponding to a gate electrode region ( 82-1 ) and a second region corresponding to a non-gate electrode region ( 82-2 ) are formed adjacent to the hole (T), and the gate line ( 82 ) a part of the substrate ( 80 ) not covered, one on the substrate ( 80 ) formed first insulating layer ( 85-1 ), an island-shaped semiconductor layer located above the gate electrode region ( 82-1 ) and a part of the hole (T) of the gate line ( 82 ) is formed and this overlaps, an etch stopper ( 87 ) deposited on a portion of the semiconductor layer ( 86 ), one on the substrate ( 80 ) formed data line ( 81 ), which the gate line ( 82 ) and has a protruding part which in the first direction above the gate electrode region of the gate line ( 82 ) and with an uncovered part of the semiconductor layer ( 86 ), the preceding part of the data line ( 81 ) as a source electrode ( 83 ) is defined; a drain electrode ( 84 ), the gate line ( 82 ) overlaps the drain electrode ( 84 ) with respect to the source electrode ( 83 ) is trained.

A matrix array of an active matrix liquid crystal display according to claim 1, wherein said etch stopper ( 87 ) in the part of the gate line ( 82 ), in which the hole (T) is located, the same shape as the gate electrode area ( 82-1 ) and the non-gate electrode region ( 82-2 ) having gate line ( 82 ) having.

A matrix array of an active matrix liquid crystal display according to claim 1, wherein said etch stopper ( 87 ) in the part of the gate line ( 82 ), in which the hole (T) is located, the same shape as the gate electrode region ( 82-1 ) of the gate line ( 82 ) having.

A matrix array of an active matrix liquid crystal display according to claim 1, wherein said gate line ( 82 ) is linear and has a constant width.

A matrix array of an active matrix liquid crystal display according to claim 1, wherein said gate line ( 82 ) has a protruding part, the drain electrode ( 84 ) and one side of the source electrode ( 83 ) partially covered.

A matrix array of an active matrix liquid crystal display according to claim 1, wherein the data line ( 81 ), the source electrode ( 83 ) and the drain electrode ( 84 ) form an angled channel region of a thin film transistor.

A liquid crystal display device with a matrix arrangement according to one of claims 1 to 6, wherein upon application of a voltage to the gate line ( 82 ) from the data line ( 81 ) a current to the drain electrode ( 84 ) flows.

A manufacturing method for a liquid crystal display device, comprising the steps of: applying a first conductive layer to the surface of a substrate ( 80 ), Structuring the first conductive layer such that a gate line ( 82 ) on the surface of the substrate ( 80 ) is formed, wherein the gate line ( 82 ) a hole (T), an adjacent first area ( 82-1 ), which corresponds to a gate electrode region, and an adjacent second region ( 82-2 ) corresponding to a non-gate region; Application of a first insulating layer ( 85-1 ) on the surface of the substrate ( 80 ), Applying an amorphous silicon layer ( 86 ) on the insulating layer ( 85-1 ), Structuring of the amorphous silicon layer ( 86 ) such that it forms a semiconductor layer which covers the gate electrode region ( 82-1 ) and a part of the hole (T) of the gate line ( 82 ) overlaps and a portion of the first insulating layer ( 85-1 ), forming a second insulating layer on the exposed portion of the first insulating layer (16) 85-1 ) and on the semiconductor layer ( 86 ), Structuring the second insulating layer by back exposure to form an etch stopper (US Pat. 87 ), which has the same shape as the gate electrode region ( 82-1 ) of the gate line ( 82 ), exposing a part of the semiconductor layer ( 86 ); Applying a second conductive layer to the substrate ( 80 ), and structuring the second conductive layer to one on the substrate ( 80 ) trained data line ( 81 ) forming the gate line ( 82 ) and a protruding part extending in the first direction ( 83 ) above the gate electrode region ( 82-1 ) of the gate line ( 82 ) and in contact with the exposed part of the semiconductor layer ( 86 ), the preceding part of the data line ( 81 ) a source electrode ( 83 ) and a drain electrode ( 84 ) with respect to the source electrode ( 83 ) forming the gate line ( 82 ) overlaps.

A manufacturing method of a liquid crystal display device according to claim 8, wherein the insulating layer for the atz stopper ( 87 ) is a silicon nitride layer.

A manufacturing method of a liquid crystal display device according to claim 8, wherein the method of forming the insulating layer for the etching stopper ( 87 ) comprises the following steps: applying a positive photosensitive photoresist layer on the etch stopper ( 87 ), Carrying out the back exposure by irradiating light onto the back side of the substrate ( 80 ), Developing the back-exposed photoresist layer of the substrate ( 80 ) for forming a photoresist pattern on the insulating layer, and etching the insulating layer for the etching stopper (FIG. 87 ) using the resist pattern as a mask.