DE19644297A1 - Halbleiterbauelement - Google Patents
HalbleiterbauelementInfo
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Description
1. Die Erfindung betrifft ein Halbleiterbauelement, in das
ein Halbleiterchip mittels Flip-Chip-Technik eingebaut ist.
Fig. 6 ist eine Querschnittsansicht eines herkömmlichen
Halbleiterbauelements, in das ein Halbleiterchip mittels
Flip-Chip-Technik eingebaut ist. Wie Fig. 6 zeigt, ist an
der unteren Oberfläche eines LSI-Chips 1 eine Vielzahl von
vorspringenden Elektrodenbereichen 20 gebildet, die jeweils
eine Hügelelektrode 2 und eine Stegelektrode 3 aufweisen.
Die Hügelelektroden 2 sind mit Elektroden des LSI-Chips 1
elektrisch verbunden, was jedoch in Fig. 6 nicht gezeigt
ist.
Der LSI-Chip 1, die Vielzahl von Hügelelektroden 2 und die
Vielzahl von Stegelektroden 3 sind mit einem Harz 4 vergos
sen. Die Stegelektroden 3 liegen an der unteren Grenzfläche
des Harzes 4 frei. Die Vielzahl von Stegelektroden 3 und
eine Vielzahl von Verbindungsanschlüssen 5 sind jeweils
durch Schmelzen mittels Aufbringen von Wärme direkt mitein
ander verbunden. Auf diese Weise kann ein Signal von den
Elektroden des LSI-Chips 1 durch die Verbindungsanschlüsse 5
geleitet werden. Die Verbindungsanschlüsse 5 dienen zum An
schließen an ein Montagesubstrat. Der Aufbau von Fig. 6 ist
beispielsweise in der JP-OS Nr. 6-302604 (1994) beschrieben.
Wie Fig. 6 zeigt, hat das Halbleiterbauelement, das den
LSI-Chip 1 aufweist, der darin mittels der Flip-Chip-Technik
eingebaut ist, eine hohe Packungsdichte, um eine Größenver
ringerung und hohe Funktionalität mit niedrigen Kosten zu
erreichen.
Bei bestimmten Anwendungen, wenn beispielsweise ein Halblei
terbauelement, das nach einem herkömmlichen Verfahren wie
etwa einem Drahtbond-Einbauverfahren eingebaut ist, durch
das Halbleiterbauelement ersetzt wird, das nach dem Flip-
Chip-Verfahren eingebaut ist, sind in den meisten Fällen die
Verbindungsanschlüsse des Montagesubstrats nicht mit hoher
Dichte eingebaut.
In einem solchen Fall ist es unmöglich, das nach dem
Flip-Chip-Verfahren eingebaute Halbleiterbauelement zu verwenden,
weil die Verbindungsanschlüsse des Halbleiterbauelements,
die durch das Flip-Chip-Verfahren mit hoher Dichte gepackt
sind, mit den Verbindungsanschlüssen des Montagesubstrats,
die mit geringer Dichte gepackt sind, nicht kompatibel sind.
Außerdem übt die thermische Beanspruchung, die durch den
Unterschied der Wärmeausdehnungskoeffizienten des LSI-Chips
1 und des Montagesubstrats bedingt ist, nachteilige Ein
flüsse auf die elektrischen Verbindungseinrichtungen (die
Hügelelektroden 2, die Stegelektroden 3 und die Verbindungs
anschlüsse 5) aus, die zwischen dem LSI-Chip 1 und dem Mon
tagesubstrat gebildet sind, wodurch ihre Lebensdauer infolge
von Ermüdung verkürzt wird.
Aufgabe der Erfindung ist die Bereitstellung eines Halblei
terbauelements, bei dem die Lebensdauer von elektrischen
Verbindungseinrichtungen, die zwischen einem Halbleiterchip
und einem Montagesubstrat gebildet sind, verlängert ist.
Gemäß einem ersten Aspekt der Erfindung weist ein Halblei
terbauelement folgendes auf: einen Halbleiterchip, der eine
erste und eine zweite Hauptfläche hat und eine Vielzahl von
vorstehenden Elektrodenbereichen aufweist, die eine erste
Dicke haben und an seiner zweiten Hauptfläche gebildet sind;
eine Vielzahl von Verbindungsanschlüssen, die eine zweite
Dicke haben und jeweils mit entsprechenden der Vielzahl von
vorstehenden Elektrodenbereichen direkt verbunden sind; ein
Harz, das so geformt ist, daß es die zweite Hauptfläche des
Halbleiterchips einschließlich der Vielzahl von vorstehenden
Elektrodenbereichen überdeckt; und eine Verbindungs- bzw.
Leiterplatte, die eine erste und eine zweite Hauptfläche hat
und eine Vielzahl von Elektrodenzonen, die auf ihrer ersten
Hauptfläche gebildet sind, und eine Vielzahl von äußeren
Elektrodenbereichen aufweist, die eine dritte Dicke haben
und auf ihrer zweiten Hauptfläche gebildet sind, wobei die
Vielzahl von Elektrodenzonen jeweils mit entsprechenden der
Vielzahl von äußeren Elektrodenbereichen elektrisch ver
bunden und jeweils mit entsprechenden der Vielzahl von Ver
bindungsanschlüssen direkt verbunden sind.
Bevorzugt hat gemäß einem zweiten Aspekt der Erfindung die
Leiterplatte größere Fläche als der Halbleiterchip in
Grundriß-Konfiguration; und der Abstand zwischen jeweils
benachbarten äußeren Elektrodenbereichen ist größer als der
Abstand zwischen jeweils benachbarten vorstehenden Elektro
denbereichen.
Bevorzugt umfaßt gemäß einem dritten Aspekt der Erfindung
jeder vorstehende Elektrodenbereich an seinem Vorderende
eine flache Leiterstruktur an einer Grenzfläche des Harzes,
wobei die Leiterstrukturen der vorstehenden Elektrodenbe
reiche jeweils mit entsprechenden der Verbindungsanschlüsse
direkt verbunden sind.
Gemäß einem vierten Aspekt der Erfindung ist das Harz be
vorzugt auch an der ersten Hauptfläche der Leiterplatte ein
schließlich der Verbindungsanschlüsse und der Elektroden
zonen geformt.
Bevorzugt ist gemäß einem fünften Aspekt der Erfindung der
Beziehung T1 < T2 T3 genügt, wobei T1, T2 und T3 jeweils
die Schmelzpunkte von Hauptbereichen der vorstehenden Elek
trodenbereiche, der Verbindungsanschlüsse und der äußeren
Elektrodenbereiche sind.
Bevorzugt sind gemäß einem sechsten Aspekt der Erfindung
wesentliche Bereiche der vorstehenden Elektrodenbereiche aus
einem ersten Material, das einen Schmelzpunkt T1 hat, und
wesentliche Bereiche der äußeren Elektrodenbereiche aus
einem zweiten Material, das einen Schmelzpunkt T2 hat
(T2 < T1), hergestellt; und jeder Verbindungsanschluß umfaßt
eine erste Zone aus dem ersten Material und eine zweite Zone
aus dem zweiten Material, wobei die ersten Zonen der Verbin
dungsanschlüsse jeweils mit entsprechenden der vorstehenden
Elektrodenbereiche direkt verbunden sind.
Bevorzugt weist gemäß einem siebten Aspekt der Erfindung das
Halbleiterelement außerdem folgendes auf: einen zweiten
Halbleiterchip, der eine erste und eine zweite Hauptfläche
hat, wobei der zweite Halbleiterchip eine Vielzahl von zwei
ten vorstehenden Elektrodenbereichen aufweist, die die erste
Dicke haben und auf seiner zweiten Hauptfläche gebildet
sind; eine Vielzahl von zweiten Verbindungsanschlüssen, die
die zweite Dicke haben und jeweils mit entsprechenden der
Vielzahl von zweiten vorstehenden Elektrodenbereichen direkt
verbunden sind; und ein zweites Harz, das so geformt ist,
daß es die zweite Hauptfläche des zweiten Halbleiterchips
einschließlich der Vielzahl von zweiten vorstehenden Elek
trodenbereichen überdeckt, wobei die Leiterplatte außerdem
aufweist: eine Vielzahl von zweiten Elektrodenzonen, die auf
ihrer ersten Hauptfläche gebildet sind, und eine Vielzahl
von zweiten äußeren Elektrodenbereichen, die die dritte
Dicke haben und auf ihrer zweiten Hauptfläche gebildet sind,
wobei die Vielzahl von zweiten Elektrodenzonen jeweils mit
entsprechenden der zweiten äußeren Elektrodenbereiche elek
trisch verbunden und jeweils mit entsprechenden der Vielzahl
von zweiten Verbindungsanschlüssen direkt verbunden ist.
Wie vorstehend angegeben, weist das Halbleiterbauelement ge
mäß dem ersten Aspekt der Erfindung die vorstehenden Elek
trodenbereiche, die Verbindungsanschlüsse und die äußeren
Elektrodenbereiche auf, die die erste bzw. zweite bzw. drit
te Dicke haben und als Mittel zum elektrischen Verbinden des
Montagesubstrats und des Halbleiterchips verwendet werden.
Wenn das Halbleiterbauelement auf dem Montagesubstrat mon
tiert ist, kann die thermische Beanspruchung, die durch die
unterschiedlichen Wärmeausdehnungskoeffizienten des Halb
leiterchips und des Montagesubstrats bedingt ist, zwischen
den vorstehenden Elektrodenbereichen, den Verbindungsan
schlüssen und den äußeren Elektrodenbereichen verteilt wer
den, und die Leiterplatte selbst wirkt außerdem als Dämp
fungselement gegenüber der thermischen Beanspruchung. Infol
gedessen erhält das Halbleiterbauelement die vorgesehene
längere Lebensdauer der elektrischen Verbindungseinrich
tungen, die zwischen dem Halbleiterchip und dem Montagesub
strat gebildet sind.
Zusätzlich können die äußeren Elektrodenbereiche auf der
zweiten Hauptfläche der Leiterplatte gebildet sein, ohne daß
sie durch die physische Position relativ zu den vorstehenden
Elektrodenbereichen und den Verbindungsanschlüssen einge
schränkt sind. Das erhöht die Flexibilität der Konstruktion
bei der Bildung der äußeren Elektrodenbereiche, so daß ein
Halbleiterbauelement erhalten wird, das auf einem gewünsch
ten Montagesubstrat angebracht werden kann.
Das Harz ist so geformt, daß es die zweite Hauptfläche des
Halbleiterchips, die die vorstehenden Elektrodenbereiche
aufweist, überdeckt, um die thermische Ermüdung der vorste
henden Elektrodenbereiche zu unterdrücken. Dadurch wird die
Zuverlässigkeit des Bauelements erhöht.
Bei dem Halbleiterbauelement nach dem zweiten Aspekt der Er
findung hat die Leiterplatte in der Grundriß-Konfiguration
größere Fläche als der Halbleiterchip, und der Abstand zwi
schen benachbarten äußeren Elektrodenbereichen ist größer
als der Abstand zwischen benachbarten vorstehenden Elektro
denbereichen. Daher können die äußeren Elektroden relativ
groß sein.
Somit können die äußeren Elektrodenbereiche größere Festig
keit haben, um der thermischen Beanspruchung standzuhalten.
Das führt zu einem Halbleiterbauelement, bei dem die Lebens
dauer der elektrischen Verbindungseinrichtungen, die zwi
schen dem Halbleiterchip und dem Montagesubstrat gebildet
sind, weiter verlängert ist.
Bei dem Halbleiterbauelement gemäß dem dritten Aspekt der
Erfindung hat jeder der vorstehenden Elektrodenbereiche an
seinem Vorderende die flache Leiterstruktur, die an der
Grenzfläche des Harzes gebildet ist, und die Leiterstruk
turen der vorstehenden Elektrodenbereiche sind jeweils mit
den Verbindungsanschlüssen direkt verbunden. Somit können
die Verbindungsanschlüsse ohne Änderungen hinsichtlich Höhe
und Konfiguration auf den Leiterstrukturen gebildet sein.
Bei dem Halbleiterbauelement gemäß dem vierten Aspekt der
Erfindung ist das Harz auch auf der ersten Hauptfläche der
Leiterplatte, die die Verbindungsanschlüsse und die Elek
trodenzonen aufweist, geformt, um die thermische Ermüdung
der Verbindungsanschlüsse zu unterdrücken, so daß die Zu
verlässigkeit des Bauelements weiter verbessert wird.
Bei dem Halbleiterbauelement gemäß dem fünften Aspekt der
Erfindung ist der Beziehung T1 < T2 T3 genügt, wobei T1,
T2 und T3 die Schmelzpunkte der Hauptbereiche der vorstehen
den Elektrodenbereiche bzw. der Verbindungsanschlüsse bzw.
der äußeren Elektrodenbereiche sind. Wenn die äußeren Elek
trodenbereiche an dem Montagesubstrat durch Schmelzen unter
Aufbringen von Wärme montiert werden, kann die Erwärmungs
temperatur unter den Schmelzpunkt T1 begrenzt werden, wo
durch vermieden wird, daß zumindest die vorstehenden Elek
trodenbereiche irrtümlich zum Schmelzen gebracht werden.
Bei dem Halbleiterbauelement gemäß dem sechsten Aspekt der
Erfindung bestehen die Hauptbereiche der vorstehenden Elek
trodenbereiche aus dem ersten Material, das den Schmelzpunkt
T1 hat, und die Hauptbereiche der äußeren Elektrodenbereiche,
bestehen aus dem zweiten Material, das den Schmelzpunkt T2
hat (T2 < T1). Jeder Verbindungsanschluß umfaßt die erste
Zone aus dem ersten Material und die zweite Zone aus dem
zweiten Material. Die ersten Zonen der Verbindungsanschlüsse
sind jeweils mit entsprechenden vorstehenden Elektrodenbe
reichen direkt verbunden. Wenn daher die äußeren Elektroden
bereiche an dem Montagesubstrat durch Schmelzen infolge des
Aufbringens von Wärme montiert werden, kann die Erwärmungs
temperatur unter den Schmelzpunkt T1 begrenzt werden, wo
durch vermieden wird, daß die ersten Zonen der Verbindungs
anschlüsse und die vorstehenden Elektrodenbereiche irrtüm
lich zum Schmelzen gebracht werden.
Außerdem sind nur zwei Materialien (das erste und das zweite
Material) erforderlich, um die Hauptbereiche der vorstehen
den Elektrodenbereiche, die Verbindungsanschlüsse und die
Hauptbereiche der äußeren Elektrodenbereiche zu bilden. Da
durch werden die für den Zusammenbau des Halbleiterbauele
ments erforderlichen Kosten gesenkt.
Das Halbleiterbauelement gemäß dem siebten Aspekt der Erfin
dung weist ferner folgendes auf: den zweiten Halbleiterchip
mit der Vielzahl von zweiten vorstehenden Elektrodenberei
chen, die Vielzahl von zweiten Verbindungsanschlüssen, die
jeweils mit den zweiten vorstehenden Elektrodenbereichen
direkt verbunden sind, und das zweite Harz, das so geformt
ist, daß es die zweite Hauptfläche des zweiten Halbleiter
chips einschließlich der Vielzahl von zweiten vorstehenden
Elektrodenbereichen überdeckt. Die Leiterplatte umfaßt die
Vielzahl von zweiten Elektrodenzonen, die auf ihrer ersten
Hauptfläche gebildet sind, und die Vielzahl von zweiten
äußeren Elektrodenbereichen, die die dritte Dicke haben und
auf ihrer zweiten Hauptfläche gebildet sind. Die zweiten
Elektrodenzonen sind jeweils mit entsprechenden der zweiten
äußeren Elektrodenbereiche elektrisch verbunden. Die zweiten
Elektrodenzonen sind jeweils mit entsprechenden der zweiten
Verbindungsanschlüsse direkt verbunden.
Es wird also ein einziges Halbleiterbauelement bereitge
stellt, das zwei Halbleiterchips hat, die auf der einzigen
Leiterplatte gebildet sind.
Die Erfindung wird nachstehend auch hinsichtlich weiterer
Merkmale und Vorteile anhand der Beschreibung von Ausfüh
rungsbeispielen und unter Bezugnahme auf die bei liegenden
Zeichnungen näher erläutert. Die Zeichnungen zeigen in:
Fig. 1 eine Querschnittsansicht eines Halbleiterbau
elements gemäß einer ersten Bauart einer be
vorzugten Ausführungsform der Erfindung;
Fig. 2 eine Querschnittsansicht einer zweiten Bauart der
ersten bevorzugten Ausführungsform;
Fig. 3 eine Querschnittsansicht einer zweiten bevorzugten
Ausführungsform des Halbleiterbauelements gemäß
der Erfindung;
Fig. 4 eine schematische Ansicht des Halbleiterbau
elements entsprechend einer zweiten Bauart einer
dritten bevorzugten Ausführungsform der Erfindung;
Fig. 5 eine Querschnittsansicht des Halbleiterbauelements
gemäß einer vierten bevorzugten Ausführungsform
der Erfindung; und
Fig. 6 eine Querschnittsansicht eines herkömmlichen
Halbleiterbauelements.
Fig. 1 ist eine Querschnittsansicht der ersten Bauart der
ersten Ausführungsform des Halbleiterelements. Dabei ist
eine Vielzahl von vorstehenden Elektrodenbereichen 20, die
jeweils eine Hügelelektrode 2 und eine Stegelektrode 3
aufweisen, an der unteren Oberfläche eines LSI-Chips 1
gebildet. Die Vielzahl Stegelektroden 3 ist dünn und sehr
flach, und die Vielzahl Hügelelektroden 2 hat im wesent
lichen kugelförmige Konfiguration mit einer ersten Dicke,
die ausreichend größer als die Dicke der Stegelektroden 3
ist. Die Vielzahl Hügelelektroden 2 ist jeweils mit ent
sprechenden einer Vielzahl von Elektroden (in Fig. 1 nicht
gezeigt) des LSI-Chips 1 elektrisch verbunden.
Eine Vielzahl Verbindungsanschlüsse 5 mit im wesentlichen
kugelförmiger Gestalt, die eine zweite Dicke haben, die
ausreichend größer als die Dicke von noch zu beschreibenden
Verbindungsstrukturen 6 ist, ist in entsprechender Beziehung
zu der Vielzahl von vorstehenden Elektrodenbereichen 20
vorgesehen. Die Verbindungsanschlüsse 5 sind jeweils mit
entsprechenden Stegelektroden 3 durch Schmelzen unter Auf
bringen von Wärme direkt verbunden.
Der LSI-Chip mit der Vielzahl von vorstehenden Elektroden
bereichen 20 (den Hügelelektroden 2 und den Stegelektroden
3) ist mit einem Harz 4 vergossen. Die Stegelektroden 3 und
die Verbindungsanschlüsse 5 sind miteinander an der unteren
Grenzfläche des Harzes 4 verbunden.
Die Vielzahl von dünnen, sehr flachen Verbindungsstrukturen
6 ist auf der oberen Oberfläche einer Leiterplatte (Verbin
dungsplatte) 7 gebildet, und eine Vielzahl von äußeren
Elektrodenbereichen 30, die jeweils eine Verbindungsstruktur
8 und ein äußere Elektrode 9 aufweisen, ist an der unteren
Oberfläche der Leiterplatte 7 gebildet. Die Verbindungs
strukturen 8 sind dünn und sehr flach, und die äußeren
Elektroden 9 haben im wesentlichen kugelförmige Gestalt und
eine dritte Dicke, die ausreichend größer als die Dicke der
Verbindungsstrukturen 8 ist. Die Verbindungsstrukturen 6
sind jeweils mit entsprechenden der Verbindungsstrukturen 8
elektrisch verbunden, und zwar durch Verbindungseinrichtun
gen (in Fig. 1 nicht gezeigt) wie etwa Durchgangsbohrungen,
die in der Leiterplatte 7 gebildet sind.
Die Vielzahl von Verbindungsstrukturen 6 ist jeweils mit
entsprechenden der Verbindungsanschlüsse durch Schmelzen
unter Aufbringen von Wärme direkt verbunden.
Die Leiterplatte 7 hat größere Fläche als der LSI-Chip 1 in
der Grundriß-Konfiguration. Der Abstand L1 zwischen benach
barten äußeren Elektrodenbereichen 30 ist ausreichend größer
als der Abstand L2 zwischen benachbarten vorstehenden Elek
trodenbereichen 20. Die äußeren Elektrodenbereiche 30 (die
Verbindungsstrukturen 8 und die äußeren Elektroden 9) sind
ausreichend größer als die vorstehenden Elektrodenbereiche
20 (die Hügelelektroden 2 und die Stegelektroden 3) und die
Verbindungsanschlüsse 5.
Die Hügelelektroden 2, die Stegelektroden 3, die Verbin
dungsanschlüsse 5, die Verbindungsstrukturen 6, die Ver
bindungsstrukturen 8 und die äußeren Elektroden 9 sind aus
Metall hergestellt. Dabei sind die Hügelelektroden 2, die
Verbindungsanschlüsse 5 und die äußeren Elektroden 9 aus Lot
oder dergleichen gebildet, und die Stegelektroden 3, die
Verbindungsstrukturen 6 und die Verbindungsstrukturen 8 sind
aus Kupfer oder dergleichen gebildet. Die Leiterplatte 7
kann beispielsweise ein glasfaserverstärktes Epoxidharz-Substrat
und ein Polyimidband sein.
Das so aufgebaute Halbleiterbauelement wird auf einem
Montagesubstrat angeordnet, und dann werden die äußeren
Elektroden 9 der äußeren Elektrodenbereiche 30 mit jeweils
entsprechenden einer Vielzahl von Verbindungsanschlüssen auf
dem Montagesubstrat verbunden, indem sie durch Aufbringen
von Wärme zum Schmelzen gebracht werden. Das ermöglicht dem
Halbleiterbauelement, auf dem Montagesubstrat angebracht zu
werden.
Bei dem Halbleiterbauelement der ersten Bauart der ersten
Ausführungsform werden die vorstehenden Elektrodenbereiche
20, die Verbindungsanschlüsse 5 und die äußeren Elektroden
bereiche 30, die die erste bzw. zweite bzw. dritte Dicke
haben, als Einrichtungen verwendet, um das Montagesubstrat
und den LSI-Chip 1 miteinander elektrisch zu verbinden.
Wenn also dieses Halbleiterbauelement auf dem Montagesub
strat angebracht wird, wird die thermische Beanspruchung,
die durch die unterschiedlichen Wärmeausdehnungskoeffi
zienten des LSI-Chips 1 und des Montagesubstrats hervor
gerufen ist, zwischen den vorstehenden Elektrodenbereichen
20 (den Hügelelektroden 2 und den Stegelektroden 3), den
Verbindungsanschlüssen 5 (den Verbindungsstrukturen 6) und
den äußeren Elektrodenbereichen 30 (den Verbindungsstruk
turen 8 und den äußeren Elektroden 9) verteilt, und die
Leiterplatte 7 selbst wirkt als Dämpfungselement gegenüber
der thermischen Beanspruchung. Das Ergebnis ist (als ein
erster Effekt) die verlängerte Lebensdauer der elektrischen
Verbindungseinrichtungen zwischen dem LSI-Chip 1 und dem
Montagesubstrat.
Außerdem kann die Vielzahl von äußeren Elektrodenbereichen
30 in jeder Position an der unteren Oberfläche der Leiter
platte 7 vorgesehen sein, ohne durch die physischen Posi
tionen relativ zu den vorstehenden Elektrodenbereichen 20
und Verbindungsanschlüssen 5 eingeschränkt zu sein. Dadurch
wird (als ein zweiter Effekt) die Design-Flexibilität bei
der Bildung der äußeren Elektrodenbereiche 30 vergrößert und
ein Halbleiterbauelement geschaffen, das auf einem ge
wünschten Montagesubstrat angebracht werden kann. Daher
können die äußeren Elektrodenbereiche 30 an der unteren
Oberfläche der Leiterplatte 7 in kompatibler Beziehung mit
den Verbindungsanschlüssen des Montagesubstrats für das
herkömmlich ausgebildete Halbleiterbauelement, das eine
geringe Packungsdichte hat, angeordnet werden.
Das Harz 4 überdeckt die untere Oberfläche des LSI-Chips 1
einschließlich der vorstehenden Elektrodenbereiche 20, um
die wärmebedingte Ermüdung der vorstehenden Elektrodenbe
reiche 20 zu unterdrücken. Dadurch wird (als dritter Effekt)
die Zuverlässigkeit des Bauelements verbessert.
Bei dieser ersten Art der beschriebenen Ausführungsform des
Halbleiterbauelements hat die Leiterplatte 7 in der Grund
riß-Konfiguration größere Fläche als der LSI-Chip 1, und der
Abstand zwischen jeweils benachbarten äußeren Elektrodenbe
reichen 30 ist größer als der Abstand zwischen jeweils be
nachbarten vorstehenden Elektrodenbereichen 20. Daher kann
die Vielzahl von äußeren Elektroden 9 relativ groß ausge
bildet sein.
Infolgedessen haben die äußeren Elektrodenbereiche 30 erhöh
te Festigkeit, um der thermischen Beanspruchung standzuhal
ten. Dadurch wird (als ein vierter Effekt) ein Halbleiter
bauelement geschaffen, das eine weiter verlängerte Lebens
dauer der elektrischen Verbindungseinrichtungen zwischen dem
LSI-Chip 1 und dem Montagesubstrat hat.
Bei diesem Halbleiterbauelement ist ferner bei jedem der
vorstehenden Elektrodenbereiche 20 an dessen Vorderende die
Stegelektrode 3 ausgebildet, und die Stegelektroden 3, die
sehr gute Flachheit haben, sind an der Grenzfläche des
Harzes 4 gebildet. Da die Stegelektroden 3 der vorstehenden
Elektrodenbereiche 20 jeweils mit den entsprechenden Ver
bindungsanschlüssen durch Schmelzen unter Aufbringen von
Wärme direkt verbunden sind, können die Verbindungsan
schlüsse 5, die mit den Stegelektroden 3 direkt verbunden
sind, ohne Abweichungen hinsichtlich Höhe und Konfiguration
gebildet sein.
Die Konfigurationen der Hügelelektroden 2, der Verbindungs
anschlüsse 5 und der äußeren Elektroden 9 sind bei der
ersten Bauart dieser Ausführungsform im wesentlichen kugel
förmig, jedoch nicht auf diese Gestalt beschränkt. Die
Hügelelektroden 2, die Verbindungsanschlüsse 5 und die
äußeren Elektroden 9 sollten so geformt sein, daß sie eine
vorbestimmte Dicke haben, beispielsweise als zweigähnlicher
Stift. Die Leiterplatte 7 ist ebenfalls nicht auf das oben
beschriebene glasfaserverstärkte Epoxidharz-Substrat und das
Polyimidband beschränkt. Das Material der Leiterplatte 7
unterliegt keiner besonderen Einschränkung. Beispielsweise
kann glasfaserverstärkter Kunststoff als die Leiterplatte 7
verwendet werden.
Fig. 2 ist eine Querschnittsansicht der zweiten Bauart der
ersten Ausführungsform des Halbleiterbauelements. Wie in
Fig. 2 gezeigt ist, ist eine Vielzahl von äußeren Elektro
denbereichen 31, die jeweils eine Verbindungsstruktur 28 und
eine äußere Elektrode 29 umfassen, an der unteren Oberfläche
einer Leiterplatte 27 gebildet. Die Vielzahl Verbindungs
strukturen 28 ist dünn und sehr flach, und die äußeren
Elektroden 29 haben im wesentlichen kugelförmige Gestalt und
eine dritte Dicke, die ausreichend größer als die Dicke der
Verbindungsstrukturen 28 ist. Die Vielzahl Verbindungsstruk
turen 6 ist jeweils mit entsprechenden der Verbindungsstruk
turen 28 durch Verbindungseinrichtungen (in Fig. 2 nicht ge
zeigt) elektrisch verbunden, die in der Leiterplatte 27 ge
bildet sind. Die Vielzahl Verbindungsstrukturen 6 ist je
weils mit entsprechenden der Verbindungsanschlüsse 5 durch
Schmelzen unter Aufbringen von Wärme direkt verbunden.
Die Leiterplatte 27 erstreckt sich im wesentlichen gleich
mit dem LSI-Chip 1 in der Grundriß-Konfiguration. Der Ab
stand L3 zwischen jeweils benachbarten der äußeren Elek
trodenbereiche 31 ist im wesentlichen distanzgleich mit dem
Abstand L2 zwischen jeweils benachbarten der vorstehenden
Elektrodenbereiche 20. Die äußeren Elektrodenbereiche 31
(die Verbindungsstrukturen 28 und die äußeren Elektroden 29)
haben im wesentlichen gleiche Größe wie die vorstehenden
Elektrodenbereiche 20 (die Hügelelektroden 2 und die Steg
elektroden 3) und die Verbindungsanschlüsse 5. Die übrigen
Komponenten der zweiten Bauart gleichen denen der in Fig. 1
gezeigten ersten Bauart.
Bei dem vorstehend beschriebenen Halbleiterbauelement stel
len sich die ersten drei Effekte der ersten Bauart des
Halbleiterbauelements ein. Ein zusätzlicher Vorteil dieses
Halbleiterbauelements ist, daß eine hohe Dichte beibehalten
wird, weil die Leiterplatte 27 sich in der Grundriß-Kon
figuration mit dem LSI-Chip 1 im wesentlichen gleich er
streckt und der Abstand L3 zwischen jeweils benachbarten
äußeren Elektrodenbereichen 31 distanzgleich mit dem Abstand
L2 zwischen jeweils benachbarten vorstehenden Elektrodenbe
reichen 20 ist.
Die Konfigurationen der Hügelelektroden 2, der Verbindungs
anschlüsse 5 und der äußeren Elektroden 29 sind bei der
zweiten Bauart im wesentlichen kugelförmig, aber nicht auf
diese Form beschränkt. Die Hügelelektroden 2, die Verbin
dungsanschlüsse 5 und die äußeren Elektroden 29 sollten so
geformt sein, daß sie eine vorbestimmte Dicke haben, wie
etwa als zweigähnlicher Stift. Die Leiterplatte 27 ist nicht
auf das oben beschriebene glasfaserverstärkte Epoxidharz-Substrat
und Polyimidband beschränkt. Das Material der Lei
terplatte 27 unterliegt keiner besonderen Einschränkung.
Beispielsweise kann als die Leiterplatte 27 glasfaserver
stärkter Kunststoff verwendet werden.
Fig. 3 ist ein Querschnitt der zweiten Ausführungsform des
Halbleiterbauelements. Dabei weist das Halbleiterbauelement
ferner ein Harz 10 auf, das an der oberen Oberfläche der
Leiterplatte 7 einschließlich der Verbindungsanschlüsse und
der Verbindungsstrukturen 6 zusätzlich zu dem Harz 4 geformt
ist. Die weiteren Komponenten des Halbleiterbauelements sind
gleich wie diejenigen der ersten Bauart der ersten Ausfüh
rungsform gemäß Fig. 1. Das Harz 10 ist durch einen zweiten
Vergießschritt nach Bildung der Struktur von Fig. 1 geformt.
Das so aufgebaute Halbleiterbauelement der zweiten Ausfüh
rungsform, bei dem das Harz 10 an der oberen Oberfläche der
Leiterplatte 7, die die Verbindungsanschlüsse 5 und die Ver
bindungsstrukturen 6 aufweist, geformt ist, unterdrückt die
wärmebedingte Ermüdung der Verbindungsanschlüsse 5, so daß
diese erhöhte Zuverlässigkeit zeigen.
Dieses Halbleiterbauelement gleicht im Aufbau demjenigen der
ersten Bauart der ersten Ausführungsform gemäß Fig. 1.
Der unterschied liegt darin, daß dieses Halbleiterbauelement
so ausgebildet ist, daß der Beziehung T1 < T2 < T3 genügt
ist, wobei T1 der Schmelzpunkt der Hügelelektroden 2 ist,
die Hauptbereiche der vorstehenden Elektrodenbereiche 20
sind, T2 der Schmelzpunkt der Verbindungsanschlüsse 5 ist
und T3 der Schmelzpunkt der äußeren Elektroden 9 ist, die
Hauptbereiche der äußeren Elektrodenbereiche 30 sind.
Wenn bei dem so aufgebauten Halbleiterbauelement die äußeren
Elektroden 9 durch Aufbringen von Wärme geschmolzen und an
dem Montagesubstrat montiert werden, ist die Erwärmungstem
peratur TH unter den Schmelzpunkt T2 begrenzt, um zu vermei
den, daß die Verbindungsanschlüsse 5 und die Hügelelektroden
2 irrtümlich geschmolzen werden, da der Beziehung
T1 < T2 < T3 genügt ist, wobei T1 bzw. T2 bzw. T3 die
Schmelzpunkte der Hügelelektroden 2 bzw. der Verbindungs
anschlüsse 5 bzw. der äußeren Elektroden 9 sind.
Wie gezeigt ist, verwendet der Aufbau dieser ersten Bauart
die Struktur gemäß Fig. 1, aber dieser Aufbau ist bei dem
Aufbau der zweiten Bauart der ersten Ausführungsform nach
Fig. 2 oder dem der zweiten Ausführungsform gemäß Fig. 3
anwendbar.
Bei der ersten Bauart der dritten Ausführungsform ist der
Beziehung T1 < T2 < T3 genügt, wobei T1 bzw. T2 bzw. T3 die
Schmelzpunkte der Hügelelektroden 2 bzw. der Verbindungsan
schlüsse 5 bzw. der äußeren Elektroden 9 sind. Als Minimal
forderung sollte jedoch der Beziehung T1 < T2 T3 genügt
sein, um ein irrtümliches Schmelzen der Hügelelektroden 2
durch Begrenzung der Erwärmungstemperatur TH unter den
Schmelzpunkt T1 zu verhindern, wenn die äußeren Elektroden 9
durch Aufbringen von Wärme geschmolzen und auf dem Montage
substrat montiert werden.
Fig. 4 zeigt schematisch die zweite Bauart der dritten Aus
führungsform des Halbleiterbauelements. Wie dort gezeigt
ist, weist jeder der Vielzahl von Verbindungsanschlüssen 5
eine erste Zone 51 und eine zweite Zone 52 auf. Die ersten
Zonen 51 sind jeweils mit den Stegelektroden 3 der vorste
henden Elektrodenbereiche 20 direkt verbunden. Die zweiten
Zonen 52 sind jeweils mit den Verbindungsstrukturen 6 direkt
verbunden.
Die ersten Zonen 51 bestehen aus dem gleichen Metallmaterial
wie die Hügelelektroden 2, und die zweiten Zonen 52 bestehen
aus dem gleichen Metallmaterial wie die äußeren Elektroden
9. Die Metallmaterialien sind so gewählt, daß der Beziehung
T1 < T2 genügt ist, wobei T1 der Schmelzpunkt des Metall
materials der Hügelelektroden 2 ist, die Hauptbereiche der
vorstehenden Elektrodenbereiche 20 sind, und T2 der Schmelz
punkt des Metallmaterials der äußeren Elektroden 9 ist, die
Hauptbereiche der äußeren Elektrodenbereiche 30 sind.
Wenn bei diesem wie oben erläutert aufgebauten Halbleiter
bauelement die äußeren Elektroden 9 an dem Montagesubstrat
durch Schmelzen unter Anwendung von Wärme montiert werden,
wird verhindert, daß die Hügelelektroden 2 und die ersten
Zonen 51 der Verbindungsanschlüsse 5 irrtümlich zum Schmel
zen gebracht werden, weil der Beziehung T1 < T2 genügt ist,
wobei T1 bzw. T2 die Schmelzpunkte der Hügelelektroden 2
bzw. der äußeren Elektroden 9 sind.
Außerdem werden nur zwei Metallmaterialien benötigt, um die
Hauptbereiche (die Hügelelektroden 2) der vorstehenden Elek
trodenbereiche 20, die Verbindungsanschlüsse 5 und die
Hauptbereiche (die äußeren Elektroden 9) der äußeren Elek
trodenbereiche 30 zu bilden. Dadurch werden die zum Zusam
menbau des Halbleiterbauelements erforderlichen Kosten
gesenkt.
Fig. 5 ist ein Querschnitt durch die vierte Ausführungsform
des Halbleiterbauelements. Dabei ist eine Vielzahl von dün
nen, sehr flachen Verbindungsstrukturen 6a, 6b auf der
oberen Oberfläche einer Leiterplatte 17 gebildet, und eine
Vielzahl von äußeren Elektrodenbereichen 40a, die jeweils
eine Verbindungsstruktur 18a und eine äußere Elektrode 19a
aufweisen, und eine Vielzahl von äußeren Elektrodenbereichen
40b, die jeweils eine Verbindungsstruktur 18b und eine äuße
re Elektrode 19b aufweisen, ist auf der unteren Oberfläche
der Leiterplatte 17 gebildet. Die Verbindungsstrukturen 18a,
18b sind dünn und sehr flach. Die äußeren Elektroden 19a,
19b haben im wesentlichen kugelförmige Konfiguration mit der
dritten Dicke, die ausreichend größer als die Dicke der Ver
bindungsstrukturen 18a, 18b ist. Verbindungseinrichtungen
(in Fig. 5 nicht gezeigt) stellen die elektrische Verbindung
zwischen den jeweiligen Verbindungsstrukturen 6a und ent
sprechenden der Verbindungsstrukturen 18a sowie zwischen den
jeweiligen Verbindungsstrukturen 6b und entsprechenden der
Verbindungsstrukturen 18b her.
Halbleiterbereiche 11a und 11b sind jeweils auf den Verbin
dungsstrukturen 6a und 6b, die auf der oberen Oberfläche der
Leiterplatte 17 gebildet sind, angeordnet. Dabei sind die
Verbindungsstrukturen 6a jeweils mit entsprechenden einer
Vielzahl von Verbindungsanschlüssen 5a eines LSI-Chips 1a
direkt verbunden, und die Verbindungsstrukturen 6b sind
jeweils mit entsprechenden einer Vielzahl von Verbindungs
anschlüssen 5b eines LSI-Chips 1b direkt verbunden.
Der Halbleiterbereich 11a umfaßt den LSI-Chip 1a, vorstehen
de Elektrodenbereiche 20a (Hügelelektroden 2a und Stegelek
troden 3a), ein Harz 4a, die Verbindungsanschlüsse 5a und
ein Harz 10a, die den entsprechenden Komponenten der zweiten
Ausführungsform von Fig. 3 (dem LSI-Chip 1, den vorstehenden
Elektrodenbereichen 20 (den Hügelelektroden 2 und den Steg
elektroden 3), dem Harz 4, den Verbindungsanschlüssen 5 und
dem Harz 10) gleichen.
Der Halbleiterbereich 11b umfaßt den LSI-Chip 1b, vorstehen
de Elektrodenbereiche 20b (Hügelelektroden 2b und Stegelek
troden 3b), ein Harz 4b, die Verbindungsanschlüsse 5b und
ein Harz 10b, die den entsprechenden Komponenten der zweiten
Ausführungsform gemäß Fig. 3 (dem LSI-Chip 1, den vorstehen
den Elektrodenbereichen 20 (den Hügelelektroden 2 und den
Stegelektroden 3), dem Harz 4, den Verbindungsanschlüssen 5
und dem Harz 10) gleichen.
Die oben beschriebene vierte Ausführungsform führt zu einem
einzigen Halbleiterbauelement, das die beiden LSI-Chips 1a
und 1b aufweist, die auf der einzigen Leiterplatte 17 gebil
det sind.
Claims (10)
1. Halbleiterbauelement,
gekennzeichnet durch
einen Halbleiterchip (1), der eine erste und eine zweite Hauptfläche hat und eine Vielzahl von vorstehenden Elektro denbereichen (20) einer ersten Dicke aufweist, die auf sei ner zweiten Hauptfläche gebildet sind;
eine Vielzahl von Verbindungsanschlüssen (5), die eine zweite Dicke haben und jeweils mit entsprechenden der Viel zahl von vorstehenden Elektrodenbereichen (20) direkt ver bunden sind;
ein Harz (4), das so geformt ist, daß es die zweite Hauptfläche des Halbleiterchips, die die Vielzahl von vorstehenden Elektrodenbereichen (20) aufweist, überdeckt; und
eine Leiterplatte (7), die eine erste und eine zweite Hauptfläche hat und aufweist: eine Vielzahl von Verbindungs strukturen (6), die auf ihrer ersten Hauptfläche gebildet sind, und eine Vielzahl von äußeren Elektrodenbereichen (30), die eine dritte Dicke haben und auf ihrer zweiten Hauptfläche gebildet sind, wobei die Vielzahl von Verbin dungsstrukturen (6) jeweils mit entsprechenden der Vielzahl von äußeren Elektrodenbereichen direkt verbunden und jeweils mit entsprechenden der Vielzahl von Verbindungsanschlüssen (5) direkt verbunden ist.
einen Halbleiterchip (1), der eine erste und eine zweite Hauptfläche hat und eine Vielzahl von vorstehenden Elektro denbereichen (20) einer ersten Dicke aufweist, die auf sei ner zweiten Hauptfläche gebildet sind;
eine Vielzahl von Verbindungsanschlüssen (5), die eine zweite Dicke haben und jeweils mit entsprechenden der Viel zahl von vorstehenden Elektrodenbereichen (20) direkt ver bunden sind;
ein Harz (4), das so geformt ist, daß es die zweite Hauptfläche des Halbleiterchips, die die Vielzahl von vorstehenden Elektrodenbereichen (20) aufweist, überdeckt; und
eine Leiterplatte (7), die eine erste und eine zweite Hauptfläche hat und aufweist: eine Vielzahl von Verbindungs strukturen (6), die auf ihrer ersten Hauptfläche gebildet sind, und eine Vielzahl von äußeren Elektrodenbereichen (30), die eine dritte Dicke haben und auf ihrer zweiten Hauptfläche gebildet sind, wobei die Vielzahl von Verbin dungsstrukturen (6) jeweils mit entsprechenden der Vielzahl von äußeren Elektrodenbereichen direkt verbunden und jeweils mit entsprechenden der Vielzahl von Verbindungsanschlüssen (5) direkt verbunden ist.
2. Halbleiterbauelement nach Anspruch 1,
dadurch gekennzeichnet,
daß das Harz (4) so geformt ist, daß es den gesamten Halb
leiterchip überdeckt.
3. Halbleiterbauelement nach Anspruch 1,
dadurch gekennzeichnet,
daß die Leiterplatte (7) in Grundriß-Konfiguration größere
Fläche als der Halbleiterchip (1) hat, und
daß die Abstände (L1) zwischen jeweils benachbarten der
äußeren Elektrodenbereiche (30) größer als der Abstand (L2)
zwischen jeweils benachbarten der vorstehenden Elektroden
bereiche (20) ist.
4. Halbleiterbauelement nach Anspruch 1,
dadurch gekennzeichnet,
daß sich die Leiterplatte (7) in der Grundriß-Konfiguration
mit dem Halbleiterchip (1) gleich erstreckt, und
daß der Abstand (L3) zwischen jeweils benachbarten der äuße
ren Elektrodenbereiche (31) gleich dem Abstand (L2) zwischen
jeweils benachbarten der vorstehenden Elektrodenbereiche
(20) ist.
5. Halbleiterbauelement nach Anspruch 3,
dadurch gekennzeichnet,
daß jeder der vorstehenden Elektrodenbereiche (20) an seinem
Vorderende eine flache Leiterstruktur (3) hat, die an einer
Grenzfläche des Harzes (4) gebildet ist, wobei die Leiter
strukturen (3) der vorstehenden Elektrodenbereiche (20) mit
jeweils entsprechenden der Verbindungsanschlüsse (5) direkt
verbunden sind.
6. Halbleiterbauelement nach Anspruch 5,
dadurch gekennzeichnet,
daß jeder Elektrodenbereich eine zweite Leiterstruktur auf
weist, und
daß jeder der äußeren Elektrodenbereiche eine dritte Leiter
struktur aufweist, die mit der zweiten Hauptfläche der Lei
terplatte direkt verbunden ist.
7. Halbleiterbauelement nach Anspruch 5,
dadurch gekennzeichnet,
daß das Harz (10) außerdem an der ersten Hauptfläche der
Leiterplatte (7), die die Verbindungsanschlüsse (5) und die
Verbindungsstrukturen (6) aufweist, geformt ist.
8. Halbleiterbauelement nach Anspruch 3,
dadurch gekennzeichnet,
daß der Beziehung T1 < T2 T3 genügt ist, wobei T1, T2 und
T3 die Schmelzpunkte von Hauptbereichen der vorstehenden
Elektrodenbereiche (20) bzw. der Verbindungsanschlüsse (5)
bzw. der äußeren Elektrodenbereiche (30) sind.
9. Halbleiterbauelement nach Anspruch 3,
dadurch gekennzeichnet,
daß Hauptbereiche (2) der vorstehenden Elektrodenbereiche (20) aus einem ersten Material mit einem Schmelzpunkt T1 und Hauptbereiche (9) der äußeren Elektrodenbereiche (30) aus einem zweiten Material mit einem Schmelzpunkt T2 bestehen (T2 < T1), und
daß jeder der Verbindungsanschlüsse (5) eine erste Zone (51) aus dem ersten Material und eine zweite Zone (52) aus dem zweiten Material aufweist, wobei die ersten Zonen (51) der Verbindungsanschlüsse jeweils mit entsprechenden der vorste henden Elektrodenbereiche (20) direkt verbunden sind.
daß Hauptbereiche (2) der vorstehenden Elektrodenbereiche (20) aus einem ersten Material mit einem Schmelzpunkt T1 und Hauptbereiche (9) der äußeren Elektrodenbereiche (30) aus einem zweiten Material mit einem Schmelzpunkt T2 bestehen (T2 < T1), und
daß jeder der Verbindungsanschlüsse (5) eine erste Zone (51) aus dem ersten Material und eine zweite Zone (52) aus dem zweiten Material aufweist, wobei die ersten Zonen (51) der Verbindungsanschlüsse jeweils mit entsprechenden der vorste henden Elektrodenbereiche (20) direkt verbunden sind.
10. Halbleiterbauelement nach Anspruch 3,
gekennzeichnet durch
einen zweiten Halbleiterchip (1b), der eine erste und eine zweite Hauptfläche hat und eine Vielzahl von zweiten vorste henden Elektrodenbereichen (20b) der ersten Dicke aufweist, die an seiner zweiten Hauptfläche gebildet sind;
eine Vielzahl von zweiten Verbindungsanschlüssen (5b), die die zweite Dicke haben und jeweils mit entsprechenden der Vielzahl von zweiten vorstehenden Elektrodenbereichen (20b) direkt verbunden sind; und
ein zweites Harz (10b), das so geformt ist, daß es die zwei te Hauptfläche des zweiten Halbleiterchips (1b), die die Vielzahl von zweiten vorstehenden Elektrodenbereichen (20b) aufweist, überdeckt,
wobei die Leiterplatte (17) ferner eine Vielzahl von zweiten Elektrodenbereichen (6b), die an ihrer ersten Hauptfläche gebildet sind, und eine Vielzahl von zweiten äußeren Elek trodenbereichen (40b) der dritten Dicke aufweist, die an ihrer zweiten Hauptfläche gebildet sind,
wobei die Vielzahl von zweiten Elektrodenbereichen (6b) je weils mit entsprechenden der Vielzahl von zweiten äußeren Elektrodenbereichen elektrisch verbunden und jeweils mit entsprechenden der Vielzahl von zweiten Verbindungsanschlüs sen (5b) direkt verbunden ist.
einen zweiten Halbleiterchip (1b), der eine erste und eine zweite Hauptfläche hat und eine Vielzahl von zweiten vorste henden Elektrodenbereichen (20b) der ersten Dicke aufweist, die an seiner zweiten Hauptfläche gebildet sind;
eine Vielzahl von zweiten Verbindungsanschlüssen (5b), die die zweite Dicke haben und jeweils mit entsprechenden der Vielzahl von zweiten vorstehenden Elektrodenbereichen (20b) direkt verbunden sind; und
ein zweites Harz (10b), das so geformt ist, daß es die zwei te Hauptfläche des zweiten Halbleiterchips (1b), die die Vielzahl von zweiten vorstehenden Elektrodenbereichen (20b) aufweist, überdeckt,
wobei die Leiterplatte (17) ferner eine Vielzahl von zweiten Elektrodenbereichen (6b), die an ihrer ersten Hauptfläche gebildet sind, und eine Vielzahl von zweiten äußeren Elek trodenbereichen (40b) der dritten Dicke aufweist, die an ihrer zweiten Hauptfläche gebildet sind,
wobei die Vielzahl von zweiten Elektrodenbereichen (6b) je weils mit entsprechenden der Vielzahl von zweiten äußeren Elektrodenbereichen elektrisch verbunden und jeweils mit entsprechenden der Vielzahl von zweiten Verbindungsanschlüs sen (5b) direkt verbunden ist.
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Families Citing this family (83)
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US5661082A (en) * | 1995-01-20 | 1997-08-26 | Motorola, Inc. | Process for forming a semiconductor device having a bond pad |
SG45122A1 (en) * | 1995-10-28 | 1998-01-16 | Inst Of Microelectronics | Low cost and highly reliable chip-sized package |
US6329711B1 (en) | 1995-11-08 | 2001-12-11 | Fujitsu Limited | Semiconductor device and mounting structure |
US6376921B1 (en) | 1995-11-08 | 2002-04-23 | Fujitsu Limited | Semiconductor device, method for fabricating the semiconductor device, lead frame and method for producing the lead frame |
US6072239A (en) * | 1995-11-08 | 2000-06-06 | Fujitsu Limited | Device having resin package with projections |
US6159770A (en) * | 1995-11-08 | 2000-12-12 | Fujitsu Limited | Method and apparatus for fabricating semiconductor device |
US6064576A (en) * | 1997-01-02 | 2000-05-16 | Texas Instruments Incorporated | Interposer having a cantilevered ball connection and being electrically connected to a printed circuit board |
JP3081559B2 (ja) * | 1997-06-04 | 2000-08-28 | ニッコー株式会社 | ボールグリッドアレイ型半導体装置およびその製造方法ならびに電子装置 |
US6407461B1 (en) * | 1997-06-27 | 2002-06-18 | International Business Machines Corporation | Injection molded integrated circuit chip assembly |
SG71734A1 (en) * | 1997-11-21 | 2000-04-18 | Inst Materials Research & Eng | Area array stud bump flip chip and assembly process |
US20070102827A1 (en) * | 1997-12-08 | 2007-05-10 | 3M Innovative Properties Company | Solvent Assisted Burnishing of Pre-Underfilled Solder-Bumped Wafers for Flipchip Bonding |
US6303408B1 (en) * | 1998-02-03 | 2001-10-16 | Tessera, Inc. | Microelectronic assemblies with composite conductive elements |
JPH11312749A (ja) * | 1998-02-25 | 1999-11-09 | Fujitsu Ltd | 半導体装置及びその製造方法及びリードフレームの製造方法 |
US6406939B1 (en) | 1998-05-02 | 2002-06-18 | Charles W. C. Lin | Flip chip assembly with via interconnection |
SG75841A1 (en) | 1998-05-02 | 2000-10-24 | Eriston Invest Pte Ltd | Flip chip assembly with via interconnection |
US6031282A (en) * | 1998-08-27 | 2000-02-29 | Advantest Corp. | High performance integrated circuit chip package |
SG82591A1 (en) | 1998-12-17 | 2001-08-21 | Eriston Technologies Pte Ltd | Bumpless flip chip assembly with solder via |
SG82590A1 (en) | 1998-12-17 | 2001-08-21 | Eriston Technologies Pte Ltd | Bumpless flip chip assembly with strips and via-fill |
TW522536B (en) | 1998-12-17 | 2003-03-01 | Wen-Chiang Lin | Bumpless flip chip assembly with strips-in-via and plating |
US6111761A (en) * | 1999-08-23 | 2000-08-29 | Motorola, Inc. | Electronic assembly |
US6402970B1 (en) | 2000-08-22 | 2002-06-11 | Charles W. C. Lin | Method of making a support circuit for a semiconductor chip assembly |
US6350633B1 (en) | 2000-08-22 | 2002-02-26 | Charles W. C. Lin | Semiconductor chip assembly with simultaneously electroplated contact terminal and connection joint |
US6436734B1 (en) | 2000-08-22 | 2002-08-20 | Charles W. C. Lin | Method of making a support circuit for a semiconductor chip assembly |
US6403460B1 (en) | 2000-08-22 | 2002-06-11 | Charles W. C. Lin | Method of making a semiconductor chip assembly |
US6562657B1 (en) | 2000-08-22 | 2003-05-13 | Charles W. C. Lin | Semiconductor chip assembly with simultaneously electrolessly plated contact terminal and connection joint |
US6551861B1 (en) | 2000-08-22 | 2003-04-22 | Charles W. C. Lin | Method of making a semiconductor chip assembly by joining the chip to a support circuit with an adhesive |
US6660626B1 (en) | 2000-08-22 | 2003-12-09 | Charles W. C. Lin | Semiconductor chip assembly with simultaneously electrolessly plated contact terminal and connection joint |
US6562709B1 (en) | 2000-08-22 | 2003-05-13 | Charles W. C. Lin | Semiconductor chip assembly with simultaneously electroplated contact terminal and connection joint |
US6350632B1 (en) | 2000-09-20 | 2002-02-26 | Charles W. C. Lin | Semiconductor chip assembly with ball bond connection joint |
US6350386B1 (en) | 2000-09-20 | 2002-02-26 | Charles W. C. Lin | Method of making a support circuit with a tapered through-hole for a semiconductor chip assembly |
US6511865B1 (en) | 2000-09-20 | 2003-01-28 | Charles W. C. Lin | Method for forming a ball bond connection joint on a conductive trace and conductive pad in a semiconductor chip assembly |
US6448108B1 (en) | 2000-10-02 | 2002-09-10 | Charles W. C. Lin | Method of making a semiconductor chip assembly with a conductive trace subtractively formed before and after chip attachment |
US6544813B1 (en) | 2000-10-02 | 2003-04-08 | Charles W. C. Lin | Method of making a semiconductor chip assembly with a conductive trace subtractively formed before and after chip attachment |
US6908788B1 (en) | 2000-10-13 | 2005-06-21 | Bridge Semiconductor Corporation | Method of connecting a conductive trace to a semiconductor chip using a metal base |
US6673710B1 (en) | 2000-10-13 | 2004-01-06 | Bridge Semiconductor Corporation | Method of connecting a conductive trace and an insulative base to a semiconductor chip |
US6872591B1 (en) | 2000-10-13 | 2005-03-29 | Bridge Semiconductor Corporation | Method of making a semiconductor chip assembly with a conductive trace and a substrate |
US6949408B1 (en) | 2000-10-13 | 2005-09-27 | Bridge Semiconductor Corporation | Method of connecting a conductive trace and an insulative base to a semiconductor chip using multiple etch steps |
US7071089B1 (en) | 2000-10-13 | 2006-07-04 | Bridge Semiconductor Corporation | Method of making a semiconductor chip assembly with a carved bumped terminal |
US7319265B1 (en) | 2000-10-13 | 2008-01-15 | Bridge Semiconductor Corporation | Semiconductor chip assembly with precision-formed metal pillar |
US6740576B1 (en) | 2000-10-13 | 2004-05-25 | Bridge Semiconductor Corporation | Method of making a contact terminal with a plated metal peripheral sidewall portion for a semiconductor chip assembly |
US7009297B1 (en) | 2000-10-13 | 2006-03-07 | Bridge Semiconductor Corporation | Semiconductor chip assembly with embedded metal particle |
US7264991B1 (en) | 2000-10-13 | 2007-09-04 | Bridge Semiconductor Corporation | Method of connecting a conductive trace to a semiconductor chip using conductive adhesive |
US6492252B1 (en) | 2000-10-13 | 2002-12-10 | Bridge Semiconductor Corporation | Method of connecting a bumped conductive trace to a semiconductor chip |
US7414319B2 (en) | 2000-10-13 | 2008-08-19 | Bridge Semiconductor Corporation | Semiconductor chip assembly with metal containment wall and solder terminal |
US6576539B1 (en) | 2000-10-13 | 2003-06-10 | Charles W.C. Lin | Semiconductor chip assembly with interlocked conductive trace |
US6537851B1 (en) | 2000-10-13 | 2003-03-25 | Bridge Semiconductor Corporation | Method of connecting a bumped compliant conductive trace to a semiconductor chip |
US7129113B1 (en) | 2000-10-13 | 2006-10-31 | Bridge Semiconductor Corporation | Method of making a three-dimensional stacked semiconductor package with a metal pillar in an encapsulant aperture |
US6548393B1 (en) | 2000-10-13 | 2003-04-15 | Charles W. C. Lin | Semiconductor chip assembly with hardened connection joint |
US7132741B1 (en) | 2000-10-13 | 2006-11-07 | Bridge Semiconductor Corporation | Semiconductor chip assembly with carved bumped terminal |
US6576493B1 (en) | 2000-10-13 | 2003-06-10 | Bridge Semiconductor Corporation | Method of connecting a conductive trace and an insulative base to a semiconductor chip using multiple etch steps |
US7075186B1 (en) | 2000-10-13 | 2006-07-11 | Bridge Semiconductor Corporation | Semiconductor chip assembly with interlocked contact terminal |
US7262082B1 (en) | 2000-10-13 | 2007-08-28 | Bridge Semiconductor Corporation | Method of making a three-dimensional stacked semiconductor package with a metal pillar and a conductive interconnect in an encapsulant aperture |
US6667229B1 (en) | 2000-10-13 | 2003-12-23 | Bridge Semiconductor Corporation | Method of connecting a bumped compliant conductive trace and an insulative base to a semiconductor chip |
US6876072B1 (en) | 2000-10-13 | 2005-04-05 | Bridge Semiconductor Corporation | Semiconductor chip assembly with chip in substrate cavity |
US7190080B1 (en) | 2000-10-13 | 2007-03-13 | Bridge Semiconductor Corporation | Semiconductor chip assembly with embedded metal pillar |
US7129575B1 (en) | 2000-10-13 | 2006-10-31 | Bridge Semiconductor Corporation | Semiconductor chip assembly with bumped metal pillar |
US6440835B1 (en) | 2000-10-13 | 2002-08-27 | Charles W. C. Lin | Method of connecting a conductive trace to a semiconductor chip |
US7094676B1 (en) | 2000-10-13 | 2006-08-22 | Bridge Semiconductor Corporation | Semiconductor chip assembly with embedded metal pillar |
US6984576B1 (en) | 2000-10-13 | 2006-01-10 | Bridge Semiconductor Corporation | Method of connecting an additively and subtractively formed conductive trace and an insulative base to a semiconductor chip |
US6699780B1 (en) | 2000-10-13 | 2004-03-02 | Bridge Semiconductor Corporation | Method of connecting a conductive trace to a semiconductor chip using plasma undercut etching |
KR20020029990A (ko) * | 2000-10-16 | 2002-04-22 | 윤종용 | 실장리드가 구비된 기판을 포함하는 반도체 패키지 및 그제조방법 |
US6444489B1 (en) | 2000-12-15 | 2002-09-03 | Charles W. C. Lin | Semiconductor chip assembly with bumped molded substrate |
US6653170B1 (en) | 2001-02-06 | 2003-11-25 | Charles W. C. Lin | Semiconductor chip assembly with elongated wire ball bonded to chip and electrolessly plated to support circuit |
US20030054583A1 (en) * | 2001-09-20 | 2003-03-20 | Eastman Kodak Company | Method for producing an image sensor assembly |
JP2003100801A (ja) * | 2001-09-25 | 2003-04-04 | Mitsubishi Electric Corp | 半導体装置 |
DE10213296B9 (de) * | 2002-03-25 | 2007-04-19 | Infineon Technologies Ag | Elektronisches Bauteil mit einem Halbleiterchip, Verfahren zu seiner Herstellung und Verfahren zur Herstellung eines Nutzens |
US6819001B2 (en) * | 2003-03-14 | 2004-11-16 | General Electric Company | Interposer, interposer package and device assembly employing the same |
US20050013557A1 (en) * | 2003-07-14 | 2005-01-20 | Daoqiang Lu | Optical packages and methods for controlling a standoff height in optical packages |
US7993983B1 (en) | 2003-11-17 | 2011-08-09 | Bridge Semiconductor Corporation | Method of making a semiconductor chip assembly with chip and encapsulant grinding |
US7425759B1 (en) | 2003-11-20 | 2008-09-16 | Bridge Semiconductor Corporation | Semiconductor chip assembly with bumped terminal and filler |
US7538415B1 (en) | 2003-11-20 | 2009-05-26 | Bridge Semiconductor Corporation | Semiconductor chip assembly with bumped terminal, filler and insulative base |
US7750483B1 (en) | 2004-11-10 | 2010-07-06 | Bridge Semiconductor Corporation | Semiconductor chip assembly with welded metal pillar and enlarged plated contact terminal |
US7268421B1 (en) | 2004-11-10 | 2007-09-11 | Bridge Semiconductor Corporation | Semiconductor chip assembly with welded metal pillar that includes enlarged ball bond |
US7446419B1 (en) | 2004-11-10 | 2008-11-04 | Bridge Semiconductor Corporation | Semiconductor chip assembly with welded metal pillar of stacked metal balls |
JP2007149851A (ja) * | 2005-11-25 | 2007-06-14 | Sony Computer Entertainment Inc | 配線基板、電子部品実装構造、および電子部品実装方法 |
US20080061433A1 (en) * | 2006-09-11 | 2008-03-13 | Arquisal Rodel B | Methods and substrates to connect an electrical member to a substrate to form a bonded structure |
US7811863B1 (en) | 2006-10-26 | 2010-10-12 | Bridge Semiconductor Corporation | Method of making a semiconductor chip assembly with metal pillar and encapsulant grinding and heat sink attachment |
US7494843B1 (en) | 2006-12-26 | 2009-02-24 | Bridge Semiconductor Corporation | Method of making a semiconductor chip assembly with thermal conductor and encapsulant grinding |
KR100969441B1 (ko) * | 2008-06-05 | 2010-07-14 | 삼성전기주식회사 | 반도체칩이 실장된 인쇄회로기판 및 그 제조방법 |
TW201011878A (en) * | 2008-09-03 | 2010-03-16 | Phoenix Prec Technology Corp | Package structure having substrate and fabrication thereof |
CN103878462A (zh) * | 2012-12-20 | 2014-06-25 | 浙江大学 | 使用小焊块取代焊锡片的焊接方式 |
US10522505B2 (en) * | 2017-04-06 | 2019-12-31 | Advanced Semiconductor Engineering, Inc. | Semiconductor device package and method for manufacturing the same |
JP6861358B2 (ja) * | 2017-06-09 | 2021-04-21 | パナソニックIpマネジメント株式会社 | 触力覚センサ、触力覚センサの製造方法および触力覚センサを用いた検知方法 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5461197A (en) * | 1991-02-15 | 1995-10-24 | Kabushiki Kaisha Toshiba | Electronic device having a chip with an external bump terminal equal or smaller than a via hole on a board |
US5550408A (en) * | 1992-11-18 | 1996-08-27 | Matsushita Electronics Corporation | Semiconductor device |
US5554887A (en) * | 1993-06-01 | 1996-09-10 | Mitsubishi Denki Kabushiki Kaisha | Plastic molded semiconductor package |
US5656863A (en) * | 1993-02-18 | 1997-08-12 | Mitsubishi Denki Kabushiki Kaisha | Resin seal semiconductor package |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3380155A (en) * | 1965-05-12 | 1968-04-30 | Sprague Electric Co | Production of contact pads for semiconductors |
US4871921A (en) * | 1988-08-09 | 1989-10-03 | Honeywell Inc. | Detector array assembly having bonding means joining first and second surfaces except where detectors are disposed |
KR940001149B1 (ko) * | 1991-04-16 | 1994-02-14 | 삼성전자 주식회사 | 반도체 장치의 칩 본딩 방법 |
JP2523250B2 (ja) * | 1991-08-16 | 1996-08-07 | インターナショナル・ビジネス・マシーンズ・コーポレイション | ジシアネ―トの混合物を含む組成物 |
JPH06112463A (ja) * | 1992-09-25 | 1994-04-22 | Mitsubishi Electric Corp | 半導体装置及びその実装方法 |
-
1996
- 1996-03-27 JP JP07221596A patent/JP3863213B2/ja not_active Expired - Lifetime
- 1996-09-03 TW TW085110710A patent/TW362264B/zh not_active IP Right Cessation
- 1996-09-06 US US08/708,559 patent/US5666008A/en not_active Expired - Lifetime
- 1996-09-09 KR KR1019960038854A patent/KR100194746B1/ko not_active IP Right Cessation
- 1996-10-24 DE DE19644297A patent/DE19644297A1/de not_active Withdrawn
- 1996-11-20 CN CN96121720A patent/CN1128475C/zh not_active Expired - Fee Related
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5461197A (en) * | 1991-02-15 | 1995-10-24 | Kabushiki Kaisha Toshiba | Electronic device having a chip with an external bump terminal equal or smaller than a via hole on a board |
US5550408A (en) * | 1992-11-18 | 1996-08-27 | Matsushita Electronics Corporation | Semiconductor device |
US5656863A (en) * | 1993-02-18 | 1997-08-12 | Mitsubishi Denki Kabushiki Kaisha | Resin seal semiconductor package |
US5554887A (en) * | 1993-06-01 | 1996-09-10 | Mitsubishi Denki Kabushiki Kaisha | Plastic molded semiconductor package |
Non-Patent Citations (5)
Title |
---|
JP 3-62926 A2 In: Patent Abstracts of Japan * |
JP 6-224259 A2 In: Patent Abstracts of Japan * |
JP 6-302604 A2 In: Patent Abstracts of Japan * |
JP 6-342794 A2 In: Patent Abstracts of Japan * |
JP 8-64717 A2 In: Patent Abstracts of Japan * |
Also Published As
Publication number | Publication date |
---|---|
KR100194746B1 (ko) | 1999-06-15 |
CN1160932A (zh) | 1997-10-01 |
TW362264B (en) | 1999-06-21 |
JP3863213B2 (ja) | 2006-12-27 |
JPH09260437A (ja) | 1997-10-03 |
KR970067800A (ko) | 1997-10-13 |
CN1128475C (zh) | 2003-11-19 |
US5666008A (en) | 1997-09-09 |
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