DE19627820A1

DE19627820A1 - Speichertestvorrichtung

Info

Publication number: DE19627820A1
Application number: DE19627820A
Authority: DE
Inventors: Masayuki Suzuki
Original assignee: Advantest Corp
Current assignee: Advantest Corp
Priority date: 1995-07-12
Filing date: 1996-07-10
Publication date: 1997-01-16
Also published as: JPH0935496A; US5841785A

Description

Die vorliegende Erfindung bezieht sich auf eine Speichertestvorrichtung zum Testen eines besonderen Speichers, etwa eines Bildspeichers, bei dem eine Arraystruktur von Speicherzellen verschieden ist von einer Arraystruktur von aus dem Speicher ausgelesenen Daten.

Fig. 6 zeigt die innere Struktur eines Beispiels eines zu testenden Speichers, bei dem die Array struktur von Speicherzellen in dem Speicher anders ist als die Arraystruktur von aus dem Speicher ausgelesenen Datenbits. Der in Fig. 6 gezeigte Speicher M enthält mehrere Speicher einheiten MU₀-MU₁₅. Jede der Speichereinheiten MU₀-MU₁₅ weist Speicherzellen-Arrays C₀, C₁, C₂ und C₃ und eine jeweilige erste Multiplexschaltung MUX auf, die dazu dient, aus diesen Speicherzellen-Arrays C₀, C₁, C₂ und C₃ parallel ausgelesene Daten zu seriellen Daten zu multi plexen. Bei diesem Beispiel ist ein Fall dargestellt, bei dem Daten mit vier parallelen Bits, die aus den vier Speicherzellen-Arrays C₀-C₃ ausgelesen werden, von der ersten Multiplexschaltung MUX zu seriellen Daten gemultiplext werden. Bei dieser Konfiguration weisen die seriellen Daten am Ausgangsanschluß der ersten Multiplexschaltung MUX eine Geschwindigkeit oder Rate auf, die viermal so schnell wie diejenige ist, mit der die Speicherzellen-Arrays C₀-C₃ ausgelesen werden. Fig. 6 zeigt als Beispiel einen Speicher mit 16 Speichereinheiten MU₀-MU₁₅, die jeweils den beschriebenen Aufbau besitzen, so daß von den Ausgangsanschlüssen T₀-T₁₅ dieser 16 Speichereinheiten, das heißt von den Ausgangsanschlüssen des zu testenden Speichers M 16- Bit-Daten hoher Geschwindigkeit ausgelesen werden können.

Die erste Multiplexschaltung MUX kann beispielsweise ein Multiplexer sein. Da beim vorliegen den Beispiel vier parallele Datenbits ausgewählt und an die Multiplexschaltung angelegt werden, kann sie mittels eines 2-Bit Multiplexersteuersignals IM gesteuert werden. Die von der ersten Zeile des Speicherzellen-Arrays C₀ ausgelesene Information wird ausgewählt und an dem Ausgangsanschluß T₀ ausgegeben, wenn das Multiplexersteuersignal IM im Zustand "0,0" ist. Die von der ersten Zeile des Speicherzellen-Arrays C₁ ausgelesene Information wird ausgewählt und an dem Ausgangsanschluß T₀ ausgegeben, wenn das Multiplexersteuersignal IM den Zustand "0,1" aufweist. Die von der ersten Zeile des Speicherzellen-Arrays C₂ ausgelesene Information wird ausgewählt und an dem Ausgangsanschluß T₀ ausgegeben, wenn das Multi plexersteuersignal IM den Zustand "1,0" aufweist. Die von der ersten Zeile des Speicherzellen- Arrays C₃ ausgelesene Information wird ausgewählt und an dem Ausgangsanschluß T₀ ausge geben, wenn das Multiplexersteuersignal IM der Zustand "1,1" aufweist. Dies wiederholt sich für die jeweiligen Zeilen der Speicherzellen-Arrays C₀-C₃. Der Zustand des Multiplexersteuer signals IM ändert sich von "0,0" zu "1,1" mit einer Rate, die viermal so schnell ist wie die eines den Speicherzellen-Arrays C₀-C₃ gelieferten Adressensignals ADS.

Fig. 7 zeigt ein weiteres Beispiel der internen Struktur eines zu testenden Speichers M. Bei diesem Beispiel handelt es sich um einen Speicher, bei dem die Vielzahl (bei diesem Beispiel 16) von den jeweiligen ersten Multiplexschaltungen MUX der Speichereinheiten MU₀-MU₁₅ parallel ausgegebenen Daten mittels zweiter Multiplexschaltungen PRC₁ und PRC₂ weiter gemultiplext werden, um die Anzahl der Ausgangsanschlüsse T₀-T₁₅ des Speichers M von Fig. 6 zu verrin gern. Dies führt zu einem schnellen seriellen Signal, dessen Geschwindigkeit oder Taktrate um einen Faktor höher als in Fig. 6 ist, der gleich der Anzahl von durch jede zweite Multiplexschal tung gemultiplexten Anschlüssen ist. Im dargestellten Beispiel werden von den zweiten Multi plexschaltungen PRC₁ und PRC₂ die Ausgangssignale der acht Ausgangsanschlüsse T₀-T₇ der ersten bis achten Speichereinheit MU₀ bis MU₇ bzw. die Ausgangssignale der Ausgangsan schlüsse T₈-T₁₅ der neunten bis sechzehnten Speichereinheit MU₈-MU₁₅ gemultiplext. Daher kann an den Ausgangsanschlüssen OUT₁ und OUT₂ dieser zweiten Multiplexschaltungen jeweils ein Ausleseausgangssignal gewonnen werden, dessen Geschwindigkeit oder Taktrate das acht fache derjenigen im Fall von Fig. 6 beträgt.

Fig. 6 zeigt ein Beispiel des Schaltungsaufbaus einer herkömmlichen Speichertestvorrichtung. Wie dargestellt, enthält diese Speichertestvorrichtung einen Ablaufcontroller 10 und einen von diesem gesteuerten Mustergenerator 11. Der Mustergenerator 11 gibt ein Testmustersignal PA zum Anlegen an einen zu testenden Speicher MUT, ein Erwartungswertmustersignal PB zum Anlegen an einen logischen Vergleicher 12 und ein Adressensignal PC zum Anlegen an einen Fehleranalysespeicher 13 aus.

Das Testmustersignal PA enthält Testmusterdaten und wird zusammen mit einem diesen ange fügten Adressensignal ausgegeben, welches der Spezifizierung eines Speicherzellenorts der zu testenden Speichers dient, dem die Testmusterdaten geliefert werden sollen. Die Testmusterda ten werden in die von dem Adressensignal spezifizierte Speicherzelle geschrieben, und die von der Speicherzelle ausgelesene Information wird in dem Vergleicher 12 mit dem Erwartungs wertmustersignal PB verglichen. Stimmen beide nicht überein, wird die betreffende Speicherzelle als fehlerbehaftet betrachtet und das Vergleichsergebnis, das heißt eine das Vorhandensein einer fehlerhaften Speicherzelle anzeigende Information, wird in dem Fehleranalysespeicher 13 gespeichert.

Wenn das Ergebnis des Vergleichs zwischen der aus der Speicherzelle ausgelesenen Information und dem Erwartungswertmustersignal PB Übereinstimmung zeigt, wird die betreffende Speicherzelle als normal betrachtet. Dieses Vergleichsergebnis (eine das Vorhandensein einer normalen Speicherzelle anzeigende Information) wird jedoch nicht in dem Fehleranalysespeicher 13 gespeichert. In dem Fehleranalysespeicher 13 wird also nur ein einen Fehler anzeigendes Vergleichsergebnis gespeichert.

Auf diese Weise wird das Testergebnis, ob also die einzelnen Speicherzellen den Test bestanden haben oder nicht (in der Praxis die Feststellung eines Fehlers), eines getesteten Speichers in dem Fehleranalysespeicher 13 gespeichert. Dabei ist die Adresse des Fehleranalysespeichers 13, in die das Testergebnis geschrieben wird, dieselbe wie die Adresse der Speicherzelle des getesteten Speichers, für die das Testergebnis gilt. Daher kann eine Analyse des Fehlerzustands des getesteten Speichers durch Auslesen der in dem Fehleranalysespeicher 13 gespeicherten Testergebnisse erfolgen.

In dem Fall, wo die ausgelesenen Daten von den einzelnen Ausgangsanschlüssen T₀-T₁₅ des Speichers M eines herkömmlichen Typs mit hoher Lesegeschwindigkeit, mit dem Erwartungs wertmustersignal PB in dem Vergleicher 12 verglichen werden und das Vergleichsergebnis in dem Fehleranalysespeicher 13 gespeichert wird, ist das dem Fehleranalysespeicher 13 gelieferte Adressensignal PC dasselbe Adressensignal, das auch dem getesteten Speicher geliefert wird. Daher werden die Testergebnisdaten, die in den Fehleranalysespeicher 13 geschrieben werden, so gespeichert, daß die Testergebnisse C0₁ bis C3₁, C0₂ bis C3₂, . . . der jeweiligen Speicher zellen der Speicherzellen-Arrays C₀-C₃ der Reihe nach angeordnet und in serieller Form gespei chert werden. Fig. 9 zeigt den Zusammenhang zwischen dem an den Fehleranalysespeicher 13 gelieferten Adressensignal ADS, dem getesteten Speicher und dem Multiplexersteuersignal IM. Das Adressensignal PC wird dadurch gebildet, daß das Multiplexersteuersignal IM, das den Multiplexschaltungen MUX geliefert wird, an der niederwertigen Bitseite des Adressensignals ADS, welches den jeweiligen Speicherzellen-Arrays C₀-C₃ des getesteten Speichers geliefert wird, angehängt wird. Das Multiplexersteuersignal IM ändert sich von "0,0" bis "1,1" mit einer Geschwindigkeit oder Taktrate, die viermal so groß wie die des Adressensignals ADS ist.

Da, wie sich aus Fig. 9 ergibt, die in den Fehleranalysespeicher 13 geschriebenen Testergeb nisse in einem Array angeordnet sind, das eine ganz andere Struktur als das Array der Speicher zellen im getesteten Speicher aufweist, ist es, wenn einen Fehler repräsentierende Daten in den Fehleranalysespeicher 13 geschrieben sind, schwierig festzustellen, auf welches Speicherzellen- Array im getesteten Speicher sich die jeweiligen Daten beziehen. Das heißt, es besteht der Nachteil, daß unter Verwendung der in den Fehleranalysespeicher 13 geschriebenen Testdaten nicht direkt ein Fehler-Bitmap gezeichnet werden kann.

Wenn der getestete Speicher ein solcher ist, wie er unter Bezugnahme auf Fig. 7 beschrieben wurde, werden die Ausgangsdaten der Ausgangsanschlüsse T₀-T₇ und diejenigen der Ausgangsanschlüsse T₈-T₁₅ jeweils jedesmal gemultiplext, wenn das dem getesteten Speicher gelieferte Adressensignal ADS sich um eine Adresse ändert. Deshalb wird an jeder Adresse des Fehleranalysespeichers 13 eine Anzahl von Testergebnissen gleich der Anzahl gemultiplexter Daten übereinander geschrieben. Fig. 10 zeigt diesen Zustand. In Fig. 10 zeigt Reihe A ein an den Fehleranalysespeicher 13 geliefertes Adressensignal PC. Wenn eine bestimmte Adresse #N des Adressensignals PC an den Fehleranalysespeicher 13 geliefert wird, ergeben sich aufgrund der an dem Ausgangsanschluß OUT₁ ausgegebenen Daten und der an dem Ausgangsanschluß OUT₂ ausgegebenen Daten Testergebnisse U₀-U₇ bzw. U₈-U₁₅, je nach dem ob die von den ersten Multiplexschaltungen MUX ausgegebenen gemultiplexten Signale "Fehler" oder "bestan den" entsprechen. Daher werden ein logisch ODER-verknüpftes Signal aller Testergebnisse U₀-U₇ des einen Multiplexsignals und ein logisch ODER-verknüpftes Signal aller Testergebnisse U₈-U₁₅ des anderen Multiplexsignals an die Adresse #N in den Fehleranalysespeicher 13 geschrie ben, das heißt es tritt der Nachteil auf, daß die Testergebnisse verschwinden. Das in Fig. 10 gezeigte Beispiel gilt für den Fall eines Speichers, der so aufgebaut ist, daß die Ausgangsan schlüsse T₀-T₇ und T₈-T₁₅ in der Reihenfolge T₀, T₁, T₂, T₃, T₇, T₆, T₅, T₄ und T₈, T₉, T₁₀, T₁₁, T₁₅, T₁₄, T₁₃ und T₁₂ mittels der zweiten Multiplexschaltungen PRC₁ bzw. PRC₂ ausge wählt werden und die Daten von ihnen in dieser Reihenfolge ausgegeben werden. Diese Auswahlfolge wird abhängig von der Spezifikation eines Speichers festgelegt.

Aufgabe der vorliegenden Erfindung ist es, eine Speichertestvorrichtung zu schaffen, die unter Vermeidung der oben erläuterten Nachteile des Standes der Technik erlaubt, unter Verwendung der in den Fehleranalysespeicher geschriebenen Testergebnisse direkt ein Fehler-Bitmap zu zeichnen.

Diese Aufgabe wird mit der beanspruchten Speichertestvorrichtung gelöst.

Bei der Ausführungsform gemäß Anspruch 2 können selbst im Fall des Testens eines Speichers, bei dem von mehreren Speicherzellen-Arrays ausgelesene parallele Daten in eine serielle Daten folge umgesetzt und ausgegeben werden, die in den Fehleranalysespeicher zu schreibenden Testergebnisse klassifiziert und in entsprechenden Speicherbereichen gespeichert werden, von denen für jedes Speicherzellen-Array eine vorgesehen ist. Wenn daher ein "Fehler"-Testergebnis einer Speicherzelle in eine Speicherzelle des Fehleranalysespeichers geschrieben wird, ist es möglich, anhand des Speicherbereichs des Fehleranalysespeichers, in den dieses "Fehler"- Testergebnis geschrieben wurde, festzustellen, zu welchem Speicherzellen-Array die fehlerhafte Zelle gehört.

Bei der Ausführungsform nach Anspruch 3 hat der Fehleranalysespeicher durch Zugriff mittels des geänderten Adressensignals eine Vielzahl von Speicherebenen, einen für jeden Ausgangsan schluß entsprechend dem Bitpositionsdatensignal, und jede dieser Speicherebenen ist durch das Multiplexersteuersignal weiter in mehrere Speicherbereiche unterteilt, von denen einer für jedes Speicherzellen-Array vorhanden ist. Daher werden die Testergebnisse der jeweiligen Speicher zellen in jedem Speicherzellen-Array in einen entsprechenden der Speicherbereiche geschrieben.

Ausführungsbeispiele der Erfindung werden nachfolgend anhand der Zeichnungen im einzelnen erläutert. Es zeigen:

Fig. 1 ein Blockdiagramm eines Ausführungsbeispiels einer Speichertestvorrichtung gemäß der vorliegenden Erfindung,

Fig. 2 eine Darstellung zur Erläuterung eines ersten Betriebsmodus der Speichertestvorrich tung gemäß der vorliegenden Erfindung,

Fig. 3 eine Darstellung zur Erläuterung der Arbeitsweise des ersten Betriebsmodus von Fig. 2,

Fig. 4 eine Darstellung zur Erläuterung eines zweiten Betriebsmodus der Speichertestvorrich tung gemäß der vorliegenden Erfindung,

Fig. 5 Wellenformen zur Erläuterung der Arbeitsweise des zweiten Betriebsmodus von Fig. 4,

Fig. 6 ein Blockdiagramm zur Erläuterung eines Aufbaus eines zu testenden Speichers,

Fig. 7 ein Blockdiagramm zur Erläuterung eines anderen Aufbaus eines zu testenden Spei chers,

Fig. 8 ein Blockdiagramm zur Erläuterung eines vereinfachten Aufbaus einer herkömmlichen Speichertestvorrichtung,

Fig. 9 eine Darstellung zur Erläuterung eines Arrays von Testergebnissen, die in ein Fehler analysespeicher der herkömmlichen Speichertestvorrichtung von Fig. 8 geschrieben sind, und

Fig. 10 Wellenformen zur Erläuterung eines Nachteils, der auftritt, wenn ein Speicher mit dem in Fig. 7 gezeigten Aufbau von einer herkömmlichen Speichertestvorrichtung getestet wird.

Fig. 1 zeigt in Form eines Blockdiagramms den Aufbau eines Ausführungsbeispiels einer Speichertestvorrichtung gemäß der vorliegenden Erfindung. Die Teile, die solchen in Fig. 8 entsprechen, sind mit denselben Bezugszeichen versehen. Bei der vorliegenden Erfindung wird ein Adressensignal PC für einen Fehleranalysespeicher, das von einem Mustergenerator 11 ausgegeben wird, an einen Adressen-Scrambler 14 (Adressen-Verschlüsseler) geliefert, der ein Array von Bits eines an den Fehleranalysespeicher 13 zu liefernden Adressensignals nach Maßgabe der internen Struktur eines getesteten Speichers ändert.

Zunächst soll der Fall beschrieben werden, daß ein Speicher mit dem in Fig. 6 gezeigten Aufbau getestet wird. Fig. 2 zeigt den Zusammenhang zwischen einem Bit-Array des dem Fehleranaly sespeicher 13 gelieferten Adressensignals und für diesen Fall im Fehleranalysespeicher 13 vorgesehenen Speicherbereichen. In Fig. 2 bezeichnet ADS ein Adressensignal, das den Speicherzellen-Arrays C₀-C₃ des getesteten Speichers geliefert wird. Ein geändertes Adressen signal, bei dem das Multiplexersteuersignal IM für die ersten Multiplexschaltungen MUX an der höherwertigen Bitseite (höherwertig als das höchstwertige Bit) des Adressensignals ADS ange fügt ist, wird dem Fehleranalysespeicher 13 als Adressensignal geliefert. Bei diesem geänderten Adressensignal ist das Multiplexersteuersignal IM mit seinem bei diesem Beispiel zwei Bits an der höherwertigen Bitseite des Adressensignals ADS zum Auslesen der Speicherzellen-Arrays C₀-C₃ angeordnet, womit vier Speicherbereiche A_C0, A_C1, A_C2 und A_C3, die von der Anzahl Bits des ersten Multiplexersteuersignals IM bestimmt werden, in dem Fehleranalysespeicher 13 vorgesehen sind.

Wie aus Fig. 3 ersichtlich, zeigt das Adressensignal ADS im ersten Zyklus J1 des Wechsels des Multiplexersteuersignals IM von "0,0" über "0,1" und "1,0" zu "1,1", auf die Adresse 0. Daher werden die Testergebnisse C0₁, C1₁, C2₁ und C3₁ der Speicherzellen, die je die Adresse "0" der vier Speicherzellen-Arrays C₀-C₃ aufweisen, den entsprechenden Speicherbereichen A_C0, A_C1, A_C2 bzw. A_C3 des Fehleranalysespeichers 13, die in Fig. 2 gezeigt sind, zugeordnet und an der Adresse "0" in den jeweiligen Speicherbereich A_C0-A_C3 des Fehleranalysespeichers 13 geschrieben. Im zweiten Zyklus J2 werden die Testergebnisse C0₂, C1₂, C2₂ bzw. C3₂ der Speicherzellen mit der Adresse "1" der vier Speicherzellen-Arrays C₀-C₃ den entsprechenden Speicherbereichen A_C0, A_C1, A_C2 und A_C3 des Fehleranalysespeichers 13 zugeordnet und an der Adresse "1" in den jeweiligen Speicherbereich A_C0-A_C3 geschrieben. In ähnlicher Weise werden die Testergebnisse C0_N+1, C1_N+1, C2_N+1 bzw. C3_N+1 der Speicherzellen, die jeweils die Adresse "N" der vier Speicherzellen-Arrays C₀-C₃ aufweisen, den entsprechenden Speicher bereichen A_C0, A_C1, A_C2 und A_C3 des Fehleranalysespeichers 13 zugeordnet und an der Adresse "N" in den jeweiligen der Speicherbereiche A_C0-A_C3 geschrieben.

Durch die beschriebene Zuordnung der Testergebnisse werden die Testergebnisse der jeweiligen Speicherzellen des Speicherzellen-Arrays C₀ in der Reihenfolge der Adressen in den Speicherbe reich A_C0 geschrieben, die Testergebnisse der jeweiligen Speicherzellen des Speicherzellen- Arrays C₁ werden in der Reihenfolge der Adressen in den Speicherbereich A_C1 geschrieben, und die Testergebnisse der jeweiligen Speicherzellen des Speicherzellen-Arrays C₂ werden in der Reihenfolge der Adressen in den Speicherbereich A_C2 geschrieben.

Durch diese Klassifizierung bzw. Zuordnung der jeweiligen Speicherbereiche A_C0-A_C3 und Zeichnen eines Fehler-Bitmaps gesondert für jeden Speicherbereich ist es möglich, direkt festzu stellen, zu welchem Speicherzellen-Array eine fehlerbehaftete Speicherzelle gehört. Der Fehler analysespeicher 13 ist so aufgebaut, daß er mehrere Speicherblöcke 13A, 13B, 13N (N = 16 bei diesem Beispiel) aufweist, deren Anzahl der Anzahl Ausgangsanschlüsse T₀-T₁₅ entspricht, die in Fig. 6 gezeigt sind, und die Ergebnisse von Vergleich und Beurteilung (Tester gebnisse) jedes der von den jeweiligen Ausgangsanschlüssen T₀-T₁₅ ausgegebenen Signals mit dem Erwartungswertmustersignal wird jeweils in den entsprechenden Speicherblock 13A-13N geschrieben, von denen jeder in die erwähnten Speicherbereiche unterteilt ist.

Fig. 4 zeigt den Zusammenhang zwischen dem Bit-Aufbau oder -Array des Adressensignals, das an den Fehleranalysespeicher 13 geliefert wird, und in dem Fehleranalysespeicher 13 vorgese henen Speicherbereichen für den Fall, daß ein Speicher mit dem in Fig. 7 gezeigten Aufbau getestet wird. In diesem Fall wird an den Fehleranalysespeicher 13 ein geändertes Adressen signal geliefert, dessen Bitaufbau so beschaffen ist, daß das Multiplexersteuersignal IM für die ersten Multiplexschaltungen MUX an der höherwertigen Bitseite (höherwertig als das höchst wertige Bit) des Adressensignals ADS angefügt ist und ferner Bitpositionsdaten B (B₀-B₇, B₈-B₁₅) zur Steuerung der zweiten Multiplexschaltungen PRC₁ und PRC₂ an der höherwertigen Bitseite des ersten Multiplexersteuersignals IM angefügt sind.

Da es bei diesem Beispiel ausreicht, daß die Bitpositionsdaten B₀-B₇ und B₈-B₁₅ zur Steuerung der zweiten Multiplexschaltungen die Bitpositionen der Signale identifizieren können, die von acht der ersten Multiplexschaltungen MUX bzw. von den übrigen acht der ersten Multiplex schaltungen MUX ausgegeben werden, reicht es, die Bitpositionsdaten B durch ein Signal mit drei Bits (2-0) auszudrücken.

Diese Bitpositionsdaten B werden von einem Bitpositionsdatengenerator 15 erzeugt, der in Fig. 1 gezeigt ist. Der Bitpositionsdatengenerator 15 empfängt ein Zählerlöschsignal CC, das in Fig. 5, Reihe C gezeigt ist, und ein Taktsignal CP, das in Fig. 5, Reihe D gezeigt ist, von dem Mustergenerator 11 und erzeugt Bitpositionsdaten B (Fig. 5, Reihe F) synchron mit dem Takt signal CP. Zu diesem Zweck umfaßt der Bitpositionsdatengenerator 15 einen Zähler 15A zum Zählen der Taktimpulse des Taktsignals CP, einen seriellen Folgespeicher 15B, von dem die Bit positionsdaten B₀-B₇ und B₈-B₁₅, die in dessen jeweiligen Adressen geschrieben sind, durch den Zählwert des Zählers 15A, welcher den jeweiligen Adressen als ein Adressensignal geliefert wird, ausgegeben werden, und ein serielles Bitregister 15C.

Zwei Sätze, jeweils umfassend den Zähler 15A, den Speicher 15B und das Register 15C, sind bei diesem Beispiel vorgesehen, und die Bitpositionsdaten B₀-B₇ werden von dem Speicher 15B des einen Satzes und die Bitpositionsdaten B₈-B₁₅ von dem Speicher 15B des anderen Satzes ausgegeben. Jedes der Register 15C speichert die niedrigstwertige Bitposition und die höchst wertige Bitposition des jeweiligen Satzes. Daher werden die Bitpositionen B₀ und B₇ in dem Register 15C des einen Satzes und die Bitpositionen B₈ und B₁₅ in dem Register 15C des ande ren Satzes gespeichert. Auf der Basis des Speicherinhalts der Register 15C zählen die beiden Zähler 15A wiederholt Zählwerte von 0 bis 7 bzw. Zählwerte von 8 bis 15.

In den zweiten Multiplexschaltungen PRC₁ und PRC₂, die in dem getesteten Speicher enthalten sind, werden Bitpositionen bei diesem Beispiel in der Reihenfolge B₀, B₁, B₂, B₃, B₇, B₆, B₅, B₄ bzw. in der Reihenfolge B₈, B₉, B₁₀, B₁₁, B₁₅, B₁₄, B₁₃, B₁₂ gemultiplext. Daher werden die Bitpositionsdaten auch in den Speichern 15B der beiden Sätze in der gleichen Reihenfolge, in der sie gemultiplext sind (wie gerade angegeben) geschrieben.

Jedesmal wenn daher der Zähler 15A acht Taktimpulse CP gezählt hat, gibt der Speicher 15B des einen Satzes die Bitpositionsdaten in der Reihenfolge B₀, B₁, B₂, B₃, B₇, . . . B₄ aus, während der Speicher 15B des anderen Satzes die Bitpositionsdaten in der Reihenfolge B₈, B₉, B₁₀, B₁₁, B₁₅, . . ., B₁₂ ausgibt.

Durch Anfügen der Bitpositionsdaten B₀-B₇ und B₈-B₁₅ an die höherwertige Bitseite des Multi plexersteuersignals IM, werden die Testergebnisse der jeweiligen Speichereinheiten MU₀-MU₁₅ den entsprechenden Speicherebenen UU₀-UU₇ bzw. UU₈-UU₁₅ zugeordnet, die in Fig. 4 gezeigt sind und durch die Bitpositionsdaten B₀-B₇ und B₈-B₁₅ partitioniert sind, und jeweils dahinein geschrieben. Jede der Speicherebenen UU₀-UU₇ und UU₈-UU₁₅ ist bei diesem Beispiel durch das Multiplexersteuersignal IM weiter unterteilt in vier Speicherbereiche A_C0-A_C3, und die Testergebnisse der jeweiligen Speicherzellen-Arrays C₀-C₃ werden jeweils in diese Speicherbe reiche A_C0-A_C3 geschrieben.

Somit werden auch in diesem Fall die Testergebnisse der Speicherzellen der jeweiligen Speicher zellen-Arrays C₀-C₃ des getesteten Speichers jeweils den entsprechenden Speicherbereichen A_C0-A_C3 des Fehleranalysespeichers 13 zugeordnet und darin gespeichert, während ferner die Testergebnisse jeder der Speichereinheiten MU₀-MU₁₅ voneinander getrennt in dem Fehlerana lysespeicher 13 gespeichert werden. Folglich kann ein Fehler-Bitmap unter Verwendung der in diesem Fehleranalysespeicher 13 gespeicherten Testergebnisse leicht gezeichnet werden.

Wie sich aus der vorangehenden Beschreibung ergibt, werden gemäß der vorliegenden Erfin dung selbst im Fall des Testens eines Speichers, bei dem ein Array von Speicherzellen in dem Speicher von einem Array von aus ihm ausgelesenen Datenbits verschieden ist, die in dem Fehleranalysespeicher 13 zu speichernden Testergebnisse in den Speicher in einem Array geschrieben, das dem Array der Speicherzellen in dem getesteten Speicher nahe kommt. Daher kann eine Speichereinheit oder ein Speicherzellen-Array, zu der bzw. dem eine fehlerhafte Speicherzelle gehört, durch die in den Fehleranalysespeicher 13 geschriebenen Testergebnisse unmittelbar identifiziert oder spezifiziert werden. Darüberhinaus kann durch Zeichnen eines Fehler-Bitmaps auf einen Blick erfaßt werden, in welchem Speicherzellen-Array ein Fehler aufge treten ist, oder ähnliches. Da, wie in Fig. 1 gezeigt, ferner die seriellen Folgespeicher 15B in dem Bitpositionsdatengenerator 15 vorgesehen sind, können die Daten entsprechend dem Array von Bitpositionen klassifiziert und in jeweilige Speicherebenen UU₀-UU₇ und UU₈-UU₁₅ geschrieben werden, selbst wenn Bitpositionen, die in Multiplexform von dem getesteten Speicher ausgegeben werden, beispielsweise in der Reihenfolge B₀, B₁, B₂, B₃, B₇, B₆, B₅, B₄ angeordnet sind, wie oben beschrieben. Folglich besteht der Vorteil, daß, selbst wenn die Spezi fikation des getesteten Speichers modifiziert oder zu einer anderen Spezifikation geändert wird, der Speicher entsprechend der modifizierten Spezifikation getestet werden kann.

Claims

1. Speichertestvorrichtung zum Testen eines Speichers (MUT), bei dem ein Array von Speicherzellen in dem Speicher von einem Array von aus ihm ausgelesenen Datenbits verschie den ist, wobei die Speichertestvorrichtung umfaßt:

einen Adressen-Scrambler (14), der in der Lage ist, ein Bit-Array eines an den zu testenden Speicher (MUT) zu liefernden Adressensignals beliebig neu zu ordnen,
eine Einrichtung zur Lieferung eines Adressensignals, dessen Bit-Array von dem Adres sen-Scrambler (14) geändert wurde, an einen Fehleranalysespeicher (13), und
eine Einrichtung zum Einschreiben von "bestanden"/" Fehler"-Beurteilungsergebnissen der Speicherzellen in dem zu testenden Speicher (MUT) in den Fehleranalysespeicher (13) in einem Adressenraum desselben, welcher einen Aufbau aufweist, der dem Array-Aufbau der Speicherzellen in dem zu testenden Speicher nahekommt.

2. Speichertestvorrichtung zum Testen eines Speichers MUT), der eine Vielzahl von Speicherzellen-Arrays (C₀, C₁, C₂, C₃) aufweist, die in dem Speicher angeordnet sind, so wie eine erste Multiplexschaltung (MUX) zum Multiplexen eines aus der Vielzahl von Speicherzellen- Arrays ausgelesenen parallelen Signal zu einem seriellen Signal und zur Ausgabe des seriellen Signals, wobei die Speichertestvorrichtung umfaßt:
einen Adressen-Scrambler (14), der ein an die Speicherzellen-Arrays anzulegendes Adressensignal und ein an die erste Multiplexschaltung (MUX) zu lieferndes Multiplexersteuer signal (IM) empfängt und ein geändertes Adressensignal erzeugt, bei dem das Multiplexer steuersignal (IM), das an die Multiplexschaltung geliefert wird, der höherwertigen Bitseite des an die Speicherzellen-Arrays gelieferten Adressensignals hinzugefügt ist, und eine Einrichtung zum Zugreifen auf einen Fehleranalysespeicher (13) unter Verwendung des geänderten Adressensignals und zum Einschreiben von "bestanden"/" Fehler"-Beurteilungs ergebnissen der Zellen jedes Speicherzellen-Arrays (C₀, C₁, C₂, C₃) in einen entsprechende von Speicherbereichen (A_C0-A_C3) in dem Fehleranalysespeicher, die durch das Multiplexersteuer signal gesondert unterteilt sind.

3. Speichertestvorrichtung zum Testen eines Speichers (MUT), der eine Vielzahl von Speichereinheiten (MU₁-MU₁₅) umfaßt, die je eine Vielzahl von Speicherzellen-Arrays (C₀, C₁, C₂, C₃) aufweisen, welche in dem Speicher angeordnet sind, sowie eine erste Multiplexschal tung (MUX) zum Multiplexen von aus der Vielzahl von Speicherzellen-Arrays ausgelesenen parallelen Daten zu seriellen Daten und zur Ausgabe der seriellen Daten sowie eine zweite Multiplexschaltung (PRC₁, PRC₂) zum Multiplexen einer Vielzahl von aus der Vielzahl von Speichereinheiten (MU₁-MU₁₅) ausgelesenen seriellen Daten zu Multiplexdaten und zur Ausgabe der Multiplexdaten, wobei die Speichertestvorrichtung umfaßt:
einen Adressen-Scrambler (14) zur Erzeugung eines geänderten Adressensignals mit einem Bitaufbau, bei dem ein Multiplexersteuersignal (IM) zur Lieferung an die erste Multiplex schaltung (MUX) der höherwertigen Bitseite eines an die Speicherzellen-Arrays (C₀, C₁, C₂, C₃) gelieferten Adressensignals hinzugefügt ist und Bitpositionsdaten (B) zur Lieferung an die zweite Multiplexschaltung (PRC₁, PRC₂) weiterhin der höherwertigen Bitseite des Multiplexersteuer signals (IM) hinzugefügt sind, und
eine Einrichtung zur Lieferung des von dem Adressen-Scrambler (14) erzeugten geän derten Adressensignals an einen Fehleranalysespeicher (13).

4. Speichertestvorrichtung zum Testen eines Speichers (MUT) mit N Speichereinheiten (MU₀-MU₁ 5), wobei N 1, und N durch ein Multiplexersteuersignal (IM) steuerbaren ersten Multiplexern (MUX), wobei jede Speichereinheit mehrere Arrays (C₀, C₁, C₂, C₃) mit je mehre ren Speicherzellen aufweist und den Speicherzellen, die in den jeweiligen Arrays derselben Reihe angehören, eine gemeinsame Adresse zugeordnet ist, die sich von den Adressen der Speicher zellen anderer Reihen in den Arrays unterscheidet, wobei die Speicherzellen, denen eine gemeinsame Adresse zugeordnet ist, parallel auslesbar sind, und wobei die aus den Speicher einheiten ausgelesenen N parallelen Datenwörter von den ersten Multiplexern in N serielle Datenströme umsetzbar sind, umfassend
einen Mustergenerator (11) zur Erzeugung von in den zu testenden Speicher (MUT) einzuschreibenden Testmusterdaten (PA), Erwartungswertdaten (PB) und eines Adressensignals (PC),
eine Vergleichseinrichtung (12) zum Vergleich der aus dem zu testenden Speicher ausgegebenen seriellen Datenströme mit den Erwartungswertdaten (PB), einen Fehleranalysespeicher (13), der eine der Anzahl von aus dem zu testenden Speicher (MUT) ausgegebenen seriellen Datenströmen entsprechende Anzahl von Speicher blöcken (13A-13N) aufweist, zur Speicherung des Ergebnisses des Vergleichs durch die Vergleichseinrichtung, und
einen Adressen-Scrambler (14) zu Umwandlung des Adressensignals (PC) in ein geän dertes Adressensignal für den Fehleranalysespeicher (13), welches sich aus einem an die Arrays (C₀, C₁, C₂, C₃) von Speicherzellen gelieferten Adressensignal (ADS) und dem Multiplexer steuersignal (IM) zusammensetzt, wobei das Multiplexersteuersignal die höchstwertige Stelle oder höchstwertigen Stellen des geändertes Adressensignals bildet.

5. Speichertestvorrichtung nach Anspruch 4 zum Testen eines Speichers (MUT), der ferner M zweite durch ein Bitpositionsdatensignal (B) steuerbare Multiplexer (PRC₁, PRC₂) aufweist, wobei 1 M < N und N 2, von denen jeder einer vorgegebenen Anzahl von ersten Multiplexern (MUX) zugeordnet ist, um die von ihnen parallel ausgegebenen seriellen Datenströme jeweils zu einem seriellen von dem Speicher (MUT) ausgegebenen Datenstrom zusammenzusetzen,
wobei der Adressen-Scrambler das geänderte Adressensignal aus dem Bitpositionsda tensignal (B), dem Multiplexersteuersignal (IM) und dem an die Arrays (C₀, C₁, C₂, C₃) von Speicherzellen gelieferten Adressensignal (ADS) zusammensetzt, wobei das Bitpositionsdaten signal die höchstwertige Stelle oder höchstwertigen Stellen und das Adressensignal die nied rigstwertigen Stellen des geänderten Adressensignals bilden.