DE19602517A1

DE19602517A1 - Flip-Flop-Steuerung

Info

Publication number: DE19602517A1
Application number: DE19602517A
Authority: DE
Inventors: Kab-Ju Moon; Seong-Rae Cho; Hyuk-Sang Kwon
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 1995-01-27
Filing date: 1996-01-25
Publication date: 1996-08-01
Anticipated expiration: 2016-01-26
Also published as: US5721740A; TW288231B; CN1112767C; KR0147619B1; JP3878236B2; CN1137199A; DE19602517B4; JPH08262115A; KR960029808A; SG40814A1

Description

Die Erfindung bezieht sich auf eine Flip-Flop-Steuerung, ins besondere zur Verwendung beim Testen logischer Schaltkreise.

Das Testen logischer Schaltkreise beinhaltet typischerweise einen Funktionstest und einen Fehlertest. Beim Testen inte grierter Schaltkreise mit relativ geringem Integrationsgrad kann allein mit dem Funktionstest eine adäquate Fehlererfas sung erzielt werden. Für hochintegrierte Schaltkreise können Fabrikationsfehler jedoch allein mit den Testvektoren für den Funktionstest nicht ausreichend genau detektiert werden.

Da die Produktionskosten integrierter Schaltkreise direkt proportional zur Testdauer anwachsen, sollte die gewünschte Fehlererfassung unter Verwendung von möglichst wenig Testvek toren erreicht werden. Es wurden daher in jüngerer Zeit so wohl vollständig abrasternde als auch partiell abrasternde Verfahren verwendet. Bei dem vollständig abrasternden Verfah ren, bei dem jedes Bauelement eines integrierten Schaltkrei ses vollständig getestet wird, kann eine gute Fehlererfassung bereitgestellt werden. Da jedoch zu jedem Speicherelement ein Schaltkreis hinzuzufügen ist, sollte die Chipfläche vergrö ßert werden. Andererseits wird bei dem partiell abrasternden Verfahren, bei dem einige Bauelemente nicht getestet werden, ein Schaltkreis einem Teil der Speicherelemente hinzugefügt, so daß die Chipfläche im Vergleich zu dem vollständig abra sternden Verfahren verringert werden kann, es läßt sich je doch keine gute Fehlererfassung erzielen. Dabei sind die Speicherelemente für die vollständige bzw. partielle Abraste rung im allgemeinen so ausgelegt, daß sie zwei Pfade aufwei sen, nämlich einen funktionellen Datenpfad und einen Abraste rungsdatenpfad.

Fig. 1 zeigt ein Schaltbild zur Veranschaulichung eines Flip-Flops, das eine herkömmliche Abrasterungstestfunktion besitzt. Dabei bezeichnen das Bezugszeichen 1 einen Eingangs selektor, das Bezugszeichen 2 ein Flip-Flop, S ein Steuersi gnal, D_in ein Dateneingangssignal, S_in ein Eingangssignal für einen abrasternden Testvorgang, D_out ein Datenausgangssignal sowie CK und ein Taktsignal bzw. ein invertiertes Taktsi gnal.

Der Eingangsselektor (1) beinhaltet Transmissionsgatter T1 und T2 sowie einen Inverter I1 und selektiert in Abhängigkeit vom Steuersignal (S) eines der Eingangssignale D_in und S_in.

Das Flip-Flop (2) ist ein übliches, statisches Zweiphasen- Flip-Flop mit zwei Stufen und besteht aus einem Hauptzwi schenspeicher (3) und einem Hilfszwischenspeicher (4). Der Hauptzwischenspeicher (3) enthält zwei Transmissionsgatter T3 und T4 sowie zwei Inverter I1 und I3, und der Hilfszwischen speicher (4) weist zwei Transmissionsgatter T5 und T6 sowie zwei Inverter I4 und I5 auf.

Das solchermaßen aufgebaute Flip-Flop funktioniert folgenderma ßen. Wenn das Steuersignal (S) auf hohem Pegel liegt, wählt der Eingangsselektor (1) das D_in-Eingangssignal aus. Umge kehrt wählt der Eingangsselektor (1) das S_in-Eingangssignal aus, wenn das Steuersignal (S) auf niedrigem Pegel liegt. Das Flip-Flop (2) gibt die vom Eingangsselektor (1) ausgewählten Daten am Ausgang D_out in Synchronisation mit dem Taktsignal (CK) ab.

Fig. 2 zeigt ein Blockdiagramm zur Veranschaulichung eines herkömmlichen, vollständig abrasternden Verfahrens. Hierbei sind eine Mehrzahl der Flip-Flops, wie sie in Fig. 1 gezeigt sind, seriell hintereinander geschaltet. Die Flip-Flops (F₁ bis F_n) besitzen die Abrasterungstestfunktion und empfangen das Taktsignal (CK) und das Steuersignal (S). Das Ausgangs signal (D_out) des jeweiligen Flip-Flops der vorhergehenden Stufe wird dem Eingang (S_in) desjenigen der nächsten Stufe zu geführt.

Da die meisten der Eingangssignale (D_in und S_in) des Flip- Flops lediglich über einen nicht gezeigten Puffer verbunden sind, ist das Taktsignal (CK) sowohl im Funktionsmodus als auch im Abrastertestmodus stets freigegeben. Es ist außerdem schwierig, das jedem Flip-Flop zugeführte Taktsignal bezüg lich des Funktions- oder des Abrastertestmodus unabhängig zu steuern.

Der Erfindung liegt als technisches Problem die Bereitstel lung einer Flip-Flop-Steuerung zugrunde, die in einfacher Weise einen Testvektor erzeugt, die Fehlererfassung mit weni ger Testvektoren erhöht und den Stromverbrauch durch Deakti vieren unnötiger Teile des Taktsignals verringert.

Dieses Problem wird durch eine Flip-Flop-Steuereinheit mit den Merkmalen des Anspruchs 1 gelöst.

Weiterbildungen der Erfindung sind in den Unteransprüchen an gegeben.

Bevorzugte Ausführungsformen der Erfindung sowie die zu deren besserem Verständnis oben beschriebenen, herkömmlichen Aus führungsbeispiele sind in den Zeichnungen dargestellt, in de nen zeigen:

Fig. 1 ein Schaltbild zur Veranschaulichung eines Flip- Flops, das eine herkömmliche Abrastertestfunktion be sitzt,

Fig. 2 ein Blockschaltbild zur Veranschaulichung eines her kömmlichen, vollständig abrasternden Verfahrens,

Fig. 3 ein Blockschaltbild zur Veranschaulichung der Struk tur einer erfindungsgemäßen Flip-Flop-Steuerung,

Fig. 4 Betriebssignalformen zur Veranschaulichung des Be triebs der in Fig. 3 dargestellten Flip-Flop- Steuerung,

Fig. 5 ein Blockschaltbild zur Veranschaulichung einer Flip- Flop-Steuerung gemäß einer bevorzugten Ausführungs form der Erfindung,

Fig. 6 ein detailliertes Schaltbild zur Veranschaulichung von in Fig. 5 dargestellten Flip-Flop-Steuerungs mitteln,

Fig. 7 ein detailliertes Schaltbild zur Veranschaulichung eines einer Mehrzahl von in Fig. 5 gezeigten Flip- Flops,

Fig. 8 ein Blockschaltbild zur Veranschaulichung einer Flip- Flop-Steuerung mit einer synchronen Rücksetzfunktion gemäß einer weiteren bevorzugten Ausführungsform der Erfindung,

Fig. 9 Betriebssignalformen zur Veranschaulichung des Be triebs der in Fig. 8 gezeigten Flip-Flop-Steuerung und

Fig. 10 Betriebssignalformen für den Fall, daß in einem Ein gangssignal von Fig. 5 ein Störimpuls auftritt.

Die in Fig. 3 gezeigte Flip-Flop-Steuerung beinhaltet eine Flip-Flop-Steuereinheit (10) und eine Mehrzahl von Flip-Flops (F₃₁, F₃₂, F₃₃, . . . , F_n). In den Fig. 3 und 4 bezeichnen CLK ein Systemtaktsignal, S ein Modusauswahlsignal, EN ein Takt freigabesignal zur Feststellung, ob das Systemtaktsignal freigegeben ist, und IN ein Dateneingangssignal.

Zuerst gibt die Flip-Flop-Steuereinheit (10) nach Zwischen speicherung das Modusauswahlsignal (S) ab. Wenn sich das Taktfreigabesignal (EN) auf hohem Pegel befindet, gibt die Flip-Flop-Steuereinheit (10) den Systemtakt (CLK) frei und gibt ihn als ein Taktsignal (C_EN) ab. Daher wird das Daten eingangssignal (IN) freigegeben, wenn das Taktfreigabesignal (EN) auf hohem Pegel liegt.

Die Flip-Flops (F₃₁, F₃₂, F₃₄, . . . , F_n) führen in Abhängigkeit vom Modusauswahlsignal (S) synchron mit dem Taktsignal (C_EN) den Funktionsmodus oder den Abrastermodus aus, wobei während des Funktionsmodus D_in und während des Abrastermodus S_in zuge führt wird.

Die Flip-Flop-Steuerung gemäß eines bevorzugten Ausführungs beispiels der Erfindung, wie es in Fig. 5 dargestellt ist, besitzt eine Flip-Flop-Steuereinheit (50) und eine Mehrzahl von Flip-Flops (F₅₁, F₅₂, F₅₃, . . . , F_n) . Dabei bezeichnen "sms" ein Abrastermodus-Setzsignal, "reset" ein synchrones Rück setzsignal, "fmen" ein Taktfreigabesignal für den Funktions modus, CLK einen Systemtakt, "smen" ein Taktfreigabesignal für den Abrastermodus und "smreset" ein Rücksetzsignal für den Abrastermodus. Des weiteren bezeichnen (S) ein Modusaus wahlsignal, CK ein von der Flip-Flop-Steuereinheit (50) abge gebenes Taktsignal und "rst" ein Rücksetzsignal.

Fig. 6 zeigt ein detailliertes Schaltbild der Flip-Flop- Steuereinheit (50) von Fig. 5. Die Flip-Flop-Steuereinheit (50) beinhaltet Inverter I61, I62, . . . , I67, Logik-Gatter G1 und G2 sowie Transmissionsgatter T61, T62, . . . , T66. Dabei führt das Gatter G1 eine NAND-Verknüpfung des durch den Inverter I61 invertierten sms-Signals mit dem durch den Inverter I62 invertierten Rücksetzsignal durch. Der Inverter I63 inver tiert das Ausgangssignal des NAND-Gatters G1 und gibt über einen Modusanschluß das invertierte Signal als das Modusaus wahlsignal ab.

Die Transmissionsgatter T61, T62, . . . , T66 führen eine Si gnalübertragung in Abhängigkeit von zwei Transmissionssteuer signalen (positiver Eingang und negativer Eingang) durch. Wenn der positive Eingang auf hohem Pegel und der negative Eingang auf niedrigem Pegel (oder umgekehrt) liegen, wird die Signalübertragung durchgeführt. Das Transmissionsgatter T61 transmittiert das fmen-Signal unter Empfangen des sms-Signals an seinem negativen Eingang und des durch den Inverter I61 invertierten sms-Signal an seinem positiven Eingang. Dies be deutet, daß das fmen-Signal übertragen wird, wenn das sms- Signal auf niedrigem Pegel liegt. Das Transmissionsgatter T62 transmittiert das smen-Signal unter Empfang des sms-Signals an seinem positiven Eingang und des durch den Inverter I61 invertierten sms-Signals an seinem negativen Eingang. Dies bedeutet, daß in Abhängigkeit von dem sms-Signal das fmen- oder das smen-Signal ausgewählt und dann einem Zwischenspei cher (60) zugeführt wird. Der Zwischenspeicher (60) besteht hierbei aus den zwei Transmissionsgattern T63 und T64 sowie den zwei Invertern I65 und I66 und ist mit dem Takt CLK syn chronisiert, wie dies bei der in Fig. 1 gezeigten Schaltung der Fall ist. Das durch den Zwischenspeicher (60) gepufferte Signal und das Taktsignal CLK werden über das Gatter G2 UND-ver knüpft, und das resultierende Signal wird dann als das Taktsignal CK den Flip-Flops (F₅₁, F₅₂, F₅₃, . . . , F_n) bereitge stellt. Des weiteren transmittiert das Transmissionsgatter T65 das durch den Inverter I62 invertierte Rücksetzsignal un ter Empfang des sms-Signals an seinem negativen Eingang und des durch den Inverter I61 invertierten sms-Signals an seinem positiven Eingang. Das Transmissionsgatter T66 transmittiert das smreset-Signal unter Empfang des sms-Signals an seinem positiven Eingang und des durch den Inverter I61 invertierten sms-Signals an seinem negativen Eingang. Hierbei invertiert der Inverter I67 das Ausgangssignal der Transmissionsgatter T65 und T66 und gibt das invertierte Signal als das Rücksetz signal (rst) für die Flip-Flops (F₅₁, F₅₂, F₅₃, . . . , F_n) ab. Hierbei sind das fmen-, das smen- und das smreset-Signal bei niedrigem Pegel und das sms- und das reset-Signal bei hohem Pegel aktiv.

Fig. 7 ist ein detailliertes Schaltbild eines der Mehrzahl der in Fig. 5 gezeigten Flip-Flops (F₅₁, F₅₂, F₅₃, . . . , F_n) Der Schaltkreis beinhaltet Inverter I71, I72, I73, I74, I75 und I76, ein NOR-Gatter G3 und Transmissionsgatter T71, T72, T73, T74, T75 und T76. The Struktur ist dieselbe wie diejeni ge von Fig. 1 mit der Ausnahme, daß das Gatter G3 eine NOR- Verknüpfung des S_in-Signals mit dem rst-Signal vornimmt.

Bezugnehmend auf die Fig. 5 bis 7 läßt sich die gesamte Betriebsweise wie folgt beschreiben. Zunächst liegt beim Be trieb im Funktionsmodus, wenn das sms- und das reset-Signal auf niedrigem Pegel liegen, das Modusauswahlsignal (S) auf hohem Pegel. Das fmen-Signal ist dabei für den Betrieb im Funktionsmodus irrelevant. Wenn das fmen-Signal auf hohem Pe gel liegt, ist das CK-Signal gesperrt. Die Flip-Flops (F₅₁, F₅₂, F₅₃, . . , F_n) können daher das D_in-Signal nicht zwischen speichern. Wenn andererseits das fmen-Signal auf niedrigem Pegel liegt, entsteht aus dem durch Puffern des CLK-Signals gebildeten Signal das CK-Signal. Das D_in-Signal wird dann in der Mehrzahl von Flip-Flops (F₅₁, F₅₂, F₅₃, . . , F_n) zwischen gespeichert. Wenn das reset-Signal auf hohem Pegel und das fmen-Signal auf niedrigem Pegel zugeführt werden, liegt das rst-Signal auf hohem Pegel. Wenn das rst-Signal auf hohem Pe gel liegt, wird das S_in-Signal gesperrt.

Des weiteren wird beim Betrieb im Abrastermodus der Abraster modus durchgeführt, wenn das sms- und das smreset-Signal bei de auf hohem und das reset- sowie das smen-Signal beide auf niedrigem Pegel liegen. Wenn das sms-Signal auf hohem Pegel liegt, befindet sich das Modusauswahlsignal (S) auf niedrigem Pegel, und das Transmissionsgatter T62 läßt das smen-Signal durch. Das vom Inverter I65 invertierte smen-Signal und das CLK-Signal werden dann vom UND-Gatter G2 einer UND- Verknüpfung unterzogen, wonach das resultierende Signal als das CK-Signal abgegeben wird. Wenn das sms-Signal auf hohem Pegel liegt, befindet sich das Modusauswahlsignal (S) auf niedrigem Pegel. Demgemäß wird der Abrastermodus durchge führt, und das S_in-Signal ist freigegeben. Wenn nun das smreset-Signal auf niedrigem Pegel liegt, gelangt das rst- Signal über das Transmissionsgatter T66 auf hohen Pegel. Da her liegt das Ausgangssignal des Gatters G3 unabhängig vom S_in-Signal auf niedrigem Pegel. Als Ergebnis hiervon wird der Abrastermodusbetrieb zurückgesetzt.

Fig. 8 zeigt als Blockdiagramm die Flip-Flop-Steuerung gemäß einer weiteren, bevorzugten Ausführungsform der Erfindung, wobei diese Steuerung eine synchrone Rücksetzfunktion be sitzt. Das synchrone Rücksetzsignal wird dem reset-Anschluß der Flip-Flop-Steuereinheit (50) von Fig. 5 zugeführt. Außer dem wird das invertierte synchrone Rücksetzsignal dem fmen- Signalanschluß zugeführt.

Fig. 9 zeigt Betriebssignalformen zur Veranschaulichung des Betriebs der in Fig. 8 gezeigten Flip-Flop-Steuerung.

Fig. 10 zeigt Betriebssignalformen, wenn in dem fmen-Signal ein Störimpuls auftritt. Ersichtlich kann durch den Zwischen speicher, der von den Transmissionsgattern T63 und T64, den Invertern I64 und I65 sowie dem Logikgatter G2 gebildet wird, ein fehlerhafter Betrieb auch dann verhindert werden, wenn das fmen-Signal den Störimpuls enthält.

Wie oben beschrieben, wird erfindungsgemäß ein Schaltkreis zur Steuerung eines Taktsignals und eines mit einem Testvor gang in Beziehung stehenden Steuersignals der Eingangsseite eines Flip-Flops hinzugefügt, um auf diese Weise die Feh lererfassung mit relativ wenigen, leicht erzeugbaren Testvek toren zu verbessern. Außerdem kann der Stromverbrauch durch Sperren des nicht benötigten Teils des dem Flip-Flop zuge führten Taktsignals verringert werden.

Claims

1. Flip-Flop-Steuerung, gekennzeichnet durch

- eine Taktsteuerung zur Erzeugung eines zweiten Taktsi gnals mittels Freigeben oder Sperren eines ersten Taktsi gnals in Abhängigkeit eines Taktfreigabesignals und
- eine Mehrzahl von Flip-Flops zur selektiven Zwischenspei cherung eines Funktionsmodussignals oder eines Abraster testmodussignals in Abhängigkeit eines Modusauswahlsi gnals und synchron mit dem zweiten Taktsignal.

2. Flip-Flop-Steuerung nach Anspruch 1, dadurch gekenn zeichnet, daß die Taktsteuerung folgende Elemente enthält:

- einen ersten Inverter zum Invertieren eines Abrastertest modus-Setzsignals,
- einen zweiten Inverter zum Invertieren eines Rücksetzsi gnals,
- ein erstes Logik-Gatter zur NAND-Verknüpfung der Aus gangssignale des ersten und des zweiten Inverters,
- einen dritten Inverter, der das Modusauswahlsignal durch Invertieren des Ausgangssignals des ersten Logik-Gatters abgibt,
- ein erstes Transmissionsgatter zum Transmittieren eines Funktionsmodus-Taktfreigabesignals, wenn sich das Abra stertestmodus-Setzsignal in einem ersten logischen Zu stand befindet,
- ein zweites Transmissionsgatter zum Transmittieren eines Abrastermodus-Taktfreigabesignals, wenn sich das Abra stertestmodus-Setzsignal in einem zweiten logischen Zu stand befindet,
- ein drittes Transmissionsgatter zum Transmittieren der Ausgangssignale des ersten und des zweiten Transmissions gatters, wenn sich das erste Taktsignal in einem dritten Logikzustand befindet,
- einen vierten Inverter zum Invertieren des Ausgangs signals des dritten Transmissionsgatters,
- einen fünften Inverter zum Invertieren des Ausgangs signals des vierten Inverters,
- ein viertes Transmissionsgatter zum Transmittieren des Ausgangssignals des fünften Inverters an den vierten In verter, wenn sich das Taktsignal in einem vierten Lo gikzustand befindet,
- ein zweites Logik-Gatter, welches das zweite Taktsignal abgibt, indem es das Ausgangssignal des vierten Inverters und das erste Taktsignal UND-verknüpft,
- ein fünftes Transmissionsgatter zum Transmittieren des Ausgangssignals des zweiten Inverters, wenn sich das Ab rastertestmodus-Setzsignal in einem fünften Logikzustand befindet,
- ein sechstes Transmissionsgatter zum Transmittieren eines Abrastertestmodus-Rücksetzsignals, wenn sich das Abra stertestmodus-Setzsignal in einem sechsten Logikzustand befindet, und
- einen sechsten Inverter zum Invertieren der Ausgangs signale des fünften und des sechsten Transmissionsgat ters.

3. Flip-Flop-Steuerung nach Anspruch 2, weiter dadurch gekennzeichnet, daß die Flip-Flops folgende Elemente beinhal ten:

- einen siebten Inverter zum Invertieren des Modusauswahl signals,
- ein siebtes Transmissionsgatter zum Transmittieren des Funktionsmodussignals, wenn sich das Ausgangssignal des siebten Inverters in einem siebten Logikzustand befindet,
- ein drittes Logik-Gatter zur NOR-Verknüpfung des Abra stertestmodussignals und des Abrastertestmodus-Rücksetz signals,
- ein achtes Transmissionsgatter zum Transmittieren des Ausgangssignals des dritten Logik-Gatters, wenn sich das Modusauswahlsignal in einem achten Logikzustand befindet,
- ein neuntes Transmissionsgatter zum Transmittieren der Ausgangssignale des siebten und des achten Transmissions gatters, wenn sich das zweite Taktsignal in einem neunten Logikzustand befindet,
- einen achten Inverter zum Invertieren des Ausgangssignals des neunten Transmissionsgatters,
- einen neunten Inverter zum Invertieren des Ausgangs signals des achten Inverters,
- ein zehntes Transmissionsgatter zum Transmittieren des Ausgangssignals des neunten Inverters, wenn sich das zweite Taktsignal in einem zehnten Logikzustand befindet,
- ein elftes Transmissionsgatter zum Transmittieren des Ausgangssignals des achten Inverters, wenn sich das zwei te Taktsignal in dem neunten bogikzustand befindet,
- einen zehnten Inverter zum Invertieren des Ausgangs signals des elften Transmissionsgatters,
- einen elften Inverter zum Invertieren des Ausgangssignals des zehnten Inverters, wenn sich das zweite Taktsignal in dem zehnten Logikzustand befindet, und
- ein zwölftes Transmissionsgatter zum Transmittieren des Ausgangssignals des elften Inverters an den zehnten In verter, wenn sich das zweite Taktsignal in dem neunten Logikzustand befindet.