DE19509876A1

DE19509876A1 - PRML-Regenerationsvorrichtung

Info

Publication number: DE19509876A1
Application number: DE19509876A
Authority: DE
Inventors: Masahide Kanegae; Katutoshi Asai; Yoshihiro Hashimura; Hideki Ohmori; Masahito Iwatsubo; Masao Kondou; Tomoki Sugaya; Hiroyuki Tanaka
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1994-03-18
Filing date: 1995-03-17
Publication date: 1995-09-21
Anticipated expiration: 2015-03-18
Also published as: US5841602A; DE19509876C2; US6002538A; US5825570A; US5847891A; KR100186892B1; KR950027786A

Description

Gebiet der Erfindung

Die vorliegende Erfindung betrifft eine PRML-Regenera tionsvorrichtung, bei der eine Teilreaktions- oder Partial response-Signalübertragung mit einer Sequenzdetektion der größten Wahrscheinlichkeit oder Maximum-likelihood-Sequenz detektion verwendet wird.

Beschreibung der verwandten Technik

Die PRML (Partial-response-Signalübertragung mit Maxi mum-likelihood-Sequenzdetektion) wurde in den letzten Jahren zur Verstärkung der Aufzeichnungsdichte von Magnetplatten- und magnetooptischen Plattenvorrichtungen verwendet. In einem derartigen PRML-System ist eine PRML-Regenerationsvor richtung zum Regenerieren eines Lesesignals vorgesehen.

In einer Plattenspeichervorrichtung, bei der die Partial-response-Signalübertragung verwendet wird, ist die Regenerationsvorrichtung aus einer Wellenform-Entzerrer schaltung und einem Maximum-likelihood-Decoder konstruiert. Ein Empfangsfilter der Wellenform-Entzerrerschaltung dieser Regenerationsschaltung entzerrt/formt ein Ausgangssignal eines Aufzeichnungskanals zu einem Partial-response-Signal. Dann nimmt der Maximum-likelihood-Sequenzdetektor (Maximum-likelihood-Decoder) nach der Durchführung einer Ternärbe stimmung des Entzerrungssignals die Maximum-likelihood-Detektion vor, und rekonstruiert so eine aufgezeichnete Datenkette.

Dieser Typ einer PRML-Regenerationsvorrichtung ist in den Beschreibungen des US-Patents 5 060 088, US-Patents 4 644 564, US-Patents 4 707 681, US-Patents 4 786 890 und US-Patents 4 888 775 geoffenbart.

Bei der herkömmlichen PRML-Regenerationsvorrichtung werden Parameter der Wellenform-Entzerrerschaltung und des Maximum-likelihood-Decoders auf Festwerte gesetzt, wenn sie vom Faktor der Vorrichtung abgeleitet sind. Daher sind auch die Charakteristiken der Wellenform-Entzerrerschaltung und des Maximum-likelihood-Decoders festgelegt. Beispielsweise ist in einer Ternärbestimmungsschaltung des Maximum-likeli hood-Decoders eine Distanz zwischen zwei Schnittpegeln zum Teilen des Eingangssignals festgelegt.

Tatsächlich wird jedoch die Abtastsignalqualität auf grund eines Defekts auf einem Magnetmedium verschlechtert. Ferner kommt es auch in einem Fall zu einer Verschlechterung hinsichtlich der Abtastsignalqualität, wo eine durch ein Polynom (1-D) beschriebene Signal-Signal-Interferenz auf grund eines Entzerrungsfehlers nicht quantitativ gesteuert werden kann. Außerdem entsteht eine Verschlechterung der Si gnalqualität, die von einer Streuung hinsichtlich der Cha rakteristiken eines MR (Magnetowiderstands)-Kopfs abgeleitet ist. Wenn der Entzerrungsfehler aufgrund der Charakteristi ken des obigen Kopfs, des Magnetmediums und der Wellenform-Ent zerrerschaltung auftritt, kommt es insofern zu einem Problem, als gemäß dem Stand der Technik, in dem die Distanz zwischen den obigen Schnittpegeln festgelegt ist, keine effektive Maximum-likelihood-Decodierung ausgeführt werden kann.

Wenn die Charakteristiken des Kopfs und der Wellenform-Ent zerrerschaltung nicht richtig sind, entsteht außerdem das Problem, daß häufig ein Entzerrungsfehler erzeugt wird, und keine optimale Regenerierung durchgeführt werden kann.

Ferner zeigt die herkömmliche PRML-Regenerationsvor richtung insofern ein Problem, als eine Konfiguration davon kompliziert ist.

Zusammenfassung der Erfindung

Es ist eine Hauptaufgabe der vorliegenden Erfindung eine PRML-Regenerationsvorrichtung zur Minimierung eines Entzerrungsfehlers vorzusehen.

Es ist eine weitere Aufgabe der vorliegenden Erfindung, eine PRML-Regenerationsvorrichtung zur Durchführung einer richtigen Maximum-likelihood-Decodierung vorzusehen, indem eine Distanz zwischen Schnittpegeln optimal gesetzt wird.

Es ist noch eine weitere Aufgabe der vorliegenden Er findung, eine PRML-Regenerationsvorrichtung zur Minimierung eines Entzerrungsfehlers vorzusehen, indem eine Kopfcharak teristik optimal gesetzt wird.

Es ist noch eine weitere Aufgabe der vorliegenden Er findung, eine PRML-Regenerationsvorrichtung zur Minimierung eines Entzerrungsfehlers vorzusehen, indem eine Charakteri stik einer Wellenform-Entzerrerschaltung optimal gesetzt wird.

Es ist noch eine weitere Aufgabe der vorliegenden Er findung, eine PRML-Regenerationsvorrichtung zur Vereinfa chung der Konfiguration einer Schaltung vorzusehen.

Um die oben angegebenen Aufgaben zu erfüllen, ist gemäß einem ersten Aspekt der vorliegenden Erfindung eine PRML-Re generationsvorrichtung zum Regenerieren eines von einem Kopf aus einer Speicherplatte gelesenen Signals vorgesehen, mit: einer Wellenform-Entzerrerschaltung zum Entzerren der Wel lenform des Lesesignals; einem Maximum-likelihood-Decoder zum Maximum-likelihood-Decodieren, nach dem Erhalten eines Bestimmungswerts durch das Vergleichen des entzerrten Aus gangs mit oberen und unteren Schnittpegeln, dieses Bestim mungswerts; und einer Steuerschaltung zum variablen Setzen einer Distanz zwischen dem oberen Schnittpegel und dem unte ren Schnittpegel des Maximum-likelihood-Decoders.

In diesem ersten Aspekt der vorliegenden Erfindung setzt die Steuerschaltung eine Distanz zwischen den Schnitt pegeln des Maximum-likelihood-Decoders variabel, wodurch eine optimale Ternärbestimmung, die einer Entzerrungsfehler größe entspricht, durchgeführt werden kann.

Gemäß einem zweiten Aspekt der vorliegenden Erfindung ist PRML-Regenerationsvorrichtung zum Regenerieren eines von einem Kopf aus einer Speicherplatte gelesenen Signals vorge sehen, mit: einer Wellenform-Entzerrerschaltung zum Entzer ren der Wellenform des Lesesignals; und einem Maximum-likelihood-Decoder zum Maximum-likelihood-Decodieren, nach dem Erhalten eines Bestimmungswerts durch das Vergleichen des entzerrten Ausgangs mit oberen und unteren Schnitt pegeln, dieses Bestimmungswerts. Der Maximum-likelihood-Decoder enthält: eine Ternärbestimmungsschaltung zum Durch führen einer Ternärbestimmung durch das Vergleichen des ent zerrten Ausgangs mit den oberen und unteren Schnittpegeln und gleichzeitigen Ändern der oberen und unteren Schnitt pegel in Übereinstimmung mit dem Ergebnis der Bestimmung, wobei die Ternärbestimmungsschaltung aus einem Speicher zum Speichern einer Entsprechungstabelle des entzerrten Ausgangs und des oberen oder unteren Schnittpegels zum Bestimmungs ergebnis und zum nächsten oberen oder unteren Schnittpegel konstruiert ist; einen Datenpuffer zum Halten des Ternärbe stimmungssignals; und einer Korrekturschaltung zum Korri gieren des Ternärbestimmungssignals des Datenpuffers durch das Detektieren eines Fehlers aus den konsekutiven Ternärbe stimmungssignalen.

In diesem zweiten Aspekt der vorliegenden Erfindung involviert die Ternärbestimmungsschaltung die Verwendung des Speichers zum Speichern der Umwandlungstabelle. Wenn bei der Ternärbestimmung der Abtastwert (Entzerrungsausgang) und einer der aktuellen Schnittpegel festgelegt werden, werden ein Ergebnis der Ternärbestimmung und der nächste Schnittpe gel erhalten. Dann ist die Umwandlungstabelle vorgesehen, welche das Ternärbestimmungsergebnis und den nächsten Schnittpegel, die dem Abtastwert und dem aktuellen Schnitt pegel entsprechen, speichert. Anschließend werden, wobei der Abtastwert und der aktuelle Schnittpegel als Eingänge dienen, das entsprechende Ternärbestimmungsergebnis und der nächste Schnittpegel erhalten, indem die Umwandlungstabelle durchsucht wird.

Bei einer derartigen Konstruktion kann die Ternärbe stimmung einfach durch das Vorsehen des Speichers durchge führt werden, und dies führt zu einer einfacheren Konfigu ration. Ferner kann die Ternärbestimmung einfach durch den Zugriff auf den Speicher durchgeführt werden, und daher ist es möglich, die Ternärbestimmung bei hoher Geschwindigkeit vorzunehmen. Außerdem kann die Ternärbestimmungscharakteri stik geändert werden, wie im Fall der Änderung der Distanz zwischen den Schnittpegeln, indem nur der Inhalt des Spei chers variiert wird. Daher kann die Bestimmungscharakteri stik leicht geändert werden.

Gemäß einem dritten Aspekt der vorliegenden Erfindung ist eine PRML-Regenerationsvorrichtung zum Regenerieren eines von einem Kopf aus einer Speicherplatte gelesenen Si gnals vorgesehen, mit: einer Wellenform-Entzerrerschaltung zum Entzerren der Wellenform des Lesesignals; und einem Maximum-likelihood-Decoder zum Maximum-likelihood-Decodie ren, nach dem Erhalten eines Bestimmungswerts durch das Vergleichen des entzerrten Ausgangs mit oberen und unteren Schnittpegeln, dieses Bestimmungswerts. Die Wellenform-Ent zerrerschaltung enthält: einen Verstärkungssteuerverstärker zum Erteilen einer Verstärkung an das Lesesignal; ein elek trisches Filter zum festen Entzerren eines Ausgangs des Ver stärkungssteuerverstärkers; einen Analog-Digital-Wandler zum Umwandeln eines Ausgangs des elektrischen Filters in einen Digitalwert; einen Kosinusentzerrer zum Entzerren eines Aus gangs des Analog-Digital-Wandlers; einen Subtrahierer zum Erzeugen eines n-Bit-Amplitudenfehlersignals durch das Sub trahieren einer Zielamplitude vom entzerrten Ausgang; m-Stücke (m < n) von Ladungspumpkreisen zum Ausgeben elek trischer Ströme, die Gewichten der jeweiligen Bits entspre chen, an den Verstärkungssteuerverstärker; und einen Multi plexer zum Auswählen hochwertiger m-Bits aus den n-Bit-Feh lersignalen, wenn in einer Ziehoperation, und niederwertiger m-Bits daraus, wenn in einer Stationäroperation, und Ausge ben der ausgewählten Bits an die Ladungspumpkreise.

Wenn in diesem dritten Aspekt der vorliegenden Erfin dung die Fehlergröße der Ziehoperation groß ist, üben die niederwertigen Bits einen geringen Einfluß auf die Steuer größe aus, wohingegen die hochwertigen Bits einen großen Einfluß auf die Steuergröße ausüben. Wenn im Gegensatz dazu in der Stationäroperation eine geringe Fluktuation auftritt, üben die hochwertigen Bits den geringen Einfluß auf die Steuergröße aus, wobei die niederwertigen Bits den großen Einfluß auf die Steuergröße ausüben. Aus diesem Grund wird in der Ziehoperation die Steuerung auf der Basis der hoch wertigen Bits durchgeführt. Wenn die Fluktuation gering ist, nachdem die Daten in der Stationäroperation im wesentlichen konvergiert wurden, wird die Steuerung auf der Basis der niederwertigen Bits durchgeführt. Demgemäß wählt der Multi plexer die hoch- und niederwertigen Bits in Abhängigkeit von der Ziehoperation und der Stationäroperation aus. Folglich ist in bezug auf n-Bit-Eingänge eine geringere Anzahl, d. h. m-Stücke von Ladungspumpkreisen, in der Lage, das Digital-Fehlersignal in die Analog-Steuergröße umzuwandeln. Daher kann die Anzahl der Ladungspumpkreise reduziert werden.

Gemäß einem vierten Aspekt der vorliegenden Erfindung ist eine PRML-Regenerationsvorrichtung zum Regenerieren eines von einem Kopf aus einer Speicherplatte gelesenen Si gnals vorgesehen, mit: einer Wellenform-Entzerrerschaltung zum Entzerren der Wellenform des Lesesignals; einem Maximum-likelihood-Decoder zum Maximum-likelihood-Decodieren, nach dem Erhalten eines Bestimmungswerts durch das Vergleichen des entzerrten Ausgangs mit oberen und unteren Schnitt pegeln, dieses Bestimmungswerts; und einer Phasensynchroni sationsschaltung zum Erzeugen eines Takts, der mit dem Lese signal phasensynchron ist. Die Phasensynchronisationsschal tung enthält: einen Spannungssteueroszillator zum Erzeugen eines Takts mit einer Phase, die einer einzugebenden Span nung entspricht; einen Phasenfehlerdetektor zum Erzeugen von n-Bit-Phasenfehlersignalen auf der Basis des entzerrten Aus gangs; m-Stücke (m < n) von Ladungspumpkreisen zum Ausgeben elektrischer Ströme, die Gewichten der jeweiligen Bits ent sprechen, an den Spannungssteueroszillator; und einen Multi plexer zum Auswählen hochwertiger m-Bits aus den n-Bit-Feh lersignalen, wenn in einer Ziehoperation, und niederwertiger m-Bits daraus, wenn in einer Stationäroperation, und Ausgeben der ausgewählten Bits an die Ladungspumpkreise.

In diesem vierten Aspekt der vorliegenden Erfindung wird in der Ziehoperation die Steuerung auch auf der Basis der hochwertigen Bits durchgeführt. Wenn die Fluktuation klein ist, nachdem die Daten in der Stationäroperation im wesentlichen konvergiert wurden, wird die Steuerung auf der Basis der niederwertigen Bits vorgenommen. Aus diesem Grund wählt der Multiplexer die hoch- und niederwertigen Bits in Abhängigkeit von der Ziehoperation und der Stationäropera tion aus. Folglich ist in bezug auf die n-Bit-Eingänge die geringere Anzahl, d. h. m-Stücke von Ladungspumpkreisen, in der Lage, das Digital-Fehlersignal in die Analog-Steuergröße umzuwandeln. Daher kann die Anzahl der Ladungspumpkreise reduziert werden.

Gemäß einem fünften Aspekt der vorliegenden Erfindung ist eine PRML-Regenerationsvorrichtung zum Regenerieren eines von einem Kopf aus einer Speicherplatte gelesenen Si gnals vorgesehen, mit: einer Wellenform-Entzerrerschaltung zum Entzerren der Wellenform des Lesesignals; einem Maximum-likelihood-Decoder zum Maximum-likelihood-Decodieren, nach dem Erhalten eines Bestimmungswerts durch das Vergleichen des entzerrten Ausgangs mit oberen und unteren Schnittpe geln, dieses Bestimmungswerts; und einer Phasensynchronisa tionsschaltung zum Erzeugen eines Takts, der mit dem Lese signal phasensynchron ist. Die Phasensynchronisationsschal tung enthält: einen Spannungssteueroszillator zum Erzeugen eines Takts mit einer Phase, die einer einzugebenden Span nung entspricht; eine Spannungsdifferenz-Arithmetikeinheit zum Umwandeln einer Phasendifferenz zwischen dem entzerrten Ausgang und dem Takt in eine Spannungsdifferenz; und ein Filter vom Integrationstyp zum Glätten eines Ausgangs der Spannungsdifferenz-Arithmetikeinheit und Ausgeben des ge glätteten Ausgangs an den spannungsgesteuerten Oszillator.

In diesem fünften Aspekt der vorliegenden Erfindung involviert das Spannungssteuerfilter die Verwendung eines passiven Filters vom Integrationstyp. Gemäß dem Stand der Technik ist der Grund, warum das Spannungssteuerfilter die Verwendung eines gm-Verstärkers involviert, daß das gm-Ver stärkerfilter die Frequenzcharakteristik pro Zone auf der Platte ändert. Es ist jedoch bekannt, daß die Variation der Frequenzcharakteristik aufgrund der Spurdichte pro Zone bis zu einem gewissen Ausmaß durch die Eigenoperation des Span nungsfrequenzoszillators absorbiert werden kann. Folglich involviert in dieser Ausführungsform das Spannungssteuerfil ter die Verwendung des passiven Filters vom Integrationstyp. Mit dieser Anordnung kann das passive Filter vom Integra tionstyp in einer einfachen Konfiguration ausgebildet werden. Außerdem kann das Spannungssteuerfilter mit nied rigen Kosten konstruiert werden.

Gemäß einem sechsten Aspekt der vorliegenden Erfindung ist eine PRML-Regenerationsvorrichtung zum Regenerieren eines von einem Kopf aus einer Speicherplatte gelesenen Si gnals vorgesehen, mit: einer Wellenform-Entzerrerschaltung zum Entzerren der Wellenform des Lesesignals; und einem Maximum-likelihood-Decoder zum Maximum-likelihood-Decodie ren, nach dem Erhalten eines Bestimmungswerts durch das Ver gleichen des entzerrten Ausgangs mit oberen und unteren Schnittpegeln, dieses Bestimmungswerts; und einer Phasen synchronisationsschaltung zum Erzeugen eines Takts, der mit dem Lesesignal phasensynchron ist. Die Phasensynchronisa tionsschaltung enthält: eine Ternärbestimmungseinheit zum Durchführen einer Ternärbestimmung des entzerrten Ausgangs; einen Fehlerdetektor zum Detektieren eines Versetzungs fehlers, wenn der Ternärbestimmungswert Null ist, aus dem entzerrten Ausgang innerhalb eines Spaltmusters des Lese signals und Halten dieses Versetzungsfehlers; einen Sub trahierer zum Subtrahieren des detektierten Fehlerwerts vom entzerrten Ausgang, wenn der Ternärbestimmungswert Null ist, im Datenmuster des Lesesignals; einen Phasenkomparator zum Berechnen eines Phasenfehlerwerts aus dem der Subtraktion unterzogenen, entzerrten Ausgang und dem Ternärbestimmungs wert; und einen spannungsgesteuerten Oszillator zum Erzeugen eines Synchrontakts mit einer dem Phasenfehlerwert entspre chenden Phase.

In diesem sechsten Aspekt der vorliegenden Erfindung wird der Versetzungsfehler im Spaltmuster detektiert und vom Amplitudenwert im Datenmuster subtrahiert. Daher kann der in den Phasenkomparator eingegebene Amplitudenwert auf einen keinen Versetzungsfehler enthaltenden Wert korrigiert werden. Mit dieser Verarbeitung ist es möglich zu verhin dern, daß ein Einfluß einer positiven/negativen asymmetri schen Wellenform des MR-Kopfs auf den Phasenfehler ausgeübt wird. Ferner hat der Versetzungsfehler einen Einfluß, wenn der Bestimmungswert Null ist. Aus diesem Grund wird ein Pegel, bei dem der Bestimmungswert Null ist, im Spaltmuster als Versetzungsfehler detektiert. Dadurch kann der Verset zungsfehler genau detektiert werden.

Andere Merkmale und Vorteile der vorliegenden Erfindung gehen aus folgenden Beschreibung in Verbindung mit den bei geschlossenen Zeichnungen hervor.

Kurze Beschreibung der Zeichnungen

Die beiliegenden Zeichnungen, die in der Beschreibung eingeschlossen sind und einen Teil davon bilden, veranschau lichen vorliegend bevorzugte Ausführungsformen der Erfin dung, und dienen, zusammen mit der oben angegebenen, allge meinen Beschreibung und der nachstehend angegebenen, detail lierten Beschreibung der bevorzugten Ausführungsformen, der Erläuterung des Prinzips der Erfindung, wobei:

Fig. 1 ein Blockbild ist, das eine PRML-Regenerations vorrichtung in einer Ausführungsform der vorliegenden Erfin dung veranschaulicht;

Fig. 2 ein Blockbild ist, das einen Maximum-likelihood-Decoder in der Konstruktion in Fig. 1 zeigt;

Fig. 3 ein Schaltbild (Teil 1) ist, das den Maximum-likelihood-Decoder der Konstruktion in Fig. 2 veranschau licht;

Fig. 4 ein Schaltbild (Teil 2) ist, das den Maximum-likelihood-Decoder der Konstruktion in Fig. 2 veranschau licht;

Fig. 5 eine Darstellung zur Unterstützung der Erläute rung einer Maximum-likelihood-Decodieroperation gemäß der vorliegenden Erfindung ist;

Fig. 6 ein Flußdiagramm der Maximum-likelihood-Decodie rung in der Konstruktion in Fig. 2 ist;

Fig. 7A und 7B Flußdiagramme der Schnittpegel-Einstell verarbeitung in einer Ausführungsform der vorliegenden Er findung sind;

Fig. 8 ein Blockbild ist, das eine Einstellschaltung in einer Ausführungsform der vorliegenden Erfindung zeigt;

Fig. 9 eine erläuternde Darstellung eines Speichers in der Konstruktion in Fig. 8 ist;

Fig. 10A und 10B Flußdiagramme sind, die jeweils zeigen, wie eine Versetzungsspannung in einer Ausführungsform der vorliegenden Erfindung eingestellt wird;

Fig. 11A und 11B Flußdiagramme sind, die jeweils zeigen, wie eine Charakteristik eines MR-Kopfs in einer Ausführungs form der vorliegenden Erfindung eingestellt wird;

Fig. 12A und 12B Flußdiagramme sind, die jeweils zeigen, wie eine Charakteristik eines elektrischen Filters in einer Ausführungsform der vorliegenden Erfindung eingestellt wird;

Fig. 13A und 13B Flußdiagramme sind, die jeweils zeigen, wie eine Charakteristik eines Kosinusentzerrers in einer Ausführungsform der vorliegenden Erfindung eingestellt wird;

Fig. 14 ein Blockbild eines Maximum-likelihood-Decoders in einer weiteren Ausführungsform der vorliegenden Erfindung ist;

Fig. 15A und 15B Darstellungen sind, die jeweils eine Konfiguration einer Ternärbestimmungsschaltung in Fig. 14 zeigen;

Fig. 16 eine erläuternde Darstellung ist, die eine Um wandlungstabelle des Speichers in Fig. 15A zeigt;

Fig. 17 eine Darstellung zur Unterstützung der Erläute rung einer Umwandlungsoperation in der Konstruktion in Fig. 15A ist;

Fig. 18 eine Darstellung ist, die eine Konfiguration eines Datenpuffers in der Konstruktion in Fig. 14 veranschau licht;

Fig. 19 eine Darstellung ist, die eine Konfiguration einer Fehlerdetektionsschaltung in der Konstruktion in Fig. 14 zeigt;

Fig. 20 eine Darstellung ist, die eine Konfiguration einer Adressenmarken-Detektionsschaltung in der Konstruktion in Fig. 14 zeigt;

Fig. 21 ein Zeitdiagramm einer Fehlerdetektionsoperation in der Konstruktion in Fig. 19 ist;

Fig. 22 ein Zeitdiagramm einer Fehlerkorrekturoperation in der Konstruktion in Fig. 19 ist;

Fig. 23 eine erläuternde Darstellung ist, die eine Adressenmarke in Fig. 20 zeigt;

Fig. 24 ein Blockbild ist, das die PRML-Regenerations vorrichtung in noch einer weiteren Ausführungsform der vor liegenden Erfindung veranschaulicht;

Fig. 25 ein Blockbild ist, das einen D/A-Wandler vom Typ einer Ladungspumpe in Fig. 24 zeigt;

Fig. 26 eine erläuternde Darstellung der Operation in Fig. 25 ist;

Fig. 27 ein Blockbild ist, das ein modifiziertes Bei spiel des D/A-Wandlers vom Typ einer Ladungspumpe in Fig. 24 zeigt;

Fig. 28 ein Schaltbild eines Ladungspumpkreises in Fig. 27 ist;

Fig. 29 ein Blockbild ist, das eine Phasensynchronisa tionsschaltung gemäß der vorliegenden Erfindung veranschau licht;

Fig. 30 ein Blockbild ist, das eine Spannungsdifferenz-Arith metikeinheit in Fig. 29 veranschaulicht;

Fig. 31 ein Zeitdiagramm in einem Nicht-Lesezustand in der Konstruktion in Fig. 29 ist;

Fig. 32 ein Zeitdiagramm in einem Lesezustand in der Konstruktion in Fig. 29 ist;

Fig. 33 eine erläuternde Darstellung ist, die eine Pha sensynchronisationsoperation zeigt;

Fig. 34 eine erläuternde Darstellung ist, die einen Ver setzungsfehler zeigt;

Fig. 35 ein Blockbild ist, das ein modifiziertes Bei spiel der Phasensynchronisationsschaltung gemäß der vorlie genden Erfindung zeigt;

Fig. 36 ein Schaltbild einer Fehlerdetektionsschaltung in der Konstruktion in Fig. 35 ist; und

Fig. 37 ein Zeitdiagramm in der Konstruktion in Fig. 35 ist.

Detaillierte Beschreibung der bevorzugten Ausführungsformen

Fig. 1 ist ein Blockbild, das eine PRML-Regenerations vorrichtung in einer Ausführungsform der vorliegenden Erfin dung veranschaulicht. Diese Regenerationsvorrichtung ist als Magnetaufzeichnungs/Regenerationsvorrichtung definiert, bei der eine Partial-response-Klasse 4 und ein Maximum-likeli hood-Decoder verwendet werden.

Wie in Fig. 1 veranschaulicht, dient ein MR (Magnetwi derstands)-Kopf 10 zum Lesen von Daten auf einer Magnetplat te. Eine Kopf-IC-Schaltung 11 dient zum Treiben des MR-Kopfs 10. Ein Verstärkungssteuerverstärker 12 erteilt einem Lese signal eine vorherbestimmte Verstärkung und gibt dann das Signal aus. Ein Entzerrerfilter (elektrisches Filter) 13 zeigt eine (1+D) Charakteristik und entzerrt einen Ausgang des Verstärkungssteuerverstärkers 12 fest. Eine Analog-Digi tal-Wandlerschaltung 14 bewirkt ein Abtasten einer Binär datenkette mit einer Signalübertragungsgeschwindigkeit 1/T zur Zeit nT + τ und gibt dann einen Digital-Abtastwert Yn aus.

Ein Kosinusentzerrer 15 ist zum Korrigieren einer Partial-response-Charakteristik in einer radialen Richtung der Platte vorgesehen. In diesem Kosinusentzerrer 15 wird ein Abgriffkoeffizient durch ein Übungsmuster optimal einge stellt. Ferner ist dieser Typ eines Kosinusentzerrers 15 aus einem bekannten Transversalfilter konstruiert, wie bei spielsweise in der Beschreibung des US-Patents 5 060 088 geoffenbart. Der Kosinusentzerrer kann durch ein Digital filter mit vielen Abgriffen, wie ein FIR-Filter mit zehn Abgriffen, ersetzt werden.

Ein Maximum-likelihood-Decoder 16 verarbeitet die Aus gangsabtastung Yn des Kosinusentzerrers 15 und rekonstruiert die Aufzeichnungsdatenkette. Wenn eine aufgezeichnete Datensequenz regeneriert wird, um eine Daten-Daten-Korrela tion zu erhalten, detektiert der Maximum-likelihood-Decoder 16 eine Maximum-likelihood-Sequenz. Die Operation dieses Maximum-likelihood-Decoders 16 ist in "Optimal Reception for Binary Partial-response Channels", The Bell System Technical Journal, Bd. 51, Nr. 2, Februar 1992 (ATT), beschrieben. Eine Konstruktion dieses Maximum-likelihood-Decoders 16 wird mit Bezugnahme auf Fig. 3 und nachfolgende Figuren be schrieben.

Ein 9-Bit-Datenwert der vom Maximum-likelihood-Decoder 16 decodierten Datensequenz wird von einem 8/9-Decoder 17 in 8-Bit-Daten konvertiert. Dieser Decoder 17 ist ebenfalls be kannt, wie z. B. in den Beschreibungen des US-Patents 4 707 681 und US-Patents 4 786 890 geoffenbart. Eine ECC-Schaltung 18 detektiert und korrigiert einen Fehler in der vom Decoder 17 decodierten Datensequenz.

Eine Steuerschaltung 19 ist aus einem Mikroprozessor konstruiert. Die Steuerschaltung 19 beobachtet den Ausgangs abtastwert Yn der Abtastdetektionsschaltung 21, die nachste hend beschrieben wird, und steuert automatisch einen Kopf treibstrom der Kopf-IC-Schaltung 11, um einen Entzerrungs fehler zu minimieren. Die Steuerschaltung 19 steuert auch automatisch eine Frequenzcharakteristik des elektrischen Filters 13, eine Versetzungsspannung der A/D-Wandlerschal tung 14 und einen Entzerrungskoeffizienten des Kosinusent zerrers 15. Ferner steuert die Steuerschaltung 19 automa tisch eine Distanz eines Schnittpegels des Maximum-likeli hood-Decoders 16 in Übereinstimmung mit dem Ergebnis der Detektion-durch die ECC-Schaltung 18.

Ein Speicher 20 speichert einen Wert der gesteuerten Versetzungsspannung der A/D-Wandlerschaltung 14. Der Spei cher 20 speichert auch einen Kopftreibstromwert der Kopf-IC-Schaltung 11 pro Kopf, einen Frequenzcharakteristikwert des elektrischen Filters 13, den Entzerrungskoeffizienten des Kosinusentzerrers 15 und die Distanz des Schnittpegels des Maximum-likelihood-Decoders 16.

Die Abtastdetektionsschaltung 21, wie nachstehend mit Bezugnahme auf Fig. 8 beschrieben, bestimmt einen Pegel des Abtastwerts Yn des Kosinusentzerrers 15 und gibt außerdem den klassifizierten Abtastwert aus. Die Abtastdetektions schaltung 21 wird verwendet, wenn die Steuerschaltung 19 die automatische Steuerung durchführt, um den Entzerrungsfehler zu minimieren.

Fig. 2 ist ein Blockbild, das den Maximum-likelihood-De coder in Fig. 1 veranschaulicht. Fig. 3 und 4 sind Schaltbil der des Maximum-likelihood-Decoders. Fig. 5 ist eine Darstel lung zur Unterstützung der Erläuterung der Operation des Maximum-likelihood-Decoders. Fig. 6 ist ein Flußdiagramm der Maximum-likelihood-Signalverarbeitung.

Wie in Fig. 2 veranschaulicht, werden die Eingangsdaten ketten durch eine Verschachtelungsschaltung 16-3 in eine Datenkette mit ungerader Zahl und eine Datenkette mit ge rader Zahl klassifiziert. Die Daten der Datenkette mit unge rader Zahl werden in einen auf eine Datenkette mit ungerader Zahl ausgerichteten Maximum-likelihood-Decoder 16-1 eingege ben. Ferner werden die Daten der Datenkette mit gerader Zahl in einen auf eine Datenkette mit gerader Zahl ausgerichteten Maximum-likelihood-Decoder 16-2 eingegeben.

Jeder Maximum-likelihood-Decoder 16-1, 16-2 enthält Pegelschneider (Ternärdiskriminatoren) 30-1, 30-2, Schnitt pegel-Aktualisierungsschaltungen 31-1, 31-2, Datenpuffer 32-1, 32-2, Zeiger 33-1, 33-2 und Fehlerdetektionsschal tungen 34-1, 34-2.

Die Pegelschneider 30-1, 30-2 führen unter Verwendung eines oberen (+1 Seite) Schnittpegels Δn+1 und eines unteren (-1 Seite) Schnittpegels Δn-1 einen Pegelschnitt durch, wodurch ein Ternärbestimmungswert Xn erhalten wird. Die Schnittpegel-Aktualisierungsschaltungen 31-1, 31-2 geben an die Pegelschneider 30-1, 30-2 den oberen Schnittpegel Δn+1 und den unteren Schnittpegel Δn-1 aus, die in einer von der Steuerschaltung 19 in Übereinstimmung mit dem Ternärbestim mungswert festgelegten Distanz voneinander vorliegen.

Die Datenpuffer 32-1, 32-2 sind aus Serienregistern konstruiert und speichern eine Vielzahl konsekutiver Be stimmungswerte. Die Zeiger 33-1, 33-2 zeigen die zu über prüfenden Bestimmungswerte an. Die Fehlerdetektionsschal tungen 34-1, 34-2 detektieren einen Fehler des Bestimmungs werts und korrigieren die Bestimmungswerte der Datenpuffer 32-1, 32-2.

Fig. 3 veranschaulicht Details der Schnittpegel-Aktuali sierungsschaltungen 31-1, 31-2. Hier ist nur die Schnittpe gel-Aktualisierungsschaltung 31-1 veranschaulicht, die Schnittpegel-Aktualisierungsschaltung 31-2 hat jedoch die selbe Konfiguration.

Wie in Fig. 3 gezeigt, stellen Zeitregister 310, 311 die Zeit des Abtastwerts Yn ein. Ein Schnittamplituden-Setzregi ster 312 setzt eine Amplitude A als Distanz des von der Steuerschaltung 19 festgelegten Schnittpegels.

Der mit dieser Steuerschaltung 19 verbundene Speicher 20 speichert die obigen Amplituden in vorherbestimmten Zy linderpositionen 0 bis m für jeder Kopf 0 bis n. In bezug auf diese Zylinderpositionen 0 bis m werden beispielsweise 1000 Zylinder in einer Gruppe gesetzt, und die Amplitude einer Zylinderposition repräsentiert die Amplitude dieser Gruppe.

Demgemäß liest die Steuerschaltung 19 beim Empfang einer auszuwählenden Kopfnummer und der Zylinderposition die Gruppenamplitude in dieser Zylinderposition der Kopfnummer aus dem Speicher 20 und setzt diese Amplitude im Register 312.

Ein Addierer 313 subtrahiert den Abtastwert Yn von der im Register 312 gesetzten Amplitude A. Ein Addierer 314 sub trahiert die im Register 312 gesetzte Amplitude A vom Ab tastwert Yn. Ein Anfangswert des Schnittpegels von der Steu erschaltung 19 wird in einem Schnittanfangswert-Setzregister 315 gesetzt. Eine Polaritäts-Bit-Inverterschaltung 316 invertiert ein Polaritäts-Bit des Registers 315 und erzeugt einen Anfangswert des unteren (-1 Seite) Schnittpegels.

Ein Selektor 317 erzeugt Auswahlsignale eines Paares von Multiplexern 318, 319 in Übereinstimmung mit einem Be stimmungswert 1PJOD. Der Selektor 317 gibt eine Nr. 3 Eingangsauswahl bei einer Lesestartzeit ein. Wenn der Be stimmungswert [1] ist, gibt der Selektor 317 ferner eine Nr. 1 Eingangsauswahl aus, und gibt, wenn der Bestimmungs wert [-1] ist, eine Nr. 2 Eingangsauswahl aus.

Der erste (+ Seite) Multiplexer 318 hat drei Stück Ein gangsanschlüsse, und gibt als oberen Schnittpegel einen Ein gang der durch das Auswahlsignal ausgewählten Anschlüsse aus. Der Abtastwert Yn wird in den ersten Eingangsanschluß eingegeben. Ein Ausgang des Addierers 313 wird in den zweiten Eingangsanschluß eingegeben. Ein Anfangspegel des Registers 315 wird in den dritten Eingangsanschluß eingege ben. Daher gibt der erste Multiplexer 318, wie in Fig. 5 ver anschaulicht, den Anfangspegel in Form des oberen Bestim mungsschnittpegels Δn+1 beim Start aus. Dann gibt der erste Multiplexer 318, wenn der Bestimmungswert [1] ist, den Ab tastwert Yn aus. Ferner gibt der erste Multiplexer 318, wenn der Bestimmungswert [-1] ist, (gesetzte Amplitude - Ab tastwert) aus.

Der zweite (- Seite) Multiplexer 319 hat drei Stück Eingangsanschlüsse, und gibt als unteren Schnittpegel einen Eingang des durch das Auswahlsignal ausgewählten Anschlusses aus. Ein Ausgang des Addierers 314 wird in den ersten Ein gangsanschluß eingegeben. Der Abtastwert Yn wird in den zweiten Eingangsanschluß eingegeben. Ein invertierter An fangspegel der Inverterschaltung 316 wird in den dritten Eingangsanschluß eingegeben. Demgemäß gibt der zweite Multi plexer 319, wie in Fig. 5 veranschaulicht, den Anfangspegel in Form des -1 Bestimmungspegels Δn-1 beim Start aus. Dann gibt der zweite Multiplexer 319, wenn der Bestimmungswert [1] ist, (gesetzte Amplitude - Abtastwert) aus, und gibt ebenfalls, wenn der Bestimmungswert [-1] ist, den Abtastwert Yn aus.

Fig. 4 veranschaulicht Details des Pegelschneiders 30-1, des Datenpuffers 32-1, des Zeigers 33-1 und der Fehlerdetek tionsschaltung 34-1. Es ist zu beachten, daß der Pegel schneider 30-2, der Datenpuffer 32-2, der Zeiger 33-2 und die Fehlerdetektionsschaltung 34-2 auch dieselben Konfigu rationen haben.

Wie in Fig. 4 veranschaulicht, enthält der Pegelschnei der 30-1 einen Komparator 300 zum Vergleichen des Abtast werts Yn mit dem oberen Bestimmungsschnittpegel und einen Komparator 301 zum Vergleichen des Abtastwerts Yn mit dem unteren Bestimmungsschnittpegel. Der Pegelschneider 30-1 enthält ferner eine EODER-Schaltung 302 zur Aufnahme des Exklusiv-ODER der Ausgänge der beiden Komparatoren 300, 301.

Der Komparator 300 gibt [1] aus, wenn der Abtastwert Yn der obere Bestimmungsschnittpegel oder darüber ist. Der Kom parator 301 gibt [1] aus, wenn der Abtastwert Yn der untere Bestimmungsschnittpegel oder darunter ist. Demgemäß gibt die EODER-Schaltung 302 [1] aus, wenn der Abtastwert Yn der obere Bestimmungsschnittpegel oder darüber und der untere Bestimmungsschnittpegel oder darunter ist. Die EODER-Schal tung 302 gibt jedoch [0] aus, wenn der Abtastwert Yn zwischen dem oberen Bestimmungsschnittpegel und dem unteren Bestimmungsschnittpegel liegt.

Der Datenpuffer 32-1 enthält ein Empfangsregister 320, 5stufige Pufferregister 321 bis 325 und vier Stück UND-Gat ter 326 bis 329. Das Empfangsregister 320 hält den Ausgang der EODER-Schaltung 302. Die 5-stufigen Pufferregister 321 bis 325 schränken eine Sequenz der Bestimmungswerte [0] auf 5 ein, und sind daher in fünf Stufen konstruiert.

Die UND-Gatter 326 bis 329 nehmen das UND eines Daten löschsignals DTCLR mit den Zeigersignalen CNTFF20D bis CNTFF50D auf. Dann wird das Datenlöschsignal ADTCLR in einen Löschanschluß des Registers 321 eingegeben. Ausgänge der entsprechenden UND-Gatter 326 bis 329 werden eingegeben, um die Anschlüsse der anderen Register 322 bis 325 zu löschen.

Der Zeiger 33-1 ist ein 5-Bit-Schieberegister. Der Zei ger 33-1 gibt sequentiell Zeigersignale CNTFF20D bis CNTFF50D in Übereinstimmung mit Takten Clock aus. Dann wird der Zeiger 33-1 durch ein Zählerücksetzsignal CNTRST zurück gesetzt.

Die Fehlerdetektionsschaltung 34-1 hat ein UND-Gatter 340, ein Register 341, ein Paar von EODER-Schaltungen 342, 343 und eine ODER-Schaltung 344. Das UND-Gatter 340 gibt den Takt aus, wenn ein Ausgang der EODER-Schaltung 302 [1] ist, wodurch eine Fehlerdetektionsoperation durchgeführt wird. Das Register 341 hält einen Ausgang des Komparators 300.

Die EODER-Schaltung 342 nimmt das Exklusiv-ODER des Ausgangs des Registers 341 mit dem Ausgang des Komparators 300 auf. Die EODER-Schaltung 343 nimmt das Exklusiv-ODER eines invertierten Q-Ausgangs des Registers 341 mit dem Aus gang des Komparators 301 auf. Die ODER-Schaltung 344 nimmt ein ODER in bezug auf die beiden EODER-Schaltungen 341, 342 und Ausgänge des Datenlöschsignals DTCLR auf.

Wenn X(n-j), definiert als Ausgang der EODER-Schaltung 302, nicht [0] ist, bestimmen demgemäß die EODER-Schaltungen 342, 343, ob der Bestimmungswert X(n-j) mit einem Bestim mungswert X(n) koinzidiert oder nicht. Wenn der Bestimmungs wert X(n-j) mit dem Bestimmungswert X(n) koinzidiert, gibt die ODER-Schaltung 344 das Datenlöschsignal DTCLR aus. Mit dieser Verarbeitung werden die in den Pufferregistern 321 bis 325 gehaltenen, jedoch durch die Zeigersignale angege benen Inhalte auf [0] gesetzt, wodurch der Fehler korrigiert wird.

Daher fluktuiert in der Schaltung in Fig. 3, wie in Fig. 5 veranschaulicht, der Schnittpegel in Übereinstimmung mit dem Bestimmungswert, und die Amplitude (Distanz zwischen den Schnittpegeln) A wird von jedem Kopf und jeder Zylinder position variabel gesteuert.

Ferner veranschaulicht Fig. 6 einen Maximum-likelihood-De codierfluß, um eine Maximum-likelihood-Decodiersequenz zu erhalten, wenn der Abtastwert Yn eingegeben wird. Wie in Fig. 6 gezeigt, wird der Bestimmungsschnittpegel durch die mit einer strichlierten Linie in der Figur angegebene Verar beitung geändert. Wenn X(n-j), definiert als Ausgang der EODER-Schaltung 302, nicht [0] ist, bestimmen dann die EODER-Schaltungen 342, 343, ob der Bestimmungswert X(n-j) mit dem Bestimmungswert X(n) koinzidiert oder nicht. Wenn der Bestimmungswert X(n-j) mit dem Bestimmungswert X(n) koinzidiert, gibt die ODER-Schaltung 344 das Datenlöschsi gnal DTCLR aus. Mit dieser Verarbeitung werden die in den Pufferregistern 321 bis 325 gehaltenen, jedoch durch die Zeigersignale angegebenen Inhalte auf [0] gesetzt, wodurch der Fehler korrigiert wird.

Es ist zu beachten, daß mit Bezugnahme auf Fig. 6 zur Einschränkung des Schaltungsmaßstabs des Decoders, wie in Fig. 4 erläutert, ein Modulations/Demodulationscode zur Be grenzung der Anzahl konsekutiver 0 in der aufzuzeichnenden Binärsignalkette verwendet wird.

Mit Bezugnahme auf Fig. 4 und 6 wird die Sequenz [0] auf [5] eingeschränkt. Eine Bedingung davon wird in j 5 re flektiert. Mit erneuter Bezugnahme auf Fig. 6 nimmt Yn einen Ternärwert [0, +2, -2] an. Tatsächlich werden jedoch, wie in Fig. 4 erläutert, die durch [0, 1] ersetzten Binärdaten aus gegeben. Dies entspricht dn in Fig. 6.

Fig. 7A und 7B sind Flußdiagramme der Schnittpegel-Ein stellverarbeitung.

(S1) Die Steuerschaltung (nachstehend als Prozessor be zeichnet) 19 treibt einen nicht veranschaulichten Betätiger und sucht den Kopf zu einem Zielzylinder.
(S2) Der Prozessor 19 veranlaßt das Amplitudensetzregi ster 312 des Maximum-likelihood-Decoders 16, die Distanz (Amplitude) A des Schnittpegels auf den Maximalwert zu set zen. Als nächstes schreibt der Prozessor 19 die Aufzeich nungsdaten an diesem Zylinder mit dem oben angegebenen Kopf. Ferner wählt der Prozessor 19 einen Kopf 0 aus.
(S3) Der Prozessor 19 liest die Aufzeichnungsdaten unter Verwendung des ausgewählten Kopfs. Dieses Lesedaten feld wird über eine in Fig. 1 gezeigte Route übertragen, und in der ECC-Schaltung 18 fehlergeprüft. Der Prozessor 19 untersucht, ob der Datenfehler in einer spezifizierten An zahl von Bits aus einem Bestimmungsausgang der ECC-Schaltung 18 auftritt oder nicht.
(S4) Wenn bestimmt wird, daß der Datenfehler in der spezifizierten Anzahl von Bits auftritt, reduziert der Pro zessor 19 die Distanz A des Schnittpegels um ΔV. Dann wird diese in das Register 312 geschrieben, und die Verarbeitung kehrt zu Schritt S3 zurück.
(S5) Wenn bestimmt wird, daß kein Datenfehler in der spezifizierten Anzahl von Bits erzeugt wird, speichert der Prozessor 19 die Distanz A dieses Schnittpegels als oberen Grenzwert. Als nächstes veranlaßt der Prozessor 19 das Amplitudensetzregister 312 des Maximum-likelihood-Decoders 16, die Distanz (Amplitude) A des Schnittpegels auf den Minimalwert zu setzen.
(S6) Der Prozessor 19 liest die Aufzeichnungsdaten unter Verwendung des ausgewählten Kopfs. Dieses Datenfeld wird über die in Fig. 1 gezeigte Route übertragen, und in der ECC-Schaltung 18 fehlergeprüft. Der Prozessor 19 untersucht, ob der Datenfehler in einer spezifizierten Anzahl von Bits aus dem Bestimmungsausgang der ECC-Schaltung 18 auftritt oder nicht.
(S7) Wenn bestimmt wird, daß der Datenfehler in der spezifizierten Anzahl von Bits auftritt, erhöht der Prozes sor 19 die Distanz A des Schnittpegels um ΔV. Dann wird diese in das Register 312 geschrieben, und die Verarbeitung kehrt zu Schritt S6 zurück.
(S8) Wenn bestimmt wird, daß kein Datenfehler in der spezifizierten Anzahl von Bits erzeugt wird, speichert der Prozessor 19 die Distanz A dieses Schnittpegels als unteren Grenzwert. Als nächstes führt der Prozessor 19 eine Berech nung (oberer Grenzwert + unterer Grenzwert)/2 durch. Dann veranlaßt der Prozessor 19 den Speicher 20 (siehe Fig. 3), das Ergebnis dieser Berechnung als Distanz A des Schnittpe gels des aktuellen Kopfs und aktuellen Zylinders zu speichern.
(S9) Als nächstes überprüft der Prozessor 19, ob ein bezeichneter Kopf ein Maximum (MAX)-Kopf ist oder nicht. Wenn der bezeichnete Kopf nicht der Maximum-Kopf ist, wird eine bezeichnete Kopfadresse um 1 inkrementiert, und die Verarbeitung geht zu Schritt S3 zurück. Wenn der bezeichnete Kopf hingegen der Maximum-Kopf ist, untersucht der Prozessor 19, ob die Einstellungen aller Setzzylinder beendet sind oder nicht. Der Einstellzylinder ist beispielsweise in einem Intervall von 100 Zylindern gesetzt. Wenn bestimmt wird, daß die Einstellungen aller Setzzylinder nicht beendet sind, bewirkt der Prozessor 19 ein Suchen zum nächsten Zylinder, und die Verarbeitung kehrt zu Schritt S2 zurück. Wenn hinge gen bestimmt wird, daß die Einstellungen aller Setzzylinder beendet sind, beendet der Prozessor 19 die Einstellungen.

Auf diese Weise, wie in Fig. 3 veranschaulicht, spei chert der Speicher 20 die Distanz (Amplitude) des optimalen Schnittpegels in den Zylinderpositionen, wo alle Köpfe ge setzt sind. Diese Operation wird zur Zeit der Lieferung aus der Fabrik durchgeführt. Dann empfängt der Prozessor 19 zu einer normalen Zugriffszeit eine ausgewählte Kopfadresse und eine Zylinderadresse, und liest die Distanz des Zylinders, die der ausgewählten Kopfadresse entspricht und für diese Zylinderadresse gesetzt ist, aus dem Speicher 20. Die so ge lesene Distanz wird im Amplitudensetzregister 312 des Maxi mum-likelihood-Decoders 16 gesetzt.

Daher ist es möglich, die Distanz mit einem Maximalto leranz zu setzen, die den Charakteristiken einer Wellenform-Ent zerrerschaltung und des Kopfs entspricht. Dadurch kann eine Maximum-likelihood-Decodierung auf dem optimalen Schnittpegel durchgeführt werden. Ferner unterscheidet sich die Charakteristik in Abhängigkeit vom Kopf, und daher wird die Einstellung auf den optimalen Schnittpegel pro Kopf durchgeführt. Eine Variation der Aufzeichnungsdichte, die von der Zylinderposition abhängig ist, übt auch einen Ein fluß auf ein Regenerativsignal aus, und daher wird die Maxi mum-likelihood-Decodierung auf dem optimalen Schnittpegel in Übereinstimmung mit der Zylinderposition durchgeführt.

Fig. 8 ist ein Blockbild, das eine Einstellschaltung in einer Ausführungsform der vorliegenden Erfindung veranschau licht. Fig. 9 ist eine Darstellung zur Unterstützung der Er läuterung des Speichers.

In der Magnetaufzeichnungs/Regenerationsschaltung wird der Rauschabstand des Signals aufgrund verschiedenster Fak toren verschlechtert, und es besteht eine hohe Wahrschein lichkeit, daß ein Regenerativsignalfehler auftritt. Die Fak toren, die diesen Fehler verursachen, können eine Verset zungsspannung der A/D-Wandlerschaltung zum Abtasten, eine Vorwärts-Rückwärts-Asymmetrie des Regenerativsignals auf grund einer Abweichung hinsichtlich eines Vormagnetfelds des MR-Kopfs 10, ein Entzerrungsfehler aufgrund einer Abweichung hinsichtlich der Einstellung des elektrischen Filters 13, ein Entzerrungsfehler, der durch eine Einstellvariation des Kosinusentzerrers 15 bewirkt wird, eine Streuung hinsicht lich der Charakteristik des Reproduktionskopfs und die Variation der Aufzeichnungsdichte in Abhängigkeit von der Zylinderposition sein. Gemäß dieser Ausführungsform sind diese Charakteristiken einzustellen.

Mit Bezugnahme auf Fig. 8 sind die gleichen Elemente wie die in Fig. 1 erläuterten mit denselben Bezugszahlen bezeich net. Der Prozessor 19 schreibt einen Vorstromwert des MR-Kopfs 10 in ein Schreibregister 40. Ein D/A-Wandler 41 wan delt den in das Schreibregister 40 geschriebenen Vorstrom wert in eine Analoggröße um, und führt diese einer Vorstrom treibschaltung der Kopf-IC-Schaltung 11 zu.

Der Prozessor 19 schreibt einen Frequenzcharakteristik wert (Sperrfrequenz, etc.) des elektrischen Filters 13 in ein Schreibregister 42. Ein D/A-Wandler 43 wandelt den Fre quenzcharakteristikwert des elektrischen Filters, der in das Schreibregister 42 geschrieben wurde, in eine Analoggröße um, und steuert die Frequenzcharakteristik des elektrischen Filters 13.

Der Prozessor 19 schreibt einen Versetzungswert der A/D-Wandlerschaltung 14 in ein Schreibregister 44. Ein D/A-Wandler 45 wandelt den Versetzungswert des A/D-Wandlers 14, der in das Schreibregister 44 geschrieben wurde, in eine Analoggröße um, und gibt diese Analoggröße an einen Addier verstärker 140 aus, der vor dem A/D-Wandler 141 vorgesehen ist. Es ist zu beachten, daß der Addierverstärker 140 eine Versetzungsgröße des D/A-Wandlers 45 von einem Ausgang des elektrischen Filters 13 subtrahiert, und das Ergebnis davon in den A/D-Wandler 141 eingibt.

Der Prozessor 19 schreibt einen Entzerrungskoeffizien ten des Kosinusentzerrers 15 in ein Schreibregister 46, und dieser Koeffizient wird an ein Koeffizientensetzregister des Kosinusentzerrers 15 ausgegeben.

Die in Fig. 1 gezeigte Abtastdetektionsschaltung 21 ent hält eine Pegelbestimmungseinheit 210 zum Bestimmen des Ab tastwerts (Entzerrungsausgangs) Yn auf einem Ternärpegel, drei Schreibregister 211 bis 213 und drei Leseregister 214 bis 216.

Die Pegelbestimmungseinheit 210 vergleicht einen Pegel des Abtastwerts Yn mit den oberen und unteren Bestimmungspe geln, und führt daher eine Klassifikation in die Bestim mungswerte Xn [+1], [0], [-1] durch. Wenn der Bestimmungs wert Xn [0] ist, wird der Abtastwert Yn in das Schreibregi ster 212 geschrieben. Wenn der Bestimmungswert Xn [-1] ist, wird der Abtastwert Yn in das Schreibregister 213 ge schrieben.

Konform zur Anzeige des Prozessors 19 hält das Lesere gister 214 einen Inhalt des Schreibregisters 211, und infor miert den Prozessor 19 darüber. Konform zur Anzeige des Pro zessors 19 hält das Leseregister 215 einen Inhalt des Schreibregisters 212, und informiert den Prozessor 19 darüber. Konform zur Anzeige des Prozessors 19 hält das Leseregister 216 einen Inhalt des Schreibregisters 213, und informiert den Prozessor 19 darüber.

Der Speicher 20, wie in Fig. 9 veranschaulicht, spei chert eingestellte Treibstromwerte (Vorstromwerte) in den Einstellzylinderpositionen 0 bis m der entsprechenden Köpfe 0 bis n, einen Filter-Konstantwert (Frequenzcharakteristik wert) und einen Filter (Entzerrungs)-Koeffizienten.

Bei einem normalen Zugriff empfängt der Prozessor 19 die ausgewählte Kopfadresse und die Zylinderadresse, und liest den Treibstrom, der dem Zylinder entspricht, welcher der ausgewählten Kopfadresse entspricht und für diese Zylin deradresse gesetzt ist, den Filter-Konstantwert und den Fil terkoeffizienten aus dem Speicher 20. Diese Werte werden in den entsprechenden Schreibregistern 40, 42, 46 gesetzt. Mit dieser Verarbeitung wird ein Regenerativsignal erhalten, bei dem die Auf-Ab-Asymmetrie aufgrund der Charakteristik des MR-Kopfs 10 kompensiert wird. Ferner kann die Abweichung hinsichtlich der Einstellung des elektrischen Filters 13 kompensiert werden. Außerdem kann auch die Einstellabwei chung des Kosinusentzerrers 15 kompensiert werden.

Fig. 10A und 10B sind Flußdiagramme zum Einstellen der Versetzungsspannung des A/D-Wandlers.

Bei der Einstellung der Versetzungsspannung des A/D-Wandlers wird die Versetzungsspannung des A/D-Wandlers selbst ohne Durchführung der Leseoperation überprüft.

(S11) Der Prozessor 19 initialisiert fünf Parameter A, B, C, D, N auf [0]. Als nächstes setzt der Prozessor 19 einen Vorgabewert als Anfangsoperationswert eines Korrektur-D/A-Wandlers 45 in einem Schreibregister 44. Ferner stoppt der Prozessor 19 die Leseoperation, wodurch die Eingabe des A/D-Wandlers 14 in den Addierverstärker 140 gestoppt wird.

(S12) In diesem Zustand liest der Prozessor 19 den Ab tastwert Yn, wenn Xn = 0, eine vorherbestimmte Anzahl von Malen aus dem Leseregister 215. Dann berechnet der Prozessor 19 einen Mittelwert A der Abtastwerte Yn, die eine vorherbe stimmte Anzahl von Malen erhalten werden.

(S13) Der Prozessor 19 berechnet einen Fehler C aus einem Absolutwert (B-A). Hier ist B der ideale Abtastwert, wenn Xn = 0. In diesem Beispiel ist der ideale Abtastwert auf [0] gesetzt.

(S14) Als nächstes überprüft der Prozessor 19, ob ein Malanzahl-Parameter N [0] gesetzt ist oder nicht.

(S15) Wenn der Parameter N für die erste Verarbeitung [0] ist, aktualisiert der Prozessor 19 einen Meßwert D des letzten Mals auf den Fehler C. Als nächstes speichert der Prozessor 19 den Parameter N und eine Operationsgröße des Korrekturwandlers in einen Arbeitsbereich des Speichers 20, während er diese dazu bringt, einander zu entsprechen. Ferner addiert der Prozessor 19 Δp zur Operationsgröße des Korrektur-D/A-Wandlers. Dieser Wert wird als Operationsgröße des Korrektur-D/A-Wandlers 45 in das Schreibregister 44 ge schrieben. Außerdem aktualisiert der Prozessor 19 den Para meter N auf (N+1). Dann kehrt die Verarbeitung zu Schritt S12 zurück.

(S16) Wenn der Parameter N nicht [0] ist, vergleicht der Prozessor 19 den Meßwert D des letzten Mals mit dem Meß wert C dieses Mals. Wenn D < C, ist der Meßwert des letzten Mals nicht der Minimalwert, und daher geht die Verarbeitung zu Schritt S15 zurück. Wenn D < C hingegen nicht ermittelt wird, ist der Meßwert des letzten Mals der Minimalwert. Aus diesem Grund hält der Speicher 20 die Operationsgröße, als Folge der Einstellung, des Korrektur-D/A-Wandlers im Fall von (N-1) des letzten Mals.

Daher wird eine derartige Operationsgröße gemessen, daß die Versetzungsspannung des A/D-Wandlers 141 minimiert wird, und diese Meßgröße wird im Speicher 20 gehalten. Wenn er betrieben wird, wird diese optimale Operationsgröße ausgele sen, und das Ergebnis der Addition dieser Größe mit dem Vor gabewert wird im Register 44 gesetzt. Die Versetzungsspan nung des A/D-Wandlers 141 kann dadurch minimiert werden.

Fig. 11A und 11B sind Flußdiagramme zum Einstellen der Charakteristiken des MR-Kopfs.

(S21) Der Prozessor 19 treibt den nicht dargestellten Betätiger, und führt so das Suchen des Kopfs zu einem Ziel zylinder durch.

(S22) Der Prozessor 19 initialisiert die fünf Parameter A, B, C, D, N auf [0]. Als nächstes schreibt der Prozessor 19 die Aufzeichnungsdaten an diesem Zylinder unter Verwen dung des Kopfs. Ferner wählt der Prozessor 19 den Kopf 0 aus.

(S23) Der Prozessor 19 setzt den Einstellwert des Kor rektur-D/A-Wandlers 14 auf den Vorgabewert. Das heißt, der Prozessor 19 schreibt den Vorgabewert in das Schreibregister 40. Als nächstes liest der Prozessor 19 die Aufzeichnungs daten durch den ausgewählten Kopf.

(S24) In diesem Zustand liest der Prozessor 19 den Ab tastwert Yn, wenn Xn = 0, eine vorherbestimmte Anzahl von Malen aus dem Leseregister 215. Dann berechnet der Prozessor 19 den Mittelwert A der Abtastwerte Yn, die eine vorherbe stimmte Anzahl von Malen erhalten werden. Ferner berechnet der Prozessor 19 den Fehler C aus einem Absolutwert (B-A). Hier ist B der ideale Abtastwert, wenn Xn = 0. In diesem Beispiel ist der ideale Abtastwert auf [0] gesetzt.

(S25) Als nächstes überprüft der Prozessor 19, ob der Parameter N [0] ist oder nicht.

(S26) Wenn der Parameter N für die erste Verarbeitung [0] ist, aktualisiert der Prozessor 19 den Meßwert D des letzten Mals auf den Meßwert C dieses Mals. Als nächstes speichert der Prozessor 19 den Parameter N und die Opera tionsgröße des Korrekturwandlers in einen Arbeitsbereich des Speichers 20, während er diese dazu bringt, einander zu ent sprechen. Ferner addiert der Prozessor 19 Δp zur Operations größe des Korrektur-D/A-Wandlers. Dieser Wert wird als Ope rationsgröße des Korrektur-D/A-Wandlers 45 in das Schreibre gister 40 geschrieben. Außerdem aktualisiert der Prozessor 19 den Parameter N auf (N+1). Dann kehrt die Verarbeitung zu Schritt S24 zurück.

(S27) Wenn der Parameter N nicht [0] ist, vergleicht der Prozessor 19 den Meßwert D des letzten Mals mit dem Meß wert C dieses Mals. Wenn D < C, ist der Meßwert des letzten Mals nicht der Minimalwert, und daher geht die Verarbeitung zu Schritt S26 zurück. Wenn hingegen D C, ist der Meßwert des letzten Mals der Minimalwert. Daher speichert der in Fig. 9 gezeigte Speicher 20 die Operationsgröße, als Folge der Einstellung der relevanten Zylinderposition des relevan ten Kopfs, des Korrektur-D/A-Wandlers im Fall von (N-1) des letzten Mals.

(S28) Als nächstes überprüft der Prozessor 19, ob der bezeichnete Kopf der Maximum (MAX)-Kopf ist oder nicht. Wenn der bezeichnete Kopf nicht der Maximum-Kopf ist, wird die bezeichnete Kopfadresse um 1 inkrementiert, und die Verar beitung geht zu Schritt S23 zurück.

(S29) Wenn der bezeichnete Kopf hingegen der Maximum- Kopf ist, untersucht der Prozessor 19, ob die Einstellungen aller Setzzylinder beendet sind oder nicht. Der Einstell zylinder ist beispielsweise im Intervall von 100 Zylindern gesetzt. Wenn bestimmt wird, daß die Einstellungen aller Setzzylinder nicht beendet sind, bewirkt der Prozessor 19 ein Suchen zum nächsten Zylinder, und die Verarbeitung kehrt zu Schritt S22 zurück. Wenn im Gegensatz dazu bestimmt wird, daß die Einstellung aller Setzzylinder beendet ist, beendet der Prozessor 19 die Einstellungen.

Auf diese Weise, wie in Fig. 9 veranschaulicht, spei chert der Speicher 20 den optimalen Vorstromwert in den Zy linderpositionen, wo alle Köpfe gesetzt sind. Diese Opera tion wird zur Zeit der Lieferung aus der Fabrik durchge führt. Dann empfängt der Prozessor 19 zu einer normalen Zu griffszeit die ausgewählte Kopfadresse und die Zylinder adresse, und liest den Vorstromwert, welcher der ausgewähl ten Kopfadresse entspricht und für diese Zylinderadresse ge setzt ist, aus dem Speicher 20. Dieser Vorstromwert wird im Schreibregister 40 gesetzt.

Auf diese Weise wird der Vorstrom des MR-Kopfs 10 ge setzt, um den Pegel des Abtastwerts Yn zu minimieren, wenn der Bestimmungswert Xn = 0. Daher ist es möglich, die Vor wärts-Rückwärts- oder Auf-Ab-Asymmetrie der gelesenen Wel lenform aufgrund der Charakteristik des MR-Kopfs 10 zu mi nimieren. Ferner übt die Variation der Aufzeichnungsdichte, die von der Zylinderposition abhängig ist, auch einen Ein fluß auf das Regenerativsignal aus, und daher wird das Set zen auf den optimalen Vorstromwert in Übereinstimmung mit der Zylinderposition durchgeführt.

Fig. 12A und 12B sind Flußdiagramme zum Einstellen der Charakteristik des elektrischen Filters.

(S31) Der Prozessor 19 treibt den nicht veranschau lichten Betätiger, und führt so das Suchen des Kopfs zu einem Zielzylinder durch.

(S32) Der Prozessor 19 initialisiert die beiden Para meter A, B auf [0]. Als nächstes schreibt der Prozessor 19 die Aufzeichnungsdaten an diesem Zylinder unter Verwendung aller Köpfe. Ferner wählt der Prozessor 19 den Kopf 0 aus.

(S33) Der Prozessor 19 setzt den Einstellwert des Kor rektur-D/A-Wandlers 43 auf den Vorgabewert. Das heißt, der Prozessor 19 schreibt den Vorgabewert in das Schreibregister 42. Als nächstes liest der Prozessor 19 die Aufzeichnungs daten durch den ausgewählten Kopf.

(S34) In diesem Zustand liest der Prozessor 19 den Ab tastwert Yn, wenn Xn = X, eine vorherbestimmte Anzahl von Malen aus den Leseregistern 214 bis 216. Dieser Wert X ist einer von [+1], [0], [-1]. Dann berechnet der Prozessor 19 (Maximalwert - Minimalwert) der Abtastwerte Yn, die eine vorherbestimmte Anzahl von Malen erhalten werden. Dies wird als Parameter A gesetzt. Eine Standardabweichung wird anstelle dieser Berechnung von (Maximalwert - Minimalwert) ermittelt, und das Ergebnis davon kann als Parameter A ge setzt werden.

(S35) Als nächstes überprüft der Prozessor 19, ob der Parameter N [0] ist oder nicht.

(S36) Wenn der Parameter N für die erste Verarbeitung [0] ist, aktualisiert der Prozessor 19 den Meßwert B des letzten Mals auf den Meßwert A dieses Mals. Als nächstes speichert der Prozessor 19 den Parameter N und die Opera tionsgröße des Korrekturwandlers in einen Arbeitsbereich des Speichers 20, während er diese dazu bringt, einander zu ent sprechen. Ferner addiert der Prozessor 19 Δp zur Operations größe des Korrektur-D/A-Wandlers. Dieser Wert wird als Ope rationsgröße des Korrektur-D/A-Wandlers 41 in das Schreibre gister 42 geschrieben. Außerdem aktualisiert der Prozessor 19 den Parameter N auf (N+1). Dann kehrt die Verarbeitung zu Schritt S34 zurück.

(S37) Wenn der Parameter N nicht [0] ist, vergleicht der Prozessor 19 den Meßwert B des letzten Mals mit dem Meß wert A dieses Mals. Wenn B < A, ist der Meßwert des letzten Mals nicht der Minimalwert, und daher geht die Verarbeitung zu Schritt S36 zurück. Wenn hingegen B A, ist der Meßwert des letzten Mals der Minimalwert. Daher speichert der in Fig. 9 gezeigte Speicher 20 die Operationsgröße, als Folge der Einstellung der relevanten Zylinderposition des relevan ten Kopfs, des Korrektur-D/A-Wandlers im Fall von (N-1) des letzten Mals.

(S38) Als nächstes überprüft der Prozessor 19, ob der bezeichnete Kopf der Maximum (MAX)-Kopf ist oder nicht. Wenn der bezeichnete Kopf nicht der Maximum-Kopf ist, wird die bezeichnete Kopfadresse um 1 inkrementiert, und die Verar beitung geht zu Schritt S33 in Fig. 12A zurück.

(S39) Wenn der bezeichnete Kopf hingegen der Maximum-Kopf ist, untersucht der Prozessor 19, ob die Einstellungen aller Setzzylinder beendet sind oder nicht. Der Einstellzy linder ist beispielsweise im Intervall von 100 Zylindern gesetzt. Wenn bestimmt wird, daß die Einstellungen aller Setzzylinder nicht beendet sind, bewirkt der Prozessor 19 ein Suchen zum nächsten Zylinder, und die Verarbeitung kehrt zu Schritt 532 zurück. Wenn im Gegensatz dazu bestimmt wird, daß die Einstellungen aller Setzzylinder beendet sind, beendet der Prozessor 19 die Einstellungen.

Auf diese Weise, wie in Fig. 9 veranschaulicht, spei chert der Speicher 20 den optimalen Frequenzcharakteristik wert in den Zylinderpositionen, wo alle Köpfe gesetzt sind. Diese Operation wird zur Zeit der Lieferung aus der Fabrik durchgeführt. Dann empfängt der Prozessor 19 zur normalen Zugriffszeit die ausgewählte Kopfadresse und die Zylinder adresse, und liest den Frequenzcharakteristikwert, welcher der ausgewählten Kopfadresse entspricht und für diese Zy linderadresse gesetzt ist, aus dem Speicher 20. Dieser Frequenzcharakteristikwert wird im Schreibregister 42 ge setzt.

Auf diese Weise wird der Frequenzcharakteristikwert des elektrischen Filters 13 gesetzt, um die Standardabweichung oder eine Differenz zwischen dem Maximalwert und dem Mini malwert der Abtastwerte Yn zu minimieren, wenn der Bestim mungswert Xn = X. Daher ist es möglich, den Einstellfehler des elektrischen Filters zu minimieren. Ferner unterscheidet sich die Charakteristik pro Kopf, und daher wird der Fre quenzcharakteristikwert pro Kopf gesetzt. Da das Regenera tivsignal außerdem durch die Variation der Aufzeichnungs dichte in Abhängigkeit von der Zylinderposition beeinflußt wird, wird der Frequenzcharakteristikwert auf den Optimal wert in Übereinstimmung mit der Zylinderposition gesetzt.

Fig. 13A und 13B sind Flußdiagramme zum Einstellen der Charakteristiken des Kosinusentzerrers.

(S41) Der Prozessor 19 treibt den nicht veranschau lichten Betätiger, und führt so das Suchen des Kopfs zu einem Zielzylinder durch.

(S42) Der Prozessor 19 initialisiert die beiden Para meter A, B auf [0]. Als nächstes schreibt der Prozessor 19 die Aufzeichnungsdaten an diesem Zylinder unter Verwendung aller Köpfe. Ferner wählt der Prozessor 19 den Kopf 0 aus.

(S43) Der Prozessor 19 setzt den Einstellwert des Koef fizientensetzregisters des Kosinusentzerrers auf den Vorga bewert. Das heißt, der Prozessor 19 schreibt den Vorgabewert in das Schreibregister 46. Als nächstes liest der Prozessor 19 die Aufzeichnungsdaten durch den ausgewählten Kopf.

(S44) In diesem Zustand liest der Prozessor 19 den Ab tastwert Yn, wenn Xn = 0, eine vorherbestimmte Anzahl von Malen aus einem der Leseregister 214, 215, 216. Dieser Wert X ist einer von [+1], [0], [-1]. Dann berechnet der Prozes sor 19 (Maximalwert - Minimalwert) der Abtastwerte Yn, die eine vorherbestimmte Anzahl von Malen erhalten werden. Dies wird als Parameter A gesetzt. Eine Standardabweichung wird anstelle dieser Berechnung von (Maximalwert - Minimalwert) ermittelt, und das Ergebnis davon kann als Parameter A ge setzt werden.

(S45) Als nächstes überprüft der Prozessor 19, ob der Parameter N [0] ist oder nicht.

(546) Wenn der Parameter N für die erste Verarbeitung [0] ist, aktualisiert der Prozessor 19 den Meßwert B des letzten Mals auf den Meßwert A dieses Mals. Als nächstes speichert der Prozessor 19 den Parameter N und die Opera tionsgröße des Korrekturwandlers in einen Arbeitsbereich des Speichers 20, während er diese dazu bringt, einander zu ent sprechen. Ferner addiert der Prozessor 19 Δp zur Operations größe des Korrektur-D/A-Wandlers. Dieser Wert wird als Ope rationsgröße des Koeffizientensetzregisters in das Schreib register 46 geschrieben. Außerdem aktualisiert der Prozessor 19 den Parameter N auf (N+1). Dann kehrt die Verarbeitung zu Schritt S44 zurück.

(S47) Wenn der Parameter N nicht [0] ist, vergleicht der Prozessor 19 den Meßwert B des letzten Mals mit dem Meß wert A dieses Mals. Wenn B < A, ist der Meßwert des letzten Mals nicht der Minimalwert, und daher geht die Verarbeitung zu Schritt S46 zurück. Wenn hingegen B < A nicht ermittelt wird, ist der Meßwert des letzten Mals der Minimalwert. Daher speichert der in Fig. 9 gezeigte Speicher 20 die Opera tionsgröße, als Folge der Einstellung der relevanten Zylin derposition des relevanten Kopfs, des Korrektur-D/A-Wandlers im Fall von (N-1) des letzten Mals.

(S48) Als nächstes überprüft der Prozessor 19, ob der bezeichnete Kopf der Maximum (MAX)-Kopf ist oder nicht. Wenn der bezeichnete Kopf nicht der Maximum-Kopf ist, wird die bezeichnete Kopfadresse um 1 inkrementiert, und die Verar beitung geht zu Schritt S43 in Fig. 13A zurück.

(S49) Wenn der bezeichnete Kopf hingegen der Maximum-Kopf ist, untersucht der Prozessor 19, ob die Einstellungen aller Setzzylinder beendet sind oder nicht. Der Einstellzy linder ist beispielsweise im Intervall von 100 Zylindern gesetzt. Wenn bestimmt wird, daß die Einstellungen aller Setzzylinder nicht beendet sind, bewirkt der Prozessor 19 ein Suchen zum nächsten Zylinder, und die Verarbeitung kehrt zu Schritt S42 zurück. Wenn im Gegensatz dazu bestimmt wird, daß die Einstellungen aller Setzzylinder beendet sind, beendet der Prozessor 19 die Einstellungen.

Auf diese Weise, wie in Fig. 9 veranschaulicht, spei chert der Speicher 20 den optimalen Filterkoeffizienten in den Zylinderpositionen, wo alle Köpfe gesetzt sind. Diese Operation wird zur Zeit der Lieferung aus der Fabrik durch geführt. Dann empfängt der Prozessor 19 zur normalen Zu griffszeit die ausgewählte Kopfadresse und die Zylinder adresse, und liest den Filterkoeffizienten, welcher der aus gewählten Kopfadresse entspricht und für diese Zylinder adresse gesetzt ist, aus dem Speicher 20. Dieser Filter koeffizient wird im Schreibregister 46 gesetzt.

Auf diese Weise wird der Frequenzcharakteristikwert des Kosinusentzerrers 15 gesetzt, um die Standardabweichung oder die Differenz zwischen dem Maximalwert und dem Minimalwert der Abtastwerte Yn zu minimieren, wenn der Bestimmungswert Xn = X. Daher ist es möglich, den Einstellfehler des Kosinusentzerrers 15 zu minimieren. Ferner unterscheidet sich die Charakteristik pro Kopf, und daher wird der Fre quenzcharakteristikwert pro Kopf gesetzt. Da das Regenera tivsignal außerdem durch die Variation der Aufzeichnungs dichte in Abhängigkeit von der Zylinderposition beeinflußt wird, wird der Filterkoeffizient auf den Optimalwert in Übereinstimmung mit der Zylinderposition gesetzt.

Wie oben diskutiert, steuert die Steuerschaltung 19 die Distanz zwischen den Schnittpegeln des Maximum-likelihood-Decoders 16 variabel, und daher kann die optimale Ternärbe stimmung, die der Entzerrungsfehlergröße entspricht, durch geführt werden. Ferner kann auch die Maximum-Decodieropera tion entsprechend den Charakteristiken der Entzerrerschal tung und des Kopfs vorgenommen werden.

Als nächstes erfolgt eine Erläuterung eines modifizier ten Beispiels der Ternärbestimmungseinheit. Ein dem PRML-System inhärentes Problem ist die Vergrößerung des Maßstabs der Schaltung. Aus diesem Grund ist es wünschenswert, daß der Decoder einfach konstruiert wird und auch unter einer Bedingung, wo der Rauschabstand nicht gut ist, eine hohe Decodierfähigkeit aufweist.

Positive und negative Maxima treten abwechselnd in einer Abtastkette mit gerader oder ungerader Zahl der Rege nerativsignale der Aufzeichnungsvorrichtung auf der Basis eines Partial-response-Klasse IV-Systems auf. Unter Berück sichtigung der oben festgestellten Tatsache, daß die posi tiven und negativen Maxima abwechselnd darin auftreten, wird ein Verfahren zur Durchführung der Ternärbestimmung vorge schlagen. Spezifischer wird nach der Detektion des positiven Signals ein oberer Schnittpegel S0(n+1) auf einen detek tierten Schnittpegel Y(n) gesetzt, und ein unterer Schnitt pegel S1(n+1) wird auf den nächsten Schnittpegel gesetzt, wobei er in einer festgelegten Distanz A vom oberen Schnitt pegel gehalten wird.

Im Gegensatz dazu wird nach der Detektion des negativen Signals der untere Schnittpegel S1(n+1) auf einen detek tierten Schnittpegel Y(n) gesetzt, und der obere Schnittpe gel S0(n+1) wird auf den nächsten Schnittpegel gesetzt, wobei er in einer festgelegten Distanz vom unteren Schnitt pegel gehalten wird. Wenn [0] detektiert wird, bleiben ferner sowohl die oberen als auch unteren Schnittpegel unverändert.

Das heißt, die beiden Schnittpegel S0(n) und S1(n) werden für [+1] und [-1] Detektionen erzeugt. Eine Differenz zwischen den beiden Schnittpegeln S0(n) und S1(n) ist auf einen geeigneten Wert A (S0(n)-S1(n) = A < 0) vorherbe stimmt.

Es wird angenommen, daß der Abtastwert Y(n) vorliegt, und wenn Y(n) S0(n), wird ein ternäres Regenerativsignal A(n) gesetzt, wie [+1], S0(n+1) = Y(n), und S1(n+1) = Y(n)-A. Wenn S1(n) < Y(n) < S0(n), wird das ternäre Regenerativ signal A(n) auch gesetzt, wie [0], S0(n+1) = S0(n), und S1(n+1) = S1(n). Wenn Y(n) S1(n), wird ferner das ternäre Regenerativsignal A(n) gesetzt, wie [-1], S0(n+1) = Y(n)+A, und S1(n+1) = Y(n).

Wenn eine derartige Ternärbestimmung durchgeführt wird, ist das negative oder positive Signal nach der Detektion des positiven oder negativen Signals leicht zu detektieren, mit dem Ergebnis, daß aufgrund eines Spannungsabfalls [1] nicht fälschlich für [0] gehalten wird.

Wenn jede derartige Ternärbestimmungsschaltung auf dis krete Weise konstruiert ist, wird die Konfiguration kompli ziert. Ferner wird eine Bestimmungsgeschwindigkeit redu ziert, und die Maximum-likelihood-Decodiergeschwindigkeit wird ihrerseits verringert. Außerdem ist es wünschenswert, daß die Differenz zwischen den beiden Schnittpegeln gemäß den Charakteristiken jedes Kopfs und jedes Zylinders geän dert wird. Das Hinzufügen einer derartigen Funktion invol viert jedoch eine Schwierigkeit hinsichtlich der Konfigura tion.

Unter derartigen Umständen ist in diesem modifizierten Beispiel der Maximum-likelihood-Decoder zur Durchführung der Ternärbestimmung mit einer einfacheren Konstruktion vorge sehen.

Fig. 14 ist eine Darstellung, die eine Konstruktion des Maximum-likelihood-Decoders in einer Ausführungsform der vorliegenden Erfindung veranschaulicht.

Wie in Fig. 14 gezeigt, führt eine Ternärbestimmungs schaltung 51 Ternärbestimmungen der Abtastwerte Y(n) durch, die durch einen Partialentzerrer 15 entzerrt werden (siehe Fig. 1), und gibt Ternärbestimmungsergebnisse A(n) aus. Ein Datenpuffer 52 hält eine vorherbestimmte Anzahl von Ternär bestimmungsergebnissen A(n), und gibt ein Demodulations datenfeld X(n) aus. Eine Fehlerdetektions-Korrekturschaltung 53 detektiert einen Fehler aus den Ternärbestimmungsergeb nissen S(n), und korrigiert so die entsprechenden Daten im Datenpuffer 52. Es ist zu beachten, daß die Bezugszahl 54 eine Adressenmarken-Detektionsschaltung bezeichnet.

Fig. 15A und 15B sind Darstellungen, welche die Ternär bestimmungsschaltung in Fig. 14 veranschaulichen. Fig. 16 ist eine erläuternde Darstellung, die eine Umwandlungstabelle des Speichers in Fig. 15A zeigt. Fig. 17 ist eine Darstellung zur Unterstützung der Erläuterung einer Umwandlungsoperation in Fig. 15A.

Wie in Fig. 15A gezeigt, umfaßt die Ternärbestimmungs schaltung 51 einen Eingabepuffer 100, einen Speicher 110 und einen Ausgabepuffer 120. Der Eingabepuffer 100 hält hochwer tige 6 Bits des einzugebenden 8-Bit-Abtastwerts Y(n).

Der Speicher 110 ist aus einem RAM konstruiert. In den Speicher 110 werden der Abtastwert Y(n) des Eingabepuffers 100 und der aktuelle obere 6-Bit-Schnittpegel S0(n) eingege ben. Dann gibt der Speicher 110 2-Bit-Ternärbestimmungser gebnisse DT0, DT1, wie in Fig. 15B gezeigt, und den nächsten oberen 6-Bit-Schnittpegel S0(n+1) aus. Der Ausgabepuffer 120 hält den nächsten oberen 6-Bit-Schnittpegel S0(n+1) und führt ihn zu einem Schnittpegeleingang des Speichers 110 zu rück.

Wie in Fig. 16 veranschaulicht, ist die im Speicher 110 gespeicherte Umwandlungstabelle eine Entsprechungstabelle der Ternärbestimmungsergebnisse DT0, DT1 und des nächsten oberen Schnittpegels S0(n+1), die dem Abtastwert Y(n) und dem oberen Schnittpegel S0(n) entsprechen. Diese Entspre chungsbeziehung ist konform zur Beziehung zwischen den oben angegebenen Ternärbestimmungen.

Spezifischer ist, wenn Y(n) S0(n), das ternäre Rege nerativsignal A(n) (DT0, DT1) [+1] (10), und daher S0(n+1) = Y(n). Wenn S1(n) < Y(n) < S0(n), ist das ternäre Regenera tivsignal A(n) (DT0, DT1) ferner [0] (00), und daher S0(n+1) = S0(n). Wenn Y(n) S1(n) = S0(n)-A, ist das ternäre Regenerativsignal A(n) (DT0, DT1) außerdem [-1] (01), und daher S0(n+1) = Y(n)+A. Beispielsweise ist, wie in Fig. 16 gezeigt, wenn Y(n) = 00 (HEX), und S0(n) = 00 (HEX), Y(n) S0(n), und daher enthält das ternäre Regenera tivsignal DT0, DT1 +1 (10), S0(n+1) = Y(n) = 00 (HEX). Ähnlich ist, wenn Y(n) = 3F (HEX), und S0(n) = 00 (HEX), Y(n) < S0(n), und daher enthält das ternäre Regenerativ signal DT0, DT1 +1 (10), S0(n+1) = Y(n) = 3F (HEX).

Demgemäß ist, wie in Fig. 17 gezeigt, wenn Y(n) = 10 (HEX), und S0(n) = 18 (HEX), S1(n) < Y(n) < S0(n), und daher wird das ternäre Regenerativsignal DT0, DT1 als 0(00), S0(n+1) = S0(n) = 18 (HEX) ausgegeben.

Eine derartige Umwandlungstabelle ist im Speicher 110 gespeichert, wodurch die Konfiguration der Ternärbestim mungsschaltung vereinfacht wird. Ferner kann ein Universal speicher verwendet werden, und daher kann die Schaltung mit niedrigen Kosten konstruiert werden. Außerdem kann das Ter närbestimmungsergebnis einfach durch einen Zugriff auf den Speicher 110 erhalten werden, wodurch die Ternärbestimmung bei hoher Geschwindigkeit durchgeführt werden kann. Außerdem kann die Differenz zwischen den beiden Schnittpegeln einfach durch das Variieren des Inhalts des Speichers 110 geändert werden, und dadurch wird die Ternärbestimmungscharakteristik veränderbar.

Diese Umwandlungstabelle wird pro Kopf oder Zylinder erstellt, mit dem Ergebnis, daß die Umwandlungstabelle in Entsprechung zu jedem Kopf oder Zylinder verwendet werden kann.

Als nächstes werden ein Wegspeicher und eine Fehlerkor rekturschaltung erläutert.

Fig. 18 ist eine Darstellung, die eine Konfiguration des Datenpuffers in Fig. 14 veranschaulicht. Fig. 19 ist eine Dar stellung, die eine Konfiguration der Fehlerkorrekturschal tung in Fig. 14 zeigt. Fig. 20 ist eine Darstellung, die eine Konfiguration der Adressenmarken-Detektionsschaltung veran schaulicht.

Wie in Fig. 18 dargestellt, ist der Datenpuffer 52 aus einer Ternärdaten-Eingabeschaltung 55, einer Wegspeicher schaltung 56 und einer Adressenmarken-Detektionsweg-Spei cherschaltung 57 konstruiert. Die Ternärdaten-Eingabeschal tung 55 enthält Register 500, 501 zum entsprechenden Halten der Ternärbestimmungswerte DT0, DT1 und eine EODER-Schaltung 502 zur Aufnahme des Exklusiv-ODER der Ausgänge DDT0, DDT1 der beiden Register 500, 501.

Demgemäß gibt die EODER-Schaltung 502 [1] aus, wenn die Ternärbestimmungswerte DT0, DT1 [+1] (10) und [-1] (01) sind. Dann gibt die EODER-Schaltung 502 [0] aus, wenn beide Ternärbestimmungswerte DT0, DT1 [0] sind.

Die Wegspeicherschaltung 56 umfaßt 5-stufige Serien pufferregister 510, 512, 514, 516, 518 sowie UND-Gatter 511, 513, 515, 517, 519. Das Pufferregister 510 hält einen Aus gang der EODER-Schaltung 502 und gibt diesen an das UND-Gat ter 511 aus. Das UND-Gatter 511 nimmt das UND eines Datenlöschsignals *DTCLR mit einem Ausgang des Pufferregisters 510 auf, und gibt Wegdaten P-DATA aus.

Das Pufferregister 512 hält einen Ausgang des UND-Gat ters 511 und gibt diesen an das UND-Gatter 513 aus. Das UND-Gatter 513 nimmt das UND eines Löschsignals *CLR1 mit einem Ausgang des Pufferregisters 512 auf, und gibt Wegdaten P-DATA1 aus.

Das Pufferregister 514 hält einen Ausgang des UND-Gat ters 513, und gibt diesen an das UND-Gatter 515 aus. Das UND-Gatter 515 nimmt das UND eines Löschsignals *CLR2 mit einem Ausgang des Pufferregisters 514 auf, und gibt Wegdaten P-DATA2 aus.

Das Pufferregister 516 hält einen Ausgang des UND-Gat ters 515, und gibt diesen an das UND-Gatter 517 aus. Das UND-Gatter 517 nimmt das UND eines Löschsignals *CLR3 mit einem Ausgang des Pufferregisters 516 auf, und gibt Wegdaten P-DATA3 aus.

Das Pufferregister 518 hält einen Ausgang des UND-Gat ters 517, und gibt diesen an das UND-Gatter 519 aus. Das UND-Gatter 519 nimmt das UND eines Löschsignals *CLR4 mit einem Ausgang des Pufferregisters 518 auf, und gibt Wegdaten P-DATA4 aus. Dieses Wegdatenfeld P-DATA4 erzeugt Demodula tionsdaten.

Die Pufferregister 510 bis 518 der Wegspeicherschaltung 56 sind, da die Anzahl konsekutiver Daten [0] auf 5 einge schränkt ist, in fünf Stufen konstruiert.

Die Adressenmarken-Detektionsweg-Speicherschaltung 57 ist zum Detektieren einer Adressenmarke mit einem Puffer register 520 und einem UND-Gatter 521 versehen. Das Puffer register 520 hält einen Ausgang des UND-Gatters 519, und gibt diesen an das Pufferregister 521 aus. Das UND-Gatter 521 nimmt das UND des Löschsignals *CLR5 mit einem Ausgang des Pufferregisters 520 auf, und gibt Wegdaten P-DATA5 aus.

Die Fehlerdetektions-Korrekturschaltung 53 hat eine Fehlerdetektionsschaltung 60, eine Zeigerschaltung 61 und eine Fehlerkorrektur-Signalerzeugungsschaltung 62. Die Feh lerdetektionsschaltung 60 enthält ein UND-Gatter 600, eine Zeiteinstellverzögerungs-Pufferschaltung 601, ein Register 602, ein Paar von EODER-Schaltungen 603 und 604, eine ODER-Schaltung 605 und eine Inverterschaltung 606.

Das UND-Gatter 600 gibt den Takt aus, wenn der Ausgang der EODER-Schaltung 502 [1] ist, wodurch die Fehlerdetek tionsoperation durchgeführt wird. Das Register 602, wobei der Ausgang des UND-Gatters 600 als Takt dient, hält den Ausgang der Pufferschaltung 601.

Die EODER-Schaltung 603 nimmt das Exklusiv-ODER eines Ausgangs Q des Registers 602 mit dem Ausgang der Puffer schaltung 601 auf. Die EODER-Schaltung 604 nimmt das Exklu siv-ODER des invertierten Ausgangs Q des Registers 602 mit einem Ausgang DDT1 des Eingaberegisters 601 auf.

Die ODER-Schaltung 605 nimmt das ODER in bezug auf die beiden EODER-Schaltungen 603, 604 auf, und gibt das Daten löschsignal *DTCLR aus. Die Inverterschaltung 606 invertiert das Datenlöschsignal *DTCLR. Die Operation dieser Fehlerde tektionsschaltung wird mit Bezugnahme auf Fig. 21 be schrieben.

Wie in Fig. 19 veranschaulicht, enthält die Zeigerschal tung 61 ein Register 610 zum Halten der Daten DATA0, ein NICHT-UND-Gatter 611 und einen Zähler, der aus 5-stufigen Flip-Flops 612 bis 616 konstruiert ist. Das Register 610 gibt die Daten DATA0 synchron mit dem Takt *CLK aus. Das NICHT-UND-Gatter 611 gibt Daten *REGCLR mit einer Breite des Takts CLK aus.

Das Flip-Flop 612 wird EIN geschaltet, wen 61109 00070 552 001000280000000200012000285916099800040 0002019509876 00004 60990n ein einzel ner Datenwert [0] eingegeben wird. Das Flip-Flop 612 wird gelöscht, wenn die Daten *REGCLR nach der Eingabe von [1] EIN geschaltet werden. Das Flip-Flop 613 wird EIN geschal tet, wenn zwei Datenwerte [0] konsekutiv eingegeben werden, wird jedoch gelöscht, wenn die Daten *REGCLR nach der Ein gabe von [1] EIN geschaltet werden.

Das Flip-Flop 614 wird EIN geschaltet, wenn drei Daten werte [0] konsekutiv eingegeben werden, und wird gelöscht, wenn die Daten *REGCLR nach der Eingabe von [1] EIN geschal tet werden. Das Flip-Flop 615 wird EIN geschaltet, wenn vier Datenwerte [0] konsekutiv eingegeben werden, wird jedoch ge löscht, wenn die Daten *REGCLR nach der Eingabe von [1] EIN geschaltet werden.

Das Flip-Flop 616 ist ein Nullzähler zum Detektieren der Adressenmarke. Das Flip-Flop 616 wird EIN geschaltet, wenn fünf Datenwerte [0] konsekutiv eingegeben werden, wird jedoch gelöscht, wenn die Daten *REGCLR nach der Eingabe von [1] EIN geschaltet werden.

Die Fehlerkorrektur-Signalerzeugungsschaltung 62 nimmt die UND der entsprechenden Datenlöschsignale DTCLR mit den Zählsignalen CNTFF2 bis CNTFF6 der Flip-Flops 612 bis 626 auf. Die Fehlerkorrektur-Signalerzeugungsschaltung 62 hat fünf UND-Gatter 620 bis 624 zum Ausgeben von Löschsignalen *CLR1 bis *CLR5.

Wie in Fig. 20 gezeigt, enthält die Adressenmarken-De tektionsschaltung 54 ein UND-Gatter 640, einen 4-Bit-Zähler 641 und ein UND-Gatter 642. Das UND-Gatter 640 nimmt das UND der Datenwerte der Wegdaten P-DATA0 bis P-DATA 5, und detek tiert eine Sequenz von sechs Datenwerten [0]. Der Zähler 641 wird durch ein Adressenmarken-Suchsignal AM-SEARCH gelöscht, und zählt Ausgänge des UND-Gatters 640. Wenn ein Wert des Zählers 641 [2] wird, gibt das UND-Gatter 642 ein Adressen marken-Detektionssignal AM-FOUND aus.

Fig. 21 ist ein Zeitdiagramm, das die Fehlerdetektions operation zeigt. Fig. 22 ist ein Zeitdiagramm, das die Feh lerkorrekturoperation zeigt. Fig. 23 ist eine Darstellung zur Unterstützung der Erläuterung der Adressenmarke.

Zuerst wird die Fehlerdetektionsoperation mit Bezug nahme auf Fig. 21 erläutert. Das UND-Gatter 600 nimmt das UND der Daten DATA0 mit dem Takt *CLK auf, wodurch ein Signal A erhalten wird. Das Flip-Flop 602, wobei das Signal A als Takt dient, hält die Daten DDT0, und darauf liefert der Aus gang Q ein Signal B. Ein invertierter Ausgang Q davon wird ein Signal C.

Die EODER-Schaltung 603 nimmt das Exklusiv-ODER des Si gnals B mit den Daten DDT0 auf, wodurch ein Signal D erhal ten wird. Ferner nimmt die EODER-Schaltung 604 das Exklusiv-ODER des Signals C mit den Daten DDT1 auf, wodurch ein Si gnal E erhalten wird. Demgemäß wird das Datenlöschsignal *DTCLR der ODER-Schaltung 605 wie in der Figur gezeigt ausgegeben. Das heißt, wenn zwei Datenwerte mit derselben Ziffer konsekutiv eingegeben werden, wird das Datenlöschsi gnal *DTCLR zur Korrektur der vorherigen Daten auf [0] aus gegeben, und das UND-Gatter 511 korrigiert die Daten DATA1.

Wie in Fig. 21 ersichtlich, sind die zu korrigierenden Daten unterstrichen. Wenn mit derselben Ziffer markierte Datenwerte konsekutiv eingegeben werden (z. B. +1 und +1), wird das Datenlöschsignal *DTCLR zum Löschen der unterstri chenen Daten eingegeben. Dann wird das UND in bezug auf DDATA0 mit einer Verzögerung eines Takts von den Daten DATA0 herangezogen, wodurch die korrigierten Daten P-DATA0 (DATA1) erhalten werden.

Wenn die Daten unverändert bleiben, beispielsweise tritt [0] zwischen [+1] und [+1], können die Daten jedoch nicht korrigiert werden. Dies entspricht doppelt unterstri chenen Daten [1] in Fig. 21. Dann ist, wie in Fig. 18 veran schaulicht, die Wegspeicherschaltung 56 ferner mit einem Tupel eines Registers und eines UND-Gatters versehen. Außerdem sind die Zeigerschaltung 61 und die Fehlerkorrek tur-Signalerzeugungsschaltung 62 vorgesehen, die in Fig. 19 gezeigt sind.

Wie in Fig. 22 veranschaulicht, wird das Flip-Flop 612 EIN geschaltet, wenn ein einzelner Datenwert [0] eingegeben wird, wird jedoch gelöscht, wenn die Daten *REGCLR nach der Eingabe von [1] EIN geschaltet werden, wodurch ein Zählersi gnal CNTFF2 ausgegeben wird. Das Flip-Flop 613 wird EIN ge schaltet, wenn zwei Datenwerte [0] konsekutiv eingegeben werden, wird jedoch gelöscht, wenn die Daten *REGCLR nach der Eingabe von [1] EIN geschaltet werden, wodurch ein Zählersignal CNTFF3 ausgegeben wird.

Das Flip-Flop 614 wird EIN geschaltet, wenn drei Daten werte [0] konsekutiv eingegeben werden, wird jedoch ge löscht, wenn die Daten *REGCLR nach der Eingabe von [1] EIN geschaltet werden, wodurch ein Zählersignal CNTFF4 ausgege ben wird. Das Flip-Flop 615 wird EIN geschaltet, wenn vier Datenwerte [0] konsekutiv eingegeben werden, wird jedoch ge löscht, wenn die Daten *REGCLR nach der Eingabe von [1] EIN geschaltet werden, wodurch ein Zählersignal CNTFF5 ausgegeben wird.

Das Flip-Flop 616 wird EIN geschaltet, wenn fünf Daten werte [0] konsekutiv eingegeben werden, wird jedoch ge löscht, wenn die Daten *REGCLR nach der Eingabe von [1] EIN geschaltet werden, wodurch ein Zählersignal CNTFF6 ausgege ben wird.

Wenn ein Datenwert [0] zwischen Daten mit derselben Ziffer vorliegt, arbeiten demgemäß der Zähler 612 und das UND-Gatter 620 zusammen, um ein Löschsignal *CLR1 zu erzeu gen, wodurch die Daten vom UND-Gatter 513 korrigiert werden. Wenn zwei Datenwerte [0] zwischen den Daten mit derselben Ziffer vorliegen, arbeiten der Zähler 613 und das UND-Gatter 621 zusammen, um ein Löschsignal *CLR2 zu erzeugen, wodurch die Daten vom UND-Gatter 515 korrigiert werden.

Wenn drei Datenwerte [0] zwischen den Daten mit dersel ben Ziffer vorliegen, arbeiten der Zähler 614 und das UND-Gatter 622 zusammen, um ein Löschsignal *CLR3 zu erzeugen, wodurch die Daten vom UND-Gatter 517 korrigiert werden. Wenn vier Datenwerte [0] zwischen den Daten mit derselben Ziffer vorliegen, arbeiten der Zähler 615 und das UND-Gatter 623 zusammen, um ein Löschsignal *CLR4 zu erzeugen, wodurch die Daten vom UND-Gatter 519 korrigiert werden.

Wenn fünf Datenwerte [0] zwischen den Daten mit dersel ben Ziffer vorliegen, arbeiten der Zähler 616 und das UND-Gatter 624 zusammen, um ein Löschsignal *CLR5 zu erzeugen, wodurch die Daten vom UND-Gatter 521 korrigiert werden.

Auf diese Weise wird die Maximum-likelihood-Decodier operation ausgeführt.

Als nächstes wird die Operation der Detektion der Adressenmarke mit Bezugnahme auf Fig. 23 diskutiert. Ein Lese/Schreibtakt der Magnetplatte wird, wenn keine Daten gelesen werden, mit einem Takt, der mit einer Drehung der Magnetplatte synchron ist, synchronisiert. Aus diesem Grund ist vor dem Lesen der Daten der Lese/Schreibtakt nicht syn chron mit einer Lesewellenform der Magnetplatte, und daher können die korrekten Daten nicht gelesen werden. Dann wird vor dem Lesen der Daten die Synchronisation der Operation durch das Setzen des Lese/Schreibtakts in Phase bewirkt.

Eine Phasensynchronisation davon wird durch das Lesen eines Spaltmusters der Einzelfrequenz, das auf die Magnet platte geschrieben wird, erhalten. In der Magnetplattenvor richtung wird das Spaltmuster zuerst detektiert und daraus gelesen, wodurch die Phasensynchronisation erhalten wird. Wie in Fig. 23 veranschaulicht, werden Datenwerte [0] mit einer Länge, die in den Codes zur Codierung nicht ersicht lich ist, in einen Bereich des Spaltmusters geschrieben. Dieser Bereich wird als Adressenmarke bezeichnet.

Das Spaltmuster wird detektiert, indem diese Adressen marke gefunden wird. Dann wird das Spaltmuster gelesen, wodurch ein Phasenziehvorgang des Lese/Schreibtakts gestar tet wird. Bei einer Synchronisation sind die Daten zu lesen.

Wie in Fig. 23 gezeigt, scheinen drei Muster, die je weils eine Sequenz von sechs Datenwerten [0] aufweisen, in der Adressenmarke (AM) auf. Demgemäß kann die Adressenmarke detektiert werden, indem zwei Muster, die jeweils die Sequenz von sechs Datenwerten [0] aufweisen, gefunden werden.

Wie in Fig. 18 gezeigt, ist der Wegspeicher 56, der fünf konsekutive Datenwerte [0] halten kann, mit einem Wegspei cher 57 versehen. Ferner ist die in Fig. 20 gezeigte Adres senmarken-Detektionsschaltung 54 vorgesehen. Dadurch ist es möglich, die Adressenmarke zu detektieren, in der zwei Mu ster, die jeweils die Sequenz von sechs Datenwerten [0] auf weisen, vorliegen.

Auf diese Weise kann die Adressenmarke nur durch das Hinzufügen der einfachen Schaltung detektiert werden, indem der Wegspeicher 56 des Datenpuffers 52 effektiv verwendet wird. Daher kann die Adressenmarke mit der einfachen Schal tung detektiert werden.

In diesem modifizierten Beispiel ist die Ternärbestim mungsschaltung aus dem Speicher konstruiert, und daher wird die Konfiguration des Maximum-likelihood-Decoders verein facht. Die Ternärbestimmung kann auch einfach durch einen Zugriff auf den Speicher durchgeführt werden, und daher ist es möglich, den Ternärbestimmungsausgang bei der hohen Ge schwindigkeit zu erhalten. Ferner kann die optimale Ternär bestimmungscharakteristik, die der Kopfcharakteristik ent spricht, leicht geändert werden.

Als nächstes werden AGC- und PLL-Schleifen erläutert.

In einem Partial-response-Regenerationssystem wird ein Fehlersignal in den AGC- und PLL-Schleifen als Digitalwert angegeben. Aus diesem Grund ist ein Wandler zum Umwandeln eines derartigen Digital-Fehlersignals in eine Analog-Steuergröße mit einer einfachen Konstruktion erforderlich.

Eine automatische Verstärkungssteuerschaltung (AGC-Schaltung), die für das Partial-response-System verwendet wird, hat eine Rückkopplungsschleife auf der Basis der Digitaldaten zusätzlich zur Rückkopplungsschleife auf der Basis der Analoggröße. Ferner hat auch eine Phasensynchroni sationsschaltung die PLL-Schleife auf der Basis der Digital daten. In dieser Digitalschleife wird das Digital-Fehlersi gnal in die Analog-Steuergröße umgewandelt, und daher wird ein D/A-Wandler vom Typ einer Ladungspumpe verwendet.

In einer Steuerschleife auf der Basis der AGC-Digital daten wird eine Steuerspannung erzeugt. Zu diesem Zweck sub trahiert ein Subtrahierer einen Zielwert (Digital-Amplitu denwert) von diskreten Wellenformdaten (Digitalausgang), die durch einen Digitalentzerrer erhalten werden, wodurch n-Bit-Amplitudenfehlersignale erhalten werden. Diese Amplituden fehlersignale werden in n-Stücke von Ladungspumpkreisen ein gegeben und so in Stromwerte umgewandelt.

Jede der n-Stücke von Ladungspumpen konvertiert das Si gnal in den Stromwert, der einem Gewicht jedes der n-Bits entspricht. Dann wird die Summe der Ausgänge von n-Stücken der Ladungspumpkreise durch ein Tiefpaßfilter in eine Span nung umgewandelt, und ein AGC-Steuerspannungsausgang wird erzeugt.

Ähnlich werden in einer Phasensynchronisations-Schlei fenschaltung durch das Partial-response-System entsprechende Bit-Ausgänge von 7-Bit-Digital-Phasenfehlersignalen von einem Phasenfehlerdetektor in sieben Stück der Ladungspump kreise eingegeben, und dadurch in Stromwerte umgewandelt, die den Bit-Gewichten entsprechen. Dann wird die Summe der Ausgänge der sieben Ladungspumpkreise in das Filter einge geben, und dadurch in eine Steuerspannung umgewandelt, wo durch der spannungsgesteuerte Oszillator gesteuert wird.

Allgemein ist in der automatischen Verstärkungssteuer schaltung und der Phasensynchronisationsschaltung eine Schleifenverstärkung beim Ziehvorgang höher gesetzt als zur Zeit einer Stationäroperation, wodurch die Zielamplitude in kürzerer Zeit erreicht wird. Ferner ist die Schaltung zur Zeit der Stationäroperation ausgebildet, um eine Folge mit schnellen Amplitudenfluktuationen aufgrund von Variationen der Frequenz der Daten zu verhindern, indem die Schleifen verstärkung reduziert wird, und um langsame Amplitudenfluk tuationen in der Modulation, etc., zu absorbieren.

Bisher ist als Element zur Änderung dieser Schleifen verstärkung ein einzelner Ladungspumpkreis bitweise von den Ausgangsdaten des Fehlersignals vorgesehen. Außerdem wurde ein derartiges Verfahren verwendet, daß der Stromwert jeder Voll-Bit-Ladungspumpe durch ein Ziehoperation/Stationärope ration-Schaltsignal im Ziehzustand zu einem größeren Wert, jedoch im Stationärzustand zu einem kleineren Wert umge schaltet wird.

Die entsprechenden Ladungspumpkreise sind jedoch für die Eingangs-Voll-Bits erforderlich, und demgemäß entsteht das Problem, daß die Schaltungskonfiguration kompliziert wird. Aus diesem Grund erhöht sich der Preis der Vorrich tung.

Nun wird der A/D-Wandler mit einer einfachen Konstruk tion erläutert.

Fig. 24 ist ein Blockbild einer Steuerschleife einer PRML-Regenerationsvorrichtung in einer Ausführungsform der vorliegenden Erfindung.

Mit Bezugnahme auf Fig. 24 sind die gleichen Elemente wie die in Fig. 1 gezeigten mit denselben Bezugszahlen mar kiert. Wie in Fig. 24 dargestellt, verstärkt der Verstärker vom Verstärkungssteuertyp (GCA) 12 ein vom Magnetkopf von der Magnetplatte gelesenes Lesesignal. Dieser Verstärkungs steuerverstärker 12 kann seine Spannung durch eine Steuer spannung von außen variabel machen. Das elektrische Filter 13 ist ein Filter zum Entzerren einer Wellenform, die (1+D) entspricht. Es ist zu beachten, daß D ein vor einer Abtastung eingegebenes Datenfeld bezeichnet, und (1+D) eine Summe der zur aktuellen Zeit eingegebenen Daten und der um 1 Abtastperiode verzögerten Daten bedeutet.

Der n-Bit-A/D-Wandler 14 wandelt die Analogausgänge in n-Bit-Digitalausgänge um. Der Digitalentzerrer 15 ist aus einem bekannten Kosinusentzerrer konstruiert. Der Digital entzerrer 15 auto-entzerrt das Signal, das der Partial-response-Charakteristik in der radialen Richtung der Platte entspricht.

Eine automatische Verstärkungssteuerschaltung 2 hat eine Analog-AGC-Schleife und eine Digital-AGC-Schleife. Ein Amplitudendetektor 22 detektiert eine Differenz zwischen einer Analog-Ausgangsamplitude des elektrischen Filters 13 und einer Analog-Zielamplitude. Ein Schaltungskreis 23 führt eine Umschaltung von der Analog-AGC-Schleife zur Digital-AGC-Schleife durch. Ein Tiefpaßfilter 24 wandelt einen Aus gangsstrom des Schaltungskreises 23 in einen Spannung um, wodurch eine Steuerspannung des Verstärkungssteuerverstär kers 12 erzeugt wird.

Ein Subtrahierer 25 subtrahiert einen Digital-Zielwert von diskreten Wellenformdaten, die vom Digitalentzerrer 15 erteilt werden, und gibt einen Digital-Fehlerwert aus. Ein D/A-Wandler 26 vom Typ einer n-Bit-Ladungspumpe wandelt n-Bit-Digital-Fehlerwerte in Analog-Stromgrößen um, und gibt diese Größen an den Schaltungskreis 23 aus.

Die Operation der automatischen Verstärkungssteuer schaltung 2 wird erläutert. Zuerst ist der Schaltungskreis 23 mit dem Amplitudendetektor 22 verbunden, wodurch die Analog-AGC-Schleife gebildet wird. Das heißt, der Schal tungskreis 23 gibt an das Tiefpaßfilter 24 eine Analog-Fehlergröße aus, die durch das Subtrahieren der Analog-Zielamplitude vom Analogausgang des elektrischen Filters 13 des Amplitudendetektors 22 erhalten wird. Dadurch wird eine Steuerspannung aus der Analog-Fehlergröße erzeugt, und dann zum Verstärkungssteuerverstärker 12 zurückgeführt, wodurch die Amplitude gesteuert wird.

Nach der Steuerung der Amplitude in dieser Analog-AGC-Schleife bewirkt der Schaltungskreis 23 das Umschalten zur Digital-AGC-Schleife. Das heißt, der Schaltungskreis 23 ist mit dem D/A-Wandler 26 vom Typ einer Ladungspumpe verbunden. Demgemäß wandelt der D/A-Wandler 26 vom Typ einer Ladungs pumpe einen Digital-Fehlerwert des Subtrahierers 25 in die Analog-Stromgröße um, welcher Wert durch das Subtrahieren des Digital-Zielwerts von den diskreten Wellenformdaten, die vom Digitalentzerrer 15 geliefert werden, erhalten wird, und diese Analog-Stromgröße wird in den Schaltungskreis 23 ein gegeben. Diese Analoggröße wird durch das Tiefpaßfilter 24 in eine Spannung umgewandelt, wodurch der Verstärkungs steuerverstärker 12 gesteuert wird.

Als nächstes enthält die Phasensynchronisationsschal tung (PLL-Schleife) 7 eine Ternärbestimmungseinheit 70 zur Durchführung einer Ternärbestimmung über einen Abtastausgang Y(n) des Digitalentzerrers 15 und Ausgabe eines Ternärbe stimmungsausgangs X(n). Die Ternärbestimmungseinheit 70 ver gleicht den Abtastwert Y(n) mit zwei Schnittpegeln S1, S2, und bewirkt eine Bestimmung in Form von Bestimmungswerten X(n) von [+1], [0], [-1].

Ein Phasendetektor 71 berechnet eine Phasendifferenz Δτ(n) aus dem Abtastausgang Y(n) sowie dem Ternärbestim mungsausgang X(n). Dieser Phasendetektor für die PRML-Klasse IV ist in einem Artikel mit dem Titel [FAST TIMING RECOVERY FOR PARTIAL-RESPONSE SIGNALING SYSTEMS] (1986 IEEE CH2655-9/89/0000-0573) von F. Dolivo, W. Scott und G. Ungerbook beschrieben.

Spezifischer wird die Phasendifferenz Δτ(n) durch den folgenden Ausdruck definiert:

Δτ(n) = Y(n-1)·X(n)-Y(n)·X(n-1),

worin Y(n) die Abtastspannung des Lesesignals nach der Durchführung der Partialentzerrung ist, und X(n) das Ergeb nis der Ternärbestimmung durch die Ternärbestimmungseinheit 70 ist.

Ein Frequenzkomparator 72 bestimmt eine Frequenz eines von einer Servooberfläche der Magnetplatte gelesenen Servo signals und gibt einen Frequenzfehler aus. Eine Multiplexer-Schaltung 73 gibt beim Lesen von der Magnetplatte einen Pha senfehler des Phasendetektors 71 aus, wenn jedoch nicht von der Magnetplatte gelesen wird, gibt sie einen Frequenzfehler des Frequenzkomparators 72 aus.

Ein D/A-Wandler 74 vom Typ einer Ladungspumpe wandelt ein Digital-Fehlersignal der Multiplexer-Schaltung 73 in eine Analog-Stromgröße um. Ein Schleifenfilter 75 ist aus dem Tiefpaßfilter 75 konstruiert. Das Schleifenfilter 75 wandelt die Analog-Stromgröße in eine Spannung um, wodurch ein Spannungssteueroszillator 76 gesteuert wird. Der Span nungssteueroszillator 76 erzeugt einen synchronen Takt, der als Abtasttakt des A/D-Wandlers 74 verwendet wird.

Die Operation der Phasensynchronisationsschaltung 7 wird beschrieben. Während der Nicht-Leseverarbeitung von der Magnetplatte ist die Multiplexer-Schaltung 73 mit dem Fre quenzkomparator 72 verbunden. Durch diese Verbindung erzeugt der Spannungssteueroszillator 76 einen Takt synchron mit der Frequenz des Servosignals.

Während der Leseverarbeitung von der Magnetplatte ist die Multiplexer-Schaltung 73 jedoch mit dem Phasendetektor 71 verbunden. Durch diese Verbindung erzeugt der Spannungs steueroszillator 76 einen Takt, der vom Phasenfehler des Ab tastausgangs des Digitalentzerrers 15 gesteuert wird.

Fig. 25 ist ein Blockbild, das den D/A-Wandler vom Typ einer Ladungspumpe der automatischen Verstärkungssteuer schaltung 2 in Fig. 24 veranschaulicht. Fig. 26 ist eine Dar stellung zur Unterstützung der Erläuterung der Operation davon.

Wie in Fig. 25 veranschaulicht, ist der D/A-Wandler 26 vom Typ einer Ladungspumpe mit vier Multiplexern 27-1 bis 27-4 versehen. In einem Ausgang des Subtrahierers 25 ist das höchstwertige Bit mit einer Ausgangsanschlußnummer [1] mar kiert, wohingegen das niedrigstwertige Bit mit einer Aus gangsanschlußnummer [8] markiert ist. Ausgänge mit den Aus gangsanschlußnummern [1], [5] werden in den Multiplexer 27-1 eingegeben. Ausgänge mit den Ausgangsanschlußnummern [2], [6] werden in den Multiplexer 27-2 eingegeben. Ausgänge mit den Ausgangsanschlußnummern [3], [7] werden in den Multi plexer 27-3 eingegeben. Ausgänge mit den Ausgangsanschluß nummern [4], [8] werden in den Multiplexer 27-4 eingegeben.

Ein anfängliches Zieh/Stationäroperations-Schaltsignal wird in jeden Multiplexer 27-1 bis 27-4 eingegeben. Wenn das Schaltsignal dann den anfänglichen Ziehvorgang anzeigt, wählen die entsprechenden Multiplexer 27-1 bis 27-4 die Ausgänge mit den Ausgangsanschlußnummern [1], [2], [3], [4] aus. Wenn das Schaltsignal hingegen die Stationäroperation anzeigt, wählen die Multiplexer 27-1 bis 27-4 die Ausgänge mit den Ausgangsanschlußnummern [5], [6], [7], [8] aus.

Ferner ist der D/A-Wandler 26 vom Typ einer Ladungs pumpe mit vier Ladungspumpkreisen 26-1 bis 26-4 versehen, die mit den Multiplexern 27-1 bis 27-4 verbunden sind. Das anfängliche Zieh/Stationäroperations-Schaltsignal wird auch in jeden dieser Ladungspumpkreise 26-1 bis 26-4 eingegeben. Wenn das Schaltsignal dann den anfänglichen Ziehvorgang an zeigt, geben die entsprechenden Ladungspumpkreise 26-1 bis 26-4 Ausgangsströme von 128 mA, 64 mA, 32 mA, 16 mA aus. Wenn Schaltsignal die Stationäroperation anzeigt, geben die Ladungspumpkreise 26-1 bis 26-4 ferner Ausgangsströme von 8 mA, 4 mA, 2 mA, 1 mA aus.

Das heißt, in der anfänglichen Ziehoperation wählen die Multiplexer 27-1 bis 27-4 höherwertige 4 Bits aus, wählen jedoch in der Stationäroperation niederwertige 4 Bits aus. Ferner gibt jeder Ladungspumpkreis 26-1 bis 26-4 in der Stationäroperation einen Strom aus, der einem Gewicht der niederwertigen 4 Bits entspricht, gibt jedoch in der anfäng lichen Ziehoperation einen Strom aus, der einem Gewicht der hochwertigen 4 Bits entspricht, und der das 16fache des oben angegebenen beträgt.

Die Operation davon wird mit Bezugnahme auf Fig. 26 er läutert. Wenn ein Abtastmodus-Schaltsignal einen Niederpegel annimmt, wird der Schaltungskreis 23 mit dem Amplitudende tektor 22 verbunden, wodurch die Analog-AGC-Schleife gebil det wird. Der Schaltungskreis 23 gibt an das Tiefpaßfilter 24 eine Analog-Fehlergröße aus, die durch das Subtrahieren der Analog-Zielamplitude vom Analogausgang des elektrischen Filters 13 des Amplitudendetektors 22 erhalten wird. Eine Steuerspannung wird dadurch aus der Analog-Fehlergröße erzeugt und dann zum Verstärker 12 mit variabler Verstärkung zurückgeführt, wodurch die Amplitude gesteuert wird.

Als nächstes nimmt das Abtastmodus-Schaltsignal einen Hochpegel an, und es wird ein Modus (Abtastmodus) auf der Basis der Digital-AGC-Schleife angezeigt. Mit dieser Verar beitung ist der Schaltungskreis 23 mit dem D/A-Wandler 26 vom Typ einer Ladungspumpe verbunden. Gleichzeitig damit wird ein Ziehmodus angezeigt, in dem das Zieh/Stationär operations-Schaltsignal auf [NIEDER] ist.

Die Multiplexer 27-1 bis 27-4 wählen dadurch die hoch wertigen 4 Bits der 8-Bit-Ausgänge des Subtrahierers 25 aus. Jeder der Ladungspumpkreise 26-1 bis 26-4 gibt auch den Strom aus, der dem Gewicht der hochwertigen 4 Bits ent spricht.

Demgemäß wandelt der D/A-Wandler 26 vom Typ einer La dungspumpe die hochwertigen 4 Bits der 8-Bit-Digitial-Feh lerwerte des Subtrahierers 25 in eine Analog-Stromgröße um, welcher Wert durch das Subtrahieren des Digital-Zielwerts von den diskreten Wellenformdaten, die vom Digitialentzerrer 15 erteilt wird, erhalten werden, und diese Analog-Strom größe wird in den Schaltungskreis 23 eingegeben. Diese Ana loggröße wird durch das Tiefpaßfilter 24 in eine Spannung umgewandelt, wodurch der verstärkungsgesteuerte Verstärker 12 gesteuert wird.

Nach der Beendigung der Ziehoperation gibt das Zieh/Stationäroperations-Schaltsignal die Stationäroperation von [HOCH] an. Mit dieser Verarbeitung wählt jeder Multiplexer 27-1 bis 27-4 die niederwertigen 4 Bits aus den 8-Bit-Aus gängen des Subtrahierers 25 aus. Ferner geben die Ladungs pumpkreise 26-1 bis 26-4 den Strom aus, der den Gewichten der niederwertigen 4 Bits entspricht.

Dadurch wandelt der D/A-Wandler 26 vom Typ einer La dungspumpe die niederwertigen 4 Bits der 8-Bit-Digitial-Feh lerwerte des Subtrahierers 25 in Analog-Stromgrößen um, und gibt diese Größen in den Schaltungskreis 23 ein. Diese Ana loggröße wird durch das Tiefpaßfilter 24 in die Spannung um gewandelt, wodurch der verstärkungsgesteuerte Verstärker 12 gesteuert wird.

Auch wenn die Anzahl der Ladungspumpkreise halbiert wird, kann daher die automatische Verstärkungssteuerung durchgeführt werden, wobei die Schleifenverstärkung in der AGC-Verstärkungsschlaufe variabel gemacht wird.

Fig. 27 ist ein Blockbild, das einen D/A-Wandler vom Typ einer Ladungspumpe der Phasensynchronisationsschaltung 7 in Fig. 24 veranschaulicht. Fig. 28 ist ein Schaltbild des La dungspumpkreises in Fig. 27.

Wie in Fig. 27 dargestellt, ist ein Multiplexer 77 kon struiert, um 7-Bit-Eingänge und 4-Bit-Ausgänge aufzuweisen. Das Phasenfehlersignal besteht aus 8 Bits, wovon 7 Bits als Daten-Bits verwendet werden, und ein Bit als Vorzeichen-Bit verwendet wird. Das Vorzeichen-Bit gibt die Polarität der 7-Bit-Daten-Bits an. Die sieben Daten-Bits und ein Bit-Aus wahlsignal werden in den Multiplexer 77 eingegeben. Der Multiplexer 77 wählt die hoch- oder niederwertigen 4 Bits in Übereinstimmung mit dem Bit-Auswahlsignal aus.

Die Ausgänge des Multiplexers 77, das Bit-Auswahlsignal und das Vorzeichen-Bit werden in vier Ladungspumpkreise 78-1 bis 78-4 eingegeben. Wenn dann das Bit-Auswahlsignal den an fänglichen Ziehvorgang anzeigt, geben die entsprechenden La dungspumpkreise 78-1 bis 78-4 die Ströme von 128 mA, 64 mA, 32 mA, 16 mA in Übereinstimmung mit der Polarität des Vor zeichen-Bits aus. Wenn das Bit-Auswahlsignal die Stationär operation anzeigt, geben die einzelnen Ladungspumpkreise 78-1 bis 78-4 ferner die Ströme von 8 mA, 4 mA, 2 mA, 1 mA in Übereinstimmung mit der Polarität des Vorzeichen-Bits aus.

Das heißt, beim anfänglichen Ziehvorgang wählt der Multiplexer 77 die hochwertigen 4 Bits, in der Stationär operation die niederwertigen 4 Bits aus. Jeder Ladungspump kreis 78-1 bis 78-4 gibt auch in der Stationäroperation den Strom aus, der dem Gewicht der niederwertigen 4 Bits ent spricht, gibt jedoch beim anfänglichen Ziehvorgang den Strom aus, der dem Gewicht der hochwertigen 4 Bits entspricht, und der das 16fache des oben angegebenen beträgt.

Wie in Fig. 28 veranschaulicht, enthält jeder Ladungs pumpkreis 78-1 bis 78-4 ein UND-Gatter 780 zum Aufnehmen des UND des Vorzeichen-Bits mit dem Daten-Bit, eine Inverter schaltung 781 zum Invertieren des Vorzeichen-Bits, und ein UND-Gatter 782 zum Aufnehmen des UND eines Ausgangs der Inverterschaltung 781 mit dem Daten-Bit.

Ferner hat jeder Ladungspumpkreis 78-1 bis 78-4 eine erste Konstantstromquelle 783 zum Fließen des Stroms in einer Richtung, einen ersten Schaltungskreis 784, der durch einen Ausgang des UND-Gatters 780 geöffnet und geschlossen wird, eine zweite Konstantstromquelle 786 zum Fließen des Stroms in einer Richtung, und einen zweiten Schaltungskreis 785, der durch einen Ausgang des UND-Gatters 782 geöffnet und geschlossen wird.

Die einzelnen Stromquellen 783, 786 sind durch den Schaltungskreis 784, 785 in Serie geschaltet. Dann ist ein aus einem Kondensator konstruiertes Schleifenfilter 75 mit dem Mittelpunkt zwischen den Stromquellen 783, 786 verbun den. Ein Stromschaltungskreis 787 liefert einen Referenz strom der Stromquellen 783, 786 in Übereinstimmung mit dem Bit-Auswahlsignal. Wenn das Bit-Auswahlsignal die Ziehopera tion anzeigt, steuert dieser Stromschaltungskreis 787 die Stromquellen 783, 786, so daß ein Strom fließt, der das 16fache jenes beträgt, wenn das Bit-Auswahlsignal die Stationäroperation anzeigt.

Demgemäß wird, wenn das Vorzeichen-Bit positiv anzeigt ([1]), der Schaltungskreis 784 von dem aus dem UND-Gatter 780 ausgegebenen Daten-Bit geöffnet und geschlossen, mit dem Ergebnis, daß der Strom aus der ersten Stromquelle 783 fließt. Wenn hingegen das Vorzeichen-Bit negativ anzeigt ([0]), wird der Schaltungskreis 785 von dem aus dem UND-Gat ter 782 ausgegebenen Daten-Bit geöffnet und geschlossen, mit dem Ergebnis, daß der Strom in der Richtung der zweiten Stromquelle 786 fließt. Auf diese Weise wird der Strom er halten, welcher der Polarität des Fehlersignals entspricht.

Als nächstes wird die Operation der Phasensynchronisa tionsschaltung 7 erläutert. Während einer Nicht-Leseverar beitung von der Magnetplatte ist die Multiplexer-Schaltung 73 mit dem Frequenzkomparator 72 verbunden. Durch diese Ver bindung erzeugt der Spannungssteueroszillator 76 einen Takt synchron mit der Frequenz des Servosignals.

Während der Leseverarbeitung von der Magnetplatte ist die Multiplexer-Schaltung 73 jedoch mit dem Phasendetektor 71 verbunden. Durch diese Verbindung erzeugt der spannungs gesteuerte Oszillator 76 den Takt, der vom Phasenfehler des Abtastausgangs des Digitalentzerrers 15 gesteuert wird. Zu dieser Zeit gibt das Bit-Auswahlsignal zuerst einen Zieh modus von [NIEDER] an.

Der Multiplexer 77 wählt dadurch die hochwertigen 4 Bits aus den 7-Bit-Phasenfehler-Signalausgängen aus. Ferner gibt jeder Ladungspumpkreis 78-1 bis 78-4 den Strom aus, der dem Gewicht der hochwertigen 4 Bits entspricht.

Demgemäß werden die hochwertigen 4 Bits der 7-Bit-Digi tial-Fehlerwerte durch den D/A-Wandler 74 vom Typ einer Ladungspumpe in die Analog-Stromgröße umgewandelt, und danach durch das Filter 75 in eine Spannung umgewandelt, wodurch der verstärkungsgesteuerte Oszillator 76 gesteuert wird.

Nach der Beendigung dieses Ziehvorgangs gibt das Bit-Auswahlsignal eine [HOCH] Stationäroperation an. Dadurch wählt der Multiplexer 77 die niederwertigen 4 Bits aus den 7-Bit-Phasenfehlersignalen aus. Jeder Ladungspumpkreis 78-1 bis 78-4 gibt auch den Strom aus, der dem Gewicht der niederwertigen 4 Bits entspricht.

Mit dieser Verarbeitung werden die niederwertigen 4 Bits der 7-Bit-Digitial-Fehlerwerte, nachdem sie vom D/A-Wandler 74 vom Typ einer Ladungspumpe in die Analog-Strom größe umgewandelt werden, durch das Filter 75 in eine Span nung umgewandelt, wodurch der Verstärkungssteueroszillator 76 gesteuert wird.

Als nächstes wird ein weiteres Beispiel der Phasensyn chronisationsschaltung angegeben.

Wenn im Partial-response-Regenerationssystem die Phase des Synchrontakts verschoben wird, tritt ein Demodulations fehler des Ausgangssignals eines Aufzeichnungskanals auf. Daher ist es erforderlich, daß die Phase des Synchrontakts auf der Basis eines Phasenfehlers korrigiert wird, der aus einem entzerrten Amplitudenwert und einem Bestimmungswert detektiert wird.

Normalerweise wird die Phasendifferenz in der Lesever arbeitung in Form einer Spannungsdifferenz ausgegeben, und daher involviert ein Glättungsfilter die Verwendung eines gm-Verstärkerfilters, das als Filter vom Spannungssteuertyp definiert ist. Dieses gm-Verstärkerfilter ist ein Filter mit einer derartigen Konstruktion, daß eine Vielzahl von gm-Ver stärkern in Serie geschaltet sind, und ein Kondensator ist in der Rückkopplungsschleife vorgesehen.

Der Grund, warum dieses Spannungssteuerfilter aus dem gm-Verstärkerfilter besteht, ist, daß der gm-Verstärker eine Sperrfrequenz variabel machen kann. Dies ist nämlich hinsichtlich der Steuerung der Sperrfrequenz pro Zone auf der Magnetplatte vorteilhaft.

Das gm-Verstärkerfilter weist insofern ein Problem auf, als die Konfiguration davon kompliziert ist, und der Maßstab der Schaltung zunimmt. Außerdem führt die komplizierte Kon figuration zum Problem der Preissteigerung.

Nun wird eine Phasensynchronisationsschaltung zur Ver einfachung der Schaltungskonfiguration des Spannungssteuer filters gezeigt.

Fig. 29 ist ein Blockbild der Phasensynchronisations schaltung in einer Ausführungsform der vorliegenden Erfin dung. Fig. 30 ist ein Blockbild einer Spannungsdifferenz-Arith metikeinheit in Fig. 29. Fig. 31 ist ein Zeitdiagramm in der Nicht-Leseverarbeitung in Fig. 29. Fig. 32 ist ein Zeit diagramm in der Leseverarbeitung in Fig. 29.

Mit Bezugnahme auf Fig. 29 ist ein externer Oszillator 80 aus einem Kristalloszillator konstruiert. Dann erzeugt der externe Oszillator 80 Takte mit einer festgelegten Periode. Ein Frequenzphasenkomparator 81 vergleicht einen Ausgangstakt des externen Oszillators 80 mit einem Synchron takt des Spannungssteueroszillators 76, und gibt ein Signal (Phasendifferenzsignal) aus, das einer Phasendifferenz ent spricht. Ein Phasen/Spannungs-Wandler 82 wandelt das vom Frequenzphasenkomparator 81 übertragene Phasendifferenzsi gnal in eine Spannung um.

Der Partialentzerrer 15 ist, wie vorstehend angegeben, aus dem Kosinusentzerrer konstruiert. Eine Spannungsdiffe renz-Arithmetikeinheit 79 umfaßt eine Abtastschaltung, die aus einem A/D-Wandler und einer in Fig. 30 gezeigten Phasen differenz-Arithmetikschaltung besteht, wie. Die Spannungs differenz-Arithmetikeinheit 79 veranlaßt anschließend die Abtastschaltung, eine Abtastung eines Signals nach der Ent zerrung durch den Synchrontakt vorzunehmen. Die Spannungs differenz-Arithmetikeinheit 79 berechnet ein Spannungs signal, das eine Phasendifferenz angibt, aus einer Amplitude des abgetasteten Signals.

Ein Spannungssteuerfilter 77 sperrt eine Hochfrequenz komponente des Spannungssignals, das von der Spannungsdiffe renz-Arithmetikeinheit 79 oder einem Phasen/Spannungs-Wandler 82 übertragen wird, und ist aus einer Integralschal tung konstruiert. Diese Integralschaltung besteht aus einem Eingangswiderstand R1, einem Stromeinstellwiderstand R2, der zwischen dem Eingangswiderstand R1 und Erde angeschlossen ist, und einem Kondensator C. Demgemäß bildet diese Inte gralschaltung ein bekanntes passives Filter vom Integra tionstyp.

Der spannungsgesteuerte Oszillator 76 erzeugt den Syn chrontakt mit einer der Spannung entsprechenden Phase. Dieser Synchrontakt wird in den Frequenzphasenkomparator 81 und die Spannungsdifferenz-Arithmetikeinheit 79 eingegeben. Ein Schaltungskreis 83 verbindet beim Lesen durch den Kopf das Spannungssteuerfilter 77 mit der Spannungsdifferenz-Arith metikeinheit 79, verbindet jedoch beim Nicht-Lesen durch den Kopf das Spannungssteuerfilter 77 mit dem Phasen/Spannungs-Wandler 82.

Die Phasendifferenz-Arithmetikschaltung der Spannungs differenz-Arithmetikeinheit wird mit Bezugnahme auf Fig. 30 erläutert.

Eine Ternärbestimmungsschaltung 790 vergleicht den Ab tastwert Y(n) mit den beiden Schnittpegeln S1, S2, und führt eine Bestimmung in Form der Bestimmungswerte X(n) von [+1], [0], [-1] aus. Ein erstes Verzögerungselement 791 bewirkt eine Abtastverzögerung des Abtastwerts Y(n), wodurch Y(n-1) erhalten wird. Ein zweites Verzögerungselement 792 bewirkt die eine Abtastverzögerung des Bestimmungswerts X(n), wo durch X(n-1) erhalten wird. Ein erster Multiplikator 793 multipliziert Y(n-1) mit X(n). Ein zweiter Multiplikator 794 multipliziert Y(n) mit X(n-1). Ein Addierer 795 subtrahiert einen Ausgang Y(n)·X(n-1) des zweiten Multiplikators 794 von einem Ausgang Y(n-1) X(n) des ersten Multiplikators 793, wodurch eine Phasendifferenz Δτ(n) erhalten wird.

Als nächstes wird die Operation der Schaltung in Fig. 29 beschrieben. Wenn der Kopf ein Signal auf dem Magnetplatten medium liest, verbindet der Schaltungskreis 83 das Span nungssteuerfilter 77 mit der Spannungsdifferenz-Arithmetik einheit 79. Dann wird eine PLL-Schleife des Partialentzer rers 15, der Spannungsdifferenz-Arithmetikeinheit 79, des Spannungssteuerfilters 77 und des spannungsgesteuerten Oszillators 76 gebildet.

In dieser PLL-Schleife wird in der Leseverarbeitung die Wellenform des vom Plattenmedium gelesenen Signals vom Partialentzerrer 15 entzerrt, der als Entzerrer für die Partial-response-Regeneration dient. Wie in Fig. 32 veran schaulicht, wird die Wellenform des entzerrten Signals einer Abtastung im A/D-Wandler der Spannungsdifferenz-Arithmetik einheit 79 zu einer Zeiteinstellung des Synchrontakts des Spannungssteueroszillators 76 unterzogen. Die Ternärbestim mungsschaltung 790 führt eine Ternärbestimmung in bezug auf den Abtastwert Y(n) aus.

Wie in Fig. 32 gezeigt, ist eine Differenz Δa zwischen der Amplitude des Abtastwerts Y(n) und einer Referenzspan nung a proportional zu einer Phasendifferenz ΔT(n). Die Phasendifferenz-Arithmetikschaltung der Spannungsdifferenz-Arith metikeinheit 79, die in Fig. 30 gezeigt ist, berechnet die Phasendifferenz Δτ(n) in der oben angegebenen Formel. Das heißt, der Addierer 795 erhält eine Differenz zwischen dem Ausgang Y(n-1)·X(n) des ersten Multiplikators 793 und dem Ausgang Y(n)·X(n-1) des zweiten Multiplikators 794. Der Spannungsausgang Δτ(n) dieses Addierers 795 ist Y(n-1)·X(n)-Y(n)·X(n-1).

Die Spannungsdifferenz-Arithmetikeinheit 79 glättet dieses Spannungssignal unter Verwendung den Kondensators C. Dann wird der spannungsgesteuerte Oszillator 76 durch einen Ausgang des Spannungssteuerfilters 77 gesteuert. Mit dieser Verarbeitung wird der als Ausgang des spannungsgesteuerten Oszillators 76 definierte Takt mit dem Lesesignal synchroni siert.

Bei einer anderen Verarbeitung als der Leseverarbeitung verbindet jedoch der Schaltungskreis 83 das Spannungssteuer filter 77 mit dem Phasen/Spannungs-Wandler 82. Dadurch wird eine PLL-Schleife des externen Oszillators 80, des Phasen komparators 81, des Phasen/Spannungs-Wandlers 82, des Span nungssteuerfilters 77 und des Spannungssteueroszillators 76 gebildet.

Diese Operation wird mit Bezugnahme auf Fig. 31 erläu tert. In den Frequenzphasenkomparator 81 werden ein Ausgang des externen Oszillators 80 und ein Ausgang des spannungsge steuerten Oszillators 76 eingegeben. Der Frequenzphasenkom parator 81 gibt ein Signal aus, das der Phasendifferenz zwi schen dem Ausgang des externen Oszillators 80 und dem Aus gang des spannungsgesteuerten Oszillators 76 entspricht. Der Phasen/Spannungs-Wandler 82 gibt ein Spannungssignal aus, das dem Phasendifferenzsignal davon entspricht. Dann wird diese Spannung durch das Spannungssteuerfilter 77 geglättet, wodurch der spannungsgesteuerte Oszillator 76 gesteuert wird.

Auf diese Weise ist das Spannungssteuerfilter 77 aus dem passiven Filter konstruiert, das aus der Integralschal tung besteht, und daher kann das Spannungssteuerfilter mit niedrigen Kosten leicht konstruiert werden. Auch kann eine Differenz zwischen den Frequenzcharakteristiken in der radi alen Richtung der Magnetplatte bis zu einem gewissen Ausmaß vom spannungsgesteuerten Oszillator 76 absorbiert werden.

Gemäß dieser Ausführungsform wurde der Partialentzerrer als einer erläutert, der den Analogausgang aufweist. Wie in Fig. 1 veranschaulicht, ist jedoch der A/D-Wandler vor dem Kosinusentzerrer vorgesehen, und außerdem kann der Kosinus entzerrer aus einem Digitalentzerrer konstruiert sein. In diesem Fall ist der A/D-Wandler der Spannungsdifferenz-Arith metikeinheit 79 nicht erforderlich.

Wie oben erläutert, besteht das Spannungssteuerfilter der Phasensynchronisationsschaltung aus dem Filter vom Inte grationstyp, was zu einer vereinfachten Konfiguration führt. Ferner wird das Filter vom Integrationstyp verwendet, und daher kann eine billige Konstruktion vorgesehen werden.

Als nächstes erfolgt eine Erläuterung eines modifizier ten Beispiels der Phasensynchronisationsschaltung, wenn der MR-Kopf eingesetzt wird.

In der Phasensynchronisationsschaltung ist der Phasen fehlerwert Δ(n) durch den folgenden Vergleichsausdruck definiert:

Δτ(n) = Y(n)·X(n-1)-Y(n-1)·X(n).

Dann erzeugt der Spannungssteueroszillator einen derar tigen Synchrontakt, daß dieser Phasenfehlerwert Δτ(n) Null wird.

Wie in Fig. 33 veranschaulicht, ist verglichen mit einem phasensynchronen Zustand der nicht-phasenasynchrone Zustand wie folgt. Das heißt, wie im Beispiel (1) gezeigt, wenn der Bestimmungswert von zwei konsekutiven Datenwerten (1, 1) ist, wird durch den obigen Vergleichsausdruck der Phasen fehlerwert Δτ(n) wie folgt definiert:

Δτ(n) = Y(n)·1-Y(n-1)·1 = Y(n)-Y(n-1).

Es wird nämlich eine Pegeldifferenz in den Daten bei individueller Bestimmung als [1] in Form eines Phasenfehlers detektiert.

Ähnlich wird, wie in Beispiel (2) gezeigt, wenn der Be stimmungswert von zwei konsekutiven Datenwerten (-1, 0) ist, der Phasenfehlerwert Δτ(n) wie folgt ausgedrückt:

Δτ(n) = Y(n)·-1-Y(n-1)·0 = -Y(n).

Diesmal wird nämlich der Datenpegel bei der Bestimmung als [0] in Form des Phasenfehlers detektiert.

Daher wird gemäß dem Phasensynchronisationssystem der Phasenfehler zwischen den Daten und dem Takt nicht als Zeit zone, sondern als Pegelvariation detektiert. Dann wird dieser Phasenfehler zur Phasensynchronisationsschaltung zu rückgeführt, wodurch die Phasensynchronisationssteuerung durchgeführt wird.

Wenn die Regeneration vom Magnetplattenmedium die Ver wendung des MR-Kopfs involviert, wie in Fig. 34 veranschau licht, wird außerdem eine positive/negative Asymmetrie der Lesewellenform erzeugt. Diese Wellenformasymmetrie tritt folglich in Form eines Versetzungsfehlers ΔE auf, wenn der Bestimmungswert [0] ist. In Beispiel (3) in Fig. 34 ist der Phasenfehlerwert Δτ(n) beispielsweise gegeben durch:

Δτ(n) = Y(n)·1-Y(n-1)·0 = Y(n) = ΔE.

Ähnlich wird in Beispiel (4) in Fig. 34 der Phasen fehlerwert Δτ(n) ausgedrückt als:

Δτ(n) = Y(n)·0-Y(n-1)·1 = Y(n-1) = ΔE.

Demgemäß folgt daraus, wie in Fig. 34 gezeigt, daß auch in einem Zustand, wo die Daten synchron mit dem Takt sind, der Phasenfehlerwert ΔE zusätzlich zum ursprünglichen Fehler in bezug auf die [0] enthaltenden Daten enthält.

Aus diesem Grund geht die Synchronisation mit den Daten danach verloren, und dies kann ein Grund für die Erzeugung eines Demodulationsfehlers sein.

Nun wird eine Phasensynchronisationsschaltung gezeigt, um einen Phasenkorrekturfehler aufgrund einer Asymmetrie der Lesewellenform zu vermeiden, wenn der MR-Kopf als Lesekopf verwendet wird.

Fig. 35 ist ein Blockbild, das ein weiteres modifizier tes Beispiel der Phasensynchronisationsschaltung der vorlie genden Erfindung zeigt. Fig. 36 ist ein Schaltbild der Feh lerdetektionsschaltung in Fig. 35. Fig. 37 ist ein Zeitdia gramm in der Konstruktion in Fig. 35.

Mit Bezugnahme auf Fig. 35 sind die gleichen Elemente wie die in Fig. 1 gezeigten mit denselben Bezugszahlen mar kiert. Wie in Fig. 35 gezeigt, enthält die Phasensynchronisa tionsschaltung eine Binär/Ternärbestimmungseinheit 84, einen Phasenkomparator 85 und einen spannungsgesteuerten Oszilla tor (VCO) 76. Die Binär/Ternärbestimmungseinheit 84 führt eine Binärbestimmung des Amplitudenwerts Yn im Spaltmuster des Lesesignals durch, und nimmt dann eine Ternärbestimmung des Amplitudenwerts Yn im Datenmuster vor. Der Phasenkompa rator 85 berechnet den Phasenfehlerwert Δτ(n) aus dem Ampli tudenwert Yn und dem Bestimmungswert Xn.

Die Fehlerdetektionsschaltung 86 detektiert, daß das Lesesignal in einem Meßbereich des Spaltmusters ist, aus einem Binär/Ternärbestimmungs-Schaltsignal und einem Daten lesesignal. Die Fehlerdetektionsschaltung 86 detektiert den Versetzungsfehlerwert ΔE aus dem Amplitudenwert Y(n) und dem Bestimmungswert X(n). Dann hält die Fehlerdetektionsschal tung 86 den Versetzungsfehlerwert ΔE, und gibt den Verset zungsfehlerwert ΔE nur dann aus, wenn der Bestimmungswert X(n) [0] ist.

Ein Subtrahierer 87 subtrahiert den Versetzungsfehler wert ΔE vom Amplitudenwert Y(n), und gibt einen subtrahier ten Ausgang (Yn-ΔE) an den Phasenkomparator 85 aus.

Die Fehlerdetektionsschaltung 86 wird mit Bezugnahme auf Fig. 36 erläutert.

Wie in Fig. 36 veranschaulicht, decodiert ein Decoder 820 den Bestimmungswert X(n), und gibt ein Decodiersignal S1 aus. Wenn der Bestimmungswert X(n) [0] ist, erzeugt das Decodiersignal S1 einen Ausgang, der einen Niederpegel an nimmt. In anderen Fällen erzeugt das Decodiersignal S1 einen Ausgang, der einen Hochpegel annimmt.

Ein UND-Gatter 821 gibt nur dann einen VCO-Takt als Takt S2 aus, wenn das von der nicht veranschaulichten Steu erschaltung ausgegebene Binär/Ternärbestimmungs-Schaltsignal auf dem Hochpegel ist, das Datenlesesignal auf dem Hochpegel ist, und das Decodiersignal S1 auf dem Niederpegel ist. Das heißt, das UND-Gatter 821 gibt nur dann den Takt aus, wenn der Bestimmungswert X(n) im Meßbereich des Spaltmusters Null ist.

Ein Schieberegister 822 ist aus 4-stufigen Schieberegi stern 822a bis 822d konstruiert. Die oben beschriebenen Takte werden in die 4-stufigen Schieberegister 822a bis 822d eingegeben. Das höchstwertige Bit des Amplitudenwerts Y(n) wird in das Schieberegister 822a der ersten Stufe von den 4-stufigen Schieberegistern 822a bis 822d eingegeben.

Inverterschaltungen 823a bis 823d invertieren Ausgänge S3 bis S6 der entsprechenden Schieberegister 822a bis 822d. Ein UND-Gatter 824a nimmt das UND der Ausgänge der einzelnen Inverterschaltungen 823a bis 823d auf. Ein UND-Gatter 824b nimmt das UND der Ausgänge S3 bis S6 der Schieberegister 822a bis 822d auf. Ein ODER-Gatter 825 nimmt das ODER (Logiksumme) der Ausgänge des UND-Gatters 824a, 824b auf.

Ein Subtrahierer 826 subtrahiert einen Mittenwert des A/D-Wandlers 14 vom Amplitudenwert Y(n). Ein Register 827 hält einen Ausgang des Subtrahierers 826 ansprechend auf ein Signal S7 des UND-Gatters 825.

Eine Inverterschaltung 828 invertiert den Decodieraus gang S1 des Decoders 820. Ein UND-Gatter 829 gibt den Ver setzungsfehlerwert ΔE des Registers 827 in Übereinstimmung mit einem Ausgang der Inverterschaltung 828 aus.

Beim ersten Einsatz wird die Operation in der Konstruk tion in Fig. 35 erläutert.

Eine GS-Komponente des Lesesignals des Lesekopfs wird durch eine WS-Kopplung gesperrt, die aus einem Kondensator der Kopf-IC-Schaltung 11 konstruiert ist. Ein Verstärkungs steuerverstärker 12 unter den Entzerrerfiltern 12, 13 und der Verstärkungssteuerverstärker erteilt dem einzugebenden Lesesignal eine Verstärkung, und gibt dieses aus.

Ferner zeigt das Entzerrerfilter 13 die (1+D) Charakte ristik, und entzerrt einen Ausgang des Verstärkungssteuer verstärkers fest. Als nächstes bewirkt der A/D-Wandler 14 das Abtasten, wenn nT + τ, durch den Synchrontakt, und gibt einen Digital-Abtastwert aus. Der Kosinusentzerrer 15 ent zerrt automatisch den Digital-Abtastwert in Übereinstimmung mit der Partial-response-Charakteristik in der radialen Richtung der Platte und gibt den Amplitudenwert Y(n) aus.

Andererseits ist, wie in Fig. 37 veranschaulicht, der vor dem Datenmusterbereich gebildete Spaltmusterbereich ein Bereich, in dem die Bestimmungswerte [1], [-1] abwechselnd auftreten. Hier führt die Binär/Ternärbestimmungseinheit 84 eine Binärbestimmung durch. Dann berechnet der Phasenkompa rator 85 einen Phasenfehler im oben angegebenen Vergleichs ausdruck in Übereinstimmung mit diesem Binärbestimmungswert und dem Amplitudenwert, wodurch der spannungsgesteuerte Oszillator 76 gesteuert wird. Mit dieser Verarbeitung im Spaltmuster wird die Taktphase synchronisiert.

Wenn diese Bestimmungswerte [1], [-1] abwechselnd im Spaltmusterbereich auftreten, tritt der Versetzungsfehler wert des MR-Kopfs nicht auf. Andererseits tritt im Daten musterbereich der Bestimmungswert [0] auf, und daher ist der Versetzungsfehlerwert ersichtlich. Im Datenmusterbereich reicht die Messung des Versetzungsfehlers nicht aus, und daher wird im Spaltmuster eine Versetzungsfehlergröße ge messen.

Zu diesem Zweck ist ein ternärer Meßbereich im Spalt musterbereich gebildet. Dieser Meßbereich ist nach dem obi gen binären Bereich vorgesehen. Das heißt, nach der Durch führung der Binärphasensynchronisation ist der Versetzungs fehler zu detektieren. Ein Muster, das eine Sequenz einer Vielzahl von Bestimmungswerten [0] enthält, wird in diesem Meßbereich gebildet. Wie in Fig. 37 veranschaulicht, wird hier ein derartiges Muster verwendet, daß, wenn zwei Bestim mungsdatenwerte [0] aufeinanderfolgen, zwei Bestimmungs datenwerte [-1] aufeinanderfolgen, und ferner zwei Bestim mungsdatenwerte [0] aufeinanderfolgen.

Wie oben beschrieben, ist es beim Vorsehen des die Se quenz von Bestimmungswerten [0] enthaltenden Bereichs mög lich, die Messung des Versetzungsfehlers auf der Basis des Amplitudenwerts, der ja auch der Bestimmungswert [0] ist, zu verhindern. Dadurch kann der Versetzungsfehler genau detek tiert werden.

Demgemäß detektiert die Fehlerdetektionsschaltung 86 den Meßbereich aus dem Binär/Ternärdetektions-Schaltsignal und dem Datenlesesignal, das ankommt, um den Hochpegel aus der Überschrift des Datenmusters zu nehmen. Dann berechnet die Fehlerdetektionsschaltung 86 den Versetzungsfehlerwert ΔE aus dem Amplitudenwert Y(n), wenn der Bestimmungswert X(n) [0] ist, und hält diesen Wert.

Dann gibt im Datenmusterbereich, entsprechend der Tat sache, daß der Bestimmungswert X(n) [0] ist, die Fehlerde tektionsschaltung 86 diesen Versetzungsfehlerwert ΔE an den Subtrahierer 87 aus. Wie in Fig. 37 gezeigt, subtrahiert daher der Subtrahierer 87 den Versetzungsfehlerwert ΔE vom Amplitudenwert Y(n) nur dann, wenn der Bestimmungswert [0] ist.

Wenn der Bestimmungswert Y(n) hingegen [1] oder [-1] ist, gibt die Fehlerdetektionsschaltung 86 den Versetzungs fehlerwert nicht aus, und daher gibt der Subtrahierer 87 den Amplitudenwert Y(n) aus wie er ist. Das heißt, der Subtra hierer dient als bloßer Puffer.

Auf diese Weise wird der Amplitudenwert Y(n), von dem der Versetzungsfehlerwert ΔE des MR-Kopfs subtrahiert wird, in den Phasenkomparator 85 eingegeben. Mit dieser Verarbei tung führt der Phasenkomparator 85 die Berechnung auf Basis der obigen Phasenfehler-Berechnungsformel aus, wodurch der Phasenfehler Δτ(n) berechnet wird. Aus diesem Grund wird der Spannungssteueroszillator 76 durch diesen Phasenfehler ge steuert, und erzeugt daher die Taktphasensynchronisation mit dem Eingangssignal.

Die Operation in der Konstruktion in Fig. 36 wird be schrieben.

Der Decoder 820 decodiert den Bestimmungswert X(n), und erzeugt, wenn der Bestimmungswert X(n) [0] ist, einen Nie derpegelausgang. Ferner nimmt das Binär/Ternärbestimmungs-Schalt signal den Hochpegel ab dem Startpunkt des Spalt muster-Meßbereichs an. Das Datenlesesignal nimmt auch ab dem Startpunkt des Datenmusterbereichs den Niederpegel an.

Das UND-Gatter 821 gibt nur dann den VCO-Takt als Takt S2 aus, wenn das Binär/Ternärbestimmungs-Schaltsignal auf dem Hochpegel ist, das Datenlesesignal auf dem Hochpegel ist, und das Decodiersignal S1 auf dem Niederpegel ist. Das heißt, das UND-Gatter 821 gibt nur dann den Takt S2 aus, wenn der Bestimmungswert x(n) im Meßbereich des Spaltmusters Null ist.

Als nächstes wird das höchstwertige Bit des Amplituden werts Y(n) in das Schieberegister 822a der ersten Stufe von den 4-stufigen Schieberegistern 822a bis 822d eingegeben. Demgemäß wird das höchstwertige Bit des Amplitudenwerts Y(n), wenn der Bestimmungswert X(n) [0] ist, sequentiell in den Schieberegistern 822a bis 822d gesetzt. Hier ist das MSB des Amplitudenwerts Y(n) [1], wenn der Amplitudenwert nicht kleiner ist als eine Mittenspannung des A/D-Wandlers 14. Wenn der Amplitudenwert hingegen geringer ist als die Mit tenspannung des A/D-Wandlers 14, ist das MSB [0].

Wie in Fig. 37 veranschaulicht, wenn alle Amplituden werte Y(n) der Bestimmungswerte X(n) von [0] im Meßbereich die Mittenspannung sind oder größer, nehmen demgemäß die Ausgänge S3 bis S6 der entsprechenden Flip-Flops 822a bis 822d den Hochpegel an. Daher nimmt der Ausgang S7 des UND-Gatters 825 den Hochpegel an. Dadurch hält das Register 827 den Versetzungsfehlerwert ΔE, der durch das Subtrahieren der Mittenspannung vom Amplitudenwert Y(n) des Subtrahierers 826 erhalten wird.

Wenn alle Amplitudenwerte Y(n) der Bestimmungswerte X(n) von [0] im Meßbereich kleiner sind als die Mittenspan nung, nehmen hier die Ausgänge S3 bis S6 der entsprechenden Flip-Flops 822a bis 822d den Niederpegel an. Daher nimmt der Ausgang S7 des UND-Gatters 825 den Hochpegel an. Dadurch hält das Register 827 den Versetzungsfehlerwert ΔE, der durch das Subtrahieren der Mittenspannung vom Amplitudenwert Y(n) des Subtrahierers 826 erhalten wird.

Wie oben erläutert, wird sowohl in dem Fall, wo alle Amplitudenwerte Y(n) der Bestimmungswerte X(n) von [0] im Meßbereich die Mittenspannung sind oder größer, als auch in dem Fall, wo all diese Amplitudenwerte Y(n) der Bestimmungs werte kleiner sind als die Mittenspannung, der Fehler gemes sen. Dies ist darauf zurückzuführen, daß in Abhängigkeit von den Charakteristiken des MR-Kopfs der Versetzungsfehler die Mittenspannung ist oder größer und kleiner als die Mitten spannung.

Ferner sind die Fälle, wo alle Amplitudenwerte Y(n) der Bestimmungswerte X(n) von [0] die Mittenspannung sind oder größer und kleiner als die Mittenspannung, im Meßbereich ge setzt. Der Grund dafür liegt in der Detektion des stabilen Versetzungswerts im Spaltmusterbereich.

Andererseits wird der Decodierausgang S1 des Decoders 820 von der Inverterschaltung 28 invertiert, und in das UND-Gatter 829 eingegeben. Demgemäß gibt das UND-Gatter 829 den Versetzungsfehlerwert ΔE des Registers 827 nur dann an den Subtrahierer 87 aus, wenn der Bestimmungswert X(n) [0] ist. Das UND-Gatter 829 gibt auch [0] aus, wenn der Bestimmungs wert X(n) [1] oder [-1] ist.

Wie in Fig. 37 veranschaulicht, subtrahiert daher der Subtrahierer 87 den Versetzungsfehlerwert ΔE nur dann vom Amplitudenwert Y(n), wenn der Bestimmungswert X(n) [0] ist.

Wenn der Bestimmungswert X(n) hingegen [1] oder [-1] ist, gibt die Fehlerdetektionsschaltung 86 [0] aus, und daher gibt der Subtrahierer 87 den Amplitudenwert Y(n) aus wie er ist. Das heißt, der Subtrahierer 87 dient als bloßer Puffer.

Daher wird die Versetzungsgröße des MR-Kopfs aus dem Spaltmuster detektiert und vom Amplitudenwert des Daten musters subtrahiert. Deshalb ist es möglich, den VCO-Takt fehler aufgrund der dem MR-Kopf eigenen Wellenformasymmetrie zu reduzieren. Ferner sind alle Schaltungen aus Logikschal tungen konstruiert und daher für eine Transformation in LSI geeignet.

Wie oben beschrieben, wird die Versetzungsgröße des MR-Kopfs aus dem Spaltmuster detektiert und vom Amplitudenwert des Datenmusters subtrahiert. Daher kann der VCO-Taktfehler aufgrund der dem MR-Kopf eigenen Wellenformasymmetrie redu ziert werden. Ferner sind alle Schaltungen aus Logikschal tungen konstruiert und daher für eine Transformation in LSI geeignet.

Obwohl die vorliegende Erfindung bisher anhand von Aus führungsformen beschrieben wurde, können die Ausführungsfor men in verschiedensten Formen im Bereich des Grundgedankens der vorliegenden Erfindung modifiziert werden, und diese Modifikationen sind nicht vom Umfang der vorliegenden Erfin dung ausgeschlossen.

Claims

1. PRML-Regenerationsvorrichtung zum Regenerieren eines von einem Kopf aus einem Speichermedium gelesenen Signals, mit:
einer Wellenform-Entzerrerschaltung zum Entzerren der Wellenform des Lesesignals;
einem Decoder der größten Wahrscheinlichkeit oder Maxi mum-likelihood-Decoder zum Maximum-likelihood-Decodieren, nach dem Erhalten eines Bestimmungswerts durch das Ver gleichen des entzerrten Ausgangs mit oberen und unteren Schnittpegeln, dieses Bestimmungswerts; und
einer Steuerschaltung zum variablen Setzen einer Distanz zwischen dem oberen Schnittpegel und dem unteren Schnittpegel des genannten Maximum-likelihood-Decoders.

2. PRML-Regenerationsvorrichtung nach Anspruch 1, ferner mit einem Speicher zum Halten der Distanz, die jedem einer Vielzahl von Köpfen entspricht,
bei der die genannte Steuerschaltung die dem genannten ausgewählten Kopf entsprechende Distanz aus dem genannten Speicher liest und die Distanz im genannten Maximum-likeli hood-Decoder setzt.

3. PRML-Regenerationsvorrichtung nach Anspruch 1 oder 2, ferner mit:
einem Decoder zum Konvertieren von m-Bit-Ausgängen, die in n-Bits (m < n) Maximum-likelihood-decodiert werden; und
einer ECC-Schaltung zum Detektieren eines Fehlers aus den decodierten n-Bit-Ausgängen und Korrigieren des Fehlers,
bei der die genannte Steuerschaltung eine derartige ge setzte Distanz mißt, um den detektierten Fehler der genann ten ECC-Schaltung durch das Ändern der oberen und unteren Schnittpegel zu minimieren.

4. PRML-Schaltung nach Anspruch 2, ferner mit:
einem Decoder zum Konvertieren von m-Bit-Ausgängen, die in n-Bits (m < n) Maximum-likelihood-decodiert werden; und
einer ECC-Schaltung zum Detektieren eines Fehlers aus den decodierten n-Bit-Ausgängen und Korrigieren des Fehlers,
bei der die genannte Steuerschaltung, pro Kopf, eine derartige gesetzte Distanz mißt, um den detektierten Fehler der genannten ECC-Schaltung durch das Ändern der oberen und unteren Schnittpegel zu minimieren, und diese gesetzte Distanz im genannten Speicher speichert.

5. PRML-Regenerationsvorrichtung nach einem der Ansprüche 1 bis 4, ferner mit einem Speicher zum Halten der Distanzen in einer Vielzahl vorherbestimmter Zylinderpositionen auf der genannten Speicherplatte in bezug auf die genannte Viel zahl von Köpfen,
bei der die genannte Steuerschaltung die dem genannten ausgewählten Kopf entsprechende Distanz und die ausgewählte Zylinderposition liest, und die Distanz im genannten Maxi mum-likelihood-Decoder setzt.

6. PRML-Regenerationsvorrichtung nach einem der Ansprüche 1 bis 5, bei welcher der genannte Maximum-likelihood-Decoder die oberen und unteren Schnittpegel in Übereinstimmung mit dem Bestimmungswert ändert.

7. PRML-Regenerationsvorrichtung nach einem der Ansprüche 1 bis 6, bei welcher die genannte Wellenform-Ent zerrerschaltung ein Register zum Setzen eines Einstellwerts aus der genannten Steuerschaltung enthält.

8. PRML-Regenerationsvorrichtung nach Anspruch 7, ferner mit einem Speicher zum Speichern des jedem der genannten Vielzahl von Köpfen entsprechenden Einstellwerts,
wobei die genannte Steuerschaltung den dem genannten ausgewählten Kopf entsprechenden Einstellwert aus dem ge nannten Speicher liest, und den Einstellwert im genannten Register setzt.

9. PRML-Regenerationsvorrichtung nach einem der Ansprüche 1 bis 8, bei der die genannte Wellenform-Entzerrerschaltung enthält:
einen Verstärkungssteuerverstärker zum Erteilen einer Verstärkung an das Lesesignal;
ein elektrisches Filter zum festen Entzerren eines Aus gangs des genannten Verstärkungssteuerverstärkers;
einen Analog-Digital-Wandler zum Umwandeln eines Aus gangs des genannten elektrischen Filters in einen Digital wert; und
einen Kosinusentzerrer zum Entzerren eines Ausgangs des genannten Analog-Digital-Wandlers, und
wobei die genannte Steuerschaltung einen Versetzungs wert in einem Register des genannten Analog-Digital-Wandlers setzt.

10. PRML-Regenerationsvorrichtung nach einem der Ansprüche 1 bis 9, bei der die genannte Steuerschaltung einen derar tigen Versetzungswert des genannten Analog-Digital-Wandlers mißt, daß der Ausgang des genannten Kosinusentzerrers in einem Zustand, wo das Lesen vom genannten Kopf nicht durch geführt wird, Null wird.

11. PRML-Regenerationsvorrichtung nach einem der Ansprüche 1 bis 10, ferner mit einer Treibschaltung zum Treiben des aus einem MR-Kopf konstruierten Kopfs,
wobei die genannte Steuerschaltung einen Treibstromwert in einem Register der genannten Kopftreibschaltung setzt.

12. PRML-Regenerationsvorrichtung nach Anspruch 11, bei der die genannte Wellenform-Entzerrerschaltung enthält:
einen Verstärkungssteuerverstärker zum Erteilen einer Verstärkung an das Lesesignal;
ein elektrisches Filter zum festen Entzerren eines Aus gangs des genannten Verstärkungssteuerverstärkers;
einen Analog-Digital-Wandler zum Umwandeln eines Aus gangs des genannten elektrischen Filters in einen Digital wert; und
einen Kosinusentzerrer zum Entzerren eines Ausgangs des genannten Analog-Digital-Wandlers, und
wobei die genannte Steuerschaltung einen derartigen Treibstromwert des genannten Kopfs mißt, daß eine Fehler größe des Lesesignals aus dem Ausgang des genannten Kosinus entzerrers in einem Zustand, wo das Lesen vom genannten Kopf durchgeführt wird, minimiert wird.

13. PRML-Regenerationsvorrichtung nach einem der Ansprüche 1 bis 7, bei der die genannte Wellenform-Entzerrerschaltung enthält:
einen Verstärkungssteuerverstärker zum Erteilen einer Verstärkung an das Lesesignal;
ein elektrisches Filter zum festen Entzerren eines Aus gangs des genannten Verstärkungssteuerverstärkers;
einen Analog-Digital-Wandler zum Umwandeln eines Aus gangs des genannten elektrischen Filters in einen Digital wert; und
einen Kosinusentzerrer zum Entzerren eines Ausgangs des genannten Analog-Digital-Wandlers, und
wobei die genannte Steuerschaltung einen Einstellwert des genannten Filters in einem Register des genannten elek trischen Filters setzt.

14. PRML-Regenerationsvorrichtung nach Anspruch 13, bei der die genannte Steuerschaltung einen derartigen Einstellwert des genannten elektrischen Filters aus dem Ausgang des ge nannten Kosinusentzerrers in einem Zustand, wo das Lesen vom genannten Kopf durchgeführt wird, mißt.

15. PRML-Regenerationsvorrichtung nach einem der Ansprüche 1 bis 7, bei der die genannte Wellenform-Entzerrerschaltung enthält:
einen Verstärkungssteuerverstärker zum Erteilen einer Verstärkung an das Lesesignal;
ein elektrisches Filter zum festen Entzerren eines Aus gangs des genannten Verstärkungssteuerverstärkers;
einen Analog-Digital-Wandler zum Umwandeln eines Aus gangs des genannten elektrischen Filters in einen Digital wert; und
einen Kosinusentzerrer zum Entzerren eines Ausgangs des genannten Analog-Digital-Wandlers, und
wobei die genannte Steuerschaltung einen Entzerrungs koeffizienten in einem Register des genannten Kosinusentzer rers setzt.

16. PRML-Regenerationsvorrichtung nach Anspruch 15, bei der die genannte Steuerschaltung den Entzerrungskoeffizienten des genannten Kosinusentzerrers aus dem Ausgang des genann ten Kosinusentzerrers in einem Zustand, wo das Lesen vom ge nannten Kopf durchgeführt wird, mißt.

17. PRML-Regenerationsvorrichtung zum Regenerieren eines von einem Kopf aus einem Speichermedium gelesenen Signals, mit:
einer Wellenform-Entzerrerschaltung zum Entzerren der Wellenform des Lesesignals; und
einem Maximum-likelihood-Decoder zum Maximum-likeli hood-Decodieren, nach dem Erhalten eines Bestimmungswerts durch das Vergleichen des entzerrten Ausgangs mit oberen und unteren Schnittpegeln, dieses Bestimmungswerts;
welcher Maximum-likelihood-Decoder enthält:
eine Ternärbestimmungsschaltung zum Durchführen einer Ternärbestimmung durch das Vergleichen des entzerrten Aus gangs mit den oberen und unteren Schnittpegeln und gleich zeitigen Ändern der oberen und unteren Schnittpegel in Über einstimmung mit dem Ergebnis der Bestimmung, wobei die ge nannte Ternärbestimmungsschaltung aus einem Speicher zum Speichern einer Entsprechungstabelle des entzerrten Ausgangs und des oberen oder unteren Schnittpegels zum Bestimmungs ergebnis und zum nächsten oberen oder unteren Schnittpegel konstruiert ist;
einen Datenpuffer zum Halten des Ternärbestimmungssi gnals; und
einer Korrekturschaltung zum Korrigieren des Ternärbe stimmungssignals des genannten Datenpuffers durch das Detek tieren eines Fehlers aus den konsekutiven Ternärbestimmungs signalen.

18. PRML-Regenerationsvorrichtung nach Anspruch 17, bei der der genannte Speicher die jedem der genannten Vielzahl von Köpfen entsprechende Entsprechungstabelle speichert.

19. PRML-Regenerationsvorrichtung nach Anspruch 17 oder 18, ferner mit einer Adressenmarken-Detektionsschaltung zum Erzeugen eines Adressenmarken-Detektionssignals in Überein stimmung mit der Tatsache, daß der genannte Datenpuffer eine vorherbestimmte Anzahl von Datenwerten [0] hält.

20. PRML-Regenerationsvorrichtung zum Regenerieren eines von einem Kopf aus einem Speichermedium gelesenen Signals, mit:
einer Wellenform-Entzerrerschaltung zum Entzerren der Wellenform des Lesesignals; und
einem Maximum-likelihood-Decoder zum Maximum-likeli hood-Decodieren, nach dem Erhalten eines Bestimmungswerts durch das Vergleichen des entzerrten Ausgangs mit oberen und unteren Schnittpegeln, dieses Bestimmungswerts;
welche Wellenform-Entzerrerschaltung enthält:
einen Verstärkungssteuerverstärker zum Erteilen einer Verstärkung an das Lesesignal;
ein elektrisches Filter zum festen Entzerren eines Aus gangs des genannten Verstärkungssteuerverstärkers;
einen Analog-Digital-Wandler zum Umwandeln eines Aus gangs des genannten elektrischen Filters in einen Digital wert;
einen Kosinusentzerrer zum Entzerren eines Ausgangs des genannten Analog-Digital-Wandlers;
einen Subtrahierer zum Erzeugen eines n-Bit-Amplituden fehlersignals durch das Subtrahieren einer Zielamplitude vom entzerrten Ausgang;
m-Stücke (m < n) von Ladungspumpkreisen zum Ausgeben elektrischer Ströme, die Gewichten der jeweiligen Bits ent sprechen, an den genannten Verstärkungssteuerverstärker; und
einen Multiplexer zum Auswählen hochwertiger m-Bits aus den n-Bit-Fehlersignalen, wenn in einer Ziehoperation, und niederwertiger m-Bits daraus, wenn in einer Stationäropera tion, und Ausgeben der ausgewählten Bits an die genannten Ladungspumpkreise.

21. PRML-Regenerationsvorrichtung nach Anspruch 20, bei welcher ein Stromwert jeder der genannten Ladungspumpkreise in Übereinstimmung mit einem Zieh/Stationäroperationssignal gesteuert wird.

22. PRML-Regenerationsvorrichtung zum Regenerieren eines von einem Kopf aus einem Speichermedium gelesenen Signals, mit:
einer Wellenform-Entzerrerschaltung zum Entzerren der Wellenform des Lesesignals;
einem Maximum-likelihood-Decoder zum Maximum-likeli hood-Decodieren, nach dem Erhalten eines Bestimmungswerts durch das Vergleichen des entzerrten Ausgangs mit oberen und unteren Schnittpegeln, dieses Bestimmungswerts; und
einer Phasensynchronisationsschaltung zum Erzeugen eines Takts, der mit dem Lesesignal phasensynchron ist,
welche Phasensynchronisationsschaltung enthält:
einen Spannungssteueroszillator zum Erzeugen eines Takts mit einer Phase, die einer einzugebenden Spannung entspricht;
einen Phasenfehlerdetektor zum Erzeugen von n-Bit- Phasenfehlersignalen auf der Basis des entzerrten Ausgangs;
m-Stücke (m < n) von Ladungspumpkreisen zum Ausgeben elektrischer Ströme, die Gewichten der jeweiligen Bits ent sprechen, an den genannten Spannungssteueroszillator; und
einen Multiplexer zum Auswählen hochwertiger m-Bits aus den n-Bit-Fehlersignalen, wenn in einer Ziehoperation, und niederwertiger m-Bits daraus, wenn in einer Stationäropera tion, und Ausgeben der ausgewählten Bits an die genannten Ladungspumpkreise.

23. PRML-Regenerationsvorrichtung nach Anspruch 22, bei welcher ein Stromwert jeder der genannten Ladungspumpkreise in Übereinstimmung mit einem Zieh/Stationäroperationssignal gesteuert wird.

24. PRML-Regenerationsvorrichtung zum Regenerieren eines von einem Kopf aus einem Speichermedium gelesenen Signals, mit:
einer Wellenform-Entzerrerschaltung zum Entzerren der Wellenform des Lesesignals;
einem Maximum-likelihood-Decoder zum Maximum-likeli hood-Decodieren, nach dem Erhalten eines Bestimmungswerts durch das Vergleichen des entzerrten Ausgangs mit oberen und unteren Schnittpegeln, dieses Bestimmungswerts; und
einer Phasensynchronisationsschaltung zum Erzeugen eines Takts, der mit dem Lesesignal phasensynchron ist,
welche Phasensynchronisationsschaltung enthält:
einen Spannungssteueroszillator zum Erzeugen eines Takts mit einer Phase, die einer einzugebenden Spannung entspricht;
eine Spannungsdifferenz-Arithmetikeinheit zum Umwandeln einer Phasendifferenz zwischen dem entzerrten Ausgang und dem Takt in eine Spannungsdifferenz; und
ein Filter vom Integrationstyp zum Glätten eines Aus gangs der genannten Spannungsdifferenz-Arithmetikeinheit und Ausgeben des geglätteten Ausgangs an den genannten Span nungssteueroszillator.

25. PRML-Regenerationsvorrichtung zum Regenerieren eines von einem Kopf aus einem Speichermedium gelesenen Signals, mit:
einer Wellenform-Entzerrerschaltung zum Entzerren der Wellenform des Lesesignals;
einem Maximum-likelihood-Decoder zum Maximum-likeli hood-Decodieren, nach dem Erhalten eines Bestimmungswerts durch das Vergleichen des entzerrten Ausgangs mit oberen und unteren Schnittpegeln, dieses Bestimmungswerts; und
einer Phasensynchronisationsschaltung zum Erzeugen eines Takts, der mit dem Lesesignal phasensynchron ist,
welche Phasensynchronisationsschaltung enthält:
eine Ternärbestimmungseinheit zum Durchführen einer Ternärbestimmung des entzerrten Ausgangs;
einen Fehlerdetektor zum Detektieren eines Versetzungs fehlers, wenn der Ternärbestimmungswert Null ist, aus dem entzerrten Ausgang innerhalb eines Spaltmusters des Lese signals und Halten dieses Versetzungsfehlers;
einen Subtrahierer zum Subtrahieren des detektierten Fehlerwerts vom entzerrten Ausgang, wenn der Ternärbestim mungswert Null ist, im Datenmuster des Lesesignals;
einen Phasenkomparator zum Berechnen eines Phasenfeh lerwerts aus dem der Subtraktion unterzogenen, entzerrten Ausgang und dem Ternärbestimmungswert; und
einen Spannungssteueroszillator zum Erzeugen eines Syn chrontakts mit einer dem Phasenfehlerwert entsprechenden Phase.

26. PRML-Regenerationsvorrichtung nach Anspruch 25, bei welcher der genannte Fehlerdetektor den detektierten Fehler wert an den genannten Subtrahierer ausgibt, wenn der Ternär bestimmungswert Null ist.