DE1499739C3 - Datenspeicher zur gleichzeitigen Entnahme mehrerer Wörter - Google Patents

Datenspeicher zur gleichzeitigen Entnahme mehrerer Wörter

Info

Publication number
DE1499739C3
DE1499739C3 DE1499739A DE1499739A DE1499739C3 DE 1499739 C3 DE1499739 C3 DE 1499739C3 DE 1499739 A DE1499739 A DE 1499739A DE 1499739 A DE1499739 A DE 1499739A DE 1499739 C3 DE1499739 C3 DE 1499739C3
Authority
DE
Germany
Prior art keywords
memory
lines
register
bit positions
driver
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
DE1499739A
Other languages
English (en)
Other versions
DE1499739B2 (de
DE1499739A1 (de
Inventor
Donald Norman San Jose Calif. Senzig (V.St.A.)
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of DE1499739A1 publication Critical patent/DE1499739A1/de
Publication of DE1499739B2 publication Critical patent/DE1499739B2/de
Application granted granted Critical
Publication of DE1499739C3 publication Critical patent/DE1499739C3/de
Expired legal-status Critical Current

Links

Classifications

    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02Addressing or allocation; Relocation
    • G06F12/0207Addressing or allocation; Relocation with multidimensional access, e.g. row/column, matrix
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02Addressing or allocation; Relocation
    • G06F12/04Addressing variable-length words or parts of words

Description

55
Die Erfindung betrifft einen Datenspeicher aus Teilspeichern, die je ein Bit eines zu speichernden Wortes aufnehmen, mit einer Steuereinrichtung zum gleichzeitigen Ansteuern aller Bitstellen eines Wortes in den Teilspeichern. .
Die Hersteller von datenverarbeitenden Maschinen sind bestrebt, die Geschwindigkeit und damit die Leistungsfähigkeit ihrer Maschinen zu vergrößern. Bei vielen Schaltungen und auch bei Speicherelementen ist der Zustand nahezu erreicht, bei dem die Lichtgeschwindigkeit die Grenze für weitere Erhöhung der Maschinengeschwindigkeit darstellt. Geschwindigkeit und Leistungsfähigkeit der Maschine müssen also auf andere Weise erhöht werden. Der Entwurf von Maschinen mit mehreren zentralen Verarbeitungseinheiten soll eine weitere Möglichkeit zur Erhöhung der Leistungsfähigkeit bringen; bei solchen Maschinen laufen mehrere Operationen gleichzeitig ab. Dazu ist es natürlich erforderlich, die Operanden für diese Operationen den Verarbeitungseinheiten gleichzeitig zuzuführen. Eine Lösung dafür wäre es, mit einem solchen System mehrere getrennte Speicher zu benutzen, die alle getrennt adressierbar sind. Das ergäbe aber in Wirklichkeit mehrere getrennte Rechner, jeder mit eigenem Speicher und eigener Verarbeitungseinheit, die nur durch eine gemeinsame zentrale Steuerung verbunden sind. Ein solches System erfordert aber einen hohen Aufwand von Schaltungslogik, um die Gleichzeitigkeit der Speicheransteuerung sicherzustellen.
Die Erfindung macht es sich zur Aufgabe, für ein datenverarbeitendes System mit mehreren Verarbeitungseinheiten einen Speicher zu schaffen, bei dem mehrere Wörter gleichzeitig ausgelesen werden können. Der Speicher ist aus Teilspeichern aufgebaut, die je ein einzelnes Bit der Wörter enthalten. In einem Teilspeicher sind gleichzeitig die gleichen Bitstellen mehrerer Wörter ansteuerbar, und in allen Teilspeichern werden gleichzeitig die verschiedenen Bitstellen eines Wortes angesteuert. Die ausgewählten Bitstellen eines Teilspeichers werden zeilenweise in je eine Zeile eines Speicherregisters übertragen, die Bitstellen des folgenden Teilspeichers in die nächste Zeile usw. Durch spaltenweise Entnahme aus dem Speicherregister werden die Worte einzeln verfügbar.
Es sind Magnetkernspeicher mit in mehreren Ebenen angeordneten Magnetkernen bekannt, bei denen durch einen Speicheraufruf je ein Bit jeder Ebene angesteuert wird; es wird dabei also pro Aufruf ein Wort ausgelesen (»Technik der Magnetspeicher«, Fritz Winkel; Springer 1960, S. 308 bis 311). Aus der gleichen Literaturstelle ist es auch bekannt, die dem Speicher entnommenen Werte in ein Speicherregister zu übernehmen und sie von dort wieder zum Speicher zurück oder zu einem Verbraucher zu übertragen.
Gegenstand der Erfindung ist demnach ein Datenspeicher aus Teilspeichern, die je ein Bit eines zu speichernden Wortes aufnehmen, mit einer Steuereinrichtung zum gleichzeitigen Ansteuern aller Bitstellen eines Wortes in den Teilspeichern und mit einem Adreßregister und einem Speicherregister. Ein solcher Datenspeicher ist dadurch gekennzeichnet, daß zur gleichzeitigen Entnahme mehrerer, aus je mehreren Bits bestehender Wörter die Steuereinrichtung, das Adreßregister und das Speicherregister so ausgebildet und verbunden sind, daß gleichzeitig mehrere Bitstellen in den Teilspeichern angesteuert werden, daß die einem Teilspeicher entnommenen Speicherwerte zeilenweise in das Speicherregister eingetragen und daß die Wörter dem Speicherregister spaltenweise entnommen werden.
Es hat sich als vorteilhaft erwiesen, die in einem Teilspeicher aufzurufenden Bitstellen nebeneinanderliegend auszuwählen, so daß in einfacher Weise durch Angabe der Richtung, in der auszuwählenden Bitstellen nebeneinander liegen, durch Angabe der Anfangsstelle und der Anzahl der Bitstellen, die auszuwählenden Wörter definiert werden können.
Da die Anzahl der auszuwählenden Wörter bei der Größe der praktisch verwendeten Speicher kleiner ist als die Anzahl aller in einer Richtung nebeneinanderliegenden Bitstellen eines Teilspeichers, wird vorzugsweise die Höchstzahl der gleichzeitig ansteuerbaren Wörter kleiner gemacht als die Anzahl der in einer Richtung nebeneinanderliegenden Bitstellen eines Teilspeichers.
Bei einem Ausführungsbeispiel der Erfindung wird durch Schiebeschaltungen die Zuordnung der nötigen Zahl von Aufrufeinrichtungen bzw. Leseverstärkern zu den gewünschten Treibleitungen bzw. Leseleitungen vorgenommen.
Das nachfolgend beschriebene Ausführungsbeispiel wird durch Zeichnungen erläutert.
F i g. 1 ist ein Blockschaltbild des Speichersystems;
Fig. 2A und 2B — nach Fig. 2 aneinandergelegt — zeigen schematisch das Speicherregister von Fig. 1;
Fig. 3A und 3B — nach Fig. 3 aneinandergelegt — zeigen in Blockform die einzelne Speicherebene und deren Steuerung nach Fig. 1;
F i g. 4 ist ein Verdrahtungsglied einer einzelnen Speicherebene der Fig. 3B;
F i g. 5 A und 5 B — nach F i g. 5 aneinandergelegt — zeigen schematisch die Schiebeschaltung für die Treiber in Fig. 3A;
Fig. 6A und 6B — nach Fig. 6 aneinändergelegt — zeigen schematisch die Schiebeschaltung für die Leseleitungen nach Fig. 3A und
F i g. 7 ist ein Zeitdiagramm für das Speichersystem.
Die vorliegende Erfindung wird verwirklicht durch einen dreidimensionalen Speicher für gleichzeitigen Zugriff zu mehreren Wörtern; der Speicher besteht aus einer Mehrzahl von zweidimensionalen Speicherebenen, wobei jede Ebene mit Ansteuerungsmittel zur Erregung einer Mehrzahl von Bittreiberleitungen einer ersten Koordinatenrichtung ausgestattet ist. Jede zweidimensionale Speicherebene enthält außerdem Steuermittel zur Erregung einer einzelnen Treiberleitung einer zweiten Koordinate innerhalb derselben Ebene, so daß mehrere Bits der Ebene angesteuert werden können. Außerdem sind Einrichtungen vorgesehen, um die Speicherwerte von den zugehörigen Leseleitungen in Speicherregister zu übertragen.
Weiter sind Speicher-Adreßregister zum übersetzen der Anfrage an den Speicher vorgesehen; diese Anfrage bestimmt die Richtung des Zugriffs, d. h. den X-Wert (horizontal) oder den Y-Wert (vertikal); sie bestimmt, entlang welcher X- oder Y-Leitung der Zugriff liegen soll; sie bestimmt die erste Zugriffsadresse an dieser Leitung, und sie bestimmt schließlich die Zahl der Speicherstellen oder -Wörter, die mit dieser ersten Adresse beginnend angesteuert werden sollen. Eine typische Form für einen mit dem vorliegenden System verträglichen Speicherzugriffsbefehl wird später wiedergegeben werden. Das System ist also in der Lage, eine Mehrzahl von Wörtern in der X- oder Y-Richtung des Speichers anzusprechen. Der Zugriff zu mehreren Wörtern kann an jeder Adresse dieser Richtung beginnen, und er kann ein einzelnes Wort oder jede Zahl von Wörtern auswählen, bis zu dem durch die Systemeigenschaften vorgegebenen Maximum.
Eine Mehrzahl von Wörtern des Speichers kann aiso gleichzeitig entweder für einen Lese- oder einen Schreibvorgang ausgewählt werden. Diese Betriebsweise ist für Datenverarbeitungsanlagen mit mehreren Verarbeitungseinheiten besonders erwünscht, weil dort die gleichzeitige Durchführung einer großen Zahl von Operationen gleicher oder verschiedener Art (z. B. Addition, Multiplikation, Division usw.) und die Rückgabe der Ergebnisse zum Speicher in möglichst kurzer Zeit nötig ist. Bei Matrix- oder Vektor-Rechnungen, bei denen in jedem Falle dieselbe arithmetische Operation durchzuführen ist, ist diese Speicherart besonders zweckmäßig; der Gebrauch einer solchen Speicherorganisation ist jedoch nicht darauf beschränkt. Natürlich muß der Benutzer des Systems, d. h. der Programmierer, mit der Organisation des Speichers vollständig vertraut sein, wenn er aus der Möglichkeit zu gleichzeitigem Zugriff den größten Nutzen ziehen will. Es wird infolgedessen angenommen, daß die Zuordnung der Speicherteile und die Art des Zugriffs zu den gespeicherten Weiten vollständig vom Programmierer beherrscht wird, wie es auch tatsächlich der Fall ist.
Zu der nachfolgenden, ins einzelne gehenden Beschreibung ist noch zu sagen, daß sie eine vereinfachte Form wiedergibt und daß ein praktisch arbeitendes System viele Zusätze, z. B. Paritätsprüfung oder Nachschreibstör-Schaltungen, enthalten würde, die dem Fachmann bekannt sind.
In den Zeichnungen ist ein vereinfachter Speicher mit vier Ebenen zu 8 χ 8 Kernen dargestellt; in Wirklichkeit würden etwa 128 χ 128 Kerne benutzt werden. Es sind auch nur vier Magnetkern-Ebenen gezeigt, während in Wirklichkeit vielleicht 72 oder mehr Ebenen gebraucht würden, da die Benutzung von Wörtern mit 72 Bits bei einem Speicher üblich ist Dazu sind natürlich dann auch größere Entschlüsseier und größere Befehlswörter erforderlich.
Die folgende Tabelle I zeigt die Form einer üblichen Adresse, die dem Speicher-Adreßregister zugeführt werden würde. Die Legende unter dem Befehlswort gibt die Bedeutung der vier Felder wieder. Die Zahl der Bitstellen in jedem Feld ist für eine Ebene von 8x8 Kernen ausreichend. Wie schon gesagt, sind für größere Ebenen auch größere Bitfelder B, C und D erforderlich.
3 Bits Tabelle I 3 Bits
1 Bit FeIdB FeIdD
FeIdA
3 Bits
FeIdC
Form des Speicheradreßwortes
A = Richtung des Zugriffs (X oder Y).
B = Wenn der Zugriff in X(Y)-Richtung erfolgt,
gibt B die Zahl der ersten X(Y)-Leitung an. C = Wenn der Zugriff in der X(Y)-Richtung
erfolgt, gibt C die erste Y(J"i)-Leitung an.
D = Gibt die Zahl der Y(X)-Leitungen an, d h.
die Zahl der Zugriffe.
Wie in der vorstehenden Tabelle angegeben, zeigt das FeIdA, ob die Richtung des Zugriffes in der Richtung X oder Y erfolgen soll. Es wird für die vorliegende Beschreibung angenommen, daß eine binäre Eins im Feld A den Zugriff in der Richtung X und umgekehrt eine binäre Null den Zugriff in der Richtung Y bedeuten. Der Inhalt der Felder B, C und D geht aus der Tabelle 1 hervor; in den folgen-
den Tabellen wird jedoch eine zusätzliche Erläuterung gegeben. Die Tabelle II zeigt eine Ebene von 8x8 Kernen, in der die Buchstaben χ die Stellen zu vier Bits anzeigen, welche angesteuert werden sollen. Diese vier aufeinanderfolgenden Bits liegen in der Richtung X, sie liegen auf der Y-Leitung »2«, sie beginnen mit der X-Leitung »2«, und der Zugriff erstreckt sich auf vier folgende Bits.
Tabelle II
Y-Leitungen 0 12 3 4 5 6 7
«5
20
1 Λ'
λ
2
.Y-Leitungen 3
4
5
6
7
Die folgende Tabelle III zeigt den notwendigen Inhalt der vier Felder. Dabei gibt das Feld A an, daß in Richtung X vorzugehen sei. Das Feld B gibt an, daß Y den Wert Zwei hat Das Feld C bestimmt den Wert für X zu 2, und das Feld D enthält die Dezimalzahl 4. .
Tabelle III
40
45
1 2 2 4
FeIdA; Richtung X.
FeIdB; Y = 2.
Feld C; X = 2.
Feld D; 4 (Zahl der Zugriffe).
In der folgenden Tabelle IV ist der binäre Inhalt des Speicheradreßregister-Wortes wiedergegeben; dieser Inhalt wird tatsächlich zu dem Speicheradreßregister des Systems geliefert. Das Feld A enthält eine einzige binäre Eins, was einen Zugriff in Riehtung X bedeutet. Die Felder B und C enthalten die Binärzahlen 010, was bekanntlich der Dezimalziffer 2 entspricht. Das Feld D enthält die Binärzahl 100; dies entspricht der Dezimalziffer 4.
Tabelle IV
001 010 010 100
55
60
Nimmt man an, daß die Ausgangskoordinaten X3 und Y2, statt X2 und Y2, sind, so liegen die vier aufeinanderfolgenden Bits ebenfalls auf der Y-Leitung »2«, beginnen jedoch mit der X-Leitung »3«, und der Zugriff erstreckt sich auf vier folgende Bits. In Tabelle III gibt das FeIdB wieder an, daß Y den Wert »2« hat, das Feld C enthält jedoch jetzt für X den Wert »3«, und das Feld D behält die Dezimalzahl »4«. In der Tabelle IV enthält das Feld B wieder die Binärzahl 010, das FeIdC jedoch 011, was den Dezimalziffern 2 bzw. 3 entspricht. Das Feld D enthält als Zahl-der Zugriffe wieder die Binärzahl 100 (Dezimalziffer 4).
Das vorliegende System ist in der Lage, eine solche Adresse aufzunehmen und die entsprechenden Bit-Treiberleitungen innerhalb jeder Kernebene zu erregen; dadurch werden die bezeichneten Bitstellen innerhalb dieser Kernebene ausgelesen und der Inhalt über Leseleitungen zum Speicherregister gebracht, aus dem die Werte zu anderen Stellen des datenverarbeitenden Systems übertragen, zum Speicher in gleicher oder geänderter Form zurückgeführt oder zu einer anderen Stelle des Speichers gebracht werden können, jeweils in Abhängigkeit von den Befehlen des Systems.
Die Fig. 1 zeigt eine Blockdarstellung des erfindungsgemäßen Datenspeichers; sie enthält die drei Haupteinheiten. Eine davon ist das Speicheradreßregister mit den vier Feldern A, B, C und D. Wie in Rechnersystemen üblich, wird dieses Speicheradreßregister von dem Gesamtbefehlsprogramm angesteuert wie für jede andere den Speicher betreffende Operation des Rechners. Die »Speicherebene und Steuerung« 2 enthält je eine einzelne Magnetkernspeicherebene und die Schaltung zum Erregen und Auswählen der Treiberleitungen sowie die Schaltungen zur Auswahl der richtigen Leseleitungen jeder Kernebene, durch welche die entnommenen Werte zum und vom Speicherregister 4 laufen. Das Speicherregister ist ein üblicher Binärspeicher; er ist in Fig. 2 dargestellt. Dieses Register kann die aus den Speicherebenen entnommenen Bits aufnehmen und formt diese Bits zu Speicherworten um, die dann zum Rechner geleitet werden können. Wie aus der folgenden Funktionsbeschreibung des Speichers zusammen mit den Fi g. 2 bis 7 noch hervorgehen wird, wird die Information ins Speicherregister in sozusagen horizontaler Richtung eingetragen, d. h. einzelne Informalionsbits aus den zweidimensionalen Kernebenen; Werte aus dem Rechner zum Speicherregister und umgekehrt werden in »vertikaler« Richtung befördert. Die logischen Schaltungen der Fig. 3, 4, 5 und 6 sind alle in den Blocks 2 enthalten, die mit »Speicherebene und Steuerung« bezeichnet sind.
Die F i g. 2 gibt also eine ausführliche Darstellung der Schaltungslogik des Speicherregisters 4 von Fig. 1. Einzelne bistabile Schaltungen 5 sind die eigentlichen Speicherelemente, die in bekannter Weise durch Ansteuerung der »1«- oder »O«-Seite entsprechend der Eingangsinformation eingestellt werden. Die Anfrage geschieht in ebenfalls bekannter Weise durch Herstellung von Verbindungen zu den Ausgangsklemmen der bistabilen Schaltungen. Die Bezeichnungen in F i g. 2 weisen darauf hin, daß die horizontalen Zeilen mit den verschiedenen Kernebenen in Verbindung stehen und daß die vertikalen Spalten die Wortorganisation des Speicherregisters und damit des Speichers betreffen. Vier Bits von den Kernebenen können also gleichzeitig angesteuert und in den horizontalen Zeilen des Speicherregisters untergebracht werden. Wie früher schon festgestellt wurde, sind in der hier beschriebenen Ausführungsform nui vier horizontale Bits und vier vertikale Bits dargestellt, d. h. ein Bit pro Kernebene, obwohl natürlich in einer praktischen Ausführungsform mehr Biti und mehr Wörter vorzusehen sind.
Die Sammelleitungen 26 sind Eingängsleitungen vom Rechner und dienen zur Einstellung der Speicherelemente 5 des Speicherregisters aus einer äußeren Quelle, etwa einem Magnetband od. dgl. Die Sammelleitungen 28 dienen zur übertragung der Daten aus dem Speicherregister zum Rechner oder zu der äußeren Speicherstelle. Die Sammelleitungen 26 und 28 laufen in das Speicherregister vertikal entsprechend der Wortorganisation ein. In der linken oberen Ecke der Fig. 2A sind Sammelleitungen 6, 8, 10 zur übertragung von Bits zwischen dem Speicherregister und den einzelnen Speicherebenen vorgesehen. Diese Leitungen verbinden also das Speicherregister mit den einzelnen Ebenen des Speichers. Diese Leitungen verlaufen im Speicherregister horizontal in Übereinstimmung mit der Bitorganisation. Die Sammelleitung 6 stellt die bistabilen Schaltungen 5 auf »0«; die Sammelleitung 8 stellt die bistabilen Schaltungen 5 auf »1«, und die Sammelleitung 10 überträgt in einem Schreibzyklus Daten aus dem Speicherregister zu bzw. zurück zu den einzelnen Kernebeneri.
Die aus den Fig. 3A und 3B bestehende Fig. 3 enthält die logische und funktionell Steuerung der einzelnen, zweidimensionalen Kernspeicherebenen 2. Die in Blockform dargestellte einzelne Kernspeicherebene 12, die Schiebeschaltung für die Treiber 24 und Schiebeschaltung für die Leseleitungen 32 sind mit größerer Ausführlichkeit in den Fig. 4, 5 und 6 wiedergegeben. In F i g. 3 sind fünf Treiber dargestellt, vier Treiber 22 speisen die Schiebeschaltung für die Treiber 24, und der einzelne Treiber 21 speist den Verschlüsseier 23. Diese Treiber sind von üblicher Art und liefern die für den Betrieb der Speicherebenen nötigen Treiberströme in Form von HaIbwahl-Impulsen auf bis zu fünf Leitungen. Ein Impuls wird über den Verschlüsseier 23 geliefert; er läuft auf einer einzelnen Treiberleitung in der Richtung des Zugriffes. Vier Treiberimpulse werden gleichzeitig auf Treiberleitungen der anderen Koordinate geliefert, um für bis zu vier Speicherstellen in der Speicherebene Vollauswahl-Impulse zur Verfügung zu haben.
Es erscheint also ein Halbwahl-Impuls nur auf einer der acht Leitungen vom Verschlüsseier, welcher durch eine der Torschaltungen (140, 142,144 oder 146; Fig. 3B) und von dort zu der entsprechenden X- oder Y-Treiberleitung laufen kann, abhängig von der durch die Adresse vorgeschriebenen Richtung und abhängig davon, ob es sich um einen Lese- oder Schreib-Vorgang handelt. Gleichzeitig können bis zu vier der acht aus der Schiebeschaltung für die Treiber 24 herausführenden Leitungen erregt werden, die über eine der vier Torschaltungen (64,66, 68 oder 70) einen Impuls zu der einzelnen Speicherebene gelangen lassen, wobei auch hier der von dem Impuls eingeschlagene Weg von der Art der Ansteuerung abhängt und davon, ob ein Lese- oder Schreib-Vorgang'stattfinden soll. Die vier Torschaltungen 132, 134,130 und 138 auf der rechten Seite von Fig. 3 B, welche die acht genannten Leitungen mit Erde verbinden, dienen zur Vervollständigung des Treiberstromkreises bei den einzelnen Adressierungsvorgängen. Wenn also ein Treiberimpuls auf der Schreibleitung X ankommt; wird die an die Abfrageleitung X angeschlossene Torschaltung erregt, so daß das andere Leitungsende an Erde liegt und der Treiberpfad vollständigist. Dasselbe gilt für alle vier anderen Eingangsleitungen der Speicherebene und für alle anderen Operationen. Die Schiebeschaltung für die Treiber 24 dient zur Überführung der Treiberströme aus den die Schiebeschaltung speisenden Treibern in die richtige zum Speicher laufende Treiberleitüng. Die Schiebeschaltung reagiert auf Eingangssignale aus den Feldern D und C des Speicherädfeßregisters. Diese Felder bestimmen die erste Adresse längs der betreffenden Koordinate, des Speichers, wo der Speicherzugriff beginnen soll, bzw. die Zahl der Zugriffe
ίο einschließlich dieses ersten. Gemäß dem in Tabelle II gezeigten Beispiel ist die erste im Feld G erscheinende Adresse X = 2. Natürlich sieht aber die Schiebeschaltung nur die tatsächliche Binärstellung von 2, nämlich 010. Die Zahl 4 erscheint im Feld D des Beispiels; sie bedeutet, daß die nächsten drei X-Leitungen, welche auf die mit der Adresse 2 folgen, erregt werden müssen. Der Ausgang der Schiebeschaltung zeigt also Treiberimpulse auf den Leitungen 2, 3, 4 und 5. Das setzt voraus, daß im Feld D des Speicheradreßregisters die Zahl 4 auftrat; Wenn z. B. in diesem Feld die Zahl 2 gestanden hätte, so würden nur zwei Leitungen erregt, nämlich die Leitungen 2 und 3. Ausführlicheres über die Schiebeschaltung für die Treiber wird zusammen mit F ί g. 5 gesagt werden.
Die Schiebeschaltung für die Leseleitungen 32 hat eine ähnliche Aufgabe wie die Schiebeschaltung für die Treiber, jedoch in umgekehrter Richtung. Die Schiebeschaltung für die Treiber 24 empfängt bis zu vier Impulse von den Treibern 22 und leitet sie zu bestimmten der acht möglichen Ausgangsleitungen. Im Gegensatz dazu empfängt die Schiebeschaltung, für die Leseleitungen 32 auf acht Leitungen an ihrer Eingangsseite bis zu vier Impulse, und durch ihr Netzwerk leitet sie diese Impulse auf die vier Ausgangsleitungen, auf denen sie anschließend zu den. Leseverstärkern 30 und von dort zu dem Datenregister 4 weiterlaufen.
Schließlich bringen noch zwei Leitungen —■ s.
unteren Teil der Fig. 3A —- den Inhalt des Feldes A aus de'ni Speicherädreßregister herein. Es handelt sich dabei ja um eine einzige Bitstelle, die den Binärwert »1« oder »0« enthalten kann und die die Zugriffsrichtung Y oder X angibt. Diese beiden Leitungen speisen die Und-Schaltungen 125,126,127 und 128, deren Ausgänge die zwölf Torschaltungen in der unteren Hälfte der Fig. 3B bedienen und damit die Signale aus der Schiebeschaltung· 24 und dem Verschlüsseier 23 zu den Treiberleitungen der Kernebene durchlassen.
Die in Fig. 3 gezeigten Schaltungen führen also die erste Auswahl und Schaltfunktionen des erfindungsgemäßen Speichers durch, sie entschlüsseln die zum Speicheradreßregister gelieferten Daten und steuern die Treiber der einzelnen Kernebenen für den Zugriff zum Speicher.
Fig. 4 zeigt Einzelheiten einer einzelnen Speicherebene, die zur Verwendung in dem erfindungsgemäßen System geeignet ist. Es ist, wie früher schon gesägt, eine Matrix von 8x8 Kernen; es werden bekannte, aus magnetischem Werkstoff hergestellte Toroide als Speicherelemente benutzt, die bistabilen Charakter haben. Die Treiberleitungen und die Leseleitungen sind entsprechend bezeichnet; alle Leseleitungen haben eine gemeinsame Erdung, da die Stromrichtung in diesen Leitungen ohne Bedeutung ist zum Unterschied von den Treiberleitungen X und Υ. Die Treiberleitungen X und Y sind je an
409 623Ί52
9 10
einer Seite mit »Abfragen« und »Schreiben« bezeich- also die Leitungen 5 und 6 der Sammelleitung 62
net; diese Bezeichnung bezieht sich auf die Richtung erregt; dies sind die beiden erwünschten, im genannten
der Treibersignale in diesen Leitungen. Bei einem Beispiel durch die beiden aufeinanderfolgenden Bits
Lese-Zyklus fließt der Strom in eine Richtung und im Feld D des Speicheradreßregisters und durch die
versucht alle durchsetzten Kerne in ihren »O«-Zustand 5 Adresse 5 im Feld C des Speicheradreßregisters be-
zu versetzen, während beim Schreib-Zyklus der Strom zeichneten Leitungen. Die Wahl des Zugriffs in der
die gleiche Wicklung in der entgegengesetzten Rich- X- oder Y-Richtung bestimmt nun, welche der Trei-
tung durchfließt und den Speicherkern in den Zu- berleitungen (5 oder 6) in der Speicherebene 12 von
stand »1« versetzen will. Es ist hier nicht nötig, der Schiebeschaltung erregt werden. .,,·",,...
Sperrleitungen zu verwenden, da bei einem »Schreib«- io Wie früher schon festgestellt wurde, verrichtet die
Signal Halbstromimpulse nur an diejenigen Kerne Schiebeschaltung für die Leseleitungen 32 der F i g. 6
angelegt werden, die nach »1« gebracht werden sollen; praktisch dieselbe Aufgabe wie die Schiebeschaltung
dies ist in Abweichung von den üblichen dreidimen- für die Treiber 24 nach Fig. 5. Aus diesem Grunde
sionalen Speichern, bei denen der Treiberkreis alle wurden in Fig. 6 dieselben Bezugszeichen benutzt,
Kerne des Speicherwortes in den Eins-Zustand zu 15 jedoch mit einem Strich versehen. Die Aufgabe dieser
versetzen sucht und wo Impulse auf den Sperrleitun- Schaltung ist es, die auf der Sammelleitung 82
gen diese Einstellung für bestimmte Kerne verhindert. (Fig. 6A) auftretenden Ausgangssignale zu den
Fig. 5 ist eine ausführlichere Darstellung der richtigen Leitungen der Sammelleitung63 (Fi g. 6B) Schiebeschaltung für die Treiber 24 aus F i g. 3. zu überführen, von wo sie dann, zu den Leseverstär-Diese Einheit empfängt Werte aus den Feldern C 20 kern 30 und anschließend zu dem Speicherregister 4 und D des Speicheradreßregisters. Abhängig von gelangen. Wie beim früheren Beispiel soll auch hier dieser Eingangsinformation wählt die Schiebeschal- angenommen werden, daß die mit »2« bezeichnete tung 24 die richtige Zahl von Tr eiber impulsen und bistabile Schaltung durch das Feld D des Speicherleitet sie in die richtigen Treiberleitungen ,der Kern- adreßregisters erregt wurde. Dadurch wird je ein ebene zwecks Speicheransteuerung. 25 Eingang der Und-Schaltung 54' und 84' in Fi g. 6 B
Die drei bistabilen Schaltungen oben in Fig. 5B erregt. Die im FeIdC des Speicheradreßregisters werden vom Feld D des Speicheradreßregisters ge- erscheinende Zahl 5 erregt gleichzeitig die Torschalspeist, und sie sind mit den Werten »1«, »2«.und »4« tungen 100' und 92'. Aus der Schaltung ergibt sich bezeichnet; diese Bezeichnung entspricht dem binäreh dann, daß bei einem Eingangssignal auf den Leitun-Gewicht der Stelle des Adressenfeldes. Wenn also 30 gen 5 und 6 der Torschaltung 100' (F i g. 6A) deren zwei aufeinanderfolgende Bitstellen in den Kern- Ausgangsleitungen 1 und 2 ein Signal führen. Diese ebenen angesteuert werden sollen, so könnte die Signale gelangen auf den gleichbezeichneten Leitunbistabile Schaltung »2« auf ihren binären Wert »1« gen zur Torschaltung 92' und verlassen diese auf eingestellt werden. Bei Betrachtung der Logikschal- den Leitungen 0 und 1, welche zu den jeweils zweiten tung unterhalb . der bistabilen Schaltung »2« wird 35 Eingangsklemmen der Und-Schaltungen 54' und 84' klar, daß die Und-Schaltungen 54 und 84 durch die führen. Es werden also die mit 0 und 1 bezeichneten binäre Bitkombination 010 der'drei gezeigten bista- Leitungen auf der Sammelleitung 63.Signale führen, bilen Schaltungen erregt werden. Der Ausgang dieser die über die Leseverstärker zur Einstellung der ent-Und-Schaltungen führt zu den unteren' Eingängen sprechenden Bitstellen des Speicherregisters 4 in der der Torschaltungen 90, 92, 94 und 96. Die vier Aus- 40 entsprechenden Kernebene gelangen,
gänge aus den Und-Schaltungen 54, 84, 86 und 88 Die Fig. 7 zeigt den zeitlichen Ablauf der Vorwerden dann durch das Verschiebenetzwerk aus den gänge im erfindungsgemäßen System. Der Takt-Torschaltungen 90, 92, 94, 96, 98 und 100 verschoben impuls CL-I stattet die Vorgänge im System bei und auf die acht Leitungen der Sammelleitung 62 einem »Lese«-Zyklus; ihm folgen die Taktimpulse verteilt. Die Schiebeschaltung ist zweistufig; in ihrer 45 CL-2, CL-2 A und CL-3. Diese Taktimpulse stamzweiten Stufe (Fig. 5B) enthält sie jedoch nur zwei ■ men aus Taktgebern üblicher Art. Bevor ein Speicher-Torschaltungen 98 und 100, was mit Rücksicht ,auf zyklus beginnen kann, muß natürlich die entspredie geringe Zahl von X- und Y-Leitungen in der chende Adresse in das Speicheradreßregister gebracht Speicherebene des· Ausführungsbeispiels ausreichend worden sein. Aus Fig. 3 A ist zu entnehmen, daß ist. Bei einer größeren Anzahl solcher Leitungen 50 der Taktimpuls CL-I der Und-Schaltung 31 zugewären weitere Torschal tungen erforderlich. Die Tor- führt wird; er dient dazu, über die Sammelleitung 6 schaltungen beider Stufen werden von Ausgangs- die entsprechenden Speicherstellen des Speicherregisigrialen des Entschlüsselers 34 (Fig. 1) gesteuert. sters 4 über den Leseverstärker 30 zu löschen. Der Die Funktion der Oder-Schaltungen unmittelbar Taktimpuls CL-2 dient über die Und-Schaltung 33 rechts von den beiden Sätzen von Torschaltungen 55 als Eingangssignal für die Treiber 22; der Taktimpuls wird nachstehend erläutert. CL-2A steuert die Torschaltung 35, so daß nach
Wenn im Feld C des Speicheradreßregisters die dem Anlegen des »Lese«-Impulses an die Speicher-Adresse 5 auftritt, so werden die Torschaltungen 92 ebene deren Ausgangssignal über die Schiebeschal- und 100 vom Ausgang des Entschlüsselers 34 erregt tung 32, Leseverstärker 30 und die Sammelleitung 8 (die mit 1 bezeichnete Steuerleitung erster Stufe in 60 ZUm Speicherregister 4 gelangen kann. Die Schiebe-Fig. 5A und die mit 4 bezeichnete Steuerleitung schaltungen sowohl für die Treiber (24) als auch für zweiter Stufe in Fig. 5B sind erregt). Wenn die die Leseleitungen (32) werden vom Inhalt der FeI-beiden mit 1 und 2 bezeichneten Ausgangsleitungen der C und D des Speicheradreßregisters selbsttätig der Torschaltung92 in Fig. 5A verfolgt werden, eingestellt. Der Taktimpuls CL-2 läßt also den Inso zeigt es sich, daß die mit 1 und 2 bezeichneten 65 halt der ausgewählten Speicherstelle der Speicher-Eingänge zur Torschaltung 100 der Fig. 5B und ebene zu der entsprechenden Bitstelle des Speicherdamit die mit 5 und 6 bezeichneten Ausgangslei- registers hin gelangen,
tungen dieser Torschaltung erregt werden. Es werden Der Taktimpuls CL-2 dient auch zur Vorbereitung
der beiden Und-Schaltungen 126 und 127 (unten in Fig. 3A). Die Ausgangssignale dieser Und-Schaltungen werden u. a. acht Torschaltungen in Fig. 3 B zugeführt; darunter sind die Torschaltungen 64, 66, 68 und 70, welche die Treiberimpulse aus der Schiebeschaltung für die Treiber auf die richtigen X- und Y-»Lese«-Leitungen gelangen lassen.
Der Taktimpuls CL-2a wird auch der Oder-Schaltung 19 zugeführt, die den einzelnen Treiber 21 erregt. Der Taktimpuls CL-2 a setzt gegenüber dem Taktimpuls CL-2 verspätet ein. Die beim Anlegen der mehreren Halbwahl-Impulse in den Leseleitungen entstandenen Störsignale sind demnach schon abgeklungen, ehe der vom Treiber 21 herrührende einzelne Auswahlimpuls auftritt.
Der Taktimpuls CL-3 veranlaßt die Rückübertragung des Inhalts des Speicherregisters in den Speicher. Dazu wird der Impuls CL-3 an die vier Und-Schaltungen 102, 104, 106 und 108 angelegt, wo er mit den Signalen auf der Sammelleitung 10 aus dem Datenregister vereinigt wird. Jede Eingangsleitung der Sammelleitung 10 mit einer »1« ruft also an den genannten Und-Schaltungen ein Ausgangssignal hervor, wodurch die entsprechenden Treiber 22 und auch der einzelne Treiber 21 erregt werden. Der Taktimpuls CL-3 gelangt auch zu den Und-Schaltungen 125 und 128, um die »Schreib«-Leitungen X und Y zur einzelnen Speicherebene 12 zu erregen. Es wurde früher schon darauf hingewiesen, daß die »Schreib«- und »Lese«-Treiberleitungen tatsächlich dieselben Leitungen sind; bei einem Lesevorgang durchläuft der Treiberstrom dabei den Speicher in einer Richtung, beim Schreibvorgang in der entgegengesetzten Richtung. Bei einem Kernspeicher mit zerstörender Entnahme ist bekanntlich an jeden Lesevorgang ein Schreibvorgang anzuschließen, bei dem die Werte aus dem Speicherregister zurück in den Speicher übertragen werden. Beim Schreibvorgang wird die Leitung »Schreiben« mit dem Taktimpuls CL-2 durch eine Und-Bedingung verknüpft (142) und nicht die Leseleitung, da diese die ausgewählten Kerne auf Null stellt.
Das vorliegende System enthält also eine Adresse und ein Lese- oder Schreib-Signal; die Entnahme von Werten aus den einzelnen Speicherebenen oder die Speicherung in diesen erfolgt durch die sehr bewegliche Eingangssteuerung. Obwohl die einzelnen Speicherebenen nach Art eines zweidimensionalen Speichers betrieben werden, erscheint das System als ganzes wie ein dreidimensionaler Speicher, und zwar wegen der Art des Zugriffs zum Speicherregister und wegen der Art, in der die einzelnen Speicherebenen-Steuerungen von den einzelnen Speicheradreßregistern aus parallel arbeiten.
Die folgenden Ausführungen zur Beschreibung des Gesamtsystems wollen die verschiedenen in den Zeichnungen dargestellten und einzeln beschriebenen Teile zusammenfassen und die Erfindung verständlicher machen.
Die folgende Beschreibung der Arbeitsweise macht von dem Beispiel aus Tabelle III Gebrauch. Die danach im Speicheradreßregister enthaltenen Werte wurden in Tabelle IV gezeigt, die hier nochmals wiedergegeben wird.
Tabelle IV
010
010
100
Dieses Befehlswort bedeutet also, daß ein Zugriff auf der Leitung Y = 2 in X-Richtung zu erfolgen hat. Die erste zu erregende AT-Leitung hat die Nummer 2, und drei weitere Worte sind anzusteuern, d. h. die X-Leitungen 3, 4 und 5. Dies Befehlswort ist im Speicheradreßregister der Fig. 1 enthalten; dieses Register ist für die in den anderen Figuren gezeigten Steuerschaltungen zugänglich. Zunächst soll nur die Steuerung für eine einzige Speicherebene beschrieben
ίο werden. Dieselben Werte werden jedoch (wie aus F i g. 3 hervorgeht) aus jeder einzelnen Speicherebene entnommen und zu den zugeordneten horizontalen Zeilen von bistabilen Speicherschaltungen des Speicherregisters der F i g. 2 übertragen. Dieser Vorgang sei ein Lesevorgang, der nach seiner Beendigung einen Schreibvorgang erfordert.
Das erste Ereignis ist der Taktimpuls CL-I, der zusammen mit dem Signal auf der »Lese«-Befehls-Leitung der Und-Schaltung31 (Fig. 3A) zugeführt wird. Das Ausgangssignal dieser Und-Schaltung speist den ersten Eingang der vier Und-Schaltungen 54', 84', 86' und 88' in Fig. 6B. Die jeweils anderen Eingänge dieser Und-Schaltungen empfangen Signale aus dem Feld D des Speicheradreßregisters, in dem eine binäre 4 enthalten ist, so daß alle vier Leitungen der Sammelleitung 63 zum Leseverstärker 30 (Fig. 3A) erregt werden. Das Ausgangssignal der Leseverstärker durchläuft die Torschaltung 110 und stellt über die Sammelleitung 6 alle vier speichernden bistabilen Schaltungen 5 der Fig. 2A auf »Null«.
Der dann auftretende Taktimpuls CL-2 öffnet zusammen mit dem Impuls auf der Befehls-Leitung »Lesen« die Und-Schaltung33 in Fig. 3A. Das entstehende Ausgangssignal läuft über Oder-Schaltungen zu allen vier Treibern 22. Durch den Taktimpuls CL-2A wird kurz danach die Und-Schaltung 17 durchlässig gemacht, so daß die Torschaltung 35 das Ausgangssignal der Leseverstärker 30 über die Sammelleitung 8 zum Speicherregister durchlassen kann. Alle vier Und-Schaltungen 54, 84, 86 und 88 (F i g. 5A) werden von den Impulsen am Ausgang der vier Treiber 22 und vom Auftreten der Zahl 4 im Feld D des Speicheradreßregisters durchlässig gemacht. Das Auftreten der Zahl 2 im Feld C des Speicherregisters verursacht über den Entschlüsseier 34 die Erregung der Torschaltungen 92 und 98 (Fig. 5A und B); es werden die vier Ausgangsimpulse der Treiber 22 zu den Leitungen 2, 3, 4 und 5 der Sammelleitung 62 übertragen. Der Inhalt des Feldes B im Speicheradreßregister verursacht beim Auftreten des Taktimpulses CL-2 a die Erregung der Leitung 2 am Ausgang des Entschlüsselet 23. Das oben schon erwähnte Ausgangssignal der Und-Schaltung 33 (F i g. 3A) wird auch an die Und-Schaltung 127 angelegt, und deren anderer Eingang, die Leitung Y aus dem Feld A des Speicheradreßregisters, speist den zweiten Eingang dieser Und-Schaltung. Ihr Ausgangssignal öffnet einmal die Torschaltungen 64 und 130; die vier Treiberleitungen auf der Sammelleitung 62 gelangen also zu der Seite Abfragen X der Speicherebene, und der Stromkreis dieser Treiberimpulse wird über die Torschaltung 130 geschlossen. Andererseits öffnet die Und-Schaltung 127 die Torschaltungen 142 und 138, so daß der Treiberimpuls des Treibers 21 (die einzelne Y-Leitung) in die Speicherebene eintreten kann. Es werden also den vier X-Treiberleitungen (2, 3, 4 und 5) und der
einzelnen Y-Leitung (2) Halbwahlimpulse zugeführt, so daß die vier Speicherstellen am Schnittpunkt der ' einen Y-Leitung und der vier X-Leitungen ausgelesen wird.
Die Ausgangssignale dieser Speicherstellen gelangen über die Leseleitung X (74, Fig. 3B) über die ebenfalls von der Und-Schaltung 127 geöffnete Torschaltung 76 und die Oder-Schaltung 80 über die Sammelleitung 82 zur Schiebeschaltung für die Leseleitungen 32. Dort findet die entsprechende, früher beschriebene Verschiebung statt, so daß die vier auf den X-Leseleitungen 2, 3, 4 und 5 auftretenden Bits auf entsprechenden vier Leitungen der Sammelleitung 63 weiterlaufen. Nach der Verstärkung in den Leseverstärkern 30 gelangen die vier Bits über die Torschaltung 35 zum Speicherregister. Danach ist der Lese-Zyklus beendet.
Der Beginn des Taktimpulses CL-3 leitet den Schreib-Zyklus des Speichers ein. Ein solcher Zyklus findet ja immer statt, ob ein Lese-Zyklus vorausgegangen ist oder nicht. Mit anderen Worten, nach einem normalen Lese-Zyklus muß der Inhalt des Speicherregisters in den Speicher zurückgegeben werden, um die Daten zu erhalten; wenn Daten aus einem äußeren Speicher übernommen werden sollen, müssen diese Daten zunächst im Speicherregister 4 untergebracht und dem Speicher ein Schreibbefehl gegeben werden. In diesem Falle haben die Taktimpulse CL-I und CL-2 keine Wirkung, da die Leitung »Lesen« nicht erregt ist.
Der »Schreib«-Teil der »Lese«-Operation soll jetzt weiter behandelt werden. Der Taktimpuls CL-3 läßt die auf der Sammelleitung 10 (F i g. 3A) ankommenden Werte aus dem Speicherregister durch die Und-Schaltungen 102, 104,106 und 108 laufen. Diese vier Leitungen sind (siehe Fig. 2A) mit den Klemmen »1« der bistabilen Schaltungen 5 verbunden. Es werden also nur diejenigen Treiber22 der Fig. 3A erregt, für die im Speicherregister 4 in den bistabilen Schaltungen 5 eine »1« enthalten ist. Der Taktimpuls CL-3 gelangt auch zu dem einzelnen Treiber 23 und zu den Und-Schaltungen 125 und 128, welche die Torschaltungen in den Treiberleitungen zum Speicher bedienen.
Was nach dem früher genannten Beispiel jetzt eintreten muß, ist ein Schreib-Zyklus mit mehrfachem Y-Zugriff und einfachem X-Zugriff. Die Und-Schaltung 125 wird also erregt von der Kombination des Taktimpulses CL-3 und dem Signal auf der Leitung »Υ«. Das Ausgangssignal der Und-Schaltung 125 gelangt zur Torschaltung 68, um die richtigen Treiberleitungen in den »Schreib«-Eingang X der Speicherebene zu leiten, und es gelangt gleichzeitig zu der Torschaltung 132, um das andere Ende derselben Treiberleitungen mit Erde zu verbinden, wie es früher erläutert wurde. Die Steuerung der Schiebeschaltung für die Treiber 24 ist dieselbe wie beim »Lese«-Zyklus; es werden die gleichen Eingänge aus dem Speicheradreßregister zur Steuerung der Torschaltungen innerhalb der Schiebeschaltung benutzt. An diesem Punkte ist daran zu erinnern, daß die Erregung der Lesekreise nicht erforderlich ist, da es sich ja um eine »Schreib«-Operation handelt. Der Ausgang der Und-Schaltung 125 gelangt auch zur Torschaltung 146, durch welche der Y-Schreibeingang aus dem einzelnen Treiber geöffnet wird. Weiter wird von derselben Und-Schaltung noch die Torschaltung 134 zur Erdung des anderen Endes der Y-Schreibleitung erregt. Der Verschlüsseier 23 wird wie vorher vom Feld B des Speicheradreßregisters eingestellt. Mit dem Auftreten des Taktimpulses CL-3 gelangen also »Schreib«- lmpulse über die entsprechenden Treiberleitungen X und Y zur Speicherebene und verursachen das Einschreiben von »1« in die Stellen der Speicherebene, die den eine »1« enthaltenden bistabilen Schaltungen des Speicherregisters 4 entsprechen. Der Taktimpuls CL-2 bewirkt zusammen mit dem »Schreib«-Signal über die Und-Schaltung 142 die Rückstellung der ausgewählten Speicherstellen nach »0«; der Taktimpuls CL-2 a besorgt dieselbe Aufgabe über den einzelnen Treiber 21. Beide werden wirksam, bevor durch den Taktimpuls CL-3 der Schreibvorgang beginnt.
Damit ist die Beschreibung des »Schreib«-Vorgangs für einen X-Zugriff zum Speicher beendet. Bei einem X-Zugriff werden also eine Mehrzahl von X-Treiberleitungen und eine einzige Y-Treiberleitung erregt. Im Falle eines Y-Zugriffes wird eine einzige Z-Treiberleitung und eine Mehrzahl von Y-Treiberleitungen erregt. Der letztere Vorgang erfolgt mittels der Und-Schaltungen 126 und 128 (siehe Fig. 3A unten). Der Hauptunterschied besteht schaltungsmäßig darin, daß bei diesem letzteren Vorgang die mehreren Treiberausgänge aus der Schiebeschaltung für die Treiber 24 in Y-Richtung eingeschleust werden und der einzelne Treiberausgang aus dem Verschlüsseier 23 in X-Richtung verläuft.
Es ergibt sich also, daß in das Speicherregister 4 der Inhalt der entsprechenden Kernebenen in jeweils (in der F i g. 2A und 2 B) horizontaler Richtung eingetragen wird. Nun ist das Speicherregister bereit zur übertragung seiner Werte in beliebige andere Auswerteeinrichtungen. Wie früher beschrieben, erfolgt die Ausgabe aus dem Speicherregister 4 über die Sammelleitungen 28 (wie aus der Leitungsführung hervorgeht) wortweise.
Das erfindungsgemäße System erlaubt also den Zugriff zu gleichzeitig mehreren Worten eines Speichers und ist damit besonders geeignet für datenverarbeitende Systeme mit mehreren Verarbeitungs-Einheiten. Es wurde bereits erwähnt, daß die Erweiterung über die in den Zeichnungen dargestellte Größe leicht möglich ist. Durch Vergrößerung der Zahl von Kernebenen kann mit Wörtern von vielen Bits gearbeitet werden. Es ist außerdem auch der Zugriff zu mehr als vier Wörtern (vier Bits pro Ebene) möglich durch Bereitstellung größerer einzelner Speicherebenen. Dazu wäre es natürlich erforderlich, die Felder B, C und D des Speicheradreßregisters zu erweitern und ebenfalls die Schiebeschaltungen 24 und 32 auszubauen. Es können auch andere Speicherarten als Magnetkernspeicher mit der Erfindung benutzt werden.
Hierzu 4 Blatt Zeichnungen

Claims (4)

Patentansprüche:
1. Datenspeicher aus Teilspeichern, die je ein Bit eines zu speichernden Wortes aufnehmen, mit einer Steuereinrichtung zum gleichzeitigen Ansteuern aller Bitstellen eines Wortes in den Teilspeichern und mit einem Adreßregister und einem Speicherregister, dadurch gekennzeichnet, daß zur gleichzeitigen Entnahme mehrerer, aus je mehreren Bits bestehender Wörter, die Steuereinrichtung, das Adreßregister und das Speicherregister so ausgebildet und verbunden sind, daß gleichzeitig mehrere Bitstellen in den Teilspeichern angesteuert werden, daß die einem Teilspeicher entnommenen Speicherwerte zeilenweise in das Speicherregister eingetragen und daß die Wörter dem Speicherregister spaltenweise entnommen werden.
2. Datenspeicher nach Anspruch 1, dadurch gekennzeichnet, daß ein Adreßregister bestimmt, in welcher von zwei möglichen Richtungen von einer Anfangsstelle aus die gleichzeitig auszuwählenden Bitstellen eines Teilspeichers nebeneinander liegen, welches die Anfangsstelle der Reihe von Bitstellen eines Teilspeichers ist und welche Anzahl von Bitstellen eines Teilspeichers gleichzeitig auszuwählen ist.
3. Datenspeicher nach den Ansprüchen 1 und 2, dadurch gekennzeichnet, daß die Höchstzahl der in einem Teilspeicher längs einer Richtung ansteuerbaren Bitstellen kleiner ist als die Zahl der in einem Teilspeicher in einer Richtung vorgesehenen Bitstellen und daß vom Adreßregister gesteuerte Schiebeschaltungen (24; 32) die Zuordnung der nötigen Zahl von Aufrufeinrichtungen (22) bzw· Leseverstärkern (30) zu den gewünschten Treibleitungen (14,16) bzw. Leseleitungen (18, 20) vornehmen.
4. Datenspeicher nach den Ansprüchen 1 bis 3 mit Magnetkernen als Speicherelemente, dadurch gekennzeichnet, daß jeder Teilspeicher aus einer zweidimensionalen Magnetkern-Matrix mit Treiberleitungen (14, 16) zur Halbwahl in X- und y-Richtung und mit zwei Sätzen von in X- bzw. Y-Richtung verlaufenden Leseleitungen (18, 20) besteht und daß aus dem parallel zu den mehreren erregten Treiberleitungen verlaufenden Satz von Leseleitungen (18) die entsprechenden Leitungen zu den Leseverstärkern (30) durchgeschaltet werden.
DE1499739A 1965-11-30 1966-11-28 Datenspeicher zur gleichzeitigen Entnahme mehrerer Wörter Expired DE1499739C3 (de)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US510497A US3394354A (en) 1965-11-30 1965-11-30 Multiple word random access memory

Publications (3)

Publication Number Publication Date
DE1499739A1 DE1499739A1 (de) 1970-03-19
DE1499739B2 DE1499739B2 (de) 1973-11-08
DE1499739C3 true DE1499739C3 (de) 1974-06-06

Family

ID=24030988

Family Applications (1)

Application Number Title Priority Date Filing Date
DE1499739A Expired DE1499739C3 (de) 1965-11-30 1966-11-28 Datenspeicher zur gleichzeitigen Entnahme mehrerer Wörter

Country Status (4)

Country Link
US (1) US3394354A (de)
DE (1) DE1499739C3 (de)
FR (1) FR1501331A (de)
GB (1) GB1154458A (de)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3922643A (en) * 1974-09-04 1975-11-25 Gte Sylvania Inc Memory and memory addressing system
US4020470A (en) * 1975-06-06 1977-04-26 Ibm Corporation Simultaneous addressing of different locations in a storage unit
US4104719A (en) * 1976-05-20 1978-08-01 The United States Of America As Represented By The Secretary Of The Navy Multi-access memory module for data processing systems
US4513374A (en) * 1981-09-25 1985-04-23 Ltv Aerospace And Defense Memory system
FR2566938B1 (fr) * 1984-06-29 1989-08-18 Texas Instruments France Memoire permettant de transformer un flot de mots de donnees en un autre flot de mots de donnees
FR2566950B1 (fr) * 1984-06-29 1986-12-26 Texas Instruments France Processeur de points d'images video, systeme de visualisation en comportant application et procede pour sa mise en oeuvre
GB2165066B (en) * 1984-09-25 1988-08-24 Sony Corp Video data storage
DE3525898A1 (de) * 1985-07-19 1987-01-29 Reinhard Lidzba Verfahren zum komprimieren und dekomprimieren mehrerer strukturverwandter datenfolgen sowie einrichtungen zur durchfuehrung des verfahrens
US4803621A (en) * 1986-07-24 1989-02-07 Sun Microsystems, Inc. Memory access system
US4974146A (en) * 1988-05-06 1990-11-27 Science Applications International Corporation Array processor
US5513332A (en) * 1988-05-31 1996-04-30 Extended Systems, Inc. Database management coprocessor for on-the-fly providing data from disk media to all without first storing data in memory therebetween
US6661421B1 (en) 1998-05-21 2003-12-09 Mitsubishi Electric & Electronics Usa, Inc. Methods for operation of semiconductor memory
US6559851B1 (en) 1998-05-21 2003-05-06 Mitsubishi Electric & Electronics Usa, Inc. Methods for semiconductor systems for graphics processing
US6535218B1 (en) 1998-05-21 2003-03-18 Mitsubishi Electric & Electronics Usa, Inc. Frame buffer memory for graphic processing
US6504550B1 (en) 1998-05-21 2003-01-07 Mitsubishi Electric & Electronics Usa, Inc. System for graphics processing employing semiconductor device
EP2270836B1 (de) 2005-11-28 2012-10-10 Carl Zeiss SMT GmbH Teilchenoptische Komponente

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US2872666A (en) * 1955-07-19 1959-02-03 Ibm Data transfer and translating system
US3108256A (en) * 1958-12-30 1963-10-22 Ibm Logical clearing of memory devices
US3277449A (en) * 1961-12-12 1966-10-04 Shooman William Orthogonal computer
US3293615A (en) * 1963-06-03 1966-12-20 Ibm Current addressing system

Also Published As

Publication number Publication date
DE1499739B2 (de) 1973-11-08
US3394354A (en) 1968-07-23
DE1499739A1 (de) 1970-03-19
GB1154458A (en) 1969-06-11
FR1501331A (fr) 1967-11-10

Similar Documents

Publication Publication Date Title
DE1114049C2 (de) Anordnung zur einschraenkung der ansteuermoeglichkeit von matrixspeichern
DE1499739C3 (de) Datenspeicher zur gleichzeitigen Entnahme mehrerer Wörter
DE1901343C3 (de) Datenverarbeitungsanlage zur Ausführung von Mateirenrechnungen
DE2331589A1 (de) Datenverarbeitungsanordnung
DE2703578A1 (de) Videospeicher
DE1303071B (de)
DE2062228A1 (de) Datenverarbeitungssystem mit gleich zeitigem Zugriff auf mehrere Speicher stellen
DE1524898C3 (de) Datenspeicher mit direktem mehrdimensionalen Zugriff zur gleichzeitigen Entnahme mehrerer Wörter
DE1120779B (de) Eingabe-Ausgabe-Steuervorrichtung fuer einen elektrischen Hauptspeicher
DE1449544A1 (de) Datenverarbeitende Maschine mit ueberlappend abrufbarem Speicherwerk
DE1449365C3 (de)
DE1524200C3 (de) Zeitgabesteuerschaltung für einen elektronischen Ziffernrechner
EP0052669B1 (de) Mehrfach adressierbarer hochintegrierter Halbleiterspeicher
DE1524856A1 (de) Wortadressierbare Datenspeicher mit mehreren defekten Speicherelementen
DE1099225B (de) Anordnung zum UEbertragen von Angaben zwischen Speichern einer datenverarbeitenden Anlage
DE2121490B2 (de) Orthogonaler Datenspeicher
CH495584A (de) Datenverarbeitungsanlage
DE1295656B (de) Assoziativer Speicher
DE1574656C3 (de) Speicheranordnung mit einer Anzahl von Matrixfeldern
DE1296429B (de) Datenbearbeitungsanlage
DE1499690C2 (de) Speicherplatzansteuerungs-Anordnung
DE2404887A1 (de) Kanal fuer den informationsaustausch zwischen einem rechner und schnellen peripheren einheiten
DE1474380A1 (de) Matrixspeicheranordnung
DE1449816B2 (de) Schaltungsanordnung zur steuerung des zugriffs zu einem magnettrommelspeicher
DE1424690B2 (de) Matrixspeicher mit mehreren speicherabschnitten

Legal Events

Date Code Title Description
C3 Grant after two publication steps (3rd publication)