DE112012004340T5 - Integrierte Halbleitereinheiten mit Träger aus amorphem Silicium, Verfahren zur Herstellung und Entwurfsstruktur - Google Patents

Integrierte Halbleitereinheiten mit Träger aus amorphem Silicium, Verfahren zur Herstellung und Entwurfsstruktur Download PDF

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Abstract

Es werden akustische Bulk-Wellen-Filter und/oder akustische Bulk-Resonatoren, die mit CMOS-Einheiten kombiniert sind, Verfahren zur Herstellung sowie Entwurfsstrukturen bereitgestellt. Das Verfahren beinhaltet ein Bilden von wenigstens einem Träger (44), der ein Material (29) aus amorphem Silicium aufweist, sowie ein Bereitstellen eines Isolatormaterials (32) über und benachbart zu dem Träger aus amorphem Silicium. Das Verfahren beinhaltet des Weiteren ein Bilden eines Durchkontakts (50) durch das Isolatormaterial hindurch sowie ein Freilegen eines Materials (25), das unter dem Träger (44) aus amorphem Silicium liegt. Das Verfahren beinhaltet des Weiteren ein Bereitstellen eines Opfermaterials (36) in dem Durchkontakt und über dem Träger aus amorphem Silicium. Das Verfahren beinhaltet des Weiteren das Bereitstellten eine Kappe (38) auf dem Opfermaterial und über dem Isolatormaterial. Das Verfahren beinhaltet des Weiteren ein Abführen des Opfermaterials und des darunter liegenden Materials durch die Kappe (Öffnung 40 zum Abführen) hindurch, um einen oberen Hohlraum (42a) oberhalb des Trägers aus amorphem Silicium beziehungsweise einen unteren Hohlraum (42b) unterhalb des Trägers aus amorphem Silicium zu bilden.

Description

  • GEBIET DER ERFINDUNG
  • Die Erfindung bezieht sich auf Halbleiterstrukturen sowie auf Verfahren zur Herstellung und im Besonderen auf akustische Bulk-Wellen-Filter und/oder akustische Bulk-Resonatoren, die mit CMOS-Prozessen kombiniert sind, Verfahren zur Herstellung sowie Entwurfsstrukturen.
  • HINTERGRUND
  • Akustische Bulk-Wellen-Filter (BAW-Filter, Bulk Acoustic Wave filter) sowie akustische Bulk-Resonatoren (BAR, Bulk Acoustic Resonator) erlangen wegen der Vorteile hinsichtlich ihrer Leistungsfähigkeit ein höheres Maß an Beliebtheit und werden bei der Konstruktion von innovativen mobilen Einheiten und Systemen der Gegenwart eingesetzt. Aufgrund von Schwierigkeiten bei der Fertigung werden akustische Bulk-Wellen(BAW)-Filter sowie akustische Bulk-Resonatoren (BAR) jedoch als unabhängige Einheiten hergestellt. Das heißt, die akustischen Bulk-Wellen(BAW)-Filter und die akustischen Bulk-Resonatoren (BAR) werden nicht als mit weiteren CMOS-, BiCMOS-, SiGe-HEGT- und/oder passiven Einheiten kombinierte Strukturen bereitgestellt, was somit zu höheren Fertigungskosten und einem hochgefahrenen Prozessablauf der Herstellung führt.
  • Demgemäß besteht ein Bedarf auf dem Fachgebiet, die hierin vorstehend beschriebenen Mängel und Beschränkungen zu überwinden.
  • KURZDARSTELLUNG
  • In einem ersten Aspekt der Erfindung weist ein Verfahren ein Bilden von wenigstens einem Träger, der ein Material aus amorphem Silicium aufweist, sowie ein Bereitstellen eines Isolatormaterials über und benachbart zu dem Träger aus amorphem Silicium auf. Das Verfahren weist des Weiteren ein Bilden eines Durchkontakts durch das Isolatormaterial hindurch sowie ein Freilegen eines Materials auf, das unter dem Träger aus amorphem Silicium liegt. Das Verfahren weist des Weiteren ein Bereitstellen eines Opfermaterials in dem Durchkontakt und über dem Träger aus amorphem Silicium auf. Das Verfahren weist des Weiteren ein Bereitstellen einer Kappe auf dem Opfermaterial und über dem Isolatormaterial auf. Das Verfahren weist des Weiteren ein Abführen des Opfermaterials und des darunter liegenden Materials durch die Kappe hindurch auf, um einen oberen Hohlraum oberhalb des Trägers aus amorphem Silicium beziehungsweise einen unteren Hohlraum unterhalb des Trägers aus amorphem Silicium zu bilden.
  • In einem weiteren Aspekt der Erfindung weist ein Verfahren ein Bilden eines Trägers aus amorphem Silicium über einem SOI-Substrat sowie ein Schützen des Trägers aus amorphem Silicium mit einem Isolatormaterial während der Bildung der Hohlräume auf. Die Bildung der Hohlräume weist ein Bilden eines oberen Hohlraums oberhalb des Trägers aus amorphem Silicium und eines unteren Hohlraums unterhalb des Trägers aus amorphem Silicium auf. Der obere Hohlraum wird mittels Abführen eines Opfermaterials gebildet, das über dem Träger aus amorphem Silicium ausgebildet ist. Der untere Hohlraum wird mittels Abführen eines darunter liegenden Materials unterhalb des Trägers aus amorphem Silicium durch einen Durchkontakt hindurch gebildet, der den oberen Hohlraum und den unteren Hohlraum verbindet.
  • In noch einem weiteren Aspekt der Erfindung weist eine Struktur einen Träger aus amorphem Silicium auf, der auf einer Isolatorschicht ausgebildet ist. Ein oberer Hohlraum ist oberhalb des Trägers aus amorphem Silicium über einem Anteil des Isolatormaterials ausgebildet, und ein unterer Hohlraum ist unterhalb des Trägers aus amorphem Silicium ausgebildet. Ein verbindender Durchkontakt verbindet den oberen Hohlraum mit dem unteren Hohlraum, wobei der verbindende Durchkontakt mit dem Isolatormaterial beschichtet ist. Auf dem Träger aus amorphem Silicium befinden sich ein akustischer Bulk-Wellen(BAW)-Filter oder ein akustischer Bulk-Resonator (BAR).
  • In einem weiteren Aspekt der Erfindung wird eine Entwurfsstruktur bereitgestellt, die greifbar in einem gerätelesbaren Speichermedium zum Entwerfen, Herstellen oder Prüfen eines integrierten Schaltkreises ausgeführt ist. Die Entwurfsstruktur weist die Strukturen der vorliegenden Erfindung auf. In weiteren Ausführungsformen weist eine Entwurfsstruktur einer Hardware-Beschreibungssprache (HDL), die auf einem gerätelesbaren Datenspeichermedium codiert ist, Elemente auf, die, wenn sie in einem computerunterstützten Entwurfssystem bearbeitet werden, eine geräteausführbare Wiedergabe der Halbleiterstruktur erzeugen, welche die Strukturen der vorliegenden Erfindung aufweist. In noch weiteren Ausführungsformen wird ein Verfahren in einem computerunterstützten Entwurfssystem zum Erzeugen eines funktionellen Entwurfsmodells der Halbleiterstruktur bereitgestellt. Das Verfahren weist ein Erzeugen einer funktionellen Wiedergabe der strukturellen Elemente der Halbleiterstruktur auf.
  • Im Einzelnen wird in Ausführungsformen der vorliegenden Erfindung eine Entwurfsstruktur bereitgestellt, die von einem Gerät lesbar ist, das beim Entwurf, bei der Herstellung oder der Simulation eines integrierten Schaltkreises verwendet wird. Die Entwurfsstruktur weist auf: einen Träger aus amorphem Silicium, der auf einer Isolatorschicht ausgebildet ist; einen oberen Hohlraum, der oberhalb des Trägers aus amorphem Silicium über einem Anteil des Isolatormaterials ausgebildet ist; einen unteren Hohlraum, der unterhalb des Trägers aus amorphem Silicium ausgebildet ist; einen verbindenden Durchkontakt, der den oberen Hohlraum mit dem unteren Hohlraum verbindet, wobei der verbindende Durchkontakt mit dem Isolatormaterial beschichtet ist; sowie einen akustischen Bulk-Wellen(BAW)-Filter oder einen akustischen Bulk-Resonator (BAR) auf dem Träger aus amorphem Silicium.
  • KURZBESCHREIBUNG DER MEHREREN ANSICHTEN DER ZEICHNUNGEN
  • Die vorliegende Erfindung wird in der detaillierten Beschreibung, die folgt, unter Bezugnahme auf die erwähnte Vielzahl von Zeichnungen mittels nicht beschränkender Beispiele von exemplarischen Ausführungsformen der vorliegenden Erfindung beschrieben.
  • 1 bis 5a, 5b sowie 6 bis 10 zeigen Prozessschritte und in Beziehung stehende Strukturen gemäß Aspekten der vorliegenden Erfindung;
  • 11 zeigt eine Draufsicht auf eine Struktur gemäß Aspekten der vorliegenden Erfindung entlang der Linie A-A von 10;
  • 12a zeigt eine Draufsicht auf eine alternative Struktur gemäß einem Aspekt der vorliegenden Erfindung;
  • 12b zeigt eine Seitenansicht der Struktur von 12a gemäß Aspekten der vorliegenden Erfindung;
  • 13 zeigt eine alternative Struktur sowie jeweilige Prozessschritte gemäß Aspekten der vorliegenden Erfindung;
  • 14 zeigt alternative Prozessschritte gemäß Aspekten der vorliegenden Erfindung;
  • 15 bis 18 zeigen alternative Strukturen sowie jeweilige Prozessschritte gemäß Aspekten der vorliegenden Erfindung; und
  • 19 ist ein Ablaufplan eines Entwurfsprozesses, der beim Entwurf, bei der Fertigung und/oder der Prüfung von Halbleitern verwendet wird.
  • DETAILLIERTE BESCHREIBUNG
  • Die Erfindung bezieht sich auf Halbleiterstrukturen sowie auf Verfahren zur Herstellung und im Besonderen auf akustische Bulk-Wellen-Filter und/oder akustische Bulk-Resonatoren, die mit CMOS-Einheiten (und -Prozessen) kombiniert sind, auf Verfahren zur Herstellung und auf Entwurfsstrukturen. Im Einzelnen zielt die vorliegende Erfindung auf einen akustischen Bulk-Wellen(BAW)-Filter oder einen akustischen Bulk-Resonator (BAR) ab, die mit einer CMOS-Struktur kombiniert sind, wie zum Beispiel einen Filter, der von einem oberen Hohlraum und einem unteren Hohlraum umgeben ist. In Ausführungsformen wird der Filter aus einem Material aus amorphem Silicium oder Polysilicium gebildet (im Folgenden als amorphes Silicium bezeichnet). Außerdem werden in Ausführungsformen der untere Hohlraum und der obere Hohlraum in einem einzigen Schritt des Abführens gebildet, wobei der untere Hohlraum entweder in einem darunter liegenden einem darunter liegenden Halbleitermaterial oder einem Isolatormaterial gebildet wird, das oberhalb des Halbleitermaterials ausgebildet ist. Der untere Hohlraum und der obere Hohlraum können alternativ in separaten Ätzschritten gebildet werden. In Ausführungsformen kann die Oberfläche des Filterträgers und weiterer Einheiten durch einen Einbauprozess mit einer dünnen Schicht (z. B. einem Oxid) beschichtet werden, um ein Ätzen von Silicium während des Abführens zu vermeiden.
  • 1 zeigt eine Ausgangsstruktur gemäß Aspekten der vorliegenden Erfindung. Im Einzelnen zeigt 1 ein Halbleitersubstrat oder einen Wafer 10. In Ausführungsformen kann der Wafer 10 eine BULK-Silicium- oder eine Silicium-auf-Isolator(SOI)-Ausführung aufweisen. In der SOI-Wafer-Ausführung weist der Wafer 10 zum Beispiel eine aktive Halbleitschicht 14 (z. B. ein aktives Silicium) auf, das auf einer Isolationsschicht 12 ausgebildet ist. Die Isolatorschicht 12 ist auf der Oberseite des Wafers 10 ausgebildet. Die Isolatorschicht 12 (in der SOI-Ausführung auch als ein BOX bezeichnet) ist auf einem Handhabungswafer (Bulk-Substrat) 10 ausgebildet. In Ausführungsformen kann die aktive Halbleiterschicht 14 eine Dicke von etwa 0,1 bis 5 Mikrometer aufweisen, und die Isolatorschicht 12 kann eine Dicke von etwa 0,1 bis 5 Mikrometer aufweisen; wenngleich von der vorliegenden Erfindung auch weitere Abmessungen ins Auge gefasst werden.
  • Die Bestandteilsmaterialien der SOI-Wafer- oder der BULK-Ausführung können auf der Grundlage der gewünschten Anwendung der Endnutzung der Halbleitereinheit gewählt werden. Zum Beispiel kann die Isolationsschicht 12, z. B. das BOX, aus einem Oxid bestehen, wie beispielsweise SiO2. Darüber hinaus kann die aktive Halbleiterschicht 14 aus verschiedenen Halbleitermaterialien bestehen, wie zum Beispiel Si, SiGe, SiC, SiGeC etc. Der SOI-Wafer 10 kann unter Verwendung von Techniken hergestellt werden, die dem Fachmann allgemein bekannt sind. Zum Beispiel kann der SOI-Wafer 10 mittels üblicher Prozesse gebildet werden, die Sauerstoffimplantation (z. B. SIMOX), Wafer-Bonden etc. mit einschließen, jedoch nicht darauf beschränkt sind.
  • 2 zeigt zusätzliche Prozessschritte und eine resultierende Struktur gemäß Aspekten der vorliegenden Erfindung. Zum Beispiel zeigt 2 die Bildung von Einheiten 16 (in CMOS-Prozessen kombiniert mit einem akustischen Bulk-Wellen(BAW)-Filter oder einem akustischen Bulk-Resonator (BAR)). In Ausführungsformen werden die Einheiten 16 unter Verwendung von üblichen lithographischen Prozessen, Ätz- und Abscheidungsprozessen aus der aktiven Halbleiterschicht 14 gebildet, so dass eine weitere Erläuterung hierin nicht erforderlich ist. In Ausführungsformen können die Einheiten 16 zum Beispiel CMOS-, BiCMOS-, DRAM-, FLASH- oder passive Einheiten sein, die in der aktiven Silicium-Schicht 14 ausgebildet sind. Die Einheiten 16 sind durch flache Grabenisolations(STI)-Strukturen 20 getrennt, die mittels Ätzen der aktiven Halbleiterschicht 14 und Abscheiden eines Isolationsmaterials, wie zum Beispiel eines Oxides, in die durch das Ätzen gebildeten Gräben gebildet werden, gefolgt von einem chemisch-mechanischen Polierschritt, um den Wafer zu planarisieren, wie auf dem Fachgebiet bekannt.
  • 3 zeigt zusätzliche Prozessschritte und eine in Beziehung stehende Struktur gemäß Aspekten der vorliegenden Erfindung. Im Einzelnen wird in 3 ein Opfermaterial 25 auf der aktiven Schicht 14 gebildet. Das Opfermaterial 25 kann ein Opfermaterial aus Silicium sein, das zum Beispiel unter Verwendung üblicher CMOS-Prozesse abgeschieden und strukturiert wird. Zum Beispiel kann das Opfermaterial unter Verwendung einer Gasphasenabscheidung abgeschieden werden. Wenn in spezielleren Ausführungsformen Silicium als das Opfermaterial 25 verwendet wird, kann es unter Verwendung irgendeines üblichen Abscheidungsprozesses abgeschieden werden, wie zum Beispiel chemischer Gasphasenabscheidung (CVD), plasmaunterstützter CVD (PECVD) oder physikalischer Gasphasenabscheidung (PVD). In Ausführungsformen ist das Opfermaterial 25 aus Silicium ein Silicium für den unteren Hohlraum. Das Opfermaterial 25 kann mit einem Photoresist strukturiert werden, unter Verwendung eines Chemismus auf der Grundlage von SF6 mittels RIE geätzt werden, und das Photoresist kann in einem Sauerstoffplasma entfernt werden.
  • Weiterhin bezugnehmend auf 3 wird eine Isolatorschicht 22 über den Einheiten 16 und den STI-Strukturen 20 gebildet, wobei das Opfermaterial 25 mit eingeschlossen ist. In Ausführungsformen ist die Isolatorschicht 22 ein Oxidmaterial, das zum Beispiel unter Verwendung eines chemischen Gasphasenabscheidungs(CVD)-Prozesses, eines PECVD- oder eines thermischen Prozesses zur Abscheidung eines Oxids abgeschieden wird. In Ausführungsformen weist die Isolatorschicht 22 eine Dicke von etwa 1 Mikrometer auf; wenngleich von der vorliegenden Erfindung auch weitere Abmessungen ins Auge gefasst werden. In einer exemplarischen Ausführungsform ist die Silicium-Schicht 14 0,5 Mikrometer dick, wie sie hergestellt ist, und die Isolatorschicht 22 ist 2 Mikrometer dick. Die Isolatorschicht 22 wird unter Verwendung von üblichen Verfahren planarisiert, wie beispielsweise von CMP oder einer inversen Damaszener-Planarisierung, wie auf dem Fachgebiet bekannt ist.
  • In alternativen Ausführungsformen kann die Isolatorschicht 22 unter Verwendung üblicher CMOS-Prozesse strukturiert und geätzt werden, und das Opfermaterial 25 kann innerhalb der Struktur abgeschieden werden. In dieser alternativen Ausführungsform wird dann eine dünne Isolatorschicht über dem Opfermaterial gebildet. In Ausführungsformen weist die dünne Isolatorschicht eine Dicke von etwa 1 bis 2 Mikrometer auf; wenngleich von der vorliegenden Erfindung auch weitere Abmessungen ins Auge gefasst werden. Es versteht sich für den Fachmann, dass eine Schicht des Isolators 22 in sämtlichen Ausführungsformen über der Schicht aus amorphem Silicium belassen werden kann. Diese Schicht des Isolators 22 weist eine Dicke im Bereich von zum Beispiel etwa 0,1 bis 3 Mikrometer auf.
  • Eine Zwischenverbindung 27 aus einem Metall oder einer Metalllegierung wird in Kontakt mit einer oder mehreren der Einheiten 16 gebildet. Die Zwischenverbindung 27 kann in irgendeinem üblichen CMOS-Prozess gebildet werden. Zum Beispiel kann eine Maske auf dem Isolatormaterial 22 gebildet und mit Licht belichtet werden, um eine Struktur zu bilden. Im Anschluss daran kann ein Ätzprozess durchgeführt werden, um eine Struktur (Öffnung) in dem Isolatormaterial 22 zu der Einheit 16 zu bilden. Die Struktur (Öffnung) wird dann mit einem Metall oder einer Metalllegierung gefüllt, wie zum Beispiel einem Material auf der Grundlage von Aluminium. In Ausführungsformen kann die Zwischenverbindung 27 ein sich verjüngender Damaszener-Stiftkontakt oder -Durchkontakt sein.
  • In 4 wird amorphes Silicium 29 auf dem Isolatormaterial 22 abgeschieden. In Ausführungsformen kann das amorphe Silicium 29 unter Verwendung irgendeines üblichen chemischen Gasphasenabscheidungs(CVD)- oder Plasma-Gasphasenabscheidungs(PVD)-Prozesses abgeschieden werden. In Ausführungsformen kann das amorphe Silicium 29 bis zu einer Tiefe von etwa 1 bis 5 Mikrometer abgeschieden werden; wenngleich von der vorliegenden Erfindung auch weitere Abmessungen ins Auge gefasst werden. In Ausführungsformen kann das Isolatormaterial 22 zwischen dem Opfermaterial 25 und dem amorphen Silicium 29 etwa 1 bis 2 Mikrometer betragen; wenngleich von der vorliegenden Erfindung auch weitere Abmessungen ins Auge gefasst werden.
  • Weiterhin bezugnehmend auf 4 wird eine Isolatorschicht 31 auf dem amorphen Silicium 29 abgeschieden. Auf der Isolatorschicht 22 wird eine Metallschicht 24 gebildet. Auf der Metallschicht 24 wird eine Dünnschicht 26 eines piezoelektrischen Wandlers (PZT) gebildet. Die PZT-Dünnschicht 26 kann zum Beispiel Aluminiumnitrid oder weitere bekannte PZT-Materialien sein. Die PZT-Dünnschicht 26 kann dazu verwendet werden, eine akustische Welle zu erzeugen und/oder zu erfassen. Auf diese Weise kann die PZT-Dünnschicht 26 dazu verwendet werden, einen akustischen Bulk-Wellen(BAW)-Filter oder einen akustischen Bulk-Resonator (BAR) mit einem/einer CMOS-Prozess/-Struktur zu kombinieren, wie zum Beispiel einem Filter, der von einem oberen Hohlraum und einem unteren Hohlraum umgeben ist (wie nachstehend weiter beschrieben). Auf der PZT-Dünnschicht 26 wird eine Metallschicht 28 gebildet.
  • In Ausführungsformen können die Metallschichten 24, 28 zum Beispiel jegliche Leitermaterialien sein, die eines oder mehrere von zum Beispiel Titan, Titannitrid, Wolfram, Molybdän-Aluminium, Aluminium-Kupfer und ähnliche Arten von Materialien beinhalten, die dem Fachmann bekannt sind. In Ausführungsformen werden die Metallschichten 24, 28 sowie die PZT-Dünnschicht 26 unter Verwendung üblicher Abscheidungsprozesse abgeschieden. In Ausführungsformen können die Metallschichten (z. B. die Leiterschichten) 24, 28 die gleiche Dicke und die gleichen Materialien einsetzen, so dass sie symmetrisch sind.
  • Wie in 4 weiter gezeigt, werden das amorphe Silicium 29, die Isolatorschicht 31, die Metallschichten 24, 28 sowie die PZT-Dünnschicht 26 unter Verwendung üblicher Photolithographie- und Ätztechniken strukturiert. Zum Beispiel kann ein Resist auf der Metallschicht 28 abgeschieden werden, das anschließend mit Licht belichtet wird, um eine Struktur (Öffnungen) zu bilden. Im Anschluss daran können das amorphe Silicium 29, die Isolatorschicht 31, die Metallschichten 24, 28 sowie die PZT-Dünnschicht 26 durch die Öffnungen hindurch unter Verwendung von üblichen Ätzchemismen geätzt werden, wie zum Beispiel reaktiven Ionenätz(RIE)-Prozessen. In Ausführungsformen verbleiben die Metallschichten 24, 28 sowie die PZT-Dünnschicht 26 über, z. B. ausgerichtet zu, wenigstens dem amorphen Silicium 29 (das den Träger der vorliegenden Erfindung bildet) und in Ausführungsformen einer oder mehreren der Einheiten 16. Im Anschluss daran kann das Resist unter Verwendung üblicher Ablöseprozesse entfernt werden, wie zum Beispiel üblicher Veraschungsprozesse. Die belichteten Anteile der Schichten 24, 26, 28, 29, 31 können mit einer optionalen Oxidschicht beschichtet werden.
  • Einheiten für akustische Wellen können entweder in einem Prozess Metall-piezoelektrische Dünnschicht (PZT)-Metall oder in einem Prozess Metall-PZT hergestellt werden. Für die Ausführungsform Metall-PZT-Metall werden die akustischen Wellen vertikal zwischen den zwei Metallplatten angeregt. Für die Ausführungsform Metall-PZT werden die akustischen Wellen lateral zwischen einer Kamm-Finger-Struktur in dem Metall angeregt. In den 5a und 5b sind vereinfachte Zeichnungen von Draufsichten auf einen vertikalen (5a) und einen lateralen (5b) akustischen Bulk-Wellen-Filter gezeigt. 5a zeigt vereinfachte Draufsichten von Layouts der Schicht 24 (unteres Metall) und einer Schicht 28 (oberes Metall) in 4 für einen vertikalen akustischen Wellen-Filter. 5b zeigt eine vereinfachte Draufsicht auf eine laterale akustische Bulk-Wellen-Filter-Struktur, wobei lediglich die Schicht 28 für ein Bilden des Filters verwendet wird und die Schicht 24 entweder weggelassen werden kann oder für weitere Zwecke verwendet werden kann, wie beispielsweise für eine Masse-Ebene. Die Erörterung nachstehend ist auf die Ausführungsform Metall-PZT-Metall beschränkt, wenngleich für die Zwecke der Erörterung jede Ausführungsform anwendbar ist.
  • 6 zeigt zusätzliche Prozessschritte und in Beziehung stehende Strukturen gemäß Aspekten der vorliegenden Erfindung. Im Einzelnen zeigt 6 eine Abscheidung eines Isolatormaterials 32, z. B. eines Oxides. In Ausführungsformen kann das Isolatormaterial 32 ein Oxidmaterial sein, das zum Beispiel unter Verwendung eines Prozesses mit einem Plasma hoher Dichte oder eines plasmaunterstützten Prozesses mit einem Plasma hoher Dichte, eines atomaren Schichtabscheidungs(ALD)-Prozesses, eines PECVD-Prozesses oder eines chemischen Gasphasenabscheidungs(CVD)-Prozesses aus einer flüssigen Phase abgeschieden wird. Wie in 6 gezeigt, wird das Isolatormaterial 32 über den freiliegenden Schichten 29, 31, 24, 26 sowie 28 abgeschieden.
  • Das Isolatormaterial 32 kann unter Verwendung eines üblichen CMP- oder inversen Damaszener-Prozess planarisiert werden, wie zum Beispiel in der US-Anmeldung Serial No. 12/974 854 gezeigt, die am 21. Dezember 2010 eingereicht wurde, deren Inhalt hierin durch Verweis aufgenommen ist. Eine Struktur oder Öffnung 50 wird in dem Isolatormaterial 32 auf einer Seite der Schichten 29, 31, 24, 26 und 28 gebildet. Die Struktur oder Öffnung 50 wird in einer üblichen Weise gebildet, wie hierin beschrieben. Die Struktur oder Öffnung 50 legt einen Anteil des darunter liegenden Opfermaterials 25 frei. In Ausführungsformen verbleibt das Isolatormaterial 32 auf dem Träger 29 aus amorphem Silicium, der Isolatorschicht 31, den Metallschichten 24, 28 sowie der PZT-Dünnschicht 26 ebenso wie über den Einheiten 16. Noch spezifischer verbleibt das Isolatormaterial 32 in Ausführungsformen auf sämtlichen freiliegenden Oberflächen des Trägers 44, um z. B. eine Reaktion von Opfer-Silicium mit der PZT-Dünnschicht 26 zu verhindern, ebenso wie auf jeglichen freiliegenden Oberflächen der Trägerstruktur. In Ausführungsformen verhindert das Isolatormaterial 32 eine AIN-Reaktion mit dem Opfer-Material aus Silicium, das dazu verwendet wird, den Hohlraum oberhalb des Filters zu bilden. Das Isolatormaterial 32 schützt außerdem den Träger 29 aus amorphem Silicium davor, während des nachfolgenden Ätzprozesses zum Abführen von Silicium für den Hohlraum abgeführt oder entfernt zu werden. In Ausführungsformen ist der Hohlraumdurchkontakt 50 ein etwa fünf (5) Mikrometer breiter Durchkontakt, der in nachfolgenden Prozessschritten zur Bildung von Hohlräumen einen oberen Hohlraum mit einem unteren Hohlraum verbindet.
  • In 7 wird eine Abscheidung eines Opfermaterials 36 in dem Durchkontakt 50 sowie auf dem Isolatormaterial 32 bereitgestellt, mit eingeschlossen über der Metallschicht 28. Eine Reinigung, wie beispielsweise 100:1 HF, wird vor der Abscheidung der Schicht 36 verwendet, um das native Oxid von der Oberfläche der Schicht 25 in dem Boden des Durchkontakts 50 zu entfernen. Als nächstes wird das Opfermaterial 36 strukturiert und geätzt, wie auf dem Fachgebiet bekannt ist. Wenn zum Beispiel Silicium für das Opfermaterial 36 verwendet wird, wird es mit einem Photoresist strukturiert, das Silicium wird unter Verwendung eines Chemismus auf der Grundlage von SF6 mittels RIE geätzt, und das Photoresist wird in einem Sauerstoffplasma entfernt. In Ausführungsformen ist das Opfermaterial 36 ein Opfermaterial aus Silicium, das unter Verwendung irgendeines üblichen Abscheidungsprozesses abgeschieden werden kann, wie zum Beispiel einer chemischen Gasphasenabscheidung (CVD) oder einer physikalischen Gasphasenabscheidung (PVD). In Ausführungsformen ist das Opfermaterial 36 aus Silicium ein Silicium für einen oberen Hohlraum. In Ausführungsformen wird das Opfermaterial 36 aus Silicium ohne oxidierte Hohlräume oder Fugen in der Öffnung (in den Hohlräumen) 50 abgeschieden.
  • Oxidierte Hohlräume sind Fugen oder Schlüssellöcher oder abgeschnürte Öffnungen in dem Silicium, das über Öffnungen ausgebildet ist, wobei die Seiten der Fugen oder Schlüssellöcher mit Siliciumdioxid beschichtet sind, das während des nachfolgenden Schritts des Abführens von Silicium nicht abgeführt oder entfernt wird und Rückstände innerhalb des Hohlraums belässt. Alternativ wird das Opfermaterial ohne irgendwelche Hohlräume oder Schlüssellöcher über einer Topographie abgeschieden, wie auf dem Fachgebiet bekannt. Anstelle von Silicium können weitere Materialien verwendet werden, die abgeführt werden können, wie beispielsweise Germanium (Ge).
  • In 8 wird ein Kappenmaterial 38 über dem Opfermaterial 36 gebildet. In Ausführungsformen ist das Kappenmaterial 38 Siliciumdioxid und wird unter Verwendung von CMP planarisiert. In dem Kappenmaterial 38 und dem Isolatormaterial 32 wird in Kontakt mit der Zwischenverbindung 27 eine Zwischenverbindung 27a aus einem Metall oder einer Metalllegierung gebildet. In Ausführungsformen kann die Zwischenverbindung 27a in irgendeinem üblichen CMOS-Prozess gebildet werden. Zum Beispiel kann eine Maske auf dem Kappenmaterial 38 gebildet werden und mit Licht belichtet werden, um eine Struktur zu bilden. Im Anschluss daran kann ein Ätzprozess durchgeführt werden, um eine Struktur in dem Kappenmaterial 38 und dem Isolatormaterial 32 zu bilden. Die Struktur (Öffnung) wird im Anschluss mit einem Metall oder einer Metalllegierung gefüllt, wie zum Beispiel einem Material auf der Grundlage von Aluminium. Alternativ wird der Graben mit einem Metall gefüllt, wie zum Beispiel einem dünnen TiN, gefolgt von einem dicken Wolfram und einem Damaszener-CMP, wie auf dem Fachgebiet bekannt ist. In Kontakt mit der Zwischenverbindung 27a kann mittels eines üblichen Metallabscheidungs- und Strukturierungsprozesses eine obere Verdrahtungsschicht 27b gebildet werden, wie auf dem Fachgebiet bekannt ist. Zum Beispiel kann die obere Verdrahtungsschicht 27b zum Beispiel unter Verwendung von Damaszener-Kupfer oder Damaszener-Aluminium-Kupfer mit subtraktivem Ätzen gebildet werden.
  • Wie in 8 weiter gezeigt, wird in dem Kappenmaterial 38 eine Öffnung 40 zum Abführen gebildet, die einen Anteil des Opfermaterials 36 freilegt, z. B. des Opfermaterials aus Silicium. Die Öffnung 40 zum Abführen kann während oder nach der Bildung des Grabens für die Zwischenverbindung 27a gebildet werden. Es versteht sich, dass mehr als eine Öffnung 40 zum Abführen in dem Kappenmaterial 38 gebildet werden kann. Die Öffnung 40 zum Abführen kann unter Verwendung von üblichen lithographischen Prozessen und Ätzprozessen gebildet werden, die dem Fachmann bekannt sind. Die Breite und Höhe der Öffnung 40 zum Abführen legt die Menge an Material fest, die nach einem Abführen von Silicium abgeschieden werden sollte, um die Öffnung zum Abführen abzuschnüren. Im Allgemeinen nimmt die Menge an Material ab, die abgeschieden werden sollte, um die Öffnung 40 zum Abführen abzuschnüren, wenn die Breite der Öffnung zum Abführen abnimmt; und wenn das Aspektverhältnis der Öffnung zum Abführen zunimmt, welches das Verhältnis der Höhe der Öffnung zum Abführen zu ihrer Breite ist. In Ausführungsformen ist die Öffnung 40 zum Abführen zum Beispiel etwa 3 μm hoch und 1 μm breit; wenngleich von der vorliegenden Erfindung auch weitere Abmessungen ins Auge gefasst werden. In Ausführungsformen kann die Öffnung 40 zum Abführen kreisförmig oder nahezu kreisförmig sein, um die Menge an nachfolgendem Material zu minimieren, die notwendig ist, um diese abzuschnüren.
  • Wie in 9 gezeigt, wird die Öffnung 40 zum Abführen dazu verwendet, in einem einzigen Prozess des Abführens einen oberen Hohlraum 42a und einen unteren Hohlraum 42b zu bilden. Im Einzelnen stellt die Öffnung 40 zum Abführen einen Zugang zum Abführen (z. B. Ätzen) des Opfermaterials 36 aus Silicium und des Opfermaterials 25 aus Silicium unterhalb der amorphen Trägerstruktur 44 (z. B. der Schichten 29, 22, 24, 26 und 28 (mit einer Dünnschicht aus Oxid)) durch den Durchkontakt 42c zum Abführen bereit. In Ausführungsformen wird das freiliegende Silicium oder das Material 36 für den oberen Hohlraum hinsichtlich eines nativen Oxides gereinigt und unter Verwendung einer Reinigung mit Fluorwasserstoffsäure mit Wasserstoff passiviert, gefolgt von einem Abführen oder Ätzen des Siliciums unter Verwendung eines XeF2-Ätzmittels durch die Öffnung 40 zum Abführen hindurch, was sämtliches des freiliegenden Silicium-Materials ablöst. Das Oxid-Material 32 kann dazu verwendet werden, die Trägerstruktur 44 und deren Bestandteilsschichten (z. B. die Schichten 29, 31, 22, 24, 26 und 28) während des Prozesses des Abführens zu schützen. In Ausführungsformen kann das Oxidmaterial über der Trägerstruktur 44 etwa 100 nm betragen, um eine Reaktion von Silicium mit der PZT-Dünnschicht aus Aluminiumnitrid und/oder Molybdän oder weiteren Materialien zu verhindern, die sich mit der PZT-Dünnschicht 26 in Kontakt befinden.
  • In Ausführungsformen bildet das Abführen den oberen Hohlraum 42a sowie den unteren Hohlraum 42b, der die Trägerstruktur 44 umgibt. Der obere Hohlraum 42a und der untere Hohlraum 42b können etwa 2 μm betragen; wenngleich von der vorliegenden Erfindung auch weitere Abmessungen ins Auge gefasst werden. In Ausführungsformen weist der Träger 44 das Material 29 aus amorphem Silicium, das von einem Oxidmaterial umgeben ist, sowie dessen Bestandteilsschichten 31, 24, 26, 28 auf. In Ausführungsformen können die Struktur und im Besonderen das freiliegende Opfermaterial 36 vor dem Abführen mittels einer HF-Lösung gereinigt werden, um das native Oxid zu entfernen. Es versteht sich für den Fachmann außerdem, dass die Zwischenverbindung 27a vor oder nach der Bildung der Hohlräume 42a, 42b mittels üblicher photolithographischer Prozesse, Ätz- und Abscheidungsprozesse, d. h. mittels Ätzens eines Grabens durch die Schichten 38 und 32 hindurch und Abscheiden eines Metalls darin, gebildet werden kann, wie vorstehend erörtert.
  • Wie in 10 gezeigt, kann die Öffnung zum Abführen mit einem Material 46 abgedichtet werden, wie beispielsweise einem Dielektrikum oder einem Metall. Dies stellt eine hermetische Abdichtung für den oberen Hohlraum 42a und den unteren Hohlraum 42b bereit. Außerdem kann eine optionale Schicht 48 abgeschieden werden, um eine hermetische Abdichtung bereitzustellen, wie zum Beispiel eine Dünnschicht aus PECVD-Siliciumnitrid von 500 nm oder weitere Dünnschichten, die bekannt dafür sind, eine hermetische Abdichtung über dem Material 46 bereitzustellen.
  • 10 zeigt des Weiteren Back-End-of-the-Line-Prozesse gemäß Aspekten der vorliegenden Erfindung. Im Einzelnen zeigt 10 einen letzten Durchkontakt 52, der in einer oberen Schicht 49 gebildet wird, die auf dem Kappenmaterial 38 oder der optionalen Schicht 48 abgeschieden wird. In dieser Ausführungsform kann die obere Schicht 48 ein Isolatormaterial sein. Der letzte Durchkontakt 52 befindet sich in Ausrichtung zu der oberen Verdrahtung 27b und kann unter Verwendung von irgendwelchen üblichen photolithographischen Prozessen oder Ätzprozessen gebildet werden. In Ausführungsformen kann der letzte Durchkontakt 52 mittels Ätzen eines Grabens in die obere optionale Schicht 48 und die obere Schicht 49 gebildet werden, wie auf dem Fachgebiet bekannt ist. Der letzte Durchkontakt 52 kann für eine Drahtbond- oder Lötpunkt-Bearbeitung bereitgestellt werden.
  • 11 zeigt eine Draufsicht auf eine Struktur gemäß der vorliegenden Erfindung entsprechend 10 entlang einer Linie A-A von 10. Im Einzelnen zeigt 11 eine Querschnittansicht von der Oberseite der Struktur von 10 entlang der Linie A-A. Diese Draufsicht zeigt die Trägerstruktur 44, wobei die PZT-Dünnschicht 26 auf einer Metallschicht und im Einzelnen über dem Oxidmaterial 32 ausgebildet ist. In Ausführungsformen befindet sich das Oxidmaterial 32 über der Trägerstruktur 44, um eine Reaktion von Silicium mit der PZT-Dünnschicht aus Aluminiumnitrid und/oder Molybdän oder weiteren Materialien zu verhindern, die sich in Kontakt mit der PZT-Dünnschicht 26 befinden. Wie außerdem in dieser Draufsicht gezeigt, wird der untere Hohlraum 42b während des Schritts des Abführens unter der Trägerstruktur 44 gebildet. In Ausführungsformen wird ein Durchkontakt 42c zum Abführen während des Abführens zwischen dem unteren Hohlraum 42b und dem oberen Hohlraum (nicht gezeigt) gebildet, um den unteren Hohlraum 42b zu bilden.
  • 12a zeigt eine Draufsicht auf eine alternative Struktur gemäß einem Aspekt der vorliegenden Erfindung, und 12b zeigt eine Seitenansicht der Struktur von 12a. In dieser Struktur sind Hohlräume 50 auf der Seite des Trägers 44 ebenso wie durch den Träger 44 hindurch ausgebildet, um die Bildung des unteren Hohlraums 42b zu unterstützen. Im Einzelnen können die Hohlräume 50 durch einen üblichen Ätzprozess durch den Träger 44 hindurch und auf der Seite des Trägers 44 gebildet werden, wie vorstehend beschrieben. Die Hohlräume 50 können mit einem Isolatormaterial überzogen sein, wie zum Beispiel dem Oxidmaterial 32, das weitere Strukturen der vorliegenden Erfindung beschichtet. Wie hierin bereits beschrieben, verhindert das Oxidmaterial 32 eine Reaktion von Silicium mit der PZT-Dünnschicht aus Aluminiumnitrid und/oder Molybdän oder weiteren Materialien, die sich in Kontakt mit der PZT-Dünnschicht 26 befinden, zum Beispiel während des Prozesses des Abführens.
  • In dem Prozessablauf können die Hohlräume 50 nach der Bildung der Trägerstruktur 44 gebildet werden, z. B. während der Bildungsprozesse der 6. Zum Beispiel können ein Durchkontakt oder ein Graben in der Trägerstruktur gebildet werden und im Anschluss mit einem Oxidmaterial gefüllt werden (z. B. ähnlich dem, was in 6 beschrieben wurde). Im Anschluss daran können die Hohlräume 50 innerhalb des Oxidmaterials gebildet werden, zum Beispiel während der Prozesse von 6. Im Anschluss daran kann während der Prozesse von 7 ein Material aus Silicium in den Hohlräumen 50 abgeschieden werden (die nunmehr mit dem Oxidmaterial überzogen sind), das anschließend während nachfolgender Prozesse des Abführens abgeführt wird, die hierin beschrieben sind.
  • 13 zeigt eine alternative Struktur sowie Prozessschritte gemäß Aspekten der vorliegenden Erfindung. In dieser Struktur wird die amorphe Trägerstruktur 44 auf einer dünnen Schicht aus Oxid 22a hergestellt, die auf der aktiven Silicium-Schicht 14 gebildet wird. Die Oxidschicht 22a kann mittels irgendeines üblichen thermischen Abscheidungsprozesses gebildet werden, wie zum Beispiel eines chemischen Gasphasenabscheidungs(CVD)-Prozesses. In Ausführungsformen kann die dünne Schicht aus Oxid 22a eine Dicke von etwa 0,1 bis 5 Mikrometer aufweisen; wenngleich von der vorliegenden Erfindung auch weitere Abmessungen ins Auge gefasst werden. Der untere Hohlraum 42b wird mittels üblicher Ätzschritte in dem Wafer 10 gebildet, wie vorstehend erörtert. Zum Beispiel kann der untere Hohlraum 42b während des gleichen Ätzprozesses gebildet werden, der den oberen Hohlraum 42a bildet. Außerdem kann der untere Hohlraum 42b, wie in den in 12a und 12b gezeigten Ausführungsformen, durch einen oder mehrere Durchkontakte hindurch, auf der Seite des Trägers 44 aus amorphem Silicium, durch den Träger 44 aus amorphem Silicium hindurch oder durch irgendeine Kombination derselben gebildet werden. Außerdem kann der Träger 44 aus amorphem Silicium mit einer dünnen Oxid-Schicht beschichtet werden, wie vorstehend beschrieben.
  • 14 zeigt alternative Prozessschritte zum Bilden einer Struktur gemäß Aspekten der vorliegenden Erfindung. In diesem alternativen Prozess werden der untere Anteil 100 und der obere Anteil 200 der Struktur separat gebildet und im Anschluss daran zusammengebondet. Sobald der untere Anteil 100 und der obere Anteil 200 zusammengebondet sind, können die Prozesse beginnen, die bei 9 starten, um den oberen Hohlraum 42a und den unteren Hohlraum 42b zu bilden. In Ausführungsformen kann die Öffnung 40 zum Abführen vor oder nach den Bond-Prozessen gebildet werden. In noch einem weiteren alternativen Prozess können der obere Hohlraum 42a und der untere Hohlraum 42b vor dem Bonden gebildet werden. In dieser alternativen Struktur kann das Opfermaterial 25, das den unteren Hohlraum 42b bildet, unter Verwendung üblicher CMOS-Prozesse geätzt werden.
  • Die 15 bis 18 zeigen alternative Strukturen und jeweilige Prozessschritte gemäß der vorliegenden Erfindung. Im Einzelnen zeigen die 15 bis 18 die Bildung von zwei Trägerstrukturen 44 und 44b, beide mit einem Material 29 aus amorphem Silicium. Die Trägerstruktur 44b kann in der gleichen Weise wie der Träger 44 gebildet werden. In den Ausführungsformen der 15 und 16 wird der untere Hohlraum 42b in dem Substrat 10 bereitgestellt; während die 17 und 18 zeigen, dass der untere Hohlraum 42b in dem Isolatormaterial 22 ausgebildet ist. In den 15 und 17 sind die Träger 44 und 44b gegenüberliegende Trägerstrukturen, die auf unterschiedlichen Seitenwänden des oberen Hohlraums 42a ausgebildet sind. In den 16 und 18 erstrecken sich die Träger 44 und 44b von der gleichen Seite des oberen Hohlraums 42a aus.
  • 19 ist ein Ablaufplan eines Entwurfsprozesses, der beim Entwurf, bei der Herstellung und/oder der Prüfung von Halbleitern verwendet wird. 19 zeigt ein Blockschaubild eines exemplarischen Entwurfsablaufs 900, der zum Beispiel bei einem Halbleiter-IC-Logikentwurf, einer Simulation, einer Prüfung, einem Layout und einer Fertigung verwendet wird. Der Entwurfsablauf 900 beinhaltet Prozesse, Geräte und/oder Mechanismen für ein Bearbeiten von Entwurfsstrukturen oder Einheiten, um logisch oder auf eine andere Weise funktionell äquivalente Wiedergaben der Entwurfsstrukturen und/oder Einheiten zu erzeugen, die vorstehend beschrieben und in den 1 bis 5a, 5b, 6 bis 12a sowie 12b bis 18 gezeigt sind. Die Entwurfsstrukturen, die von dem Entwurfsablauf 900 bearbeitet und/oder erzeugt werden, können auf gerätelesbaren Übertragungs- oder Speichermedien codiert werden, um Daten und/oder Anweisungen zu beinhalten, die, wenn sie auf einem Datenverarbeitungssystem ausgeführt oder auf andere Weise verarbeitet werden, eine logisch, strukturell, mechanisch oder auf eine andere Weise funktionell äquivalente Wiedergabe von Hardware-Komponenten, Schaltkreisen, Einheiten oder Systemen erzeugen. Geräte beinhalten irgendein Gerät, das in einem IC-Entwurfsprozess verwendet wird, wie beispielsweise Entwerfen, Herstellen oder Simulieren eines Schaltkreises, einer Komponente, einer Einheit oder eines Systems, sind jedoch nicht beschränkt darauf. Die Geräte können zum Beispiel beinhalten: Lithographie-Geräte, Geräte und/oder Apparaturen zum Erzeugen von Masken (z. B. Elektronenstrahlschreiber), Computer oder Apparaturen zum Simulieren von Entwurfsstrukturen, irgendeine Vorrichtung, die in dem Herstellungs- oder Prüfprozess verwendet wird, oder irgendwelche Geräte zum Programmieren von funktionell äquivalenten Wiedergaben der Entwurfsstrukturen in irgendein Medium (z. B. ein Gerät zum Programmieren eines programmierbaren Gate-Arrays).
  • Der Entwurfsablauf 900 kann in Abhängigkeit von der Art der Verkörperung variieren, die entworfen wird. Ein Entwurfsablauf 900 für ein Aufbauen eines anwendungsspezifischen IC (ASIC) kann sich zum Beispiel von einem Entwurfsablauf 900 für ein Entwerfen einer Standardkomponente oder von einem Entwurfsablauf 900 für ein Instanziieren des Entwurfs in ein programmierbares Array unterscheiden, zum Beispiel ein programmierbares Gate-Array (PGA) oder ein feldprogrammierbares Gate-Array (FPGA), die von Altera® Inc. oder Xilinx® Inc. angeboten werden.
  • 19 stellt mehrere derartige Entwurfsstrukturen dar, die eine Eingabe-Entwurfsstruktur 920 beinhalten, die vorzugsweise durch einen Entwurfsprozess 910 bearbeitet wird. Die Entwurfsstruktur 920 kann eine Entwurfsstruktur für eine logische Simulation sein, die von dem Entwurfsprozess 910 erzeugt und bearbeitet wird, um eine logisch äquivalente funktionelle Wiedergabe einer Hardware-Einheit zu erzeugen. Die Entwurfsstruktur 920 kann auch oder alternativ Daten und/oder Programmieranweisungen aufweisen, die, wenn sie von dem Entwurfsprozess 910 bearbeitet werden, eine funktionelle Wiedergabe der physischen Struktur einer Hardware-Einheit erzeugen. Ob sie funktionelle und/oder strukturelle Entwurfselemente darstellt, die Entwurfsstruktur 920 kann unter Verwendung eines elektronischen computerunterstützten Entwurfs (ECAD) erzeugt werden, wie er beispielsweise durch einen Kernentwickler/Konstrukteur realisiert wird. Bei Codierung auf einem gerätelesbaren Datenübertragungs-, Gate-Array- oder Speichermedium kann von einem oder mehreren Hardware- und/oder Software-Modulen innerhalb des Entwurfsprozesses 910 auf die Entwurfsstruktur 920 zugegriffen und diese bearbeitet werden, um eine elektronische Komponente, einen Schaltkreis, ein elektronisches oder logisches Modul, eine Vorrichtung, eine Einheit oder ein System zu simulieren oder auf eine andere Weise funktionell wiederzugeben, wie beispielsweise jene, die in den 1 bis 5a, 5b, 6 bis 12a sowie 12b bis 18 gezeigt sind. Von daher kann die Entwurfsstruktur 920 Dateien oder andere Datenstrukturen aufweisen, die einen vom Menschen und/oder von einem Gerät lesbaren Quellencode, compilierte Strukturen sowie von einem Computer ausführbare Code-Strukturen beinhalten, die, wenn sie von einem Entwurfs- oder Simulations-Datenverarbeitungssystem verarbeitet werden, Schaltkreise oder andere Ebenen eines logischen Hardware-Entwurfs funktionell simulieren oder auf eine andere Weise wiedergeben. Derartige Datenstrukturen können Entwurfsdateneinheiten einer Hardware-Beschreibungssprache (HDL) oder andere Datenstrukturen beinhalten, die mit HDL-Entwurfssprachen auf einem niedrigeren Niveau, wie beispielsweise Verilog und VHDL, und/oder mit Entwurfssprachen auf einem höheren Niveau, wie C oder C++, konform und/oder kompatibel sind.
  • Der Entwurfsprozess 910 verwendet und beinhaltet vorzugsweise Hardware- und/oder Software-Module zum Synthetisieren, Übersetzen oder sonstigen Bearbeiten eines funktionellen Entwurfs-/Simulations-Äquivalents der Komponenten, Schaltkreise, Einheiten oder logischen Strukturen, die in den 1 bis 5a, 5b, 6 bis 12a sowie 12b bis 18 gezeigt sind, um eine Netzliste 980 zu erzeugen, die Entwurfsstrukturen enthalten kann, wie beispielsweise die Entwurfsstruktur 920. Die Netzliste 980 kann zum Beispiel compilierte oder auf eine andere Weise verarbeitete Datenstrukturen aufweisen, die eine Liste von Drähten, diskreten Komponenten, logischen Gattern, Steuerschaltkreisen, E/A-Einheiten, Modellen etc. repräsentieren, welche die Verbindungen zu weiteren Elementen und Schaltkreisen in einem Entwurf eines integrierten Schaltkreises beschreibt. Die Netzliste 980 kann unter Verwendung eines iterativen Prozesses synthetisiert werden, in dem die Netzliste 980 in Abhängigkeit von Entwurfsspezifikationen und Parametern für die Einheit ein Mal oder mehrere Male resynthetisiert wird. Wie bei anderen Arten von Entwurfsstrukturen, die hierin beschrieben sind, kann die Netzliste 980 auf einem gerätelesbaren Datenspeichermedium aufgezeichnet oder in ein programmierbares Gate-Array programmiert werden. Das Medium kann ein nicht-flüchtiges Speichermedium sein, wie beispielsweise ein magnetisches oder optisches Plattenlaufwerk, ein programmierbares Gate-Array, ein Kompakt-Flash-Speicher oder ein anderer Flash-Speicher. Darüber hinaus oder in der Alternative kann das Medium ein System- oder Cache-Speicher, ein Pufferraum oder elektrisch oder optisch leitfähige Einheiten und Materialien sein, auf denen Datenpakete über das Internet oder andere geeignete Netzwerkmittel übertragen und zwischengespeichert werden können.
  • Der Entwurfsprozess 910 kann Hardware- und Software-Module beinhalten, um eine Vielfalt von Eingabedatenstrukturtypen zu verarbeiten, welche die Netzliste 980 mit einschließen. Derartige Datenstrukturtypen können zum Beispiel innerhalb von Bibliothekselementen 930 abgelegt sein und können einen Satz von üblicherweise verwendeten Elementen, Schaltkreisen und Einheiten beinhalten, die Modelle, Layouts sowie symbolische Darstellungen für eine gegebene Fertigungstechnologie beinhalten (z. B. verschiedene Technologieknoten, 32 nm, 45 nm, 90 nm etc.). Die Datenstrukturtypen können des Weiteren Entwurfsspezifikationen 940, Charakterisierungsdaten 950, Verifikationsdaten 960, Entwurfsregeln 970 sowie Prüfdatendateien 985 beinhalten, die Eingabeprüfmuster, Ausgabeprüfresultate sowie weitere Prüfinformationen beinhalten können. Der Entwurfsprozess 910 kann des Weiteren zum Beispiel übliche mechanische Entwurfsprozesse beinhalten, wie beispielsweise Stressanalyse, thermische Analyse, mechanische Ereignissimulation, Prozesssimulation für Operationen, wie beispielsweise Gießen, Formgießen sowie Warmformpressen etc. Ein Fachmann für mechanischen Entwurf kann das Ausmaß an möglichen mechanischen Entwurfsinstrumenten und Anwendungen erkennen, die in dem Entwurfsprozess 910 verwendet werden, ohne von dem Umfang und dem Inhalt der Erfindung abzuweichen. Der Entwurfsprozess 910 kann außerdem Module zum Durchführen von üblichen Schaltkreisentwurfsprozessen beinhalten, wie beispielsweise Analyse des zeitlichen Ablaufs, Verifikation, Überprüfen von Entwurfsregeln, Place- und Route-Operationen etc.
  • Der Entwurfsprozess 910 verwendet und beinhaltet logische und physikalische Entwurfsinstrumente, wie beispielsweise HDL-Compilierer, sowie ein Simulationsmodell aufbauende Instrumente, um die Entwurfsstruktur 920 zusammen mit einigen oder sämtlichen der dargestellten unterstützenden Datenstrukturen zusammen mit irgendeinem zusätzlichen mechanischen Entwurf oder irgendwelchen Daten (wenn anwendbar) zu verarbeiten, um eine zweite Entwurfsstruktur 990 zu erzeugen.
  • Die Entwurfsstruktur 990 ist in einem Datenformat, das für den Austausch von Daten von mechanischen Einheiten und Strukturen verwendet wird (z. B. Informationen, die in einem IGES-, DXF-, Parasolid XT-, JT-, DRG-Format oder irgendeinem anderen geeigneten Format zum Speichern oder Ausführen derartiger mechanischer Entwurfsstrukturen gespeichert sind), auf einem Speichermedium oder einem programmierbaren Gate-Array abgelegt. Ähnlich wie die Entwurfsstruktur 920 weist die Entwurfsstruktur 990 vorzugsweise eine oder mehrere Dateien, Datenstrukturen oder weitere mit einem Computer codierte Daten oder Anweisungen auf, die auf Übertragungs- oder Datenspeichermedien abgelegt sind und die, wenn sie von einem ECAD-System verarbeitet werden, eine logisch oder auf eine andere Weise funktionell äquivalente Form von einer oder mehreren der Ausführungsformen der Erfindung erzeugen, die in den 1 bis 5a, 5b, 6 bis 12a sowie 12b bis 18 gezeigt sind. In einer Ausführungsform kann die Entwurfsstruktur 990 ein compiliertes, ausführbares HDL-Simulationsmodell aufweisen, das die Einheiten, die in den 1 bis 5a, 5b, 6 bis 12a sowie 12b bis 18 gezeigt sind, funktionell simuliert.
  • Die Entwurfsstruktur 990 kann außerdem ein Datenformat, das für den Austausch von Layout-Daten von integrierten Schaltkreisen verwendet wird, und/oder ein symbolisches Datenformat einsetzen (z. B. Informationen, die in einem GDSII-(GDS2), GL1-, OASIS-, Abbildungsdateien-Format oder irgendeinem anderen geeigneten Format zum Speichern derartiger Entwurfsdatenstrukturen gespeichert sind). Die Entwurfsstruktur 990 kann Informationen aufweisen, wie zum Beispiel symbolische Daten, Abbildungsdateien, Prüfdatendateien, Entwurfsinhaltsdateien, Herstellungsdaten, Layout-Parameter, Drähte, Metallebenen, Durchkontakte, Formen, Daten für ein Routen durch die Herstellungsanlage sowie irgendwelche weiteren Daten, die für einen Hersteller oder einen anderen Konstrukteur/Entwickler erforderlich sind, um eine Einheit oder Struktur zu erzeugen, wie vorstehend beschrieben und in den 1 bis 5a, 5b, 6 bis 12a sowie 12b bis 18 gezeigt. Die Entwurfsstruktur 990 kann anschließend zu einer Stufe 995 vorrücken, wo die Entwurfsstruktur 990 zum Beispiel: mit dem Tape-out fortfährt, an die Herstellung abgegeben wird, an eine Maskenanlage abgegeben wird, zu einer weiteren Entwurfsanlage gesendet wird, zu dem Kunden zurück gesendet wird etc.
  • Das Verfahren, wie es vorstehend beschrieben ist, wird bei der Herstellung integrierter Schaltkreischips verwendet. Die resultierenden integrierten Schaltkreischips können von dem Hersteller in Rohwaferform (das heißt als ein einzelner Wafer, der mehrere ungepackte Chips aufweist), als ein blanker Chip oder in einer gepackten Form vertrieben werden. Im letzteren Fall ist der Chip in einer Einzelchippackung (wie beispielsweise einem Kunststoffträger mit Leitungen, die an einer Hauptplatine oder einem anderen übergeordneten Träger befestigt sind) oder in einer Packung mit mehreren Chips angebracht (wie beispielsweise einem Keramikträger, der entweder Oberflächenzwischenverbindungen oder vergrabene Zwischenverbindungen oder beides aufweist). In jedem Fall ist der Chip dann mit weiteren Chips, diskreten Schaltkreiselementen und/oder weiteren signalverarbeitenden Einheiten als Teil von entweder (a) einem Zwischenprodukt, wie beispielsweise einer Hauptplatine, oder (b) einem Endprodukt kombiniert. Das Endprodukt kann irgendein Produkt sein, das integrierte Schaltkreischips beinhaltet, die von Spielwaren und weiteren einfachen Anwendungen bis zu hochentwickelten Computerprodukten reichen, die eine Anzeige, eine Tastatur oder eine andere Eingabeeinheit und einen Hauptprozessor aufweisen.
  • Die Beschreibungen der verschiedenen Ausführungsformen der vorliegenden Erfindung wurden zu Zwecken der Darstellung präsentiert, sollen jedoch nicht erschöpfend oder beschränkend für die offenbarten Ausführungsformen sein. Für den Fachmann sind viele Modifikationen und Variationen ersichtlich, ohne von dem Umfang und dem Inhalt der beschriebenen Ausführungsformen abzuweichen. Die hierin verwendete Terminologie wurde gewählt, um die Prinzipien der Ausführungsformen, die praktische Anwendung oder die technische Verbesserung gegenüber Technologien, die auf dem Markt zu finden sind, am besten zu erläutern oder es anderen Fachleuten zu ermöglichen, die hierin offenbarten Ausführungsformen zu verstehen. Die entsprechenden Strukturen, Materialien, Handlungen sowie Äquivalente sämtlicher Mittel oder Schritt-plus-Funktion-Elemente in den Ansprüchen, wenn anwendbar, sollen jegliche Struktur, jegliches Material oder jegliche Handlung zum Durchführen der Funktion in Kombination mit weiteren beanspruchten Elementen beinhalten, wie spezifisch beansprucht. Wenngleich die Erfindung demgemäß bezogen auf Ausführungsformen beschrieben wurde, ist für den Fachmann erkennbar, dass die Erfindung mit Modifikationen und innerhalb des Inhalts und Umfangs der angefügten Ansprüche in die Praxis umgesetzt werden kann.

Claims (25)

  1. Verfahren, das aufweist: Bilden wenigstens eines Trägers, der ein Material aus amorphem Silicium aufweist; Bereitstellen eines Isolatormaterials über und benachbart zu dem Träger aus amorphem Silicium; Bilden eines Durchkontakts durch das Isolatormaterial hindurch und Freilegen eines Materials, das unter dem Träger aus amorphem Silicium liegt; Bereitstellen eines Opfermaterials in dem Durchkontakt und über dem Träger aus amorphem Silicium; Bereitstellen einer Kappe auf dem Opfermaterial und über dem Isolatormaterial; und Abführen des Opfermaterials und des darunter liegenden Materials durch die Kappe hindurch, um einen oberen Hohlraum oberhalb des Trägers aus amorphem Silicium beziehungsweise einen unteren Hohlraum unterhalb des Trägers aus amorphem Silicium zu bilden.
  2. Verfahren nach Anspruch 1, wobei: das darunter liegende Material ein Opfermaterial aus Silicium ist, das in einer Isolatorschicht vergraben ist, die über einer aktiven Halbleiterschicht ausgebildet ist; sich das Opfermaterial aus Silicium im Wesentlichen unter dem Material aus amorphem Silicium befindet; das Material aus amorphem Silicium auf der Isolatorschicht gebildet wird; und der untere Hohlraum gebildet wird, indem das Opfermaterial aus Silicium abgeführt wird, das in der Isolatorschicht vergraben ist.
  3. Verfahren nach Anspruch 1, wobei: das darunter liegende Material ein Wafer ist; sich der Durchkontakt bis zu dem Wafer erstreckt; und der untere Hohlraum gebildet wird, indem in den Wafer unterhalb des amorphen Trägers hinein geätzt wird.
  4. Verfahren nach Anspruch 1, das des Weiteren ein Bilden von einer oder mehreren Einheiten in einer aktiven Siliciumschicht unterhalb des Trägers aus amorphem Silicium aufweist.
  5. Verfahren nach Anspruch 4, das des Weiteren ein Bilden eines akustischen Bulk-Wellen(BAW)-Filters oder eines akustischen Bulk-Resonators (BAR) in einer elektrischen Verbindung mit wenigstens einer der einen oder der mehreren Einheiten aufweist.
  6. Verfahren nach Anspruch 1, wobei: das Bilden des Trägers aus amorphem Silicium aufweist: Bilden von Schichten aus einem Metall und einem piezoelektrischen Material über dem Material aus amorphem Silicium; und Strukturieren des Materials aus amorphem Silicium und der Schichten aus dem Metall und dem piezoelektrischen Material; und das Bilden der Metallschichten und des piezoelektrischen Materials aufweist: Abscheiden einer ersten Metallschicht über einer Isolatorschicht auf dem Träger aus amorphem Silicium; Abscheiden des piezoelektrischen Materials auf der ersten Metallschicht; und Abscheiden einer zweiten Metallschicht auf dem piezoelektrischen Material.
  7. Verfahren nach Anspruch 6, wobei: das Bilden des unteren Hohlraums ein Bilden von wenigstens einem Graben durch das Material aus amorphem Silicium, die erste Metallschicht, das piezoelektrische Material, die zweite Metallschicht und eine Isolatorschicht hindurch unter und über dem Material aus amorphem Silicium sowie ein Abführen des darunter liegenden Materials aufweist; und das Isolatormaterial freiliegende Anteile wenigstens des Materials aus amorphem Silicium, der ersten Metallschicht, des piezoelektrischen Materials, der zweiten Metallschicht überzieht.
  8. Verfahren nach Anspruch 1, wobei: das Isolatormaterial unter Verwendung einer inversen Maske und eines RIE-Prozesses vor dem Bilden des Durchkontakts strukturiert wird; das Isolatormaterial einem chemisch-mechanischen Polieren (CMP) mit einem optionalen Prozess zur Abscheidung eines Oxids vor dem Bilden des Durchkontakts unterzogen wird; und das Bilden des Durchkontakts ein Ätzen des Isolatormaterials derart aufweist, dass Seitenwände des Durchkontakts und freiliegende Anteile des Trägers aus amorphem Silicium mit dem Isolatormaterial beschichtet verbleiben.
  9. Verfahren nach Anspruch 1, wobei das Abführen ein Bilden einer Öffnung zum Abführen in der Kappe, ein Ätzen des Opfermaterials und des darunter liegenden Materials unter Verwendung eines XeF2-Ätzmittels durch die Öffnung zum Abführen hindurch, was sämtliches des freiliegenden Opfermaterials und des darunter liegenden Materials ablöst, sowie ein Verschließen der Öffnung zum Abführen nach der Bildung des oberen Hohlraums und des unteren Hohlraums aufweist.
  10. Verfahren nach Anspruch 9, wobei das Isolatormaterial den Träger aus amorphem Silicium und jegliche Bestandteilsschichten während des Abführens schützt.
  11. Verfahren nach Anspruch 1, wobei der obere Hohlraum und der untere Hohlraum in einem einzigen Schritt des Abführens gebildet werden.
  12. Verfahren nach Anspruch 1, wobei das Bilden von wenigstens einem Träger wenigstens zwei Träger sind, die in dem oberen Hohlraum gebildet werden.
  13. Verfahren, das aufweist: Bilden eines Trägers aus amorphem Silicium über einem SOI-Substrat; Schützen des Trägers aus amorphem Silicium mit einem Isolatormaterial während der Bildung von Hohlräumen; wobei: die Bildung von Hohlräumen ein Bilden eines oberen Hohlraums oberhalb des Trägers aus amorphem Silicium sowie eines unteren Hohlraums unterhalb des Trägers aus amorphem Silicium aufweist; der obere Hohlraum mittels Abführen eines Opfermaterials gebildet wird, das über dem Träger aus amorphem Silicium ausgebildet ist; und der untere Hohlraum mittels Abführen von darunter liegendem Material unterhalb des Trägers aus amorphem Silicium durch einen Durchkontakt hindurch gebildet wird, der den oberen Hohlraum und den unteren Hohlraum verbindet.
  14. Verfahren nach Anspruch 13, wobei der untere Hohlraum in einer Isolatorschicht unterhalb oberhalb des Trägers aus amorphem Silicium gebildet wird.
  15. Verfahren nach Anspruch 14, wobei das Isolatormaterial freiliegende Anteile des Trägers aus amorphem Silicium während des Abführens für den oberen Hohlraum und den unteren Hohlraum beschichtet und schützt.
  16. Verfahren nach Anspruch 13, wobei der obere Hohlraum in einer Isolatorschicht gebildet wird, die oberhalb des Trägers aus amorphem Silicium ausgebildet ist, und der untere Hohlraum in einem SOI-Substrat unterhalb einer BOX-Schicht und des Trägers aus amorphem Silicium gebildet wird.
  17. Verfahren nach Anspruch 13, das des Weiteren aufweist: Bilden von einer oder mehreren Einheiten in einer aktiven Schicht des SOI-Substrats, die durch eine Isolationsschicht von dem Träger aus amorphem Silicium getrennt sind; Bilden eines akustischen Bulk-Wellen(BAW)-Filters oder eines akustischen Bulk-Resonators (BAR) in einer elektrischen Verbindung mit wenigstens einer der einen oder der mehreren Einheiten.
  18. Verfahren nach Anspruch 13, das des Weiteren ein Bilden einer Isolatorschicht zwischen dem Träger aus amorphem Silicium und einem darunter liegenden Substratmaterial aufweist.
  19. Verfahren nach Anspruch 18, wobei: das Bilden des Trägers aus amorphem Silicium aufweist: Bilden eines Materials aus amorphem Silicium auf einer Isolatorschicht; und Bilden von Schichten aus einem Metall und einem piezoelektrischen Material über dem Material aus amorphem Silicium; und das Bilden der Metallschichten und des piezoelektrischen Materials aufweist: Abscheiden einer ersten Metallschicht über einer Isolatorschicht, die auf dem Träger aus amorphem Silicium ausgebildet ist; Abscheiden des piezoelektrischen Materials auf der ersten Metallschicht; Abscheiden einer zweiten Metallschicht auf dem piezoelektrischen Material; und Strukturieren der ersten Metallschicht, des piezoelektrischen Materials sowie der zweiten Metallschicht.
  20. Verfahren nach Anspruch 19, das des Weiteren ein Bilden eines Grabens durch das Material aus amorphem Silicium, die erste Metallschicht, das piezoelektrische Material, die zweite Metallschicht und die Isolatorschicht hindurch aufweist, und das Isolatormaterial innerhalb des Grabens und über freiliegenden Anteilen von wenigstens dem Material aus amorphem Silicium, der ersten Metallschicht, dem piezoelektrischen Material und der zweiten Metallschicht gebildet wird.
  21. Verfahren nach Anspruch 13, wobei das Isolatormaterial ein Oxid ist, das unter Verwendung eines Prozesses mit einem Plasma hoher Dichte oder eines plasmaunterstützten Prozesses mit einem Plasma hoher Dichte oder chemischen Gasphasenabscheidungs(CVD)-Prozessen bei niedrigem Druck abgeschieden wird.
  22. Struktur, die aufweist: einen Träger aus amorphem Silicium, der auf einer Isolatorschicht ausgebildet ist; einen oberen Hohlraum, der oberhalb des Trägers aus amorphem Silicium über einem Anteil des Isolatormaterials ausgebildet ist; einen unteren Hohlraum, der unterhalb des Trägers aus amorphem Silicium ausgebildet ist; einen verbindenden Durchkontakt, der den oberen Hohlraum mit dem unteren Hohlraum verbindet, wobei der verbindende Durchkontakt mit dem Isolatormaterial beschichtet ist; und einen akustischen Bulk-Wellen(BAW)-Filter oder einen akustischen Bulk-Resonator (BAR) auf dem Träger aus amorphem Silicium.
  23. Entwurfsstruktur, die von einem Gerät lesbar ist, das beim Entwurf, bei der Fertigung oder der Simulation eines integrierten Schaltkreises verwendet wird, wobei die Entwurfsstruktur aufweist: einen Träger aus amorphem Silicium, der auf einer Isolatorschicht ausgebildet ist; einen oberen Hohlraum, der oberhalb des Trägers aus amorphem Silicium über einem Anteil des Isolatormaterials ausgebildet ist; einen unteren Hohlraum, der unterhalb des Trägers aus amorphem Silicium ausgebildet ist; einen verbindenden Durchkontakt, der den oberen Hohlraum mit dem unteren Hohlraum verbindet, wobei der verbindende Durchkontakt mit dem Isolatormaterial beschichtet ist; und einen akustischen Bulk-Wellen(BAW)-Filter oder einen akustischen Bulk-Resonator (BAR) auf dem Träger aus amorphem Silicium.
  24. Entwurfsstruktur nach Anspruch 23, wobei die Entwurfsstruktur eine Netzliste aufweist.
  25. Entwurfsstruktur nach Anspruch 23, wobei die Entwurfsstruktur abgelegt ist auf/in einem von: einem Speichermedium als ein Datenformat, das für den Austausch von Layout-Daten von integrierten Schaltkreisen verwendet wird; und einem programmierbaren Gate-Array.
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