DE10254473B4 - Method for producing a semiconductor integrated circuit - Google Patents

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Abstract

Verfahren zum Herstellen einer integrierten Halbleiterschaltung bestehend aus mindestens zwei Feldeffekttransistoren und einem Metall-Isolator-Halbleiter-Kondensator (MISCAP), wobei in zumindest einer ersten aktiven Zone (1a, 1b) ein Hochvolt-Feldeffekttransistor und in zumindest einer zweiten aktiven Zone (1a', 1b') ein Standard-Feldeffekt-Transistor gebildet wird, mit folgenden Schritten:
a) Bereitstellen eines Halbleitersubstrates
b) Einbringen von der ersten aktiven Zone (1a, 1b) und der zweiten aktiven Zone (1a' 1b') in das Halbleitersubstrat,
c) Aufbringen einer ersten Dielektrikumschicht (3) über die erste aktive Zone (1a, 1b) und über die zweite aktive Zone (1a', 1b'),
d) Aufbringen einer zweiten Dielektrikumschicht (4) auf die erste Dielektrikumschicht (3), wobei diese Schichtenfolge als Dielektrikum des Kondensators und als Gate-Dielektrikum des Hochvolt-Feldeffekttransistors genutzt wird,
e) Entfernen der zweiten Dielektrikumschicht (4) über der zweiten aktiven Zone (1a', 1b'),
f) Aufbringen einer dritten Dielektrikumschicht (6) über der zweiten aktiven Zone (1a', 1b'),
g) Herstellen einer Gate-Elektrode (7')...Method for producing a semiconductor integrated circuit comprising at least two field-effect transistors and a metal-insulator-semiconductor capacitor (MISCAP), wherein in at least one first active zone (1a, 1b) a high-voltage field-effect transistor and in at least one second active zone (1a ') , 1b ') a standard field-effect transistor is formed, with the following steps:
a) providing a semiconductor substrate
b) introducing the first active zone (1a, 1b) and the second active zone (1a '1b') into the semiconductor substrate,
c) applying a first dielectric layer (3) over the first active zone (1a, 1b) and over the second active zone (1a ', 1b'),
d) applying a second dielectric layer (4) to the first dielectric layer (3), this layer sequence being used as the dielectric of the capacitor and as the gate dielectric of the high-voltage field-effect transistor,
e) removing the second dielectric layer (4) over the second active zone (1a ', 1b'),
f) applying a third dielectric layer (6) over the second active zone (1a ', 1b'),
g) producing a gate electrode (7 ') ...

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Figure 00000001

Description

Die vorliegende Erfindung betrifft ein Verfahren zum Herstellen einer integrierten Halbleiterschaltung bestehend aus mindestens zwei Feldeffekttransistoren und einem Metall-Isolator-Halbleiter-Kondensator.The The present invention relates to a method for producing a integrated semiconductor circuit consisting of at least two field effect transistors and a metal-insulator-semiconductor capacitor.

Mit zunehmender Integrationsdichte in integrierten Schaltungen werden auch die Strukturen der integrierten elektronischen Bauelemente verkleinert. Durch diese Strukturverkleinerungen ändern sich aber die Eigenschaften der integrierten Bauelemente. So wird in einem MOS-Transistor durch die Reduzierung der Gate-Dielektrikumsdicke die Spannungsfestigkeit herabgesetzt. Ist der Einsatz von höheren Spannungen an MOS-Transistor vorgesehen, muss ein dickeres Gate-Dielektrikum erzeugt werden.With increasing integration density in integrated circuits also the structures of the integrated electronic components reduced. But these structural changes are changing the properties of the integrated components. So in one MOS transistor by reducing the gate dielectric thickness reduced the dielectric strength. Is the use of higher voltages provided on MOS transistor, must have a thicker gate dielectric be generated.

Sollen MOS-Transistoren mit unterschiedlichen Gate-Dielektrikumsdicken erzeugt werden, muss der Herstellungsprozess dementsprechend modifiziert werden. Beispiele hierzu sind aus der US 5,989,962 , US 6,043,128 und WO 01/33628A1 bekannt. Darin wird ein Verfahren zum Herstellen einer integrierten Halbleiterschaltung bestehend aus mindestens zwei Feldeffekttransistoren mit unterschiedlichen Dielektrikumsdicken beschrieben, in dem ein Halbleitersubstrat bereitgestellt wird, eine erste Dielektrikumsschicht auf das Halbleitersubstrat aufgebracht wird, eine zweite Dielektrikumsschicht auf die erste Dielektrikumsschicht aufgebracht wird, die zweite Dielektrikumsschicht teilweise wieder entfernt wird und eine dritte Dielektrikumsschicht aufgebracht wird. Anschließend werden die Feldeffekttransistoren fertig prozessiert.If MOS transistors with different gate dielectric thicknesses are to be produced, the manufacturing process must be modified accordingly. Examples of this are from the US 5,989,962 . US 6,043,128 and WO 01 / 33628A1. Therein, a method for producing a semiconductor integrated circuit consisting of at least two field effect transistors with different dielectric thicknesses is described, in which a semiconductor substrate is provided, a first dielectric layer is applied to the semiconductor substrate, a second dielectric layer is applied to the first dielectric layer, the second dielectric layer is partially restored is removed and a third dielectric layer is applied. Subsequently, the field effect transistors are finished processed.

Die zunehmende Komplexität von integrierten Schaltungen erfordern aber auch Herstellungsprozesse, die die Integration von unterschiedlichen elektronischen Bauelemente mit möglichst einfachen Schritten erlauben.The increasing complexity of integrated circuits but also require manufacturing processes, the integration of different electronic components with as possible allow easy steps.

Aus US 2001/0015449 A1 ist bekannt, einen Feldeffekttransistor und Kondensatoren mit der gleichen Dielektrikumsschicht zu bilden.Out US 2001/0015449 A1 is known, a field effect transistor and capacitors to form with the same dielectric layer.

Als weiteres Beispiel sei hier auch auf die BiCMOS (englisch: Bipolar-Complementary-MOS-Fieldeffect)-Prozesstechnik verwiesen.When Another example is the BiCMOS (English: Bipolar Complementary MOS Field Effect) process technology directed.

Bei der BiCMOS-Prozesstechnik werden auf dem gleichen Chip Bipolartransistoren und CMOS-Transistoren hergestellt. Dabei versucht man soweit wie möglich Prozessschritte für beide Bauelementtypen gemeinsam zu verwenden, um die Komplexität der Prozessfolge nicht übermäßig ansteigen zu lassen.at The BiCMOS process technology will be on the same chip bipolar transistors and CMOS transistors made. You try as far as possible Process steps for Both types of components share the complexity of the process sequence do not increase too much to let.

Nachteil der bisherigen Herstellungsverfahren zur Integration von MOS-Transistoren mit unterschiedlichen Gate-Dielektrikumsdicken in integrierte Schaltungen sind die dafür zusätzlich erforderlichen Prozessschritte.disadvantage the previous manufacturing method for the integration of MOS transistors with different gate dielectric thicknesses in integrated circuits are the ones for that additionally required process steps.

Aufgabe der vorliegenden Erfindung ist es daher ein vereinfachtes Verfahren zum Herstellen von unterschiedlichen integrierten Halbleiterbauelementen bereitzustellen.task The present invention is therefore a simplified process for producing different integrated semiconductor devices provide.

Diese Aufgabe wird erfindungsgemäß durch ein Verfahren zum Herstellen einer integrierten Halbleiterschaltung bestehend aus mindestens zwei Feldeffekttransistoren und einem Metall-Isolator-Halbleiter-Kondensator (MISCAP), wobei in zumindest einer ersten aktiven Zone ein Hochvolt-Feldeffekttransistor und in zumindest einer zweiten aktiven Zone ein Standard-Feldeffekttransistor gebildet wird, mit folgenden Schritten gelöst:

  • a) Bereitstellen eines Halbleitersubstrates,
  • b) Einbringen von der ersten aktiven Zone und der zweiten aktiven Zone in das Halbleitersubstrat,
  • c) Aufbringen einer ersten Dielektrikumschicht über die erste aktive Zone und über die zweite aktive Zone,
  • d) Aufbringen einer zweiten Dielektrikumschicht auf die erste Dielektrikumschicht, wobei diese Schichtenfolge als Dielektrikum des Kondensators und als Gate-Dielektrikum des Hochvolt-Feldeffekttransistors genutzt wird,
  • e) Entfernen der zweiten Dielektrikumschicht über der zweiten aktiven Zone,
  • f) Aufbringen einer dritten Dielektrikumschicht über der zweiten aktiven Zone,
  • g) Herstellen einer Gate-Elektrode über der ersten aktiven Zone und über der zweiten aktiven Zone und
  • h) Einbringen eines Source- und eines Drain-Bereichs in die erste aktive Zone und in die zweite aktive Zone.
This object is achieved by a method for producing a semiconductor integrated circuit consisting of at least two field effect transistors and a metal-insulator-semiconductor capacitor (MISCAP), wherein in at least a first active zone, a high-voltage field effect transistor and in at least one second active zone a standard Field effect transistor is formed, solved with the following steps:
  • a) providing a semiconductor substrate,
  • b) introducing the first active zone and the second active zone into the semiconductor substrate,
  • c) applying a first dielectric layer over the first active zone and over the second active zone,
  • d) applying a second dielectric layer to the first dielectric layer, wherein this layer sequence is used as the dielectric of the capacitor and as the gate dielectric of the high-voltage field-effect transistor,
  • e) removing the second dielectric layer over the second active zone,
  • f) applying a third dielectric layer over the second active zone,
  • g) producing a gate electrode over the first active zone and over the second active zone and
  • h) introducing a source and a drain region into the first active zone and into the second active zone.

Die nach diesem Verfahren hergestellten Feldeffekttransistoren haben unterschiedliche physikalische Eigenschaften. Über der ersten aktiven Zone bleibt die zweite Dielektrikumschicht bestehen. Eine erste aktive Zone ist somit Bestandteil eines Hochvolt-Feldeffekttransistors. Über der zweiten aktiven Zone ist die zweite Dielektrikumschicht entfernt. Eine zweite aktive Zone ist Bestandteil eines Standard-Feldeffekttransistors.The have field effect transistors made by this method different physical properties. Above the first active zone the second dielectric layer remains. A first active Zone is thus part of a high-voltage field effect transistor. Above the second active zone, the second dielectric layer is removed. A second active zone is part of a standard field effect transistor.

Alternativ wird die Aufgabe auch durch ein Verfahren zum Herstellen einer integrierten Halbleiterschaltung bestehend aus mindestens zwei Feldeffekttransistoren und einem Metall-Isolator-Halbleiter-Kondensator (MISCAP), wobei in zumindest einer ersten aktiven Zone (1a, 1b) ein Hochvolt-Feldeffekttransistor und in zumindest einer zweiten aktiven Zone (1a', 1b') ein Standard-Feldeffekt-Transistor gebildet wird, mit folgenden Schritten gelöst:

  • a) Bereitstellen eines Halbleitersubstrats,
  • b) Aufbringen einer ersten Dielektrikumschicht auf zumindest einen Teil des Halbleitersubstrats,
  • c) Aufbringen einer zweiten Dielektrikumschicht auf die erste Dielektrikumschicht, wobei diese Schichtenfolge als Die lektrikum des Kondensators und als Gate-Dielektrikum des Hochvolt-Feldeffekttransistors genutzt wird,
  • d) Entfernen eines Teils der zweiten Dielektrikumschicht,
  • e) Einbringen von zumindest einer ersten aktiven Zone und zumindest einer zweiten aktiven Zone in das Halbleitersubstrat, wobei die erste aktive Zone in den Bereich des Halbleitersubstrates eingebracht wird, über dem die zweite Dielektrikumschicht erhalten ist und die zweite aktive Zone in den Bereich des Halbleitersubstrates eingebracht wird, über dem die zweite Dielektrikumschicht entfernt ist,
  • f) Aufbringen einer dritten Dielektrikumschicht über der zweiten aktiven Zone,
  • g) Herstellen einer Gate-Elektrode über der ersten aktiven Zone und über der zweiten aktiven Zone und
  • h) Einbringen eines Source- und eines Drain-Bereichs in die erste aktive Zone und in die zweite aktive Zone.
Alternatively, the object is also achieved by a method for producing a semiconductor integrated circuit comprising at least two field effect transistors and a metal-insulator-semiconductor capacitor (MISCAP), wherein in at least one first active zone (FIG. 1a . 1b ) a high-voltage field effect transistor and in at least one second active zone ( 1a ' . 1b ' ) a standard field effect transistor is formed, with the following steps:
  • a) providing a semiconductor substrate,
  • b) applying a first dielectric layer to at least a part of the semiconductor substrate,
  • c) applying a second dielectric layer to the first dielectric layer, wherein this layer sequence is used as the dielectric of the capacitor and as the gate dielectric of the high-voltage field-effect transistor,
  • d) removing a part of the second dielectric layer,
  • e) introducing at least one first active zone and at least one second active zone into the semiconductor substrate, wherein the first active zone is introduced into the region of the semiconductor substrate over which the second dielectric layer is obtained and the second active zone is introduced into the region of the semiconductor substrate becomes, over which the second dielectric layer is removed,
  • f) applying a third dielectric layer over the second active zone,
  • g) producing a gate electrode over the first active zone and over the second active zone and
  • h) introducing a source and a drain region into the first active zone and into the second active zone.

Vorteil dieses alternativen Herstellungsverfahren ist ein dickeres Streumedium durch die erste und zweite Dielektrikumschicht zur Einbringung der ersten aktiven Zone. Durch das so entstehende retrograde Dotierprofil kann die Einsatzspannung der MOS-Transistoren erhöht werden.advantage this alternative manufacturing process is a thicker scattering medium through the first and second dielectric layers for introducing the first active zone. Due to the resulting retrograde doping profile can the threshold voltage of the MOS transistors can be increased.

Eine vorteilhafte Weiterbildung des erfindungsgemäßen Verfahrens sieht vor, dass vor dem Aufbringen der dritten Dielektrikumschicht die erste Dielektrikumschicht über der zweiten aktiven Zone entfernt wird. Dadurch werden die in der ersten Dielektrikumschicht beinhalteten Defekte entfernt, was zu zuverlässigeren Standard-Feldeffekttransistoren führt.A advantageous development of the method according to the invention provides that before applying the third dielectric layer, the first dielectric layer over the second active zone is removed. This will be the first in the Dielectric layer included defects removed, resulting in more reliable Standard field effect transistors leads.

Bevorzugterweise werden die Verfahrensschritte des erfindungsgemäßen Verfahrens in einem BiCMOS-Prozess integriert. Dadurch wird das in einem solchen BiCMOS-Prozess verwendete Kondensatordielektrikum (MISCAP-Dielektrikum) mit geringem zusätzlichen Prozessaufwand und ohne zusätzliche Photolithographie, integriert in einen bestehenden Gesamtprozess als Gate-Dielektrikum für einen Hochvolttransistor genutzt.preferably, become the process steps of the method according to the invention in a BiCMOS process integrated. This makes the one used in such a BiCMOS process Condensate dielectric (MISCAP dielectric) with little added Process effort and without additional Photolithography, integrated into an existing overall process as a gate dielectric for used a high-voltage transistor.

Typischerweise wird als erste Dielektrikumschicht eine Siliziumoxidschicht und als zweite Dielektrikumschicht eine Siliziumnitridschicht aufgebracht. Diese Schichtenfolge wird in einem BiCMOS-Prozess als Kondensatordielektrikum verwendet. Somit kann auf zusätzliche Prozessschritte zur Herstellung des Gate-Dielektrikums für einen Hochvolttransistor verzichtet werden.typically, is a silicon oxide layer as the first dielectric layer and a silicon nitride layer is applied as the second dielectric layer. This layer sequence becomes a capacitor dielectric in a BiCMOS process used. Thus can on additional Process steps for the production of the gate dielectric for a High-voltage transistor can be dispensed with.

Eine weitere vorteilhafte Ausgestaltung des erfindungsgemäßen Verfahrens sieht vor, dass als dritte Dielektrikumschicht eine Siliziumoxidschicht aufgebracht wird. Somit entsteht ein geeignetes Gate-Dielektrikum für einen Standardtransistor.A further advantageous embodiment of the method according to the invention provides that applied as a third dielectric layer, a silicon oxide layer becomes. This creates a suitable gate dielectric for one Standard transistor.

Bevorzugt ist die Dicke d3 der dritten Dielektrikumschicht dünner als die Dicke d2 der zweiten Dielektrikumschicht. Dadurch werden Hochvolttransistoren und Standardtransistoren durch unterschiedliche Gate-Dielektrikumsdicken definiert.Prefers the thickness d3 of the third dielectric layer is thinner than the thickness d2 of the second dielectric layer. This will be high-voltage transistors and standard transistors by different gate dielectric thicknesses Are defined.

Typischerweise beträgt die Dicke d1 der ersten Dielektrikumschicht 2 bis 4 nm, und die Dicke d2 der zweiten Dielektrikumschicht 9 bis 14 nm. Dadurch werden die gewünschten physikalischen Eigenschaften des Hochvolt-Feldeffekttransistors eingestellt.typically, is the thickness d1 of the first dielectric layer 2 to 4 nm, and the Thickness d2 of the second dielectric layer 9 to 14 nm the desired physical properties of the high-voltage field effect transistor set.

Die Dicke d3 der dritten Dielektrikumschicht beträgt typischerweise 0 bis 5 nm. Somit werden die gewünschten physikalischen Eigenschaften des Standard-Feldeffekttransistors eingestellt.The Thickness d3 of the third dielectric layer is typically 0 to 5 nm. Thus, the desired physical properties of the standard field effect transistor set.

Die Erfindung wird nachfolgend anhand der 1 bis 13 näher erläutert. Es zeigen:The invention will be described below with reference to 1 to 13 explained in more detail. Show it:

1 bis 13: Schematische Teil-Querschnittsansichten zur Darstellung von Prozessschritten gemäß eines bevorzugten Ausführungsbeispiel des erfindungsgemäßen Verfahrens. 1 to 13 : Schematic partial cross-sectional views for illustrating process steps according to a preferred embodiment of the method according to the invention.

1 zeigt eine Halbleiterstruktur nach dem Einbringen von ersten aktiven Zonen 1a, 1b, für Hochvolttransistoren und zweiten aktiven Zonen 1a', 1b' für Standardtransistoren in ein Halbleitersubstrat. Die ersten und zweiten aktiven Zonen sind implantierte n-Wannen 1a, 1a' bzw. p-Wannen 1b, 1b'. Die ersten und zweiten aktiven Zonen 1a, 1b, 1a', 1b' sind nahe der Oberfläche 20 jeweils durch Grabenisolationen 2 getrennt (Shallow Trench-Isolation: STI). 1 shows a semiconductor structure after the introduction of first active zones 1a . 1b , for high-voltage transistors and second active zones 1a ' . 1b ' for standard transistors in a semiconductor substrate. The first and second active zones are implanted n-wells 1a . 1a ' or p-wells 1b . 1b ' , The first and second active zones 1a . 1b . 1a ' . 1b ' are near the surface 20 each through trench isolation 2 separated (shallow trench isolation: STI).

2 zeigt die Struktur von 1 nach dem Aufbringen einer ganzflächigen ersten Dielektrikumschicht 3 auf der Oberfläche 20 über den ersten und zweiten aktiven Zonen 1a, 1b, 1a', 1b' und nach dem Aufbringen einer ganzflächigen zweiten Dielektrikumschicht 4 auf der ersten Dielektrikumschicht 3. Die erste Dielektrikumschicht 3 besteht aus SiO2 und wird nach dem Entfernen einer ca. 7,2 nm dicken Streuoxidschicht von der Oberfläche 20 mit einer Dicke d1 = 3,7 nm thermisch auf der Oberfläche 20 aufgewachsen. Die zweite Dielektrikumschicht 4 besteht aus Si3N4 und wird mit einer Dicke d2 = 10 bis 12 nm aufgewachsen. Der Schichtstapel aus erster und zweiter Dielektrikumsschicht 3, 4 wird außerdem als Kondensatordielektrikum eines nicht dargestellten Metall-Isolator-Halbleiter-Kondensators (MISCAP) verwendet. 2 shows the structure of 1 after applying a full-area first dielectric layer 3 on the surface 20 over the first and second active zones 1a . 1b . 1a ' . 1b ' and after applying a full-area second dielectric layer 4 on the first dielectric layer 3 , The first dielectric layer 3 consists of SiO 2 and, after removing an approximately 7.2 nm thick litter oxide layer from the surface 20 with a thickness d1 = 3.7 nm thermally on the surface 20 grew up. The second dielectric layer 4 It consists of Si 3 N 4 and is made with a thickness d2 = 10 to 12 nm grew up. The layer stack of first and second dielectric layer 3 . 4 is also used as a capacitor dielectric of a metal-insulator-semiconductor-capacitor (MISCAP), not shown.

In 3 ist die Struktur von 2 nach dem Erzeugen einer Maske 5 zum Ätzen der zweiten Dielektrikumschicht 4 dargestellt. Typischerweise wird die Maske aus TEOS-Material (TEOS = Tetra-Ethyl-Ortho-Silikat) mit einer Dicke von 30 nm auf der zweiten Dielektrikumschicht 4 abgeschieden und daraufhin mittels bekannter Lithographietechnik, wie beispielsweise Photolithographie, und bekannter Ätzverfahren, wie beispielsweise einem Plasmaätzen, zu der Maske 5 strukturiert. Wie es in 3 zu erkennen ist, erstreckt sich die Maske 5 über die ersten aktiven Zonen 1a, 1b und endet am Übergang zur zweiten aktiven Zone 1a'. In den nachfolgenden Schritten wird die erste und zweite Dielektrikumschicht 3 und 4 so strukturiert, dass die Oberfläche 20 über den zweiten aktiven Zonen 1a' und 1b' wieder offengelegt wird.In 3 is the structure of 2 after creating a mask 5 for etching the second dielectric layer 4 shown. Typically, the mask is made of TEOS material (TEOS = tetra-ethyl-ortho-silicate) having a thickness of 30 nm on the second dielectric layer 4 deposited and then by known lithography technique, such as photolithography, and known etching method, such as plasma etching, to the mask 5 structured. As it is in 3 can be seen, the mask extends 5 over the first active zones 1a . 1b and ends at the transition to the second active zone 1a ' , In the subsequent steps, the first and second dielectric layer 3 and 4 structured so that the surface 20 over the second active zones 1a ' and 1b ' is disclosed again.

4 zeigt die Struktur aus 3 nach dem Entfernen der zweiten Dielektrikumschicht 4 über den zweiten aktiven Zonen 1a', 1b'. Das Entfernen der zweiten Dielektrikumschicht 4, die in diesem bevorzugten Ausführungsform aus Si3N4 besteht, erfolgt über eine nasschemische Nitridätzung. Die Maske 5 bedeckt dabei die Bereiche, die durch den Ätzschritt nicht entfernt werden sollen. 4 shows the structure 3 after removing the second dielectric layer 4 over the second active zones 1a ' . 1b ' , The removal of the second dielectric layer 4 , which consists in this preferred embodiment of Si 3 N 4 , via a wet chemical nitride etching. The mask 5 covers the areas that should not be removed by the etching step.

In einem weiteren Prozessschritt wird noch die erste Dielektrikumschicht 3 über den zweiten aktiven Zonen 1a', 1b' entfernt. In der Ausführungsform, bei der die erste Dielektrikumschicht 3 aus SiO2 besteht, erfolgt die Entfernung über einen Reinigungsschritt mit Oxidabtrag. Zusätzlich wird in diesem Prozessschritt auch die Maske 5 entfernt. Somit wird die Oberfläche 20 über den zweiten aktiven Zonen 1a' und 1b' offengelegt, während über den ersten aktiven Zonen 1a und 1b die erste Dielektrikumschicht 3 und die zweite Dielektrikumschicht 4 die Oberfläche 20 weiterhin bedecken.In a further process step, the first dielectric layer still becomes 3 over the second active zones 1a ' . 1b ' away. In the embodiment in which the first dielectric layer 3 SiO 2 consists, the removal takes place via a cleaning step with Oxidabtrag. In addition, in this process step also the mask 5 away. Thus, the surface becomes 20 over the second active zones 1a ' and 1b ' disclosed while over the first active zones 1a and 1b the first dielectric layer 3 and the second dielectric layer 4 the surface 20 continue to cover.

In 5 ist die Struktur aus 4 nach dem Entfernen der ersten Dielektrikumschicht 3 über den zweiten aktiven Zonen 1a' und 1b' und nach dem Entfernen der Maske 5 dargestellt. Zusätzlich ist in 5 eine auf der offengelegten Oberfläche 20 über den zweiten aktiven Zonen 1a' und 1b' aufgebrachte dritte Dielektrikumschicht 6 gezeigt. Die dritte Dielektrikumschicht 6 ist in diesem Ausführungsbeispiel eine SiO2-Schicht mit einer Dicke d3 = 4,5 nm, die durch thermische Oxidation auf die Oberfläche 20 aufgebracht wird. Diese Oxidschicht dient als Gate-Oxid.In 5 is the structure out 4 after removing the first dielectric layer 3 over the second active zones 1a ' and 1b ' and after removing the mask 5 shown. Additionally is in 5 one on the exposed surface 20 over the second active zones 1a ' and 1b ' applied third dielectric layer 6 shown. The third dielectric layer 6 is in this embodiment, a SiO 2 layer with a thickness d3 = 4.5 nm, by thermal oxidation on the surface 20 is applied. This oxide layer serves as a gate oxide.

6 zeigt die Struktur aus 5, nach dem ganzflächig über die zweite Dielektrikumschicht 4 und über die dritte Dielektrikumschicht 6 eine leitfähige Schicht 7 aufgebracht ist und auf der leitfähigen Schicht 7 eine Maskenschicht 8 abgeschieden ist. Als leitfähige Schicht 7 wird in diesem Ausführungsbeispiel eine 250 nm dicke Polysiliziumschicht mit Hilfe eines LPCVD (Low Pressure Chemical Vapor Deposition)-Prozess aufgebracht. Die darauf abgeschiedene Maskenschicht 8 ist eine 55 nm dicke TEOS-Schicht, die ebenfalls mit einem LPCVD hergestellt wird. 6 shows the structure 5 after the entire surface over the second dielectric layer 4 and over the third dielectric layer 6 a conductive layer 7 is applied and on the conductive layer 7 a mask layer 8th is deposited. As a conductive layer 7 In this embodiment, a 250 nm thick polysilicon layer is applied by means of an LPCVD (Low Pressure Chemical Vapor Deposition) process. The mask layer deposited thereon 8th is a 55 nm thick TEOS layer, which is also made with a LPCVD.

In nachfolgenden Prozessschritten wird die Maskenschicht 8 strukturiert um eine Maske 8' zum Ätzen der leitfähigen Schicht 7 zu erzeugen. Die Strukturierung der Maskenschicht 8 erfolgt im Falle des vorzugsweise verwendeten TEOS-Material als Maskenschicht 8 mittels bekannter Lithographietechnik, wie beispielsweise Photolithographie und bekannter Ätzverfahren, wie beispielsweise einem Plasmaätzen.In subsequent process steps, the mask layer becomes 8th structured around a mask 8th' for etching the conductive layer 7 to create. The structuring of the mask layer 8th takes place in the case of the preferably used TEOS material as a mask layer 8th by known lithographic technique, such as photolithography and well-known etching method, such as plasma etching.

In 7 ist die Struktur aus 6 nach dem Strukturieren der leitfähigen Schicht 7 und einem Oxiddip dargestellt. Die verbleibenden Säulen der leitfähigen Schicht 7 nach der Strukturierung befinden sich jeweils zentral über den ersten und zweiten aktiven Zonen 1a, 1b, 1a', 1b' und dienen als Gate-Elektrode 7'. Die Strukturierung der leitfähigen Schicht 7 erfolgt unter Verwendung der Maske 8' über geeignete bekannte Ätzverfahren, wie beispielsweise durch Plasmaätzen.In 7 is the structure out 6 after patterning the conductive layer 7 and an oxide dip. The remaining columns of the conductive layer 7 after structuring, each are centrally located above the first and second active zones 1a . 1b . 1a ' . 1b ' and serve as a gate electrode 7 ' , The structuring of the conductive layer 7 is done using the mask 8th' via suitable known etching methods, such as by plasma etching.

8 zeigt die Struktur aus 7 nach dem Aufbringen einer Postoxidschicht 9. Diese Postoxidschicht 9 besteht aus SiO2 und wird ca. 10 nm dick auf der dritten Dielektrikumschicht 6 und an den Seiten der Gate-Elektroden 7' durch thermische Oxidation aufgewachsen. 8th shows the structure 7 after applying a postoxide layer 9 , This postoxide layer 9 consists of SiO 2 and becomes about 10 nm thick on the third dielectric layer 6 and on the sides of the gate electrodes 7 ' grown by thermal oxidation.

9 stellt die Struktur aus 8 nach der Einbringung der p-LDD (Lightly Doped Drain) 10, 10' und der n-LDD 11, 11' in die ersten und zweiten aktiven Zonen 1a, 1b, 1a', 1b' dar. Die Einbringung erfolgt durch Implantation. Die p-LDD 10 und n-LDD 11 werden aufgrund der dicken Dielektrikumschichten 3, 4 nicht so tief in die ersten aktiven Zonen 1a und 1b implantiert als die durch die dünnere dritte Dielektrikumschicht 6 hindurch in die zweiten aktiven Zonen 1a' und 1b' implantierten p-LDD 10' und n-LDD 11'. 9 puts out the structure 8th after the introduction of the p-LDD (Lightly Doped Drain) 10 . 10 ' and the n-LDD 11 . 11 ' into the first and second active zones 1a . 1b . 1a ' . 1b ' The introduction takes place by implantation. The p-LDD 10 and n-LDD 11 are due to the thick dielectric layers 3 . 4 not so deep in the first active zones 1a and 1b implanted as the through the thinner third dielectric layer 6 through into the second active zones 1a ' and 1b ' implanted p-LDD 10 ' and n-LDD 11 ' ,

In 10 ist die Struktur aus 9 nach dem Anbringen von Spacern 12 an die oxidierten Seiten der Gate-Elektroden 7' und nach Entfernen eines Teils der dritten Dielektrikumschicht 6 gezeigt. Die Spacer 12 werden aus TEOS-Material hergestellt. Die dritte Dielektrikumschicht 6 wird an den Stellen entfernt, die nicht von den Gate-Elektroden 7', der Postoxidschicht 9 oder den Spacern 12 bedeckt sind. Dadurch wird ein Teil der Oberfläche 20 über den zweiten aktiven Zonen 1a' und 1b' offengelegt.In 10 is the structure out 9 after attaching spacers 12 to the oxidized sides of the gate electrodes 7 ' and after removing a portion of the third dielectric layer 6 shown. The spacers 12 are made of TEOS material. The third dielectric layer 6 is removed at the places that are not from the gate electrodes 7 ' , the postoxide layer 9 or the spacers 12 are covered. This will become part of the surface 20 on the second active zones 1a ' and 1b ' disclosed.

Aus 11 ist die Struktur aus 10 nach der Abscheidung einer Streuoxidschicht 13 über die gesamte Oberfläche der Anordnung und nach der Einbringung von n+-Gebieten 14, 14' in die erste aktive Zone 1b und in die zweite aktive Zone 1b' ersichtlich. Die Streuoxidschicht 13 besteht aus TEOS-Material und wird ca. 12 nm dick abgeschieden. Die n+-Gebiete 14, 14' werden in einen Teil der n-LDD 11 und 11' implantiert und bilden zusammen mit der n-LDD einen Source- und einen Drain-Bereich.Out 11 is the structure out 10 after the deposition of a litter oxide layer 13 over the entire surface of the assembly and after the introduction of n + areas 14 . 14 ' into the first active zone 1b and into the second active zone 1b ' seen. The scattering oxide layer 13 consists of TEOS material and is deposited about 12 nm thick. The n + areas 14 . 14 ' become part of the n LDD 11 and 11 ' implanted and together with the n-LDD form a source and a drain region.

12 zeigt die Struktur aus 11 nach der Einbringung von p+-Gebieten 15, 15' in die erste aktive Zone 1a und in die zweite aktive Zone 1a'. Die p+-Gebiete 15, 15' werden in einen Teil der p-LDD 10 und 10' implantiert und bilden zusammen mit der p-LDD einen Source- und Drain-Bereich. 12 shows the structure 11 after the introduction of p + areas 15 . 15 ' into the first active zone 1a and into the second active zone 1a ' , The p + areas 15 . 15 ' become part of the p LDD 10 and 10 ' implanted and together with the p-LDD form a source and drain region.

13 zeigt die Struktur aus 12 nach dem vollständigen Entfernen der Streuoxidschicht 13 und nach dem teilweisen Entfernen der ersten und zweiten Dielektrikumschicht 3 und 4. Das Entfernen der Streuoxidschicht 13 erfolgt über einen Ätzprozess. Die erste und zweite Dielektrikumschicht 3 und 4 wird an all denen Stellen entfernt, die nicht von einer Gate-Elektrode 7', einer Postoxidschicht 9 oder einem Spacer 12 bedeckt sind. Die Entfernung erfolgt über einen leicht angepassten Ätzvorgang, der für die Entfernung einer Plasmanitridschicht verwendet wird. 13 shows the structure 12 after completely removing the scattering oxide layer 13 and after the partial removal of the first and second dielectric layers 3 and 4 , The removal of the litter oxide layer 13 takes place via an etching process. The first and second dielectric layers 3 and 4 is removed at all those places that are not from a gate electrode 7 ' , a postoxide layer 9 or a spacer 12 are covered. The removal takes place via a slightly adapted etching process, which is used for the removal of a plasma nitride layer.

Die vorstehend beschriebenen Prozessschritte eines bevorzugten Ausführungsbeispiel des erfindungsgemäßen Verfahrens sind Teil einer 0,25 μm BiCMOS-Technologie, wobei darauf hingewiesen wird, dass das erfindungsgemäße Herstellungsverfahren nicht nur auf diese Technologie beschränkt ist.The process steps of a preferred embodiment described above of the method according to the invention Part of a 0.25 μm BiCMOS technology, it being noted that the production process according to the invention not limited only to this technology.

1a, b1a, b
erste aktive Zonefirst active zone
1a', b'1a ', b'
zweite aktive Zonesecond active zone
22
Grabenisolationgrave insulation
33
erste Dielektrikumschichtfirst dielectric
44
zweite Dielektrikumschichtsecond dielectric
55
Maskemask
66
dritte Dielektrikumschichtthird dielectric
77
leitfähige Schichtconductive layer
7'7 '
Gate-ElektrodeGate electrode
88th
Maskenschichtmask layer
8'8th'
Maskemask
99
PostoxidschichtPostoxidschicht
1010
P-LDDP-LDD
10'10 '
P-LDDP-LDD
1111
n-LDDn-LDD
11'11 '
n-LDDn-LDD
1212
Spacerspacer
1313
Streuoxidschichtscreen oxide
1414
n+-Gebietn + area
14'14 '
n+-Gebietn + area
1515
p+-Gebietp + area
15'15 '
p+-Gebietp + area
2020
Oberflächesurface
d1d1
Dicke der ersten Dielektrikumschichtthickness the first dielectric layer
d2d2
Dicke der zweiten Dielektrikumschichtthickness the second dielectric layer
d3d3
Dicke der dritten Dielektrikumschichtthickness the third dielectric layer

Claims (10)

Verfahren zum Herstellen einer integrierten Halbleiterschaltung bestehend aus mindestens zwei Feldeffekttransistoren und einem Metall-Isolator-Halbleiter-Kondensator (MISCAP), wobei in zumindest einer ersten aktiven Zone (1a, 1b) ein Hochvolt-Feldeffekttransistor und in zumindest einer zweiten aktiven Zone (1a', 1b') ein Standard-Feldeffekt-Transistor gebildet wird, mit folgenden Schritten: a) Bereitstellen eines Halbleitersubstrates b) Einbringen von der ersten aktiven Zone (1a, 1b) und der zweiten aktiven Zone (1a' 1b') in das Halbleitersubstrat, c) Aufbringen einer ersten Dielektrikumschicht (3) über die erste aktive Zone (1a, 1b) und über die zweite aktive Zone (1a', 1b'), d) Aufbringen einer zweiten Dielektrikumschicht (4) auf die erste Dielektrikumschicht (3), wobei diese Schichtenfolge als Dielektrikum des Kondensators und als Gate-Dielektrikum des Hochvolt-Feldeffekttransistors genutzt wird, e) Entfernen der zweiten Dielektrikumschicht (4) über der zweiten aktiven Zone (1a', 1b'), f) Aufbringen einer dritten Dielektrikumschicht (6) über der zweiten aktiven Zone (1a', 1b'), g) Herstellen einer Gate-Elektrode (7') über der ersten aktiven Zone (1a, 1b) und über der zweiten aktiven Zone (1a', 1b') und h) Einbringen eines Source- und eines Drain-Bereichs in die erste aktive Zone (1a, 1b) und in die zweite aktive Zone (1a', 1b').Method for producing a semiconductor integrated circuit comprising at least two field-effect transistors and a metal-insulator-semiconductor capacitor (MISCAP), wherein in at least one first active zone ( 1a . 1b ) a high-voltage field-effect transistor and in at least one second active zone ( 1a ' . 1b ' ) a standard field effect transistor is formed, comprising the following steps: a) providing a semiconductor substrate b) introducing the first active zone ( 1a . 1b ) and the second active zone ( 1a ' 1b ' ) in the semiconductor substrate, c) applying a first dielectric layer ( 3 ) over the first active zone ( 1a . 1b ) and the second active zone ( 1a ' . 1b ' ), d) applying a second dielectric layer ( 4 ) on the first dielectric layer ( 3 ), this layer sequence being used as the dielectric of the capacitor and as the gate dielectric of the high-voltage field-effect transistor, e) removal of the second dielectric layer (FIG. 4 ) over the second active zone ( 1a ' . 1b ' f) applying a third dielectric layer ( 6 ) over the second active zone ( 1a ' . 1b ' g) producing a gate electrode ( 7 ' ) over the first active zone ( 1a . 1b ) and over the second active zone ( 1a ' . 1b ' ) and h) introducing a source and a drain region into the first active zone ( 1a . 1b ) and into the second active zone ( 1a ' . 1b ' ). Verfahren zum Herstellen einer integrierten Halbleiterschaltung bestehend aus mindestens zwei Feldeffekttransistoren mit unterschiedlichen Gate-Dielektrikumsdicken und einem Metall-Isolator-Halbleiter-Kondensator (MISCAP), wobei in zumindest einer ersten aktiven Zone (1a, 1b) ein Hochvolt-Feldeffekttransistor und in zumindest einer zweiten aktiven Zone (1a', 1b') ein Standard-Feldeffekt-Transistor gebildet wird, mit folgenden Schritten: a) Bereitstellen eines Halbleitersubstrates, b) Aufbringen einer ersten Dielektrikumschicht (3) auf zumindest einem Teil des Halbleitersubstrates, c) Aufbringen einer zweiten Dielektrikumschicht (4) auf die erste Dielektrikumschicht (3), wobei diese Schichtenfolge als Dielektrikum des Kondensators und als Gate-Dielektrikum des Hochvolt-Feldeffekttransistors genutzt wird, d) Entfernen eines Teils der zweiten Dielektrikumschicht (4), e) Einbringen von zumindest einer ersten aktiven Zone (1a, 1b) und zumindest einer zweiten aktiven Zone (1a', 1b') in das Halbleitersubstrat, wobei die erste aktive Zone (1a, 1b) in den Bereich des Halbleitersubstrates eingebracht wird, über dem die zweite Dielektrikumschicht (4) erhalten ist und die zweite aktive Zone (1a', 1b') in den Bereich des Halbleitersubstrates eingebracht wird, über dem die zweite Dielektrikumschicht (4) entfernt ist. f) Aufbringen einer dritten Dielektrikumschicht (6) über der zweiten aktiven Zone (1a', 1b'), g) Herstellen einer Gate-Elektrode (7') über der ersten aktiven Zone (1a, 1b) und über der zweiten aktiven Zone (1a', 1b'), und h) Einbringen eines Source- und eines Drain-Bereichs in die erste aktive Zone (1a, 1b) und in die zweite aktive Zone (1a', 1b').Method for producing a semiconductor integrated circuit comprising at least two field effect transistors having different gate dielectric thicknesses and a metal-insulator-semiconductor capacitor (MISCAP), wherein in at least one first active zone (FIG. 1a . 1b ) a high-voltage field-effect transistor and in at least one second active zone ( 1a ' . 1b ' ) a standard field effect transistor is formed, comprising the following steps: a) providing a semiconductor substrate, b) applying a first dielectric layer ( 3 ) on at least a part of the semiconductor substrate, c) applying a second dielectric layer ( 4 ) on the first dielectric layer ( 3 ), this layer sequence being used as the dielectric of the capacitor and as the gate dielectric of the high-voltage field-effect transistor, d) removing a part of the second dielectric layer ( 4 ), e) introduction of at least one first active zone ( 1a . 1b ) and at least one second active zone ( 1a ' . 1b ' ) into the semiconductor substrate, wherein the first active zone ( 1a . 1b ) is introduced into the region of the semiconductor substrate, above which the second dielectric layer ( 4 ) and the second active zone ( 1a ' . 1b ' ) is introduced into the region of the semiconductor substrate, above which the second dielectric layer ( 4 ) is removed. f) applying a third dielectric layer ( 6 ) over the second active zone ( 1a ' . 1b ' g) producing a gate electrode ( 7 ' ) over the first active zone ( 1a . 1b ) and over the second active zone ( 1a ' . 1b ' ), and h) introducing a source and a drain region into the first active zone ( 1a . 1b ) and into the second active zone ( 1a ' . 1b ' ). Verfahren zum Herstellen einer integrierten Halbleiterschaltung nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass vor dem Aufbringen der dritten Dielektrikumschicht (6) die erste Dielektrikumschicht (3) über der zweiten aktiven Zone entfernt wird.Method for producing a semiconductor integrated circuit according to Claim 1 or 2, characterized in that, prior to the application of the third dielectric layer ( 6 ) the first dielectric layer ( 3 ) is removed above the second active zone. Verfahren zum Herstellen einer integrierten Halbleiterschaltung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass als erste Dielektrikumschicht (3) eine Siliziumoxid-Schicht aufgebracht wird.Method for producing a semiconductor integrated circuit according to one of Claims 1 to 3, characterized in that as the first dielectric layer ( 3 ) a silicon oxide layer is applied. Verfahren zum Herstellen einer integrierten Halbleiterschaltung nach einem der Ansprüche 1 bis 4, dadurch gekennzeichnet, dass als zweite Dielektrikumschicht (4) eine Siliziumnitridschicht aufgebracht wird.Method for producing a semiconductor integrated circuit according to one of Claims 1 to 4, characterized in that as the second dielectric layer ( 4 ) a silicon nitride layer is applied. Verfahren zum Herstellen einer integrierten Halbleiterschaltung nach einem der Ansprüche 1 bis 5, dadurch gekennzeichnet, dass als dritte Dielektrikumschicht (6) eine Siliziumoxid-Schicht aufgebracht wird.Method for producing a semiconductor integrated circuit according to one of Claims 1 to 5, characterized in that as a third dielectric layer ( 6 ) a silicon oxide layer is applied. Verfahren zum Herstellen einer integrierten Halbleiterschaltung nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, dass die Dicke d3 der dritten Dielektrikumschicht (6) dünner ist als die Dicke d2 der zweiten Dielektrikumschicht (4).Method for producing a semiconductor integrated circuit according to one of Claims 1 to 6, characterized in that the thickness d3 of the third dielectric layer ( 6 ) is thinner than the thickness d2 of the second dielectric layer ( 4 ). Verfahren zum Herstellen einer integrierten Halbleiterschaltung nach einem der Ansprüche 1 bis 7, dadurch gekennzeichnet, dass die Dicke d1 der ersten Dielektrikumschicht (3) 2 ≤ d1 ≤ 4 nm beträgt.Method for producing a semiconductor integrated circuit according to one of Claims 1 to 7, characterized in that the thickness d1 of the first dielectric layer ( 3 ) 2 ≤ d1 ≤ 4 nm. Verfahren zum Herstellen einer integrierten Halbleiterschaltung nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, dass die Dicke d2 der zweiten Dielektrikumschicht (4) 9 ≤ d2 ≤ 14 nm beträgt.Method for producing a semiconductor integrated circuit according to one of Claims 1 to 8, characterized in that the thickness d2 of the second dielectric layer ( 4 ) 9 ≤ d2 ≤ 14 nm. Verfahren zum Herstellen einer integrierten Halbleiterschaltung nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, dass die Dicke d3 der dritten Dielektrikumschicht (6) 0 < d3 ≤ 5 nm beträgt.Method for producing a semiconductor integrated circuit according to one of Claims 1 to 9, characterized in that the thickness d3 of the third dielectric layer ( 6 ) 0 <d3 ≤ 5 nm.
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