DE10244123A1

DE10244123A1 - Integrierte Halbleiter-Schaltungseinrichtung und Laufzeit-verriegelte Schleifeneinrichtung

Info

Publication number: DE10244123A1
Application number: DE10244123A
Authority: DE
Inventors: Yasuhiro Takai
Original assignee: Elpida Memory Inc
Current assignee: Micron Memory Japan Ltd
Priority date: 2001-09-19
Filing date: 2002-09-18
Publication date: 2003-04-24
Also published as: JP4609808B2; KR100499721B1; KR20030025181A; JP2003101409A; TWI241099B; CN1270461C; US6750688B2; US20030151433A1; CN1406003A

Abstract

Es werden eine Verzögerungs-verriegelte Schleifenschaltung und eine integrierte Halbleiterschaltungseinrichtung verringerten Energieverbrauchs beschrieben, die eine tCK/2 erzeugende DLL (2) und eine Eingang-/Ausgang-kompensierende DLL (3) aufweisen. Die DLL (2) umfaßt erste und zweite Verzögerungsleitungen (21, 22) zum Verzögern eines in sie von einer Frequenz-Teilungsschaltung (6) eingegebenen Frequenz-geteilten Takts; einen ersten Phasendetektor (23) zum Ermitteln der Phasendifferenz zwischen dem Frequenz-geteilten Takt und dem Ausgang der zweiten Verzögerungsleitung; und einen Zähler (24) zur Ausgabe eines Signals, das die Ausgangsanschlüsse der Verzögerungsleitungen (21, 22) nach Ausgang von dem ersten Phasendetektor umschaltet. Die DLL (3) umfaßt dritte und vierte Verzögerungsleitungen (31, 32) zum Verzögern des darin eingegebenen Frequenz-geteilten Takts; einen Multiplexer (35A), in den Ausgangssignale (OUTR, OUTF) aus den dritten und vierten Leitungen (31, 32) eingegeben werden, um ein Signal auszugeben, in dem die Zeitverläufe ansteigender und abfallender Ränder durch ansteigende Ränder entsprechender der Ausgangssignale (OUTR, OUTF) und dann durch fallende Ränder jeweils betreffender der Ausgangssignale (OUTR, OUTF) bestimmt werden; einen Schein-Multiplexer (36), in den dieses Ausgangssignal eingegeben wird, mit einer Verzögerungszeit, die identisch der eines Multiplexers (4) ist, der Daten selektiert; einen ersten Schein-Puffer (37) mit einer Verzögerungszeit, ...

Description

GEBIET DER ERFINDUNG

Die Erfindung bezieht sich auf eine integrierte Halbleiter-Schaltungseinrichtung und insbesondere auf eine Laufzeit-verriegelte Schleife (DLL = delay-locked loop) sowie eine integrierte Halbleiter-Schaltungseinrichtung, die mit einer DLL ausgerüstet ist.

HINTERGRUND DER ERFINDUNG

Ein DDR (Double Date Rate = doppelte Datenrate)-I-SDRAM (Synchronous Dynamic Random-Access Memory = synchron-dynamischer Speicher mit Direktzugriff) ist zur Ausführung einer Datenübertragung bei einer Übertragungsrate von 200 bis 300 Mbps (Megabit pro Sekunde) in bezug auf einen Eingangstakt, der eine Frequenz von 100 bis 166 MHz aufweist, ausgebildet. Nach der Konstruktionsspezifizierung ist der Dateneingang sowohl mit den ansteigenden als auch abfallenden Rändern eines Eingangstaktsignals synchronisiert. Die gewünschten Spezifizierungen können mit einer DLL minimaler Struktur erreicht werden, indem man den eingegebenen Takt eine einzelne Verzögerungsleitung so, wie sie ist, durchlaufen läßt.
Fig. 18 ist eine Darstellung, die ein Beispiel einer DLL entsprechend DDR Spezifizierungen zeigt, und Fig. 19 ist eine Darstellung zur Wiedergabe des Taktbetriebes dieser DLL.
Unter Bezugnahme auf Fig. 18 ist die DLL 3A mit einem Eingangspuffer 1 ausgerüstet, dessen Eingänge zueinander komplementäre Taktsignale CLK und CLKB sind, die im Differentialmodus gesendet werden, zum Ausgeben eines Taktsignals CLK1 eines Einzelphasen(Eintakt-)Modus, und umfaßt eine Verzögerungsleitung 31 zum Verzögern und Ausgeben des Taktsignals CLK1, das vom Eingangspuffer 1 dort eingegeben wird. Die Verzögerungsleitung 31 gibt das verzögerte Signal von einem Ausgangsabgriff, im folgenden Ausgangsanschluß, ab, der aus einer Mehrzahl Ausgangsanschlüsse (nicht gezeigt) ausgewählt wird, dessen Verzögerungs- oder Laufzeiten sich voneinander unterscheiden, wodurch es möglich gemacht wird, die Verzögerungszeit zu ändern.
Es sind vorgesehen ein Multiplexer (MUX) 4, der zwei Datenposten oder -einheiten, die aus einer Speicherzellenanordnung (nicht gezeigt) ausgelesen werden, empfängt, zum Auswählen der Daten unter Verwendung des Signals CLKOE, das von der Verzögerungsleitung 31 ausgegeben wird, als Takt für die Datenausgabe; ein Ausgangspuffer 5, der das Ausgangssignal des Multiplexers 4 empfängt, um dieses Signal an einen Datenausgangsanschluß als Datenausgangssignal DQj abzugeben; einen Schein-Multiplexer (MUX) 36 mit einer Verzögerungszeit, die identisch mit der des Multiplexers 4 ist und in die das Ausgangssignal CLKOE der Verzögerungsleitung 31 als Auswahlsignal zum Ausgeben eines Signals HOHEN oder NIEDRIGEN Niveaus eingegeben wird; ein Schein-Puffer 37, der eine mit der des Ausgangspuffers 5 identische Laufzeit aufweist und in den der Ausgang des Schein-Multiplexers 36 zum Ausgeben komplementärer Taktsignale RCLK und RCLKB eingegeben wird; ein Schein-Puffer 38, der eine mit der des Eingangspuffers 1 identische Laufzeit hat und in den die im Differentialmodus gesendeten Taktsignale RCLK, RCLKB eingegeben werden, um ein Eintaktsignal CLKFBI auszugeben; ein Phasendetektor 33, in den das Ausgangssignal CLK1 des Eingangspuffers 1 und das Ausgangssignal CLKFBI des Schein-Puffers 38 eingegeben werden, um die Phasendifferenz zwischen den Signalen CLK1 und CLKFBI zu ermitteln; und ein Zähler 34 zum Hoch- oder Herabzählen entsprechend dem Phasenvorlauf/-nachlauf in Abhängigkeit von dem Ergebnis der Phasenermittlung durch den Phasendetektor 33. Feste Werte des HOCH-Niveaus (VDD Potential) und NIEDRIG-Niveaus (VSS Potential) werden dem Schein-Multiplexer 36 als Daten zugeführt, der einen dieser Werte unter Verwendung des eingegebenen Signals CLKOE als Selektions- oder Auswahlsignal auswählt und ausgibt.
In der DLL 3A wird der Ausgangsabgriff der Verzögerungsleitung 31 basierend auf dem Ausgangssignal des Zählers 34 in der Weise umgeschaltet, daß das ausgegebene Taktsignal CLK1 des Eingangspuffers 1 und das ausgegebene Signal CLKFBI des Schein-Puffers 38 übereinstimmen, wodurch die Verzögerungszeit des DLL eingestellt wird. Wie in dem Taktschaubild der Fig. 19 gezeigt, ist das Ausgangssignal DQj des DDR-SDRAM mit dem Takt CLK verriegelt (synchronisiert).
Unter Bezugnahme auf Fig. 19 wird der Takt des ansteigenden Randes des Signals CLKOE um die Verzögerungszeit td0 der Verzögerungsleitung 31 relativ zum zeitlichen Verlauf oder zur Zeitsteuerung des ansteigenden Randes des Ausgangstaktes CLK1 des Eingangspuffers 1 [siehe Pfeil (1) in Fig. 19] verzögert. Der ansteigende Rand des Signals CLKFBI wird relativ zum zeitlichen Ablauf des ansteigenden Randes des Signals CLKOE um die Zeit td1 + td2 + td3 verzögert, wobei es sich um die Summe der Verzögerungszeiten td3, td2 und td1 des Schein-Multiplexers 36 und der Puffer 37 bzw. 38 [Pfeil (3) in Fig. 19] handelt.
Die Steuerung wird in der Weise durchgeführt, daß der Zeitverlauf des ansteigenden Randes des Signals CLKFBI mit dem Ablauf (verzögert um die Verzögerungszeit td1 des Eingangspuffers 1 relativ zum Startverlauf des Zyklus des Takts CLK) des ansteigenden Randes des Takts CLK1 übereinstimmt, der einen Takt nach dem Takt CLK vorherrscht, von dem das gegenwärtige Signal CLKFBI abstammt.
Folglich wird der Zeitverlauf des ansteigenden Randes des Signals CLKFBI

tCK + td1,

wobei der Zeitverlauf des ansteigenden Randes des Eingangstaktes CLK (Taktzyklus = tCK) als Bezug dient.
Demgemäß wird der Zeitverlauf des ansteigenden Randes des Takt CLKOE

tCK + td1 - (td1 + td2 + td3) = tCK - td2 - td3.
In dem Datenausgabe-Verbreitungspfad durch den Multiplexer 4 ist die Ausbreitungsverzögerungszeit vom ansteigenden Rand des Signals CLKOE zur Ausgabe des Multiplexers 4 td3, und die Ausbreitungsverzögerungszeit des Ausgangspuffers 5 beträgt td2 [Pfeil (4) in Fig. 19], und daher ist der Ausgabezeitverlauf des Datenausgangssignals DQj

(tCK - td2 - td3) + td3 + td2 = tCK.
Mit anderen Worten stimmen der Zeitverlauf des ansteigenden Randes des Takts CLK (Startpunkt des Taktzyklus) und der Zeitverlauf, bei dem das Datenausgangssignal DQj abgegeben wird, überein.
In ähnlicher Weise wird der Zeitverlauf des abfallenden Randes des Signals CLKOE um die Verzögerungszeit td0 der Verzögerungsleitung 31 relativ zum Zeitverlauf des abfallenden Randes des Ausgangstakts CLK1 des Eingangspuffers 1 [siehe Pfeil (2) in Fig. 19] verzögert. Der Zeitverlauf des abfallenden Randes des Signals CLKFBI eilt dem Takt des ansteigenden Randes dieses Signals um die Impulsbreite des Takts CLK1 [Pfeil (5) in Fig. 19] nach. Das nächste Datenausgangssignal DQj wird am abfallenden Rand des Signals CLKOE abgegeben, und dessen Zeitverlauf stimmt mit dem Zeitverlauf des absteigenden Randes des Takts CLK (dem ansteigenden Rand des Takt CLKB) überein. Die den in Fig. 18 gezeigten Aufbau aufweisende DLL 3A ist eine Schaltung, die die Phasen des Eingangstakts und die Ausgangsdaten einstellt und anpaßt, und man kann sich darauf auch als "Eingangs-/Ausgangs-Kompensations-DLL" beziehen.
Die Spezifizierungen eines DDR-II-SDRAM sind dergestalt, daß eine noch höhere Geschwindigkeit erreicht wird, nämlich eine Taktfrequenz von 200 bis 300 MHz (eine Datenübertragungsrate von 400 bis 600 mbps). Um den Betriebs- oder Operationsrahmen einer Speichersteuerung zu verbessern, wird derzeit eine Konstruktion (Sollzyklus-Korrektur, abgekürzt als ("DCC" = Duty Cycle Correction) geprüft, die den Eingangstakt CLK mit Phasen von 0 und 180° synchronisiert.
Wie mittels des Beispiels in Fig. 20 gezeigt, ist eine DLL, die mit den Spezifizierungen eines DDR-II-SDRAM übereinstimmt, von insgesamt vier Verzögerungsleitungen gebildet, nämlich einer Verzögerungsleitung (die der Laufzeitleitung 31 in Fig. 18 entspricht) für 0° Verbreitung ebenso wie eine Verzögerungsleitung 32 für 180° Verbreitung und zwei Verzögerungsleitungen 21 und 22 zum Erzeugen einer 180°-Phasendifferenz aufgebaut. Mit anderen Worten weist diese DLL eine DLL 2B zum Erzeugen von tCK/2 und eine DLL 3B zur Eingabe-/Ausgabe-Kompensation auf.
Unter Bezugnahme auf Fig. 20 umfaßt die tCK/2 erzeugende DLL 2B die Verzögerungsleitung 21, die das Taktsignal CLK1 von dem Eingangspuffer 1 mit den daran angelegten Takten CLK und CLKB empfängt, um die Verzögerungszeit seines Eingangssignals CLKHF durch Umschalten des Ausgangsabgriffs/-anschlusses zu variieren; die Verzögerungsleitung 22, die das Taktsignal CLKHF von der Verzögerungsleitung 21 zum Variieren der Verzögerungszeit ihres Ausgangssignals CLKFBH durch Umschalten des Ausgangsabgriffs empfängt; einen Phasendetektor 23, der den Takt CLK1 und das Ausgangssignal CLKFBH der Verzögerungsleitung 22 zum Ermitteln der Phasendifferenz zwischen diesen beiden Signalen empfängt; und einen Zähler 24 zum Hoch- oder Herabzählen entsprechend dem Phasenvorlauf/-nachlauf in Abhängigkeit vom Ergebnis der Phasenermittlung durch den Phasendetektor 23. Die Ausgangsabgriffe/-anschlüsse der Verzögerungsleitungen 21 und 22 werden derart ausgewählt, daß die Verläufe der ansteigenden Ränder der Signale CLKFBH und CLK1 (CLK1 einen Zyklus später als der Zyklus des Takts CLK1, bei dem das Signal CLKFBH erzeugt wurde, wobei die Taktzeit des Takts CLK tCK beträgt), die in den Phasendetektor 23 eingegeben werden, übereinstimmen. Das heißt: Wenn der Zeitverlauf des ansteigenden Randes des Signals CLKFBH, erreicht durch Verzögern des Taktsignals CLK1 um td in der Verzögerungsleitung 21 und weiter um td in der Verzögerungsleitung 22, mit dem Verlauf des ansteigenden Randes des Taktsignals CLK1 übereinstimmt, so haben wir

td + td = tCK,

wobei als Ergebnis davon die Verzögerungszeit td jeder der Verzögerungsleitungen 21 und 22

td = tCK/2

beträgt.
Der Verlauf des ansteigenden Randes des von der tCK/2 erzeugenden DLL 2B abgegebenen Taktsignals CLKHF wird um eine Hälfte des Taktzyklus tCK relativ zum Verlauf des ansteigenden Randes des Taktsignals CLK1 verzögert, wodurch eine Phasendifferenz von 180° erzeugt wird.
Die Eingabe-/Ausgabe-kompensierende DLL 3B umfaßt die Verzögerungsleitung 31, die das Taktsignal CLK1 empfängt, das die Ausgabe des Eingangspuffers 1 ist, zum Variieren der Laufzeit seines Ausgangssignals OUTR durch Umschalten des Ausgangsanschlusses; die Verzögerungsleitung 32, die das Ausgangssignal CLKHF der Verzögerungsleitung 21 empfängt, um die Verzögerungszeit seines Ausgangssignals OUTF durch Umschalten des Ausgangsanschlusses zu variieren; einen Multiplexer (MUX) 35B, der die Ausgänge OUTR und OUTF der Verzögerungsleitungen 31 und 32 empfängt, zum Erzeugen des Ausgangssignals CLKOE, dessen Anstiegsrand- und Abfallrand-Zeitsteuerungen durch die Verläufe der ansteigenden Ränder der Signale OUTR und OUTF bestimmt werden; den Multiplexer (MUX) 4, der das Ausgangssignal CLKOE (Datenausgangstakt) des Multiplexers 35B als Auswahlsignal empfängt, um selektiv zwei Datenposten pro Taktzyklus des Takts CLK auszugeben; den Ausgangspuffer 5, der den Ausgang des Multiplexers 4 empfängt, zum Abgeben dieses Signals als Signal DQj; den Schein-Multiplexer 36, der eine der des Multiplexers 4 identische Verzögerungszeit aufweist und in den das Ausgangssignal CLKOE des Multiplexers 35 eingegeben wird; den Schein-Puffer 37, der eine derjenigen des Ausgangspuffers 5 identische Verzögerungszeit hat und in den der Ausgang des Schein-Multiplexers 36 zum Ausgeben komplementärer Taktsignale RCLK und RCLKB eingegeben wird; den Schein-Puffer 38, der eine derjenigen des Eingangspuffers 1 identische Verzögerungszeit hat und in den die komplementären Signale RCLK und RCLKB zum Ausgeben des Eintakt-Signals CLKFBI eingegeben werden; den Phasendetektor 33, der das Ausgangssignal CLK1 des Eingangspuffers 1 und das Ausgangssignal CLKFBI des Schein-Puffers 38 empfängt, zum Ermitteln der Phasendifferenz zwischen den Signalen CLK1 und CLKFBI; und den Zähler 34 zum Hoch- oder Herabzählen je nach Ausgabe des Phasendetektors 33 umfaßt. Die Ausgangsabgriffe der Verzögerungsleitungen 31 und 32 werden durch den Ausgang des Zählers 34 umgestellt, wodurch die Verzögerungszeit eingestellt wird. Die festen HOCH- und NIEDRIG-Werte werden als Daten in den Schein-Multiplexer 36 eingegeben, der einen dieser Werte unter Verwendung des eingegebenen Signals CLKOE als Selektionssignal auswählt und ausgibt.
Fig. 21 ist eine zum Beschreiben des Zeitsteuerungsbetriebs der in Fig. 20 dargestellten Schaltung nützliche Darstellung. Der Betrieb der Schaltung, wie sie in Fig. 20 gezeigt ist, wird unter Bezugnahme auf Fig. 21 beschrieben.
Die Verzögerungsleitung 31, die das Ausgangssignal CLK1 der Verzögerungsleitung 21 empfängt, gibt das durch Verzögern des Taktsignals CLK1 um die Zeit td0 [siehe Pfeil (2) in Fig. 21] erhaltene Signal OUTR ab. Die Verzögerungsleitung 32, die das durch Verzögern des Takts CLK1 um tCK/2 [siehe Pfeil (1) in Fig. 21] erhaltene Signal CLKHF empfängt, erzeugt den Ausgang OUTF, den man durch Verzögern des Signals CLKHF um td0 [Pfeil (3) in Fig. 21] erhält. Das Ausgangssignal CLKOE des Multiplexers 35B steigt auf das HOCH-Niveau [Pfeil (4) in Fig. 21] am ansteigenden Rand des Signals OUTR an und fällt auf das NIEDRIG-Niveau [Pfeil (5) in Fig. 21] am ansteigenden Rand des Signals OUTF ab.
Die Auswahl von Daten im Multiplexer 4 wird an den ansteigenden und abfallenden Rändern des Signals CLKOE ausgeführt, und die Ausgabe des Signals DQj, vom Ausgangspuffer 5 abgegeben, wird so getaktet, daß es in Halb-Zyklus-Einheiten des Zyklus tCK des Taktsignals CLK auftritt. Dieser Vorgang wird nunmehr beschrieben.
Der Takt CLKOE, bei dem es sich um den vom Multiplexer 35B abgegebenen Datenausgangstakt handelt, steigt (im Takt des ansteigenden Randes des Signals OUTR), nachdem er durch die Verzögerungs- oder Laufzeit td0 der Verzögerungs- bzw. Laufzeitleitung 31 von dem ansteigenden Rand des Ausgangstaktes CLK1 des Eingangspuffers 1 verzögert wurde; er hat eine Impulsbreite

td0 + tCK/2 - td0 = tCK/2.
Die Zeitsteuerung/der zeitliche Verlauf des abfallenden Randes des Signals CLKOE beträgt

tCK/2 + td0

vom ansteigenden Rand des Ausgangstaktes CLK1 des Eingangspuffers 1 (das heißt, die Zeitsteuerung ist der ansteigende Rand des Signals OUTF).
Der ansteigende Rand des Signals CLKFBI wird relativ zur Zeitsteuerung des ansteigenden Randes des Signals CLKOE um die Zeit td1 + td2 + td3 verzögert, wobei es sich um die Summe der Verzögerungszeiten td3, td2 und td1 des Schein-Multiplexers 36 bzw. der Puffer 37, 38 handelt [Pfeil (6) in Fig. 20].
Die Steuerung wird in der Weise ausgeführt, daß die Zeitsteuerung des ansteigenden Randes des Signals CLKFBI mit der Zeitsteuerung des ansteigenden Randes des Taktes CLK1 übereinstimmt, der n Zyklen (drei Zyklen in Fig. 21) nach dem Takt CLK vorherrscht, von dem das gegenwärtige Signal CLKFBI abstammt (wobei CLK 1 um die Laufzeit td1 des Eingangspuffers 1 relativ zum Starttakt des Zyklus des Taktes CLK verzögert wird). Folglich wird der zeitliche Verlauf des ansteigenden Randes des Signals CLKFBI

ntCK + td1,

wobei der Zeitverlauf des ansteigenden Randes des Eingangstakts CLK (Taktzyklus = tCK) als Bezug dient.
Demgemäß wird der Zeitverlauf des ansteigenden Randes des Taktes CLKOE

ntCK + td1 - (td1 + td2 + td3) = ntCK - td2 - td3.
In dem Datenausgabeausbreitungspfad durch den Multiplexer 4 beträgt die Ausbreitungsverzögerungszeit vom ansteigenden Rand des Signals CLKOE zum Ausgang des Multiplexers 4 td3 und die Ausbreitungsverzögerungszeit des Ausgangspuffers 5 td2 [Pfeil (7) in Fig. 21]. Die Ausgangszeitsteuerung des Datenausgangssignals DQj beträgt daher

(ntCK - td2 - td3) + td3 + td2 = ntCK.
Mit anderen Worten werden der Startpunkt des Taktzyklus des Taktes CLK (der Zeitverlauf des ansteigenden Randes des Taktes CLK) und der Zeitverlauf bzw. Takt, bei dem das Datenausgangssignal DQj abgegeben wird, überein.
Weiterhin eilt die Zeitsteuerung des abfallenden Randes des Signals CLKOE der Zeitsteuerung des ansteigenden Randes davon um tCK/2 nach, so daß sich der Zeitverlauf des abfallenden Randes des Signals CLKOE ergibt als

(ntCK - td2 - td3 + tCK/2) + td3 + td2 = ntCK + tCK/2.
Demgemäß beträgt die Ausgangssteuerung des zweiten Datenausgangssignals DQj vom Startpunkt des Taktzyklus des Taktsignals CLK tCK/2.
Im Datenausgangspfad durch den Multiplexer 4 beträgt die Ausbreitungsverzögerungszeit des ansteigenden Randes td3 und die Ausbreitungsverzögerungszeit des Ausgangspuffers 5 td2 [Pfeil (9) in Fig. 21], und daher haben wir als Ausgangszeitverlauf des zweiten Datenausgangssignals DQj

(ntCK - td2 - td3 + tCK/2) + td3 + td2 = ntCK + tCK/2.
Entsprechend beträgt der Ausgangszeitverlauf des zweiten Datenausgangssignals DQj bei dem Zeitverlauf, der um tCK/2 vom Startpunkt des Taktzyklus des Taktes CLK verzögert ist, tCK/2.
Damit wird, wie in Fig. 21 gezeigt, die Betriebszeitkorrektur der Takte CLK/CLKB, deren Betriebszeitverhältnisse um 50% differieren, ausgeführt, und der Ausgangsbetrieb, der ein Datenfenster von 50% hat, wird durchgeführt.
Die Verzögerungsleitungen 21, 22, 31 und 32 haben die in Fig. 14 gezeigte Struktur. Jede Verzögerungsleitung hat Anschlüsse D1, D2 und D3, und zwischen entsprechenden der Anschlüsse und einem Ausgangsknoten sind Schalter (Tri-State Inverter oder CMOS Übertragungsgates) geschaltet. Ein Schalter wird eingeschaltet, und die anderen werden abgeschaltet, und zwar durch Anschlußsteuersignale C1, C1 und C3, wodurch der Anschluß entsprechend dem EIN-Schalter ausgewählt wird.
Nunmehr wird die Arbeitszyklus-Korrekturfunktion im größeren Detail beschrieben. Wie schon erwähnt, wirkt die tCK/2 erzeugende DLL 2B der Fig. 20 als Betriebskorrektur-Schaltung (DCC).
Es wird auf Fig. 17 Bezug genommen, um den Systemaufbau zu beschreiben, wobei der Antrieb durch ein Taktsignal erfolgt, das von einer Takterzeugungsquelle 52 zugeführt wird, die eine Mehrzahl Speicher 51 ₁ bis 51 _n vom Typ der Taktsynchronisierung aufweist, die Auslesedaten DQj an eine Speichersteuerung 15 synschron mit dem Takt ausgeben. Fig. 16 ist eine Darstellung, die nützlich ist, einen Fall, der der DCC-Funktion entbehrt, und einen Fall mit DCC-Funktion, zu vergleichen und zu beschreiben.
Selbst wenn ein Taktsignal CLK des nahen Endes von einer Takterzeugungsquelle 52 ein Nutzungsverhältnis von 50% aufweist, weicht das am fernen Ende aufgrund des Vorhandenseins eines Taktversatzes (α) von 50% ab.
Wenn das Datenfenster DQj am nahen Ende um β % im Falle eines Speichers vom Taktsynchronisationstyp ohne DCC-Funktion schwankt, so zeigt das Datenfenster der Daten DQj am fernen Ende eine Schwankung von 50% ± (α + β) aufgrund des Vorhandenseins des Taktversatzes.
Im Gegensatz dazu beträgt das Nutzungsverhältnis des Taktes bei einem Speicher des Taktsynchronisationstyps mit DCC-Funktion 50%, und das Betriebsfenster von DQj am nahen Ende wird 50%. Selbst wenn das Datenfenster eine Schwankung von β % ergibt, zeigt das Datenfenster der Daten DQj am entfernten Ende eine Schwankung von 50% ± β, und die Wirkung des Taktversatzes kann eliminiert oder zumindest reduziert werden.

ZUSAMMENFASSUNG DER OFFENBARUNG

Gemäß den Spezifizierungen eines DDR-II-SDRAM beträgt der Betriebszyklus 3.3 ns, was die Hälfte dessen eines DDR-I-SDRAM ist, und die Pulsbreite des Taktsignals, das sich durch das Innere der DLL einer Verzögerungsleitung oder dergleichen ausbreitet, weist ein Maximum von 1.7 ns auf. Dieses ist ein niedriger Wert, der die Hälfte dessen des DDR-I-SDRAM beträgt. Folglich beginnt, wenn der Schwellenwert eines Transistors, der die Betriebsleitung der DLL bildet, ansteigt und die Wellenform des ansteigenden Randes deformiert wird, das Ausgangssignal abzuklingen bzw. abzuschwächen, bevor es seine Spitze erreicht. Dies macht es schwierig, eine hohe Zeitverlaufsgenauigkeit aufrechtzuerhalten.
Zusätzlich wird ein DDR-II-SDRAM mit vier Verzögerungsleitungen versehen, so daß der die Verzögerungsleitung betätigende Strom viermal dem Verzögerungsleitungsstrom eines DDR-I-SDRAM beträgt. So ergibt sich ein Anstieg im Energieverbrauch.
Als nächstes sei angenommen, daß die Verzögerungsleitung mit der in Fig. 14 gezeigten Struktur kaskaden-stufenförmig geschaltete Inverter, die INV11, INV12, . . . zur Bereitstellung der Ausgangsanschlüsse aufweist. Dabei bilden zwei seriell geschaltete Inverter eine Verzögerungsleitungseinheit. Tri-State-Inverter INV17, INV18, und INV19 (oder Übertragungsgates), die zwischen den jeweils betreffenden Anschlüssen und dem Ausgangsknoten geschaltet sind, werden für Ausgang ein- oder ausgeschaltet (letzteres bedeutet, daß der Ausgang eine hohe Impedanz erhält), und zwar entsprechend den Logikwerten der Anschlußselektionssignale C1, C2 bzw. C3 von einem Zähler. Die Ausgangsanschlüsse werden damit durch die Anschlußselektionssignale C1, C2 und C3 ausgewählt, und das Taktsignal wird von dem ausgewählten Anschluß ausgegeben.
In Fig. 18 und 20 ermittelt der Phasendetektor 33 (23) das Vorlauf-/Nachlauf-Phasenverhältnis zwischen dem Taktsignal CLKFBI (CLKFBH) und dem Referenztaktsignal CLK1 und aktualisiert den Zähler 34 (24). Zusätzlich führt, um zu verhindern, daß fehlerhafte Entscheidungen vor oder nach dem Herunterfahren der Einrichtung getroffen werden, beispielsweise der Phasendetektor 33 (23) eine Detektion basierend auf dem Zeitverlauf des Signals CLKFBI (CLKFBH) aus. Wenn der Anschluß bei dem Zeitverlauf, bei dem das sich durch das Innere der Verzögerungsleitung ausbreitende Signal von dem Anschluß abgegeben wird, umschaltet, kann ein (Zufalls-)Fehler oder ein fehlerhafter Impuls in dem Datenausgangs-Taktsignal CLKOE erzeugt werden, oder es kann eine Fehlfunktion auftreten. Der Grund hierfür liegt darin, daß die Zählung in dem Zähler 34 (24) aktualisiert wird und der Anschluß im Übergangszeitverlauf des Signals CLKFBI (CLKFBH) umschaltet.
Fig. 15 ist ein zur Beschreibung des Betriebs eines Anschlußumschaltens der in Fig. 14 gezeigten Verzögerungsleitung nützliches Diagramm. Wenn zu der Zeit, da ein Signal, wie in Fig. 15 gezeigt, von D1 zu D2 fortschreitet, Signale C1 und C2 der Anschlußselektionssignale C1, C2 und C3 von dem Zustand HOCH zu NIEDRIG wechseln, bzw. vom Zustand NIEDRIG zu HOCH und Anschluß D1 zu Anschluß D2 umschaltet, wird im Ausgangssignal ein Zufallsfehler erzeugt.
Unter Bezugnahme auf die Verzögerungsleitung 31 (32) in den Eingang-/Ausgang-kompensierten DLL's 3A und 3B, in Fig. 18 und 19 gezeigt, wird der Anschluß während der Ausbreitung des Signals durch die Verzögerungsleitung 31 (32) umgeschaltet, wenn die Signalausbreitung zum Beispiel 2 bis 4 ns einnimmt und der Taktzyklus kurz ist. Weiterhin wird bei der DLL 2B der Fig. 1, die tCK/2 erzeugt, die Anschlußumschaltung durchgeführt, während die Signale CLK1 und CLKHF der ersten Hälfte des Taktzyklus sich durch die Verzögerungsleitungen 21 und 22 ausbreiten. Als Konsequenz wird im Ausgangssignal der Verzögerungsleitung ein Zufallsfehler erzeugt.
Demgemäß ist es ein Ziel der vorliegenden Erfindung, eine DLL und eine integrierte Halbleiterschaltungseinrichtung reduzierten Energieverbrauchs bereitzustellen, die zur Verwendung in Ausrüstungen geeignet ist, die mit DDR-II-Spezifizierungen in Einklang stehen.
Ein weiteres Ziel der vorliegenden Erfindung besteht darin, eine DLL und eine integrierte Halbleiterschaltungseinrichtung bereitzustellen, bei denen das Auftreten von (Zufalls-)Fehlern zur Zeit des Anschlußwechsels unterdrückt wird, wodurch Abweichungen im Ausgangszeitverlauf bzw. -takt ebenso wie Fehlfunktionen vermieden werden.
Entsprechend einem Aspekt der Erfindung erreicht man die obigen und weitere Ziele der Erfindung durch Bereitstellung einer Laufzeit-verriegelten Schleifeneinrichtung zum Einstellen der Verzögerungszeiten von seriell geschalteten ersten und zweiten Verzögerungsleitungen in einer Weise, daß ein durch Verzögern eines Eingangssignals durch die ersten und zweiten Verzögerungsleitungen erhaltenes Signal sich in Phase mit dem Eingangssignal befindet, wodurch von der ersten Verzögerungsleitung ein Signal ausgegeben wird, das das Ergebnis des Verzögerns des Eingangssignals um einen Halbzyklus des eingegebenen Signals ist, umfassend:
Eine Frequenz-Teilungsschaltung zum Durchführen einer Frequenzteilung des eingegebenen Signals, wobei ein Ausgangssignal der Frequenz-Teilungsschaltung durch die ersten und zweiten Verzögerungsleitungen verzögert wird; und ein erstes Verzögerungseinstellmittel zum Ausgeben eines Steuersignals zum Einstellen der Lauf oder Verzögerungszeiten der ersten und zweiten Verzögerungsleitungen in einer Weise, daß sich das ausgegebene Signal der Frequenz-Teilungsschaltung und ein ausgegebenes Signal der zweiten Verzögerungsleitung miteinander in Phase befinden.
Weiter ist entsprechend der Erfindung eine Laufzeit-verriegelte Schleifeneinrichtung vorgesehen, umfassend, zusätzlich zu den vorstehend beschriebenen Elementen, eine zweite Laufzeit- verriegelte Schleife zum Erzeugen eines Datenausgangs-Taktsignals, basierend auf dem Eingangssignal und das den Datenausgabetakt einem Multiplexer zuführt, der mehrere Datenelemente selektiv abgibt, wobei die zweite Laufzeit-verriegelte Schleife umfaßt: Eine dritte Verzögerungsleitung, in die das Ausgangssignal der Frequenz-Teilungsschaltung eingegeben wird, um ein erstes Signal durch Verzögern dieses Ausgangssignals auszugeben; eine vierte Verzögerungsleitung, in die ein Ausgangssignal der oben beschriebenen Laufzeit-verriegelten Schleifeneinrichtung eingegeben wird, um ein zweites Signal durch Verzögerung dieses Ausgangssignals auszugeben; eine Schaltung, in die die ersten und zweiten Signale von den dritten bzw. vierten Verzögerungsleitungen eingegeben werden, um als Datenausgangstakt ein Signal auszugeben, in dem die Zeitverläufe der ansteigenden und abfallenden Rändern eines Impulses durch die ansteigenden Ränder entsprechender der ersten und zweiten Signale bestimmt werden, und worin die Zeitverläufe der ansteigenden und abfallenden Ränder eines nachfolgenden Impulses durch die abfallenden Ränder der entsprechenden ersten und zweiten Signale bestimmt werden; und ein zweites Verzögerungseinstellmittel zum Ausgeben eines Steuersignals zum Einstellen der Lauf bzw. Verzögerungszeiten der dritten und vierten Verzögerungsleitungen in einer Weise, daß ein durch Verzögerung des Datenausgangstaktes um wenigstens eine Verzögerungszeit des Multiplexers erhaltenes Signal sich in Phase mit dem Eingangssignal befindet.
Weiterhin kann die Laufzeit-verriegelte Schleifeneinrichtung gemäß der Erfindung eine erste Verriegelungsschaltung zum Zuführen des Steuersignals von dem ersten Verzögerungseinstellmittel an die ersten und zweiten Verzögerungsleitungen bei Verriegeln des Steuersignals durch das Ausgangssignal der ersten Verzögerungsleitung umfassen.
Weiterhin kann die Laufzeit-verriegelte Schleifeneinrichtung gemäß der Erfindung eine zweite Verriegelungsschaltung zum Zuführen des Steuersignals von dem zweiten Verzögerungseinstellmittel an die dritten und vierten Verzögerungsleitungen bei Verriegeln des Steuersignals durch den Datenausgangstakt umfassen.
Entsprechend einem weiteren Aspekt der Erfindung erreicht man die obigen und weiteren Ziele der Erfindung dadurch, daß man eine integrierte Halbleiterschaltungseinrichtung vorsieht, umfassend einen Eingangspuffer, in den ein Taktsignal eingegeben wird; eine Frequenz- Teilungsschaltung, in die das von dem Eingangspuffer ausgegebene Taktsignal eingegeben wird, um die Frequenz des eingegebenen Taktsignals zu halbieren und einen Frequenz-geteilten Takt auszugeben; eine erste Laufzeit-verriegelte Schleifeneinrichtung, die umfaßt eine erste Verzögerungsleitung, in die der Frequenz-geteilte Takt, der von der Frequenz-Teilungsschaltung ausgegeben wird, eingegeben wird, um ein verzögertes Signal von einem Ausgangsanschluß auszugeben, der aus einer Mehrzahl Ausgangsanschlüsse ausgewählt wird, eine zweite Verzögerungsleitung, in die ein Ausgangssignal der ersten Verzögerungsleitung eingegeben wird, um ein verzögertes Signal von einem Ausgangsanschluß auszugeben, der aus einer Mehrzahl Ausgangsanschlüsse ausgewählt ist, einen ersten Phasendetektor, um einen Phasenunterschied zwischen dem Frequenz-geteilten Takt und einem Ausgang der zweiten Verzögerungsleitung zu ermitteln, und einen ersten Zähler zum Hochzählen oder Herunterzählen je nach einem Ausgang von dem ersten Phasendetektor und zum Ausgeben eines Signals, das die Ausgangsanschlüsse der ersten und zweiten Verzögerungsleitungen umschaltet; und eine zweite Laufzeit-verriegelte Schleifenschaltung, die eine dritte Verzögerungsleitung umfaßt, in die der Frequenz-geteilte Takt, der von der Frequenz-Teilungsschaltung ausgegeben wird, eingegeben wird, um ein verzögertes Signal von einem Ausgangsanschluß abzugeben, der aus einer Mehrzahl Ausgangsanschlüsse ausgewählt ist, eine vierte Verzögerungsleitung, in die ein Ausgangssignal der ersten Verzögerungsleitung eingegeben wird, um ein verzögertes Signal von einem Ausgangsanschluß auszugeben, der aus einer Mehrzahl Ausgangsanschlüsse ausgewählt ist, einen ersten Multiplexer, in den Ausgangssignale der dritten und vierten Verzögerungsleitungen eingegeben werden, um ein Signal auszugeben, bei dem die ansteigenden und abfallenden Ränder eines Impulses durch Zeitverläufe der ansteigenden Ränder ausgegebener Signale von den jeweiligen dritten und vierten Verzögerungsleitungen bestimmt werden, und worin die ansteigenden und abfallenden Ränder eines nachfolgenden Impulses durch Zeitverläufe abfallender Ränder ausgegebener Signale von entsprechenden der dritten und vierten Verzögerungsleitungen bestimmt werden, einen dritten Schein-Multiplexer, der das Ausgangssignal des ersten Multiplexers empfängt und ausgibt und eine Laufzeit hat, die identisch der eines zweiten Multiplexers ist, wobei letzterer Daten unter Verwendung des Ausgangssignals des ersten Multiplexers als Auswahlsignal auswählt, einen ersten Schein-Puffer, in den ein Ausgang des dritten Multiplexers eingegeben wird und der eine derjenigen eines Ausgangspuffers identische Verzögerungszeit aufweist, einen zweiten Schein-Puffer, in den ein Ausgang des ersten Puffers eingegeben wird und der eine derjenigen des Eingangspuffers identische Verzögerungszeit aufweist, einen zweiten Phasendetektor zum Ermitteln eines Phasenunterschiedes zwischen dem Ausgang des Eingangspuffers und dem Ausgang des zweiten Schein-Puffers, und einen zweiten Zähler zum Hoch- oder Herabzählen, je nach Ausgang von dem zweiten Phasendetektor, und zum Ausgeben eines Signals, das die Ausgangsanschlüsse der dritten und vierten Verzögerungsleitungen umschaltet; wobei das Ausgangssignal des ersten Multiplexers in den zweiten Multiplexer eingegeben wird, der zweite Multiplexer eines mehrerer Datenelemente, das in ihn eingegeben wird, selektiert und der Ausgangspuffer, in den ein Ausgangssignal des zweiten Multiplexers eingegeben wird, dieses Signal aus einem Ausgangsanschluß ausgibt.
Eine integrierte Halbleiter-Schaltungseinrichtung entsprechend einem weiteren Aspekt der Erfindung umfaßt einen Eingangspuffer, in den ein Taktsignal eingegeben wird; eine erste Laufzeit-verriegelte Schleifenschaltung, die eine erste Verzögerungsleitung, in die ein Taktsignal, das von dem Eingangspuffer ausgegeben wird, eingegeben wird, um ein verzögertes Signal von einem Ausgangsanschluß auszugeben, der aus einer Mehrzahl Ausgangsanschlüssen ausgewählt wird, eine zweite Verzögerungsleitung, in die ein Ausgangssignal der ersten Verzögerungsleitung eingegeben wird, um ein verzögertes Signal von einem Ausgangsanschluß auszugeben, der aus einer Mehrzahl Ausgangsanschlüssen ausgewählt wird, einen ersten Phasendetektor zum Ermitteln einer Phasendifferenz zwischen dem ausgegebenen Takt vom Eingangspuffer und einer Ausgabe der zweiten Verzögerungsleitung, einen ersten Zähler zum Hoch- oder Herunterzählen je nach einem Ausgang von dem ersten Phasendetektor und zum Ausgeben eines Signals, das die Ausgangsanschlüsse der ersten und zweiten Verzögerungsleitungen umschaltet, und einen ersten Ausrichter einschließt, in den das ausgegebene Signal der ersten Verzögerungsleitung als Vernegelungssignal eingegeben wird, um den Ausgang des ersten Zählers zu verriegeln und den Ausgang an die ersten und zweiten Verzögerungsleitungen zuzuführen; und eine zweite Laufzeit-verriegelte Schleifenschaltung, die eine dritte Verzögerungsleitung, in die das von dem Eingangspuffer ausgegebene Taktsignal ausgegeben wird, um ein verzögertes Signal von einem Ausgangsanschluß auszugeben, der aus einer Mehrzahl Ausgangsanschlüsse ausgewählt ist, eine vierte Verzögerungsleitung, in die das Ausgangssignal der ersten Verzögerungsleitung eingegeben wird, um ein verzögertes Signal von einem Ausgangsanschluß auszugeben, der aus einer Mehrzahl Ausgangsanschlüsse ausgewählt ist, einen ersten Multiplexer, in den Ausgangssignale der dritten und vierten Verzögerungsleitungen eingegeben werden, um ein Signal auszugeben, in dem die ansteigenden und abfallenden Ränder eines Impulses durch Zeitverläufe der ansteigenden Ränder ausgegebener Signale von den betreffenden dritten und vierten Verzögerungsleitungen bestimmt werden und bei dem die ansteigenden und fallenden Ränder eines anschließenden Impulses durch Zeitverläufe der abfallenden Ränder ausgegebener Signale von betreffenden der dritten und vierten Verzögerungsleitungen bestimmt werden, einen zweiten Multiplexer, in den das Ausgangssignal des ersten Multiplexers eingegeben wird, um Daten zu selektieren, die das Ausgangssignal des ersten Multiplexers als Auswahlsignal auswählen, einen dritten Schein- Multiplexer, der eine derjenigen des zweiten Multiplexers identische Verzögerungszeit aufweist, einen ersten Schein-Puffer, in den ein Ausgang des dritten Multiplexers eingegeben wird und der eine derjenigen eines Ausgangspuffers identische Verzögerungszeit aufweist, einen zweiten Schein-Puffer, in den ein Ausgang des ersten Puffers eingegeben wird und der eine Verzögerungszeit identisch derjenigen des Eingangspuffers aufweist, einen zweiten Phasendetektor zum Ermitteln einer Phasendifferenz zwischen dem Ausgang des Eingangspuffers und dem Ausgang des zweiten Schein-Puffers, einen zweiten Zähler zum Hoch- oder Herabzählen je nach einem Ausgang von dem zweiten Phasendetektor und zum Ausgeben eines Signals, das die Ausgangsanschlüsse der dritten und vierten Verzögerungsleitungen wechseln läßt, und einen zweiten Ausrichter einschließt, in den das Ausgangssignal des zweiten Multiplexers als Verriegelungssignal eingegeben wird, um den Ausgang des zweiten Zählers zu verriegeln und den Ausgang an die dritten und vierten Verzögerungsleitungen zuzuführen; wobei das Ausgangssignal des ersten Multiplexers in den zweiten Multiplexer eingegeben wird, der zweite Multiplexer eines mehrerer Datenelemente, die in ihn eingegeben werden, auswählt, und der Ausgangspuffer, in den das ausgegebene Signal des zweiten Multiplexers eingegeben wird, dieses Signal aus einem Ausgangsanschluß ausgibt.
Weitere Ziele und Vorteile der vorliegenden Erfindung werden dem Fachmann auf diesem Gebiet leicht aus der nachfolgenden detaillierten Beschreibung in Verbindung mit den begleitenden Zeichnungen offenbar, worin nur bevorzugte Ausführungsformen der Erfindung gezeigt und beschrieben sind, und zwar lediglich als Darstellung des derzeit denkbaren besten Weges zur Ausführung der Erfindung. Wie man erkennt, läßt die Erfindung andere und unterschiedliche Ausführungsformen und Verkörperungen zu, und die verschiedenen Details erlauben Modifikationen in den verschiedensten augenfälligen Blickrichtungen, ohne vom Umfang der Erfindung abzuweichen. Demgemäß sind Zeichnung Beschreibung lediglich als von Natur aus beispielhaft darstellend und nicht als restriktiv anzusehen.

KURZE BESCHREIBUNG DER ZEICHNUNGEN

Fig. 1 ist eine Darstellung, die den Aufbau einer ersten Ausführungsform der Erfindung zeigt;
Fig. 2 ist eine Darstellung zur Erläuterung des Zeitverlaufs- bzw. Steuerungsbetriebs der ersten Ausführungsform;
Fig. 3 ist eine Darstellung, die den Aufbau einer zweiten Ausführungsform der Erfindung zeigt;
Fig. 4 ist eine Darstellung zur Erläuterung des Zeitablaufsbetriebs der zweiten Ausführungsform;
Fig. 5 ist eine Darstellung, die den Aufbau einer dritten Ausführungsform der Erfindung zeigt;
Fig. 6 ist eine Darstellung, die den Aufbau einer vierten Ausführungsform der Erfindung zeigt;
Fig. 7 ist eine Darstellung, die den Aufbau einer fünften Ausführungsform der Erfindung zeigt;
Fig. 8A und 8B sind Darstellungen, die den Aufbau eines in den Ausführungsformen der Erfindung verwendeten Puffers zeigen;
Fig. 9A ist eine Darstellung, die den Aufbau eines Phasendetektors, wie er bei den Ausführungsformen der Erfindung verwendet wird, zeigt, und Fig. 9B und 9C sind Darstellungen zur Erläuterung des Betriebs des Phasendetektors;
Fig. 10A und 10B sind Darstellungen, die den Aufbau einer Frequenzteilerschaltung zeigen, wie sie bei den Ausführungsformen der Erfindung verwendet wird;
Fig. 11A und 11B sind Darstellungen, die den Aufbau eines Ausrichters, wie er bei den Ausführungsformen der Erfindung verwendet wird, zeigen;
Fig. 12 ist eine Darstellung, die den Aufbau eines bei der ersten Ausführungsform verwendeten Multiplexers wiedergibt;
Fig. 13 ist eine Darstellung, den Aufbau eines in der zweiten Ausführungsform verwendeten Multiplexers wiedergibt;
Fig. 14 ist eine Darstellung, die einen Teil des Aufbaus einer Verzögerungsleitung wiedergibt;
Fig. 15 ist eine zur Beschreibung des Auftretens eines (Zufalls-)Fehlers beim Umschalten in einer Verzögerungsleitung geeignete Darstellung;
Fig. 16 ist eine zur Beschreibung der Beziehung zwischen einem Taktversatz und einer DCC- Funktion in einem Speichersystem geeignete Darstellung;
Fig. 17 ist eine Darstellung, die schematisch den Aufbau eines Speichersystems wiedergibt;
Fig. 18 ist eine Darstellung, die den Aufbau einer DLL-Schaltung gemäß dem Stand der Technik wiedergibt;
Fig. 19 ist eine Darstellung, die geeignet ist, um den Zeitverlaufsbetrieb der in Fig. 18 gezeigten Schaltung zu beschreiben;
Fig. 20 ist eine Darstellung, die den Aufbau einer DLL-Schaltung gemäß dem Stand der Technik wiedergibt; und
Fig. 21 ist eine Darstellung, die geeignet ist, den Zeitverlaufsbetrieb der in Fig. 20 gezeigten Schaltung zu beschreiben.

BEVORZUGTE AUSFÜHRUNGSFORMEN DER ERFINDUNG

Bevorzugte Ausführungsformen zum Ausführen der Erfindung werden nachstehend beschrieben.
Bei einer ersten Ausführungsform der Erfindung, wie sie in Fig. 1 gezeigt ist, ist eine Laufzeit-verriegelte Schleife 2 für eine DCC-Funktion so ausgebildet, daß die Verzögerungszeiten seriell geschalteter erster und zweiter Verzögerungsleitungen 21, 22 in einer Weise eingestellt sind, daß ein durch Verzögern eines Eingangssignals durch die ersten und zweiten Verzögerungsleitungen 21, 22 erhaltenes Signal sich in Phase mit dem Eingangssignal befindet, wobei folglich die erste Verzögerungsleitung 21 ein Signal ausgibt, das man durch Verzögern des Eingangssignals um einen halben Zyklus desselben erhält. Die Laufzeit-verriegelte Schleife 2 ist mit einer Frequenzteilerschaltung 6 zur Ausführung einer Frequenzteilung des Eingangssignals versehen und umfaßt erste Verzögerungseinstellmittel 23, 24 zum Verzögern des Ausgangssignals von der Frequenzteilerschaltung 6 durch die ersten und zweiten Verzögerungsleitungen 21, 22 und zum Einstellen der Verzögerungszeiten der ersten und zweiten Verzögerungsleitungen 21, 22 in einer Weise, daß das ausgegebene Signal der Frequenzteilerschaltung 6 und das ausgegebene Signal der zweiten Verzögerungsleitung 22 sich in Phase befinden.
Weiterhin ist eine zweite Laufzeit-verriegelte Schleife 3 zum Erzeugen eines Datenausgang- Taktsignals CLKOE, basierend auf dem Eingangssignal, und zum Zuführen des Signals CLKOE an einen Multiplexer 4, der selektiv mehrere Datenposten ausgibt, vorgesehen. Die zweite Laufzeit-verriegelte Schleife 3 umfaßt eine dritte Verzögerungsleitung 31, die das Ausgangssignal der Frequenzteilerschaltung 6 empfängt und ein erstes Signal OUTR durch Verzögern dieses Ausgangssignals ausgibt; eine vierte Verzögerungsleitung 32, die das Ausgangssignal der ersten Laufzeit-verriegelten Schleife 2 empfängt und ein zweites Signal OUTF durch Verzögern dieses Ausgangssignals ausgibt; eine Schaltung 35A, die die ersten und zweiten Signale OUTR, OUTF von den dritten bzw. vierten Verzögerungsleitungen 31, 32 empfängt und als Datenausgangs-Taktsignal CLKOE ein Signal ausgibt, in dem die Zeitverläufe der ansteigenden und abfallenden Ränder eines Impulses durch die ansteigenden Ränder der betreffenden ersten bzw. zweiten Signale bestimmt werden und worin die Zeitverläufe der ansteigenden und abfallenden Ränder des nächsten Impulses durch die abfallenden Ränder der betreffenden ersten und zweiten Signale bestimmt werden; und zweite Verzögerungseinstellmittel 33, 34 zum Einstellen der Verzögerungszeiten der dritten und vierten Verzögerungsleitungen in einer Weise, daß sich ein Signal, das man durch Verzögerung des Datenausgangs-Taktsignals CLKOE um mindestens die Verzögerungszeit des Multiplexers 4 verzögert, sich in Phase mit dem Eingangssignal befindet.
Im besonderen weist eine integrierte Halbleiterschaltungseinrichtung gemäß einer bevorzugten Ausführungsform der Erfindung folgende Elemente auf: Einen Eingangspuffer 1, dem ein Taktsignal CLK/CLKB zugeführt wird; die Frequenzteilerschaltung 6, der das von dem Eingangspuffer 1 ausgegebene Taktsignal zugeführt wird, um die Frequenz des Eingangstaktsignales zu halbieren und einen Frequenz-geteilten Takt CLK2 auszugeben; eine DLL (eine DLL zum Erzeugen von tCK/2) 2, die eine Verzögerungsleitung 21 umfaßt, der ein Frequenzgeteilter Takt CLK2 von der Frequenzteilerschaltung zugeführt wird, um ein Signal CLKHF auszugeben, das man durch Verzögern des Frequenz-geteilten Takts CLK2 erhält, und zwar von einem Ausgabeanschluß, der aus einer Mehrzahl Ausgabeanschlüssen ausgewählt wird, deren Verzögerungszeiten sich voneinander unterscheiden; die Verzögerungsleitung 22, der das Ausgabesignal CLKHF der Verzögerungsleitung 21 zugeführt wird, um ein Signal CLKBF auszugeben, das man durch Verzögern des Ausgabesignals CLKHF erhält, und zwar von einem Ausgabeanschluß, der aus einer Mehrzahl Ausgabeanschlüssen der Verzögerungsleitungen ausgewählt wird, deren Verzögerungszeiten sich voneinander unterscheiden; einen Phasendetektor 23 zum Ermitteln der Phasendifferenz zwischen dem Frequenz-geteilten Taktsignal CLK2 und dem Ausgabe-Taktsignal CLKFBH der Verzögerungsleitung 22; und einen Zähler 24, der den Ausgang des Phasendetektors 23 zum Hoch- oder Herunterzählen entsprechend dem Vorlauf-/Nachlauf-Phasenverhältnis (auch Voreilungs-/Nacheilungs-) und zum Ausgeben eines Signals erhält, das die Ausgabeanschlüsse der Verzögerungsleitungen 21, 22 umstellt.
Eine integrierte Halbleiterschaltungseinrichtung gemäß einem bevorzugten Ausführungsmodus der Erfindung weist weiterhin eine DLL (eine Eingabe/Ausgabe-kompensierte DLL) 2 auf, die umfaßt: Die Verzögerungsleitung 31, die Frequenz-geteilte Taktausgabe CLK2 von der Frequenz-Teilungsschaltung 6 empfängt, um ein Signal OUTR auszugeben, das man durch Verzögern des Frequenz-geteilten Takts CLK2 erhält, von einem Ausgabeanschluß, der aus einer Mehrzahl Ausgabeanschlüssen ausgewählt wird, deren Verzögerungszeiten voneinander verschieden sind; die Verzögerungsleitung 32, die das Ausgabesignal CLKHF der Verzögerungsleitung 31 empfängt, um ein Signal OUTF auszugeben, das man durch Verzögern des Signals CLKHF erhält, und zwar von einem Ausgabeanschluß, der aus einer Mehrzahl Ausgabeanschlüssen ausgewählt wird, deren Verzögerungszeiten sich voneinander unterscheiden; einen Multiplexer 35A, der die Ausgabesignale OUTR, OUTF von den Verzögerungsleitungen 31 bzw. 32 empfängt, um ein Signal auszugeben, bei dem die Zeitsteuerungen/-verläufe der ansteigenden und abfallenden Ränder eines Impulses durch ansteigende Ränder der jeweils betroffenen Ausgangssignale OUTR, OUTF bestimmt werden, und zum Ausgeben eines Signals, in dem die Zeitsteuerungen/-verläufe der ansteigenden oder abfallenden Ränder des nächsten Impulses durch die abfallenden Ränder des entsprechenden Ausgabesignals OUTR, OUTF bestimmt werden; einen Schein-Multiplexer 36, der das Ausgabesignal CLKOE des Multiplexers 35A empfängt und eine Verzögerungszeit hat, die identisch mit der des Multiplexers 4 ist; einen ersten Schein-Puffer 37, der das Ausgabesignal des Schein-Multiplexers 36 empfängt und eine Verzögerungszeit aufweist, die identisch mit derjenigen eines Ausgabepuffers 5 ist; einen zweiten Schein-Puffer 38, der die Ausgabesignale des ersten Puffers 37 empfängt und eine Verzögerungszeit aufweist, die identisch mit derjenigen des Eingabepuffers 1 ist; einen Phasendetektor 33, der das Ausgabesignal CLK1 des Eingabepuffers 1 und das Ausgangssignal CLKFBI des zweiten Schein-Puffers 38 empfängt, um den Phasenunterschied zwischen diesen Signalen zu ermitteln; und einen Zähler 34, der die Ausgabe des Phasendetektors 33 zum Hoch- oder Herabrechnen entsprechend dem Vorlauf-/Nachlauf-Phasenverhältnis und zum Ausgeben eines Signals erhält, das die Ausgabeanschlüsse der Verzögerungsleitungen 31, 32 umstellt bzw. umschaltet.
Das Ausgabesignal CLKOE des Multiplexers 35A wird dem Multiplexer 4 als Datenausgabetakt zugeführt, und der Multiplexer 4 wählt einen Posten aus einer Mehrzahl (z. B. vier) Datenposten aus. Der Ausgabepuffer 5, der das Ausgabesignal des Multiplexers 4 empfängt, gibt dieses Signal von dem Ausgabeanschluß ab.
Der Multiplexer 35A umfaßt eine erste Signalerzeugungsschaltung 301, 302 und 303 (Fig. 12), die ein Ausgabesignal OUTR der Verzögerungsleitung 31 empfängt, um die positiv und negativ verlaufenden Übergänge des Ausgabesignals OUTR zu ermitteln und einen Impuls zu erzeugen, der eine vorbestimmte Impulsbreite hat; eine zweite Signalerzeugungsschaltung 309, 310 und 311, die das Ausgabesignal OUTF der Verzögerungsleitung 32 empfängt, zum Ermitteln der positiv und negativ verlaufenden Übergänge des Ausgangssignals OUTF und zum Erzeugen eines Impulses, der eine vorbestimmte Impulsbreite hat; und erste und zweite, zueinander entgegengesetzte Leitfähigkeitstypen aufweisende Transistoren MP21, MP22, die seriell zwischen einer Energieversorgung hohen Potentials VDD und einer Energieversorgung niedrigen Potentials GND zum Erzeugen eines Ausgabesignals von der Verbindung dazwischen geschaltet sind. Ein durch Umkehren des Ausgangs der ersten Signalerzeugungsschaltung erhaltenes Signal wird dem Steueranschluß des ersten Transistors MP21 zugeführt, und ein durch Verzögern der Ausgabe der zweiten Signalerzeugungsschaltung erhaltenes Signal wird dem Steueranschluß des zweiten Transistors MN22 zugeführt.
Wie in Fig. 6 gezeigt, ist die in Fig. 18 gezeigte DLL mit einem Ausrichter/Abgleicher 39 versehen, der das Ausgabesignal CLKOE der Verzögerungsleitung 31 als Verriegelungszeitsteuersignal empfängt, um das von dem Zähler 34 ausgegebene Anschlußauswählsignal zu verriegeln und um dieses Signal der Verzögerungsleitung 31 zuzuführen.
Weiter sind, wie in Fig. 5 gezeigt, ein Ausrichter/Abgleicher 25, der das Ausgabesignal CLKHF der Verzögerungsleitung 21 als Verriegelungszeitsteuersignal empfängt, zum Verriegeln des von dem Zähler 24 ausgegebenen Anschlußauswählsignals und zum Zuführen dieses Signals an die Verzögerungsleitungen 21, 22, sowie ein Ausrichter/Abgleicher 39 vorgesehen, der das von dem Multiplexer 35B ausgegebene Signal CLKOE als Verriegelungszeitsteuersignal empfängt, um das Anschlußauswahlsignal, das vom Zähler ausgegeben ist, zu verriegeln und dieses Signal den Verzögerungsleitungen 31, 32 zuzuführen.
In der die Erfindung in die Praxis umsetzenden Ausführungsform, wie sie in Fig. 3 gezeigt ist, kann die Verzögerungsleitung 31 der Eingabe-/Ausgabe-kompensierenden DLL 3 aus einer groben Verzögerungsleitung 31-1, einer feinen Verzögerungsleitung 31-2, die den Ausgang der groben Verzögerungsleitung 31-1 empfängt, sowie einer feinen Verzögerungsleitung 31-3 aufgebaut sein, die ein Signal empfängt, das man durch Umkehren des Ausgabesignals der groben Verzögerungsleitung 31-1 durch einen Inverter erhält und die Verzögerungsleitung 32 der DLL 3 kann eine grobe Verzögerungsleitung 32-1, eine feine Verzögerungsleitung 32-2, die den Ausgang der groben Verzögerungsleitung 32-1 empfängt, und eine feine Verzögerungsleitung 32-3 umfassen, die ein Signal empfängt, das man durch Umkehren/Invertieren des Ausgabesignals der groben Verzögerungsleitung 32-1 durch einen Inverter erhält. In diesem Falle werden ein erstes bis viertes Signal OUTR1, OUTR2, OUTF1 und OUTF2 von entsprechenden der feinen Verzögerungsleitungen einem Multiplexer 35-1 zugeführt. Dieser gibt ein Taktsignal aus, dessen Zeitsteuerungen der ansteigenden und abfallenden Ränder durch die ansteigenden Ränder des ersten und vierten Signals OUTR1 bzw. OUTF2 bestimmt werden, sowie ein Taktsignal, bei dem die Zeitsteuerung der ansteigenden und abfallenden Ränder von den abfallenden Rändern der zweiten und dritten Signale OUTR2 bzw. OUTF1 bestimmt werden.
Die Verzögerungsleitung 21 der DLL 2 zum Erzeugen von tCK/2 kann umfassen eine grobe Verzögerungsleitung 21-1, eine feine Verzögerungsleitung 21-2, die die Ausgabe der groben Verzögerungsleitung 21-1 empfängt, eine feine Verzögerungsleitung 21-3, die ein Signal empfängt, das man durch Invertieren des Ausgabesignals der groben Verzögerungsleitung 21-1 durch einen Inverter erhält, und einen Multiplexer 26-1, der die Ausgabesignale der feinen Verzögerungsleitungen 21-2, 21-3 empfängt, um ein Eintakt-Signal aufzubauen und dasselbe auszugeben. Die Verzögerungsleitung 22 der DLL 2 zum Erzeugen von tCK/2 umfaßt eine grobe Verzögerungsleitung 22-1, eine feine Verzögerungsleitung 22-2, die die Ausgabe der feinen Verzögerungsleitung 22-1 empfängt, eine feine Verzögerungsleitung 22-3, die ein Signal empfängt, das man durch Invertieren des Ausgabesignals der groben Verzögerungsleitung 22-1 durch einen Inverter erhält, sowie einen Multiplexer 26-2, der die Ausgabesignale der feinen Verzögerungsleitungen 22-2, 22-3 empfängt, um ein Eintakt-Signal aufzubauen und dasselbe auszugeben.
Bei dieser Ausführungsform der Fig. 3 kann ein erster Umstellschalter/Umschalter SW1 vorgesehen sein, um entweder das Taktsignal vom Eingangspuffer 1 oder den Frequenz-geteilten Takt von der Frequenzteilungsschaltung 6 auszuwählen und das ausgewählte Signal der ersten Verzögerungsleitung 21 und dem ersten Phasendetektor 23 zuzuführen. Es können auch ein zweiter Eingangspuffer 1B zum Erzeugen eines Taktsignals CLK1B, bei dem es sich um ein Komplementärsignal des Taktsignals CLK1 handelt, das vom Eingangspuffer 1 ausgegeben wird, eine zweite Frequenzteilerschaltung 6A zur Durchführung einer Frequenzteilung des Taktsignals von dem zweiten Eingangspuffer und ein zweiter Umstellschalter SW2 zum Auswählen entweder des Taktsignals von dem zweiten Eingabepuffer oder des Frequenz-geteilten Taktes von der zweiten Frequenzteilungsschaltung und zum Zuführen des ausgewählten Signals an die vierte Verzögerungsleitung, vorgesehen sein.
Nunmehr werden unter Bezugnahme auf die Zeichnungen Ausführungsformen der Erfindung in größerem Detail beschrieben.
Die in Fig. 1 gezeigte Ausführungsform erhält man dadurch, daß man die herkömmliche Schaltungsanordnung der Fig. 20 mit einer Frequenzteilungsschaltung 6 versieht, die die Frequenz des Ausgangstaktsignals CLK1 von einem Eingangspuffer 1 halbiert und ein Frequenzgeteiltes Taktsignal CLK2 ausgibt. Dieses Signal (dessen Periode gleich 2 × tCK ist) wird der Verzögerungsleitung 21 und dem Phasendetektor 23 der DLL 2 und der Verzögerungsleitung 23 und Phasendetektor 33 der DLL 3 zugeführt. Ein Multiplexer 35A arbeitet sowohl am ansteigenden als abfallenden Rand der Ausgangssignale OUTR und OUTF der Verzögerungsleitungen 31 und 32, wodurch das Signal CLKOE (ein Taktsignal für Datenausgabe) ausgegeben wird. Dieses vom Multiplexer 35A ausgegebene Signal umfaßt einen Impuls, bei dem die Zeitverläufe dessen ansteigender und fallender Ränder durch die ansteigenden Ränder entsprechender den Signalen OUTR und OUTF bestimmt werden, und einen nachfolgenden Impuls, von dessen ansteigenden und abfallenden Rändern die Zeitsteuerungen durch die absteigenden Ränder entsprechend den Signalen OUTR und OUTF bestimmt werden. Im Gegensatz dazu wirkt der in Fig. 20 gezeigte Multiplexer 35B an den ansteigenden Rändern der Ausgangssignale OUTR und OUTF der Verzögerungsleitungen 31 und 32.
Im besonderen umfaßt, wie in Fig. 1 gezeigt, die Anordnung den an einen Eingangsanschluß (nicht gezeigt) geschalteten und mit dem Taktsignal CLK2 gespeisten Eingangspuffer 1; die Frequenzteilungsschaltung 6, die das von dem Eingangspuffer 1 ausgegebene Taktsignal empfängt und den Frequenz-geteilten Takt CLK2, den man durch Halbieren der Frequenz des Taktsignals CLK erhält, ausgibt; die tCK/2 erzeugende DLL 2; die Eingangs-/Ausgangs-kompensierende DLL 3; einen Multiplexer 4; und einen Ausgangspuffer 5, dessen Ausgangsanschluß mit einem Datenausgangsanschluß (nicht gezeigt) geschaltet ist.
Die DLL 2 umfaßt die Verzögerungsleitung 21, die den von der Frequenzteilungsschaltung 6 ausgegebenen Frequenz-geteilten Takt CLK empfängt und das Signal CLKHF ausgibt, das man durch Verzögern des Frequenz-geteilten Takts CLK2 erhält, wobei die Signalausgabe von einem Ausgangsanschluß erfolgt, der aus einer Mehrzahl Ausgangsanschlüssen ausgewählt ist; die Verzögerungsleitung 22, die das Ausgangssignal CLKHF der Verzögerungsleitung empfängt und das durch Verzögern des Signals CLKHF erhaltene Signal CLKFBH von einem Ausgangsanschluß ausgibt, der aus einer Mehrzahl Ausgangsanschlüssen ausgewählt ist; den Phasendetektor 23 zum Ermitteln der Phasendifferenz zwischen dem Frequenz- geteilten Takt CLK2 und dem Ausgangstaktsignal CLKFBH der Verzögerungsleitung 22; und einen Zähler 24 zum Hoch- oder Herabzählen je nach dem Ausgang des Phasendetektors 23 und zum Ausgeben eines Anschlußselektionssignals, das die Ausgangsanschlüsse der Verzögerungsleitungen 21 und 22 umstellt. Wenn es nötig ist, die Verzögerung der Verzögerungsleitungen 21 und 22 zu verlängern, zählt der Zähler 24 beispielsweise hoch, um ein Anschlußselektionssignal zum Auswählen eines Ausgangsanschlusses mit längerer Verzögerungszeit abzugeben. Wenn es nötig ist, die Verzögerung der Verzögerungsleitungen 21 und 22 zu verkürzen, zählt der Zähler 24 beispielsweise herunter, um ein Anschlußselektionssignal zum Auswählen eines Ausgangsanschlusses mit kürzerer Verzögerungszeit auszugeben.
Die DLL 3 umfaßt die Verzögerungsleitung 31, die den Frequenz-geteilten Takt CLK2, der von der Frequenzteilungsschaltung 6 ausgegeben ist, zum Ausgeben des Signals OUTR (dessen Periode gleich 2 × tCK ist, worin tCK einen Zyklus des Taktes CLK darstellt) empfängt, das man durch Verzögern des Frequenz-geteilten Takts CLK2 erhält, und zwar von einem Ausgangsanschluß, der aus einer Mehrzahl Ausgangsanschlüsse ausgewählt wird; die Verzögerungsleitung 32, in die das Ausgangssignal CLKHF der Verzögerungsleitung 21 eingegeben wird, um das durch Verzögerung des Signals CLKHF erhaltene Signal OUTF (dessen Periode gleich 2 × tCK ist) von einem Ausgangsanschluß auszugeben, der aus einer Mehrzahl Ausgangsanschlüsse ausgewählt ist; einen Multiplexer 35A, der als Eingänge die Ausgangssignale OUTR und OUTF von den Verzögerungsleitungen 31 und 32 empfängt und das Signal CLKOE (Takt der Datenausgabe) ausgibt, das mit dem Zeitverlauf des ansteigenden Randes des Signals OUTR ansteigt und mit dem Zeitverlauf des ansteigenden Randes des Signals OUTF abfällt, und das dann mit dem Zeitverlauf des abfallenden Randes des Signals OUTR ansteigt und mit dem Zeitverlauf des abfallenden Randes des Signals OUTF abfällt; einen Schein-Multiplexer 36, der das Ausgangssignal CLKOE des Multiplexers 35A empfängt und eine Verzögerungszeit hat, die mit der des Multiplexers 4 identisch ist; einen ersten Schein-Puffer 37, der das Ausgangssignal des Schein-Multiplexers 36 empfängt und eine Verzögerungszeit aufweist, die identisch der eines Ausgangspuffers 5 ist; einen zweiten Schein-Puffer 38, der die komplementären Ausgänge RCLK und RCLKB des Puffers 37 als Eingänge empfängt und ein Eintakt-Signal CLKFBI abgibt, wobei Puffer 38 eine Verzögerungszeit identisch der des Eingangspuffers 1 aufweist; den Phasendetektor 33 zum Ermitteln der Phasendifferenz zwischen dem Ausgangstakt CLK1 des Eingangspuffers 1 und dem Ausgangssignal CLKFBI des Schein-Puffers 38; und einen Zähler 34 zum Hoch- oder Herabzählen je nach Ausgang des Phasendetektors 33 und zum Ausgeben des Anschlußselektionssignals zum Umstellen der Anschlüsse der Verzögerungsleitungen 31 und 32. Wenn es notwendig ist, die Verzögerung der Verzögerungsleitungen 31 und 32 zu verlängern, zählt der Zähler 34 beispielsweise hoch, um ein Anschlußselektionssignal zum Auswählen eines Ausgangsanschlusses mit längerer Verzögerungszeit auszugeben. Wenn es nötig ist, die Verzögerung der Verzögerungsleitungen 31 und 32 zu verkürzen, zählt der Zähler 34 beispielsweise herunter, um ein Anschlußselektionssignal zum Auswählen eines Ausgangsanschlusses mit einer kürzeren Verzögerungszeit auszugeben.
Der Multiplexer 4, der das Ausgangssignal CLKOE des Multiplexers 35 empfängt, wählt eines von vier Datenposten sukzessive Rand um Rand des Signals CLKOE aus, und der Ausgangspuffer 5 gibt das Ausgangssignal DQj des Multiplexers 4 vom Ausgangsanschluß ab. Dem Schein-Multiplexer 36, der eine Verzögerungszeit identisch der des Multiplexers 4 aufweist, werden auf HOCH- und NIEDRIG-Niveau fixierte Werte eingegeben, und er gibt diese Werte selektiv an positiv und negativ verlaufende Übergänge des Signals CLKOE ab.
Die Arbeitsweise der in Fig. 1 gezeigten Schaltung wird jetzt unter Bezugnahme auf das Ablaufdiagramm der Fig. 2 beschrieben.
Die Verzögerungsleitungen 21 und 22 in der tCK/2 erzeugenden DLL 2 verzögern den Frequenz-geteilten Takt CLK2 (dessen Periode zweimal der des Taktes CLK ist) und werden in einer Weise eingestellt, daß die Ränder des Ausgangssignals CLKFBH der Verzögerungsleitung 22 mit den Rändern des Frequenz-geteilten Taktes CLK2 übereinstimmen.
Wenn td die Verzögerungszeit jeder der Verzögerungsleitungen 21 und 22 darstellt, gilt folgendes:

2td = tCK,

und das Signal CLKHF ist ein Signal der Periode 2 × tCK, verzögert um tCK/2 relativ zu dem Frequenz-geteilten Takt CLK2.
Das Ausgangssignal OUTR, dass das Ergebnis des Verzögerns des Frequenz-geteilten Takts CLK2 um dt0 in der Verzögerungsleitung 31 ist, und das Ausgangssignal OUTF, dass das Ergebnis des Verzögerns des Signals CLKHF (dessen Periode 2tCK ist), das von der Verzögerungsleitung 21 um td0 in der Verzögerungsleitung 32 ausgegeben wird, ist, werden in den Multiplexer 35A eingegeben, wodurch dieser das Signal CLKOE (den Datenausgangstakt) ausgibt, der zur Zeit des ansteigenden Randes des Signals OUTR ansteigt und zur Zeit des ansteigenden Randes des Signals OUTF abfällt, und der dann zur Zeit des abfallenden Randes des Signals OUTR ansteigt und zur Zeit des abfallenden Randes des Signals OUTF abfällt. Der Zyklus des Signals CLKOE beträgt tCK. Es ist festzuhalten, daß sich die Zeit, über die sich das Signal OUTR (dessen Zyklus 2 × tCK beträgt) auf HOCH-Niveau befindet, und der Zeitverlauf des ansteigenden Randes des Signals OUTF (dessen Zyklus 2 × tCK beträgt), das relativ zu dem Signal OUTR um tCK/2 verzögert ist, überlappen, daß sich die Zeit, während der sich das Signal OUTF auf HOCH-Niveau befindet, und der Zeitverlauf des abfallenden Randes des Signals OUTR überlappen, und daß das erzeugte Signal CLKOE so ausgestaltet ist, daß es beim Zeitverlauf des ansteigenden Randes des Signals OUTR ansteigt, beim Zeitverlauf des ansteigenden Randes des Signals OUTF abfällt, dann beim Zeitverlauf des abfallenden Randes des HOCH-Niveau-Signals OUTR ansteigt und beim Zeitverlauf/zur Zeit des abfallenden Randes des HOCH-Niveau-Signals OUTF abfällt.
Das Taktsignal CLKOE breitet sich durch den Schein-Multiplexer 36, dessen Laufzeit identisch mit der des Multiplexers 4 ist, den Puffer 37, dessen Laufzeit identisch mit der des Ausgangspuffers 5 ist, und den Puffer 38, dessen Laufzeit identisch mit der des Eingangspuffers 1 ist, aus und tritt in den Phasendetektor 33 als Signal CLKFBI ein. Detektor 33 ermittelt den Phasenunterschied zwischen Takt CLK1 und Signal CLKFBI, und zählt das Zählglied 34 zählt, basierend auf der Ausgabe des Phasendetektors 33, hoch oder herab. Die Anschlüsse der Verzögerungsleitungen 31 und 32 werden, basierend auf der Ausgabe des Zählers 34, umgestellt.
Der Multiplexer 4 stellt die Ausgangsdaten zur Zeit der ansteigenden und abfallenden Ränder des Signals CLKOE, das den Datenausgangstakt bildet, um.
Das Signal CLKHF steigt [siehe Pfeil (1) in Fig. 2] nach Verzögerung um tCK/2 in der Verzögerungsleitung 21 relativ zum ansteigenden Rand des Frequenz-geteilten Taktes CLK2, und das Signal CLKFBH steigt [siehe Pfeil (2) in Fig. 2] bei Verzögerung um tCK/2 in der Verzögerungsleitung 21 relativ zum ansteigenden Rand des Signals CLKHF.
Das Signal OUTR steigt [siehe Pfeil (3) in Fig. 2] bei Verzögerung um die Verzögerungszeit der Verzögerungsleitung 21 relativ zum ansteigenden Rand des Frequenz-geteilten Takts CLK2 an und fällt [siehe Pfeil (5) in Fig. 2] bei Verzögerung um die Verzögerungszeit der Verzögerungsleitung 31 relativ zum abfallenden Rand des Frequenz-geteilten Takts CLK2 ab.
Das Signal OUTF steigt [siehe Pfeil (4) in Fig. 2] bei Verzögerung um die Verzögerungszeit der Verzögerungsleitung 32 relativ zum ansteigenden Rand des Signals CLKHF und fällt [siehe Pfeil (6) in Fig. 2] bei Verzögerung um die Verzögerungszeit der Verzögerungsleitung 32 relativ zum abfallenden Rand des Signals CLKHF.
Das Datenausgangstaktsignal CLKOE steigt [siehe Pfeil (7) in Fig. 2] zur Zeit des ansteigenden Randes des Signals OUTR und fällt [siehe Pfeil (8) in Fig. 2] zur Zeit des ansteigenden Randes des Signals OUTF, das um tCK/2 verzögert wurde.
Als nächstes steigt das Datenausgangstaktsignal CLKOE [siehe Pfeil (9) in Fig. 2] beim abfallenden Rand des Signals OUTR und fällt [siehe Pfeil (10) in Fig. 2] am abfallenden Rand des Signals OUTF, das um tCK/2 verzögert wurde.
Demgemäß ist die Impulsbreite des Datenausgangstakts CLKOE

td0 + tCK/2 - td0 = tCK/2.
Der ansteigende Rand des Signals CLKFBI wird relativ zum ansteigenden Rand des Signals CLKOE um die Zeit td1 + td2 + td3 verzögert, wobei es sich um die Summen der Verzögerungszeiten td3, td2 und td1 des Schein-Multiplexers 36 bzw. der Puffer 37, 38 [Pfeil (11) in Fig. 2] handelt.
Die Steuerung erfolgt in einer Weise, daß der ansteigende Rand des Signals CLKFBI mit dem ansteigenden Rand des Takts CLK1, das n-Zyklen nach dem Takt CLK, von dem das gegenwärtige Signal CLKFBI abstammt (wobei CLK1 um die Verzögerungszeit td1 des Eingangspuffers 1 relativ zur Startzeit des Zyklus des Takts CLK verzögert ist) vorherrscht, überein. Folglich wird die Zeit des ansteigenden Randes des Signals CLKFBI

ntCK + td1,

wobei die Zeit des ansteigenden Randes des ursprünglichen Eingangstakts CLK als Bezug dient.
Demgemäß wird der Zeitverlauf des ansteigenden Randes des Takts CLKOE

ntCK + td 1 - (td 1 + td2 + td3) = ntCK - td2 - td3.
In dem Datenausgangsverbreitungspfad durch den Multiplexer 4 beträgt die Verzögerungszeit des Ausgangs des Multiplexers 4 relativ zum ansteigenden Rand des Signals CLKOE td3, und die Verzögerungszeit des Ausgangspuffers 5 ist td2 [Pfeil (12) in Fig. 2]. Der Ausgangszeitverlauf des Datenausgangssignals DQj ist deshalb

(ntCK - td2 - td3) + td3 + td2 = ntCK.
Mit anderen Worten stimmen der Startpunkt des Taktzyklus des Takts CLK (Zeit des ansteigenden Randes des Takts CLK) und die Zeit, zu der das Datenausgangssignal DQj abgegeben wird, überein.
Weiter eilt der Zeitverlauf des abfallenden Randes des Signals CLKOE dem des ansteigenden Randes desselben um tCK/2 nach, und der Ausgangszeitverlauf des Ausgangssignals DQj, bei dem es sich um das nächste Signal handelt, liegt tCK/2 nach dem Startpunkt des Taktzyklus des Takts CLK [Pfeil (14) in Fig. 2].
Weiterhin beträgt in dem Datenausgangsausbreitungspfad durch den Multiplexer 4 die Verzögerungszeit der Ausgabe des Multiplexers 4 relativ zum ansteigenden Rand des nächsten Takts CLKOE (dieser ansteigende Rand eilt dem unmittelbar vorhergehenden ansteigenden Rand dieses Signals um tCK nach) td3, und die Verzögerungszeit des Ausgangspuffers 5 ist td2. Der Ausgangszeitverlauf des drillen Datenausgangssignals DQj ist daher

(ntCK - td2 - td3) + td3 + td2 + tCK = ntCK + tCK.
Dieses wird die Zeit des Startpunkts des nächsten Taktzyklus des Takts CLK [Pfeil (16) in Fig. 2].
Weiterhin eilt der Zeitverlauf des abfallenden Randes des Taktsignals CLKOE seinem ansteigenden Rand um tCK/2 nach, und der Ausgabeszeitverlauf des vierten Datenausgabessignals DQj beträgt tCK/2 nach dem Startpunkt des nächsten Taktzyklus des Taktes CLK [Pfeil (18) in Fig. 2]. Damit findet der Betrieb wie in Fig. 2 gezeigt statt.
Wie in Fig. 2 dargestellt, werden vier Datenausgabessignale erzeugt, basierend auf dem Signal CLKOE, und zwar in zwei Zyklen des Taktsignals CLK, und die Dauer der Datenausgänge ist gleich, nämlich tCK/2.
Eine zweite Ausführungsform der Erfindung wird jetzt unter Bezugnahme auf Fig. 3 beschrieben.
Danach können der durch Halbieren der Frequenz des Eingangstaktsignals CLK1 durch die Frequenzteilerschaltung 6 erhaltene Takt oder das Taktsignal CLK1 (ungeteilt) in der DLL 2 durch Schalten zwischen diesen Takten unter Verwendung des Schalters SW1 verwendet werden. In ähnlicher Weise können das durch Halbieren der Frequenz eines Eingangstaktes CLK1B (Komplementärsignal des Takts CLK1) durch eine Frequenzteilerschaltung 6A erhaltene Taktsignal oder das Taktsignal CLK1B (ungeteilt) in der DLL 3 durch Schalten zwischen diesen Takten unter Verwendung eines Schalters SW2 verwendet werden. Weiterhin ermöglicht es ein Schalter SW4, eine Verbindung so auszuwählen, daß die Betriebskorrekturfunktion (DCC) nicht eingeführt wird. Im folgenden werden solche Aspekte der zweiten Ausführungsform, die sich von denen der in Fig. 1 gezeigten Ausführungsform unterscheiden, beschrieben.
Die Verzögerungsleitung 21 in Fig. 1 in der DLL 2 zum Erzeugen von tCK/2 besteht in dieser Ausführungsform aus einer groben Verzögerungsleitung (CDL) 21-1, einer feinen Verzögerungsleitung (FDL) 21-2, die das Ausgangssignal der groben Verzögerungsleitung (CDL) 21-1 empfängt, und einer feinen Verzögerungsleitung 21-3, die ein durch Umkehrung des Ausgangssignals der groben Verzögerungsleitung (CDL) 21-1 durch einen Inverter erhaltenes Signal empfängt. Die Ausgänge OUTA1 und OUTA2 der feinen Verzögerungsleitung 21-1 bzw. 21-3 werden einem Multiplexer 26-1 zugeführt, der das Ein-Phasen-(Eintakt-)Signal CLKHF ausgibt. Die Verzögerungsleitung 22 in Fig. 1 besteht ebenfalls aus einer groben Verzögerungsleitung (CDL) 22-1 und feinen Verzögerungsleitungen 22-2 und 22-3, die einen nicht-invertierten Ausgang der groben Verzögerungsleitung (CDL) 22-1 bzw. einen Ausgang eines Inverters 27-2 empfangen, der den Ausgang der groben Verzögerungsleitung (CDL) 22-1 als Eingangssignal empfängt und ein invertiertes Signal des Eingangssignals abgibt. Die Ausgänge OUTB1 und OUTB2 der feinen Verzögerungsleitungen 22-2 bzw. 22-3 werden einem Multiplexer 26-2 zugeführt, der das Ein-Phasen-(Eintakt-)Signal CLKFBH ausgibt. Dieses Signal wird dem Phasendetektor 23 zugeführt.
Der Zähler 24, der den Ausgang des Phasendetektors 23 empfängt, gibt ein Signal ab, das die Anschlüsse der groben Verzögerungsleitungen 21-1 und 22-1 sowie der feinen Verzögerungsleitungen 21-2, 21-3, 22-2 und 22-3 umschaltet.
Die Verzögerungsleitung 31 in der DLL 3 umfaßt ebenfalls eine grobe Verzögerungsleitung (CDL) 31-1 und feine Verzögerungsleitungem 31-2 und 31-3, die einen nicht-invertierten Ausgang der groben Verzögerungsleitung (CDL) 31-1 bzw. einen Ausgang eines Inverters 40-1 empfangen, der den Ausgang der groben Verzögerungsleitung 31-1 als Eingangssignal empfängt, und gibt ein invertiertes Signal des Eingangssignals ab. Die Ausgänge OUTR1 und OUTR2 der feinen Verzögerungsleitungen 31-2 bzw. 31-3 werden einem Multiplexer 35-2 zugeführt, der das Eintaktsignal CLKREP ausgibt. Die Verzögerungsleitung 32 in Fig. 1 setzt sich ebenfalls aus einer groben Verzögerungsleitung (CDL) 31-1 und feinen Verzögerungsleitungen 32-2 und 32-3 zusammen, die einen nicht-invertierten Ausgang der groben Verzögerungsleitung 32-1 bzw. einen Ausgang eines Inverters 40-2 empfangen, der den Ausgang der groben Verzögerungsleitung 32-1 als Eingangssignal empfängt, und gibt ein invertiertes Signal des Eingangssignals ab. Die Ausgänge OUTF1 und OUTF2 der feinen Verzögerungsleitungen 32-2 bzw. 32-3 werden zusammen mit den Ausgängen OUTR1 und OUTR2 der feinen Verzögerungsleitungen 31-2 bzw. 31-3 in einen Multiplexer 35-1 eingegeben. Dieser gibt den Datenausgangstakt CLKOE ab und führt ihn dem Multiplexer 4 zu. Letzterer gibt selektiv Daten, basierend auf dem Datenausgangstakt CLKOE, ab. Die ausgewählten Daten werden vom Ausgangspuffer 5 als Daten DQj abgegeben.
Der Multiplexer 35-2, der die Signale OUTR1 und OUTR2 empfängt, gibt das Eintaktsignal CLKREP ab, wobei die Zeitverläufe dessen ansteigender und abfallender Ränder durch die ansteigenden Ränder entsprechend der Signale OUTR1 und OUTR2 bestimmt werden. Signal CLKREP wird dem Schein-Multiplexer 36 zugeführt, dessen Verzögerungszeit identisch der des Multiplexers 4 ist, der Ausgang des Schein-Multiplexers 36 tritt in den Schein-Puffer 37 ein, dessen Verzögerungszeit identisch der des Ausgangspuffers 5 ist, und der Puffer 37 gibt komplementäre Takte RCLK und RCLKB ab. Diese Takte treten in den Schein-Puffer 38 ein, dessen Verzögerungszeit identisch der des Eingangspuffers 1 ist. Der Puffer 38 gibt das Eintaktsignal CLKFBI ab, das in den Phasendetektor 33 eintritt.
Der Zähler 34, der den Ausgang des Phasendetektors 33 erhält, gibt ein Signal ab, das die Anschlüsse der groben Verzögerungsleitungen 31-1 und 32-1 sowie der feinen Verzögerungsleitungen 31-2, 31-3, 32-2 und 32-3 umstellt.
Wenn die DCC-Funktion in der Anordnung in Fig. 3 nicht verwendet wird, wählt der Schalter SW4 den Ausgang des Schalters SW2 als Eingang in die Verzögerungsleitung 32-1 aus und ist nicht mit dem Signal CLKHF geschaltet, das von der tCK/2 erzeugenden DLL 2 ausgegeben wird. Der Frequenz-geteilte Ausgang der Frequenzteilungsschaltung 6A oder der Eingangstakt CLKB1B werden in der DLL 3 durch den Schalter SW 2 ausgewählt.
Es sei darauf hingewiesen, daß die Eingänge zum Eingangspuffer 1B in der Phase denen an den gleichen Eingangsanschlüssen des Eingangspuffers 1 entgegengesetzt sind und daß der Ausgang des Eingangspuffers 1B in der Phase dem Ausgangstakt CLK1 des Eingangspuffers 1 entgegengesetzt ist. Wenn die DCC-Funktion verwendet werden soll, wird das nicht- invertierte oder das invertierte Signal des Signals CLKHF, das von der DLL 2 ausgegeben wird, durch den Schalter SW3 selektiert und der Verzögerungsleitung 32-1 durch Schalter SW4 zugeführt.
Wenn der Takt CLK2, dessen Frequenz halbiert wurde, bei Schalter SW1 als der DLL 2 zuzuführender Takt ausgewählt wird, wird der Takt CLK2B, dessen Frequenz halbiert wurde, bei Schalter SW2 in der DLL 3 ebenso ausgewählt. In diesem Fall ist der Zeitverlaufsbetrieb wie in Fig. 4. In dieser Ausführungsform werden die Signale OUTR1, OUTR2, OUTF1 und OUTF2 ausgegeben, und das Signal CLKOE wird unter Verwendung der ansteigenden Ränder der Signale OUTR1, OUTR2, OUTF1 und OUTF2 anstelle beider Ränder der Signale OUTR und OUTF, wie in Fig. 2 gezeigt [siehe (7), (9) und (10), (11) in Fig. 4], erzeugt.
Wenn der normale Takt in der DLL 2 und auch in der DLL 3 ausgewählt wurde, ist der Betrieb ähnlich dem in Fig. 20 dargestellten.
Wenn "kein DCC" ausgewählt wird (das heißt, wenn die DCC-Funktion nicht ausgewählt wird), und zwar bei Schalter SW4, arbeitet nur die DLL 3. Diese verwendet die grobe Verzögerungsleitung 31-1 und die feinen Verzögerungsleitungen 31-2 und 31-3 in bezug auf den Takt CLK1 von dem Eingangspuffer 1 und verwendet die grobe Verzögerungsleitung 32-1 und die feinen Verzögerungsleitungen 32-2 und 32-3 in bezug auf den invertierten Takt CLK1B vom Eingangspuffer 1B. Hinsichtlich anderer Gesichtspunkte ist die Arbeitsweise im Grunde die gleiche wie die der Anordnung in Fig. 18.
Nunmehr wird unter Bezugnahme auf Fig. 5 die dritte Ausführungsform der Erfindung beschrieben. Diese erhält man durch Bereitstellen einer Anordnung nach Fig. 20 mit Verriegelungsschaltungen (Abgleichern oder Ausrichtern) 25 und 39 zum Verriegeln der Anschlußselektionssignale von den Schaltern 24 bzw. 34.
Die tCK/2 erzeugende DLL, hier mit Bezugszeichen 2' bezeichnet, ist so ausgeführt, daß der Ausrichter 25 das Anschlußselektionssignal vom Zähler 24 am ansteigenden Rand des Ausgangssignals CLKHF der Verzögerungsleitung 21 verriegelt. Gemäß dieser Ausführungsform ist die Verriegelungszeitgabe des Ausrichters 25 wichtig. Durch Verwendung des ansteigenden Randes des Ausgangssignals CLKHF der Verzögerungsleitung 21 für diesen Zeitverlauf wird die Anschlußumstelloperation zufallsfehlerfrei gestaltet.
Der Ausrichter 25 verriegelt das Anschlußselektionssignal vom Zähler 24 am ansteigenden Rand des Signals CLKHF, und die Anschlüsse der Verzögerungsleitung 21 und 22 werden durch das verriegelte Signal umgeschaltet. Im Ergebnis tritt kein Fehler der oben unter Bezugnahme auf Fig. 15 beschriebenen Art auf. Im besonderen existiert in den Verzögerungsleitungen 21 und 22 zur Anstiegszeit des von dem Ausgangsanschluß der Verzögerungsleitung gelieferten Signals CLKHF kein Taktimpuls, der sich durch die Anschlüsse D1~D2 in Fig. 14 fortpflanzt (dies ist genau der Augenblick, zu dem der Impuls von dem Anschluß der Verzögerungsleitung 21 abgegeben wird und in die Verzögerungsleitung 22 eintritt). Zu diesem Zeitpunkt wird die Anschlußumsschaltung vorgenommen.
Die Eingang-/Ausgang-kompensierte DLL, die hier durch ein Bezugszeichen 3' bezeichnet ist, ist so ausgebildet, daß der Ausrichter 39 das Anschluß-Selektionssignal von dem Zähler 34 am Signal CLKOE verriegelt. Der Ausrichter 39 verriegelt das Anschluß-Selektionssignal am ansteigenden Rand des Ausgangssignals CLKOE, und die Anschlüsse der Verzögerungsleitungen 31 und 32 werden durch das verriegelte Signal umgeschaltet. Im Ergebnis tritt kein Fehler der oben mit Bezugnahme auf Fig. 13 und 14 beschriebenen Art auf. Im besonderen wird zur Anstiegszeit des Ausgangssignals CLKOE das Signal OUTR von der Verzögerungsleitung 31 geliefert, und das Signal OUTF wird später als das Signal OUTR geliefert. Folglich existiert in den Verzögerungsleitungen 31 und 32 kein Taktimpuls, der sich durch die Anschlüsse fortpflanzt, und gerade zu dieser Zeit wird die Anschlußumschaltung ausgeführt. Mit Ausnahme der Ausrichter bzw. Abgleicher 25 und 39 ist die Anordnung der Fig. 5 ähnlich der der Fig. 20, und daher brauchen diese anderen Bauteile/Komponenten nicht beschrieben zu werden.
Eine vierte Ausführungsform der Erfindung ist in Fig. 6 dargestellt, bei der die Anordnung der Fig. 18 mit der Verriegelungsschaltung (Ausrichter) 39 zum Verriegeln des Anschluß- Selektionssignals vom Zähler 34 versehen ist.
Die Eingang-/Ausgang-kompensierte DLL, hier mit einem Bezugszeichen 3" bezeichnet, ist so vorgesehen, daß der Ausrichter 39 das Anschluß-Selektionssignal vom Zähler 34 beim Ausgangssignal CLKOE der Verzögerungsleitung 31 verriegelt.
Nunmehr wird eine fünfte Ausführungsform unter Bezugnahme auf Fig. 7 beschrieben. Diese erhält man, indem man die tCK/2 erzeugende DLL 2" und eine Eingang-/Ausgang-kompensierende DLL 3" in der Anordnung der Fig. 1 mit Frequenzteilerschaltung 6 mit den Verriegelungsschaltungen (Ausrichtern) 25 bzw. 39 versieht, um die Anschluß-Selektionssignale von den Zählern 24 bzw. 34 zu verriegeln. Es treten bei der Anschluß-Umschaltung der Verzögerungsleitungen 21 und 22 und der Verzögerungsleitung 31 und 32 keine Fehler auf.
Fig. 8A und 8B sind Darstellungen, die Beispiele der Struktur der Eingangspuffer 1, 1b in jeder der vorhergehenden Ausführungsformen zeigen.
Der in Fig. 8A gezeigte Eingangspuffer, der in Form einer Differentialschaltung ausgeführt ist, umfaßt ein Differential-Paar Transistoren MN101 und MN102, von denen die negativen Elektroden gemeinsam an einen N-Kanal MOS-Transistor MN103 (an dessen Gate-Anschluß ein Aktivierungssignal angelegt ist, wobei das Signal in einem Bereitschaftszustand abgeschaltet wird) geschaltet ist, der als Konstantstrom-Quelle dient und Gates aufweist, die Differential-Eingangsanschlüssen IN1 bzw. IN2 zugeschaltet sind; aktive Lasten, die von Stromspiegelschaltungen MP101 und MP102 aufgebaut werden, die zwischen den Drains (Saugelektroden) der Differentialpaar-Transistoren MN101 bzw. MN102 und einer Energiezuführung VDD geschaltet sind, und einen Inverter INV101, der an den Ausgangsanschluß der Differentialpaar-Transistoren geschaltet ist und einen Puffer aufbaut, der eine Wellenform-Operation ausführt. Den Differential-Eingangsanschlüssen IN1 und IN2 werden Differentialtakte CLK und CLKB zugeführt, und das Eintaktsignal CLK1 wird von einem Ausgangsanschluß OUT abgegeben.
Man erhält den in Fig. 8B gezeigten Eingangspuffer, indem man die Anordnung der Fig. 8 mit zwei P-Kanal MOS-Transistoren MP103 und MP104 und zwei N-Kanal MOS-Transistoren MN103 und MN104 versieht. Dieser Eingangspuffer reduziert die Ausbreitungs-Verzögerungszeitdifferenz der ansteigenden und abfallenden Ränder des Eingangs, stellt einen Spielraum bzw. Zeitspanne in bezug auf Spezifizierungen der Fensterzeit sicher und ist ideal zur Verwendung bei der Eingangsempfängerschaltung eines SDRAM.
Bei Betrachtung von Fig. 8B erkennt man, daß die Transistoren MN103 und MN104 parallel mit den entsprechenden Transistoren MN101 und MN102 geschaltet sind, wodurch ein Differentialpaar aufgebaut wird, das mit einem N-Kanal MOS-Transistor MN105, bei dem ein Aktivierungssignal an sein Gate geschaltet ist und der Gates aufweist, die mit den Differential-Eingangsanschlüssen IN1 bzw. IN2 geschaltet sind, sowie negative Elektroden, die miteinander verbunden sind, aufweist. Die P-Kanal MOS-Transtioren MP103 und MP104 sind parallel mit den P-Kanal MOS-Transistoren MP101 bzw. MP102 geschaltet, die einen Stromspiegel aufbauen. Die N-Kanal MOS-Transistoren MN103 und MN104 weisen Gates auf, die gemeinsam mit dem Drain/der Saugelektrode des N-Kanal MOS-Transistors MN101 geschaltet sind. Die Gates der P-Kanal MOS-Transistoren MP103 und MP104 sind mit den Differential-Eingangsanschlüssen IN1 bzw. IN2 geschaltet. Die Signale CLK und CLKB werden in diese Anschlüsse IN1 bzw. IN2 eingegeben, und das Signal CLK1 wird von dem Ausgangsterminal OUT abgegeben. Bezüglich Details dieses in Fig. 8B gezeigten Aufbau wird auf die Beschreibung des japanischen Patents Nr. P 3061126 verwiesen.
Fig. 9A ist eine Darstellung, die ein Beispiel des Aufbaus des Phasendetektors 23 (33), wie er in Fig. 1 gezeigt ist, wiedergibt.
Der Phasendetektor 23 umfaßt einen Inverter INV201, der den Frequenz-geteilten Takt CLK2 empfängt; einen Inverter INV202, der das Signal CLKFBH empfängt; ein NAND-Gate 201, das ein durch Invertieren des Frequenz-geteilten Taktes CLK2 durch den Inverter INV201 erhaltenes Signal und ein durch Invertieren des Signals CLKFBH durch Inverter INV202 erhaltenes Signal empfängt; ein NAND-Gate 202, das ein durch Verzögern des Frequenz-geteilten Takts CLK2 durch ein TG1 im EIN-Zustand erhaltenes Signal und das durch Invertieren des Signals CLKFBH durch den Inverter INV202 erhaltene Signal empfängt; ein RS-Flip-Flop, umfassend NAND-Gates 203 und 204; ein NAND-Gate 205, dass das Ausgangssignal des NAND-Gates 203 und ein durch Invertieren des Ausgangs des Inverters INV202 durch einen Inverter INV203 erhaltenes Signal empfängt; ein NAND-Gate 206, das den Ausgang des NAND-Gates 204 und das Ausgangssignal des Inverters INV203 empfängt; und einen RS-Flip-Flop, umfassend die NAND-Gates 207 und 208. Von dem NAND-Gate 208 wird ein Detektionssignal UPH ausgegeben. Wenn das Signal CLKFBI und das Taktsignal CLK1 in dem Phasendetektor 33 verglichen werden, wird der Ausgang des NAND-Gates 207 als Detektionssignal UPI verwendet.
Der Phasen-Komparator der Fig. 9A ist ausgelegt, das Detektionssignal UPI/UPH bei Ermittlung des Verhältnisses des Phasennacheilens/-voreilens der Taktsignale CLK1/CLK2 auf der Eingangsseite unter Verwendung der Feedback-Signale CLKFBI/CLKFBH als Referenz auszugeben. Wenn die Phase des ansteigenden Randes des Frequenz-geteilten Taktes CLK2 dem des ansteigenden Randes des Signals CLKFBH nacheilt, erhält das Signal UPH das HOCH- Niveau (siehe Fig. 9C), und der Zähler 24 (siehe Fig. 1), der dieses HOCH-Niveau empfängt, zählt beispielsweise hoch und gibt Anschlußsteuersignale zum Umstellen der Anschlüsse der Verzögerungsleitungen 21 und 22 aus, um so die Größe der Verzögerung in den Verzögerungsleitungen 21 und 22 (siehe Fig. 1) zu steigern. Weiter fällt, wenn die Phase des ansteigenden Randes des Frequenz-geteilten Taktes CLK2 dem des ansteigenden Randes des Signals CLKFBH vorausläuft, das Signal UPH auf das NIEDRIG-Niveau (siehe Fig. 9C) ab, und der Zähler 39 zählt beispielsweise herunter und gibt Anschlußsteuersignale zum Umschalten der Anschlüsse der Verzögerungsleitungen 21 und 22 aus, um so die Höhe der Verzögerung in den Verzögerungsleitungen 21 und 22 (siehe Fig. 1) zu vermindern.
Wenn die Phase des abfallenden Randes des Takts CLK1 den des ansteigenden Randes des Signals CLKFBI vorauseilt, erhält das Signal UPI das HOCH-Niveau (siehe Fig. 9B), und der Zähler (siehe Fig. 1), der dieses HOCH-Niveau empfängt, erhöht die Größe der Verzögerung in den Verzögerungsleitungen 31 und 32 (siehe Fig. 1). Wenn die Phase des abfallenden Randes des Taktes CLK1 der des ansteigenden Randes des Signals CLKFBI vorauseilt, fällt das Signal UPI auf das NIEDRIG-Niveau (siehe Fig. 9B), und der Zähler 24 stellt die Anschlüsse der Verzögerungsleitungen 21 und 22 um, um so die Größe der Verzögerung in den Verzögerungsleitungen 21 und 22 zu vermindern.
Fig. 10A und 10B sind Darstellungen, die Beispiele des Aufbaus der Frequenzteilerschaltungen 6 und 6A in Fig. 1 bzw. 3 zeigen. Aus Fig. 10A erkennt man, daß die durch zwei teilende Frequenzteilerschaltung einen Flip-Flop vom D-Typ und einen Inverter INV umfaßt. Nach Fig. 10B umfaßt der D-Typ Flip-Flop eine Master-Slave-Sperr-, Schalt- oder Verriegelungsanordnung (Haupt- und Nebenverriegelung). Die Master-Verriegelung umfaßt einen getakteten Inverter 501, dessen Ausgang beim NIEDRIG-Niveau des Takts CLK1 eingeschaltet bzw. aktiviert wird; einen Inverter 502; und einen getakteten Inverter 503, dessen Ausgang beim HOCH-Niveau des Taktes CLK1 aktiviert bzw. eingeschaltet wird und dessen Eingangs- und Ausgangsanschlüsse mit den Ausgangs- und Eingangsanschlüssen des Inverters 102 geschaltet sind. Die Slave-Verriegelung umfaßt einen getakteten Inverter 504, dessen Ausgang auf dem NIEDRIG-Niveau des Takts CLK1 aktiviert wird; einen Inverter 505; und einen getakteten Inverter 506, dessen Ausgang auf dem HOCH Niveau des Takts CLK1 aktiviert wird und dessen Eingangs- und Ausgangsanschlüsse mit den Ausgangs- und Eingangsanschlüssen des Inverters 501 geschaltet sind. Ein Inverter 507 invertiert den Ausgang Q des D-Typ-Flip-Flops und führt das invertierte Signal einem Dateneingangsanschluß D zu. Wenn sich das Taktsignal CLK1 auf NIEDRIG-Niveau befindet, schaltet der getaktete Inverter 501 der Master-Verriegelung ein, und das Eingangssignal wird von dem Inverter 502 ausgegeben. Wenn sich das Taktsignal CLK1 auf HOCH-Niveau befindet, schaltet der getaktete Inverter 503 der Master-Verriegelung ein, die Inverter 502, 503, die einen Flip-Flop aufbauen, verriegeln das eingegebene Signal, der getaktete Inverter 504 der Slave-Verriegelung schaltet ein und ein durch Invertieren des Ausgangs des Inverters 502 durch die Inverter 504, 505 erhaltenes Signal wird ausgegeben.
Fig. 11A und 11B sind Darstellungen, die die Struktur eines Bitteils der Ausrichter/Abgleicher 25 und 39, wie sie in Fig. 5, 6 und 7 gezeigt sind, wiedergeben. Der Ausrichter wird von einem Flip-Flop vom D-Typ implementiert.
Fig. 11B zeigt ein Beispiel des Aufbaus einer Verriegelungsschaltung (Flip-Flop) vom Master-Slave-Typ eines Bitteils der Ausrichter 29 und 39 (eines Bitteils der Zähler 24 und 34). Dieser D-Typ-Flip-Flop verriegelt/sperrt den Zählerausgang am ansteigenden Rand des Signals CLKHF/CLKOE. Das bedeutet, daß, wenn ein Signal G (CLKHF/CLKOE) sich auf NIEDRIG-Niveau befindet, ein getakteter Inverter 601 der Master-Verriegelung eingeschaltet wird und Daten D (nicht-invertierte Logik) von einem Inverter 602 ausgegeben werden. Wenn sich das Signal G auf HOCH-Niveau befindet, schaltet ein getakteter Inverter 603 in der Master-Verriegelung ein, die einen Flip-Flop aufbauenden Inverter 602 und 603 sperren die Daten, ein getakteter Inverter 604 der Slave-Verriegelung schaltet sich ein und es wird ein Ausgangssignal ausgegeben, das man durch Invertieren des Ausganges des Inverters 602 durch die Inverter 604, 605 erhält.
Fig. 12 ist eine Darstellung, die ein Beispiel der Konstruktion des Multiplexers 35A der Fig. 1 wiedergibt. Dieser Multiplexer umfaßt ein exklusives NOR-Gate 303, dass das Signal OUTR und ein durch Verzögern und Invertieren des Signals OUTR durch eine Verzögerungsleitung 301 und einen Inverter 302 erhaltenes Signal empfängt; einen Inverter 304 zum Invertieren des Ausgangs des exklusiven NOR-Gates 303; ein exklusives NOR-Gate 311, das das Signal OUTF und durch Verzögern und Invertieren des Signals OUTF durch eine Verzögerungsleitung 309 und einen Inverter 310 erhaltenes Signal empfängt; einen P-Kanal MOS-Transistor MP21 mit einem an die Energieversorgung VDD geschalteten Source-Anschluß und einem Gate-Anschluß, mit dem der Ausgangsanschluß des Inverters 304 geschaltet ist; und einen N-Kanal-Transistor MN22 mit einem Drain-Anschluß, der mit dem Drain-Anschluß des P-Kanal MOS-Transistors MP21 geschaltet ist, und einem Gate-Anschluß, in den ein durch Verzögern des Ausgangssignals des exklusiven NOR-Gates 311 durch ein Transfer-Gate, umfassend Transistoren MP22 und MN23, erhaltenes Signal eingegeben wird. Der Verbindungsknoten zwischen dem Dram-Anschluß des P-Kanal MOS-Transistors MP21 und dem Drain-Anschluß des N-Kanal MOS-Transistors MN22 ist an einen Ausgangsanschluß OUTOE geschaltet. Gerade von diesem Anschluß wird das Taktsignal CLKOE (siehe Fig. 1) für Datenausgabe abgegeben.
Der Multiplexer umfaßt weiter einen P-Kanal MOS-Transistor MP23 mit einem Source-Anschluß, der an die Energieversorgung VDD geschaltet ist, und einem Gate-Anschluß, an den der Ausgang des Inverters 312 geschaltet ist; und einen N-Kanal MOS-Transistor MN24 mit einem an den Drain-Anschluß des P-Kanal-Transistors MP23 geschalteten Drain-Anschluß und einem Gate-Anschluß, in den ein Signal eingegeben wird, das man durch Verzögern des Ausgangssignals des exklusiven NOR-Gates 303 durch ein Übergangsgate, das Transistoren MP24 und MN25 umfaßt, erhält. Der Verbindungsknoten zwischen dem Drain-Anschluß des P-Kanal MOS-Transistors MP23 und dem Drain-Anschluß des N-Kanal MOS-Transistors MN24 ist an einen Ausgangsanschluß OUTOEB geschaltet. Von diesem Anschluß wird das Signal CLKOEB (das Komplementärsignal von CLKOE) geliefert. Wenn das Eintakt-Signal CLKOE und nicht das Signal CLKOEB verwendet wird, können der P-Kanal MOS-Transistor MP23, der N-Kanal MOS-Transistor MN24 und das Übergangsgate umfassend die Transistoren MP24 und MN24 weggelassen werden.
Es wird nunmehr die Arbeitsweise des in Fig. 12 gezeigten Multiplexers beschrieben. Dieser ist von der Art, daß am ansteigenden Ende des Signals OUTR ein von der gesamten Verzögerungszeit der Verzögerungsleitung 301 und dem Inverter 302 bestimmter Impuls von dem exklusiven NOR-Gate 303 ausgegeben wird und ein NIEDRIG-Niveau-Impulssignal, das man durch Invertieren dieses Impulses durch den Inverter 304 erhält, von dem P-Kanal MOS- Transistor MP21 empfangen wird, wodurch letzterer eingeschaltet wird, um den Ausgangsanschluß OUTOE auf das Energiezuführpotential VDD hochzuziehen und dadurch das HOCH- Niveau an diesem Anschluß aufzubauen.
Als nächstes wird am ansteigenden Rand des Signals OUTF ein durch die Gesamtverzögerungszeit der Verzögerungsleitung 309 und den Inverter 310 bestimmtes Signal vom exklusiven NOR-Gate 311 ausgegeben, und es wird ein durch Verzögern dieses Impulses durch das Übergangsgate erhaltenes Signal in den Gate-Anschluß des P-Kanal MOS-Transistors MN22 eingegeben, wodurch das NIEDRIG-Niveau am Ausgangsanschluß OUTOE aufgebaut wird.
Weiter gibt am abfallenden Rand des Signals OUTR das exklusive NOR-Gate 303 einen Impuls ab, der eine der gesamten Verzögerungszeit der Verzögerungsleitung 301 und des Inverters 302 äquivalente Impulsbreite aufweist, und ein NIEDRIG-Niveau-Impulssignal, das man durch Invertieren dieses Impulses durch den Inverter 304 erhält, wird in den P-Kanal MOS- Transistor MP21 eingegeben, wodurch letzterer eingeschaltet wird, um das HOCH-Niveau an diesem Anschluß aufzubauen.
Am abfallenden Rand des Signals OUTF gibt das exklusive NOR-Gate 311 einen Impuls, der eine der gesamten Verzögerungszeit der Verzögerungsleitung 309 und des Inverters 310 äquivalente Impulsbreite hat, ab, und ein Signal, das man durch Verzögern dieses Impulses durch das Übergangsgate erhält, wird in den Gate-Anschluß des N-Kanal MOS-Transistors MN22 eingegeben, wodurch letzterer aktiviert wird, um das NIEDRIG-Niveau an diesem Anschluß aufzubauen.
Fig. 13 ist eine Darstellung, die ein Beispiel des Aufbaus des Multiplexers 35-1 der Fig. 3 zeigt. Dieser Multiplexer umfaßt P-Kanal MOS-Transistoren MP21, MP22 und N-Kanal MOS-Transistoren MN21 und MN22, die zwischen den Energiezuführungen VDD und VSS in Serie geschaltet sind. An die Gate-Anschlüsse der P-Kanal MOS-Transistoren MP21 bzw. MP22 sowie N-Kanal MOS-Transistoren MN21 bzw. MN22 werden Signale OUTR2, OUTF1, OUTR1 und OUTF1 angelegt.
Der Multiplexer umfaßt weiter P-Kanal MOS-Transistoren MP23 und MP24 sowie N-Kanal MOS-Transistoren MN23 und MN24, die seriell zwischen den Energiezuführungen VDD und VSS geschaltet sind. An die Gate-Anschlüsse der P-Kanal MOS-Transistoren MP23 bzw. MP24 und N-Kanal MOS-Transistoren MN23 bzw. MN24 werden Signale OUTR1, OUTF2, OUTR2 und OUTF2 angelegt. Ein Knoten, an den der Drain-Anschluß des P-Kanal MOS- Transistors MP22 mit dem Drain des N-Kanal MOS-Transistors MN21 geschaltet ist, und ein Knoten, an den der Drain-Anschluß des P-Kanal-Transistors MP24 mit dem Drain des N- Kanal MOS-Transistors 23 geschaltet ist, sind miteinander und dem Eingangsanschluß eines Inverters INV21 geschaltet.
Der Multiplexer umfaßt weiterhin P-Kanal MOS-Transistoren MP31 und MP32 sowie N- Kanal MOS-Transistoren MN31 und MN32, die in Serie zwischen den Energiezuführungen VDD und VSS geschaltet sind. An die Gate-Anschlüsse der P-Kanal MOS-Transistoren MP31 bzw. MP32 sowie N-Kanal MOS-Transistoren MN31 bzw. MN32 werden Signale OUTR1, OUTR1, OUTF2 und OUTR1 angelegt.
Der Multiplexer umfaßt weiterhin P-Kanal MOS-Transistoren MP33 und MP34 und N-Kanal MOS-Transistoren MN33 und MN34, die in Serie zwischen den Energiezuführungen VDD und VSS geschaltet sind. An die Gate-Anschlüsse der P-Kanal MOS-Transistoren MP33 bzw. MP34 und N-Kanal MOS-Transistoren MN33 bzw. MN34 werden Signale OUTF2, OUTR2, OUTF1 und OUTR2 angelegt. Ein Knoten, an dem der Drain-Anschluß des P-Kanal MOS- Transistors MP32 mit dem Drain des N-Kanal MOS-Transistors 31 verbunden ist, und ein Knoten, an dem der Drain-Anschluß des P-Kanal MOS-Transistors MP34 mit dem Drain des N-Kanal MOS-Transistors MN33 geschaltet ist, werden miteinander und mit dem Eingangsanschluß eines Inverters INV31 verbunden.
Das Ausgabesignal des Inverters INV21 wird in den Gate-Anschluß eines P-Kanal MOS- Transistors MP25 eingegeben, der einen mit der Energiezuführung VDD geschalteten Source- Anschluß aufweist, und zwar über einen Inverter INV22, und das Ausgangssignal des Inverters INV31 wird in den Gate-Anschluß eines N-Kanal MOS-Transistors MN25 eingegeben, der einen Source-Anschluß, geschaltet mit der Energiezufuhr VSS, aufweist, und zwar über ein Übergangsgate (umfassend Transistoren MP26 und MN26, die normalerweise leitend sind). Der Drain-Anschluß des P-Kanals MOS-Transistors MP25 und der Drain-Anschluß des N-Kanal MOS-Transistors MN25 sind miteinander verbunden und mit dem Ausgangsanschluß OUTOE geschaltet.
Das Ausgangssignal des Inverters INV31 wird über einen Inverter INV32 in den Gate-Anschluß eines P-Kanal MOS-Transistors 35 eingegeben, der einen Source-Anschluß hat, der mit der Energiezuführung VDD verbunden ist, und das Ausgangssignal des Inverters INV21 wird über ein Übergangsgate (umfassend die Transistoren M36 und MN36, die normalerweise leitend sind), in den Gate-Anschluß eines N-Kanal MOS-Transistors MN35 eingegeben, dessen Source-Anschluß mit der Energieversorgung VSS verbunden ist. Der Drain-Anschluß des P-Kanal MOS-Transistors MP35 und der Drain-Anschluß des N-Kanals MOS-Transistors MN35 sind miteinander verbunden und an den Ausgangsanschluß OUTOEB geschaltet.
Wenn das Signal CLKOEB, das komplementär zum Signal CLKOE ist, nicht verwendet wird, können der P-Kanal MOS-Transistor MP35, der N-Kanal MOS-Transistor MN35, der Inverter INV32 und die Transistoren MP36 und MN35 fortgelassen werden.
Nunmehr wird die Arbeitsweise des in Fig. 13 gezeigten Multiplexers beschrieben.
Am ansteigenden Rand des Signals OUTR1 (Signal OUTF1) befindet sich auf HOCH-Niveau [siehe (7) in Fig. 4] schalten die N-Kanal MOS-Transistoren MN21 und MN22 ein, der Knoten N1 wird entladen, das niedrige Potential an diesem Knoten wird über die Inverter INV21 und INV22 übertragen und an den Gate-Anschluß des P-Kanal MOS-Transistors MP25 angelegt, der Ausgangsanschluß OUTOE wird geladen, und das Signal CLKOE steigt.
Am ansteigenden Rand des Signals OUTF2 (Signal OUTR1 befindet sich auf HOCH-Niveau) [siehe (9) in Fig. 4] schalten die N-Kanal MOS-Transistoren MN31 und MN32 ein, der Knoten N2 wird entladen, ein durch Invertieren des Signals am Knoten N2 durch den Inverter INV31 erhaltenes Signal wird über das Transfer-Gate (MN26, MP26) übertragen, das HOCH- Niveau wird an den Gate-Anschluß des N-Kanal MOS-Transistors MN25 angelegt, der Ausgangsanschluß OUTOE wird entladen, und das Signal CLKOE fällt ab.
Am ansteigenden Rand des Signals OUTR2 (Signal OUTF2 befindet sich auf HOCH-Niveau) [siehe (10) in Fig. 4], schalten die N-Kanal MOS-Transistoren MN23 und MN24 ein, der Knoten N1 wird entladen, das niedrige Potential an diesem Knoten wird über die Inverter INV21 und INV22 übertragen und an den Gate-Anschluß des P-Kanal MOS-Transistors MP25 angelegt, der Ausgangsanschluß OUTOE wird geladen, und das Signal CLKOE steigt an.
Am ansteigenden Rand des Signals OUTF1 (Signal OUTR2 befindet sich auf HOCH-Niveau) [siehe (11) in Fig. 4] schalten die Endkanal MOS-Transistoren MN33 und MN34 ein, der Knoten N2 wird entladen, ein durch Invertieren des Signals an Knoten N2 durch den Inverter INV31 erhaltenes Signal wird über das Transfer-Gate (MN26 und MP26) übertragen, ein HOCH-Niveau wird an den Gate-Anschluß des N-Kanal MOS-Transistors MN25 angelegt, der Ausgangsanschluß OUTOE wird entladen, und das Signal CLKOE fällt ab.
Der Knoten N1 ist geladen, wenn sich die Signale OUTR2 und OUTF1 beide auf NIEDRIG-Niveau oder wenn sich die Signale OUTR1 und OUTF2 beide auf NIEDRIG-Niveau befinden, wobei zu dieser Zeit der P-Kanal MOS-Transistor MP25 abschaltet.
Der Knoten N2 wird geladen, wenn die Signale OUTF1 und OUTR1 sich beide auf NIEDRIG-Niveau oder die Signale OUTF2 und OUTR2 beide auf NIEDRIG-Niveau befinden, wobei zu dieser Zeit der P-Kanal MOS-Transistor MP35 abschaltet.
Die vorliegende Erfindung ist im Verein mit einer Ausführungsform beschrieben worden, in der sie auf ein DDR-SDRAM angewendet wird. In ähnlicher Weise ist die Erfindung aber auch auf irgendeine andere DLL anwendbar, die eine Betriebskorrekturfunktion implementiert, und auf eine DLL irgendeiner Anwendung, die eine Phasenübereinstimmung zwischen einem Eingangstakt und einem Ausgangstakt aufbaut. Bei den vorstehenden Ausführungsformen können die Anschluß-Selektionssignale, die von den Zählern 24 und 35 an die Verzögerungsleitung 21 und 22 sowie die Verzögerungsleitung 31 und 32 ausgegeben werden, aus Grey-Codes aufgebaut sein, in denen sich jeweils zur Zeit nur ein Bit ändert.
Die Erfindung ist nicht beschränkt auf den Aufbau der obigen Ausführungsformen, und es versteht sich von selbst, daß die Erfindung zahlreiche Modifikationen und Änderungen abdeckt, die für den Fachmann innerhalb des Rahmens der Ansprüche augenscheinlich sind.
Die vorteilhaften Wirkungen der vorliegenden Erfindung sind wie folgt zusammenfassend anzugeben:
Gemäß der oben beschriebenen Erfindung wird eine DLL mit DCC-Funktion unter Verwendung eines Signals implementiert, das man durch Teilen der Frequenz eines Eingangstaktes erhält, wodurch der Energieverbrauch während der Tätigkeitszeit reduziert wird.
Wenn man die Erfindung auf einen DDR-SDRAM oder dergleichen anwendet, wird eine durch Taktversatz verursachte Änderung in der Sollerscheinungsform eines Taktsignals korrigiert, während der Energieverbrauch zur Zeit der Tätigkeit reduziert wird. Im Ergebnis können Daten zur korrekten Zeit [zum Beispiel einer Hälfte des Taktzyklus (tCK)] ausgegeben werden.
Weiterhin vermeidet man gemäß der vorliegenden Erfindung das Auftreten von Fehlern bei der Anschlußumschaltung von Verzögerungsleitungen in der DLL. Fehlfunktionen werden vermieden, der Betrieb wird stabilisiert und die Verläßlichkeit wird verbessert, indem eine Schaltung zum Verriegeln eines Anschluß-Selektionssignals bereitgestellt wird, die die Anschlüsse der Verzögerungsleitungen auswählt.
Ohne Abweichen von Geist und Umfang der Erfindung können viele augenscheinlich stark unterschiedliche Ausführungsformen vorgesehen werden, und es versteht sich, daß die beschriebene Erfindung nicht auf die spezifischen Ausführungsformen beschränkt ist, außer soweit sie in den beigefügten Ansprüchen definiert und festgelegt ist.
Es ist auch verständlich, daß weitere Ziele, Merkmale und Aspekte der Erfindung in der gesamten Offenbarung hervortreten und daß Modifikationen vorgenommen werden können, ohne vom Wesen und Rahmen der Erfindung, wie sie hierin offenbart und in der Anlage beansprucht ist, abweicht.
Auch sei darauf hingewiesen, daß jegliche Kombination der offenbarten und/oder beanspruchten Elemente, Gegenstände und/oder Details unter die zuvor erwähnten Modifikationen fallen kann.

Claims

1. Integrierte Halbleiterschaltungseinrichtung, umfassend:
einen Eingangspuffer zum Empfangen eines an ihn angelegten Taktsignals;
eine Frequenzteilungsschaltung, die ein von dem Eingangspuffer ausgegebenes Taktsignal empfängt, zum Durchführen der Frequenzteilung des Taktsignals, um ein Frequenz-geteiltes Taktsignal auszugeben;
eine erste Laufzeit-verriegelte Schleifeneinrichtung umfassend:
eine erste Verzögerungsleitung, die das von der Frequenzteilungsschaltung ausgegebene Frequenz-geteilte Taktsignal empfängt, zum Ausgeben eines durch Verzögern des Frequenz-geteilten Taktsignals erhaltenen Signals von einem Ausgangsanschluß, der aus einer Mehrzahl Ausgangsanschlüsse mit sich voneinander unterscheidenden Lauf oder Verzögerungszeiten ausgewählt ist;
eine zweite Verzögerungsleitung, die von der ersten Verzögerungsleitung ein Ausgangssignal empfängt, zum Ausgeben eines durch Verzögern des Ausgangssignals der ersten Verzögerungsleitung erhaltenen Signals von einem Ausgangsanschluß, der aus einer Mehrzahl Ausgangsanschlüsse mit sich voneinander unterscheidenden Lauf- oder Verzögerungszeiten ausgewählt ist;
einen ersten Phasendetektor, der das von der ersten Frequenzteilungsschaltung ausgegebene Frequenz-geteilte Taktsignal und ein von der zweiten Verzögerungsleitung ausgegebenes Signal empfängt, zum Ermitteln der Phasendifferenz zwischen den zwei Signalen; und
einen ersten Zähler, der ein Ausgangssignal von dem ersten Phasendetektor empfängt, zum Verändern des Zählwertes gemäß einer Phasenvoreil-/-nacheilbeziehung, dargestellt durch den Ausgang des ersten Phasendetektors, und zum Ausgeben eines Anschluß-Selektionssignals, das die Ausgangsanschlüsse der ersten und zweiten Verzögerungsleitungen umschaltet;
eine zweite Laufzeit-verriegelte Schleifenschaltung umfassend:
eine dritte Verzögerungsleitung, die das Frequenz-geteilte, von der Frequenzteilungsschaltung ausgegebene Taktsignal empfängt, zum Ausgeben eines durch Verzögern des Frequenz-geteilten Taktsignals erhaltenden Signals von einem Ausgangsanschluß, der aus einer Mehrzahl Ausgangsanschlüsse mit sich voneinander unterscheidenden Lauf- oder Verzögerungszeiten ausgewählt ist;
eine vierte Verzögerungsleitung, die ein Ausgangssignal der ersten Verzögerungsleitung empfängt, zum Ausgeben eines durch Verzögern des Ausgangssignals der ersten Verzögerungsleitung erhaltenen Signals von einem Ausgangsanschluß, der aus einer Mehrzahl Ausgangsanschlüsse mit sich voneinander unterscheidenden Verzögerungszeiten ausgewählt ist;
einen ersten Multiplexer, der die Ausgangssignale der dritten und vierten Verzögerungsleitungen empfängt, zum Ausgeben eines Signals, bei dem die Zeitsteuerung/Zeitverlauf der ansteigenden und abfallenden Ränder eines Impulses durch die ansteigender Ränder der betreffenden der zwei Ausgangssignale und die Zeitsteuerung/Zeitverlauf der ansteigenden und abfallenden Ränder eines nachfolgenden Impulses durch die fallenden Ränder der betreffenden der zwei Ausgangssignale bestimmt werden;
einen zweiten Schein-Multiplexer, der das Ausgangssignal des ersten Multiplexers empfängt;
einen ersten Schein-Puffer, der ein Ausgangssignal des zweiten Multiplexers empfängt und eine Verzögerungs- oder Laufzeit identisch der eines Ausgangspuffers aufweist;
einen zweiten Schein-Puffer, der ein Ausgangssignal des ersten Schein-Puffers empfängt und eine Lauf- oder Verzögerungszeit identisch der des Eingangspuffers aufweist;
einen zweiten Phasendetektor, der das von dem Eingangspuffer ausgegebene Taktsignal und ein von dem zweiten Schein-Puffer ausgegebenes Signal empfängt, zum Ermitteln der Phasendifferenz zwischen den zwei Signalen; und
einen zweiten Zähler, der ein Ausgangssignal von dem zweiten Phasendetektor empfängt, zum Ändern des Zählwertes gemäß der Phasenvoreil-/-nacheilbeziehung, dargestellt durch den Ausgang des zweiten Phasendetektors, und zum Ausgeben eines Anschluß-Selektionssignals, das die Ausgangsanschlüsse der dritten und vierten Verzögerungsleitungen umschaltet; und
einen dritten Multiplexer, der das von dem ersten Multiplexer ausgegebene Signal als Datenausgabetakt empfängt, zum Auswählen und Ausgeben eines Datenpostens unter einer Mehrzahl von daran angelegten Datenposten;
wobei der zweite Multiplexer eine mit der des dritten Multiplexers identische Verzögerungs- oder Laufzeit aufweist;
wobei der Ausgangspuffer ein von dem dritten Multiplexer ausgegebenes Signal empfängt, um das Signal als Ausgangsdaten von einem Ausgangsterminal auszugeben.

2. Integrierte Halbleiterschaltungseinrichtung, umfassend:
einen Eingangspuffer zum Empfangen eines an ihn angelegten Taktsignals;
eine erste Laufzeit-verriegelte Schleifeneinrichtung umfassend:
eine erste Verzögerungsleitung, die das Taktsignal von dem Eingangspuffer empfängt, zum Ausgeben eines durch Verzögern des Taktsignals vom Eingangspuffer erhaltenen Signals von einem Ausgangsanschluß, der aus einer Mehrzahl Ausgangsanschlüsse mit sich voneinander unterscheidenden Lauf oder Verzögerungszeiten ausgewählt ist;
eine zweite Verzögerungsleitung, die von der ersten Verzögerungsleitung ein Ausgangssignal empfängt, zum Ausgeben eines durch Verzögern des Ausgangssignals der ersten Verzögerungsleitung erhaltenen Signals von einem Ausgangsanschluß, der aus einer Mehrzahl Ausgangsanschlüsse mit sich voneinander unterscheidenden Lauf- oder Verzögerungszeiten ausgewählt ist;
einen ersten Phasendetektor, der das Taktsignal von dem Eingangspuffer und ein von der zweiten Verzögerungsleitung ausgegebenes Signal empfängt, zum Ermitteln der Phasendifferenz zwischen den zwei Signalen;
einen ersten Zähler, der ein Ausgangssignal von dem ersten Phasendetektor empfängt, zum Verändern des Zählwertes gemäß einer Phasenvoreil-/-nacheilbeziehung, dargestellt durch den Ausgang des ersten Phasendetektors, und zum Ausgeben eines Anschluß-Selektionssignals, das die Ausgangsanschlüsse der ersten und zweiten Verzögerungsleitungen umschaltet; und
einen ersten Ausrichter oder Abgleicher, der das von der ersten Verzögerungsleitung ausgegebene Signal als Verriegelungs- oder Sperrsignal empfängt, zum Verriegeln/Sperren des von dem ersten Zähler ausgegebenen Anschluß-Selektionssignals und zum Zuführen des verriegelten Signals an die ersten und zweiten Verzögerungsleitungen;
eine zweite Laufzeit-verriegelte Schleifenschaltung umfassend:
eine dritte Verzögerungsleitung, die das von dem Eingangspuffer ausgegebene Taktsignal empfängt, zum Ausgeben eines durch Verzögern des Taktsignals von dem Eingangspuffer erhaltenden Signals von einem Ausgangsanschluß, der aus einer Mehrzahl Ausgangsanschlüsse mit sich voneinander unterscheidenden Lauf oder Verzögerungszeiten ausgewählt ist;
eine vierte Verzögerungsleitung, die ein Ausgangssignal der ersten Verzögerungsleitung empfängt, zum Ausgeben eines durch Verzögern des Ausgangssignals der ersten Verzögerungsleitung erhaltenen Signals von einem Ausgangsanschluß, der aus einer Mehrzahl Ausgangsanschlüsse mit sich voneinander unterscheidenden Verzögerungszeiten ausgewählt ist;
einen ersten Multiplexer, der zwei Ausgangssignale der dritten und vierten Verzögerungsleitungen empfängt, zum Ausgeben eines Signals, bei dem die Zeitsteuerung/Zeitverlauf der ansteigenden und abfallenden Ränder eines Impulses durch die ansteigender Ränder der betreffenden der zwei Ausgangssignale und die Zeitsteuerung/Zeitverlauf der ansteigenden und abfallenden Ränder eines nachfolgenden Impulses durch die fallenden Ränder der betreffenden der zwei Ausgangssignale bestimmt werden;
einen zweiten Schein-Multiplexer, der das Ausgangssignal des ersten Multiplexers empfängt;
einen ersten Schein-Puffer, der ein Ausgangssignal des zweiten Multiplexers empfängt und eine Verzögerungs- oder Laufzeit identisch der eines Ausgangspuffers aufweist;
einen zweiten Schein-Puffer, der ein Ausgangssignal des ersten Schein-Puffers empfängt und eine Lauf oder Verzögerungszeit identisch der des Eingangspuffers aufweist;
einen zweiten Phasendetektor, der das von dem Eingangspuffer ausgegebene Taktsignal und ein von dem zweiten Schein-Puffer ausgegebenes Signal empfängt, zum Ermitteln der Phasendifferenz zwischen den zwei Signalen; und
einen zweiten Zähler, der ein Ausgangssignal von dem zweiten Phasendetektor empfängt, zum Ändern des Zählwertes gemäß der Phasenvoreil-/-nacheilbeziehung, dargestellt durch den Ausgang des zweiten Phasendetektors, und zum Ausgeben eines Anschluß-Selektionssignals, das die Ausgangsanschlüsse der dritten und vierten Verzögerungsleitungen umschaltet; und
einen zweiten Ausrichter oder Abgleicher, der das Ausgangssignal von dem ersten Multiplexer als Zeitverlauf(oder -steuerung)verriegelungssigal empfängt, zum Verriegeln des Anschluß-Selektionssignals, das vom zweiten Zähler ausgegeben wird, und zum Zuführen dieses Signals an die dritten und vierten Verzögerungsleitungen; und
einen dritten Multiplexer, der das von dem ersten Multiplexer ausgegebene Signal als Datenausgabetakt empfängt, zum Auswählen und Ausgeben eines Datenpostens unter einer Mehrzahl von daran angelegten Datenposten;
wobei der zweite Multiplexer eine mit der des dritten Multiplexers identische Verzögerungs- oder Laufzeit aufweist;
wobei der Ausgangspuffer ein von dem dritten Multiplexer ausgegebenes Signal empfängt, um das Signal als Ausgangsdaten von einem Ausgangsterminal auszugeben.

3. Integrierte Halbschaltereinrichtung, umfassend:
einen Eingangspuffer zum Empfangen eines an ihn angelegten Taktsignals;
eine Laufzeit-verriegelte Schleifeneinrichtung umfassend:
eine Verzögerungsleitung, die das von dem Eingangspuffer ausgegebene Taktsignal empfängt, zum Ausgeben eines durch Verzögern des Taktsignals von dem Eingangspuffer erhaltenen Signals von einem Ausgangsanschluß, der aus einer Mehrzahl Ausgangsanschlüsse mit sich voneinander unterscheidenden Lauf oder Verzögerungszeit ausgewählt wird;
einen ersten Multiplexer, der das Ausgangssignal der Verzögerungsleitung empfängt;
einen ersten Schein-Puffer, der ein Ausgangssignal von dem ersten Multiplexer empfängt und eine Verzögerungs- oder Laufzeit identisch der eines Ausgangspuffers aufweist;
einen zweiten Schein-Puffer, der ein Ausgangssignal des ersten Puffers empfängt und eine Lauf- oder Verzögerungszeit identisch der des Eingangspuffers aufweist;
einen Phasendetektor, der das von dem Eingangspuffer ausgegebene Signal und ein Ausgangssignal des zweiten Schein-Puffers empfängt, zum Ermitteln der Phasendifferenz zwischen den beiden Signalen;
einen Zähler, der ein Ausgangssignal von dem Phasendetektor empfängt, zum Verändern des Zählwerts gemäß einer Phasenvoreil-/-nacheilbeziehung, dargestellt durch den Ausgang des Phasendetektors, und zum Ausgeben eines Anschluß-Selektionssignals, das den Ausgangsanschluß der Verzögerungsleitung umschaltet; und
einen Ausrichter oder Abgleicher, der das Ausgangssignal der Verzögerungsleitung als Verriegelungs- oder Sperrsignal empfängt, zum Verriegeln/Sperren des von dem Zähler ausgegebenen Anschluß-Selektionssignals und zum Zuführen des verriegelten Signals an die Verzögerungsleitung; und
einen zweiten Multiplexer, der das von der Verzögerungsleitung ausgegebene Signal als Datenausgabetakt empfängt, zum Auswählen und Ausgeben eines Datenpostens unter einer Mehrzahl von daran angelegten Datenposten;
wobei der erste Multiplexer eine mit der des zweiten Multiplexers identische Verzögerungs- oder Laufzeit aufweist;
wobei der Ausgangspuffer, der ein vom dem zweiten Multiplexer ausgegebenes Signal empfängt, das Signal als Ausgangsdaten von einem Ausgangsterminal ausgibt.

4. Schaltungseinrichtung nach Anspruch 1 oder 2, bei der der erste Multiplexer umfaßt:
eine erste Signalerzeugungsschaltung, die das Ausgangssignal der dritten Verzögerungsleitung empfängt, zum Ausgeben eines Impulssignals einer vorbestimmten Impulsbreite bei positiv und negativ verlaufenden Übergängen des Ausgangssignals der dritten Verzögerungsleitung;
eine zweite Signalerzeugungsschaltung, die das Ausgangssignal der vierten Verzögerungsleitung empfängt, zum Ausgeben eines Impulssignals einer vorbestimmten Impulsbreite bei positiv und negativ verlaufenden Übergängen des Ausgangssignals der vierten Verzögerungsleitung; und
erste und zweite Transistoren von zueinander entgegengesetzten Leitfähigkeitstypen, die zwischen einer Energiezuführung hohen und einer Energiezuführung niedrigen Potentials zum Erzeugen eines Ausgangssignals von einem Verbindungsknoten der ersten und zweiten Transistoren in Serie geschaltet sind;
wobei ein durch Invertieren eines Ausgangssignals der ersten Signalerzeugungsschaltung erhaltenes Signal einem Steueranschluß des ersten Transistors zugeführt wird; und wobei
ein durch Verzögern eines Ausgangssignals der zweiten Signalerzeugungsschaltung erhaltenes Signal einem Steueranschluß des zweiten Transistors zugeführt wird.

5. Schaltungseinrichtung nach Anspruch 1 oder 2, wobei die erste Verzögerungsleitung umfaßt:
eine erste Grobverzögerungsleitung;
eine erste Feinverzögerungsleitung, die ein Ausgangssignal der ersten Grobverzögerungsleitung empfängt;
eine zweite Feinverzögerungsleitung, die ein durch Invertieren des Ausgangssignals der ersten Grobverzögerungsleitung durch einen Inverter erhaltenes Signal empfängt; und
einen vierten Multiplexer, der die Ausgangssignale der ersten und zweiten Feinverzögerungsleitungen empfängt, zum Synthetisieren eines Eintaktsignals; und wobei
die zweite Verzögerungsleitung umfaßt:
eine zweite Grobverzögerungsleitung;
eine dritte Feinverzögerungsleitung, die ein Ausgangssignal der zweiten Grobverzögerungsleitung empfängt;
eine vierte Feinverzögerungsleitung, die ein durch Invertieren des Ausgangssignals der zweiten Grobverzögerungsleitung durch einen Inverter erhaltenes Signal empfängt;
einen fünften Multiplexer, der die Ausgangssignale der dritten und vierten Feinverzögerungsleitungen empfängt, zum Aufbauen eines Eintaktsignals.

6. Schaltungseinrichtung nach einem der Ansprüche 1, 2 und 5, wobei die dritte Verzögerungsleitung umfaßt:
eine dritte Grobverzögerungsleitung;
eine fünfte Feinverzögerungsleitung, die ein Ausgangssignal der dritten Grobverzögerungsleitung empfängt; und
eine sechste Feinverzögerungsleitung, die ein durch Invertieren des Ausgangssignals der dritten Grobverzögerungsleitung durch einen Inverter erhaltenes Signal empfängt;
wobei die vierte Verzögerungsleitung umfaßt:
eine vierte Grobverzögerungsleitung;
eine siebte Feinverzögerungsleitung, die ein Ausgangssignal der vierten Grobverzögerungsleitung empfängt; und
eine achte Feinverzögerungsleitung, die ein durch Invertieren des Ausgangssignals der vierten Grobverzögerungsleitung durch einen Inverter erhaltenes Signal empfängt; und wobei
der erste Multiplexer, der die ersten bis vierten, von den entsprechenden fünften bis achten Verzögerungsleitungen ausgegebenen verzögerten Signale empfängt, ein Signal ausgibt, von dem die Zeitsteuerung/der Zeitverlauf der ansteigenden und abfallenden Ränder desselben durch die ansteigenden Ränder entsprechender der ersten und vierten verzögerten Signale bestimmt werden, und ein Signal ausgibt, von dem die Zeitsteuerung der ansteigenden und abfallenden Ränder desselben durch die ansteigenden Ränder entsprechender der zweiten und dritten verzögerten Signale bestimmt werden.

7. Schaltungseinrichtung nach Anspruch 1, weiter umfassend einen ersten Ausrichter bzw. Abgleicher, der das von der ersten Verzögerungsleitung ausgegebene Signal als Verriegelungs- oder Sperr-Zeitablaufsignal empfängt, zum Verriegeln des Anschluß- Selektionssignals, das vom ersten Zähler ausgegeben wird, und zum Zuführen des verriegelten Signals an die ersten und zweiten Verzögerungsleitungen.

8. Schaltungseinrichtung nach Anspruch 1 oder 7, weiter umfassend einen zweiten Ausrichter bzw. Abgleicher, der das Ausgangssignal des ersten Multiplexers als Verriegelung-/Sperr-Zeitablaufsignal empfängt, zum Verriegeln des Anschluß-Selektionssignals, das von dem zweiten Zähler ausgegeben ist, und zum Zuführen des verriegelten Signals an die dritten und vierten Verzögerungsleitungen.

9. Schaltungseinrichtung nach Anspruch 1, weiter umfassend einen ersten Umstellschalter zum Auswählen entweder des Taktsignals von dem Eingangspuffer oder des Frequenz-geteilten Takts von der Frequenzteilungsschaltung und zum Zuführen des ausgewählten Signals an die erste Verzögerungsleitung und den ersten Phasendetektor.

10. Schaltungseinrichtung nach Anspruch 1 oder 9, weiter umfassend:
einen zweiten Eingangspuffer zum Erzeugen eines Taktsignals, das ein Komplementärsignal des von dem Eingangspuffer ausgegebenen Taktsignals ist;
eine zweite Frequenzteilungsschaltung zum Ausführen der Frequenzteilung des Taktsignals von dem zweiten Eingangspuffer und zum Ausgeben eines Frequenz-geteilten Taktes; und
einen zweiten Umstellschalter zum Auswählen entweder des Taktsignals von dem zweiten Eingangspuffer oder des Frequenz-geteilten Takts von der zweiten Frequenzteilungsschaltung und zum Zuführen des ausgewählten Signals an die vierte Verzögerungsleitung.

11. Schaltungseinrichtung nach Anspruch 1, bei der der erste Phasendetektor die Phasennacheilung/-voreilung des Frequenz-geteilten Takts unter Verwendung des Ausgangssignals der zweiten Verzögerungsleitung als Bezug ermittelt; und wobei
der zweite Phasendetektor eine Phasennacheilung/-voreilung des Taktsignals ermittelt, das von dem Eingangspuffer ausgegeben wird, und zwar unter Verwendung des von dem zweiten Schein-Puffer ausgegebenen Signals als Bezug.

12. Schaltungseinrichtung nach Anspruch 2, bei der der erste Phasendetektor eine Phasennacheilung/-voreilung des Taktsignals, das von dem Eingangspuffer ausgegeben ist, unter Verwendung des Ausgangssignals der zweiten Verzögerungsleitung als Bezug ermittelt; und wobei
der zweite Phasendetektor eine Phasennacheilung/-voreilung des Taktsignals ermittelt, das von dem Eingangspuffer ausgegeben wird, und zwar unter Verwendung des von dem zweiten Schein-Puffer ausgegebenen Signals als Bezug.

13. Schaltungseinrichtung nach Anspruch 3, wobei der Phasendetektor die Phasennacheilung/-voreilung des Taktsignals ermittelt, das von dem Eingangspuffer ausgegeben wird, und zwar unter Verwendung des von dem zweiten Schein-Puffer ausgegebenen Signals als Bezug.

14. Schaltungseinrichtung nach Anspruch 1, wobei die Frequenzteilungsschaltung eine durch zwei teilende Frequenzteilungsschaltung zum Ausgeben eines Signals ist, das eine durch Halbieren der Frequenz des in diese eingegebenen Signals erhaltene Frequenz aufweist.

15. Eine Laufzeit-verriegelte Schleifeneinrichtung zum Einstellen der Verlaufs- oder Verzögerungszeiten in Serie geschalteter erster und zweiter Verzögerungsleitungen dergestalt, daß ein durch Verzögern eines Eingangssignals durch die ersten und zweiten Verzögerungsleitungen erhaltenes Signal sich in Phase mit dem Eingangssignal befindet, wodurch von der ersten Verzögerungsleitung ein Signal ausgegeben wird, das das Ergebnis des Verzögerns des Eingangssignals um einen halben Zyklus des Eingangssignals ist, umfassend:
eine Frequenzteilungsschaltung zur Durchführung einer Frequenzteilung des Eingangssignals, wobei das Ausgangssignal von der Frequenzteilungsschaltung durch die ersten und zweiten Verzögerungsleitungen verzögert wird; und
erste Verzögerungseinstellmittel zum Ausgeben eines Steuersignals zum Einstellen der Lauf- oder Verzögerungszeiten der ersten und zweiten Verzögerungsleitungen dergestalt, daß sich das Ausgangssignal der Frequenzteilungsschaltung und das Ausgangssignal der zweiten Verzögerungsleitung in Phase befinden.

16. Eine Laufzeit-verriegelte Schleifeneinrichtung umfassend:
eine erste Laufzeit-verriegelte Schleife zum Einstellen der Verzögerungszeiten seriell geschalteter erster und zweiter Verzögerungsleitungen dergestalt, daß ein durch Verzögern eines Eingangssignals durch die ersten und zweiten Verzögerungsleitungen erhaltenes Signal sich in Phase mit dem Eingangssignal befindet, wodurch von der ersten Verzögerungsleitung ein Signal ausgegeben wird, dass das Ergebnis des Verzögerns des Eingangssignals um einen halben Zyklus des Eingangssignals ist, wobei die erste Laufzeit-verriegelte Schleife umfaßt:
eine Frequenzteilungsschaltung zum Durchführen der Frequenzteilung des Eingangssignals, wobei ein Ausgangssignal von der Frequenzteilungsschaltung durch die ersten und zweiten Verzögerungsleitungen verzögert wird; und
erste Verzögerungseinstellmittel zum Ausgeben eines Steuersignals zum Einstellen der Verzögerungszeiten der ersten und zweiten Verzögerungsleitungen dergestalt, daß das Ausgangssignal der Frequenzteilungsschaltung und ein Ausgangssignal der zweiten Verzögerungsleitung sich in Phase befinden; und
eine zweite Laufzeit-verriegelte Schleife zum Erzeugen eines auf dem Eingangssignal basierenden Datenausgangstaktsignals, und zum Zuführen des Datenausgangstakts an einen Multiplexer, der mehrere Datenfelder oder -elemente selektiv ausgibt, wobei die zweite Laufzeit-verriegelte Schleife umfaßt:
eine dritte Verzögerungsleitung, die das Ausgangssignal der Frequenzteilungsschaltung zum Ausgeben eines ersten Signals durch Verzögern dieses ausgegebenen Signals empfängt;
eine vierte Verzögerungsleitung, die das Ausgangssignal der ersten Laufzeit-verriegelten Schleifeneinrichtung empfängt, zum Ausgeben eines zweiten Signals durch Verzögern dieses Ausgangssignals;
eine die ersten und zweiten Signale von den dritten bzw. vierten Verzögerungsleitungen empfangende Schaltung zum Ausgeben eines Signals als Datenausgangstakt, wobei in diesem Signal die Zeitsteuerung/der Zeitverlauf der ansteigenden und abfallenden Ränder eines Impulses durch die ansteigenden Ränder entsprechender der ersten und zweiten Signale bestimmt werden, und wobei die Zeitsteuerung/der Zeitverlauf der ansteigenden und abfallenden Ränder eines nachfolgenden Impulses durch die abfallenden Ränder entsprechender der ersten und zweiten Signale bestimmt werden; und
zweite Verzögerungseinstellmittel zum Ausgeben eines Steuersignals zum Einstellen der Verzögerungs- oder Laufzeiten der dritten und vierten Verzögerungsleitungen dergestalt, daß man durch Verzögern des Datenausgangstaktes um mindestens eine Verzögerungs- oder Laufzeit des Multiplexers ein Signal erhält, das sich in Phase mit dem Eingangssignal befindet.

17. Schleifeneinrichtung nach Anspruch 15 oder 16, weiter umfassend eine erste Verriegelungsschaltung zum Zuführen des Steuersignals von den ersten Verzögerungseinstellmitteln an die ersten und zweiten Verzögerungsleitungen bei Verriegeln des Steuersignals von dem ersten Verzögerungseinstellmittel durch das Ausgangssignal der ersten Verzögerungsleitung.

18. Schleifeneinrichtung nach Anspruch 16 oder 17, weiter umfassend eine zweite Verriegelungsschaltung zum Zuführen des Steuersignals von den zweiten Verzögerungseinstellmitteln an die dritten und vierten Verzögerungsleitungen nach Verriegeln des Steuersignals durch den Datenausgangstakt.

19. Laufzeit-verriegelte Schleifeneinrichtung, umfassend eine erste Laufzeit-verriegelte Schleife und eine zweite Laufzeit-verriegelte Schleife; wobei die erste Schleife umfaßt:
eine erste Verzögerungsleitung, die ein Taktsignal empfängt, das man als Ergebnis der Frequenzteilung eines Taktsignals durch einen Frequenzteiler, das von einem Eingangspuffer mit einem daran angelegten Taktsignal ausgegeben wird, erhält, zum Ausgeben eines Signals, das man durch Verzögern des Frequenz-geteilten Taktsignals erhält, von einem Ausgangsanschluß, der aus einer Mehrzahl Ausgangsanschlüsse mit sich voneinander unterscheidenden Lauf- oder Verzögerungszeiten ausgewählt wird;
eine zweite Verzögerungsleitung, die von der ersten Verzögerungsleitung ein Ausgangssignal empfängt, zum Ausgeben eines durch Verzögern des Ausgangssignals der ersten Verzögerungsleitung erhaltenen Signals von einem Ausgangsanschluß, der aus einer Mehrzahl von Ausgangsanschlüssen mit sich voneinander unterscheidenden Lauf- oder Verzögerungszeiten ausgewählt wird;
einen ersten Phasendetektor, der das Frequenz-geteilte Taktsignal und ein von der zweiten Verzögerungsleitung ausgegebenes Signal empfängt, zum Ermitteln der Phasendifferenz zwischen den zwei Signalen; und
einen ersten Zähler, der ein Ausgangssignal von dem ersten Phasendetektor empfängt, zum Verändern des Zählwertes gemäß einer Phasenvoreil-/-nacheilbeziehung, dargestellt durch den Ausgang des ersten Phasendetektors, und zum Ausgeben eines Anschluß-Selektionssignals, das die Ausgangsanschlüsse der ersten und zweiten Verzögerungsleitungen umschaltet;
eine zweite Laufzeit-verriegelte Schleifenschaltung umfassend:
eine dritte Verzögerungsleitung, die das Frequenz-geteilte, von der Frequenzteilungsschaltung ausgegebene Taktsignal empfängt, zum Ausgeben eines durch Verzögern des Frequenz-geteilten Taktsignals erhaltenden Signals von einem Ausgangsanschluß, der aus einer Mehrzahl Ausgangsanschlüsse mit sich voneinander unterscheidenden Lauf- oder Verzögerungszeiten ausgewählt wird;
eine vierte Verzögerungsleitung, die ein Ausgangssignal der ersten Verzögerungsleitung empfängt, zum Ausgeben eines durch Verzögern des Ausgangssignals der ersten Verzögerungsleitung erhaltenen Signals von einem Ausgangsanschluß, der aus einer Mehrzahl Ausgangsanschlüsse mit sich voneinander unterscheidenden Verzögerungszeiten ausgewählt wird;
einen ersten Multiplexer, der die Ausgangssignale der dritten und vierten Verzögerungsleitungen empfängt, zum Ausgeben eines Signals, bei dem die Zeitsteuerung bzw. der Zeitverlauf der ansteigenden und abfallenden Ränder eines Impulses durch die ansteigenden Ränder der betreffenden der zwei Ausgangssignale und die Zeitsteuerung bzw. der Zeitverlauf der ansteigenden und abfallenden Ränder eines nachfolgenden Impulses durch die abfallenden Ränder der betreffenden der zwei Ausgangssignale bestimmt werden;
Verzögerungsmittel zum Verzögern des von dem ersten Multiplexer ausgegebenen Signals um eine vorbestimmte Zeitlänge/-dauer;
einen zweiten Phasendetektor, der das von dem Eingangspuffer ausgegebene Taktsignal und ein von den Verzögerungsmitteln ausgegebenes Signal empfängt, zum Ermitteln der Phasendifferenz zwischen den zwei Signalen; und
einen zweiten Zähler, der ein Ausgangssignal von dem zweiten Phasendetektor empfängt, zum Ändern des Zählwertes gemäß der Phasenvoreil-/-nacheilbeziehung, dargestellt durch den Ausgang des zweiten Phasendetektors, und zum Ausgeben eines Anschluß-Selektionssignals, das die Ausgangsanschlüsse der dritten und vierten Verzögerungsleitungen umschaltet.

20. Laufzeit-verriegelte Schleifeneinrichtung umfassend eine erste Laufzeit-verzögerte Schleife und eine zweite Laufzeit-verzögerte Schleife:
wobei die erste Lauf-verzögerte Schleife umfaßt:
eine erste Verzögerungsleitung, die ein von einem Eingangspuffer mit einem daran angelegten Taktsignal ausgegebenes Taktsignal empfängt, zum Ausgeben eines durch Verzögern des von dem Eingangspuffer erhaltenen Taktsignals von einem Ausgangsanschluß, der aus einer Mehrzahl Ausgangsanschlüsse mit sich voneinander unterscheidenden Lauf- oder Verzögerungszeiten ausgewählt wird;
eine zweite Verzögerungsleitung, die von der ersten Verzögerungsleitung ein Ausgangssignal empfängt, zum Ausgeben eines durch Verzögern des Ausgangssignals der ersten Verzögerungsleitung erhaltenen Signals von einem Ausgangsanschluß, der aus einer Mehrzahl von Ausgangsanschlüssen mit sich voneinander unterscheidenden Lauf- oder Verzögerungszeiten ausgewählt wird;
einen ersten Phasendetektor, der das Taktsignal von dem Eingangspuffer und ein von der zweiten Verzögerungsleitung ausgegebenes Signal empfängt, um die Phasendifferenz zwischen den zwei Signalen zu ermitteln; und
einen ersten Zähler, der ein Ausgangssignal von dem ersten Phasendetektor empfängt, zum Verändern des Zählwertes gemäß einer Phasenvoreil-/-nacheilbeziehung, dargestellt durch den Ausgang des ersten Phasendetektors, und zum Ausgeben eines Anschluß-Selektionssignals, das die Ausgangsanschlüsse der ersten und zweiten Verzögerungsleitungen umschaltet; und
einen ersten Ausrichter/Abgleicher, der das Ausgangssignal der ersten Verzögerungsleitung als Verriegelungszeitsteuersignal zum Verriegeln des Anschluß-Selektionssignals, das von dem ersten Zähler ausgegeben wird, empfängt und das verriegelte Signal den ersten und zweiten Verzögerungsleitungen zuführt; und
wobei die zweite Laufzeit-verriegelte Schleifenschaltung umfaßt:
eine dritte Verzögerungsleitung, die das von dem Eingangspuffer ausgegebene Taktsignal empfängt, zum Ausgeben eines durch Verzögern des Taktsignals von dem Eingangspuffer erhaltenden Signals von einem Ausgangsanschluß, der aus einer Mehrzahl Ausgangsanschlüsse mit sich voneinander unterscheidenden Lauf- oder Verzögerungszeiten ausgewählt wird;
eine vierte Verzögerungsleitung, die ein Ausgangssignal der ersten Verzögerungsleitung empfängt, zum Ausgeben eines durch Verzögern des Ausgangssignals der ersten Verzögerungsleitung erhaltenen Signals von einem Ausgangsanschluß, der aus einer Mehrzahl Ausgangsanschlüsse mit sich voneinander unterscheidenden Verzögerungszeiten ausgewählt wird;
einen ersten Multiplexer, der die Ausgangssignale der dritten und vierten Verzögerungsleitungen empfängt, zum Ausgeben eines Signals, bei dem die Zeitsteuerung der ansteigenden und abfallenden Ränder eines Impulses durch die ansteigenden Ränder der betreffenden der zwei Ausgangssignale und die Zeitsteuerung der ansteigenden und abfallenden Ränder eines nachfolgenden Impulses durch die abfallenden Ränder der betreffenden der zwei Ausgangssignale bestimmt werden;
Verzögerungsmittel zum Verzögern des von dem ersten Multiplexer ausgegebenen Signals für eine vorbestimmte Zeitlänge;
einen zweiten Phasendetektor, der das von dem Eingangspuffer ausgegebene Taktsignal und ein von den Verzögerungsmitteln ausgegebenes Signal empfängt, zum Ermitteln der Phasendifferenz zwischen den zwei Signalen;
einen zweiten Zähler, der ein Ausgangssignal von dem zweiten Phasendetektor empfängt, zum Ändern des Zählwertes gemäß der Phasenvoreil-/-nacheilbeziehung, dargestellt durch den Ausgang des zweiten Phasendetektors, und zum Ausgeben eines Anschluß-Selektionssignals, das die Ausgangsanschlüsse der dritten und vierten Verzögerungsleitungen umschaltet; und
einen zweiten Ausrichter, der das Ausgangssignal des ersten Multiplexers als Verriegelung-Zeitsteuersignal empfängt, zum Verriegeln des Anschluß-Selektionssignals, das vom zweiten Zähler ausgegeben ist, und zum Zuführen dieses Signals an die dritten und vierten Verzögerungsleitungen.

21. Laufzeit-verriegelte Schleifeneinrichtung, umfassend:
eine Verzögerungsleitung, die ein Taktsignal empfängt, das von dem Eingangspuffer, an den das Taktsignal angelegt wird, ausgegeben wird, zum Ausgeben eines durch Verzögern des Taktsignals von dem Eingangspuffer erhaltenen Signals von einem Ausgangsanschluß, der aus einer Mehrzahl Ausgangsanschlüsse mit sich voneinander unterscheidenden Lauf- oder Verzögerungszeit ausgewählt wird;
Verzögerungsmittel zum Verzögern des von dem ersten Multiplexer ausgegebenen Signals um eine vorbestimmte Zeitdauer;
einen Zähler, der ein Ausgangssignal von dem Phasendetektor empfängt, zum Verändern des Zählwerts gemäß einer Phasenvoreil-/-nacheilbeziehung, dargestellt durch den Ausgang des Phasendetektors, und zum Ausgeben eines Anschluß-Selektionssignals, das den Ausgangsanschluß der Verzögerungsleitung umschaltet; und
einen Ausrichter oder Abgleicher, der das Ausgangssignal der Verzögerungsleitung als Verriegelungssignal empfängt, zum Verriegeln/Sperren des von dem Zähler ausgegebenen Anschluß-Selektionssignals und zum Zuführen des verriegelten Signals an die Verzögerungsleitung.

22. Laufzeit-verriegelte Schleifeneinrichtung nach Anspruch 19 oder 20, bei der der erste Multiplexer umfaßt:
eine erste Signalerzeugungsschaltung, die das Ausgangssignal der dritten Verzögerungsleitung empfängt, zum Ausgeben eines Impulssignals einer vorbestimmten Impulsbreite bei positiv und negativ verlaufenden Übergängen des Ausgangssignals der dritten Verzögerungsleitung;
eine zweite Signalerzeugungsschaltung, die das Ausgangssignal der vierten Verzögerungsleitung empfängt, zum Ausgeben eines Impulssignals einer vorbestimmten Impulsbreite bei positiv und negativ verlaufenden Übergängen des Ausgangssignals der vierten Verzögerungsleitung; und
erste und zweite Transistoren zueinander entgegengesetzter Leitfähigkeitstypen, die zwischen einer Energiezuführung hohen und einer Energiezuführung niedrigen Potentials zum Erzeugen eines Ausgangssignals von einem Verbindungsknoten der ersten und zweiten Transistoren in Serie geschaltet sind;
wobei ein durch Invertieren eines Ausgangssignals der ersten Signalerzeugungsschaltung erhaltenes Signal einem Steueranschluß des ersten Transistors zugeführt wird; und wobei
ein durch Verzögern eines Ausgangssignals der zweiten Signalerzeugungsschaltung erhaltenes Signal einem Steueranschluß des zweiten Transistors zugeführt wird.

23. Laufzeit-verriegelte Schleifeneinrichtung nach Anspruch 19 oder 20, wobei die erste Verzögerungsleitung umfaßt:
eine erste Grobverzögerungsleitung;
eine erste Feinverzögerungsleitung, die ein Ausgangssignal der ersten Grobverzögerungsleitung empfängt;
eine zweite Feinverzögerungsleitung, die ein durch Invertieren des Ausgangssignals der ersten Grobverzögerungsleitung durch einen Inverter erhaltenes Signal empfängt; und
einen vierten Multiplexer, der die Ausgangssignale der ersten und zweiten Feinverzögerungsleitungen empfängt, zum Aufbauen eines Eintaktsignals; und wobei
die zweite Verzögerungsleitung umfaßt:
eine zweite Grobverzögerungsleitung;
eine dritte Feinverzögerungsleitung, die ein Ausgangssignal der zweiten Grobverzögerungsleitung empfängt;
eine vierte Feinverzögerungsleitung, die ein durch Invertieren des Ausgangssignals der zweiten Grobverzögerungsleitung durch einen Inverter erhaltenes Signal empfängt;
einen fünften Multiplexer, der die Ausgangssignale der dritten und vierten Feinverzögerungsleitungen empfängt, zum Aufbauen eines Eintaktsignals.

24. Laufzeit-verriegelte Schleifeneinrichtung nach einem der Ansprüche 19, 20 und 23, wobei die dritte Verzögerungsleitung umfaßt:
eine dritte Grobverzögerungsleitung;
eine fünfte Feinverzögerungsleitung, die ein Ausgangssignal der dritten Grobverzögerungsleitung empfängt; und
eine sechste Feinverzögerungsleitung, die ein durch Invertieren des Ausgangssignals der dritten Grobverzögerungsleitung durch einen Inverter erhaltenes Signal empfängt;
wobei die vierte Verzögerungsleitung umfaßt:
eine vierte Grobverzögerungsleitung;
eine siebte Feinverzögerungsleitung, die ein Ausgangssignal der vierten Grobverzögerungsleitung empfängt; und
eine achte Feinverzögerungsleitung, die ein durch Invertieren des Ausgangssignals der vierten Grobverzögerungsleitung durch einen Inverter erhaltenes Signal empfängt; und wobei
der erste Multiplexer, der die ersten bis vierten, von den entsprechenden fünften bis achten Verzögerungsleitungen ausgegebenen verzögerten Signale empfängt, ein Signal ausgibt, von dem der Zeitverlauf der ansteigenden und abfallenden Ränder desselben durch die ansteigenden Ränder entsprechender der ersten und vierten verzögerten Signale bestimmt wird, und ein Signal ausgibt, von dem die Zeitsteuerung der ansteigenden und abfallenden Ränder desselben durch die ansteigenden Ränder entsprechender der zweiten und dritten verzögerten Signale bestimmt wird.

25. Laufzeit-verriegelte Schleifeneinrichtung nach Anspruch 19, weiter umfassend einen ersten Ausrichter, der das von der ersten Verzögerungsleitung ausgegebene Signal als Verriegelung-Zeitablaufsignal empfängt, zum Verriegeln des Anschluß-Selektionssignals, das vom ersten Zähler ausgegeben wird, und zum Zuführen des verriegelten Signals an die ersten und zweiten Verzögerungsleitungen.

26. Laufzeit-verriegelte Schleifeneinrichtung nach Anspruch 19 oder 25, weiter umfassend einen zweiten Ausrichter, der das Ausgangssignal des ersten Multiplexers als Verriegelung-Zeitablaufsignal empfängt, zum Verriegeln des Anschluß-Selektionssignals, das von dem zweiten Zähler ausgegeben ist, und zum Zuführen des verriegelten Signals an die dritten und vierten Verzögerungsleitungen.

27. Laufzeit-verriegelte Schleifeneinrichtung nach Anspruch 19, wobei die Frequenzteilungsschaltung eine durch zwei teilende Frequenzteilungsschaltung zum Ausgeben eines Signals ist, das eine durch Halbieren der Frequenz des in diese eingegebenen Signals erhaltene Frequenz aufweist.