DE10223738B4 - Verfahren zur Verbindung integrierter Schaltungen - Google Patents
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Abstract
Verfahren
zur Verbindung integrierter Schaltungen, insbesondere von Chips,
mit den Schritten:
Bereitstellen einer Mehrzahl erster integrierter Schaltungen (C1), welche auf einer ersten Hauptfläche (HF2) erste Umverdrahtungseinrichtungen (K, BP, 4, 41–48, 161–168) aufweist, und einer entsprechenden Mehrzahl zweiter integrierter Schaltungen (C2), welche auf einer zweiten Hauptfläche (HF2) zweite Umverdrahtungseinrichtungen (K, BP, 4, 61–68, 261–268) aufweisen; in Form von Chippaaren;
wobei jeweils mindestens eine der ersten Umverdrahtungseinrichtungen (K, BP, 4, 41–48, 161–168) und zweiten Umverdrahtungseinrichtungen (K, BP, 4, 61–68, 261–268) mehrere erhöhte Kontaktflächen (161–168, 261–268) aufweist, welche auf jeweiligen elastischen Erhebungen (31–38, 51–58) liegen und die jeweils andere der ersten Umverdrahtungseinrichtungen (K, BP, 4, 41–48, 161–168) und zweiten Umverdrahtungseinrichtungen (K, BP, 4, 61–68, 261–268) mehrere nicht-erhöhte Kontaktflächen (61–68, 41–47) aufweist, welche zu den erhöhten Kontaktflächen (161–168, 261–268) ausrichtbar sind;
Montieren der ersten integrierten Schaltungen (C1) auf ein jeweiliges Substrat (P);
Aufbringen eines flüssigen Klebemittels (300) auf jeweils mindestens...
Bereitstellen einer Mehrzahl erster integrierter Schaltungen (C1), welche auf einer ersten Hauptfläche (HF2) erste Umverdrahtungseinrichtungen (K, BP, 4, 41–48, 161–168) aufweist, und einer entsprechenden Mehrzahl zweiter integrierter Schaltungen (C2), welche auf einer zweiten Hauptfläche (HF2) zweite Umverdrahtungseinrichtungen (K, BP, 4, 61–68, 261–268) aufweisen; in Form von Chippaaren;
wobei jeweils mindestens eine der ersten Umverdrahtungseinrichtungen (K, BP, 4, 41–48, 161–168) und zweiten Umverdrahtungseinrichtungen (K, BP, 4, 61–68, 261–268) mehrere erhöhte Kontaktflächen (161–168, 261–268) aufweist, welche auf jeweiligen elastischen Erhebungen (31–38, 51–58) liegen und die jeweils andere der ersten Umverdrahtungseinrichtungen (K, BP, 4, 41–48, 161–168) und zweiten Umverdrahtungseinrichtungen (K, BP, 4, 61–68, 261–268) mehrere nicht-erhöhte Kontaktflächen (61–68, 41–47) aufweist, welche zu den erhöhten Kontaktflächen (161–168, 261–268) ausrichtbar sind;
Montieren der ersten integrierten Schaltungen (C1) auf ein jeweiliges Substrat (P);
Aufbringen eines flüssigen Klebemittels (300) auf jeweils mindestens...
Description
- Die vorliegende Erfindung betrifft ein Verfahren zur Verbindung integrierter Schaltungen.
- Obwohl prinzipiell auf beliebige integrierte Schaltungen anwendbar, werden die vorliegende Erfindung sowie die ihr zugrundeliegende Problematik in bezug auf Chips mit integrierten Schaltungen in Silizium-Technologie erläutert.
- Übliche Verfahren zur Verbindung von Chips mit integrierten Schaltungen beinhalten die Verwendung von Substraten, welche zwischen zwei Chips angeordnet werden, sowie Bonddraht- oder Lotkugel-Verbindungen zum Substrat. Als Substrate werden üblicherweise leiterplattenähnliche Polymer-Substrate oder sogenannte Leadframes verwendet.
- Die Verwendung von Substraten zwischen den Chips weisen folgende Nachteile auf. Sie erhöhen den Abstand zwischen zwei Chips stark, was zu einer großen Stapelhöhe führt. Sie sind auf verhältnismäßig große Abstände der Kontaktflächen beschränkt. Sie können nicht in Parallelprozessen, beispielsweise auf Waferebene, angewendet werden. Zusätzliche Verbindungselemente, wie z.B. Drahtbonds oder Bumps, müssen bereitgestellt werden, um die Verbindung zwischen der Umverdrahtungsebene auf dem Chip und dem zwischengesetzten Substrat zu bewerkstelligen.
- Die Verwendung von Lotkugeln zur Kontaktierung des Substrates bringen weitere Nachteile mit sich. Um die Stapelhöhe möglichst klein zu halten, können sinnvollerweise nur sehr kleine Lotkugeln verwendet werden. Die Herstellung dieser sehr kleinen Lotkugeln erfolgt üblicherweise mittels elektrochemischer (galvanischer) Abscheidung auf einer photostrukturierten Oberfläche. Zusammen mit der Erzeugung einer Lotstoppschicht erfordert diese Technologie zwei zusätzliche Lithographieschritte. Darüber hinaus sind Lothügel mechanisch nicht stabil genug, weshalb sie im nachhinein unterfüllt werden müssen. Insgesamt machen diese Nachteile die Lothügel-Technologie zu einer sehr teuren Technologie.
- Aus der WO 01/75969 A1 ist ein Chip mit einer integrierten Schaltung und einer Umverdrahtung auf einer Oberfläche mit metallbeschichteten Erhebungen zum elektrischen Verbinden der Schaltung bekannt, wobei die Erhebungen ein elastisches Material und jeweils auf ihrer Kuppe eine metallische Kontaktfläche sowie auf ihrer Hangseite oder in ihrem Volumen einen Leitungspfad aufweisen, der zwischen dem Kontaktfläche und einer Leiterbahn angeordnet ist.
-
8 –10 sind schematische Darstellungen der Herstellung einer aus der WO 01/75969 A1 bekannten integrierten Schaltung mit einer Umverdrahtungsebene mit elastischen Erhebungen. - Mit Bezug auf
8 bezeichnet Bezugszeichen1 einen Halbleiterchip mit einem Anschlussbereich19 einer nicht gezeigten integrierten Schaltung, welche in dem Halbleiterchip untergebracht ist. Auf dem Halbleiterchip1 ist eine isolierende Schicht7 vorgesehen, welche eine Oberfläche13 aufweist, wobei ein Durchgangsloch26 zum Freilegen des Anschlussbereichs19 vorgesehen ist. -
9 zeigt, daß auf der Oberfläche13 der isolierenden Schicht7 eine elastische Erhebung3 mit einer Höhe h vorgesehen wird. Beispielsweise wird dazu elastischein Elastomer auf Silikonbasis eingesetzt, das über eine Lochschablone auf die Oberfläche13 der isolierenden Schicht7 durch ein Druckverfahren aufgebracht wird. Die nicht dargestellte Schablone selbst besteht beispielsweise aus einer perforierten Metall folie. Durch die Einstellung der Viskosität und der Zusammensetzung des Silikons läßt sich die Form und Höhe h der elastischen Erhebung3 gezielt einstellen. -
10 illustriert, wie auf die Oberfläche13 der isolierenden Schicht7 und auf die Oberfläche der elastischen Erhebung3 sowie in das Durchgangsloch26 eine Metallschichtstruktur aufgebracht wird, welche den Anschlussbereich19 über eine Leiterbahn4 auf der isolierenden Schicht7 mit einem Kontaktfläche16 auf der Kuppe der elastischen Erhebung3 verbindet. Hierzu sei angemerkt, daß die Bereiche16 und4 einheitlich oder unterschiedlich strukturiert sein können. Beispielsweise kann der Kontaktfläche16 einen größeren Querschnitt aufweisen als die Leiterbahn4 . - Aus der
DE 42 26 167 A1 und derU.S. 5 898 223 A ist es bekannt, eine Chip-on-Chip-Montage über starr miteinander verbundene Kontaktflächen durchzuführen. - Die
JP 2000232200 A - Die letztere Druckschrift sowie, die
JP 2000114386A - Eine Aufgabe der vorliegenden Erfindung liegt darin, ein einfacheres und kostengünstigeres Verfahren zur Verbindung integrierter Schaltungen und einen entsprechenden Verbund integrierter Schaltungen zu schaffen.
- Erfindungsgemäß wird diese Aufgabe durch das Verfahren zur Verbindung integrierter Schaltungen nach Anspruch 1.
- Die der vorliegenden Erfindung zugrundeliegende Idee besteht darin, daß die notwendige Umverdrahtungsebene auf den Chips nicht nur für Intra-Chip-Verbindungen genutzt wird, sondern auch für Inter-Chip-Verbindungen.
- Zu diesem Zweck werden vor der Abscheidung der Umverdrahtungsmetallisierung elastische Erhebungen an den Stellen der Chip-Oberfläche erzeugt, an denen später elektrische Verbindungen mit einem weiteren Chip zu errichten sind. Die Höhe der Erhebungen ist vorzugsweise ein bißchen größer als der Zwischenraum zwischen den beiden Chip-Oberflächen nach der Verbindung. Dies läßt sich insbesondere dadurch erreichen, daß das Aushärten eines Verbindungsklebers unter Druck, also mit leicht komprimierten Erhebungen, vollzogen wird. Bei der Bereitstellung der Umverdrahtungsmetallisierung werden ein oder mehrere Leiterbahnen auf der Kuppe der elastischen Erhebungen zusammengeführt.
- Beim Zusammenbringen der Vorderseiten miteinander zu verbindender Chips drücken die Erhebungen mit den darauf zusammengeführten Leiterbahnen auf entsprechende Kontaktflächen des jeweils gegenüberliegenden Chips, was nach Aushärten eines Klebers zu einer stabilen elektrischen Inter-Chip-Verbindung führt. Besonders gute Ergebnisse ließen sich mit Goldoberflächen an den Verbindungspunkten erzielen.
- Die vorliegende Erfindung führt zu einer kostengünstigen Technologie aufgrund weniger Prozessschritten, und zwar weil nur zwei zusätzliche Prozeßschritte erforderlich sind, nämlich die Erzeugung der elastischen Erhebungen an den Verbindungsstellen und der Vorhärtung des Klebers während der unter Anwendung eines vorbestimmten Drucks erzeugten Verbindung der beiden Chips. Auch ist eine Parallelprozessierung von Chips möglich. Materialien mit geringen Kosten können verwendet werden, und schließlich ermöglicht die erfindungsgemäße Technologie eine reduzierte Stapelhöhe.
- Eine Parallelverarbeitung ist unter Verwendung einer heißen Preßplatteähnlich einem Bügeleisen – zur Aushärtung des Verbindungsklebers für eine Mehrzahl von Chip-Paaren gleichzeitig. Schließlich lassen sich aufgrund der Elastizität der Erhebungen Inhomogenitäten in der Höhe der Erhebungen bzw. der Dicke der Leiterbahnbeschichtung kompensieren.
- Der elektrische Kontakt bei Verwendung von Goldoberflächen an den Verbindungsstellen ist sehr stabil, insbesondere unter Druck ausgehärtete Verbindungen haben bei Testversuchen mehr als 3000 Temperaturzyklen zwischen –45°C und 125°C überlebt.
- Als Materialien für die Metallisierung eignen sich insbesondere, aber nicht ausschließlich Gold, sonder auch Titan, Kupfer, Nickel und so weiter. Als Material für die elastischen Erhebungen eignet sich insbesondere das kostengünstiges Silikon mit einem niedrigen Elastizitätsmodul (< 1000 MPa insbesondere < 10 MPa).
- In den Unteransprüchen finden sich vorteilhafte Weiterbildungen und Verbesserungen des jeweiligen Gegenstandes der Erfindung.
- Ein Ausführungsbeispiel der Erfindung ist in den Zeichnungen dargestellt und in der nachfolgenden Beschreibung näher erläutert.
- Es zeigen:
-
1a , b schematische Darstellungen eines ersten Chips mit einer integrierten Schaltung in Silizium-Technologie zur Verwendung bei einer Ausführungsform des Verfahrens gemäss der vorliegenden Erfindung, und zwar1a in Draufsicht und1b im Schnitt entlang einer Linie A-A' in1a ; -
2a , b schematische Darstellungen eines zweiten Chips mit einer integrierten Schaltung in Silizium-Technologie zur Verwendung bei der Ausführungsform des Verfahrens gemäss der vorliegenden Erfindung, und zwar2a in Draufsicht und2b im Schnitt entlang einer Linie A-A' in2a ; -
3a , b schematische Darstellungen der Vormontage des ersten Chips von1b auf ein Substrat bei der Ausführungsform des Verfahrens gemäss der vorliegenden Erfindung; -
4a –c schematische Darstellungen der Montage des zweiten Chips von2b auf den montierten ersten Chip gemäss3b bei der Ausführungsform des Verfahrens gemäss der vorliegenden Erfindung; -
5a –c schematische Darstellungen eines Verbundes des ersten und des zweiten Chips bei der Ausführungsform des Verfahrens gemäss der vorliegenden Erfindung, wobei5b und5c Ausschnittsvergrösserungen von5a sind, welche zwei aufeinanderfolgende Prozessstadien wiedergeben; -
6 ,7 schematische Darstellungen der weiteren Montage des Verbundes von5a ; und -
8 –10 schematische Darstellungen der Herstellung einer aus der WO 01/75969 A1 bekannten integrierten Schaltung mit einer Umverdrahtungsebene mit elastischen Erhebungen. - In den Figuren bezeichnen gleiche Bezugszeichen gleiche oder funktionsgleiche Bestandteile.
-
1a , b sind schematische Darstellungen eines ersten Chips mit einer integrierten Schaltung in Silizium-Technologie zur Verwendung bei einer Ausführungsform des Verfahrens gemäss der vorliegenden Erfindung, und zwar1a in Draufsicht und1b im Schnitt entlang einer Linie A-A' in1a . - In
1a , b bezeichnet Bezugszeichen C1 einen ersten Halbleiterchip mit einer nicht näher gezeigten integrierten Schaltung. Auf der Hauptfläche HF1 des Halbleiterchips C1 ist die bekannte isolierende Schicht7 vorgesehen, auf der sich die Metallisierung der Umverdrahtung befindet. Insbesondere umfaßt die Metallisierung der Umverdrahtung Bondflächen BP, Leiterbahnen4 , Kontakte K zu den Anschlussbereichen19 , welche in einer zentralen Kontaktreihe KR1 angeordnet sind, sowie Kontaktflächen161 bis168 und41 bis48 . Dabei sind die Kontaktflächen161 bis168 auf entsprechenden elastischen Erhebungen31 bis38 angeordnet, wohingegen die Kontaktflächen41 bis48 unmittelbar auf der isolierenden Schicht7 angeordnet sind. Die Kontaktflächen161 bis168 bzw.41 bis48 und die Bondflächen BP sowie die Kontakte K sind gleichsam verbreiterte Bereiche der Leiterbahnen4 und werden im selben Herstellungsschritt wie diese erzeugt. - Die Herstellung des Halbleiterchips C1 mit dieser Umverdrahtung geschieht in der aus der WO 01/75969 A1 bekannten Art und Weise.
-
2a , b sind schematische Darstellungen eines zweiten Chips mit einer integrierten Schaltung in Silizium-Technologie zur Verwendung bei der Ausführungsform des Verfahrens gemäss der vorliegenden Erfindung, und zwar2a in Draufsicht und2b im Schnitt entlang einer Linie A-A' in2a . - In
2a , b bezeichnet Bezugszeichen C2 einen zweiten Halbleiterchip mit einer nicht näher gezeigten integrierten Schaltung. Auf der Hauptfläche HF2 des Halbleiterchips C2 ist die bekannte isolierende Schicht7 vorgesehen, auf der sich die Metallisierung der Umverdrahtung befindet. Insbesondere umfaßt die Metallisierung der Umverdrahtung Leiterbahnen4 , Kontakte K zu den Anschlussbereichen19 , welche in einer zentralen Kontaktreihe KR2 angeordnet sind, sowie Kontaktflächen261 bis268 und61 bis68 . Dabei sind die Kontaktflächen261 bis268 auf entsprechenden elastischen Erhebungen51 bis58 angeordnet, wohingegen die Kontaktflächen61 bis68 unmittelbar auf der isolierenden Schicht7 angeordnet sind. Die Kontaktflächen261 bis268 bzw.61 bis68 und die Kontakte K sind gleichsam verbreiterte Bereiche der Leiterbahnen4 und werden im selben Herstellungsschritt wie diese erzeugt. - Die Herstellung des Halbleiterchips C2 mit dieser Umverdrahtung geschieht ebenfalls in der aus der WO 01/75969 A1 bekannten Art und Weise.
- Wie der Vergleich von
1a und2a ergibt, sind die Umverdrahtungen der Halbleiterchips C1, C2 derart angeordnet, daß nach dem Umdrehen des Halbleiterchips C2 die auf den elastischen Erhebungen51 bis58 befindlichen Kontaktflächen261 bis268 mit den auf der isolierenden Schicht7 befindlichen Kontaktflächen41 bis48 des ersten Halbleiterchips C1 in Kontakt kommen. - Analog kommen die auf der isolierenden Schicht
7 des zweiten Halbleiterchips C2 liegenden Kontaktflächen61 bis68 mit den auf den elastischen Erhebungen31 bis38 liegenden Kontaktflächen161 bis168 des ersten Halbleiterchips C1 in Berührung. - Mit anderen Worten kommt immer eine jeweilige auf einer elastischen Erhebung liegende Kontaktfläche mit einer auf der isolierenden Schicht
7 liegenden, also nicht erhöhten Kontaktfläche in Berührung. Dadurch läßt sich eine planparallele Verbindungsanordnung der beiden Halbleiterchips C1, C2 erreichen, bei der die Hauptflächen HF1, HF2 zueinander gerichtet sind und bei der der Abstand im unbelasteten Zustand durch die Höhe h der elastischen Erhebungen vorgegeben ist. - Beim vorliegenden Beispiel sind insbesondere die Umverdrahtungen zur in der Chip-Mitte befindlichen Kontaktreihe KR1 bzw. KR2 angeordnet, was Vorteile bei der späteren Verbindung der beiden Halbleiterchips C1, C2 hinsichtlich parasitärer Kapazitäten, Induktivitäten und hinsichtlich der Leitungslängen erbringt.
-
3a , b sind schematische Darstellungen der Vormontage des ersten Chips von1b auf ein Substrat bei der Ausführungsform des Verfahrens gemäss der vorliegenden Erfindung. - Gemäß
3a wird in einem nächsten Prozeßschritt der erste Halbleiterchip C1 auf ein Substrat P über eine Verbindungsschicht VS geklebt bzw. gelötet, und zwar derart, daß seine erste Hauptfläche HF1 nach oben gerichtet ist. - Das Substrat P weist ebenfalls Bondpads BP' auf, die gemäß der Darstellung von
3b über Bonddrähte BD mit den Bondpads BP des ersten Halbleiterchips C1 verbunden werden. Bezugszeichen PKF bezeichnet rückseitige Kontaktflächen des Substrats P, welches seinerseits mit den Bondpads BP' elek trisch leitend verbunden sind. Diese elektrische Verbindung wurde allerdings nicht eingezeichnet. -
4a –c sind schematische Darstellungen der Montage des zweiten Chips von2b auf den montierten ersten Chip gemäss3b bei der Ausführungsform des Verfahrens gemäss der vorliegenden Erfindung. - Wie in
4a bis c illustriert, wird dann der zweite Halbleiterchip C2 umgedreht und seine Hauptfläche HF2 mit einem Klebemittel300 , beispielsweise einem Harzklebemittel, benetzt. Dann wird der benetzte zweite Halbleiterchip C2 gegenüber dem auf das Substrat P montierten ersten Halbleiterchip C1 in die gewünschte Position ausgerichtet, d.h. derart, daß die Kontaktflächen261 bis268 den Kontaktflächen41 bis48 und die Kontaktflächen61 bis68 den Kontaktflächen161 bis168 gegenüberliegen. Anschliessend werden die Kontaktflächen261 bis268 mit den Kontaktflächen41 bis48 und die Kontaktflächen61 bis68 mit den Kontaktflächen161 bis168 in Berührung gebracht. -
5a –c sind schematische Darstellungen eines Verbundes des ersten und des zweiten Chips bei der Ausführungsform des Verfahrens gemäss der vorliegenden Erfindung, wobei5b und5c Ausschnittsvergrösserungen von5a sind, welche zwei aufeinanderfolgende Prozessstadien wiedergeben. - Aus Gründen der Übersichtlichkeit wurden einige bereits eingeführte Bezugszeichen in der Darstellung von
5a weggelassen. - Gemäß
5a wird der obere zweite Halbleiterchip C2 dann mit Druck PR auf den unteren auf dem Substrat P montierten ersten Halbleiterchip C1 gepreßt. - Dabei fließt das Klebemittel
300 in den gesamten Zwischenraum zwischen den Halbleiterchips C1, C2. - Die Ausschnittsvergrößerung von
5b , c erläutert den Vorgang der Verbindung der beiden Halbleiterchips C1, C2 am Beispiel der elastischen Erhebung31 mit der Kontaktfläche161 des ersten Halbleiterchips C1 und der gegenüberliegenden Kontaktflächen62 des zweiten Halbleiterchips C2. - Zunächst sind die beiden Kontaktflächen
161 und62 voneinander beabstandet, und zwischen ihnen befindet sich noch das Klebemittel300 . Die undeformierte elastische Erhebung31 weist dabei eine Höhe h auf. - Dann wird mit Bezug auf
5c der Druck PR auf den oberen zweiten Halbleiterchip C2 angewendet, so daß das Klebemittel300 aus dem Zwischenraum zwischen den Kontaktflächen161 und62 verdrängt wird und diese in eine leitende Verbindung geraten. Dabei deformiert sich die elastische Erhebung31 und weist nun eine Höhe h' auf, welche geringer ist als ihre undeformierte Höhe h. Die Elastizität der elastischen Erhebung31 sowie der weiteren elastischen Erhebungen sorgt dafür, daß so mögliche Unebenheiten ausgeglichen werden können. - Im Zustand gemäß
5c erfolgt dann ein Vorhärten des Klebemittels 300, um den Zustand mit den deformierten elastischen Erhebungen einzufrieren, was einerseits dafür sorgt, daß die elektrische Verbindung unter Vorspannung erhalten bleibt und andererseits, daß die Unebenheiten ausgeglichen bleiben. - In diesem Zusammenhang sei erwähnt, daß das Vorhärten bzw. Aushärten des Klebemittels
300 entweder dadurch bewirkt werden kann, daß die Einrichtung zur Erzeugung des Druckes PR eine Heizplatte bzw. ein Heizstempel ist, oder extern durch Einstrahlung von Strahlung vollzogen werden kann. - Hierfür ist eine Parallelverarbeitung einer Vielzahl von Chippaaren möglich.
-
6 ,7 sind schematische Darstellungen der weiteren Montage des Verbundes von5a . - Gemäß der Darstellung von
6 erfolgt nach dem vollständigen Aushärten des Klebemittels300 eine Verkapselung der verbundenen Halbleiterchips C1, C2 sowie der seitlich herausgeführten elektrischen Verbindungen mit den Bonddrähten BD durch ein Umgießen bzw. Umformen mit einem Epoxyharz oder einer ähnlichen Substanz zur Bildung eines mechanischen Schutzes VK. - Schließlich mit Bezug auf
7 werden dann Lotkügelchen LK auf die rückseitigen Kontaktflächen PKF des Substrats P aufgebracht, um zu ermöglichen, daß der verpackte Chip-Verbund auf eine übliche Schaltungsplatte o.ä. montiert werden kann. - Obwohl die vorliegende Erfindung vorstehend anhand eines bevorzugten Ausführungsbeispiels beschrieben wurde, ist sie darauf nicht beschränkt, sondern auf vielfältige Art und Weise modifizierbar.
-
- 1, C1, C2
- Halbleiterchip
- BP, BP'
- Bondpad
- 7
- isolierende Schicht
- 4
- Leiterbahn
- 31–38, 51–58
- elastische Erhebung
- 16, 161–168, 261–268, 41–48, 61–68
- Kontaktflächen
- HF1, HF2
- Hauptflächen
- 19
- Anschlussbereich
- P
- Substrat
- PKF
- Rückseitenkontaktfläche von P
- BD
- Bonddraht
- PR
- Druck
- 300
- Kleber
- LK
- Lotkugel
- 13
- Oberseite
- 26
- Durchgangsloch
- VK
- Verpackung
Claims (2)
- Verfahren zur Verbindung integrierter Schaltungen, insbesondere von Chips, mit den Schritten: Bereitstellen einer Mehrzahl erster integrierter Schaltungen (C1), welche auf einer ersten Hauptfläche (HF2) erste Umverdrahtungseinrichtungen (K, BP,
4 ,41 –48 ,161 –168 ) aufweist, und einer entsprechenden Mehrzahl zweiter integrierter Schaltungen (C2), welche auf einer zweiten Hauptfläche (HF2) zweite Umverdrahtungseinrichtungen (K, BP,4 ,61 –68 ,261 –268 ) aufweisen; in Form von Chippaaren; wobei jeweils mindestens eine der ersten Umverdrahtungseinrichtungen (K, BP,4 ,41 –48 ,161 –168 ) und zweiten Umverdrahtungseinrichtungen (K, BP,4 ,61 –68 ,261 –268 ) mehrere erhöhte Kontaktflächen (161 –168 ,261 –268 ) aufweist, welche auf jeweiligen elastischen Erhebungen (31 –38 ,51 –58 ) liegen und die jeweils andere der ersten Umverdrahtungseinrichtungen (K, BP,4 ,41 –48 ,161 –168 ) und zweiten Umverdrahtungseinrichtungen (K, BP,4 ,61 –68 ,261 –268 ) mehrere nicht-erhöhte Kontaktflächen (61 –68 ,41 –47 ) aufweist, welche zu den erhöhten Kontaktflächen (161 –168 ,261 –268 ) ausrichtbar sind; Montieren der ersten integrierten Schaltungen (C1) auf ein jeweiliges Substrat (P); Aufbringen eines flüssigen Klebemittels (300 ) auf jeweils mindestens eine der ersten und zweiten Hauptfläche (HF1, HF2 ); Ausrichten der jeweiligen ersten und zweiten Hauptfläche (HF1, HF2), so dass die nicht-erhöhten Kontaktflächen (61 –68 ,41 –47 ) die entsprechenden erhöhten Kontaktflächen (161 –168 ,261 –268 ) elektrisch kontaktieren; und Gegeneinanderpressen der jeweiligen ersten und zweiten Hauptfläche (HF1, HF2) durch gleichzeitiges Ausüben von Druck auf die Mehrzahl zweiter integrierter Schaltungen (C2) unter Verwendung einer Pressplatte, so dass die erhöhten Kontaktflächen (161 –168 ,261 –268 ) deformiert werden; Aushärten des Klebemittels (300 ) zur festen Verbindung der jeweiligen ersten und zweiten integrierten Schaltungen (C1, C2); wobei das Aushärten des Klebemittels (300 ) zumindest teilweise erfolgt, während die erhöhten Kontaktflächen (161 –168 ,261 –268 ) deformiert sind, so dass die Deformationen eingefroren werden. - Verfahren nach Anspruch 1, dadurch gekennzeichnet, daß vor dem Ausrichten Kontaktflächen (BP') auf dem Substrat (P) zu Kontaktflächen (BP) auf dem Randbereich der jeweiligen ersten Hauptfläche (HF1) durch Bonddrähte (BD) verbun den werden und die Bonddrähte (BD) im jeweiligen Zwischenraum zwischen den ersten und zweiten integrierten Schaltungen (C1, C2) im Klebemittel (
300 ) eingebettet werden.
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