DE102010046214A1

DE102010046214A1 - Wafer test structure has interface that is connected to integrated test circuit, for receiving and outputting test data

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Publication number: DE102010046214A1
Application number: DE201010046214
Authority: DE
Inventors: Stefan Rueping; Dr. Sigl Georg; Andreas Wenzel
Original assignee: Infineon Technologies AG
Current assignee: Infineon Technologies AG
Priority date: 2010-09-21
Filing date: 2010-09-21
Publication date: 2012-03-22

Abstract

The wafer test structure (10) has an integrated test circuit (30) for testing production parameters of the wafer (20). An interface (35) is connected to integrated test circuit, for receiving and outputting test data. An independent claim is included for method for testing wafer.

Description

Die vorliegende Erfindung betrifft eine Teststruktur auf einem Wafer, wobei auf dem Wafer ein integrierter Schaltkreis angeordnet ist, ein Verfahren zum Testen eines Wafers und eines darauf aufgebrachten integrierten Schaltkreises sowie ein Verfahren zum Beschreiben eines Speichers eines integrierten Schaltkreises auf einem Wafer.The present invention relates to a test structure on a wafer, wherein an integrated circuit is disposed on the wafer, a method for testing a wafer and an integrated circuit applied thereto, and a method for writing a memory of an integrated circuit on a wafer.

Insbesondere aufgrund des stetig ansteigenden Kostendrucks in der Halbleiterindustrie ist man bemüht, die Packungsdichte an integrierten Schaltungen auf einem Wafer zu erhöhen und Fehler im Produktionsprozess möglichst früh zu erkennen. Der Ausschuss sowie die Prozessdurchlaufzeiten sollen hierbei so gering wie möglich gehalten werden.In particular, due to the ever increasing cost pressure in the semiconductor industry, efforts are being made to increase the packing density of integrated circuits on a wafer and to recognize errors in the production process as early as possible. The committee and the process cycle times should be kept as low as possible.

Ein wesentlicher Kostenfaktor bei der Herstellung von Halbleitern sind die Kosten für das Testen. Diese teilen sich zum einen in Kosten für zusätzliche Prozessdurchlaufzeiten und zum anderen in Kosten für Testvorrichtungen auf. Das Testen von integrierten Schaltungen auf einem Wafer ist oft nur mit erhöhtem Aufwand durchführbar, da die Anzahl und Größe von (Test-)Pads aus Kostengründen gering gehalten wird. Durch die immer größer werdenden Packungsdichten und kleiner werdenden Halbleiterbausteine und Pads, steigen auch die Kosten für die zum parallelen Testen notwendigen Nadelkarten. Zurzeit werden Ansätze diskutiert, bei denen man die Anzahl der erforderlichen (Test-)Pads und damit der notwendigen Nadeln pro Halbleiterbaustein minimiert und viele Tests mittels einer speziellen Testsoftware auf dem Produktchip durchführt. Da die Testsoftware in einem Speicher in der Regel im ROM-Bereich angeordnet ist, können zurzeit nur Halbleiterbausteine mit einem ROM-Bereich solche Tests durchführen.A significant cost factor in the production of semiconductors is the cost of testing. These are divided on the one hand in costs for additional process cycle times and on the other hand in costs for test devices. The testing of integrated circuits on a wafer can often only be carried out at great expense, since the number and size of (test) pads is kept low for reasons of cost. Due to the ever increasing packing densities and smaller semiconductor components and pads, the costs for the probe cards required for parallel testing also increase. At present, approaches are discussed in which one minimizes the number of required (test) pads and thus the necessary needles per semiconductor device and performs many tests using a special test software on the product chip. Since the test software in a memory is usually arranged in the ROM area, currently only semiconductor devices with a ROM area can perform such tests.

Aus der US 7,443,186 B2 ist ein Wafer mit integrierten Schaltkreisen bekannt, bei dem so genannte Testchips zur Überprüfung und damit zur Steuerung des Fabrikationsprozesses zwischen den Produktchips bzw. in den Sägerahmen angeordnet werden. Die Testchips werden zusammen mit den Produktschips auf den Wafer fabriziert und weisen wesentliche meist produktionskritische Strukturen des Produktchips auf. Die Testchips können über aufgebrachte Pads geprüft und die Fertigungsparameter zeitnah nachjustiert werden. Es werden ausschließlich die Testchips und ihre Strukturen geprüft.From the US 7,443,186 B2 is a wafer with integrated circuits known, are arranged in the so-called test chips for review and thus to control the fabrication process between the product chips or in the saw frame. The test chips are fabricated together with the product chips on the wafer and have essential, mostly production-critical structures of the product chip. The test chips can be checked via applied pads and the production parameters can be readjusted in a timely manner. Only the test chips and their structures are tested.

Aus der US 2008/0157803 A1 ist ein Wafer mit komplexen integrierten Schaltkreisen bekannt, bei dem die integrierten Schaltkreise zusätzliche externe Testpads aufweisen. Die externen Testpads sind hierbei nicht auf, sondern zwischen den integrierten Schaltkreisen angeordnet. Die zusätzlichen Testpads sollen die Anzahl und Länge von Testleitungen auf dem Wafer verringern und gleichzeitig die Testzeiten durch die Möglichkeit von parallelem Testen verringern.From the US 2008/0157803 A1 is a wafer with complex integrated circuits is known in which the integrated circuits have additional external test pads. The external test pads are not on, but arranged between the integrated circuits. The additional test pads are intended to reduce the number and length of test leads on the wafer while reducing test times through the potential for parallel testing.

Der vorliegenden Erfindung liegt daher die Aufgabe zugrunde, eine verbesserte Teststruktur für einen Wafers sowie ein Verfahren zum Testen eines Wafers und eines darauf aufgebrachten integrierten Schaltkreises sowie ein Verfahren zum Beschreiben eines integrierten Schaltkreises auf einem Wafer bereitzustellen, so dass ein einfaches und kostengünstiges Testen und Beschreiben eines Wafers möglich wird.It is therefore an object of the present invention to provide an improved test structure for a wafer, and a method of testing a wafer and integrated circuit thereon, and a method of writing an integrated circuit on a wafer so as to enable simple and inexpensive testing and writing a wafer is possible.

Diese Aufgabe wird durch eine Teststruktur auf einem Wafer mit den Merkmalen des Anspruchs 1 und durch ein Verfahren zum Testen eines Wafers und eines darauf aufgebrachten integrierten Schaltkreises mit den Merkmalen des Anspruchs 14 sowie durch ein Verfahren zum Beschreiben eines Speichers eines integrierten Schaltkreises auf einem Wafer mit den Merkmalen des Anspruchs 16 gelöst.This object is achieved by a test structure on a wafer having the features of claim 1 and by a method for testing a wafer and an integrated circuit mounted thereon with the features of claim 14 and by a method for writing a memory of an integrated circuit on a wafer the features of claim 16 solved.

In einem Ausführungsbeispiel weist ein Wafer eine Teststruktur und einen integrierten Schaltkreis auf, wobei die Teststruktur einen ersten Testschaltkreis zum Testen von zumindest einem Produktionsparameter des Wafers und eine Schnittstelle zum Empfangen und/oder Ausgeben von Daten aufweist, wobei die Schnittstelle mit dem ersten Testschaltkreis und dem integrierter Schaltkreis verbunden oder verbindbar ist. Der integrierte Schaltkreis und die Teststruktur mit dem ersten Testschaltkreis können in verschiedenen Bereichen auf dem Wafer angeordnet sein.In one embodiment, a wafer has a test structure and an integrated circuit, the test structure having a first test circuit for testing at least one production parameter of the wafer and an interface for receiving and / or outputting data, wherein the interface with the first test circuit and the integrated circuit is connected or connectable. The integrated circuit and the test structure with the first test circuit may be disposed in different regions on the wafer.

Der erste Testschaltkreis kann beispielsweise wesentliche, produktionskritische Strukturen des integrierten Schaltkreises aufweisen, die über die Schnittstelle durch ein beispielsweise externes Testgerät getestet werden können. Die so ermittelten Testdaten bzw. Produktionsparameter geben Aufschluss über die Qualität des aktuellen Fertigungsprozesses und ermöglichen eine schnelle Korrektur bzw. Justage desselben bei Abweichungen von den Sollwerten. Produktionsparameter können beispielsweise Rückschlüsse auf sogenannte Front-End-Fertigungsprozesse, wie beispielsweise Sputter-Prozesse, Ätzprozesse, Dotierprozesse und damit verbundene Parameter, wie beispielsweise aufgetretene oder auftretende Temperaturen während des Produktionsprozesses, zulassen.By way of example, the first test circuit can have essential, production-critical structures of the integrated circuit, which can be tested via the interface by means of, for example, an external test device. The test data or production parameters determined in this way provide information about the quality of the current production process and enable a quick correction or adjustment of the same in the event of deviations from the target values. For example, production parameters may allow conclusions to be drawn about so-called front-end manufacturing processes, such as, for example, sputtering processes, etching processes, doping processes and associated parameters, such as temperatures that occur or occur during the production process.

Des Weiteren ist bei dem oben genannten Ausführungsbeispiel der integrierte Schaltkreis ebenfalls mit der Schnittstelle verbunden. Über die Schnittstelle kann beispielsweise der integrierte Schaltkreis getestet und/oder verändert werden. Es ist denkbar, dass über die Schnittstelle beispielsweise Programme in einen Speicher des integrierten Schaltkreises geladen oder aktualisiert werden oder Teile des integrierten Schaltkreises aktiviert bzw. deaktiviert werden.Furthermore, in the above embodiment, the integrated circuit is also connected to the interface. For example, the integrated circuit can be tested and / or changed via the interface. It is conceivable that, for example, programs are loaded or updated into a memory of the integrated circuit or parts of the integrated circuit via the interface integrated circuit enabled or disabled.

In einem weiteren Ausführungsbeispiel weist die Teststruktur einen zweiten Testschaltkreis zum Testen von zumindest einem Funktionsparameter des integrierten Schaltkreises auf, wobei der zweite Testschaltkreis mit dem integrierten Schaltkreis verbunden ist. Der erste Testschaltkreis und der zweite Testschaltkreis können dabei auf einem Baustein angeordnet sein.In a further embodiment, the test structure comprises a second test circuit for testing at least one integrated circuit functional parameter, the second test circuit being connected to the integrated circuit. The first test circuit and the second test circuit can be arranged on a module.

Der zweite Testschaltkreis kann beispielsweise wesentliche Funktionen des integrierten Schaltkreises, wie beispielsweise Schaltverhalten, Laufzeiten, Ansprechspannungen, fehlerfreies Arbeiten des integrierten Schaltkreises usw. testen. Dieses kann beispielsweise intern in Form eines Selbsttests des integrierten Schaltkreises mit interner Testsoftware oder über die Schnittstelle extern durch ein beispielsweise externes Testgerät und Testprogramm oder in einer Kombination von internem Selbsttest und externem Testprogramm vorgenommen werden. Die somit ermittelten Testdaten bzw. Funktionsparameter geben Aufschluss über die Qualität des integrierten Schaltkreises und ermöglichen das Aussortieren von fehlerhaften integrierten Schaltkreisen vor kostenintensiven weiteren Verfahrensschritten, wie beispielsweise dem Packaging.For example, the second test circuit may test for essential functions of the integrated circuit, such as switching behavior, run times, threshold voltages, error-free working of the integrated circuit, and so forth. This can be done internally, for example, in the form of a self-test of the integrated circuit with internal test software or externally via an external test device and test program or in a combination of internal self-test and external test program. The thus determined test data or functional parameters provide information about the quality of the integrated circuit and allow the sorting out of faulty integrated circuits before cost-intensive further process steps, such as packaging.

In einer weiteren Ausführung der Teststruktur kann die Schnittstelle derart konfiguriert sein, dass über die Schnittstelle der zumindest eine Produktionsparameter des Wafers und/oder der zumindest eine Funktionsparameter des integrierten Schaltkreises übertragbar ist. Dadurch kann dieselbe Schnittstelle sowohl für ein Testen des Produktionsprozesses bzw. für das Ausgeben von Testresultaten von Produktionsparametern, als auch für einen Funktionstest des integrierten Schaltkreises nach Beendigung des Produktionsprozesses bzw. Ausgeben von Testresultaten des Funktionstests verwendet werden. Gleichzeitig kann auch die Schnittstelle noch für weitere Funktionen, wie beispielsweise ein Beschreiben des integrierten Schaltkreises mit Information, beispielsweise einer Testsoftware oder eines Datums, verwendet werden. Diese synergetische Nutzung der Schnittstelle ermöglicht daher sowohl eine optimale Flächenausnutzung des Wafers sowie eine Verkürzung der Testzeiten, wodurch ein Kostenvorteil bei der Produktion und bei dem Testen erzielt wird. Durch diesen Kostenvorteil werden die Produktionskosten pro gelieferten Chip wirkungsvoll gesenkt. Damit wird der zunehmenden Verteuerung der Produktionsprozesse und dem hohen Kostendruck in der Halbleiterindustrie Rechnung getragen.In a further embodiment of the test structure, the interface can be configured in such a way that the at least one production parameter of the wafer and / or the at least one functional parameter of the integrated circuit can be transmitted via the interface. As a result, the same interface can be used both for testing the production process or for outputting test results of production parameters, and for a functional test of the integrated circuit after completion of the production process or outputting test results of the function test. At the same time, the interface can also be used for other functions, such as, for example, writing the integrated circuit with information, for example a test software or a date. This synergistic use of the interface therefore allows for both optimal wafer area utilization and test time reduction, thereby providing a cost advantage in production and testing. This cost advantage effectively reduces the cost of production per chip delivered. This takes into account the increasing cost of production processes and the high cost pressure in the semiconductor industry.

In einem weiteren Ausführungsbeispiel ist die Teststruktur zwischen den integrierten Schaltkreisen auf dem Wafer angeordnet. Auf einem Wafer können auch mehrere Teststrukturen angeordnet sein, wobei eine Teststruktur mit den integrierten Schaltkreisen, die dieselbe umgeben, verbunden sein kann.In another embodiment, the test structure is disposed between the integrated circuits on the wafer. Several test structures can also be arranged on a wafer, wherein a test structure can be connected to the integrated circuits that surround it.

In einer weiteren Ausführung der Teststruktur kann die Schnittstelle zum Empfangen und/oder Ausgeben von Daten eine Kontaktfläche bzw. ein Kontakt-Pad und/oder eine kontaktlose Schnittstelle sein. Es können Schnittstellen auf der Teststruktur angeordnet sein, die auf dem integrierten Schaltkreis nicht akzeptierbar bzw. realisierbar wären. Beispielsweise kann die Teststruktur spezielle Kontakt-Pads aufweisen, mit denen ein Speicher des integrierten Schaltkreises von außen beschrieben werden kann.In a further embodiment of the test structure, the interface for receiving and / or outputting data may be a contact pad or a contactless interface. Interfaces may be arranged on the test structure that would be unacceptable or feasible on the integrated circuit. For example, the test structure may have special contact pads, with which a memory of the integrated circuit can be described from the outside.

In einem weiteren Ausführungsbeispiel der Teststruktur kann die Schnittstelle so konfiguriert sein, dass über die Schnittstelle Daten, beispielsweise eine Testsoftware, in einen Speicher des integrierten Schaltkreises geschrieben werden kann. Bei dem Speicher des integrierten Schaltkreises kann es sich beispielsweise um ein RAM oder NVM handeln.In a further exemplary embodiment of the test structure, the interface can be configured such that data, for example a test software, can be written into a memory of the integrated circuit via the interface. The memory of the integrated circuit may be, for example, a RAM or NVM.

In einem weiteren Ausführungsbeispiel ist der integrierte Schaltkreis ohne ein ROM implementiert, das typischerweise beispielsweise für ein Startprogramm und/oder eine Testsoftware verwendet wird. Bei diesem Ausführungsbeispiel ermöglicht der integrierte Schaltkreis ohne ROM einen Flächen- und damit einen Kostenvorteil gegenüber integrierten Schaltkreisen mit ROM. Um nach der Herstellung den integrierten Schaltkreis, beispielsweise einen Chipkartencontroller-Baustein, in Betrieb zu nehmen, kann über die Schnittstelle der Teststruktur ein Startprogramm in einen Speicher des integrierten Schaltkreises, beispielsweise in das RAM oder das NVM, geschrieben werden. Des Weiteren können über die Schnittstelle eine Testsoftware und/oder andere Programme in den integrierten Schaltkreis geschrieben werden. Aus sicherheitstechnischer Sicht ist ein Vorteil dieser Lösung, dass dieser Weg des (Speicher-)Beschreibens nach dem Vereinzeln der Chips nicht mehr möglich und damit abgesichert ist.In another embodiment, the integrated circuit is implemented without ROM, which is typically used for example for a startup program and / or a trial software. In this embodiment, the non-ROM integrated circuit enables area and cost advantages over integrated circuits with ROM. In order to take the integrated circuit, for example a chip card controller module, into operation after production, a start program can be written into a memory of the integrated circuit, for example in the RAM or the NVM, via the interface of the test structure. Furthermore, test software and / or other programs can be written into the integrated circuit via the interface. From a safety point of view, an advantage of this solution is that this way of (memory) writing after separating the chips is no longer possible and thus secured.

Die Teststruktur kann in einem weiteren Ausführungsbeispiel zwei oder mehr integrierte Schaltkreise sowie ein Netzwerk aufweisen, wobei die integrierten Schaltkreise über das Netzwerk mit dem zweiten Testschaltkreis verbunden oder verbindbar sind. Der zweite Testschaltkreis kann so konfiguriert sein, dass er zwei oder mehr integrierte Schaltkreise parallel oder seriell testen kann. Das Netzwerk kann in einem Ausführungsbeispiel zumindest teilweise in dem Sägerahmen des Wafers angeordnet sein. Nach dem Vereinzeln der integrierten Schaltkreise ist bei diesem Ausführungsbeispiel das in dem Sägerahmen angeordnete Netzwerk zerstört und ein unrechtmäßiger Zugriff auf die integrierten Schaltkreise zum Zwecke der Manipulation nur schwer möglich. Eine solche Ausführung ermöglicht beispielsweise eine sichere Verwendung der integrierten Schaltkreise, wenn es sich bei den integrierten Schaltkreisen um Sicherheitscontroller-Bausteine handelt.In another embodiment, the test structure may comprise two or more integrated circuits and a network, wherein the integrated circuits are connected or connectable via the network to the second test circuit. The second test circuit may be configured to test two or more integrated circuits in parallel or serially. The network may in one embodiment be at least partially disposed in the saw frame of the wafer. After the isolation of the integrated circuits, the network arranged in the saw frame is destroyed in this embodiment, and an unlawful access to the integrated circuits for the purpose of manipulation is only possible with difficulty. Such an embodiment allows, for example safe use of the integrated circuits when the integrated circuits are safety controller devices.

Außerdem kann in einem weiteren Ausführungsbeispiel die Teststruktur ganz oder zumindest teilweise im Sägerahmen des Wafers angeordnet sein.In addition, in another embodiment, the test structure may be arranged wholly or at least partially in the saw frame of the wafer.

In den oben genannten Ausführungsbeispielen kann die integrierte Schaltung einen Datenausgang und/oder einen Dateneingang zum Übertragen von Daten an die Teststruktur aufweisen.In the above embodiments, the integrated circuit may include a data output and / or a data input for transferring data to the test structure.

In einem weiteren Ausführungsbeispiel kann der Wafer zwei oder mehr Teststrukturen aufweisen, wobei die Teststrukturen in verschiedenen Bereichen oder in verschiedenen Bausteinen auf dem Wafer angeordnet sein können. Die Teststrukturen können über ein Netzwerk mit mindestens einem der sie umgebenen integrierten Schaltkreise oder untereinander verbunden sein. Eine solche Anordnung verringert die auf dem Wafer angeordneten Netzwerk- bzw. Datenleitungen. Werden mehrere integrierte Schaltkreise über die Schnittstelle einer Teststruktur angesteuert, so ist auch eine Kostenreduktion beim Testen durch die Verwendung von Nadelkarten mit weniger Nadeln gegeben.In a further embodiment, the wafer may have two or more test structures, wherein the test structures may be arranged in different areas or in different building blocks on the wafer. The test structures may be connected via a network to at least one of the integrated circuits surrounding them or to one another. Such an arrangement reduces the network or data lines arranged on the wafer. If several integrated circuits are controlled via the interface of a test structure, there is also a cost reduction in testing through the use of needle cards with fewer needles.

Ein Ausführungsbeispiel eines Verfahrens zum Testen eines Wafers und eines darauf aufgebrachten integrierten Schaltkreises weist die Schritte,

– Erzeugen eines integrierten Schaltkreises auf einem Wafer und eines ersten Testschaltkreises zum Testen von zumindest einem Produktionsparameter des Wafers und eines zweiten Testschaltkreises zum Testen von zumindest einem Funktionsparameter des integrierten Schaltkreises, wobei der zweite Testschaltkreis mit dem integrierten Schaltkreises verbunden oder verbindbar ist,
– Testen von zumindest einem Produktionsparameter des Wafers mit dem ersten Testschaltkreis und darauf basierend Erzeugen von ersten Testdaten,
– Testen von zumindest einem Funktionsparameter des integrierten Schaltkreises mit dem zweiten Testschaltkreis und darauf basierend Erzeugen von zweiten Testdaten,
– Ausgeben der ersten und zweiten Testdaten über eine Schnittstelle auf.

An embodiment of a method for testing a wafer and an integrated circuit applied thereto comprises the steps of

Generating an integrated circuit on a wafer and a first test circuit for testing at least one production parameter of the wafer and a second test circuit for testing at least one integrated circuit operating parameter, the second test circuit being connected or connectable to the integrated circuit,
Testing at least one production parameter of the wafer with the first test circuit and, based thereon, generating first test data,
Testing at least one functional parameter of the integrated circuit with the second test circuit and, based thereon, generating second test data,
Outputting the first and second test data via an interface.

In einem Ausführungsbeispiel eines Verfahrens zum Testen eines Wafers mit zwei oder mehr integrierte Schaltkreisen, testet der zweite Testschaltkreis den zumindest einen Funktionsparameter der integrierten Schaltkreise.In one embodiment of a method of testing a wafer having two or more integrated circuits, the second test circuit tests the at least one integrated circuit functional parameter.

In einem Ausführungsbeispiel eines Verfahrens zum Beschreiben eines Speichers eines integrierten Schaltkreises auf einem Wafer wird der Speicher über eine Schnittstelle beschrieben, wobei die Schnittstelle auf einer Teststruktur zum Testen von zumindest einem Produktionsparameter des Wafers angeordnet ist. Der integrierte Schaltkreis mit dem Speicher und die Teststruktur mit der Schnittstelle können dabei auf verschiedenen Bereichen des Wafers angeordnet sein und beispielsweise über eine Datenleitung bzw. bei mehreren integrierten Schaltkreisen über ein Netzwerk verbunden sein.In one embodiment of a method for writing a memory of an integrated circuit on a wafer, the memory is described via an interface, wherein the interface is arranged on a test structure for testing at least one production parameter of the wafer. The integrated circuit with the memory and the test structure with the interface can be arranged on different regions of the wafer and be connected via a data line or in the case of several integrated circuits via a network, for example.

Nachfolgend werden bevorzugte Ausführungsbeispiele der Teststruktur auf einem Wafer näher erläutert. Es zeigen:In the following, preferred embodiments of the test structure on a wafer will be explained in more detail. Show it:

1 ein Ausführungsbeispiel einer Teststruktur 10 auf einem Wafer 20. 1 an embodiment of a test structure 10 on a wafer 20 ,

2 ein Ausführungsbeispiel einer Teststruktur 10 auf einem Wafer 20. 2 an embodiment of a test structure 10 on a wafer 20 ,

In 1 ist ein erstes Ausführungsbeispiel einer Teststruktur 10 auf einem Wafer 20 dargestellt. Der Wafer 20 weist eine Anzahl von zu vereinzelnden Halbleitersegmenten auf, die jeweils durch horizontale und vertikale Linien, die den Sägelinien entsprechen definiert sind. Der Wafer 20 weist eine Teststruktur 10 und einen integrierten Schaltkreis 30 auf, wobei die Teststruktur 10 einen ersten Testschaltkreis zum Testen von zumindest einem Produktionsparameter des Wafers 20 und eine Schnittstelle 35 zum Empfangen und/oder Ausgeben von Daten aufweist. Die Schnittstelle 35 ist dabei mit dem ersten Testschaltkreis und dem integrierter Schaltkreis 30 verbunden oder verbindbar ist. Die Schnittstelle 35 kann, wie beispielsweise in 1 gezeigt, ein Kontakt-Pad sein über das extern Informationen ausgegeben oder Informationen eingegeben werden können. Der integrierte Schaltkreis 30 und der erste Testschaltkreis sind dabei wie in 1 gezeigt typischerweise in verschiedenen Halbleitersegmenten auf dem Wafer 20 angeordnet.In 1 is a first embodiment of a test structure 10 on a wafer 20 shown. The wafer 20 has a number of semiconductor segments to be singulated, each defined by horizontal and vertical lines corresponding to the saw lines. The wafer 20 has a test structure 10 and an integrated circuit 30 on, with the test structure 10 a first test circuit for testing at least one production parameter of the wafer 20 and an interface 35 for receiving and / or outputting data. the interface 35 is there with the first test circuit and the integrated circuit 30 connected or connectable. the interface 35 can, as in 1 shown to be a contact pad via which information can be externally output or information entered. The integrated circuit 30 and the first test circuit are as in 1 typically shown in different semiconductor segments on the wafer 20 arranged.

In 2 ist ein weiteres Ausführungsbeispiel einer Teststruktur 10 auf einem Wafer 20 dargestellt. Der Wafer 20 weist ebenfalls eine Teststruktur 10 aber mehrere integrierte Schaltkreise 30 auf, wobei die Teststruktur 10 einen ersten Testschaltkreis zum Testen von zumindest einem Produktionsparameter des Wafers 20 und eine Schnittstelle 35 zum Empfangen und/oder Ausgeben von Daten aufweist. Die Schnittstelle 35 ist mit dem ersten Testschaltkreis und den integrierten Schaltkreisen 30 über ein Netzwerk 25 verbunden oder verbindbar ist. Das Netzwerk 25 ist zumindest teilweise im Sägerahmen des Wafers 20 angeordnet, so dass es beim Vereinzeln der integrierten Schaltkreise zerstört und ein unrechtmäßiger Zugriff auf die integrierten Schaltkreise zum Zwecke der Manipulation nur schwer möglich ist. Eine solche Ausführung ermöglicht beispielsweise eine sichere Verwendung der integrierten Schaltkreise, wenn es sich bei den integrierten Schaltkreisen um Sicherheitscontroller-Bausteine oder andere sicherheitsrelevante Bausteine handelt. Dadurch wird in synergetischer Weise sowohl die Sicherheitsanforderung, dass der Baustein nach dem Testen nicht mehr über die dafür verwendeten Leitungen manipulierbar ist, als auch die Notwendigkeit des Testens der Schaltkreise erfüllt.In 2 is another embodiment of a test structure 10 on a wafer 20 shown. The wafer 20 also has a test structure 10 but several integrated circuits 30 on, with the test structure 10 a first test circuit for testing at least one production parameter of the wafer 20 and an interface 35 for receiving and / or outputting data. the interface 35 is with the first test circuit and the integrated circuits 30 over a network 25 connected or connectable. The network 25 is at least partially in the sawing frame of the wafer 20 arranged so that it is destroyed when separating the integrated circuits and unlawful access to the integrated circuits for the purpose of manipulation is difficult. Such an embodiment allows, for example, a secure use of the integrated Circuits when the integrated circuits are safety controller devices or other safety-related devices. This synergistically satisfies both the safety requirement that the device is no longer manipulable via the leads used after testing and the need to test the circuitry.

Die Teststruktur 10 kann einen zweiten Testschaltkreis zum Testen von zumindest einem Funktionsparameter des integrierten Schaltkreises 30 aufweisen, wobei der zweite Testschaltkreis mit dem integrierten Schaltkreis 30 verbunden ist. Der zweite Testschaltkreis kann so konfiguriert sein, dass er zwei oder mehr integrierte Schaltkreise parallel oder seriell testen kann.The test structure 10 may include a second test circuit for testing at least one integrated circuit function parameter 30 wherein the second test circuit with the integrated circuit 30 connected is. The second test circuit may be configured to test two or more integrated circuits in parallel or serially.

Die Schnittstelle 35 der Teststruktur 10 kann so konfiguriert sein, dass über sie zumindest ein Datum oder andere Informationen in den integrierten Schaltkreis 30 geschrieben werden kann. Dies ermöglicht nicht nur das Testen des integrierten Schaltkreises 30 über die Schnittstelle sondern auch ein Konfigurieren des integrierten Schaltkreises beispielsweise zum Schreiben eines Programms in den integrierten Schaltkreis oder eine Konfiguration, wie ein Test des integrierten Schaltkreises durchgeführt wird. Dabei wird durch die mehrfache Verwendung der Schnittstelle sowohl für das Testen des integrierten Schaltkreises als auch für das Testen bzw. Ermitteln von zumindest einem Produktionsparameter des Wafers 20 eine synergetische Nutzung geschaffen. Bei einem Ausführungsbeispiel können weitere Schaltungsteile, die in der Teststruktur 10 angeordnet sind, gemeinsam für das Testen des integrierten Schaltkreises und für das Testen bzw. Ermitteln von einem oder mehreren Produktionsparametern genutzt werden. Solche gemeinsam nutzbaren Schaltungsteile können beispielsweise eine Steuerschaltung, eine Auswerteschaltung, eine Wandlerschaltung umfassen.the interface 35 the test structure 10 can be configured to have at least one date or other information in the integrated circuit 30 can be written. This not only allows the testing of the integrated circuit 30 via the interface but also configuring the integrated circuit, for example, to write a program in the integrated circuit or a configuration, as an evaluation of the integrated circuit is performed. In this case, the multiple use of the interface both for testing the integrated circuit as well as for testing or determining at least one production parameter of the wafer 20 created a synergetic use. In one embodiment, other circuit parts included in the test structure 10 are commonly used for testing the integrated circuit and for testing or determining one or more production parameters. Such jointly usable circuit parts may comprise, for example, a control circuit, an evaluation circuit, a converter circuit.

Obwohl in den 1 und 2 in dem Wafer 20 lediglich beispielhaft eine einzelne Teststruktur gezeigt ist, können in anderen Ausführungsbeispielen auch mehrere Teststrukturen jeweils mit den oben beschriebenen Eigenschaften vorgesehen sein. Hierbei kann beispielsweise jede Teststruktur das Testen der integrierten Schaltkreise in der räumlichen Umgebung der jeweiligen Teststruktur durchführen, wodurch die Verdrahtungsanforderungen verringert werden.Although in the 1 and 2 in the wafer 20 By way of example only, a single test structure is shown, in other embodiments, multiple test structures, each having the characteristics described above, may be provided. Here, for example, each test structure may perform the testing of the integrated circuits in the spatial environment of the respective test structure, thereby reducing the wiring requirements.

ZITATE ENTHALTEN IN DER BESCHREIBUNG QUOTES INCLUDE IN THE DESCRIPTION

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Zitierte PatentliteraturCited patent literature

US 7443186 B2 [0004]
US 2008/0157803 A1 [0005]

Claims

Test structure ( 10 ) on a wafer ( 20 ), where on the wafer ( 20 ) an integrated circuit ( 30 ) and wherein the test structure ( 10 ) a first test circuit for testing at least one production parameter of the wafer ( 20 ), characterized in that the test structure ( 10 ) further comprises an interface ( 35 ) for receiving and / or outputting data, wherein the interface ( 35 ) with the first test circuit and the integrated circuit ( 30 ) is connected or connectable.

Test structure ( 10 ) according to claim 1, comprising a second test circuit for testing at least one functional parameter of the integrated circuit ( 30 ), wherein the second test circuit with the integrated circuit ( 30 ) connected is.

Test structure ( 10 ) according to claim 2, wherein the first test circuit and the second test circuit are arranged on a module.

Test structure ( 10 ) according to claim 2 or 3, wherein the interface ( 35 ) is configured such that via the interface ( 35 ) the at least one production parameter of the wafer ( 20 ) and / or the at least one functional parameter of the integrated circuit ( 30 ) is transferable.

Test structure ( 10 ) according to any one of the preceding claims, wherein the interface ( 35 ) is a contact pad for receiving and / or outputting data.

Test structure ( 10 ) according to any one of the preceding claims, wherein the interface ( 35 ) is a contactless interface for receiving and / or outputting data.

Test structure ( 10 ) according to any one of the preceding claims, wherein the interface ( 35 ) is configured so that via the interface ( 35 ) a date in a memory of the integrated circuit ( 30 ) can be written.

Test structure ( 10 ) according to one of the preceding claims, comprising two or more integrated circuits ( 30 ) as well as a network ( 25 ), the integrated circuits ( 30 ) over the network ( 25 ) with the second test circuit of the test structure ( 10 ) are connected or connectable.

Test structure ( 10 ) according to claim 8, wherein the second test circuit is configured to include two or more integrated circuits ( 30 ) can test in parallel.

Test structure ( 10 ) according to claim 8, wherein the second test circuit is configured to include two or more integrated circuits ( 30 ) can test serially.

Test structure ( 10 ) according to one of the preceding claims, wherein the test structure ( 10 ) at least partially in the sawing frame of the wafer ( 20 ) lies.

Integrated circuit ( 30 ) with a data output and / or data input for transferring data to a test structure ( 10 ) according to one of claims 1 to 11.

Wafer ( 20 ) comprising two or more test structures ( 10 ), the test structures ( 10 ) are arranged in different blocks.

Method for testing a wafer ( 20 ) and an integrated circuit applied thereto ( 30 ), comprising the steps of - generating an integrated circuit ( 30 ) on a wafer ( 20 ) and a first test circuit for testing at least one production parameter of the wafer ( 20 ) and a second test circuit for testing at least one functional parameter of the integrated circuit ( 30 ), wherein the second test circuit with the integrated circuit ( 30 ) is connected or connectable, - testing at least one production parameter of the wafer ( 20 ) with the first test circuit and based thereon generation of first test data, - testing of at least one functional parameter of the integrated circuit ( 30 ) with the second test circuit and based thereon generating second test data, - outputting the first and second test data via an interface ( 35 ).

Method for testing a wafer ( 20 ) and an integrated circuit applied thereto ( 30 ) according to claim 14, wherein the wafer ( 20 ) two or more integrated circuits ( 30 ) and the second test circuit tests the at least one functional parameter in two or more integrated circuits.

Method for writing a memory of an integrated circuit ( 30 ) on a wafer ( 20 ), whereby the memory via an interface ( 35 ) and the interface ( 35 ) on a test structure ( 10 ) for testing at least one production parameter of the wafer ( 20 ) is arranged.